JP2007305642A - Multilayer circuit board and electronic device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a multilayer circuit board for reducing useless radiative noise and suppressing variations in voltage, by providing an auxiliary capacitor capable of reliably supplying charge also to a power terminal having a large change in current in addition to three-terminal capacitors for noise elimination, and to provide an electronic device. <P>SOLUTION: The multilayer circuit board comprises: a ground layer 2 having a first signal layer 1 for packaging a microcomputer 5, and a pattern 20 for ground terminals; a power supply layer 3 having a pattern 31 for external power supplies and a pattern 32 for power terminals; and a second signal layer 4 having the three-terminal capacitor 6 and a two-terminal capacitor 7. The power terminal and ground terminal of the microcomputer 5 are connected to the patterns 32, 20 through lands 11a-17a, 11b-17b, respectively. The three-terminal capacitor 6 is packaged on lands 41, 42, 43 connected to the patterns 31, 32, 20, respectively, and the two-terminal capacitor 7 is packaged on lands 45, 46 connected to the patterns 32, 20, respectively. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

この発明は、半導体装置と電圧変動抑制用のコンデンサとを有する多層回路基板及び電子装置に関するものである。   The present invention relates to a multilayer circuit board and an electronic device having a semiconductor device and a voltage fluctuation suppressing capacitor.

従来、この種の多層回路基板として、例えば特許文献１に開示された多層回路基板がある。
図１６は、この従来の多層回路基板を示す分解斜視図である。
図１６に示すように、この多層回路基板は、半導体装置１００を実装する信号層１１０と、グランド層１２０と、外部電源が接続される電源層１３０と、信号層１１０とは反対面で電源端子１００ａに対するバイパスコンデンサ１４１の両端子が接続されるバイパスコンデンサ用電源配線１４２及びグランド配線１４３を含む信号層１４０とを具備している。
具体的には、電源層１３０の外部電源用電源パターン１３１から信号層１４０のバイパスコンデンサ用電源配線１４２及び電源層１３０の電源端子用電源パターン１３２を経由した経路で、半導体装置１００の電源端子への電源供給経路が形成されている。そして、信号層１１０の電源端子用ランド１１２から電源層１３０の外部電源用電源パターン１３１へ至る経路の途中に電源端子用電源パターン１３２とバイパスコンデンサ用電源配線１４２とが介在し、バイパスコンデンサ用電源配線１４２にバイパスコンデンサ１４１が接続されている。すなわち、バイパスコンデンサ用電源配線１４２からバイパスコンデンサ１４１及びグランド配線１４３を経由し、ビアホール１３３を介した経路で、グランド層１２０へのノイズ除去経路が形成されている。 Conventionally, as this type of multilayer circuit board, for example, there is a multilayer circuit board disclosed in Patent Document 1.
FIG. 16 is an exploded perspective view showing this conventional multilayer circuit board.
As shown in FIG. 16, this multilayer circuit board includes a signal layer 110 on which the semiconductor device 100 is mounted, a ground layer 120, a power supply layer 130 to which an external power supply is connected, and a power supply terminal on the opposite surface of the signal layer 110. 100a, and a signal layer 140 including a bypass capacitor power supply line 142 and a ground line 143 to which both terminals of the bypass capacitor 141 are connected.
Specifically, the external power supply power pattern 131 of the power supply layer 130 is connected to the power supply terminal of the semiconductor device 100 via a path via the bypass capacitor power supply wiring 142 of the signal layer 140 and the power supply pattern 132 of the power supply terminal 130. The power supply path is formed. The power supply terminal power supply pattern 132 and the bypass capacitor power supply wiring 142 are provided in the middle of the path from the power supply terminal land 112 of the signal layer 110 to the external power supply power supply pattern 131 of the power supply layer 130, thereby providing a power supply for the bypass capacitor. A bypass capacitor 141 is connected to the wiring 142. That is, a noise removal path to the ground layer 120 is formed from the bypass capacitor power supply line 142 via the bypass capacitor 141 and the ground line 143 and via the via hole 133.

特開２００３−２９７９６３号公報JP 2003-297963 A

しかし、上記した従来の多層回路基板では、次のような問題がある。
従来の多層回路基板は、信号層１４０に実装した１つのバイパスコンデンサ１４１を６つの電源端子１００ａに接続して、電源端子１００ａ部分で生じる不要輻射ノイズの抑制を行っているが、バイパスコンデンサ１４１が二端子コンデンサであるので、大きな残留インダクタンスを有し、高周波の不要輻射ノイズを効果的に除去することができない。 However, the conventional multilayer circuit board described above has the following problems.
In the conventional multilayer circuit board, one bypass capacitor 141 mounted on the signal layer 140 is connected to the six power supply terminals 100a to suppress unnecessary radiation noise generated in the power supply terminal 100a portion. Since it is a two-terminal capacitor, it has a large residual inductance, and high-frequency unnecessary radiation noise cannot be effectively removed.

これに対して、半導体装置１００の各電源端子１００ａに対応した小容量のバイパスコンデンサ１４１を信号層１４０に複数実装することにより、バイパスコンデンサ１４１の残留インダクタンスを小さくして、効果的にノイズ抑制を行う方法が考えられる。しかしながら、かかる方法では、グランド層１２０を貫通するビアホールの数が多くなるため、グランド層１２０が網目状になり、グランド層１２０のインピーダンスが大きくなってしまう。
そこで、上記特許文献１にも開示されているように、残留インダクタンスの小さな大容量の三端子コンデンサを二端子コンデンサに代えて適用することが考えられる。しかしながら、１個の三端子コンデンサでは、不要輻射ノイズの原因となるノイズの流出については抑制することができるものの、電荷供給時に発生する急激な電圧変動については抑制することができない場合がある。これは、三端子コンデンサから電源端子１００ａに至るまでの距離が無視できない場合に、電源端子１００ａまでのインダクタンスに比例した電圧が発生するためである。特に、この電圧変動は、供給する電荷スピード、即ち電流変化（ｄＩ／ｄｔ：Ｉは電流、ｔは秒）に比例するため、クロック電源端子のように、電流変化（ｄＩ／ｄｔ）の大きな電源端子１００ａに対しては、十分な電圧変動抑制を達成することができない。 On the other hand, by mounting a plurality of small-capacity bypass capacitors 141 corresponding to the respective power supply terminals 100a of the semiconductor device 100 on the signal layer 140, the residual inductance of the bypass capacitor 141 is reduced and noise suppression is effectively performed. Possible ways to do this. However, in this method, since the number of via holes penetrating the ground layer 120 increases, the ground layer 120 becomes a mesh and the impedance of the ground layer 120 increases.
Therefore, as disclosed in Patent Document 1, it is conceivable to apply a large-capacity three-terminal capacitor having a small residual inductance instead of a two-terminal capacitor. However, although one three-terminal capacitor can suppress the outflow of noise that causes unnecessary radiation noise, it may not be able to suppress sudden voltage fluctuations that occur during charge supply. This is because when the distance from the three-terminal capacitor to the power supply terminal 100a cannot be ignored, a voltage proportional to the inductance to the power supply terminal 100a is generated. In particular, since this voltage fluctuation is proportional to the charge speed to be supplied, that is, the current change (dI / dt: I is current, t is second), a power supply having a large current change (dI / dt) like a clock power supply terminal. Sufficient voltage fluctuation suppression cannot be achieved for the terminal 100a.

この発明は、上述した課題を解決するためになされたもので、ノイズ除去用の三端子コンデンサの他に、電流変化の大きな電源端子に対しても確実に電荷供給が可能な補助用のコンデンサを設けることで、不要輻射ノイズの低減化と電圧変動の抑制とを図った多層回路基板及び電子装置を提供することを目的とする。   The present invention has been made to solve the above-described problems. In addition to a three-terminal capacitor for removing noise, an auxiliary capacitor capable of reliably supplying charges to a power supply terminal having a large current change is provided. An object of the present invention is to provide a multilayer circuit board and an electronic device which are provided to reduce unnecessary radiation noise and suppress voltage fluctuation.

上記課題を解決するために、請求項１の発明は、電流変化の大きな電源端子を含む複数の電源端子と複数のグランド端子とを有した半導体装置が、絶縁性基体の表面に実装され、外部電源が接続される外部電源用パターンと、電源端子がビアホールを通じて接続された電源端子用パターンと、グランド端子がビアホールを通じて接続されたグランド端子用パターンとが、絶縁性基体の中間層，裏面又は表面のいずれかに設けられ、三端子コンデンサの両電源ライン電極が接続された１対の電源ライン用ランドと三端子コンデンサのグランド電極が接続されたグランド用ランドとが、絶縁性基体の裏面又は表面に設けられ、当該１対の電源ライン用ランドの一方がビアホール又は導体パターンを通じて外部電源用パターンに接続されると共に、他方の電源ライン用ランドがビアホールを通じて電源端子用パターンに接続され、グランド用ランドがビアホール又は導体パターンを通じてグランド端子用パターンに接続された多層回路基板であって、電源端子用パターン通じて電流変化の大きな電源端子に接続され、当該電源端子に電荷を供給可能な補助用のコンデンサを、絶縁性基体の表面における電流変化の大きな電源端子の周辺部、又は絶縁性基体の裏面に設けた構成とする。
かかる構成により、外部電源が外部電源用パターンに入力されると、外部電源用パターンから１対の電源ライン用ランドの一方に伝わり、他方のランドを通じて電源端子用パターンに入力する。そして、この直流電源は、電源端子用パターンから半導体装置の電源端子に入力される。ところで、半導体装置の高速化に伴い、ノイズが電源端子部分で発生するおそれがある。しかし、両電源ライン電極が１対の電源ライン用ランドに接続された三端子コンデンサのグランド電極がグランド用ランドに接続され、このグランド用ランドがビアホールを半導体装置のグランド端子用パターンに接続された構成となっているので、この三端子コンデンサがノイズ除去用のコンデンサとして機能し、このノイズの外部への流出を抑制して、不要輻射の発生を防止する。また、電源端子用パターンに入力された外部電源は、半導体装置のクロック電源端子等、電流変化が大きな電源端子にも電源が供給される。ところで、当該電源端子部分で生じる電源電圧変動は他の電源端子部分で生じる電源電圧変動に比べて非常に大きい。しかしながら、補助用のコンデンサが電源端子用パターン通じて当該電源端子に接続され、当該電源端子に電荷を供給するので、この電圧変動は、補助用のコンデンサによって効率的に抑制される。 In order to solve the above-described problem, according to the first aspect of the present invention, a semiconductor device having a plurality of power supply terminals including a power supply terminal having a large current change and a plurality of ground terminals is mounted on the surface of an insulating substrate, The intermediate power supply pattern to which the power supply is connected, the power supply terminal pattern in which the power supply terminal is connected through the via hole, and the ground terminal pattern in which the ground terminal is connected through the via hole are the intermediate layer, back surface or front surface of the insulating substrate. A pair of power line lands connected to both power line electrodes of the three-terminal capacitor and a ground land connected to the ground electrode of the three-terminal capacitor are provided on the back surface or the surface of the insulating substrate. One of the pair of power line lands is connected to the external power pattern through a via hole or a conductor pattern, One of the power line lands is connected to the power terminal pattern through the via hole, and the ground land is connected to the ground terminal pattern through the via hole or the conductor pattern, and the current change is made through the power terminal pattern. An auxiliary capacitor connected to a large power supply terminal and capable of supplying a charge to the power supply terminal is provided on the periphery of the power supply terminal having a large current change on the surface of the insulating substrate or on the back surface of the insulating substrate. .
With this configuration, when an external power supply is input to the external power supply pattern, it is transmitted from the external power supply pattern to one of the pair of power supply lands and input to the power supply terminal pattern through the other land. The DC power is input from the power terminal pattern to the power terminal of the semiconductor device. By the way, with the increase in the speed of the semiconductor device, there is a possibility that noise is generated in the power supply terminal portion. However, the ground electrode of the three-terminal capacitor in which both power supply line electrodes are connected to a pair of power supply land lands is connected to the ground land, and this ground land connects the via hole to the ground terminal pattern of the semiconductor device. Since it has a configuration, the three-terminal capacitor functions as a noise removing capacitor, suppresses the outflow of this noise to the outside, and prevents the generation of unnecessary radiation. The external power input to the power terminal pattern is also supplied to power terminals having a large current change, such as a clock power terminal of a semiconductor device. By the way, the power supply voltage fluctuation generated in the power supply terminal portion is much larger than the power supply voltage fluctuation generated in the other power supply terminal portions. However, since the auxiliary capacitor is connected to the power supply terminal through the power supply terminal pattern and charges are supplied to the power supply terminal, this voltage variation is efficiently suppressed by the auxiliary capacitor.

請求項２の発明は、請求項１に記載の多層回路基板において、電流変化の大きな電源端子は、半導体装置内のクロック回路に電荷を供給するクロック電源端子である構成とした。   According to a second aspect of the present invention, in the multilayer circuit board according to the first aspect, the power supply terminal having a large current change is a clock power supply terminal for supplying electric charge to the clock circuit in the semiconductor device.

請求項３の発明は、請求項１又は請求項２に記載の多層回路基板において、補助用のコンデンサは、二端子コンデンサであり、二端子コンデンサの両電極が接続される１対のランドが、絶縁性基体の裏面に設けられ、１対のランドの一方がビアホールを通じて電源端子用パターンに接続される共に、他方のランドがビアホールを通じてグランド端子用パターンに接続されている構成とした。   The invention of claim 3 is the multilayer circuit board according to claim 1 or claim 2, wherein the auxiliary capacitor is a two-terminal capacitor, and a pair of lands to which both electrodes of the two-terminal capacitor are connected are: Provided on the back surface of the insulating base, one of the pair of lands is connected to the power terminal pattern through the via hole, and the other land is connected to the ground terminal pattern through the via hole.

請求項４の発明は、請求項１又は請求項２に記載の多層回路基板において、補助用のコンデンサは、三端子コンデンサであり、三端子コンデンサの両電源ライン電極が接続された１対の電源ライン用ランドと三端子コンデンサのグランド電極が接続されたグランド用ランドとが、絶縁性基体の裏面に設けられ、１対の電源ライン用ランドの一方がビアホールを通じて外部電源用パターンに接続されると共に、他方の電源ライン用ランドがビアホールを通じて電源端子用パターンに接続され、グランド用ランドがビアホールを通じてグランド端子用パターンに接続されている構成とした。   According to a fourth aspect of the present invention, in the multilayer circuit board according to the first or second aspect, the auxiliary capacitor is a three-terminal capacitor, and a pair of power supplies to which both power supply line electrodes of the three-terminal capacitor are connected. The land for land and the ground land to which the ground electrode of the three-terminal capacitor is connected are provided on the back surface of the insulating substrate, and one of the pair of power line lands is connected to the external power supply pattern through the via hole. The other power line land is connected to the power terminal pattern through the via hole, and the ground land is connected to the ground terminal pattern through the via hole.

請求項５の発明は、請求項１又は請求項２に記載の多層回路基板において、三端子コンデンサである第１の三端子コンデンサと、補助用のコンデンサである第２の三端子コンデンサとを有し、第１の三端子コンデンサの１対の電源ライン用ランドとグランド用ランドとを、絶縁性基体の裏面又は表面の一方に設け、第２の三端子コンデンサの両電源ライン電極が接続された１対の電源ライン用ランドとグランド電極が接続されたグランド用ランドとを、絶縁性基体の裏面又は表面の他方であって且つ第１の三端子コンデンサの１対の電源ライン用ランドとグランド用ランドのそれぞれと対応する位置に配設し、第１の三端子コンデンサと第２の三端子コンデンサの対応する電源ライン用ランド同士及び対応するグランド用ランド同士を直状のビアホールでそれぞれ接続することにより、第１の三端子コンデンサと第２の三端子コンデンサとを並列接続構成にした。   The invention according to claim 5 is the multilayer circuit board according to claim 1 or 2, further comprising a first three-terminal capacitor that is a three-terminal capacitor and a second three-terminal capacitor that is an auxiliary capacitor. Then, a pair of power line lands and ground lands of the first three-terminal capacitor are provided on one of the back surface and the front surface of the insulating base, and both power line electrodes of the second three-terminal capacitor are connected. The pair of power line lands and the ground land to which the ground electrode is connected are the other of the back surface or the front surface of the insulating base and the pair of power line lands of the first three-terminal capacitor and the ground. The power supply lands corresponding to each of the first three-terminal capacitor and the second three-terminal capacitor and the corresponding ground lands are arranged in a straight line. By connecting respectively via hole, and a first three-terminal capacitor and a second three-terminal capacitors in parallel connection configuration.

請求項６の発明は、請求項１ないし請求項４のいずれかに記載の多層回路基板において、補助用のコンデンサを、絶縁性基体の裏面であって、電流変化の大きな電源端子の真下となる位置に配置した構成とする。
かかる構成により、補助用のコンデンサの電極が接続されたランドから電流変化の大きな電源端子までの距離を最短に設定することができる。 According to a sixth aspect of the present invention, in the multilayer circuit board according to any one of the first to fourth aspects, the auxiliary capacitor is located on the back surface of the insulating base and directly under the power supply terminal having a large current change. The configuration is arranged at the position.
With this configuration, the distance from the land where the auxiliary capacitor electrode is connected to the power supply terminal having a large current change can be set to the shortest.

請求項７の発明は、請求項１ないし請求項６のいずれかに記載の多層回路基板において、半導体装置の端子配列は、ＢＧＡタイプの端子配列である構成とした。   According to a seventh aspect of the present invention, in the multilayer circuit board according to any one of the first to sixth aspects, the terminal arrangement of the semiconductor device is a BGA type terminal arrangement.

請求項８の発明は、請求項１ないし請求項７のいずれかに記載の多層回路基板において、三端子コンデンサは、両端部に電源ライン電極を有すると共に略中央部にグランド電極を有するチップ型三端子コンデンサであり、二端子コンデンサは、両端部に電極を有するチップ型二端子コンデンサである構成とした。   According to an eighth aspect of the present invention, in the multilayer circuit board according to any one of the first to seventh aspects, the three-terminal capacitor has a chip type three having a power line electrode at both ends and a ground electrode at a substantially central portion. The two-terminal capacitor is a chip-type two-terminal capacitor having electrodes at both ends.

請求項９の発明は、請求項１ないし請求項８のいずれかに記載の多層回路基板において、外部電源用パターンと電源端子用パターンとを、絶縁性基体の厚さ方向から見て重ならないように配設した構成とする。
かかる構成により、外部電源用パターンと電源端子用パターンとの間に不要な寄生容量が発生することを防止することができる。 According to a ninth aspect of the present invention, in the multilayer circuit board according to any one of the first to eighth aspects, the external power supply pattern and the power supply terminal pattern do not overlap when viewed from the thickness direction of the insulating substrate. It is set as the structure arrange | positioned.
With this configuration, it is possible to prevent unnecessary parasitic capacitance from being generated between the external power supply pattern and the power supply terminal pattern.

また、請求項１０の発明は、外部電源用パターンと、この外部電源用パターンと電気的に接続される第１の電源ライン用ランドと、この第１の電源ライン用ランドと同層に形成された第２の電源ライン用ランドと、この第２の電源ライン用ランドと電気的に接続された電源端子用パターンと、この電源端子用パターンと電気的に接続された複数の第１ランドと、第１の電源ライン用ランドと同層に形成されれた第１のグランド用ランドと、この第１のグランド用ランドと電気的に接続されたグランド端子用パターンと、このグランド端子用パターンと電気的に接続された複数の第２ランドと、第１の電源ライン用ランドと同層に形成され且つ電源端子用パターンと電気的に接続された第３の電源ライン用ランドと、第１の電源ライン用ランドと同層に形成され且つグランド端子用パターンと電気的に接続された第２のグランド用ランドとを有する多層回路基板と、第１の電源端子と、この第１の電源端子よりも電流変化が大きい第２の電源端子と、グランド端子とを有し、第１の電源端子と第２の電源端子とがそれぞれ複数の第１ランドに接続され、グランド端子が第２ランドに接続されたマイクロコンピュータとを有する電子装置であって、第１の電源ライン用ランドと第２の電源ライン用ランドと第１のグランド用ランドとに、三端子コンデンサの複数の電極がそれぞれ接続され、第３の電源ライン用ランドと第２のグランド用ランドとに、二端子コンデンサの複数の電極がそれぞれ接続されている構成とした。   The invention according to claim 10 is formed in the same layer as the external power supply pattern, the first power supply line land electrically connected to the external power supply pattern, and the first power supply land. A second power line land, a power terminal pattern electrically connected to the second power line land, and a plurality of first lands electrically connected to the power terminal pattern; A first ground land formed in the same layer as the first power line land, a ground terminal pattern electrically connected to the first ground land, and the ground terminal pattern and the electric A plurality of connected second lands, a third power supply line land formed in the same layer as the first power supply line land and electrically connected to the power supply terminal pattern, and a first power supply Land for line A multilayer circuit board having a second ground land formed in the same layer and electrically connected to the ground terminal pattern, a first power supply terminal, and a current change larger than that of the first power supply terminal A microcomputer having a second power supply terminal and a ground terminal, wherein the first power supply terminal and the second power supply terminal are each connected to the plurality of first lands, and the ground terminal is connected to the second land; A plurality of electrodes of a three-terminal capacitor are connected to the first power line land, the second power line land, and the first ground land, respectively, and a third power line A plurality of electrodes of a two-terminal capacitor are connected to the first land and the second ground land, respectively.

請求項１１の発明は、請求項１０に記載の電子装置において、第２の電源端子は、マイクロコンピュータ内部のクロック回路に電荷を供給するためのクロック電源端子である構成とした。   The eleventh aspect of the present invention is the electronic device according to the tenth aspect, wherein the second power supply terminal is a clock power supply terminal for supplying a charge to a clock circuit in the microcomputer.

請求項１２の発明は、請求項１０又は請求項１１に記載の電子装置において、三端子コンデンサは、両端部に電源ライン電極を有すると共に略中央部にグランド電極を有するチップ型三端子コンデンサであり、二端子コンデンサは、両端部に電極を有するチップ型二端子コンデンサである構成とした。   According to a twelfth aspect of the present invention, in the electronic device according to the tenth or eleventh aspect, the three-terminal capacitor is a chip-type three-terminal capacitor having a power line electrode at both ends and a ground electrode at a substantially central portion. The two-terminal capacitor is a chip-type two-terminal capacitor having electrodes at both ends.

請求項１３の発明は、請求項１０ないし請求項１２のいずれかに記載の電子装置において、三端子コンデンサは、二端子コンデンサよりも残留インダクタンスが小さい構成とした。   According to a thirteenth aspect of the present invention, in the electronic device according to any one of the tenth to twelfth aspects, the three-terminal capacitor has a smaller residual inductance than the two-terminal capacitor.

請求項１４の発明は、請求項１０ないし請求項１３のいずれかに記載の電子装置において、多層回路基板は、マイクロコンピュータが実装される第１信号層と、この第１信号層の下側に配置され且つグランド端子用パターンが形成されたグランド層と、このグランド層の下側に配置され且つ外部電源用パターンが形成された電源層と、この電源層の下側に配置され且つ第１の電源ライン用ランドが形成された第２信号層とから成る構成とした。   According to a fourteenth aspect of the present invention, in the electronic device according to any one of the tenth to thirteenth aspects, the multilayer circuit board includes a first signal layer on which a microcomputer is mounted, and a lower side of the first signal layer. A ground layer on which a ground terminal pattern is formed; a power source layer on the lower side of the ground layer and on which an external power source pattern is formed; and a first layer disposed on the lower side of the power source layer. The second signal layer is provided with a power line land.

請求項１５の発明は、請求項１０ないし請求項１４のいずれかに記載の電子装置において、二端子コンデンサは、多層回路基板の第２信号層に配置され、且つ第２の電源端子の真下となる位置に配置されている構成とした。   According to a fifteenth aspect of the present invention, in the electronic device according to any one of the tenth to fourteenth aspects, the two-terminal capacitor is disposed on the second signal layer of the multilayer circuit board and is directly below the second power supply terminal. It was set as the structure arrange | positioned in this position.

請求項１６の発明は、請求項１０ないし請求項１５のいずれかに記載の電子装置において、マイクロコンピュータは、ＢＧＡ型の半導体装置又はＣＳＰ型の半導体装置のいずれかである構成とした。   According to a sixteenth aspect of the present invention, in the electronic device according to any one of the tenth to fifteenth aspects, the microcomputer is either a BGA type semiconductor device or a CSP type semiconductor device.

請求項１７の発明は、請求項１０ないし請求項１６のいずれかに記載の電子装置において、外部電源用パターンと電源端子用パターンとを、多層回路基板の厚さ方向から見て平面的に重ならないように配設した構成とした。   According to a seventeenth aspect of the present invention, in the electronic device according to any one of the tenth to sixteenth aspects, the external power supply pattern and the power supply terminal pattern overlap in plan view when viewed from the thickness direction of the multilayer circuit board. It was set as the structure arrange | positioned so that it might not become.

以上詳しく説明したように、この発明に係る多層回路基板及び電子装置によれば、三端子コンデンサによってノイズの外部への流出を抑圧して、不要輻射ノイズの発生を防止することができる。さらに、残留インダクタンスが少ない三端子コンデンサを用いることで、コンデンサの数を大きく削減できる。また、電流変化が大きな電源端子部分で生じる大きな電圧変動を、二端子コンデンサ等の補助用のコンデンサによって効果的に抑制することができるという優れた効果がある。   As described above in detail, according to the multilayer circuit board and the electronic device according to the present invention, the outflow of noise to the outside can be suppressed by the three-terminal capacitor, and the occurrence of unnecessary radiation noise can be prevented. Furthermore, the number of capacitors can be greatly reduced by using a three-terminal capacitor with little residual inductance. Further, there is an excellent effect that a large voltage fluctuation generated in the power supply terminal portion where the current change is large can be effectively suppressed by an auxiliary capacitor such as a two-terminal capacitor.

特に、請求項５の発明によれば、第１の三端子コンデンサと第２の三端子コンデンサの電源ライン用ランド同士及びグランド用ランド同士を直状のビアホールでそれぞれ接続するので、絶縁性基体の表面から裏面にかけた貫通作業を１度行えば、ビアホールを絶縁性基体の表面と裏面との両方に同時に形成することができ、作業工程数の削減ひいては製造コストの低減化を図ることができる。さらに、第１の三端子コンデンサと第２の三端子コンデンサとを並列接続構成にしたので、電源端子に流せる電流量を２倍にすることができる。   In particular, according to the invention of claim 5, since the power line lands and the ground lands of the first three-terminal capacitor and the second three-terminal capacitor are respectively connected by the straight via holes, If the penetrating operation from the front surface to the back surface is performed once, the via hole can be formed simultaneously on both the front surface and the back surface of the insulating substrate, thereby reducing the number of work steps and thus the manufacturing cost. Further, since the first three-terminal capacitor and the second three-terminal capacitor are connected in parallel, the amount of current that can be supplied to the power supply terminal can be doubled.

また、請求項６及び請求項１５の発明によれば、補助用のコンデンサから電流変化の大きな電源端子までの距離を最短に設定することで、電源端子までの経路インダクタンスを減少させることができ、この結果、電源電圧の変動をさらに小さくすることができる。   Further, according to the invention of claim 6 and claim 15, by setting the distance from the auxiliary capacitor to the power supply terminal having a large current change to the shortest, the path inductance to the power supply terminal can be reduced, As a result, fluctuations in the power supply voltage can be further reduced.

また、請求項９及び請求項１７の発明によれば、外部電源用パターン−電源端子用パターン間の寄生容量の発生を防止することができるので、高周波のノイズが寄生容量を介して外部電源用パターン−電源端子用パターン間を直接流れるという事態を防止することができる。   According to the ninth and seventeenth aspects of the present invention, since it is possible to prevent the generation of parasitic capacitance between the external power supply pattern and the power supply terminal pattern, high-frequency noise is applied to the external power supply via the parasitic capacitance. The situation of flowing directly between the pattern and the power supply terminal pattern can be prevented.

以下、この発明の最良の形態について図面を参照して説明する。   The best mode of the present invention will be described below with reference to the drawings.

この発明の第１実施例に係る多層回路基板について説明する。なお、この実施例は、この発明の電子装置をも具体的に示すものである。
図１は、この発明の第１実施例に係る多層回路基板を透過して示す斜視図であり、図２は、多層回路基板の各層を分離して示す斜視図である。
図１に示すように、この実施例の多層回路基板は、半導体装置としてのマイクロコンピュータ５を絶縁性基体２００の表面２００ａ上に実装し、グランド端子用パターン２０と外部電源用パターン３１及び電源端子用パターン３２とを絶縁性基体２００の中間層に配し、１つの三端子コンデンサ６と１つの二端子コンデンサ７とを絶縁性基体２００の下側、即ち絶縁性基体２００の裏面２００ｂに設けた構造を成す。
以下、理解を容易にするため、図２に示すように、マイクロコンピュータ５を実装した表面２００ａを第１信号層１と記し、グランド端子用パターン２０を有した中間層をグランド層２と記し、外部電源用パターン３１及び電源端子用パターン３２を有した中間層を電源層３と記し、１つの三端子コンデンサ６と二端子コンデンサ７とを実装した裏面２００ｂを第２信号層４と記して説明する。なお、図２においては、第２信号層４を裏返して表示しているが、図１に示したように、第２信号層４は裏面２００ｂの層である。 A multilayer circuit board according to a first embodiment of the present invention will be described. This embodiment also specifically shows the electronic device of the present invention.
FIG. 1 is a perspective view showing a multilayer circuit board according to a first embodiment of the present invention, and FIG. 2 is a perspective view showing each layer of the multilayer circuit board separately.
As shown in FIG. 1, in the multilayer circuit board of this embodiment, a microcomputer 5 as a semiconductor device is mounted on a surface 200a of an insulating base 200, and a ground terminal pattern 20, an external power supply pattern 31, and a power supply terminal are mounted. The pattern 32 is disposed on the intermediate layer of the insulating substrate 200, and one three-terminal capacitor 6 and one two-terminal capacitor 7 are provided below the insulating substrate 200, that is, on the back surface 200b of the insulating substrate 200. Form the structure.
Hereinafter, for ease of understanding, as shown in FIG. 2, the surface 200a on which the microcomputer 5 is mounted is referred to as the first signal layer 1, the intermediate layer having the ground terminal pattern 20 is referred to as the ground layer 2, The intermediate layer having the external power supply pattern 31 and the power supply terminal pattern 32 is referred to as a power supply layer 3, and the back surface 200 b on which one three-terminal capacitor 6 and the two-terminal capacitor 7 are mounted is referred to as a second signal layer 4. To do. In FIG. 2, the second signal layer 4 is shown upside down, but as shown in FIG. 1, the second signal layer 4 is a layer of the back surface 200b.

第１信号層１は、絶縁性基体２００の表面２００ａでなる層であり、マイクロコンピュータ５が実装されている。
図３は、マイクロコンピュータ５を示す概略断面図である。
マイクロコンピュータ５は、７×７個のバンプ状の端子５ａをその裏面５ｂに有したＢＧＡタイプの端子配列の半導体装置である。このマイクロコンピュータ５は、パッケージであり、例えば、図３に示すように、論理演算回路が搭載されたベアの半導体チップ５１を主面５０ａと裏面５０ｂを有する配線基板５０上に実装して、半導体チップ５１の複数の電極パッド５２と配線基板５０の複数のボンディングリード５３とをボンディングワイヤ５４でそれぞれ電気的に接続する共に、これら半導体チップ５１やボンディングワイヤ５４等を封止体５５で封止し、ボンディングリード５３と電気的に接続された端子５ａを配線基板５０の裏面５０ｂに配設した構成になっている。
これら７×７個の端子５ａの内には、電源端子とグランド端子とが、それぞれ７個ずつ存在する。そして、これら７×７個の端子５ａを接続するための７×７個のランド１０が第１信号層１に形成されており、黒塗りで示す第１ランドとしての７個のランド１１ａ〜１７ａに、７個の電源端子が接続され、ハッチ塗りで示す第２ランドとしての７個のランド１１ｂ〜１７ｂに、７個のグランド端子が接続されている。また、この実施例におけるマイクロコンピュータ５では、７個の電源端子の内１つが、第２の電源端子としてのクロック電源端子である。このクロック電源端子は、マイクロコンピュータ５内の図示しないクロック回路に電荷を供給するための電源端子であり、電荷供給時における電流の変化が第１の電源端子としての他の電源端子に比べて極めて大きな端子である。このクロック電源端子はランド１７ａに接続されているものとする。なお、この実施例では、マイクロコンピュータ５として、ＢＧＡタイプの端子配列を有した半導体装置を例示したが、ＢＧＡタイプの端子配列だけでなく、各種の端子配列を有したＣＳＰ（Chip Size Package）タイプの半導体装置をマイクロコンピュータ５として適用することができる。 The first signal layer 1 is a layer formed of the surface 200a of the insulating base 200, and the microcomputer 5 is mounted thereon.
FIG. 3 is a schematic sectional view showing the microcomputer 5.
The microcomputer 5 is a BGA type terminal array semiconductor device having 7 × 7 bump-like terminals 5a on the back surface 5b. The microcomputer 5 is a package. For example, as shown in FIG. 3, a bare semiconductor chip 51 on which a logic operation circuit is mounted is mounted on a wiring board 50 having a main surface 50a and a back surface 50b, and a semiconductor The plurality of electrode pads 52 of the chip 51 and the plurality of bonding leads 53 of the wiring substrate 50 are electrically connected by bonding wires 54, and the semiconductor chip 51, bonding wires 54, and the like are sealed by a sealing body 55. The terminal 5 a electrically connected to the bonding lead 53 is arranged on the back surface 50 b of the wiring board 50.
Among these 7 × 7 terminals 5a, there are seven power supply terminals and seven ground terminals, respectively. 7 × 7 lands 10 for connecting these 7 × 7 terminals 5a are formed in the first signal layer 1, and the seven lands 11a to 17a as the first lands shown in black are painted. In addition, seven power terminals are connected, and seven ground terminals are connected to seven lands 11b to 17b as second lands indicated by hatching. In the microcomputer 5 in this embodiment, one of the seven power terminals is a clock power terminal as a second power terminal. This clock power supply terminal is a power supply terminal for supplying a charge to a clock circuit (not shown) in the microcomputer 5, and a change in current at the time of supplying the charge is extremely different from other power supply terminals as the first power supply terminal. Big terminal. It is assumed that this clock power supply terminal is connected to the land 17a. In this embodiment, a semiconductor device having a BGA type terminal arrangement is exemplified as the microcomputer 5, but not only a BGA type terminal arrangement but also a CSP (Chip Size Package) type having various terminal arrangements. This semiconductor device can be applied as the microcomputer 5.

グランド層２は、第１信号層１の下側の中間層であり、第１信号層１の７×７個のランド１０の真下になるように配設された広面積のグランド端子用パターン２０を有する。そして、第１信号層１上の７個のランド１１ｂ〜１７ｂが、各ランド１１ｂ〜１７ｂの下側に形成された図示しないビアホールを通じてこのグランド端子用パターン２０に電気的に接続されている。すなわち、マイクロコンピュータ５の全てのグランド端子が７個のランド１１ｂ〜１７ｂ及びビアホールを通じてグランド端子用パターン２０に接続されている。   The ground layer 2 is an intermediate layer below the first signal layer 1, and has a wide area ground terminal pattern 20 disposed so as to be directly below the 7 × 7 lands 10 of the first signal layer 1. Have The seven lands 11b to 17b on the first signal layer 1 are electrically connected to the ground terminal pattern 20 through via holes (not shown) formed below the lands 11b to 17b. That is, all the ground terminals of the microcomputer 5 are connected to the ground terminal pattern 20 through the seven lands 11b to 17b and the via holes.

電源層３は、グランド層２の下側に積層された中間層であり、外部電源用パターン３１と電源端子用パターン３２とを有する。
外部電源用パターン３１は、図示しない外部電源を接続するためのパターンであり、電源層３の左側縁部に設けられている。また、電源端子用パターン３２は、マイクロコンピュータ５の電源端子に接続するためのパターンであり、外部電源用パターン３１とは離れた位置で対向するように形成されている。さらに、この電源端子用パターン３２は、７個のランド１１ａ〜１７ａの真下に形成され、第１信号層１に形成されたビアホールと、グランド層２のグランド端子用パターン２０に穿設された７個のスルーホール２１及びこのスルーホール２１の下側に形成された７個のビアホールとを通じて、これら７個のランド１１ａ〜１７ａに電気的に接続されている。すなわち、マイクロコンピュータ５の全ての電源端子が７個のランド１１ａ〜１７ａやビアホールを通じて真下の電源端子用パターン３２に接続されている。 The power supply layer 3 is an intermediate layer stacked below the ground layer 2 and includes an external power supply pattern 31 and a power supply terminal pattern 32.
The external power supply pattern 31 is a pattern for connecting an external power supply (not shown), and is provided on the left edge of the power supply layer 3. The power supply terminal pattern 32 is a pattern for connecting to the power supply terminal of the microcomputer 5 and is formed to face the external power supply pattern 31 at a position away from the external power supply pattern 31. Further, the power supply terminal pattern 32 is formed immediately below the seven lands 11 a to 17 a, and is formed in the via hole formed in the first signal layer 1 and the ground terminal pattern 20 in the ground layer 2. The seven lands 11a to 17a are electrically connected through the through holes 21 and the seven via holes formed below the through holes 21. That is, all the power terminals of the microcomputer 5 are connected to the power terminal pattern 32 directly below through the seven lands 11a to 17a and via holes.

第２信号層４は、絶縁性基体２００に裏面２００ｂでなる層であり、１つの三端子コンデンサ６と二端子コンデンサ７とが実装されている。
図４は、三端子コンデンサ６の外観図であり、図５は、三端子コンデンサ６の分解斜視図であり、図６は、三端子コンデンサ６の等価回路図である。
三端子コンデンサ６は、主にノイズ除去を行うためのコンデンサであり、図４に示すように、両端部に電源ライン電極６１，６２を有すると共に中央部にグランド電極６３を有するチップ型三端子コンデンサである。
この三端子コンデンサ６は、図５に示すように、誘電体シート６０に電源ライン電極６１，６２を接続する貫通電極となるパターン６４を印刷し、これらの誘電体シート６０を積層することにより構成されている。また、誘電体シート６０にグランド電極６３を接続するアース電極となるパターン６５を印刷し、パターン６５を印刷した誘電体シート６０をパターン６４が印刷された誘電体シート６０と交互に積層している。これにより、図６に示すように、電源等の電流Ｉが電源ライン電極６１からパターン６４を通じて電源ライン電極６２に至るようになっている。また、グランド電極６３に接続されたパターン６５の接地機能により、グランド電極６３側の残留インダクタンスを低減している。
三端子コンデンサ６は、このように残留インダクタンスが極めて小さい構造をしているので、二端子コンデンサに比べて、大きな挿入損失特性を示す。 The second signal layer 4 is a layer formed of the back surface 200b on the insulating base 200, and one three-terminal capacitor 6 and two-terminal capacitor 7 are mounted thereon.
4 is an external view of the three-terminal capacitor 6, FIG. 5 is an exploded perspective view of the three-terminal capacitor 6, and FIG. 6 is an equivalent circuit diagram of the three-terminal capacitor 6.
The three-terminal capacitor 6 is a capacitor mainly for removing noise. As shown in FIG. 4, a chip-type three-terminal capacitor having power line electrodes 61 and 62 at both ends and a ground electrode 63 at the center. It is.
As shown in FIG. 5, the three-terminal capacitor 6 is configured by printing a pattern 64 to be a through electrode for connecting the power line electrodes 61 and 62 on the dielectric sheet 60 and laminating these dielectric sheets 60. Has been. Further, a pattern 65 serving as an earth electrode for connecting the ground electrode 63 is printed on the dielectric sheet 60, and the dielectric sheets 60 printed with the pattern 65 are alternately laminated with the dielectric sheets 60 printed with the pattern 64. . As a result, as shown in FIG. 6, a current I such as a power source reaches the power line electrode 62 from the power line electrode 61 through the pattern 64. Further, the residual inductance on the ground electrode 63 side is reduced by the grounding function of the pattern 65 connected to the ground electrode 63.
Since the three-terminal capacitor 6 has such a structure that the residual inductance is extremely small, the three-terminal capacitor 6 exhibits a larger insertion loss characteristic than the two-terminal capacitor.

このような三端子コンデンサ６は、第２信号層４に設けられた第１及び第２の電源ライン用ランドとしての１対の電源ライン用ランド４１，４２と第１のグランド用ランドとしてのグランド用ランド４３とに接続されている。
図７は、三端子コンデンサ６のランド実装状態を示す平面図である。
図７に示すように、三端子コンデンサ６の電源ライン電極６１，６２が電源ライン用ランド４１，４２上に載置された状態で接続され、グランド電極６３がグランド用ランド４３の上に載置された状態で接続されている。この実施例では、図７に示した実装状態において、図２に示すように、三端子コンデンサ６がマイクロコンピュータ５の真下となる位置に配置される。詳しくは、三端子コンデンサ６は、電源端子用パターン３２の真下に配置される。
そして、第２信号層４及び電源層３のビアホールを通じて、電源ライン用ランド４１が外部電源用パターン３１に接続されると共に、電源ライン用ランド４２が電源端子用パターン３２に接続され、グランド用ランド４３が電源層３のスルーホール３３を通じてグランド層２のグランド端子用パターン２０に接続されている。 Such a three-terminal capacitor 6 includes a pair of power line lands 41 and 42 as first and second power line lands provided in the second signal layer 4 and a ground as a first ground land. It is connected to the land 43 for use.
FIG. 7 is a plan view showing a land-mounted state of the three-terminal capacitor 6.
As shown in FIG. 7, the power supply line electrodes 61 and 62 of the three-terminal capacitor 6 are connected in a state of being placed on the power supply land lands 41 and 42, and the ground electrode 63 is placed on the ground land 43. Connected in the connected state. In this embodiment, in the mounting state shown in FIG. 7, the three-terminal capacitor 6 is arranged at a position directly below the microcomputer 5 as shown in FIG. Specifically, the three-terminal capacitor 6 is disposed directly below the power supply terminal pattern 32.
The power line land 41 is connected to the external power supply pattern 31 and the power line land 42 is connected to the power supply terminal pattern 32 through the via holes of the second signal layer 4 and the power supply layer 3. 43 is connected to the ground terminal pattern 20 of the ground layer 2 through the through hole 33 of the power supply layer 3.

図８は、二端子コンデンサ７の外観図であり、図９は、二端子コンデンサ７の等価回路図であり、図１０は、二端子コンデンサ７のランド実装状態を示す平面図である。
二端子コンデンサ７は、マイクロコンピュータ５のクロック電源端子に安定した電源供給を行うための補助用のコンデンサであり、図８に示すように、両端部に電極７１，７２を有するチップ型二端子コンデンサである。
この二端子コンデンサ７は、誘電体シートにパターンを印刷して、パターンが交互に向き合うように、複数の誘電体シートを積層して構成したもので、図９に示すように、電源等の電流Ｉを電極７１から電極７２に通す。 8 is an external view of the two-terminal capacitor 7, FIG. 9 is an equivalent circuit diagram of the two-terminal capacitor 7, and FIG. 10 is a plan view showing a land-mounted state of the two-terminal capacitor 7.
The two-terminal capacitor 7 is an auxiliary capacitor for supplying stable power to the clock power terminal of the microcomputer 5, and as shown in FIG. 8, a chip-type two-terminal capacitor having electrodes 71 and 72 at both ends. It is.
This two-terminal capacitor 7 is formed by printing a pattern on a dielectric sheet and laminating a plurality of dielectric sheets so that the patterns face each other alternately. As shown in FIG. I is passed from electrode 71 to electrode 72.

このような二端子コンデンサ７は、第２信号層４に設けられた第３の電源ライン用ランド及び第２のグランド用ランドとしての１対のランド４５，４６に接続されている。具体的には、図１０に示すように、二端子コンデンサ７の電極７１，７２がランド４５，４６上に載置された状態で接続されている。この実施例では、図１０に示した実装状態において、図２に示すように、二端子コンデンサ７がマイクロコンピュータ５のクロック電源端子の真下、すなわち第１信号層１のランド１７ａの真下になる位置に配置される。
そして、第２信号層４及び電源層３のビアホールを通じて、上記第３の電源ライン用ランドとしてのランド４５が電源端子用パターン３２に接続される共に、上記第２のグランド用ランドとしてのランド４６がグランド端子用パターン２０に接続されている。このようにして、二端子コンデンサ７の電極７１が接続されたランド４５から電流変化の大きな電源端子用のランド１７ａまでの距離を最短に設定した。 Such a two-terminal capacitor 7 is connected to a pair of lands 45 and 46 as a third power line land and a second ground land provided in the second signal layer 4. Specifically, as shown in FIG. 10, the electrodes 71 and 72 of the two-terminal capacitor 7 are connected in a state of being placed on the lands 45 and 46. In this embodiment, in the mounting state shown in FIG. 10, as shown in FIG. 2, the two-terminal capacitor 7 is located directly below the clock power supply terminal of the microcomputer 5, that is, directly below the land 17a of the first signal layer 1. Placed in.
The land 45 as the third power line land is connected to the power terminal pattern 32 through the via hole of the second signal layer 4 and the power layer 3 and the land 46 as the second ground land. Are connected to the ground terminal pattern 20. In this manner, the distance from the land 45 to which the electrode 71 of the two-terminal capacitor 7 is connected to the power terminal land 17a having a large current change is set to the shortest.

ここで、各部材の電気的接続状態を具体的に説明する。
図１１は、各部材の電気的接続状態を示す概略図である。
図１１に示すように、外部電源用パターン３１は、電源ライン用ランド４１を通じて三端子コンデンサ６の電源ライン電極６１に接続され、電源ライン電極６２が電源ライン用ランド４２を通じて電源端子用パターン３２に接続されている。そして、電源端子用パターン３２が第１信号層１の７個のランド１１ａ〜１７ａを通じてマイクロコンピュータ５の７個の電源端子５ａに接続されている。つまり、外部電源用パターン３１と電源ライン用ランド４１と三端子コンデンサ６の電源ライン電極６１，６２と電源ライン用ランド４２と電源端子用パターン３２とランド１１ａ〜１７ａとによって、外部の電源をマイクロコンピュータ５に供給する電源供給路が形成されている。
また、三端子コンデンサ６のグランド電極６３は、グランド用ランド４３を通じてグランド層２のグランド端子用パターン２０に接続されている。そして、グランド端子用パターン２０が７個のランド１１ｂ〜１７ｂを通じて７個のグランド端子５ａに接続されている。つまり、三端子コンデンサ６のグランド電極６３とグランド用ランド４３とグランド端子用パターン２０とによって、不要輻射ノイズの発生を抑えるノイズ除去経路が形成されている。
さらに、二端子コンデンサ７の電極７１が、ランド４５を通じて電源端子用パターン３２に接続され、電極７２がランド４６を通じてグランド端子用パターン２０に接続されている。つまり、電源端子用パターン３２とランド４５と二端子コンデンサ７とランド４６とグランド端子用パターン２０とによって、クロック電源端子部分の大きな電圧変動を抑制して、安定した動作特性を確保する電源供給経路が形成されている。 Here, the electrical connection state of each member is demonstrated concretely.
FIG. 11 is a schematic view showing an electrical connection state of each member.
As shown in FIG. 11, the external power supply pattern 31 is connected to the power supply line electrode 61 of the three-terminal capacitor 6 through the power supply line land 41, and the power supply line electrode 62 is connected to the power supply terminal pattern 32 through the power supply line land 42. It is connected. The power terminal pattern 32 is connected to the seven power terminals 5 a of the microcomputer 5 through the seven lands 11 a to 17 a of the first signal layer 1. In other words, the external power supply pattern 31, the power supply line land 41, the power supply line electrodes 61 and 62 of the three-terminal capacitor 6, the power supply line land 42, the power supply terminal pattern 32, and the lands 11 a to 17 a are used for micro power supply. A power supply path for supplying to the computer 5 is formed.
The ground electrode 63 of the three-terminal capacitor 6 is connected to the ground terminal pattern 20 of the ground layer 2 through the ground land 43. The ground terminal pattern 20 is connected to the seven ground terminals 5a through the seven lands 11b to 17b. In other words, the ground electrode 63, the ground land 43, and the ground terminal pattern 20 of the three-terminal capacitor 6 form a noise removal path that suppresses the generation of unnecessary radiation noise.
Further, the electrode 71 of the two-terminal capacitor 7 is connected to the power supply terminal pattern 32 through the land 45, and the electrode 72 is connected to the ground terminal pattern 20 through the land 46. That is, the power supply path for ensuring stable operating characteristics by suppressing large voltage fluctuations in the clock power supply terminal portion by the power supply terminal pattern 32, the land 45, the two-terminal capacitor 7, the land 46, and the ground terminal pattern 20. Is formed.

次に、この実施例の多層回路基板が示す作用及び効果について説明する。
図１１において、外部電源である直流電源を外部電源用パターン３１に入力すると、外部電源用パターン３１と電源ライン用ランド４１と三端子コンデンサ６の電源ライン電極６１，６２と電源ライン用ランド４２と電源端子用パターン３２とランド１１ａ〜１７ａとで構成される電源供給路を経て、この直流電源が、マイクロコンピュータ５の全ての電源端子である７個の電源端子５ａに入力される。 Next, operations and effects of the multilayer circuit board of this embodiment will be described.
In FIG. 11, when a DC power source, which is an external power source, is input to the external power source pattern 31, the external power source pattern 31, the power source line land 41, the power source line electrodes 61 and 62 of the three-terminal capacitor 6, the power source line land 42, This DC power supply is input to the seven power supply terminals 5a which are all the power supply terminals of the microcomputer 5 through the power supply path composed of the power supply terminal pattern 32 and the lands 11a to 17a.

ここで、外部電源用パターン３１からマイクロコンピュータ５の電源端子５ａ部分で大きなノイズが生じると、三端子コンデンサ６がノイズ除去用のコンデンサとして機能し、このノイズを、グランド電極６３とグランド用ランド４３とグランド端子用パターン２０とで構成されるノイズ除去経路を通じて、グランドに逃がす。これにより、ノイズの外部への流出が抑制され、不要輻射ノイズの発生が防止される。さらに、上記したように残留インダクタンスが二端子コンデンサよりも極めて小さいので、高周波の不要輻射ノイズを広範囲で効果的に除去することができる。
また、マイクロコンピュータ５の電源端子５ａは、垂下したビアホールによって電源端子用パターン３２に最短距離で接続され、グランド端子５ａも垂下したビアホールによってグランド端子用パターン２０に最短距離で接続している。そして、三端子コンデンサ６が電源端子用パターン３２の真下に配置され、電源ライン電極６１，６２から外部電源用パターン３１，電源端子用パターン３２までの距離が最短に設定されているので、三端子コンデンサ６の外部経路で生じるインダクタンスを減少させることができる。 Here, when a large noise is generated in the power supply terminal 5a portion of the microcomputer 5 from the external power supply pattern 31, the three-terminal capacitor 6 functions as a noise removing capacitor, and this noise is used as the ground electrode 63 and the ground land 43. And the ground terminal pattern 20 through the noise removal path. Thereby, the outflow of noise to the outside is suppressed, and the generation of unnecessary radiation noise is prevented. Furthermore, since the residual inductance is extremely smaller than that of the two-terminal capacitor as described above, high-frequency unnecessary radiation noise can be effectively removed over a wide range.
The power supply terminal 5a of the microcomputer 5 is connected to the power supply terminal pattern 32 at the shortest distance by a suspended via hole, and the ground terminal 5a is also connected to the ground terminal pattern 20 at the shortest distance by a suspended via hole. Since the three-terminal capacitor 6 is arranged directly below the power supply terminal pattern 32 and the distance from the power supply line electrodes 61 and 62 to the external power supply pattern 31 and the power supply terminal pattern 32 is set to the shortest, the three terminals Inductance generated in the external path of the capacitor 6 can be reduced.

ところで、電源端子用パターン３２に入力された直流電源は、マイクロコンピュータ５のクロック電源端子にも電源が供給される。このクロック電源端子部分で生じる電流変化は他の電源端子部分で生じる電流変化に比べて非常に大きい。したがって、三端子コンデンサ６のみでクロック電源端子部分の電流変化に起因する電圧変動を抑えることは困難な場合がある。しかしながら、二端子コンデンサ７がクロック電源端子真下に配されているので、この二端子コンデンサ７に蓄えられている電荷がクロック電源端子に優先的に供給される。この結果、二端子コンデンサ７からの電荷供給が、クロック電源端子の電流変化に追従し、クロック電源端子での大きな電圧変動を確実に抑制する。   Incidentally, the DC power input to the power terminal pattern 32 is also supplied to the clock power terminal of the microcomputer 5. The current change that occurs in the clock power supply terminal portion is much larger than the current change that occurs in the other power supply terminal portions. Therefore, it may be difficult to suppress the voltage fluctuation caused by the current change in the clock power supply terminal portion with only the three-terminal capacitor 6. However, since the two-terminal capacitor 7 is arranged directly below the clock power supply terminal, the charge stored in the two-terminal capacitor 7 is preferentially supplied to the clock power supply terminal. As a result, the charge supply from the two-terminal capacitor 7 follows the current change of the clock power supply terminal and reliably suppresses large voltage fluctuations at the clock power supply terminal.

また、１つの三端子コンデンサ６と１つの二端子コンデンサ７とを第２信号層４の広い裏面４ｂに実装する構成であるので、コンデンサ用のランド数を激減させることができる。この結果、多層回路基板の設計の自由度を増すことができる。さらに、残留インダクタンスが少ない三端子コンデンサを用いることで、二端子コンデンサを複数用いた場合と同等の効果を得ることができ、コンデンサの数を大きく削減できる。   In addition, since one three-terminal capacitor 6 and one two-terminal capacitor 7 are mounted on the wide back surface 4b of the second signal layer 4, the number of capacitor lands can be drastically reduced. As a result, the degree of freedom in designing the multilayer circuit board can be increased. Furthermore, by using a three-terminal capacitor with a small residual inductance, the same effect as when a plurality of two-terminal capacitors are used can be obtained, and the number of capacitors can be greatly reduced.

発明者は、かかる効果を確認すべくノイズ測定実験を行った。
まず、１つの三端子コンデンサ６で複数の小容量の二端子コンデンサを使用した場合とほぼ同様の効果を得ることを確認する第１のノイズ測定実験を行った。
図１２は、第１のノイズ測定実験の結果を示す線図であり、図１２の（ａ）は、二端子コンデンサを用いた場合の測定結果を示し、図１２の（ｂ）は、三端子コンデンサを用いた場合の測定結果を示す。
この実験では、図１において、１つの三端子コンデンサ６の代わりに、７個の二端子コンデンサを第２信号層４に実装した。そして、７個の二端子コンデンサを７個の電源端子５ａと７個のグランド端子５ａとに別々に接続して、周波数３０〜１０００ＭＨｚの範囲で不要輻射ノイズのレベルを測定したところ、図１２の（ａ）に示すように、不要輻射ノイズを十分に抑圧した良好なノイズレベル曲線Ｓ１を得た。なお、二点鎖線で示す曲線Ｓ０はノイズレベル曲線Ｓ１の輪郭を示す曲線である。
これに対して、同基板を用い、７個の二端子コンデンサの代わりに、当該実施例の如く、１個の三端子コンデンサ６を第２信号層４に実装した。そして、周波数３０〜１０００ＭＨｚの範囲で不要輻射ノイズのレベルを測定したところ、図１２の（ｂ）に示すようなノイズレベル曲線Ｓ２を得た。このノイズレベル曲線Ｓ２で明らかなように、１個の三端子コンデンサ６だけで、７個の二端子コンデンサを用いた時と同様又はそれ以上のノイズ抑圧効果を得ることができることが確認された。 The inventor conducted a noise measurement experiment to confirm this effect.
First, a first noise measurement experiment was performed to confirm that the same effect as that obtained when a plurality of small-capacity two-terminal capacitors were used with one three-terminal capacitor 6 was obtained.
FIG. 12 is a diagram showing the result of the first noise measurement experiment. FIG. 12A shows the measurement result when a two-terminal capacitor is used, and FIG. The measurement result when a capacitor is used is shown.
In this experiment, seven two-terminal capacitors were mounted on the second signal layer 4 instead of one three-terminal capacitor 6 in FIG. Then, when the two two-terminal capacitors were separately connected to the seven power supply terminals 5a and the seven ground terminals 5a, and the level of the unwanted radiation noise was measured in the frequency range of 30 to 1000 MHz, FIG. As shown to (a), the favorable noise level curve S1 which fully suppressed unnecessary radiation noise was obtained. A curve S0 indicated by a two-dot chain line is a curve indicating the contour of the noise level curve S1.
In contrast, the same substrate was used, and instead of seven two-terminal capacitors, one three-terminal capacitor 6 was mounted on the second signal layer 4 as in the present embodiment. And when the level of unnecessary radiation noise was measured in the frequency range of 30 to 1000 MHz, a noise level curve S2 as shown in FIG. 12B was obtained. As is apparent from this noise level curve S2, it was confirmed that the noise suppression effect similar to or higher than that when seven two-terminal capacitors are used can be obtained with only one three-terminal capacitor 6.

次に、別条件下において、三端子コンデンサ６に補助用の二端子コンデンサを追加しないで使用した場合の効果と、１つの補助用の二端子コンデンサ７を追加して使用した場合の効果とを確認する第２のノイズ測定実験を行った。
図１３は、第２のノイズ測定実験の結果を示す線図であり、図１３の（ａ）は、１つの三端子コンデンサ６のみを用いた場合の測定結果を示し、図１３の（ｂ）は、１つの三端子コンデンサ６と１つの二端子コンデンサ７とを用いた場合の測定結果を示す。
この実験では、上記第１のノイズ測定実験で用いた多層回路基板を使用せず、この実験用に別の多層回路基板を作成して、ノイズ測定を行った。
まず、図１及び図２において、二端子コンデンサ７を除き、１つの三端子コンデンサ６のみを第２信号層４に備えた多層回路基板を使用して、周波数３０〜１０００ＭＨｚの範囲で不要輻射ノイズのレベルを測定したところ、図１３の（ａ）に示すようなノイズレベル曲線Ｓ３を得た。
次に、図１及び図２に示した基板と同様に、上記多層回路基板に二端子コンデンサ７を追設して、周波数３０〜１０００ＭＨｚの範囲で不要輻射ノイズのレベルを測定したところ、図１３の（ｂ）に示すようなノイズレベル曲線Ｓ４を得た。
これらのノイズレベル曲線Ｓ３，Ｓ４で明らかなように、二端子コンデンサ７を追設した場合の方が、不要輻射ノイズの発生が少ない。特に囲みＡで示す周波数４００ＭＨｚ〜１０００ＭＨｚの範囲で顕著である。 Next, under the different conditions, the effect of using the three-terminal capacitor 6 without adding an auxiliary two-terminal capacitor and the effect of using one auxiliary two-terminal capacitor 7 added are described. A second noise measurement experiment to confirm was performed.
FIG. 13 is a diagram showing the results of the second noise measurement experiment. FIG. 13A shows the measurement results when only one three-terminal capacitor 6 is used, and FIG. Shows the measurement results when one three-terminal capacitor 6 and one two-terminal capacitor 7 are used.
In this experiment, the multilayer circuit board used in the first noise measurement experiment was not used, and another multilayer circuit board was created for this experiment, and noise measurement was performed.
First, in FIG. 1 and FIG. 2, unnecessary radiation noise is used in a frequency range of 30 to 1000 MHz by using a multilayer circuit board provided with only one three-terminal capacitor 6 in the second signal layer 4 except for the two-terminal capacitor 7. The noise level curve S3 as shown in FIG. 13A was obtained.
Next, similarly to the substrate shown in FIGS. 1 and 2, a two-terminal capacitor 7 was additionally provided on the multilayer circuit board, and the level of unwanted radiation noise was measured in the frequency range of 30 to 1000 MHz. A noise level curve S4 as shown in (b) of FIG.
As is apparent from these noise level curves S3 and S4, the generation of unnecessary radiation noise is less when the two-terminal capacitor 7 is additionally provided. This is particularly noticeable in the frequency range of 400 MHz to 1000 MHz indicated by the box A.

以上の実験から、多層回路基板がこの実施例の構成をとることで、マイクロコンピュータ５の真下にある１つの三端子コンデンサ６だけで、マイクロコンピュータ５の電源端子部分の電圧変動で生じる不要輻射ノイズの大部分を抑圧することができ、また、１つの三端子コンデンサ６のみでは抑圧困難なクロック電源端子部分で生じる大きな電圧変動による不要輻射ノイズについては、クロック電源端子の真下にある二端子コンデンサ７によって抑圧することができることが確認できた。   From the above experiment, the multilayer circuit board has the configuration of this embodiment, so that only one three-terminal capacitor 6 directly under the microcomputer 5 is used to cause unnecessary radiation noise caused by voltage fluctuations in the power supply terminal portion of the microcomputer 5. The two-terminal capacitor 7 directly below the clock power supply terminal can be used to suppress unwanted radiation noise caused by large voltage fluctuations that occur at the clock power supply terminal part, which is difficult to suppress with only one three-terminal capacitor 6. It was confirmed that it can be suppressed by.

次いで、この発明の第２実施例に係る多層回路基板について説明する。なお、この実施例は、この発明の電子装置をも具体的に示すものである。
図１４は、この発明の第２実施例に係る多層回路基板の電気的接続状態を示す概略図である。
上記第１実施例では、補助用のコンデンサとして二端子コンデンサ７を用いたが、この実施例では、図１４に示すように、三端子コンデンサ８を補助用のコンデンサとして用いた。上記したように、三端子コンデンサは、残留インダクタンスが極めて小さく、二端子コンデンサに比べて大きな挿入損失特性を示すので、第２信号層４におけるレイアウト上、補助用のコンデンサとして、三端子コンデンサを実装することができる場合には、この実施例のように、三端子コンデンサ８を補助用のコンデンサとして用いることが好ましい。 Next, a multilayer circuit board according to a second embodiment of the invention is described. This embodiment also specifically shows the electronic device of the present invention.
FIG. 14 is a schematic view showing an electrical connection state of the multilayer circuit board according to the second embodiment of the present invention.
In the first embodiment, the two-terminal capacitor 7 is used as an auxiliary capacitor. However, in this embodiment, a three-terminal capacitor 8 is used as an auxiliary capacitor as shown in FIG. As described above, the three-terminal capacitor has a very small residual inductance and exhibits a larger insertion loss characteristic than the two-terminal capacitor. Therefore, the three-terminal capacitor is mounted as an auxiliary capacitor in the layout of the second signal layer 4. If possible, it is preferable to use the three-terminal capacitor 8 as an auxiliary capacitor as in this embodiment.

具体的には、三端子コンデンサ８の電源ライン電極８１，８２を、第２信号層４上の電源ライン用ランド９１，９２に載置した状態で接続すると共に、グランド電極８３をグランド用ランド９３の上に載置した状態で接続した。
この実施例においても、補助用の三端子コンデンサ８がマイクロコンピュータ５のクロック電源端子の真下、すなわち第１信号層１のランド１７ａの真下になる位置に、三端子コンデンサ８を配置した。
そして、第２信号層４及び電源層３のビアホールを通じて、電源ライン用ランド９１を外部電源用パターン３１に接続すると共に、電源ライン用ランド９２を電源端子用パターン３２に接続し、グランド用ランド９３を電源層３のスルーホール３５を通じてグランド層２のグランド端子用パターン２０に接続している。
このようにして、三端子コンデンサ８の電極８２が接続されたランド９２から電流変化の大きな電源端子用のランド１７ａまでの距離を最短に設定した。
その他の構成，作用及び効果は、上記第１実施例と同様であるので、その記載は省略する。 Specifically, the power line electrodes 81 and 82 of the three-terminal capacitor 8 are connected in a state where they are placed on the power line lands 91 and 92 on the second signal layer 4, and the ground electrode 83 is connected to the ground land 93. Connected in a state of being placed on the top.
Also in this embodiment, the three-terminal capacitor 8 is disposed at a position where the auxiliary three-terminal capacitor 8 is directly below the clock power supply terminal of the microcomputer 5, that is, directly below the land 17a of the first signal layer 1.
Then, the power line land 91 is connected to the external power supply pattern 31 through the via holes of the second signal layer 4 and the power supply layer 3, and the power line land 92 is connected to the power supply terminal pattern 32. Is connected to the ground terminal pattern 20 of the ground layer 2 through the through hole 35 of the power supply layer 3.
In this way, the distance from the land 92 to which the electrode 82 of the three-terminal capacitor 8 is connected to the power terminal land 17a having a large current change is set to the shortest.
Since other configurations, operations, and effects are the same as those in the first embodiment, description thereof is omitted.

最後に、この発明の第３実施例に係る多層回路基板について説明する。なお、この実施例は、この発明の電子装置をも具体的に示すものである。
図１５は、この発明の第３実施例に係る多層回路基板の電気的接続状態を示す概略図である。
上記第２実施例では、補助用のコンデンサとして三端子コンデンサ８を用い、この三端子コンデンサ８を絶縁性基体２００の裏面２００ｂである第２信号層４に設けたが、この実施例では、図１５に示すように、第１の三端子コンデンサとしての三端子コンデンサ６と、補助用のコンデンサである第２の三端子コンデンサとしての三端子コンデンサ８とを有し、これら三端子コンデンサ６，８を絶縁性基体２００の裏面２００ｂ及び表面２００ａにそれぞれ分配した。 Finally, a multilayer circuit board according to a third embodiment of the present invention will be described. This embodiment also specifically shows the electronic device of the present invention.
FIG. 15 is a schematic view showing an electrical connection state of the multilayer circuit board according to the third embodiment of the present invention.
In the second embodiment, a three-terminal capacitor 8 is used as an auxiliary capacitor, and this three-terminal capacitor 8 is provided on the second signal layer 4 that is the back surface 200b of the insulating substrate 200. 15, a three-terminal capacitor 6 as a first three-terminal capacitor and a three-terminal capacitor 8 as a second three-terminal capacitor, which is an auxiliary capacitor, are provided. Were distributed to the back surface 200b and the front surface 200a of the insulating substrate 200, respectively.

具体的には、三端子コンデンサ６の１対の電源ライン用ランド４１，４２とグランド用ランド４３とを、絶縁性基体２００の裏面２００ｂである第２信号層４裏面に形成し、外部電源用パターン３１を電源ライン用ランド４１に連続させた。また、三端子コンデンサ８の１対の電源ライン用ランド９１，９２とグランド用ランド９３とを、絶縁性基体２００の表面２００ａである第１信号層１表面に形成した。このとき、三端子コンデンサ６の電源ライン用ランド４１と三端子コンデンサ８の電源ライン用ランド９１とを対向させると共に、電源ライン用ランド４２と電源ライン用ランド９２とを対向させ、三端子コンデンサ６のグランド用ランド４３と三端子コンデンサ８のグランド用ランド９３とを対向させた。
そして、電源ライン用ランド４１，９１同士、電源ライン用ランド４２，９２同士、グランド用ランド４３，９３同士を、絶縁性基体２００の表面２００ａから裏面２００ｂを貫通する直状のビアホール３６，３７，３８でそれぞれ接続した。
そして、三端子コンデンサ６の電源ライン電極６１，６２を１対の電源ライン用ランド４１，４２上にに接続すると共に、グランド電極６３をグランド用ランド４３上に接続した。また、三端子コンデンサ８の電源ライン電極８１，８２を１対の電源ライン用ランド９１，９２上に接続すると共に、グランド電極８３をグランド用ランド９３上に接続した。
これにより、三端子コンデンサ６と三端子コンデンサ８とを並列接続構成にした。 Specifically, a pair of power line lands 41 and 42 and a ground land 43 of the three-terminal capacitor 6 are formed on the back surface of the second signal layer 4 which is the back surface 200b of the insulating base 200, and used for external power supply. The pattern 31 was continued to the power line land 41. In addition, a pair of power line lands 91 and 92 and a ground land 93 of the three-terminal capacitor 8 are formed on the surface of the first signal layer 1 which is the surface 200 a of the insulating substrate 200. At this time, the power line land 41 of the three-terminal capacitor 6 and the power line land 91 of the three-terminal capacitor 8 are opposed to each other, and the power line land 42 and the power line land 92 are opposed to each other. The ground land 43 and the ground land 93 of the three-terminal capacitor 8 are opposed to each other.
The power line lands 41, 91, the power line lands 42, 92, and the ground lands 43, 93 are connected to the straight via holes 36, 37, through the back surface 200b from the front surface 200a of the insulating base 200. 38 and connected respectively.
The power supply line electrodes 61 and 62 of the three-terminal capacitor 6 were connected to the pair of power supply line lands 41 and 42, and the ground electrode 63 was connected to the ground land 43. Further, the power line electrodes 81 and 82 of the three-terminal capacitor 8 are connected to the pair of power line lands 91 and 92, and the ground electrode 83 is connected to the ground land 93.
As a result, the three-terminal capacitor 6 and the three-terminal capacitor 8 are connected in parallel.

このように、この実施例の多層回路基板によれば、三端子コンデンサ６の１対の電源ライン用ランド４１，４２及びグランド用ランド４３と、これに対向配置された三端子コンデンサ８の１対の電源ライン用ランド９１，９２及びグランド用ランド９３とを直状のビアホール３６，３７，３８でそれぞれ接続したので、絶縁性基体２００の表面２００ａから裏面２００ｂにかけた貫通作業を１度行えば、ビアホール３６，３７，３８を絶縁性基体２００の表面２００ａと裏面２００ｂの両方に同時に形成することができる。したがって、ビアホールの作業工程数の削減を図ることができ、ひいては製造コストの低減化を図ることができる。さらに、三端子コンデンサ６，８を並列接続構成にしたので、マイクロコンピュータ５の電源端子５ａに流せる電流量を２倍にすることができる。
なお、この実施例では、外部電源用パターン３１を電源ライン用ランド４１に連続させて、絶縁性基体２００の裏面２００ｂに配したが、絶縁性基体２００の厚さ方向（図１５の上下方向）から見て、この外部電源用パターン３１部分が電源端子用パターン３２と、重ならないように配設することが好ましい。電源端子用パターン３２の下に外部電源用パターン３１を配すると、これらのパターン３１，３２間に寄生容量が発生し、高周波ノイズが、三端子コンデンサ６を通らずに、直接パターン３１，３２間を流れるおそれがあるからである。
その他の構成，作用及び効果は、上記第１実施例と同様であるので、その記載は省略する。 As described above, according to the multilayer circuit board of this embodiment, the pair of power line lands 41 and 42 and the ground land 43 of the three-terminal capacitor 6 and the pair of the three-terminal capacitor 8 disposed so as to be opposed thereto. Since the power line lands 91 and 92 and the ground land 93 are connected by the straight via holes 36, 37, and 38, respectively, if the penetrating operation from the front surface 200a to the back surface 200b of the insulating base 200 is performed once, The via holes 36, 37, and 38 can be simultaneously formed on both the front surface 200a and the back surface 200b of the insulating substrate 200. Therefore, it is possible to reduce the number of work processes for the via hole, and to reduce the manufacturing cost. Furthermore, since the three-terminal capacitors 6 and 8 are connected in parallel, the amount of current that can be supplied to the power supply terminal 5a of the microcomputer 5 can be doubled.
In this embodiment, the external power supply pattern 31 is connected to the power line land 41 and arranged on the back surface 200b of the insulating base 200. However, the thickness direction of the insulating base 200 (vertical direction in FIG. 15). Accordingly, it is preferable that the external power supply pattern 31 is disposed so as not to overlap the power supply terminal pattern 32. When the external power supply pattern 31 is arranged under the power supply terminal pattern 32, parasitic capacitance is generated between the patterns 31 and 32, and high-frequency noise is directly transmitted between the patterns 31 and 32 without passing through the three-terminal capacitor 6. It is because there is a possibility of flowing.
Since other configurations, operations, and effects are the same as those in the first embodiment, description thereof is omitted.

なお、この発明は、上記実施例に限定されるものではなく、発明の要旨の範囲内において種々の変形や変更が可能である。
例えば、上記実施例では、補助用の二端子コンデンサ７を、マイクロコンピュータ５のクロック電源端子の真下になる位置に配置した例を示したが、補助用のコンデンサの配置位置は、これに限定されるものではない。補助用のコンデンサは、クロック電源端子だけでなく、電流変化の大きなあらゆる電源端子に対して絶縁性基体２００の真下に配したり、絶縁性基体２００の表面２００ａであって且つ当該電流変化の大きなあらゆる電源端子の周辺部にも配することもできる。
また、上記実施例では、グランド端子用パターン２０と外部電源用パターン３１及び電源端子用パターン３２とを絶縁性基体２００の中間層としてのグランド層２や電源層３に設けたが、これらの中間層に限定されるものではなく、絶縁性基体２００の裏面２００ｂ又は表面２００ａのいずれかに設けてもよい。
また、上記実施例では、三端子コンデンサ６が接続される１対の電源ライン用ランド４１，４２とグランド用ランド４３とが、第２信号層４即ちに絶縁性基体２００の裏面２００ｂに設けたが、これに限ることなく、絶縁性基体２００の表面２００ａに設けても良い。
さらに、上記実施例では、三端子コンデンサ６の電源ライン用ランド４１を、ビアホールを通じて、外部電源用パターン３１に接続し、グランド用ランド４３をスルーホール３３を通じてグランド端子用パターン２０に接続した例を示したが、電源ライン用ランド４１やグランド用ランド４３を、絶縁性基体２００の側面等に形成した導体パターンを通じて、外部電源用パターン３１やグランド端子用パターン２０に接続してもよい。
また、上記第３実施例では、三端子コンデンサ６の電源ライン用ランド４１と三端子コンデンサ８の電源ライン用ランド９１とを対向させると共に、電源ライン用ランド４２と電源ライン用ランド９２とを対向させ、三端子コンデンサ６のグランド用ランド４３と三端子コンデンサ８のグランド用ランド９３とを対向させた構成例を示したが、電源ライン用ランド４１，９１同士、電源ライン用ランド４２，９２同士、グランド用ランド４３，９３同士は、対応した位置関係にあればよいので、互いに対向している必要はない。すなわち、電源ライン用ランド４１，９１同士、電源ライン用ランド４２，９２同士、グランド用ランド４３，９３同士は、直状のビアホール３６，３７，３８で接続可能な位置関係にあればよい。したがって、例えば、電源ライン用ランド４１，９１を対向させず、電源ライン用ランド９２を第１信号層１の平面内で、電源ライン用ランド４２に対して９０°回転させた構造の技術もこの発明の範囲内に含まれる。
さらに、上記第３実施例では、電源ライン用ランド４１，９１同士、電源ライン用ランド４２，９２同士、グランド用ランド４３，９３同士を、それぞれ、１本の直状のビアホール３６，３７，３８で接続した構成を例示したが、この発明は、直状のビアホール３６，３７，３８の本数に限定を加えるものでない。したがって、電源ライン用ランド４１，９１同士、電源ライン用ランド４２，９２同士、グランド用ランド４３，９３同士を、それぞれ複数本のビアホール３６，３７，３８で接続した技術もこの発明の範囲に入ることは勿論である。 In addition, this invention is not limited to the said Example, A various deformation | transformation and change are possible within the range of the summary of invention.
For example, in the above-described embodiment, the auxiliary two-terminal capacitor 7 is arranged at a position directly below the clock power supply terminal of the microcomputer 5, but the arrangement position of the auxiliary capacitor is limited to this. It is not something. The auxiliary capacitor is arranged directly below the insulating base 200 with respect to not only the clock power supply terminal but also any power supply terminal having a large current change, or the surface 200a of the insulating base 200 and the current change is large. It can also be placed around any power supply terminal.
In the above embodiment, the ground terminal pattern 20, the external power supply pattern 31, and the power supply terminal pattern 32 are provided on the ground layer 2 and the power supply layer 3 as intermediate layers of the insulating substrate 200. The layer is not limited to a layer, and may be provided on either the back surface 200b or the front surface 200a of the insulating substrate 200.
In the above embodiment, the pair of power line lands 41 and 42 to which the three-terminal capacitor 6 is connected and the ground land 43 are provided on the second signal layer 4, that is, the back surface 200 b of the insulating substrate 200. However, the present invention is not limited thereto, and may be provided on the surface 200a of the insulating base 200.
Further, in the above embodiment, the power line land 41 of the three-terminal capacitor 6 is connected to the external power supply pattern 31 through the via hole, and the ground land 43 is connected to the ground terminal pattern 20 through the through hole 33. Although shown, the power line land 41 and the ground land 43 may be connected to the external power source pattern 31 and the ground terminal pattern 20 through a conductor pattern formed on the side surface of the insulating substrate 200 or the like.
In the third embodiment, the power line land 41 of the three-terminal capacitor 6 and the power line land 91 of the three-terminal capacitor 8 are opposed to each other, and the power line land 42 and the power line land 92 are opposed to each other. In the above configuration example, the ground land 43 of the three-terminal capacitor 6 and the ground land 93 of the three-terminal capacitor 8 are opposed to each other, but the power line lands 41 and 91 and the power line lands 42 and 92 are connected to each other. The ground lands 43 and 93 need only be in a corresponding positional relationship, and need not face each other. That is, the power line lands 41, 91, the power line lands 42, 92, and the ground lands 43, 93 may be in a positional relationship that can be connected by the straight via holes 36, 37, 38. Therefore, for example, a technique of a structure in which the power line lands 92 are rotated by 90 ° with respect to the power line lands 42 in the plane of the first signal layer 1 without facing the power line lands 41 and 91. Included within the scope of the invention.
Further, in the third embodiment, the power line lands 41, 91, the power line lands 42, 92, and the ground lands 43, 93 are respectively connected to one straight via hole 36, 37, 38. However, the present invention does not limit the number of straight via holes 36, 37, and 38. Therefore, a technique in which the power line lands 41, 91, the power line lands 42, 92, and the ground lands 43, 93 are connected to each other by a plurality of via holes 36, 37, 38 is also within the scope of the present invention. Of course.

この発明の第１実施例に係る多層回路基板を透過して示す斜視図である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a perspective view showing a multilayer circuit board according to a first embodiment of the present invention. 多層回路基板の各層を分離して示す斜視図である。It is a perspective view which isolate | separates and shows each layer of a multilayer circuit board. マイクロコンピュータの概略断面図である。It is a schematic sectional drawing of a microcomputer. 三端子コンデンサの外観図である。It is an external view of a three-terminal capacitor. 三端子コンデンサの分解斜視図である。It is a disassembled perspective view of a three-terminal capacitor. 三端子コンデンサの等価回路図である。It is an equivalent circuit diagram of a three-terminal capacitor. 三端子コンデンサのランド実装状態を示す平面図である。It is a top view which shows the land mounting state of a three-terminal capacitor. 二端子コンデンサの外観図である。It is an external view of a two-terminal capacitor. 二端子コンデンサの等価回路図である。It is an equivalent circuit diagram of a two-terminal capacitor. 二端子コンデンサのランド実装状態を示す平面図である。It is a top view which shows the land mounting state of a two-terminal capacitor. 各部材の電気的接続状態を示す概略図である。It is the schematic which shows the electrical connection state of each member. 第１のノイズ測定実験の結果を示す線図であり、図１２の（ａ）は、二端子コンデンサを用いた場合の測定結果を示し、図１２の（ｂ）は、三端子コンデンサを用いた場合の測定結果を示す。It is a diagram which shows the result of a 1st noise measurement experiment, (a) of FIG. 12 shows the measurement result at the time of using a two-terminal capacitor, (b) of FIG. 12 used the three-terminal capacitor. The measurement result is shown. 第２のノイズ測定実験の結果を示す線図であり、図１３の（ａ）は、１つの三端子コンデンサのみを用いた場合の測定結果を示し、図１３の（ｂ）は、１つの三端子コンデンサと１つの二端子コンデンサとを用いた場合の測定結果を示す。It is a diagram which shows the result of a 2nd noise measurement experiment, (a) of FIG. 13 shows the measurement result at the time of using only one 3 terminal capacitor, (b) of FIG. The measurement result at the time of using a terminal capacitor and one two-terminal capacitor is shown. この発明の第２実施例に係る多層回路基板の電気的接続状態を示す概略図である。It is the schematic which shows the electrical connection state of the multilayer circuit board based on 2nd Example of this invention. この発明の第３実施例に係る多層回路基板の電気的接続状態を示す概略図である。It is the schematic which shows the electrical connection state of the multilayer circuit board based on 3rd Example of this invention. この従来の多層回路基板を示す分解斜視図である。It is a disassembled perspective view which shows this conventional multilayer circuit board.

符号の説明Explanation of symbols

１…第１信号層、 ２…グランド層、 ３…電源層、 ４…第２信号層、 ５…マイクロコンピュータ、 ５ａ…端子、 ５ｂ…裏面、 ６，８…三端子コンデンサ、 ７…二端子コンデンサ、 １０…ランド、 １１ａ〜１７ａ，１１ｂ〜１７ｂ，４１〜４３，４５，４６，９１〜９３…ランド、 ２０…グランド端子用パターン、 ３１…外部電源用パターン、 ３２…電源端子用パターン、 ５０…配線基板、 ５０ａ…主面、 ５０ｂ…裏面、 ５１…半導体チップ、 ５２…電極パッド、 ５３…ボンディングリード、 ５４…ボンディングワイヤ、 ５５…封止体、 ６１，６２，８１，８２…電源ライン電極、 ６３，８３…グランド電極、 ７１，７２…電極、 ２００…絶縁性基体、 ２００ａ…表面、 ２００ｂ…裏面。   DESCRIPTION OF SYMBOLS 1 ... 1st signal layer, 2 ... Ground layer, 3 ... Power supply layer, 4 ... 2nd signal layer, 5 ... Microcomputer, 5a ... Terminal, 5b ... Back surface, 6, 8 ... Three-terminal capacitor, 7 ... Two-terminal capacitor 10 ... Land, 11a to 17a, 11b to 17b, 41 to 43, 45, 46, 91 to 93 ... Land, 20 ... Pattern for ground terminal, 31 ... Pattern for external power supply, 32 ... Pattern for power supply terminal, 50 ... Wiring board, 50a ... main surface, 50b ... back surface, 51 ... semiconductor chip, 52 ... electrode pad, 53 ... bonding lead, 54 ... bonding wire, 55 ... sealing body, 61, 62, 81, 82 ... power line electrode, 63, 83 ... ground electrodes, 71, 72 ... electrodes, 200 ... insulating base, 200a ... front surface, 200b ... back surface.

Claims (17)

電流変化の大きな電源端子を含む複数の電源端子と複数のグランド端子とを有した半導体装置が、絶縁性基体の表面に実装され、外部電源が接続される外部電源用パターンと、上記電源端子がビアホールを通じて接続された電源端子用パターンと、上記グランド端子がビアホールを通じて接続されたグランド端子用パターンとが、上記絶縁性基体の中間層，裏面又は表面のいずれかに設けられ、三端子コンデンサの両電源ライン電極が接続された１対の電源ライン用ランドと三端子コンデンサのグランド電極が接続されたグランド用ランドとが、上記絶縁性基体の裏面又は表面に設けられ、当該１対の電源ライン用ランドの一方がビアホール又は導体パターンを通じて上記外部電源用パターンに接続されると共に、他方の電源ライン用ランドがビアホールを通じて上記電源端子用パターンに接続され、上記グランド用ランドがビアホール又は導体パターンを通じて上記グランド端子用パターンに接続された多層回路基板であって、
上記電源端子用パターン通じて上記電流変化の大きな電源端子に接続され、当該電源端子に電荷を供給可能な補助用のコンデンサを、上記絶縁性基体の表面における上記電流変化の大きな電源端子の周辺部、又は上記絶縁性基体の裏面に設けた、
ことを特徴とする多層回路基板。 A semiconductor device having a plurality of power supply terminals including a power supply terminal having a large current change and a plurality of ground terminals is mounted on the surface of an insulating substrate and connected to an external power supply. A power terminal pattern connected through a via hole and a ground terminal pattern in which the ground terminal is connected through a via hole are provided on either the intermediate layer, the back surface, or the front surface of the insulating substrate. A pair of power line lands to which power line electrodes are connected and a ground land to which a ground electrode of a three-terminal capacitor is connected are provided on the back surface or the front surface of the insulating base. One of the lands is connected to the external power supply pattern through a via hole or a conductor pattern, and the other power supply line land Is connected to the pattern for the power source terminal through the via hole, the ground land is a multilayer circuit board connected to the pattern for the ground terminal through a via hole or conductor pattern,
An auxiliary capacitor connected to the power supply terminal having a large current change through the power supply terminal pattern and capable of supplying a charge to the power supply terminal is connected to a peripheral portion of the power supply terminal having a large current change on the surface of the insulating substrate. Or provided on the back surface of the insulating substrate,
A multilayer circuit board characterized by the above. 請求項１に記載の多層回路基板において、
上記電流変化の大きな電源端子は、上記半導体装置内のクロック回路に電荷を供給するクロック電源端子である、
ことを特徴とする多層回路基板。 The multilayer circuit board according to claim 1,
The power supply terminal having a large current change is a clock power supply terminal for supplying a charge to a clock circuit in the semiconductor device.
A multilayer circuit board characterized by the above. 請求項１又は請求項２に記載の多層回路基板において、
上記補助用のコンデンサは、二端子コンデンサであり、
当該二端子コンデンサの両電極が接続される１対のランドが、上記絶縁性基体の裏面に設けられ、当該１対のランドの一方がビアホールを通じて上記電源端子用パターンに接続される共に、他方のランドがビアホールを通じて上記グランド端子用パターンに接続されている、
ことを特徴とする多層回路基板。 The multilayer circuit board according to claim 1 or 2,
The auxiliary capacitor is a two-terminal capacitor,
A pair of lands to which both electrodes of the two-terminal capacitor are connected are provided on the back surface of the insulating substrate, and one of the pair of lands is connected to the power terminal pattern through a via hole, and the other The land is connected to the ground terminal pattern through a via hole.
A multilayer circuit board characterized by the above. 請求項１又は請求項２に記載の多層回路基板において、
上記補助用のコンデンサは、三端子コンデンサであり、
当該三端子コンデンサの両電源ライン電極が接続された１対の電源ライン用ランドと三端子コンデンサのグランド電極が接続されたグランド用ランドとが、上記絶縁性基体の裏面に設けられ、当該１対の電源ライン用ランドの一方がビアホールを通じて上記外部電源用パターンに接続されると共に、他方の電源ライン用ランドがビアホールを通じて上記電源端子用パターンに接続され、上記グランド用ランドがビアホールを通じて上記グランド端子用パターンに接続されている、
ことを特徴とする多層回路基板。 The multilayer circuit board according to claim 1 or 2,
The auxiliary capacitor is a three-terminal capacitor,
A pair of power line lands connected to both power line electrodes of the three-terminal capacitor and a ground land connected to the ground electrode of the three-terminal capacitor are provided on the back surface of the insulating base, and the pair One of the power line lands is connected to the external power supply pattern through a via hole, the other power line land is connected to the power supply terminal pattern through a via hole, and the ground land is connected to the ground terminal through a via hole. Connected to the pattern,
A multilayer circuit board characterized by the above. 請求項１又は請求項２に記載の多層回路基板において、
上記三端子コンデンサである第１の三端子コンデンサと、上記補助用のコンデンサである第２の三端子コンデンサとを有し、
上記第１の三端子コンデンサの１対の電源ライン用ランドとグランド用ランドとを、上記絶縁性基体の裏面又は表面の一方に設け、
上記第２の三端子コンデンサの両電源ライン電極が接続された１対の電源ライン用ランドとグランド電極が接続されたグランド用ランドとを、上記絶縁性基体の裏面又は表面の他方であって且つ上記第１の三端子コンデンサの１対の電源ライン用ランドとグランド用ランドのそれぞれと対応する位置に配設し、
上記第１の三端子コンデンサと第２の三端子コンデンサの対応する電源ライン用ランド同士及び対応するグランド用ランド同士を直状のビアホールでそれぞれ接続することにより、
上記第１の三端子コンデンサと第２の三端子コンデンサとを並列接続構成にした、
ことを特徴とする多層回路基板。 The multilayer circuit board according to claim 1 or 2,
A first three-terminal capacitor that is the three-terminal capacitor; and a second three-terminal capacitor that is the auxiliary capacitor;
A pair of power line lands and a ground land of the first three-terminal capacitor are provided on one of the back surface and the front surface of the insulating base;
A pair of power line lands connected to both power line electrodes of the second three-terminal capacitor and a ground land connected to the ground electrode are the other of the back surface or the front surface of the insulating base and The first three-terminal capacitor is disposed at a position corresponding to each of a pair of power line lands and a ground land,
By connecting the corresponding power line lands of the first three-terminal capacitor and the second three-terminal capacitor to each other and the corresponding ground lands with straight via holes,
The first three-terminal capacitor and the second three-terminal capacitor are connected in parallel.
A multilayer circuit board characterized by the above. 請求項１ないし請求項４のいずれかに記載の多層回路基板において、
上記補助用のコンデンサを、上記絶縁性基体の裏面であって、上記電流変化の大きな電源端子の真下となる位置に配置した、
ことを特徴とする多層回路基板。 The multilayer circuit board according to any one of claims 1 to 4,
The auxiliary capacitor is disposed on the back surface of the insulating base and at a position directly below the power supply terminal having a large current change.
A multilayer circuit board characterized by the above. 請求項１ないし請求項６のいずれかに記載の多層回路基板において、
上記半導体装置の端子配列は、ＢＧＡタイプの端子配列である、
ことを特徴とする多層回路基板。 The multilayer circuit board according to any one of claims 1 to 6,
The terminal arrangement of the semiconductor device is a BGA type terminal arrangement.
A multilayer circuit board characterized by the above. 請求項１ないし請求項７のいずれかに記載の多層回路基板において、
上記三端子コンデンサは、両端部に上記電源ライン電極を有すると共に略中央部に上記グランド電極を有するチップ型三端子コンデンサであり、
上記二端子コンデンサは、両端部に電極を有するチップ型二端子コンデンサである、
ことを特徴とする多層回路基板。 The multilayer circuit board according to any one of claims 1 to 7,
The three-terminal capacitor is a chip-type three-terminal capacitor having the power line electrode at both ends and the ground electrode at a substantially central portion.
The two-terminal capacitor is a chip-type two-terminal capacitor having electrodes at both ends.
A multilayer circuit board characterized by the above. 請求項１ないし請求項８のいずれかに記載の多層回路基板において、
上記外部電源用パターンと電源端子用パターンとを、上記絶縁性基体の厚さ方向から見て重ならないように配設した、
ことを特徴とする多層回路基板。 The multilayer circuit board according to any one of claims 1 to 8,
The external power supply pattern and the power supply terminal pattern are arranged so as not to overlap when viewed from the thickness direction of the insulating base.
A multilayer circuit board characterized by the above. 外部電源用パターンと、この外部電源用パターンと電気的に接続される第１の電源ライン用ランドと、この第１の電源ライン用ランドと同層に形成された第２の電源ライン用ランドと、この第２の電源ライン用ランドと電気的に接続された電源端子用パターンと、この電源端子用パターンと電気的に接続された複数の第１ランドと、上記第１の電源ライン用ランドと同層に形成されれた第１のグランド用ランドと、この第１のグランド用ランドと電気的に接続されたグランド端子用パターンと、このグランド端子用パターンと電気的に接続された複数の第２ランドと、上記第１の電源ライン用ランドと同層に形成され且つ上記電源端子用パターンと電気的に接続された第３の電源ライン用ランドと、上記第１の電源ライン用ランドと同層に形成され且つ上記グランド端子用パターンと電気的に接続された第２のグランド用ランドとを有する多層回路基板と、
第１の電源端子と、この第１の電源端子よりも電流変化が大きい第２の電源端子と、グランド端子とを有し、上記第１の電源端子と上記第２の電源端子とがそれぞれ上記複数の第１ランドに接続され、上記グランド端子が上記第２ランドに接続されたマイクロコンピュータとを有する電子装置であって、
上記第１の電源ライン用ランドと第２の電源ライン用ランドと第１のグランド用ランドとに、三端子コンデンサの複数の電極がそれぞれ接続され、
上記第３の電源ライン用ランドと第２のグランド用ランドとに、二端子コンデンサの複数の電極がそれぞれ接続されている、
ことを特徴とする電子装置。 An external power pattern, a first power line land electrically connected to the external power pattern, and a second power line land formed in the same layer as the first power line land A power terminal pattern electrically connected to the second power line land, a plurality of first lands electrically connected to the power terminal pattern, and the first power line land, A first ground land formed in the same layer; a ground terminal pattern electrically connected to the first ground land; and a plurality of second ground terminals electrically connected to the ground terminal pattern. Two lands, a third power line land formed in the same layer as the first power line land and electrically connected to the power terminal pattern, and the same as the first power line land Shape into layers A multilayer circuit board and a second ground land, which is by and connected the ground to the terminal pattern electrically,
A first power supply terminal; a second power supply terminal having a current change larger than that of the first power supply terminal; and a ground terminal, wherein the first power supply terminal and the second power supply terminal are respectively An electronic device having a microcomputer connected to a plurality of first lands and having the ground terminal connected to the second lands,
A plurality of electrodes of a three-terminal capacitor are connected to the first power line land, the second power line land, and the first ground land, respectively.
A plurality of electrodes of a two-terminal capacitor are connected to the third power line land and the second ground land, respectively.
An electronic device characterized by that. 請求項１０に記載の電子装置において、
上記第２の電源端子は、上記マイクロコンピュータ内部のクロック回路に電荷を供給するためのクロック電源端子である、
ことを特徴とする電子装置。 The electronic device according to claim 10.
The second power supply terminal is a clock power supply terminal for supplying a charge to a clock circuit inside the microcomputer.
An electronic device characterized by that. 請求項１０又は請求項１１に記載の電子装置において、
上記三端子コンデンサは、両端部に電源ライン電極を有すると共に略中央部にグランド電極を有するチップ型三端子コンデンサであり、
上記二端子コンデンサは、両端部に電極を有するチップ型二端子コンデンサである、
ことを特徴とする電子装置。 The electronic device according to claim 10 or claim 11,
The three-terminal capacitor is a chip-type three-terminal capacitor having a power line electrode at both ends and a ground electrode at a substantially central portion,
The two-terminal capacitor is a chip-type two-terminal capacitor having electrodes at both ends.
An electronic device characterized by that. 請求項１０ないし請求項１２のいずれかに記載の電子装置において、
上記三端子コンデンサは、上記二端子コンデンサよりも残留インダクタンスが小さい、
ことを特徴とする電子装置。 The electronic device according to any one of claims 10 to 12,
The three-terminal capacitor has a smaller residual inductance than the two-terminal capacitor,
An electronic device characterized by that. 請求項１０ないし請求項１３のいずれかに記載の電子装置において、
上記多層回路基板は、上記マイクロコンピュータが実装される第１信号層と、この第１信号層の下側に配置され且つ上記グランド端子用パターンが形成されたグランド層と、このグランド層の下側に配置され且つ上記外部電源用パターンが形成された電源層と、この電源層の下側に配置され且つ上記第１の電源ライン用ランドが形成された第２信号層とから成る、
ことを特徴とする電子装置。 The electronic device according to any one of claims 10 to 13,
The multilayer circuit board includes a first signal layer on which the microcomputer is mounted, a ground layer disposed below the first signal layer and having the ground terminal pattern formed thereon, and a lower side of the ground layer. And a second signal layer on the lower side of the power supply layer and having the first power line land formed thereon.
An electronic device characterized by that. 請求項１０ないし請求項１４のいずれかに記載の電子装置において、
上記二端子コンデンサは、上記多層回路基板の上記第２信号層に配置され、且つ上記第２の電源端子の真下となる位置に配置されている、
ことを特徴とする電子装置。 The electronic device according to any one of claims 10 to 14,
The two-terminal capacitor is disposed on the second signal layer of the multilayer circuit board and disposed at a position directly below the second power supply terminal.
An electronic device characterized by that. 請求項１０ないし請求項１５のいずれかに記載の電子装置において、
上記マイクロコンピュータは、ＢＧＡ型の半導体装置又はＣＳＰ型の半導体装置のいずれかである、
ことを特徴とする電子装置。 The electronic device according to any one of claims 10 to 15,
The microcomputer is either a BGA type semiconductor device or a CSP type semiconductor device.
An electronic device characterized by that. 請求項１０ないし請求項１６のいずれかに記載の電子装置において、
上記外部電源用パターンと電源端子用パターンとを、上記多層回路基板の厚さ方向から見て平面的に重ならないように配設した、
ことを特徴とする電子装置。 The electronic device according to any one of claims 10 to 16,
The external power supply pattern and the power supply terminal pattern are arranged so as not to overlap in plan view when viewed from the thickness direction of the multilayer circuit board.
An electronic device characterized by that.

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