JP2007299249A - Ｎａｎｄ型フラッシュメモリデバイス及びこれを利用したコンピューティングシステムの起動方法 - Google Patents

Abstract

【課題】組み込み系コンピューティングシステムを構築するための、より改良されたNAND型フラッシュメモリデバイスの提供。及び該デバイスを用いたコンピューティングシステムの起動方法の提供。
【解決手段】NAND型フラッシュメモリからのブートローダの読み出しを、NAND型フラッシュメモリデバイスの内部機能により自律的に実行し、読み出したブートローダを、ホストCPUの内部メモリバスと直結するデバイス内のSRAMにロードする。ホストは、SRAMにロードされたブートローダの情報に基づきNANDインターフェースからOSをシステムメモリにロードし、システムを起動する。
【選択図】 図２

Description

本発明は、ホストICと協働して一のコンピューティングシステムを構築するNAND型フラッシュメモリデバイス及び該デバイスを利用したコンピューティングシステムの起動方法に関する。

パーソナルコンピュータ（PC）の場合、そのコンピュータに内蔵してなるハードディスク（HDD）にOSを格納しておき、電源投入時に、システムの初期化が行なわれ、CPU内のキャッシュメモリーやROMに格納されてなるブートローダ（ブートプログラム若しくはブートコードともいう）が起動し、CPUはこのブートローダの情報に基づきHDDからシステムメモリにOSをロードし、これを起動している（先行技術１）。

また、PCの他、各種産業機器では、コアCPUを有するホストをワンチップICで構成し、これとは別個独立にブートローダとOSを格納したICを構成し、これを前記ホストICと協働させて一のコンピューティングシステムを構成している（先行技術２）。このようなシステムは一般に組み込みシステムと称され、又、ホストICと協働させるための外付けのICは一般に組み込みデバイスとも呼ばれている。

先行技術２の一例として、特開2003-271391号に開示されているものがある。その要旨は、同公報の図２及び段落0026乃至段落0038に開示されているが、以下、その概略を本願の図1を用いて説明する。尚図１では、上記公報で使用されている符号をそのまま引用し、該符号に’をつけて説明する。

システムに電源が投入され初期化が行なわれると、ブートストラッパ25’が、外付けのNANDフラッシュメモリ18’からブートコードを読み出し、システムバス17’を介して、内部RAM26’に格納する。すると、ホストのメモリコントローラ14’がブートコードに基づき、NANDインターフェースを介して、NANDフラッシュメモリ18’に格納されているOSを読み出し、システムバス17’を通じてシステムメモリ19’（DRAM）にロードする。これによりOS即ちコンピュータシステムが起動する。

このシステムの問題点は以下の通りである。
（１）まず、NANDフラッシュメモリから読み出されるコードデータには書き込み時のデータエラーの存在を無視することができず、従って、エラー訂正回路（ERROR CORRECTING CIRCUIT）をホスト側に組み込む必要がある。一般に組み込み系デバイスの場合は、デバイス設計者側とホスト設計者側が異なる場合があり、必ずしもホストIC設計者側がメモリの詳細を周知していない場合もある。よってNAND型フラッシュメモリを扱う上では、それを周知しているデバイス提供側がエラー訂正回路をデバイスICに組み入れることが、開発効率の点で有益である。

（２）また、ブートコードを内部メモリ26’にロードするブートストラッパをホスト側に組み込んでおり、この場合、NAND型フラッシュメモリにおける当該ブートローダを格納しているアドレス情報等、デバイス側の情報と種々併せこみを行なわなければならないといった煩雑さがある。

（３）さらには、ホスト21’にブートコードを格納する記憶手段（内部RAM２６’）を設ける必要がある。
特開2003-271391号

本発明は上記問題点に鑑みなされたもので、その目的とするところは、より簡易な方法で組み込み系のコンピューティングシステムを構築するための改良されたNAND型フラッシュメモリデバイス、及び該デバイスを用いたコンピューティングシステムの起動方法の提供にある。
さらには、システム性能を最適化しうるNAND型フラッシュメモリデバイスの提供にある。

本発明は、上記課題の解決にあたり、ブートローダの読み出しを、ホストに組み込まれたブートストラッパのルーティンプログラムに依らず、あくまでデバイスの内部機能により自律的にこれを実行するよう構成してなる。これにより、ホストＩＣの制作工数が大幅に軽減される。

NANDフラッシュメモリから読み出されたブートローダは、ホストCPUの内部メモリバスと直結するデバイス内のSRAMにロードされる。これにより、ホストにブートローダを読み出す手段（ブートストラッパ）やブートローダを格納する内部メモリが不要となるとともに、ホストCPUは特別なインターフェースを介すことなく、内部バスから直接SRAMにアクセスしてブートローダの情報を容易に確認できる。

ところで、ブートローダには、NAND型フラッシュメモリに格納したOSの所在（アドレス）などの情報が記載されている。ホストCPUは、ブートローダの内容を確認すると、その情報に基づき、NANDインターフェースを介して、デバイスに対しOSの読み出しを指令する。よって、OSは単一種のインターフェース（NANDインターフェース）でシステムメモリにロードされ、その後システムが起動する。

さらに具体的には、前記した課題の解決は、本発明が以下に上位概念から下位概念に亙り列挙する新規な特徴的構成を採用することにより達成される。

本発明デバイスの第１の特徴は、ホストICと別個独立に構成され、該ホストICと協働して一のコンピューティングシステムを構築するNAND型フラッシュメモリデバイスであって、該NAND型フラッシュメモリデバイスは、管理領域と、ブートローダとOSを格納してなるユーザデータ領域とを有するNAND型フラッシュメモリと、ホストシステムの読出し指令に対応して前記NAND型フラッシュメモリからデータの読み出しを行うコントローラからなり、該コントローラは、1）ホストと通信を行なうNANDインターフェースと、2) NAND型フラッシュメモリと通信を行うNANDインターフェースを含み、該NANDインターフェースを介してNAND型フラッシュメモリからデータを読み出すためのアドレス、コマンド及び制御信号を出力するハードウエアシーケンサと、3）CPUを有し、ホストから読み出し指定されたアドレスからNAND型フラッシュメモリにアクセスすべき物理ブロックアドレスを割り出し、これを前記ハードウエアシーケンサにプログラムするとともに、本コントローラを統括的に制御するメインファームウエアと、4)外部出力用のデータを一時格納する読み出しデータ格納用RAMと、5)メモリバス方式によってホストの内部メモリバスと直結されてなるSRAMと、6)バッファメモリーを有し、前記読み出しデータ格納用RAM及び前記SRAMに前記バッファメモリーを介して格納するデータ及び前記読み出しデータ格納用RAMから該バッファメモリーを介して読み出すデータの緩衝制御を行うバッファマネージャーと、7)NAND型フラッシュメモリから読み出されたデータにエラーがないか判定するＥＣＣ ＤＥＣＯＲＤＥＲと、8)前記ＥＣＣ ＤＥＣＯＲＤＥＲによりデータエラーが発見された場合に、当該エラーを訂正するＣＯＲＲＥＣＴＯＲとを有し、システムに電源投入後、メインファームウエアの機能に基づき、前記NAND型フラッシュメモリに格納されてなるブートローダが、前記SRAMにロードされるNAND型フラッシュメモリデバイスの構成採用にある。

本発明デバイスの第２の特徴は、NAND型フラッシュメモリに格納されているデータのSRAMへのロードは、管理領域に予め格納されているブートローダのアドレス情報に基づき、メインファームウエアがハードウエアシーケンサにこれを実行させるNAND型フラッシュメモリデバイスの構成採用にある。

本発明デバイスの第３の特徴は、NAND型フラッシュメモリからSRAMにブートローダのロードが完了したときに、ホストと通信を行なうNANDインターフェースからホストに対し、該ロード完了を示すレディー信号が送信されるよう構成されてなるNAND型フラッシュメモリデバイスの構成採用にある。

本発明デバイスの第4の特徴は、NAND型フラッシュメモリに、ホストが利用するその他のデータを格納してなるNAND型フラッシュメモリデバイスの構成採用にある。

本発明方法の第１の特徴は、ホストと、これとは別個独立に構成されてなるNAND型フラッシュメモリデバイスからなるコンピューティングシステムのブート方法であって、電源投入後、NANDフラッシュメモリに格納されているブートローダの読み出しを、NAND型フラッシュメモリデバイス自体の機能に基づき自律的に実行し、読み出したブートローダを、NAND型フラッシュメモリ内のSRAMにロードし、ホストCPUが、その内部メモリバスから直接的に前記SRAMにアクセスし、前記ロードされたブートローダの情報に基づき、NAND型フラッシュメモリに格納されているOSの読み出しを、ホスト- NAND型フラッシュメモリデバイス間のNANDインターフェースを介してNAND型フラッシュメモリデバイスに対して指令し、読み出したOSを、前記NANDインターフェースを通じてシステムメモリにロードし、当該コンピューティングシステムを起動するコンピューティングシステムの起動方法の構成採用にある。

本発明方法の第２の特徴は、ホストCPUの前記SRAMへのアクセスは、NAND型フラッシュメモリからSRAMにブートローダのロードが完了したときに、ホストと通信を行なうNAND型フラッシュメモリデバイスのNANDインターフェースからホストに対し、該ロード完了を示すレディー信号が送信されたことを条件に実行されるコンピューティングシステムの起動方法の構成採用にある。

以下、本発明が適用されたNAND型フラッシュメモリデバイスの実施例について説明する。尚、本発明の実施の形態は、下記の実施例に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の形態を採りうる。

本発明のデバイス１は、図２に示すように、ブートローダ等、所定のデータを格納してなるNAND型フラッシュメモリ１１と、これを統括的に制御するコントローラ１２とからなる。NAND型フラッシュメモリ１１には、図３に示すように、管理領域１１−１の他、ユーザデータ領域を有し、ユーザデータ領域は、例えば、第１乃至第３の領域で構成され（１１−２乃至１１−４）、順に、ブートローダ、OS、その他のデータ（例えばコンテンツデータ）が格納されている。管理領域１１−１には、各物理ブロックの論理ブロックアドレスとの関係の他、ブートローダの所在するアドレスとコントローラ１２がその動作設定を行なうためのパラメータ等が書き込まれている。

また、デバイス１はホスト２からの指令に基づき、NAND型フラッシュメモリ１１に格納しているデータを外部に出力するためのNANDインターフェース１２１を有している。

以下、ホスト２がNAND型フラッシュメモリ１１に格納されているデータを読み出し、NANDインターフェース１２１を介して外部に出力させる原則的手順について説明する。

（データの読み出し）
ホスト２のメモリコントローラ２３は、NANDインターフェース２４を介し、NAND型フラッシュメモリ１１に格納されているデータを読み出すための制御信号、例えば、ＣＥ、ＣＬＥ、ＡＬＥ、ＲＥ、ＷＥを出力する。読み出し命令は、アドレスと命令コードで生成される。データはページ単位で読み出すことができる。

メインファームウエア１２０はCPU１２００を有し、本NAND型フラッシュメモリデバイス１を統括的に制御するものである。ROM１２０１には前記統括制御に必要な各種プログラムが格納されている。RAM１２０２は、CPU１２００の作業領域として使用される。

ホスト２からデータの読み出し指令を受けると、CPU１２００は、データを読み出すべきNAND型フラッシュメモリのアドレスを、ハードウエアシーケンサにプログラムする。ホスト２から指令されるアドレスは、NAND型フラッシュメモリの論理ブロックアドレスであるため、CPU1１２００は論理ブロック-物理ブロック変換テーブル（以下、「アドレス変換テーブルという」）に基づき物理ブロックアドレスに変換したものをプログラムする。このアドレス変換テーブルは、管理領域１１-１あるいはデータ書き込み時に予めROM１２０１に記憶させておいてものを、RAM１２０２にロードして使用することができる。ハードウエアシーケンサ１２３は、その有するNANDインターフェース１２３１を介し、NAND型フラッシュメモリ１１からデータを読み出す。

ハードウエアシーケンサ１２３は、８ビット（１Ｂｙｔｅ）ずつ、１ページ、即ち１ＥＣＣセクター単位（メインデータ５１６Ｂｙｔｅ＋エラーチェックコード１２Ｂｙｔｅの計５２８Ｂｙｔｅ）のデータを読み出す。読み出された１ＥＣＣセクター単位のデータは、ＥＣＣ ＥＮＤＥＣ／ＣＯＲＲＥＣＴＯＲ部１２４に、８ビットずつ順に送出される。

ＥＣＣ ＥＮＤＥＣは、そのＤＥＣＯＲＤＥＲ１２４により、前記１ＥＣＣセクターのデータに含まれるエラーチェックコード１２Ｂｙｔｅを用い、そのメインデータ（５１２Ｂｙｔｅ）にエラーがないか確認する。

確認後、前記５１２Ｂｙｔｅのメインデータは、８ビットずつ、そのままハードウエアシーケンサ１２３に戻され、バッファマネージャー１２２を介してＲＡＭ１２５に格納される。

RAM１２５は、1ページ、即ち、１ＥＣＣセクター単位のメインデータを記憶するだけの容量を有している。２値小ブロックの場合は５１２Ｂｙｔｅであり、多値大ブロックの場合はその４倍、即ち２０４８Ｂｙｔｅである。
尚、バッファマネージャー１２２は図示しないバッファメモリーを有し、前記データ格納用RAM１２５に前記バッファメモリーを介して格納され若しくは前記データ格納用RAM１２５から該バッファメモリーを介して読み出されるデータの緩衝制御を行う。

ハードウエアシーケンサ１２３からバッファマネージャー１２２に対しては、ＥＣＣ ＥＮＤＥＣ／ＣＯＲＲＥＣＴＯＲ１２４からハードウエアシーケンサ１２３に戻されたデータを、１６ビットデータで順次転送する。バッファマネージャー１２２からRAM１２５に対しても１６ビットでデータを送出する。

前記、ＥＣＣ ＥＮＤＥＣ／ＣＯＲＲＥＣＴＯＲ１２４のＤＥＣＯＲＤＥＲによるチェックの結果、もしデータエラー（ＥＣＣエラー）が発見された場合は、その旨がハードウエアシーケンサ１２３に通知される。このエラー検出は、ハードウエアシーケンサ１２３のMPU（ファームウエア１２３０内／図示せず）が行ってもよいし、メインファームウエア１２０のCPU１２００が行ってもよい。MPUで行う場合は、エラーチェックの高速化を図ることができる。エラーチェック中、ハードウエアシーケンサ１２３はNAND型フラッシュメモリ１１からのデータ読み出しを停止する。

データエラーがあると、ＥＣＣ ＥＮＤＥＣ／ＣＯＲＲＥＣＴＯＲ１２４は、そのＣＯＲＲＥＣＴＯＲによりデータを訂正し、訂正データをバッファマネージャー１２２に送出する。そしてバッファマネージャー１２２は、訂正データをRAM１２５に格納するとともに（先に格納したデータの上書き）、当該データに、ホスト２に対する出力がＯＫであることを示すフラグを設定する。

一方データエラーがないことが判明した場合は、ＥＣＣ ＥＮＤＥＣ／ＣＯＲＲＥＣＴＯＲ１２４からハードウエアシーケンサ１２３にその旨通知され、ハードウエアシーケンサ１２３は、これを受けてＤａｔａ ＯＫの通知をバッファマネージャー１２２に対して行ない、ハードウエアシーケンサ１２３は、ホスト２に対する出力がＯＫであることを示す前記フラグを設定する。

ホスト２に対する出力がＯＫであることを示すフラグは、２値小ブロックの場合も多値大ブロックの場合も、１ページ、即ち１ＥＣＣセクター単位（正確にはそのメインデータ単位）で設定される。

データ出力ＯＫのフラグが設定され、RAM１２５に格納したデータがホスト２に出力可能になると、バッファマネージャー１２２はNANDインターフェース１２１を介し、ＲＥＡＤＹ信号をホスト２に送る。そして、ホストからの指令に従ってRAM１２５に一時格納されているデータを、システムバス３を通じてシステムメモリ４にロードする。以上述べた、デバイス１に対するデータ読み出し、デバイス１から出力されたデータのロードは、ホスト２のメモリコントローラ２３が制御し、予定されたデータの読み出しが完了するまで続行される。

尚、本デバイス１は、NAND型フラッシュメモリ１１とコントローラ１２を、一のＬＳＩパッケージに同梱して構成し得るが、別個に構成してもよい。

又、ＥＣＣ ＥＮＤＥＣ／ＣＯＲＲＥＣＴＯＲ部１２４のＥＣＣ ＥＮＤＥＣは、ＥＣＣ ＤＥＣＯＲＤＥＲの他、ＥＣＣ ＥＮＣＯＲＤＥＲを含むが、これはデータの書き込み時に冗長領域にエラーチェックコードを書き込むためのものである。

（システムの起動）
以上、ホスト２がデバイス１のNANDインターフェース１２１を介してNAND型フラッシュメモリ１１からデータを読み出す原則的手順について説明したが、以下、本発明デバイス１において、コンピューティングシステム１０に電源が投入されてから、該システムが起動するまでの具体的手順に基づき説明する。

図３は、NAND型フラッシュメモリ１１に格納されているデータ構造例である。
NAND型フラッシュメモリ１１の管理領域１１-１には、ブートローダなど、後述するSRAM１２６に送出すべきデータの所在（アドレス）が予め書き込まれている。ホスト２及び本デバイス１を含むコンピューティングシステム１０に電源が投入されると、本デバイス１に電源が供給される。コントローラ１２は初めに管理領域１１-１に記載されているデバイス１に関する種々の情報を入手する必要があるため、メインファームウエア１２０のCPU１２００は、ハードウエアシーケンサ１２３に、管理領域１１-１からデバイス１に関する情報を読み出させ、これをRAM１２０２にロードする。

この情報には、ブートローダが格納されているアドレスの情報（第１領域１１-２のアドレス情報）が含まれているので、次にこのアドレスをハードウエアシーケンサ１２３にプログラムしてブートローダを読み出す。ハードウエアシーケンサ１２３によって読み出されたブートローダは、上記原則的読み出し手順に則りＥＣＣエラーのチェックを受け、その後バッファマネージャー１２３に接続されているSRAM１２６にロードされる。ブートローダをSRAM１２６にロードすべきことは、予め、メインファームウエア１２０のROM１２０１に書き込んでおけばよい。

ブートローダには、NAND型フラッシュメモリ１１における、OSが格納されているアドレス（第２領域１１-３のアドレス情報）他、必要なデータが記憶されている。

SRAM１２６は、メモリバスインターフェース方式（NORインターフェース方式ともいう）によりホスト２の内部メモリバス２２と直結されている。SRAM１２６にブートローダがロードされると、ホスト２のCPU２５は、前記メモリバス方式でSRAM１２６にアクセスし、そこに格納されているブートローダを読み出す。これは、システムに電源が投入されて後、SRAM１２６にブートローダがロードされるまでの時間を予め測定しておき、SRAM１２６に自動的にアクセスするようプログラムしておけばよい。また他の方法として、NAND型フラッシュメモリ１１の第１領域１１-２からブートローダの読み出し及びSRAM１２６へのロードを完了したときに、NANDインターフェース１２１から、該ロード完了を示すレディー信号をホスト２に送ることによって実行してもよい。この場合のレディー信号の送信は、ブートローダの最終アドレスデータの読み出しが完了したときに、ハードウエアシーケンサ１２３がNANDインターフェース１２１対して該完了を示す信号を送出することによって実行することができる。このようにすれば、システム性能を最適化することができる。

メモリコントローラ２３はブートローダの情報をもとに、NANDインターフェース２４からNANDインターフェース１２１を介して、デバイス１に対し、NAND型フラッシュメモリ１１の第２領域１１-３に格納してあるOSの読み出し命令を実行する。この読み出しは、上述したデータの読み出し手順に基づき実行される。

読み出されたOSは、NANDインターフェース１２１より、システムバス３に接続されているシステムメモリ４（DRAMで構成し得る）にロード（コピー）される。

システムメモリ４へのOSのロードが完了すると、CPU２５がシステムメモリ４をアクセスすることにより、OSプログラムが実行され、コンピューティングシステム１０が起動する。尚、OSプログラムはそのすべてを一度にロードしてもよいし、都度必要なものをロードしてもよいことは言うまでもない。尚、システムメモリ４は、ホスト２内に設けてもよい。

さらに、NAND型フラッシュメモリ１１のユーザデータ領域に第３領域１１-４を設け、その他のデータ、例えば、NAVIマップデータや、辞書データ、音楽データなど、ホスト２が使用する各種のコンテンツを格納してもよい。また、ホスト２とデバイス１間はUSBインターフェースで接続するようにしてもよい。

（効果）
以上のように、本発明のデバイスは、ECC ＥＮＤＥＣ／ＣＯＲＲＥＣＴＯＲを設けるとともに、システムの初期化後に初めに実行されるブートローダの読み出しをデバイス自体が自律的に行なうようにしたので、ホストICの制作工数を大幅に削減できる。

また、ブートローダをデバイスのSRAMにロードし、ホストCPUがその内部メモリバスで直接アクセスできるようにしたので、ホスト側にブートローダをロードするための内部ROMも不要である。また、OSの読み出しは、NANDインターフェースのみで実行されるから、先行技術２（特許文献１）が引用した米国特許第5,535,357号のような二種インターフェースロジック（NANDインターフェースロジックとNORインターフェースロジック）を用いることによる読み出し速度の低下や大型化、高コストの問題を解決しうる。
さらに、ホストCPUのSRAMへのアクセスを、デバイスからのレディー信号の送信があったことを条件に実行すれば、ECCチェックのためSRAMにブートローダがロード完了するまでの個別具体的なタイムラグに 柔軟に対応でき、システムの誤動作を回避するとともにブート時間の最適化を図ることができる。

NAND型フラッシュメモリにブートローダを格納した従来のコンピューティングシステムの一例である。 本発明NAND型フラッシュメモリデバイスの実施形態例である。 NAND型フラッシュメモリに格納されたデータ構造例である。

符号の説明

１ NAND型フラッシュメモリデバイス
２ ホスト
３ システムバス
４ システムメモリ
１０ コンピューティングシステム
１１ NAND型フラッシュメモリ
１２ コントローラ
２２ 内部メモリバス
２３ メモリコントローラ
２４ NANDインターフェース（ホスト側）
２５ CPU
１２０ メインファームウエア
１２１ NANDインターフェース（デバイス側）
１２２ バッファマネージャー
１２３ ハードウエアシーケンサ
１２４ ECC ENDEC／CORRECTOR
１２５ 読み出しデータ格納用RAM
１２６ SRAM

Claims (6)

1. ホストICと別個独立に構成され、該ホストICと協働して一のコンピューティングシステムを構築するNAND型フラッシュメモリデバイスであって、
   該NAND型フラッシュメモリデバイスは、
   管理領域と、ブートローダとOSを格納してなるユーザデータ領域とを有するNAND型フラッシュメモリと、ホストシステムの読出し指令に対応して前記NAND型フラッシュメモリからデータの読み出しを行うコントローラからなり、
   該コントローラは、
   1）ホストと通信を行なうNANDインターフェースと、
   2) NAND型フラッシュメモリと通信を行うNANDインターフェースを含み、該NANDインターフェースを介してNAND型フラッシュメモリからデータを読み出すためのアドレス、コマンド及び制御信号を出力するハードウエアシーケンサと、
   3）CPUを有し、ホストから読み出し指定されたアドレスからNAND型フラッシュメモリにアクセスすべき物理ブロックアドレスを割り出し、これを前記ハードウエアシーケンサにプログラムするとともに、本コントローラを統括的に制御するメインファームウエアと、
   4)外部出力用のデータを一時格納する読み出しデータ格納用RAMと、
   5)メモリバス方式によってホストの内部メモリバスと直結されてなるSRAMと、
   6)バッファメモリーを有し、前記読み出しデータ格納用RAM及び前記SRAMに前記バッファメモリーを介して格納するデータ及び前記読み出しデータ格納用RAMから該バッファメモリーを介して読み出すデータの緩衝制御を行うバッファマネージャーと、
   7)NAND型フラッシュメモリから読み出されたデータにエラーがないか判定するECC DECORDERと、
   8)前記ECC DECORDERによりデータエラーが発見された場合に、当該エラーを訂正するCORRECTORと、
   を有し、
   システムに電源投入後、メインファームウエアの機能に基づき、前記NAND型フラッシュメモリに格納されてなるブートローダが、前記SRAMにロードされるよう構成されてなることを特徴とするNAND型フラッシュメモリデバイス。
2. NAND型フラッシュメモリに格納されているブートローダのSRAMへのロードは、管理領域に予め格納されている前記ブートローダのアドレス情報に基づき、メインファームウエアがハードウエアシーケンサにこれを実行させるものであることを特徴とする請求項１に記載のNAND型フラッシュメモリデバイス。
3. NAND型フラッシュメモリからSRAMにブートローダのロードが完了したときに、ホストと通信を行なうNANDインターフェースからホストに対し、該ロード完了を示すレディー信号が送信されるよう構成されてなる請求項1記載のNAND型フラッシュメモリデバイス。
4. NAND型フラッシュメモリに、ホストが利用するその他のデータを格納してなることを特徴とする請求項１記載のNAND型フラッシュメモリデバイス。
5. ホストと、これとは別個独立に構成されてなるNAND型フラッシュメモリデバイスからなるコンピューティングシステムのブート方法であって、
   電源投入後、NANDフラッシュメモリに格納されているブートローダの読み出しを、NAND型フラッシュメモリデバイス自体の機能に基づき自律的に実行し、
   読み出したブートローダを、NAND型フラッシュメモリ内のSRAMにロードし、
   ホストCPUが、その内部メモリバスから直接的に前記SRAMにアクセスし、前記ロードされたブートローダの情報に基づき、NAND型フラッシュメモリに格納されているOSの読み出しを、ホスト- NAND型フラッシュメモリデバイス間のNANDインターフェースを介してNAND型フラッシュメモリデバイスに対して指令し、読み出したOSを、前記NANDインターフェースを通じてシステムメモリにロードし、当該コンピューティングシステムを起動することを特徴とするコンピューティングシステムの起動方法。
6. ホストCPUの前記SRAMへのアクセスは、NAND型フラッシュメモリからSRAMにブートローダのロードが完了したときに、ホストと通信を行なうNAND型フラッシュメモリデバイスのNANDインターフェースからホストに対し該ロード完了を示すレディー信号が送信されたことを条件に実行されることを特徴とする請求項５記載のコンピューティングシステムの起動方法。