JP2007295216A - 半導体集積回路 - Google Patents
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Abstract
【課題】複数のシリアル伝送チャネルで使用するクロックの同期をとる際に、PLL回路から各CDR回路に供給されるクロック配線のレイアウト上の制約を無くし、ジッタの発生の少ない半導体集積回路を提供する。
【解決手段】半導体集積回路は、位相周波数比較回路とチャージポンプとループフィルタと発振回路とを有し、リファレンスクロックに同期した発振出力信号を生成するPLL回路と、発振出力信号とシリアルデータとの位相を調整する複数のCDR回路とを備え、PLL回路はループフィルタから出力された発振回路の発振周波数を制御する制御電圧をディジタルコードに変換し、このディジタルコードをこれら複数のCDR回路に分配する。
【選択図】図1
【解決手段】半導体集積回路は、位相周波数比較回路とチャージポンプとループフィルタと発振回路とを有し、リファレンスクロックに同期した発振出力信号を生成するPLL回路と、発振出力信号とシリアルデータとの位相を調整する複数のCDR回路とを備え、PLL回路はループフィルタから出力された発振回路の発振周波数を制御する制御電圧をディジタルコードに変換し、このディジタルコードをこれら複数のCDR回路に分配する。
【選択図】図1
Description
本発明は、半導体集積回路に関し、特に複数のシリアル伝送チャネルで使用するクロックの同期をとるためのPLL回路および複数のCDR回路を搭載した半導体集積回路に関する。
従来より、ネットワーク分野では、シリアル伝送を中心とした伝送技術が発達してきた。現在、ネットワークにおけるシリアル伝送は、送信側では伝送するデータ列にクロック情報(符号化データ)を埋め込んでデータを伝送し、受信側では伝送されたデータからクロックを復元することによりトランシーバー間の同期をとる方式が主流となっている。
ネットワークで結ばれた遠隔地の間でクロックを同期させるために、ネットワーク機器は通常PLL(フェーズ・ロックド・ループ)回路とCDR(クロック・データリカバリ)回路を備えている。
図8は従来の一般的なPLL回路の一例の概略図である。PLL回路80は、図8に示すように、位相周波数比較器(PFD)81、チャージポンプ(CP)82、ループフィルタ(LF)83、発振回路(OSC)84および分周器(DIV)85で構成される。PLL回路80には、外部からリファレンスクロックREFCLKが入力され、このリファレンスクロックREFCLKと発振回路84の発振出力信号GCLKIを分周した信号DIVCLKとの位相差および周波数差が位相周波数比較器81で比較される。位相周波数比較器81からは位相・周波数差に応じてアップパルス信号UPおよびダウンパルス信号DOWNがチャージポンプ82へ出力される。チャージポンプ82では位相周波数比較器81からのアップパルス信号UPおよびダウンパルス信号DOWNに応じてループフィルタ83に電荷を充電もしくは放電する。ループフィルタ83の容量に蓄積されている電荷によって定まる制御電圧VTUNEは、発振回路84の発振周波数を制御する。
このようにリファレンスクロックREFCLKと発振回路84の発振出力信号GCLKIとの間の位相・周波数差が検出され、これに応じて発振回路84の発振周波数が繰り返し変更されることにより、リファレンスクロックREFCLKと発振出力信号GCLKIとの間の位相および周波数の同期がとられる。
図9はCDR回路を用いてシリアルデータをパラレルデータに変換する従来のシリアル/パラレル変換回路(S/P)の一例の概略図である。シリアル/パラレル変換回路90は、図に示すように、位相比較器(PD)92、位相制御ブロック93を備えたCDR回路91とデシリアライザ94とで構成されている。位相比較器92はシリアルデータRXP,RXN(RXPとRXNは差動データ)の立ち上がりおよび立ち下りエッジを検出し、シリアルデータRXP,RXNとPLL回路により生成された順次90°位相の異なるクロックGCLKI,GCLKQ,GCLKIB,GCLKQBとの位相差を位相制御ブロック93に伝達する。位相制御ブロック93ではシリアルデータRXP,RXNとクロックGCLKI,GCLKQ,GCLKIB,GCLKQBの位相が同期するようにこれらクロックの位相をシフトする。位相制御ブロック93で位相が調整されたクロックFCLKI,FCLKIBはデシリアライザ94に送られ、デシリアライザ94では位相制御ブロック93からのクロックに同期してシリアルデータをパラレルデータに変換する。
図10は従来のシリアル/パラレル変換回路の他の例の概略図である。このシリアル/パラレル変換回路100は、図9に示す位相制御ブロック93の代わりにPLL回路と同様のコースループ(Coarse Loop)102、位相比較器から制御するファインループ(Fine Loop)101およびデシリアライザ103で構成されている。コースループ102は上述したPLL回路と同様の動作を行い、低い周波数のリファレンスクロックREFCLKと発振回路1014で発生させた発振出力信号を分周した信号DIVCLKとの位相差を比較し、発振回路1014の発振周波数を制御する。ファインループ101はリファレンスクロックREFCLKとシリアルデータRXP,RXNの周波数が一致している際に、発振回路1014で生成された高速のクロックGCLKI,GCLKQ,GCLKIB,GCLKQBの位相とシリアルデータRXP,RXNの位相とが合致するように調整を行う。ファインループ101で位相が調整された高速のクロックGCLKI,GCLKIBはデシリアライザ103に送られ、デシリアライザ103ではファインループ101からの高速のクロックGCLKI,GCLKIBに同期してシリアルデータをパラレルデータに変換する。
ところで、近年ネットワーク上のトラフィックの増大に伴い、複数のシリアル伝送チャネルを束ねて使用するという方式がとられる。これらの複数のシリアル伝送チャネル同士は互いのクロック周波数を合わせてデータのやりとりを行う必要があり、以下のように大きく2つの方式によって実現されている。
第1の方法は、1つのPLL回路から複数チャネルにクロックを供給するという方式である。図11にその概念図を示す。ここでは、シリアル/パラレル変換回路90は図9に示すものを使用している。この方式では、各チャネルのクロックの周波数を完全に合わせることが出来るという利点がある。
しかし、半導体製造プロセスの微細化が進むにつれて、配線幅や配線間隔が狭くなり配線抵抗や配線間容量が増大する傾向にある。したがって、クロック周波数が数GHzから数十GHzと高速になるにつれて、例えば、レイアウト上離れた位置にあるチャネルにおいては、クロックの振幅の減少やジッタの発生など、信号品質の劣化が免れないという問題がある。従って、リファレンスクロック配線経路中にバッファを挿入する、シールド用の配線を設ける等、半導体チップ上でのクロック配線等にレイアウト上の制約が生じる。
第2の方法は、各チャネルに図10に示すようなシリアル/パラレル変換回路を配置し、そのリファレンスクロックを共通化するという方式である。図12にその概念図を示す。この方式では、それぞれのチャネル内で高速クロックを発生させることから、レイアウト位置に依存するクロックの劣化は前述の第1の方法に比較して少なくできる。
しかし、リファレンスクロックを共有するため、駆動する負荷容量の影響等、上述の高速クロックほどではないにせよ、依然としてクロック配線のレイアウトには制約が生じる。また、各チャネル毎にコースループとファインループを配置するため、レイアウト面積、消費電力ともに増大するという問題がある。さらに、各コースループは低い周波数のリファレンスクロックで同期をとるため、発振回路の周波数ゲインを大きくする必要があり、これがジッタの発生を招く要因となる。
ここで、上記第2の方法については、従来から様々な技術が提案されている。例えば、特許文献1には、リファレンスクロック伝達ブロックを各チャネルに埋め込み、チャネルを並び替えるだけでリファレンスクロック配線レイアウトを可能とする技術が開示されている。
また、特許文献2には、チップ最外周にリファレンスクロック配線専用の領域を設け、チップ内部で発生するノイズを抑え、かつリファレンスクロック配線を短くする技術が開示されている。
さらに、特許文献3には、レシーバのPLL回路にリファレンスクロックと帰還クロックとを比較するループと、シリアルデータと帰還クロックとを比較するループの2つを設け、起動時とデータ同期時に2つのループを切り替えて、かつ、シリアルデータと同期をとっている際には、発振回路のチューニング電流発生回路の電流を抑えることで、発振回路の周波数変動を少なくする技術が開示されている。
特開2000−243939号公報
特開2004−15032号公報
特開平11−205133号公報
上記特許文献1及び特許文献2の方式では、レイアウト上の制約を少なくし、クロック配線の周辺回路によるノイズの影響を抑えることができるものの、クロック自体を各チャネルに分配していることから、レイアウト面積、消費電力増大等の問題が依然として残る。また、電圧制御発振回路のゲインを大きくする必要があることから、ジッタ発生の問題も存在する。
また、上記特許文献3の方式では、シリアルデータに同期している際に、リファレンスクロックを用いず、かつチューニング電流を減らすことで、発振回路の周波数変動を抑えてジッタの発生を減らすようにしている。しかし、一定期間シリアルデータが入力されない状態では、一旦リファレンスクロックのループに切り替えシリアルデータの受信と同時に再びループを切り替える動作を行うため、リファレンスクロックにはある程度ジッタの少ないものを使用する必要がある。従って、依然としてリファレンスクロック配線のレイアウト上の制約およびリファレンスクロック分配経路中に配置されるバッファの消費電力増大の問題が存在する。
本発明の目的は、前記従来技術に基づく問題点を解消し、複数のシリアル伝送チャネルで使用するクロックの同期をとる際に、PLL回路から各CDR回路に供給されるクロック配線のレイアウト上の制約を無くし、ジッタの発生の少ない半導体集積回路を提供することにある。
上記目的を達成するために、本発明は、位相周波数比較回路とチャージポンプとループフィルタと発振回路とを有し、リファレンスクロックに同期した発振出力信号を生成するPLL回路と、上記発振出力信号とシリアルデータとの位相を調整する複数のCDR回路とを有する半導体集積回路において、
上記PLL回路は上記ループフィルタから出力され上記発振回路の発振周波数を制御する制御電圧をディジタルコードに変換するコースチューン回路と、上記変換後のディジタルコードを上記複数のCDR回路に分配する経路を備える半導体集積回路を提供するものである。
上記PLL回路は上記ループフィルタから出力され上記発振回路の発振周波数を制御する制御電圧をディジタルコードに変換するコースチューン回路と、上記変換後のディジタルコードを上記複数のCDR回路に分配する経路を備える半導体集積回路を提供するものである。
さらに、上記CDR回路は位相比較回路とチャージポンプとループフィルタと電圧制御発振器とDAコンバータを備え、該DAコンバータは上記分配されたディジタルコードを制御電圧に変換するとともに、上記電圧制御発振器は上記ディジタルコードから変換された制御電圧および上記CDR回路を構成するループフィルタの出力電圧にもとづいてその発振周波数が制御されることが好ましい。
本発明の半導体集積回路は、各チャネルにクロックではなくPLL回路の発振回路の制御電圧をディジタルコードに変換し分配するため、従来問題となっていたクロック配線のレイアウトを考慮する必要がない。すなわち、ディジタルコードは周期的に変化するクロックに比べてその動作の頻度が少ないことから、クロストークなど配線上のノイズの影響を受けることがないため、PLL回路から離れた位置にあるCDR回路においても信号の劣化は生じない。
また、CDR回路内の発振回路は、PLL回路からのディジタルコードを用いてその発振周波数を制御(シリアルデータとの位相調整)するので、周波数ゲイン(制御電圧に対する周波数の変動の割合)を小さく設計することができ、ジッタの発生を少なくすることができる。
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路について詳細に説明する。
図1は、本発明の半導体集積回路の内部構成を表す一実施形態の概略図である。図1に示す半導体集積回路10は、PLL回路(PLL)11とCDR回路を適用した複数のシリアル/パラレル変換回路(S/P)12を備えている。
図1に示すPLL回路11には、リファレンスクロックREFCLKが入力され、後述する発振回路の制御電圧を変換したM+1ビットのディジタルコードCTCTL<M:0>が出力される。シリアル/パラレル変換回路12には、それぞれ、PLL回路11から出力され、バッファ13でバッファリングされたCTCTL<M:0>とシリアルデータRXP<N:0>、RXN<N:0>が入力される。ディジタルコードCTCTL<M:0>は、PLL回路11内のループフィルタの出力電圧が同じくPLL回路11内のコースチューン回路で変換されたコードであって発振回路の発振周波数を制御するものであり、各シリアル/パラレル変換回路12へはバッファ13を介して伝達され、各シリアル/パラレル変換回路の発振周波数を制御する。なお、バッファ13はPLL回路11とシリアル/パラレル変換回路12との距離に応じて適宜配置され、その距離が短い場合には必ずしも必要ない。
図2は、本発明の半導体集積回路で使用されるPLL回路の一実施形態の概略図である。図に示すとおり、PLL回路11は位相周波数比較器(PFD)21、チャージポンプ(CP)22、ループフィルタ(LF)23、コースチューン回路(CT)24、発振回路(OSC)25および分周器(DIV)26を備えている。
位相周波数比較器21には、外部からリファレンスクロックREFCLKおよび発振回路25の発振出力信号を分周器26で分周した信号DIVCLKが入力される。位相周波数比較器21では、リファレンスクロックREFCLKと分周信号DIVCLKとの位相差および周波数差が比較され、位相・周波数差に応じてアップパルス信号UPおよびダウンパルス信号DOWNが出力される。チャージポンプ22では、位相周波数比較器21から入力されたアップパルス信号UPおよびダウンパルス信号DOWNに応じて、ループフィルタ23を構成する容量(図示せず)へ電荷を充電、もしくは放電する。ループフィルタ23では、容量に蓄積された電荷により発振回路25の制御電圧VTUNEが生成され、この電圧は発振回路25とコースチューン(粗調整)回路24に入力される。
位相周波数比較器21→チャージポンプ22→ループフィルタ23→コースチューン回路24→発振回路25→分周器26→位相周波数比較器21のループはコースループを形成し、コースチューン回路24では、制御電圧VTUNEから変換された粗調整用ディジタルコードCTCTL<M:0>が生成され、発振回路25に入力されるとともにPLL回路から出力される。発振回路25では、制御電圧VTUNEおよびディジタルコードCTCTL<M:0>によりその発振周波数が制御される。
図3は図2に示すコースチューン回路24の内部構成を示す一実施形態の概略図である。図に示すとおり、コースチューン回路24は、コンパレータ31、制御ロジック32、カウンタ33、および分周器(DIV)34を備える。
コンパレータ31には、外部から発振回路25の制御電圧VTUNEおよび2つのあらかじめ設定した参照電圧VTHH、VTHLが入力される。コンパレータ31では、これら参照電圧VTHH、VTHLと制御電圧VTUNEが比較され、比較結果信号UPPER,LOWERを出力する。このコンパレータ31では、VTUNE>VTHHの時にUPPER=1、LOWER=0を出力し、VTUNE<VTHLの時にUPPER=1、LOWER=0を出力し、VTHL≦VTUNE≦VTHHの時にUPPER=LOWER=0を出力する。
表1は制御ロジック32の動作を示す表である。制御ロジック32には、上述した比較結果信号UPPER,LOWERおよびリファレンスクロックREFCLKを分周したクロックCTCLKが入力される。表1では制御ロジック32が分周クロックCTCLKに同期して比較結果信号UPPERおよびLOWERを取り込み、カウントアップ信号CUP、カウントダウン信号CDOWNを出力する様子を示している。
表1に示すように、制御ロジック32はあらかじめ設定された分周クロックCTCLKのクロック数分(表に示す例ではT回)の期間中、比較結果信号UPPER=1が連続して入力された時にはカウントアップ信号CUP=1,カウントダウン信号CDOWN=0を出力し、比較結果信号LOWER=1が連続して入力された時にはカウントアップ信号CUP=0,カウントダウン信号CDOWN=1を出力する。制御ロジック32は、コンパレータ31の比較結果信号UPPER,LOWERが制御電圧VTUNEの変動により小刻みに変動するのを防ぐために、分周クロックCTCLKで比較結果信号UPPER、LOWERをサンプリングして平均化したカウントアップ信号CUP、カウントダウン信号CDOWNを生成する。
カウンタ33は、分周クロックCTCLKに同期してカウントアップ信号CUPおよびカウントダウン信号CDOWNをカウントし、ディジタルコードCTCTL<M:0>として出力する。カウントアップ信号CUP=1が入力された時にはディジタルコードCTCTL<M:0>がカウントアップされ、カウントダウン信号CDOWN=1が入力された時にはディジタルコードCTCTL<M:0>はカウントダウンされる。
図4は図2に示す発振回路25の一実施形態の概略図である。図4に示す発振回路25は、電圧制御発振器(VCO)41、電流電圧変換回路(BIAS)42およびDAコンバータ(DAC)43を備えている。
DAコンバータ43は入力されたディジタルコードCTCTL<M:0>をアナログ電流IFIXEDに変換する。電流電圧変換回路42は、電流IFIXEDを2つの制御電圧VPF,VPNに変換し、電圧制御発振器41へ出力する。電圧制御発振器41では、制御電圧VTUNE,VPF,VPNによりその発振周波数が制御される。
図5は電圧制御発振器41の内部構成を表す一実施形態の概略図である。電圧制御発振器41は複数(図の例では4つ)のディレイセル51を備える。各ディレイセル51にはループフィルタ23からの制御電圧VTUNEおよび電流電圧変換回路42からの制御電圧VPF、VPNが入力される。制御電圧VPF,VPNはディジタルコードCTCTL<M:0>を変換した電圧であり、PLL回路の周波数が一定の場合、すなわち、PLL回路がロックされている状態ではほぼ一定の値となる。一方、制御電圧VTUNEはリファレンスクロックREFCLKの周期で細かく変動する。
図6は電圧制御発振器41を構成するディレイセル51の一実施形態の概略図である。図に示すように、ディレイセル51は電流電圧変換回路42からの制御電圧VPFで制御される電流源61,62、制御電圧VPNで制御される電流源63と、ループフィルタ23からの制御電圧VTUNEで制御される電流源64およびNMOSトランジスタ65,66を備えている。電流源61,62,63は前述したようにほぼ一定の制御電圧VPF,VPNで制御されるため、これら電流源を流れる電流はほぼ一定となる。したがって、電圧制御発振器41の発振周波数は制御電圧VTUNEだけで制御されることになり、周波数ゲインは十分小さいものとなる。
なお、上述した本発明の実施形態では、位相周波数比較器、チャージポンプ、ループフィルタおよび分周器は従来公知のものを使用することができる。
図7は本発明の半導体集積回路を構成するシリアル/パラレル変換回路の内部構成を表す一実施形態の概略図である。シリアル/パラレル変換回路(S/P)70は位相比較器(PD)72、チャージポンプ(CP)73、ループフィルタ(LF)74、発振回路(OSC)75を備えたCDR回路71とデシリアライザ76で構成される。
発振回路75は、前述したPLL回路11に用いられる発振回路25と同一の構成となっており、入力されたディジタルコードCTCTL<M:0>を内蔵するDAコンバータ(DAC)により、同じく内蔵する電圧制御発振器(VCO)の発振周波数を制御する電圧に変換する。
位相比較器72では、発振回路75で発生したクロック信号GCLKI,GCLKQ,GCLKIB,GCLKQBの位相とシリアルデータRXP,RXNの位相が比較され、クロックの位相が早い場合にはアーリー信号EARLYが出力され、クロックの位相が遅い場合にはレイト信号LATEが出力される。
チャージポンプ73では、アーリー信号EARLYおよびレイト信号LATEをもとに制御電圧VTUNE_FINEを出力する。制御電圧VTUNE_FINEはループフィルタ74で平滑化され、発振回路75に入力される。
このように、発振回路75には、PLL回路11から供給された粗調整用のディジタルコードCTCTL<M:0>とループフィルタ74からの制御電圧VTUNE_FINEが入力され、シリアルデータRXP,RXNと位相が調整されたクロック信号GCLKI,GCLKQ,GCLKIB,GCLKQBを出力する。
位相を調整された高速のクロックGCLKI,GCLKIBはデシリアライザ76に送られ、デシリアライザ76では、この高速のクロックGCLKI,GCLKIBに同期してシリアルデータをパラレルデータに変換する。
本実施形態におけるCDR回路は、従来のコースループとファインループで構成されたCDR回路と比較し、コースループを構成する回路が不要となるため、レイアウト面積、消費電力ともに減少させることが可能となる。また、発振回路75は、PLL回路で使用するものよりも周波数ゲインが小さいものを使用することも可能であり、このようにするとジッタの発生を少なくすることができる。
本発明は、基本的に以上のようなものである。
以上、本発明の半導体集積回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよい。
10 半導体集積回路
11,80,1101 PLL回路
12,70,90,100 シリアル/パラレル変換回路
13 バッファ
21,81,1021 位相周波数比較器
22,73,82,1012,1022 チャージポンプ
23,74,83,1013,1023 ループフィルタ
24 コースチューン回路
25,40,75,84,1014 発振回路
26,34,85,1024 分周器
31 コンパレータ
32 制御ロジック
33 カウンタ
41 電圧制御発振器
42 電流電圧変換回路
43 DAコンバータ
51 ディレイセル
61,62,63,64 定電流源
65,66 NMOSトランジスタ
71,91 CDR回路
72,92,1011 位相比較器
76,94,103 デシリアライザ
93 位相制御ブロック
101 ファインループ
102 コースループ
11,80,1101 PLL回路
12,70,90,100 シリアル/パラレル変換回路
13 バッファ
21,81,1021 位相周波数比較器
22,73,82,1012,1022 チャージポンプ
23,74,83,1013,1023 ループフィルタ
24 コースチューン回路
25,40,75,84,1014 発振回路
26,34,85,1024 分周器
31 コンパレータ
32 制御ロジック
33 カウンタ
41 電圧制御発振器
42 電流電圧変換回路
43 DAコンバータ
51 ディレイセル
61,62,63,64 定電流源
65,66 NMOSトランジスタ
71,91 CDR回路
72,92,1011 位相比較器
76,94,103 デシリアライザ
93 位相制御ブロック
101 ファインループ
102 コースループ
Claims (2)
- 位相周波数比較回路とチャージポンプとループフィルタと発振回路とを有し、リファレンスクロックに同期した発振出力信号を生成するPLL回路と、前記発振出力信号とシリアルデータとの位相を調整する複数のCDR回路とを有する半導体集積回路において、
前記PLL回路は前記ループフィルタから出力され前記発振回路の発振周波数を制御する制御電圧をディジタルコードに変換するコースチューン回路と、前記変換後のディジタルコードを前記複数のCDR回路に分配する経路とを備えたことを特徴とする半導体集積回路。 - 前記CDR回路は、位相比較回路とチャージポンプとループフィルタと電圧制御発振器とDAコンバータとを備え、
前記DAコンバータは、前記分配されたディジタルコードを制御電圧に変換するとともに、
前記電圧制御発振器は、前記ディジタルコードから変換された制御電圧および前記CDR回路を構成するループフィルタの出力電圧にもとづいてその発振周波数が制御されることを特徴とする請求項1記載の半導体集積回路。
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JP2017079353A (ja) * | 2015-10-19 | 2017-04-27 | キュリアス株式会社 | クロックリカバリ回路 |
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