JP2007295182A

JP2007295182A - Pll circuit and method for controlling variable delay line constituting the same

Info

Publication number: JP2007295182A
Application number: JP2006119350A
Authority: JP
Inventors: Haruhide Kikuchi; 治秀菊地
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-04-24
Filing date: 2006-04-24
Publication date: 2007-11-08

Abstract

<P>PROBLEM TO BE SOLVED: To suppress the occurrence of jitters in a PLL circuit by setting oscillation ranges to be overlapped at an optional width. <P>SOLUTION: An oscillation control circuit 2 in a digital PLL circuit 10 is provided with a counter control circuit 11, a first up/down counter 12 and a second up/down counter 13. The counter control circuit 11 inputs a control signal Smup which can execute up-counting by skipping e.g., without gradually up-counting a control signal Scn, when a control signal Scm is changed, from a state of a certain value M=X into a state of M=X+1 and a control signal Smdn which can down-count by skipping e.g., without gradually down-counting the control signal Scn, when the control signal Scm is changed from a state of a certain value M=X+1 into a state of M=X. Thereby delay signals can be overlapped at an optional width, independently of the manufacturing dispersions and variations in the temperature, power supply voltage or the like. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、可変ディレイラインを有するＰＬＬ（Phase Locked Loop）回路に関する。 The present invention relates to a PLL (Phase Locked Loop) circuit having a variable delay line.

近年、電子機器の高機能化・多機能化の進展に伴い、情報機器やコンピュータなどに、多数のシステム機能を同一チップ上に集積し、ディジタル信号により動作するシステムＬＳＩやメモリ、論理回路、アナログ回路などを同一チップに搭載したＳｏＣ（System on a chip）などが多用されている。システムＬＳＩやＳｏＣの内部には、外部クロック信号との同期や各種信号処理の基準信号用として、内部クロック信号を生成するＰＬＬ回路が設けられている。 In recent years, with the advancement of high-function and multi-functional electronic devices, many system functions are integrated on the same chip in information devices and computers, and system LSIs, memories, logic circuits, analogs that operate with digital signals SoC (System on a chip) with a circuit mounted on the same chip is often used. A PLL circuit that generates an internal clock signal is provided inside the system LSI or SoC for synchronization with an external clock signal or for a reference signal for various signal processing.

ＰＬＬ回路は外部からの入力信号に位相同期した信号を出力する負帰還制御ループ構造の回路であり、ＰＬＬ回路には、位相比較器、チャージポンプ回路、ＬＰＦ（Low Pass Filter）、電圧制御発振器（Voltage Controlled Oscillator）、クロックドライバ、及び分周器から構成されるアナログＰＬＬ回路と、位相比較器、発振制御回路、デジタル制御発振器（遅延制御発振器；Delay Controlled Oscillator とも呼称する）、クロックドライバ、及び分周器から構成されるデジタルＰＬＬ回路とがある。デジタルＰＬＬ回路は、デジタル制御発振器に設けられている複数のディレイからなる可変ディレイラインを用いてデジタル的にディレイ値を設定し、発振制御を行っている（例えば、特許文献１参照。）。 The PLL circuit has a negative feedback control loop structure that outputs a signal that is phase-synchronized with an external input signal. The PLL circuit includes a phase comparator, a charge pump circuit, an LPF (Low Pass Filter), a voltage controlled oscillator ( Analog PLL circuit composed of Voltage Controlled Oscillator), Clock Driver, and Frequency Divider, Phase Comparator, Oscillation Control Circuit, Digitally Controlled Oscillator (also called Delay Controlled Oscillator), Clock Driver, and Divider There is a digital PLL circuit composed of a frequency divider. The digital PLL circuit digitally sets a delay value using a variable delay line including a plurality of delays provided in a digitally controlled oscillator, and performs oscillation control (see, for example, Patent Document 1).

ところが、特許文献１などに記載されるデジタルＰＬＬ回路のディレイを構成する各素子は、例えば、シリコン基板上のトランジスタやキャパシタを用いているので、製造バラツキ、温度依存性、及び電圧依存性を有する。このため、常に一定なディレイ値とはならず、デジタル制御発振器から出力される出力信号は単調増加或いは単調減少の破綻、又は大きな刻み幅での出力変更になる可能性がある。この場合、出力信号の連続性が失われたり、制御信号の切り替えでジッタが発生する問題点がある。
特開平１１−８８１２５号公報（頁１３、図１４） However, since each element constituting the delay of the digital PLL circuit described in Patent Document 1 uses, for example, a transistor or a capacitor on a silicon substrate, it has manufacturing variations, temperature dependence, and voltage dependence. . For this reason, the delay value is not always constant, and the output signal output from the digitally controlled oscillator may be monotonically increasing or monotonically decreasing, or the output may be changed with a large step size. In this case, there is a problem that the continuity of the output signal is lost or jitter occurs due to switching of the control signal.
Japanese Patent Laid-Open No. 11-88125 (page 13, FIG. 14)

本発明は、任意の幅で重なり合う発振レンジの設定ができ、ジッタの発生を抑制できるＰＬＬ回路及びＰＬＬ回路を構成する可変ディレイラインの制御方法を提供することにある。 An object of the present invention is to provide a PLL circuit that can set an oscillation range that overlaps with an arbitrary width and can suppress the occurrence of jitter, and a method for controlling a variable delay line that constitutes the PLL circuit.

上記目的を達成するために、本発明の一態様のＰＬＬ回路は、ｎ個（ただし、ｎは１以上の整数）の第１のディレイを有し、ディレイ値を可変出力する第１の可変ディレイラインと、ｍ個（ただし、ｍは１以上の整数）の第２のディレイを有し、ディレイ値を可変出力する第２の可変ディレイラインとを備え、前記第２の可変ディレイラインの出力側が前記第１の可変ディレイラインの入力側に接続され、発振出力信号を出力するデジタル制御発振器と、位相比較器から出力されるアップ信号及びダウン信号と第１及び第２の制御信号とを入力し、前記第１の可変ディレイラインのアップダウンカウントを制御する第３の制御信号と前記第２の可変ディレイラインのアップダウンカウントを制御する第４の制御信号とを前記デジタル制御発振器に出力し、前記第１の制御信号は、前記第４の制御信号がある値Ｍ＝Ｘ（ただし、Ｘは０（ゼロ）からｍ−１の範囲のいずれか）からＭ＝Ｘ＋１に変化するときに前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように制御し、前記第２の制御信号は、前記第４の制御信号がある値Ｍ＝Ｘ＋１からＭ＝Ｘに変化するときに前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように制御する発振制御回路とを具備することを特徴とする。 In order to achieve the above object, a PLL circuit of one embodiment of the present invention includes a first variable delay having n (where n is an integer equal to or greater than 1) first delays, and variably outputting a delay value. And a second variable delay line having m (where m is an integer equal to or greater than 1) second delay and variably outputting a delay value, the output side of the second variable delay line being A digitally controlled oscillator connected to the input side of the first variable delay line and outputting an oscillation output signal; an up signal and a down signal output from a phase comparator; and first and second control signals are input. The digitally controlled oscillation includes a third control signal for controlling the up / down count of the first variable delay line and a fourth control signal for controlling the up / down count of the second variable delay line. The first control signal changes from a certain value M = X (where X is in the range of 0 (zero) to m−1) to M = X + 1. Sometimes the delay signals output from the first variable delay line are controlled to overlap each other with an arbitrary width, and the second control signal has a value M = X + 1 to M = X from the fourth control signal. And an oscillation control circuit that controls a delay signal output from the first variable delay line so as to overlap with an arbitrary width.

更に、上記目的を達成するために、本発明の一態様のＰＬＬ回路を構成する可変ディレイラインの制御方法は、ｎ個（ただし、ｎは１以上の整数）の第１のディレイからなるディレイ値を可変出力する第１の可変ディレイラインと、ｍ個（ただし、ｍは１以上の整数）の第２のディレイからなるディレイ値を可変出力する第２の可変ディレイラインとを有し、前記第２の可変ディレイラインの出力側が前記第１の可変ディレイラインの入力側に接続され、発振出力信号を出力するデジタル制御発振器と、位相比較器から出力されるアップ信号及びダウン信号と第１及び第２の制御信号とを入力し、前記第１の可変ディレイラインのアップダウンカウントを制御する第３の制御信号と前記第２の可変ディレイラインのアップダウンカウントを制御する第４の制御信号とを前記デジタル制御発振器に出力する発振制御回路とを備えるＰＬＬ回路を構成する可変ディレイラインの制御方法であって、前記デジタル制御発振器のアップカウントでの動作で、前記第２のディレイの数がＭ＝Ｘ（ただし、Ｘは０（ゼロ）からｍ−１の範囲のいずれか）で、前記第１のディレイの数がＮ＝ｎ（Ｍａｘ）の状態から、前記第２のディレイの数がＭ＝Ｘ＋１への変更が生じた場合、予め算出された複数の条件から最適な条件を選択するステップと、前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように、第１のディレイの数をＮ＝ｎ（Ｍａｘ）から任意の値に変更するステップと、第１のディレイの数を前記任意の値よりも１つアップカウントするステップとを具備し、前記デジタル制御発振器のダウンカウントでの動作で、前記第２のディレイの数がＭ＝Ｘ＋１で、前記第１のディレイの数がＮ＝０（ゼロ）の状態から、前記第２のディレイの数がＭ＝Ｘへの変更が生じた場合、予め算出された複数の条件から最適な条件を選択するステップと、前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように、第１のディレイの数をＮ＝０（ゼロ）から任意の値に変更するステップと、第１のディレイの数を前記任意の値よりも１つダウンカウントするステップとを具備することを特徴とする。 Furthermore, in order to achieve the above object, a method for controlling a variable delay line that constitutes a PLL circuit according to one aspect of the present invention includes a delay value composed of n first delays (where n is an integer equal to or greater than 1). And a second variable delay line that variably outputs a delay value composed of m (where m is an integer equal to or greater than 1) second delay, An output side of the second variable delay line is connected to an input side of the first variable delay line, a digitally controlled oscillator that outputs an oscillation output signal, an up signal and a down signal output from the phase comparator, and the first and first signals; 2 control signal is input, and the third control signal for controlling the up / down count of the first variable delay line and the up / down count of the second variable delay line are controlled. A control method of a variable delay line constituting a PLL circuit comprising an oscillation control circuit that outputs a fourth control signal to the digitally controlled oscillator, wherein the digitally controlled oscillator operates at an up-count. From the state where the number of delays of 2 is M = X (where X is in the range of 0 (zero) to m−1) and the number of first delays is N = n (Max), When the number of delays of 2 is changed to M = X + 1, a step of selecting an optimum condition from a plurality of pre-calculated conditions, and a delay signal output from the first variable delay line are arbitrarily set. A step of changing the number of first delays from N = n (Max) to an arbitrary value so as to overlap in width, and a step of counting up the number of first delays by one from the arbitrary value. In the operation of the digitally controlled oscillator with the down-count, the second delay number is M = X + 1, and the first delay number is N = 0 (zero). When the number of delays is changed to M = X, a step of selecting an optimum condition from a plurality of pre-calculated conditions, and a delay signal output from the first variable delay line with an arbitrary width A step of changing the number of first delays from N = 0 (zero) to an arbitrary value so as to overlap, and a step of counting down the number of first delays by one from the arbitrary value. It is characterized by that.

本発明によれば、任意の幅で重なり合う発振レンジの設定ができ、ジッタの発生を抑制できるＰＬＬ回路及びＰＬＬ回路を構成する可変ディレイラインの制御方法を提供することができる。 According to the present invention, it is possible to provide a PLL circuit that can set an oscillation range that overlaps with an arbitrary width and can suppress the occurrence of jitter, and a method for controlling a variable delay line that constitutes the PLL circuit.

以下本発明の実施例について図面を参照しながら説明する。 Embodiments of the present invention will be described below with reference to the drawings.

まず、本発明の実施例１に係るＰＬＬ回路及びＰＬＬ回路を構成する可変ディレイラインの制御方法について、図面を参照して説明する。図１はデジタルＰＬＬ（Phase Locked Loop）回路を示すブロック図、図２は発振制御回路を示すブロック図、図３はデジタル制御発振器を示すブロック図である。本実施例では、デジタル制御発振器に２つの可変ディレイラインを設け、この可変ディレイラインの制御用として発振制御回路に２つのアップダウンカウンタを設けている。そして、任意の幅で重なり合う発振レンジの設定用として、デジタルＰＬＬ回路外から２つの制御信号を発振制御回路に入力させている。 First, a PLL circuit according to Embodiment 1 of the present invention and a method for controlling a variable delay line constituting the PLL circuit will be described with reference to the drawings. 1 is a block diagram showing a digital PLL (Phase Locked Loop) circuit, FIG. 2 is a block diagram showing an oscillation control circuit, and FIG. 3 is a block diagram showing a digital control oscillator. In this embodiment, two variable delay lines are provided in the digitally controlled oscillator, and two up / down counters are provided in the oscillation control circuit for controlling the variable delay line. Then, two control signals are input to the oscillation control circuit from outside the digital PLL circuit for setting an oscillation range that overlaps with an arbitrary width.

図１に示すように、デジタルＰＬＬ回路１０には、位相比較器（PHD；Phase Frequency Detector）１、発振制御回路２、デジタル制御発振器（DCO；Digital Controlled Oscillator）３、クロックドライバ４、及び分周器（Divider）５が設けられている。 As shown in FIG. 1, a digital PLL circuit 10 includes a phase comparator (PHD) 1, an oscillation control circuit 2, a digitally controlled oscillator (DCO) 3, a clock driver 4, and a frequency divider. A Divider 5 is provided.

位相比較器１は、外部から入力される周波数ｆ_０のリファレンスクロック信号Ｓｒｅｆと分周器５から出力される分周信号Ｓｄｉｖ．との位相を比較し、比較結果に応じてアップ信号Ｓｕｐ又はダウン信号Ｓｄｎを発生して発振制御回路２に出力する。例えば、周波数ｆ_０のリファレンスクロック信号Ｓｒｅｆに対して分周器５から出力される分周信号Ｓｄｉｖ．の周波数が低い場合にアップ信号Ｓｕｐを生成し、逆に周波数ｆ_０のリファレンスクロック信号Ｓｒｅｆに対して分周器５から出力される分周信号Ｓｄｉｖ．の周波数が高い場合にダウン信号Ｓｄｎを生成する。 The phase comparator 1 includes an externally input reference clock signal Sref having a frequency f ₀ and a frequency-divided signal Sdiv. And the up signal Sup or the down signal Sdn are generated according to the comparison result and output to the oscillation control circuit 2. For example, the divided signal Sdiv. Output from the divider 5 with respect to the reference clock signal Sref having the frequency f ₀ . Divided signal Sdiv the frequency generates an up signal Sup is lower, output from the frequency divider 5 with respect to the reference clock signal Sref the frequency f ₀ in the opposite. The down signal Sdn is generated when the frequency of is low.

発振制御回路２は、位相比較器１とデジタル制御発振器３の間に設けられ、図２に示すようにカウンタ制御回路１１、第１のアップダウンカウンタ１２、及び第２のアップダウンカウンタ１３が設けられている。 The oscillation control circuit 2 is provided between the phase comparator 1 and the digitally controlled oscillator 3. As shown in FIG. 2, a counter control circuit 11, a first up / down counter 12, and a second up / down counter 13 are provided. It has been.

カウンタ制御回路１１は、外部の、例えばプロセッサ或いはＣＰＵなどで生成される制御信号Ｓｍｕｐ及びＳｍｄｎを入力して、第１のアップダウンカウンタ１２に制御信号Ｓｃｃ１を、第２のアップダウンカウンタ１３に制御信号Ｓｃｃ２をそれぞれ出力する。また、第１のアップダウンカウンタ１２から出力される制御信号Ｓｃｍと第２のアップダウンカウンタ１３から出力される制御信号Ｓｃｎとが帰還入力される。 The counter control circuit 11 inputs external control signals Smup and Smdn generated by, for example, a processor or CPU, and controls the control signal Scc1 to the first up / down counter 12 and the second up / down counter 13 to control it. A signal Scc2 is output. Further, the control signal Scm output from the first up / down counter 12 and the control signal Scn output from the second up / down counter 13 are fed back.

ここで、制御信号Ｓｍｕｐとは第１のアップダウンカウンタ１２から出力される制御信号Ｓｃｍが、ある値Ｍ＝Ｘ（ただし、Ｘは０からｍ−１の範囲のいずれか）である状態からＭ＝Ｘ＋１である状態に変化するときに、第１のアップダウンカウンタ１２から出力される制御信号Ｓｃｎがとるべき値を与えるための信号であり、例えば、段階的にアップカウントせずにスキップしてアップカウントが可能となる。制御信号Ｓｃｃ１とは第１のアップダウンカウンタ１２に指示するための指示信号である。制御信号Ｓｍｄｎとは制御信号Ｓｃｍが、ある値Ｍ＝Ｘ＋１である状態からＭ＝Ｘ（ただし、Ｘは０からｍ−１の範囲のいずれか）である状態に変化するときに、第１のアップダウンカウンタ１２から出力される制御信号Ｓｃｎがとるべき値を与えるための信号であり、例えば、段階的にダウンカウントせずにスキップしてダウンカウントが可能となる。制御信号Ｓｃｃ２とは第２のアップダウンカウンタ１３に指示するための指示信号である。 Here, the control signal Smup means that the control signal Scm output from the first up / down counter 12 has a certain value M = X (where X is in the range of 0 to m−1). = X + 1 is a signal for giving a value to be taken by the control signal Scn output from the first up / down counter 12 when changing to a state of, for example, skipping without up-counting step by step Up-counting is possible. The control signal Scc1 is an instruction signal for instructing the first up / down counter 12. The control signal Smdn is the first when the control signal Scm changes from a state where a certain value M = X + 1 to a state where M = X (where X is in a range from 0 to m−1). The control signal Scn output from the up / down counter 12 is a signal for giving a value to be taken. For example, the down counting can be performed by skipping without down-counting step by step. The control signal Scc2 is an instruction signal for instructing the second up / down counter 13.

第１のアップダウンカウンタ１２は、アップ信号Ｓｕｐ、ダウン信号Ｓｄｎ、及び制御信号Ｓｃｃ１を入力し、アップ信号Ｓｕｐ／ダウン信号Ｓｄｎに応じてＮ（Ｎ＝０、１、２・・・ｎ（Ｍａｘ））ビットのカウント値を設定し、設定した情報を制御信号Ｓｃｎとしてデジタル制御発振器３に出力する。第２のアップダウンカウンタ１３は、アップ信号Ｓｕｐ、ダウン信号Ｓｄｎ、及び制御信号Ｓｃｃ２を入力し、アップ信号Ｓｕｐ／ダウン信号Ｓｄｎに応じてＭ（Ｍ＝０、１、２・・・ｍ（Ｍａｘ））ビットのカウント値を設定し、設定した情報を制御信号Ｓｃｍとしてデジタル制御発振器３に出力する。 The first up / down counter 12 receives the up signal Sup, the down signal Sdn, and the control signal Scc1, and N (N = 0, 1, 2,... N (Max) in accordance with the up signal Sup / down signal Sdn. )) A bit count value is set, and the set information is output to the digitally controlled oscillator 3 as a control signal Scn. The second up / down counter 13 receives the up signal Sup, the down signal Sdn, and the control signal Scc2, and M (M = 0, 1, 2,... M (Max) according to the up signal Sup / down signal Sdn. )) A bit count value is set, and the set information is output to the digitally controlled oscillator 3 as a control signal Scm.

デジタル制御発振器３は、発振制御回路２とクロックドライバ４の間に設けられ、図３に示すように、可変ディレイライン部１４と２入力ＡＮＤ回路ＡＮＤ１から構成されている。可変ディレイライン部１４には可変ディレイラインＮ２１と可変ディレイラインＭ２２が設けられている。可変ディレイラインＭ２２及び可変ディレイラインＮ２１は、発振制御回路から出力される制御信号Ｓｃｍ及びＳｃｎにより、そのディレイ値がデジタル的に制御される。 The digitally controlled oscillator 3 is provided between the oscillation control circuit 2 and the clock driver 4 and includes a variable delay line section 14 and a two-input AND circuit AND1 as shown in FIG. The variable delay line unit 14 is provided with a variable delay line N21 and a variable delay line M22. The delay values of the variable delay line M22 and the variable delay line N21 are digitally controlled by control signals Scm and Scn output from the oscillation control circuit.

可変ディレイラインＭ２２には、ｍ個からなる縦続接続された第２のディレイＤＭ１乃至ＤＭｍと第２のセレクタＳＥＬ２が設けられている。第２のディレイＤＭ１乃至ＤＭｍは、それぞれディレイ値Ｔｍを有し、例えばＭＯＳトランジスタ構成のバッファが用いられる。第２のディレイＤＭ１の一端（図３に示す左側）、第２のディレイＤＭ１と第２のディレイＤＭ２の間、・・・・第２のディレイＤＭｍ−１と第２のディレイＤＭｍの間、及び第２のディレイＤＭｍの一端（図３に示す右側）は、それぞれ第２のセレクタＳＥＬ２の入力側に接続されている。第２のセレクタＳＥＬ２は、制御信号Ｓｃｍに基づいて、第２のディレイＤＭがＸ個（Ｘは０からｍの範囲のいずれか）であるディレイ値Ｔｍ×Ｘを選択して、このディレイ値を可変ディレイライン出力信号Ｓｄ２として可変ディレイラインＮ２１の第１のディレイＤＮ１の一端（図３に示す左側）に出力する。 The variable delay line M22 is provided with m second cascaded delays DM1 to DMm and a second selector SEL2. Each of the second delays DM1 to DMm has a delay value Tm. For example, a buffer having a MOS transistor structure is used. One end of the second delay DM1 (left side shown in FIG. 3), between the second delay DM1 and the second delay DM2,... Between the second delay DMm-1 and the second delay DMm, and One end (the right side shown in FIG. 3) of the second delay DMm is connected to the input side of the second selector SEL2. Based on the control signal Scm, the second selector SEL2 selects a delay value Tm × X having X second delays DM (X is in the range of 0 to m), and this delay value is selected. The variable delay line output signal Sd2 is output to one end (the left side shown in FIG. 3) of the first delay DN1 of the variable delay line N21.

可変ディレイラインＮ２１には、ｎ個からなる縦続接続された第１のディレイＤＮ１乃至ＤＮｎと第１のセレクタＳＥＬ１が設けられている。第１のディレイＤＮ１乃至ＤＮｎは、それぞれディレイ値Ｔｎを有し、例えばＭＯＳトランジスタ構成のバッファからなる遅延素子が用いられる。第１のディレイＤＮ１の一端（図３に示す左側）、第１のディレイＤＮ１と第１のディレイＤＮ２の間、・・・・第１のディレイＤＮｎ−１と第１のディレイＤＮｎの間、及び第１のディレイＤＮｎの一端（図３に示す右側）は、それぞれ第１のセレクタＳＥＬ１の入力側に接続されている。第１のセレクタＳＥＬ１は、制御信号Ｓｃｎに基づいて、第１のディレイＤＮがＹ個（Ｙは０からｎの範囲のいずれか）であるディレイ値Ｔｎ×Ｙを選択して、可変ディレイラインＭ２２のディレイ値Ｔｍ×Ｘと可変ディレイラインＮ２１のディレイ値Ｔｎ×Ｙの和であるディレイ値を可変ディレイライン出力信号Ｓｄ１として２入力ＡＮＤ回路ＡＮＤ１に出力する。ここで、第２のディレイＤＭ及び第１のディレイＤＮにバッファを用いているが、遅延容量素子や遅延抵抗素子などを用いてもよい。 The variable delay line N21 is provided with n cascaded first delays DN1 to DNn and a first selector SEL1. Each of the first delays DN1 to DNn has a delay value Tn. For example, a delay element including a buffer having a MOS transistor structure is used. One end of the first delay DN1 (left side shown in FIG. 3), between the first delay DN1 and the first delay DN2,... Between the first delay DNn-1 and the first delay DNn, and One end (the right side shown in FIG. 3) of the first delay DNn is connected to the input side of the first selector SEL1. Based on the control signal Scn, the first selector SEL1 selects a delay value Tn × Y in which the first delay DN is Y (Y is in the range of 0 to n), and the variable delay line M22 A delay value which is the sum of the delay value Tm × X and the delay value Tn × Y of the variable delay line N21 is output as a variable delay line output signal Sd1 to the 2-input AND circuit AND1. Here, although buffers are used for the second delay DM and the first delay DN, a delay capacitance element, a delay resistance element, or the like may be used.

２入力ＡＮＤ回路ＡＮＤ１は、可変ディレイライン出力信号Ｓｄ１と発振制御回路２から出力される制御信号Ｓｃｅとを入力し、発振器出力信号Ｓｏｓｃを出力する。発振器出力信号Ｓｏｓｃの発振状態と停止状態は、制御信号Ｓｃｅの“Ｌｏｗ”レベル或いは“Ｈｉｇｈ”レベルにより制御される。また、発振器出力信号Ｓｏｓｃは、可変ディレイラインＭ２２の第２のディレイＤＭ１の一端（図３に示す左側）に帰還信号として入力される。 The 2-input AND circuit AND1 receives the variable delay line output signal Sd1 and the control signal Sce output from the oscillation control circuit 2, and outputs an oscillator output signal Sosc. The oscillation state and stop state of the oscillator output signal Sosc are controlled by the “Low” level or the “High” level of the control signal Sce. The oscillator output signal Sosc is input as a feedback signal to one end (left side shown in FIG. 3) of the second delay DM1 of the variable delay line M22.

クロックドライバ４は、デジタル制御発振器３と分周器５の間に設けられ、偶数段縦続接続されたインバータから構成され（ここでは４段構成）、デジタル制御発振器３から出力される発振器出力信号Ｓｏｓｃをドライブして出力クロック信号Ｓｏｕｔを分周器５及びデジタルＰＬＬ回路１０外に出力する。 The clock driver 4 is provided between the digitally controlled oscillator 3 and the frequency divider 5 and is configured by an even number of cascaded inverters (in this case, a four-stage configuration). The oscillator output signal Sosc output from the digitally controlled oscillator 3 is provided. To output the output clock signal Sout to the frequency divider 5 and the digital PLL circuit 10.

分周器５は、クロックドライバ４と位相比較器１の間に設けられ、デジタル制御発振器３出力される発振器出力信号Ｓｏｓｃを入力し、発振器出力信号Ｓｏｓｃの周波数を１／Ｌに分周して分周信号Ｓｄｉｖを位相比較器１に出力する。 The frequency divider 5 is provided between the clock driver 4 and the phase comparator 1 and receives the oscillator output signal Sosc output from the digital control oscillator 3 and divides the frequency of the oscillator output signal Sosc by 1 / L. The divided signal Sdiv is output to the phase comparator 1.

次に、製造バラツキ（プロセス）と動作保証範囲内における温度及び電源電圧を考慮して行ったシミュレーション結果に基づく、可変ディレイラインのディレイ値設定方法について、図４乃至７を参照して説明する。 Next, a delay value setting method for the variable delay line based on the simulation results performed in consideration of manufacturing variation (process) and the temperature and power supply voltage within the operation guarantee range will be described with reference to FIGS.

図４はシミュレーションにより算出した第２のディレイＤＭの数がＸ、第１のディレイの数がｎ（Ｍａｘ）での可変ディレイラインのディレイ値を示す図、図５はシミュレーションにより算出した第２のディレイＤＭの数がＸ＋１、第１のディレイの数が０（ゼロ）での可変ディレイラインのディレイ値を示す図、図６はシミュレーションにより算出した第２のディレイＤＭのディレイ値を示す図、図７はディレイの数に対するディレイ値の関係を示す図である。 FIG. 4 shows the delay value of the variable delay line when the number of second delays DM calculated by simulation is X and the number of first delays is n (Max), and FIG. 5 shows the second delay value calculated by simulation. FIG. 6 is a diagram showing the delay value of the variable delay line when the number of delay DMs is X + 1 and the number of first delays is 0 (zero). FIG. 6 is a diagram showing the delay values of the second delay DM calculated by simulation. 7 is a diagram showing the relationship of the delay value to the number of delays.

図４に示すように、シミュレーションにより算出した第２のディレイＤＭの数がＸ、第１のディレイＤＮの数がｎ（Ｍａｘ）での可変ディレイラインのディレイ値では、横軸に製造バラツキ（プロセス）、温度、電源電圧の３要素を３条件とり、各組に対するディレイ値を縦軸にとっている。 As shown in FIG. 4, in the delay value of the variable delay line where the number of second delays DM calculated by simulation is X and the number of first delays DN is n (Max), the horizontal axis indicates manufacturing variation (process ), Three conditions of temperature and power supply voltage are taken as three conditions, and the delay value for each set is plotted on the vertical axis.

ここで、遅延値が一番小さな値である可変ディレイラインのディレイ値Ｄｂｂは、製造バラツキ（プロセス）がベスト条件、温度が動作保証範囲内で一番低い温度、電源電圧が動作保証範囲内で一番高い電圧のときの値である。遅延値が中央値である可変ディレイラインのディレイ値Ｄｂｃは、製造バラツキ（プロセス）がセンタ条件、温度が室温、電源電圧がセンタ条件のときの値である。遅延値が一番大きな値である可変ディレイラインのディレイ値Ｄｂｗは、製造バラツキ（プロセス）がワースト条件、温度が動作保証範囲内で一番高い温度、電源電圧が動作保証範囲内で一番低い電圧のときの値である。 Here, the delay value Dbb of the variable delay line having the smallest delay value is the best condition in manufacturing variation (process), the lowest temperature within the guaranteed operating range, and the power supply voltage within the guaranteed operating range. This is the value at the highest voltage. The delay value Dbc of the variable delay line whose delay value is the median value is a value when the manufacturing variation (process) is the center condition, the temperature is the room temperature, and the power supply voltage is the center condition. The delay value Dbw of the variable delay line having the largest delay value is the worst condition in manufacturing variation (process), the highest temperature within the guaranteed operating range, and the lowest power supply voltage within the guaranteed operating range. This is the value at the time of voltage.

図５に示すように、シミュレーションにより算出した第２のディレイの数がＸ＋１、第１のディレイＤＮの数が０（ゼロ）での可変ディレイラインのディレイ値では、横軸に製造バラツキ（プロセス）、温度、電源電圧の３要素を３条件とり、各組に対するディレイ値を縦軸にとっている。 As shown in FIG. 5, in the delay value of the variable delay line when the number of second delays calculated by simulation is X + 1 and the number of first delays DN is 0 (zero), the horizontal axis indicates manufacturing variation (process). The three elements of temperature, power supply voltage are taken as three conditions, and the delay value for each set is plotted on the vertical axis.

ここで、遅延値が一番小さな値である可変ディレイラインのディレイ値Ｄａｂは、製造バラツキ（プロセス）がベスト条件、温度が動作保証範囲内で一番低い温度、電源電圧が動作保証範囲内で一番高い電圧のときの値である。遅延値が中央値である可変ディレイラインのディレイ値Ｄａｃは、製造バラツキ（プロセス）がセンタ条件、温度が室温、電源電圧がセンタ条件のときの値である。遅延値が一番大きな値である可変ディレイラインのディレイ値Ｄａｗは、製造バラツキ（プロセス）がワースト条件、温度が動作保証範囲内で一番高い温度、電源電圧が動作保証範囲内で一番低い電圧のときの値である。 Here, the delay value Dab of the variable delay line having the smallest delay value is the best condition in manufacturing variation (process), the lowest temperature within the guaranteed operating range, and the power supply voltage within the guaranteed operating range. This is the value at the highest voltage. The delay value Dac of the variable delay line whose delay value is the median value is a value when the manufacturing variation (process) is the center condition, the temperature is the room temperature, and the power supply voltage is the center condition. The delay value Daw of the variable delay line having the largest delay value is the worst condition for manufacturing variation (process), the highest temperature within the guaranteed operating range, and the lowest power supply voltage within the guaranteed operating range. This is the value at the time of voltage.

図６に示すように、シミュレーションにより算出した第２のディレイのディレイ値では、横軸に製造バラツキ（プロセス）、温度、電源電圧の３要素を３条件とり、各組に対するディレイ値を縦軸にとっている。 As shown in FIG. 6, in the delay value of the second delay calculated by simulation, the horizontal axis represents three conditions of manufacturing variation (process), temperature, and power supply voltage, and the vertical axis represents the delay value for each set. Yes.

ここで、遅延値が一番小さな値であるディレイＭのディレイ値Ｍｂは、製造バラツキ（プロセス）がベスト条件、温度が動作保証範囲内で一番低い温度、電源電圧が動作保証範囲内で一番高い電圧のときの値である。遅延値が中央値であるディレイＭのディレイ値Ｍｃは、製造バラツキ（プロセス）がセンタ条件、温度が室温、電源電圧がセンタ条件のときの値である。遅延値が一番大きな値であるディレイＭのディレイ値Ｍｗは、製造バラツキ（プロセス）がワースト条件、温度が動作保証範囲内で一番高い温度、電源電圧が動作保証範囲内で一番低い電圧のときの値である。 Here, the delay value Mb of the delay M, which has the smallest delay value, has the best manufacturing variation (process), the lowest temperature within the guaranteed operating range, and the power supply voltage within the guaranteed operating range. This is the value at the highest voltage. The delay value Mc of the delay M having a median delay value is a value when the manufacturing variation (process) is the center condition, the temperature is the room temperature, and the power supply voltage is the center condition. The delay value Mw of the delay M having the largest delay value is the worst condition for manufacturing variation (process), the highest temperature within the guaranteed operating range, and the lowest voltage within the guaranteed operating range. This is the value when.

図７に示すように、ディレイの数に対するディレイ値の関係では、第２のディレイＤＭの数Ｍ＝ＸとＭ＝Ｘ＋１でのベスト条件、センタ条件、及びワースト条件の傾きはそれぞれ同一である。第２のディレイＤＭのディレイ値は、Ｍｗ＞Ｍｃ＞Ｍｂである。 As shown in FIG. 7, in the relationship of the delay value with respect to the number of delays, the slopes of the best condition, the center condition, and the worst condition are the same when the number of second delays DM is M = X and M = X + 1. The delay value of the second delay DM is Mw> Mc> Mb.

ここで、制御信号Ｓｃｍの値が±１（アップ或いはダウンカウント）される時に、１サイクル当りの出力変動をＴｎ×２以内する為には、
Ｄｂｂ≧Ｄａｂ・・・・・・・・・・・・・・・・・・・・・・・・・・式（１）
Ｄｂｗ≧Ｄａｗ・・・・・・・・・・・・・・・・・・・・・・・・・・式（２）
となるように設定する必要がある。 Here, in order to keep the output fluctuation per cycle within Tn × 2 when the value of the control signal Scm is ± 1 (up or down count),
Dbb ≧ Dab ・・・・・・・・・・・・・・・・ Formula (1)
Dbw ≧ Daw ・・・・・・・・・・・・・・・・ Formula (2)
It is necessary to set so that

このため、ベスト条件、センタ条件、及びワースト条件のディレイ値が、それぞれ第２のディレイＤＭの数ＭがＸからＸ＋１（アップカウント）或いはＸ＋１からＸ（ダウンカウント）変化するときに、可変ディレイラインのディレイ値は、Ｄｂｂ＞Ｄａｂ、Ｄｂｗ＞Ｄａｗの場合重なり合い（１つ以上のディレイ値を共有化）、Ｄｂｂ＝Ｄａｂ、Ｄｂｗ＝Ｄａｗの場合でも重なり合う（１つのディレイ値を共有化）。即ち、制御信号Ｓｃｍの値が変更された後でも制御信号Ｓｃｎの値を任意に選択できる構成となっているので、動作保証範囲内において可変ディレイラインのディレイ値の刻み幅をＴｎ以内で維持することができる。ここでは（図７では）、可変ディレイラインのディレイ値はＤｂｂ＝Ｄａｂ、Ｄｂｗ＝Ｄａｗに設定されている。 Therefore, the delay values under the best condition, the center condition, and the worst condition are variable delay lines when the number M of the second delay DM changes from X to X + 1 (up count) or X + 1 to X (down count), respectively. The delay values overlap when Dbb> Dab and Dbw> Daw (one or more delay values are shared), and overlap even when Dbb = Dab and Dbw = Daw (share one delay value). That is, since the value of the control signal Scn can be arbitrarily selected even after the value of the control signal Scm is changed, the step size of the delay value of the variable delay line is maintained within Tn within the guaranteed operation range. be able to. Here (in FIG. 7), the delay value of the variable delay line is set to Dbb = Dab and Dbw = Daw.

次に、デジタル制御発振器の動作について図８乃至１３を参照して説明する。図８はデジタル制御発振器のアップカウントでの動作を示すタイミングチャート、図９はデジタル制御発振器のアップカウントでの動作におけるディレイの数に対するディレイ値の関係を示す図、図１０はデジタル制御発振器のダウンカウントでの動作を示すタイミングチャート、図１１はデジタル制御発振器のダウンカウントでの動作におけるディレイの数に対するディレイ値の関係を示す図である。 Next, the operation of the digitally controlled oscillator will be described with reference to FIGS. FIG. 8 is a timing chart showing the operation of the digitally controlled oscillator at the upcount, FIG. 9 is a diagram showing the relationship of the delay value to the number of delays in the operation of the digitally controlled oscillator, and FIG. FIG. 11 is a diagram showing the relationship of the delay value with respect to the number of delays in the down-counting operation of the digitally controlled oscillator.

図８及び図９に示すように、デジタル制御発振器のアップカウントでの動作において発振器出力信号の周波数ｆを、
ｆ≒１／（Ｄｂｃ×２）・・・・・・・・・・・・・・・・・・式（３）
に設定した状態で、第２のディレイＤＭの数ＭがＸ、第１のディレイＤＮの数Ｎがｎ（Ｍａｘ）の状態から第２のディレイＤＭの数ＭがＸ＋１への変更が生じた場合、デジタル制御発振器３はデジタル制御発信器の状態がセンタ条件に近いと判断し、まず、第２のディレイＤＭの数Ｍの変更と同時に第１のディレイＤＮの数をＮ＝ｎ（Ｍａｘ）からＮ＝５へ変更させる。さらに必要に応じて、第１のディレイＤＮの数ＮをＮ＝５からＮ＝６へアップカウントする。 As shown in FIGS. 8 and 9, the frequency f of the oscillator output signal in the operation at the up-count of the digitally controlled oscillator is set as follows.
f≈1 / (Dbc × 2) ........... Formula (3)
When the number M of the second delay DM is X and the number N of the first delay DN is n (Max), the number M of the second delay DM is changed to X + 1. The digitally controlled oscillator 3 determines that the state of the digitally controlled oscillator is close to the center condition. First, simultaneously with the change of the number M of the second delay DM, the number of the first delay DN is changed from N = n (Max). Change to N = 5. Further, if necessary, the number N of the first delays DN is counted up from N = 5 to N = 6.

図１０及び図１１に示すように、デジタル制御発振器のダウンカウントでの動作において発振器出力信号の周波数ｆを、
ｆ≒１／（Ｄａｃ×２）・・・・・・・・・・・・・・・・・式（４）
に設定した状態で、第２のディレイＤＭの数ＭがＸ＋１、第１のディレイＤＮの数Ｎが０（ゼロ）の状態からディレイＭの数がＸへの変更が生じた場合、デジタル制御発振器３はデジタル制御発信器の状態がセンタ条件に近いと判断し、まず、第２のディレイＤＭの数Ｍの変更と同時に第１のディレイＤＮの数ＮをＮ＝０（ゼロ）からＮ＝ｎ−２へ変更させる。さらに必要に応じて、第１のディレイＤＮの数ＮをＮ＝ｎ−２からＮ＝ｎ−３へダウンカウントする。 As shown in FIGS. 10 and 11, the frequency f of the oscillator output signal in the operation of the digitally controlled oscillator in the down count is
f ≒ 1 / (Dac × 2) ・・・・・・・・・・・・・・・・ Formula (4)
When the number M of the second delays DM is X + 1 and the number N of the first delays DN is 0 (zero) and the number of the delays M is changed to X, the digitally controlled oscillator 3 determines that the state of the digital control oscillator is close to the center condition. First, simultaneously with the change of the number M of the second delay DM, the number N of the first delay DN is changed from N = 0 (zero) to N = n. -2 Further, if necessary, the number N of the first delays DN is counted down from N = n−2 to N = n−3.

次に、制御信号Ｓｍｕｐ及びＳｍｄｎの設定について図１２及び図１３を参照して説明する。図１２は外部から入力される制御信号に対するディレイ値とディレイの変更先を示す図、図１３はデジタル制御発振器の動作におけるディレイの数に対するディレイ値の関係を示す図である。 Next, setting of the control signals Smup and Smdn will be described with reference to FIGS. FIG. 12 is a diagram illustrating a delay value for a control signal input from the outside and a change destination of the delay, and FIG.

図１２に示すように、外部から入力される制御信号に対するディレイ値とディレイの変更先については、製造バラツキ（プロセス）、温度、及び電源電圧の条件（条件Ａ、Ｂ、Ｃ、Ｄ、Ｅ・・・・・・）及び制御信号Ｓｃｍの値Ｍに対応した制御信号Ｓｃｎの値Ｎの０（ゼロ）でのディレイ値及び制御信号Ｓｃｎの値Ｎのｎ（Ｍａｘ）でのディレイ値と、制御信号Ｓｃｍの値Ｍが変わったときに変更先の制御信号Ｓｃｎの値Ｎの値を予め用意しておく。例えば、制御信号Ｓｃｍの値Ｍが２で、条件Ｅの場合、ダウンカウント動作では制御信号Ｓｃｎの値Ｎの０（ゼロ）でのディレイ値がｄ２Ｅ０で、制御信号Ｓｃｍの値Ｍの変化時に制御信号Ｓｃｎの値Ｎの変更先はＮ２Ｅ０であり、アップカウント動作では制御信号Ｓｃｎの値Ｎのｎ（Ｍａｘ）でのディレイ値がｄ２Ｅｍａｘで、制御信号Ｓｃｍの値Ｍの変化時に制御信号Ｓｃｎの値Ｎの変更先はＮ２Ｅｍａｘとなる。なお、図１２に示すデータは、設計段階でのシミュレーションでの算出、或いは製品の量産前のサンプル評価よる実測にて求められる。 As shown in FIG. 12, with respect to the delay value for the control signal input from the outside and the change destination of the delay, the manufacturing variation (process), temperature, and power supply voltage conditions (conditions A, B, C, D, E · ..) And the delay value at 0 (zero) of the value N of the control signal Scn corresponding to the value M of the control signal Scm and the delay value at n (Max) of the value N of the control signal Scn, and the control When the value M of the signal Scm changes, the value N of the control signal Scn to be changed is prepared in advance. For example, when the value M of the control signal Scm is 2 and the condition E, in the down-count operation, the delay value at 0 (zero) of the value N of the control signal Scn is d2E0, and the control is performed when the value M of the control signal Scm changes. The change destination of the value N of the signal Scn is N2E0. In the up-counting operation, the delay value at the value N (Max) of the control signal Scn is d2Emax. The change destination of N is N2Emax. Note that the data shown in FIG. 12 is obtained by calculation in a simulation at the design stage or by actual measurement by sample evaluation before mass production of a product.

図１３に示すように、例えば、発振器出力信号Ｓｏｓｃの期待周波数ｆがｆ≒１/（ｄ２Ｃｍａｘ×２）であった場合、ＰＬＬのロック時にＭが変更されるのは条件ＣでＭ＝２からＭ＝３への変更であり、この時、制御信号Ｓｃｍの値Ｍの変更と同時に制御信号Ｓｃｎの値ＮをＮ＝ｎ（Ｍａｘ）からＮ＝Ｎ２Ｃｍａｘに変更するように、第１のアップダウンカウンタ１２及び第２のアップダウンカウンタ１３を制御する。 As shown in FIG. 13, for example, when the expected frequency f of the oscillator output signal Sosc is f≈1 / (d2Cmax × 2), M is changed when the PLL is locked under the condition C from M = 2 M = 3. At this time, the first up / down operation is performed so that the value N of the control signal Scn is changed from N = n (Max) to N = N2Cmax simultaneously with the change of the value M of the control signal Scm. The counter 12 and the second up / down counter 13 are controlled.

上述したように、本実施例のＰＬＬ回路及びＰＬＬ回路では、位相比較器１、発振制御回路２、デジタル制御発振器３、クロックドライバ４、及び分周器５が設けられている。発振制御回路２には、カウンタ制御回路１１、第１のアップダウンカウンタ１２、及び第２のアップダウンカウンタ１３が設けられている。デジタル制御発振器３は、可変ディレイライン部１４と２入力ＡＮＤ回路ＡＮＤ１から構成されている。可変ディレイライン部１４にはｎ個縦続接続された第１のディレイＤＮ１乃至ＤＮｎからなる可変ディレイラインＮ２１とｍ個縦続接続された第２のディレイＤＭ１乃至ＤＭｍからなる可変ディレイラインＭ２２が設けられている。可変ディレイラインＭ２２及び可変ディレイラインＮ２１は、発振制御回路２から出力される制御信号Ｓｃｍ及びＳｃｎにより、そのディレイ値がデジタル的に制御される。カウンタ制御回路１１は、制御信号Ｓｃｍが、ある値Ｍ＝Ｘである状態からＭ＝Ｘ＋１である状態に変化するときに、制御信号Ｓｃｎが段階的にアップカウントせずに、例えばスキップしてアップカウントが可能となる制御信号Ｓｍｕｐと、御信号Ｓｃｍが、ある値Ｍ＝Ｘ＋１である状態からＭ＝Ｘである状態に変化するときに、制御信号Ｓｃｎが段階的にダウンカウントせずに、例えばスキップしてダウンカウントが可能となる制御信号Ｓｍｄｎとを入力する。このため、可変ディレイラインから出力されるディレイ信号は製造バラツキ、温度、及び電源電圧などの変動によらず任意の幅で重なり合う。 As described above, in the PLL circuit and the PLL circuit of this embodiment, the phase comparator 1, the oscillation control circuit 2, the digital control oscillator 3, the clock driver 4, and the frequency divider 5 are provided. The oscillation control circuit 2 is provided with a counter control circuit 11, a first up / down counter 12, and a second up / down counter 13. The digitally controlled oscillator 3 includes a variable delay line unit 14 and a two-input AND circuit AND1. The variable delay line section 14 is provided with a variable delay line N21 composed of n first delays DN1 to DNn cascaded and a variable delay line M22 composed of m second delays DM1 to DMm cascaded. Yes. The delay values of the variable delay line M22 and the variable delay line N21 are digitally controlled by the control signals Scm and Scn output from the oscillation control circuit 2. When the control signal Scm changes from a state where a certain value M = X to a state where M = X + 1, the counter control circuit 11 does not increment the control signal Scn step by step, for example, skipping up. When the control signal Smup that can be counted and the control signal Scm change from a state where a certain value M = X + 1 to a state where M = X, the control signal Scn does not count down stepwise, for example, A control signal Smdn that allows down-counting by skipping is input. For this reason, the delay signals output from the variable delay line overlap with an arbitrary width regardless of variations in manufacturing variation, temperature, power supply voltage, and the like.

したがって、デジタル制御発振器から出力される出力信号は、動作保証範囲内で常に単調増加或いは単調減少となり、出力信号の連続性を維持でき、制御信号の切り替えでのジッタ発生を抑制することができる。 Therefore, the output signal output from the digitally controlled oscillator is always monotonously increased or decreased within the guaranteed operation range, so that the continuity of the output signal can be maintained and the occurrence of jitter when the control signal is switched can be suppressed.

なお、本実施例では、製造バラツキ（プロセス）、温度、電源電圧の３要素を３条件に設定し、ディレイ値をシミュレーションにて算出しているが、必ずしもこの条件に限定されるものではなく、例えば、３条件を４条件以上或いは２条件に設定してもよい。また、要素についても適宜変更してもよい。 In this embodiment, the three elements of manufacturing variation (process), temperature, and power supply voltage are set to three conditions, and the delay value is calculated by simulation. However, the present invention is not necessarily limited to these conditions. For example, three conditions may be set to four or more conditions or two conditions. Moreover, you may change suitably also about an element.

次に、本発明の実施例２に係るＰＬＬ回路について、図面を参照して説明する。図１４はデジタル制御発振器を示すブロック図である。本実施例では、ｍ個からなる縦続接続された可変ディレイラインの代わりに、ディレイＭループ回数制御回路を用いて第２のディレイを所定回数ループさせてから出力している。 Next, a PLL circuit according to Embodiment 2 of the present invention will be described with reference to the drawings. FIG. 14 is a block diagram showing a digitally controlled oscillator. In this embodiment, instead of the m variable delay lines connected in cascade, the delay M loop number control circuit is used to output the second delay after a predetermined number of loops.

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。 In the following, the same components as those in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted, and only different portions are described.

図１４に示すように、デジタル制御発振器３ａは可変ディレイライン部１４ａと２入力ＡＮＤ回路ＡＮＤ１から構成されている。可変ディレイライン部１４ａには可変ディレイラインＮ２１と可変ディレイラインＭ２２ａが設けられている。可変ディレイラインＭ２２ａ及び可変ディレイラインＮ２１は、発振制御回路から出力される制御信号Ｓｃｍ及びＳｃｎにより、そのディレイ値がデジタル的に制御される。 As shown in FIG. 14, the digitally controlled oscillator 3a includes a variable delay line portion 14a and a two-input AND circuit AND1. The variable delay line section 14a is provided with a variable delay line N21 and a variable delay line M22a. The delay values of the variable delay line M22a and the variable delay line N21 are digitally controlled by control signals Scm and Scn output from the oscillation control circuit.

可変ディレイラインＭ２２ａには、ディレイＭループ回数制御回路２３と第２のディレイＤＭが設けられている。第２のディレイＤＭは、一端（図１４に示す右側）がディレイＭループ回数制御回路２３の出力側に接続され、他端（図１４に示す左側）がディレイＭループ回数制御回路２３の入力側に接続されている。ディレイＭループ回数制御回路２３は、発振制御回路２から出力される制御信号Ｓｃｍに基づいて、ループ演算を行い第２のディレイＤＭのディレイ値Ｔｍに対してＴｍ×Ｘ（Ｘは０からｍの範囲のいずれか）遅延させた信号である可変ディレイライン出力信号Ｓｄ２を可変ディレイラインＮ２１の第１のディレイＤＮ１の一端（図１４に示す左側）に出力する。ディレイＤＭは、例えばＭＯＳトランジスタ構成のバッファからなる遅延素子が用いられる。 The variable delay line M22a is provided with a delay M loop number control circuit 23 and a second delay DM. The second delay DM has one end (the right side shown in FIG. 14) connected to the output side of the delay M loop number control circuit 23 and the other end (the left side shown in FIG. 14) the input side of the delay M loop number control circuit 23. It is connected to the. The delay M loop number control circuit 23 performs a loop calculation based on the control signal Scm output from the oscillation control circuit 2 and Tm × X (X is 0 to m with respect to the delay value Tm of the second delay DM). The variable delay line output signal Sd2 which is a delayed signal in one of the ranges is output to one end (left side shown in FIG. 14) of the first delay DN1 of the variable delay line N21. For the delay DM, for example, a delay element composed of a buffer having a MOS transistor structure is used.

可変ディレイラインＮ２１の第１のセレクタＳＥＬ１は、制御信号Ｓｃｎに基づいて、第１のディレイＤＮがＹ個（Ｙは０からｎの範囲のいずれか）であるディレイ値Ｔｎ×Ｙを選択して、可変ディレイラインＭ２２ａのディレイ値Ｔｍ×Ｘと可変ディレイラインＮ２１のディレイ値Ｔｎ×Ｙの和であるディレイ値を可変ディレイライン出力信号Ｓｄ１として２入力ＡＮＤ回路ＡＮＤ１に出力する。 Based on the control signal Scn, the first selector SEL1 of the variable delay line N21 selects a delay value Tn × Y having Y first delays DN (Y is in the range of 0 to n). A delay value that is the sum of the delay value Tm × X of the variable delay line M22a and the delay value Tn × Y of the variable delay line N21 is output to the 2-input AND circuit AND1 as the variable delay line output signal Sd1.

２入力ＡＮＤ回路ＡＮＤ１は、可変ディレイライン出力信号Ｓｄ１と発振制御回路２から出力される制御信号Ｓｃｅとを入力し、発振器出力信号Ｓｏｓｃを出力する。発振器出力信号Ｓｏｓｃの発振状態と停止状態は、制御信号Ｓｃｅの“Ｌｏｗ”レベル或いは“Ｈｉｇｈ”レベルにより制御される。また、発振器出力信号Ｓｏｓｃは、可変ディレイラインＭ２２ａのディレイＭループ回数制御回路２３に帰還信号として入力される。 The 2-input AND circuit AND1 receives the variable delay line output signal Sd1 and the control signal Sce output from the oscillation control circuit 2, and outputs an oscillator output signal Sosc. The oscillation state and stop state of the oscillator output signal Sosc are controlled by the “Low” level or the “High” level of the control signal Sce. The oscillator output signal Sosc is input as a feedback signal to the delay M loop number control circuit 23 of the variable delay line M22a.

上述したように、本実施例のＰＬＬ回路では、デジタル制御発振器３ａは、可変ディレイライン部１４ａと２入力ＡＮＤ回路ＡＮＤ１から構成されている。可変ディレイライン部１４ａにはｎ個縦続接続された第１のディレイＤＮ１乃至ＤＮｎからなる可変ディレイラインＮ２１とディレイＭループ回数制御回路２３及び第２のディレイＤＭから構成される可変ディレイラインＭ２２ａが設けられている。ディレイＭループ回数制御回路２３は、発振制御回路２から出力される制御信号Ｓｃｍに基づいて、ループ演算してディレイ値Ｔｍ×Ｘ（Ｘは０からｍの範囲のいずれか）遅延させた信号を出力する。可変ディレイラインＭ２２ａ及び可変ディレイラインＮ２１は、発振制御回路２から出力される制御信号Ｓｃｍ及びＳｃｎにより、そのディレイ値がデジタル的に制御される。カウンタ制御回路１１は、制御信号Ｓｃｍがある値Ｍ＝Ｘである状態からＭ＝Ｘ＋１である状態に変化するときに、制御信号Ｓｃｎが段階的にアップカウントせずに、例えばスキップしてアップカウントが可能となる制御信号Ｓｍｕｐと、御信号Ｓｃｍがある値Ｍ＝Ｘ＋１である状態からＭ＝Ｘである状態に変化するときに、制御信号Ｓｃｎが段階的にダウンカウントせずに、例えばスキップしてダウンカウントが可能となる制御信号Ｓｍｄｎとを入力する。このため、可変ディレイラインから出力されるディレイ信号は製造バラツキ、温度、及び電源電圧などの変動によらず任意の幅で重なり合う。 As described above, in the PLL circuit according to the present embodiment, the digitally controlled oscillator 3a includes the variable delay line unit 14a and the two-input AND circuit AND1. The variable delay line unit 14a is provided with a variable delay line N21 including n first delays DN1 to DNn cascaded, a variable delay line M22a including a delay M loop number control circuit 23 and a second delay DM. It has been. The delay M loop number control circuit 23 performs a loop operation based on the control signal Scm output from the oscillation control circuit 2 and delays a signal delayed by a delay value Tm × X (where X is in the range of 0 to m). Output. The delay values of the variable delay line M22a and the variable delay line N21 are digitally controlled by the control signals Scm and Scn output from the oscillation control circuit 2. When the control signal Scm changes from a certain value M = X to a state where M = X + 1, the counter control circuit 11 skips up-counting, for example, without incrementing the control signal Scn. When the control signal Smup and the control signal Scm change from a state where a certain value M = X + 1 to a state where M = X, the control signal Scn does not count down step by step, for example, skips. Then, a control signal Smdn that enables down-counting is input. For this reason, the delay signals output from the variable delay line overlap with an arbitrary width regardless of variations in manufacturing variation, temperature, power supply voltage, and the like.

したがって、デジタル制御発振器から出力される出力信号は、動作保証範囲内で常に単調増加或いは単調減少となり、出力信号の連続性を維持でき、制御信号の切り替えでのジッタ発生を抑制することができる。また、可変ディレイラインＭ２２ａ内の第２のディレイの数を削減することができ、実施例１よりも回路面積を減少させることができる。 Therefore, the output signal output from the digitally controlled oscillator is always monotonously increased or decreased within the guaranteed operation range, so that the continuity of the output signal can be maintained and the occurrence of jitter when the control signal is switched can be suppressed. Also, the number of second delays in the variable delay line M22a can be reduced, and the circuit area can be reduced as compared with the first embodiment.

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。 The present invention is not limited to the above-described embodiments, and various modifications may be made without departing from the spirit of the invention.

例えば、実施例２では、可変ディレイラインＭをディレイループ回数制御回路と第２のディレイから構成し、可変ディレイラインＮをｎ個縦続接続した第１のディレイとセレクタから構成しているが、可変ディレイラインＭ及び可変ディレイラインＮをディレイループ回数制御回路とディレイから構成してもよい。 For example, in the second embodiment, the variable delay line M includes a delay loop number control circuit and a second delay, and includes a first delay and a selector in which n variable delay lines N are connected in cascade. The delay line M and the variable delay line N may be composed of a delay loop number control circuit and a delay.

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１）ｎ個（ただし、ｎは１以上の整数）の第１のディレイからなるディレイ値を可変出力する第１の可変ディレイラインと、ｍ個（ただし、ｍは１以上の整数）の第２のディレイからなるディレイ値を可変出力する第２の可変ディレイラインとを有し、前記第２の可変ディレイラインの出力側が前記第１の可変ディレイラインの入力側に接続され、発振出力信号を出力するデジタルデジタル制御発振器と、位相比較器から出力されるアップ信号及びダウン信号と第１及び第２の制御信号とを入力し、前記第１の可変ディレイラインのアップダウンカウントを制御する第３の制御信号と前記第２の可変ディレイラインのアップダウンカウントを制御する第４の制御信号とを前記デジタル制御発振器に出力する発振制御回路とを備えるＰＬＬ回路を構成する可変ディレイラインの制御方法であって、前記デジタル制御発振器のアップカウントでの動作で、前記第２のディレイの数がＭ＝Ｘ（ただし、Ｘは０（ゼロ）からｍ−１の範囲のいずれか）で、前記第１のディレイの数がＮ＝ｎ（Ｍａｘ）の状態から、前記第２のディレイの数がＭ＝Ｘ＋１への変更が生じた場合、予め算出された複数の条件から最適な条件を選択するステップと、予め作成された前記第１及び第２の制御信号に対するディレイ値とディレイの変更先情報に基づいて、前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように、第１のディレイの数をＮ＝ｎ（Ｍａｘ）から任意の値に変更するステップと、第１のディレイの数を前記任意の値よりも１つアップカウントするステップとを具備し、前記デジタル制御発振器のダウンカウントでの動作で、前記第２のディレイの数がＭ＝Ｘ＋１で、前記第１のディレイの数がＮ＝０（ゼロ）の状態から、前記第２のディレイの数がＭ＝Ｘへの変更が生じた場合、予め算出された複数の条件から最適な条件を選択するステップと、予め作成された前記第１及び第２の制御信号に対するディレイ値とディレイの変更先情報に基づいて、前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように、第１のディレイの数をＮ＝０（ゼロ）から任意の値に変更するステップと、第１のディレイの数を前記任意の値よりも１つダウンカウントするステップとを具備するＰＬＬ回路を構成する可変ディレイラインの制御方法。 The present invention can be configured as described in the following supplementary notes.
(Supplementary note 1) A first variable delay line that variably outputs a delay value consisting of n (where n is an integer equal to or greater than 1) first delay, and m (where m is an integer greater than or equal to 1) A second variable delay line that variably outputs a delay value composed of a second delay, the output side of the second variable delay line being connected to the input side of the first variable delay line, and an oscillation output signal A digital digitally controlled oscillator that outputs a signal, an up signal and a down signal output from a phase comparator, and first and second control signals are input, and an up / down count of the first variable delay line is controlled. And an oscillation control circuit for outputting a control signal of 3 and a fourth control signal for controlling an up / down count of the second variable delay line to the digitally controlled oscillator. A method of controlling a variable delay line that constitutes an L circuit, wherein the number of the second delays is M = X (where X is 0 (zero) to m− 1), the number of the first delay is changed from N = n (Max) to the number of the second delay is changed to M = X + 1. Output from the first variable delay line based on a step of selecting an optimum condition from a plurality of conditions and a delay value and delay change destination information for the first and second control signals created in advance. A step of changing the number of first delays from N = n (Max) to an arbitrary value so that the delay signals overlap with an arbitrary width, and the number of first delays is increased by one from the arbitrary value. Count In the operation of the digitally controlled oscillator with a down count, the second delay number is M = X + 1, and the first delay number is N = 0 (zero). When the number of the second delays is changed to M = X, the step of selecting an optimum condition from a plurality of pre-calculated conditions, and the first and second control signals created in advance Based on the delay value and the change destination information of the delay, the number of first delays is set from N = 0 (zero) to an arbitrary value so that the delay signals output from the first variable delay line overlap with an arbitrary width. A method for controlling a variable delay line constituting a PLL circuit, comprising: a step of changing to a value; and a step of counting down the number of first delays by one from the arbitrary value.

（付記２）第１のディレイと第１のディレイループ回数制御回路を有し、前記第１のディレイループ回数制御回路のループ演算により前記第１のディレイのディレイ値の所定倍数遅延させた信号を可変出力する第１の可変ディレイラインと、第２のディレイと第２のディレイループ回数制御回路を有し、前記第２のディレイループ回数制御回路のループ演算により前記第２のディレイのディレイ値の所定倍数遅延させた信号を可変出力する第２の可変ディレイラインとを備え、前記第２の可変ディレイラインの出力側が前記第１の可変ディレイラインの入力側に接続され、発振出力信号を出力するデジタル制御発振器と、位相比較器から出力されるアップ信号及びダウン信号と第１及び第２の制御信号とを入力し、前記第１の可変ディレイラインのアップダウンカウントを制御する第３の制御信号と前記第２の可変ディレイラインのアップダウンカウントを制御する第４の制御信号とを前記デジタル制御発振器に出力し、前記第１の制御信号は、前記第４の制御信号がある値Ｍ＝Ｘ（ただし、Ｘは０（ゼロ）からｍ−１の範囲のいずれか）からＭ＝Ｘ＋１に変化するときに前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように制御し、前記第２の制御信号は、前記第４の制御信号がある値Ｍ＝Ｘ＋１からＭ＝Ｘに変化するときに前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように制御する発振制御回路とを具備するＰＬＬ回路。 (Supplementary Note 2) A signal having a first delay and a first delay loop number control circuit, and a signal delayed by a predetermined multiple of the delay value of the first delay by the loop calculation of the first delay loop number control circuit. A first variable delay line that variably outputs, a second delay, and a second delay loop number control circuit, wherein the delay value of the second delay is determined by a loop operation of the second delay loop number control circuit; A second variable delay line that variably outputs a signal delayed by a predetermined multiple, and an output side of the second variable delay line is connected to an input side of the first variable delay line to output an oscillation output signal The first variable delay is inputted by inputting a digitally controlled oscillator, an up signal and a down signal outputted from a phase comparator, and first and second control signals. A third control signal for controlling the up / down count of the in and a fourth control signal for controlling the up / down count of the second variable delay line are output to the digitally controlled oscillator, and the first control signal is When the fourth control signal changes from a certain value M = X (where X is in the range of 0 (zero) to m−1) to M = X + 1, the output from the first variable delay line The second control signal is controlled so as to overlap with an arbitrary width, and the second control signal is the first variable delay when the fourth control signal changes from a certain value M = X + 1 to M = X. A PLL circuit comprising an oscillation control circuit that controls delay signals output from a line so as to overlap each other with an arbitrary width.

（付記３）前記ディレイは、ＭＯＳトランジスタ構成のバッファ、ＭＯＳトランジスタ構成のインバータ、遅延容量素子、或いは遅延抵抗素子から構成される付記２記載のＰＬＬ回路。 (Additional remark 3) The said delay is a PLL circuit of Additional remark 2 comprised from the buffer of a MOS transistor structure, the inverter of a MOS transistor structure, a delay capacitive element, or a delay resistive element.

本発明の実施例１に係るＰＬＬ回路を示すブロック図。1 is a block diagram showing a PLL circuit according to Embodiment 1 of the present invention. 本発明の実施例１に係る発振制御回路を示すブロック図。1 is a block diagram illustrating an oscillation control circuit according to Embodiment 1 of the present invention. 本発明の実施例１に係るデジタル制御発振器を示すブロック図。1 is a block diagram showing a digitally controlled oscillator according to Embodiment 1 of the present invention. 本発明の実施例１に係るシミュレーションにより算出した第２のディレイの数がＸ、第１のディレイの数がｎ（Ｍａｘ）での可変ディレイラインのディレイ値を示す図。FIG. 10 is a diagram illustrating a delay value of a variable delay line when the number of second delays calculated by simulation according to the first embodiment of the present invention is X and the number of first delays is n (Max). 本発明の実施例１に係るシミュレーションにより算出した第２のディレイの数がＸ＋１、第１のディレイの数が０（ゼロ）での可変ディレイラインのディレイ値を示す図。FIG. 6 is a diagram showing delay values of a variable delay line when the number of second delays calculated by simulation according to Embodiment 1 of the present invention is X + 1 and the number of first delays is 0 (zero). 本発明の実施例１に係るシミュレーションにより算出した第２のディレイのディレイ値を示す図。The figure which shows the delay value of the 2nd delay computed by the simulation which concerns on Example 1 of this invention. 本発明の実施例１に係るディレイの数に対するディレイ値の関係を示す図。The figure which shows the relationship of the delay value with respect to the number of delays concerning Example 1 of this invention. 本発明の実施例１に係るデジタル制御発振器のアップカウントでの動作を示すタイミングチャート。3 is a timing chart illustrating an operation in up-counting of the digitally controlled oscillator according to the first embodiment of the present invention. 本発明の実施例１に係るデジタル制御発振器のアップカウントでの動作におけるディレイの数に対するディレイ値の関係を示す図。The figure which shows the relationship of the delay value with respect to the number of delays in the operation | movement by the up count of the digitally controlled oscillator which concerns on Example 1 of this invention. 本発明の実施例１に係るデジタル制御発振器のダウンカウントでの動作を示すタイミングチャート。4 is a timing chart showing an operation in a down count of the digitally controlled oscillator according to the first embodiment of the present invention. 本発明の実施例１に係るデジタル制御発振器のダウンカウントでの動作におけるディレイの数に対するディレイ値の関係を示す図。The figure which shows the relationship of the delay value with respect to the number of delays in the operation | movement by the down count of the digitally controlled oscillator which concerns on Example 1 of this invention. 本発明の実施例１に係る外部から入力される制御信号に対するディレイ値とディレイの変更先を示す図。The figure which shows the change place of the delay value with respect to the control signal input from the outside which concerns on Example 1 of this invention, and a delay. デジタル制御発振器の動作におけるディレイの数に対するディレイ値の関係を示す図。The figure which shows the relationship of the delay value with respect to the number of delays in operation | movement of a digitally controlled oscillator. 本発明の実施例２に係るデジタル制御発振器を示すブロック図。FIG. 5 is a block diagram illustrating a digitally controlled oscillator according to a second embodiment of the invention.

符号の説明Explanation of symbols

１位相比較器
２発振制御回路
３、３ａデジタル制御発振器
４クロックドライバ
５分周器
１０デジタルＰＬＬ回路
１１カウンタ制御回路
１２第１のアップダウンカウンタ
１３第２のアップダウンカウンタ
１４、１４ａ可変ディレイライン部
２１可変ディレイラインＮ
２２、２２ａ可変ディレイラインＭ
ＡＮＤ１２入力ＡＮＤ回路
Ｄａｂ、Ｄａｃ、ＤａＷ、Ｄｂｂ、Ｄｂｃ、ＤｂＷ可変ディレイラインのディレイ値
ＤＭ、ＤＭ１、ＤＭ２、ＤＭｍ−１、ＤＭｍ第２のディレイ
ＤＮ１、ＤＮ２、ＤＮｎ−１、ＤＮｎ第１のディレイ
Ｍｂ、Ｍｃ、Ｍｗ第２のディレイのディレイ値
Ｓｃｃ１、Ｓｃｃ２、Ｓｃｍ、Ｓｃｎ、Ｓｍｕｐ、Ｓｍｄｎ制御信号
Ｓｄ１、Ｓｄ２可変ディレイライン出力信号
Ｓｄｉｖ分周信号
Ｓｄｎダウン信号
ＳＥＬ１第１のセレクタ
ＳＥＬ２第２のセレクタ
Ｓｏｓｃ発振器出力信号
Ｓｏｕｔ出力クロック信号
Ｓｒｅｆリファレンスクロック信号
Ｓｕｐアップ信号 DESCRIPTION OF SYMBOLS 1 Phase comparator 2 Oscillation control circuit 3, 3a Digital control oscillator 4 Clock driver 5 Frequency divider 10 Digital PLL circuit 11 Counter control circuit 12 1st up / down counter 13 2nd up / down counter 14, 14a Variable delay line part 21 Variable delay line N
22, 22a Variable delay line M
AND1 2-input AND circuit Dab, Dac, DaW, Dbb, Dbc, DbW Delay values of variable delay line DM, DM1, DM2, DMm-1, DMm Second delay DN1, DN2, DNn-1, DNn First delay Mb, Mc, Mw Delay values Scc1, Scc2, Scm, Scn, Smup, Smdn of the second delay Control signal Sd1, Sd2 Variable delay line output signal Sdiv Frequency division signal Sdn Down signal SEL1 First selector SEL2 Second selector Sosc Oscillator output signal Sout Output clock signal Sref Reference clock signal Sup Up signal

Claims

ｎ個（ただし、ｎは１以上の整数）の第１のディレイを有し、ディレイ値を可変出力する第１の可変ディレイラインと、ｍ個（ただし、ｍは１以上の整数）の第２のディレイを有し、ディレイ値を可変出力する第２の可変ディレイラインとを備え、前記第２の可変ディレイラインの出力側が前記第１の可変ディレイラインの入力側に接続され、発振出力信号を出力するデジタル制御発振器と、
位相比較器から出力されるアップ信号及びダウン信号と第１及び第２の制御信号とを入力し、前記第１の可変ディレイラインのアップダウンカウントを制御する第３の制御信号と前記第２の可変ディレイラインのアップダウンカウントを制御する第４の制御信号とを前記デジタル制御発振器に出力し、前記第１の制御信号は、前記第４の制御信号がある値Ｍ＝Ｘ（ただし、Ｘは０（ゼロ）からｍ−１の範囲のいずれか）からＭ＝Ｘ＋１に変化するときに前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように制御し、前記第２の制御信号は、前記第４の制御信号がある値Ｍ＝Ｘ＋１からＭ＝Ｘに変化するときに前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように制御する発振制御回路と、
を具備することを特徴とするＰＬＬ回路。 A first variable delay line having n (where n is an integer greater than or equal to 1) first delay and variably outputting a delay value, and m (where m is an integer greater than or equal to 1) second And a second variable delay line that variably outputs a delay value, the output side of the second variable delay line is connected to the input side of the first variable delay line, and an oscillation output signal is transmitted. A digitally controlled oscillator to output,
An up signal and a down signal output from the phase comparator and first and second control signals are input, and a third control signal for controlling the up / down count of the first variable delay line and the second control signal are input. A fourth control signal for controlling the up / down count of the variable delay line is output to the digitally controlled oscillator, and the first control signal has a value M = X (where X is a value of the fourth control signal). The delay signal output from the first variable delay line is controlled to overlap with an arbitrary width when changing from M (X in any of 0 (zero) to m−1) to M = X + 1, and the second The control signal is controlled so that the delay signal output from the first variable delay line overlaps with an arbitrary width when the fourth control signal changes from a certain value M = X + 1 to M = X. An oscillation control circuit that,
A PLL circuit comprising:

前記第１のディレイラインは前記第１のディレイがｎ個縦続接続され、前記第２のディレイラインは前記第２のディレイがｍ個縦続接続されることを特徴とする請求項１に記載のＰＬＬ回路。 2. The PLL according to claim 1, wherein the first delay line includes n first delays connected in cascade, and the second delay line includes m second delays connected in cascade. circuit.

前記第１のディレイラインは前記第１のディレイがｎ個縦続接続され、前記第２のディレイラインは第３のディレイ及びディレイループ回数制御回路を有し、前記ディレイループ回数制御回路のループ演算により前記第３のディレイのディレイ値の所定倍数遅延させた信号を出力することを特徴とする請求項１に記載のＰＬＬ回路。 The first delay line has n first delays connected in cascade, the second delay line has a third delay and delay loop number control circuit, and the loop calculation of the delay loop number control circuit 2. The PLL circuit according to claim 1, wherein a signal delayed by a predetermined multiple of the delay value of the third delay is output.

第１のディレイがｎ個（ただし、ｎは１以上の整数）縦続接続され、第１のセレクタの制御によりディレイ値を可変出力する第１の可変ディレイラインと、第２のディレイがｍ個（ただし、ｍは１以上の整数）縦続接続され、第２のセレクタの制御によりディレイ値を可変出力する第２の可変ディレイラインと、前記第１の可変ディレイラインの出力側に設けられた２入力ＡＮＤ回路を備え、前記第２の可変ディレイラインの出力側が前記第１の可変ディレイラインの入力側に接続され、前記２入力ＡＮＤ回路から発振出力信号を出力し、前記発振出力信号が前記第２の可変ディレイラインの１個めの前記第２のディレイに帰還入力されるデジタル制御発振器と、
第１及び第２の制御信号を入力するカウンタ制御回路と、位相比較器から出力されるアップ信号及びダウン信号と前記カウンタ制御回路から出力される第３の制御信号を入力し、前記第１の可変ディレイラインのアップダウンカウントを制御する第４の制御信号を前記第１のセレクタに出力する第１のアップダウンカウンタと、前記位相比較器から出力されるアップ信号及びダウン信号と前記カウンタ制御回路から出力される第５の制御信号を入力し、前記第２の可変ディレイラインのアップダウンカウントを制御する第６の制御信号を前記第２のセレクタに出力する第２のアップダウンカウンタと有し、前記第１の制御信号は、前記第６の制御信号がある値Ｍ＝Ｘ（ただし、Ｘは０（ゼロ）からｍ−１の範囲のいずれか）からＭ＝Ｘ＋１に変化するときに前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように制御し、前記第２の制御信号は、前記第６の制御信号がある値Ｍ＝Ｘ＋１からＭ＝Ｘに変化するときに前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように制御する発振制御回路と、
を具備することを特徴とするＰＬＬ回路。 There are n first delays (where n is an integer equal to or greater than 1) cascaded, and a first variable delay line that variably outputs a delay value under the control of the first selector, and m second delays ( (Where m is an integer of 1 or more) cascaded, and a second variable delay line that variably outputs a delay value under the control of the second selector, and two inputs provided on the output side of the first variable delay line An AND circuit, an output side of the second variable delay line is connected to an input side of the first variable delay line, an oscillation output signal is output from the 2-input AND circuit, and the oscillation output signal is A digitally controlled oscillator fed back to the first delay of the first variable delay line;
A counter control circuit for inputting first and second control signals; an up signal and a down signal output from a phase comparator; and a third control signal output from the counter control circuit; A first up / down counter for outputting a fourth control signal for controlling an up / down count of the variable delay line to the first selector; an up signal and a down signal output from the phase comparator; and the counter control circuit. And a second up / down counter that inputs a fifth control signal output from the first control signal and outputs a sixth control signal for controlling an up / down count of the second variable delay line to the second selector. The first control signal has a value M = X (where X is in the range from 0 (zero) to m−1) to M = X + 1, where the sixth control signal is. The delay signal output from the first variable delay line is controlled so as to overlap with an arbitrary width, and the second control signal is a value of the sixth control signal from a certain value M = X + 1 to M = An oscillation control circuit that controls the delay signal output from the first variable delay line so as to overlap with an arbitrary width when changing to X;
A PLL circuit comprising:

ｎ個（ただし、ｎは１以上の整数）の第１のディレイからなるディレイ値を可変出力する第１の可変ディレイラインと、ｍ個（ただし、ｍは１以上の整数）の第２のディレイからなるディレイ値を可変出力する第２の可変ディレイラインとを有し、前記第２の可変ディレイラインの出力側が前記第１の可変ディレイラインの入力側に接続され、発振出力信号を出力するデジタル制御発振器と、位相比較器から出力されるアップ信号及びダウン信号と第１及び第２の制御信号とを入力し、前記第１の可変ディレイラインのアップダウンカウントを制御する第３の制御信号と前記第２の可変ディレイラインのアップダウンカウントを制御する第４の制御信号とを前記デジタル制御発振器に出力する発振制御回路とを備えるＰＬＬ回路を構成する可変ディレイラインの制御方法であって、
前記デジタル制御発振器のアップカウントでの動作で、前記第２のディレイの数がＭ＝Ｘ（ただし、Ｘは０（ゼロ）からｍ−１の範囲のいずれか）で、前記第１のディレイの数がＮ＝ｎ（Ｍａｘ）の状態から、前記第２のディレイの数がＭ＝Ｘ＋１への変更が生じた場合、
予め算出された複数の条件から最適な条件を選択するステップと、
前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように、第１のディレイの数をＮ＝ｎ（Ｍａｘ）から任意の値に変更するステップと、
第１のディレイの数を前記任意の値よりも１つアップカウントするステップと、
を具備し、
前記デジタル制御発振器のダウンカウントでの動作で、前記第２のディレイの数がＭ＝Ｘ＋１で、前記第１のディレイの数がＮ＝０（ゼロ）の状態から、前記第２のディレイの数がＭ＝Ｘへの変更が生じた場合、
予め算出された複数の条件から最適な条件を選択するステップと、
前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように、第１のディレイの数をＮ＝０（ゼロ）から任意の値に変更するステップと、
第１のディレイの数を前記任意の値よりも１つダウンカウントするステップと、
を具備することを特徴とするＰＬＬ回路を構成する可変ディレイラインの制御方法。 A first variable delay line for variably outputting a delay value composed of n first (where n is an integer equal to or greater than 1) first delay, and m (where m is an integer greater than or equal to 1) second delay And a second variable delay line that variably outputs a delay value comprising: a second variable delay line connected to an input side of the first variable delay line and outputting an oscillation output signal A control oscillator, a third control signal for inputting an up signal and a down signal output from the phase comparator, a first control signal and a second control signal, and controlling an up / down count of the first variable delay line; A PLL circuit comprising an oscillation control circuit that outputs a fourth control signal for controlling the up / down count of the second variable delay line to the digitally controlled oscillator is possible. A method of controlling a delay line,
In the operation of the digitally controlled oscillator with an up-count, the number of the second delay is M = X (where X is in the range of 0 (zero) to m−1), and the first delay When the number of the second delays is changed from M = X + 1 to the number N = n (Max),
Selecting an optimum condition from a plurality of pre-calculated conditions;
Changing the number of first delays from N = n (Max) to an arbitrary value so that the delay signals output from the first variable delay line overlap with each other at an arbitrary width;
Counting up the number of first delays by one from the arbitrary value;
Comprising
From the state in which the number of the second delays is M = X + 1 and the number of the first delays is N = 0 (zero) in the down-counting operation of the digitally controlled oscillator, the number of the second delays Is changed to M = X,
Selecting an optimum condition from a plurality of pre-calculated conditions;
Changing the number of first delays from N = 0 (zero) to an arbitrary value so that the delay signals output from the first variable delay line overlap with each other at an arbitrary width;
Counting down the number of first delays by one from the arbitrary value;
A control method for a variable delay line constituting a PLL circuit.