JP2007295182A - Pll circuit and method for controlling variable delay line constituting the same - Google Patents
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Abstract
Description
本発明は、可変ディレイラインを有するPLL(Phase Locked Loop)回路に関する。 The present invention relates to a PLL (Phase Locked Loop) circuit having a variable delay line.
近年、電子機器の高機能化・多機能化の進展に伴い、情報機器やコンピュータなどに、多数のシステム機能を同一チップ上に集積し、ディジタル信号により動作するシステムLSIやメモリ、論理回路、アナログ回路などを同一チップに搭載したSoC(System on a chip)などが多用されている。システムLSIやSoCの内部には、外部クロック信号との同期や各種信号処理の基準信号用として、内部クロック信号を生成するPLL回路が設けられている。 In recent years, with the advancement of high-function and multi-functional electronic devices, many system functions are integrated on the same chip in information devices and computers, and system LSIs, memories, logic circuits, analogs that operate with digital signals SoC (System on a chip) with a circuit mounted on the same chip is often used. A PLL circuit that generates an internal clock signal is provided inside the system LSI or SoC for synchronization with an external clock signal or for a reference signal for various signal processing.
PLL回路は外部からの入力信号に位相同期した信号を出力する負帰還制御ループ構造の回路であり、PLL回路には、位相比較器、チャージポンプ回路、LPF(Low Pass Filter)、電圧制御発振器(Voltage Controlled Oscillator)、クロックドライバ、及び分周器から構成されるアナログPLL回路と、位相比較器、発振制御回路、デジタル制御発振器(遅延制御発振器;Delay Controlled Oscillator とも呼称する)、クロックドライバ、及び分周器から構成されるデジタルPLL回路とがある。デジタルPLL回路は、デジタル制御発振器に設けられている複数のディレイからなる可変ディレイラインを用いてデジタル的にディレイ値を設定し、発振制御を行っている(例えば、特許文献1参照。)。 The PLL circuit has a negative feedback control loop structure that outputs a signal that is phase-synchronized with an external input signal. The PLL circuit includes a phase comparator, a charge pump circuit, an LPF (Low Pass Filter), a voltage controlled oscillator ( Analog PLL circuit composed of Voltage Controlled Oscillator), Clock Driver, and Frequency Divider, Phase Comparator, Oscillation Control Circuit, Digitally Controlled Oscillator (also called Delay Controlled Oscillator), Clock Driver, and Divider There is a digital PLL circuit composed of a frequency divider. The digital PLL circuit digitally sets a delay value using a variable delay line including a plurality of delays provided in a digitally controlled oscillator, and performs oscillation control (see, for example, Patent Document 1).
ところが、特許文献1などに記載されるデジタルPLL回路のディレイを構成する各素子は、例えば、シリコン基板上のトランジスタやキャパシタを用いているので、製造バラツキ、温度依存性、及び電圧依存性を有する。このため、常に一定なディレイ値とはならず、デジタル制御発振器から出力される出力信号は単調増加或いは単調減少の破綻、又は大きな刻み幅での出力変更になる可能性がある。この場合、出力信号の連続性が失われたり、制御信号の切り替えでジッタが発生する問題点がある。
本発明は、任意の幅で重なり合う発振レンジの設定ができ、ジッタの発生を抑制できるPLL回路及びPLL回路を構成する可変ディレイラインの制御方法を提供することにある。 An object of the present invention is to provide a PLL circuit that can set an oscillation range that overlaps with an arbitrary width and can suppress the occurrence of jitter, and a method for controlling a variable delay line that constitutes the PLL circuit.
上記目的を達成するために、本発明の一態様のPLL回路は、n個(ただし、nは1以上の整数)の第1のディレイを有し、ディレイ値を可変出力する第1の可変ディレイラインと、m個(ただし、mは1以上の整数)の第2のディレイを有し、ディレイ値を可変出力する第2の可変ディレイラインとを備え、前記第2の可変ディレイラインの出力側が前記第1の可変ディレイラインの入力側に接続され、発振出力信号を出力するデジタル制御発振器と、位相比較器から出力されるアップ信号及びダウン信号と第1及び第2の制御信号とを入力し、前記第1の可変ディレイラインのアップダウンカウントを制御する第3の制御信号と前記第2の可変ディレイラインのアップダウンカウントを制御する第4の制御信号とを前記デジタル制御発振器に出力し、前記第1の制御信号は、前記第4の制御信号がある値M=X(ただし、Xは0(ゼロ)からm−1の範囲のいずれか)からM=X+1に変化するときに前記第1の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように制御し、前記第2の制御信号は、前記第4の制御信号がある値M=X+1からM=Xに変化するときに前記第1の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように制御する発振制御回路とを具備することを特徴とする。 In order to achieve the above object, a PLL circuit of one embodiment of the present invention includes a first variable delay having n (where n is an integer equal to or greater than 1) first delays, and variably outputting a delay value. And a second variable delay line having m (where m is an integer equal to or greater than 1) second delay and variably outputting a delay value, the output side of the second variable delay line being A digitally controlled oscillator connected to the input side of the first variable delay line and outputting an oscillation output signal; an up signal and a down signal output from a phase comparator; and first and second control signals are input. The digitally controlled oscillation includes a third control signal for controlling the up / down count of the first variable delay line and a fourth control signal for controlling the up / down count of the second variable delay line. The first control signal changes from a certain value M = X (where X is in the range of 0 (zero) to m−1) to M = X + 1. Sometimes the delay signals output from the first variable delay line are controlled to overlap each other with an arbitrary width, and the second control signal has a value M = X + 1 to M = X from the fourth control signal. And an oscillation control circuit that controls a delay signal output from the first variable delay line so as to overlap with an arbitrary width.
更に、上記目的を達成するために、本発明の一態様のPLL回路を構成する可変ディレイラインの制御方法は、n個(ただし、nは1以上の整数)の第1のディレイからなるディレイ値を可変出力する第1の可変ディレイラインと、m個(ただし、mは1以上の整数)の第2のディレイからなるディレイ値を可変出力する第2の可変ディレイラインとを有し、前記第2の可変ディレイラインの出力側が前記第1の可変ディレイラインの入力側に接続され、発振出力信号を出力するデジタル制御発振器と、位相比較器から出力されるアップ信号及びダウン信号と第1及び第2の制御信号とを入力し、前記第1の可変ディレイラインのアップダウンカウントを制御する第3の制御信号と前記第2の可変ディレイラインのアップダウンカウントを制御する第4の制御信号とを前記デジタル制御発振器に出力する発振制御回路とを備えるPLL回路を構成する可変ディレイラインの制御方法であって、前記デジタル制御発振器のアップカウントでの動作で、前記第2のディレイの数がM=X(ただし、Xは0(ゼロ)からm−1の範囲のいずれか)で、前記第1のディレイの数がN=n(Max)の状態から、前記第2のディレイの数がM=X+1への変更が生じた場合、予め算出された複数の条件から最適な条件を選択するステップと、前記第1の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように、第1のディレイの数をN=n(Max)から任意の値に変更するステップと、第1のディレイの数を前記任意の値よりも1つアップカウントするステップとを具備し、前記デジタル制御発振器のダウンカウントでの動作で、前記第2のディレイの数がM=X+1で、前記第1のディレイの数がN=0(ゼロ)の状態から、前記第2のディレイの数がM=Xへの変更が生じた場合、予め算出された複数の条件から最適な条件を選択するステップと、前記第1の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように、第1のディレイの数をN=0(ゼロ)から任意の値に変更するステップと、第1のディレイの数を前記任意の値よりも1つダウンカウントするステップとを具備することを特徴とする。 Furthermore, in order to achieve the above object, a method for controlling a variable delay line that constitutes a PLL circuit according to one aspect of the present invention includes a delay value composed of n first delays (where n is an integer equal to or greater than 1). And a second variable delay line that variably outputs a delay value composed of m (where m is an integer equal to or greater than 1) second delay, An output side of the second variable delay line is connected to an input side of the first variable delay line, a digitally controlled oscillator that outputs an oscillation output signal, an up signal and a down signal output from the phase comparator, and the first and first signals; 2 control signal is input, and the third control signal for controlling the up / down count of the first variable delay line and the up / down count of the second variable delay line are controlled. A control method of a variable delay line constituting a PLL circuit comprising an oscillation control circuit that outputs a fourth control signal to the digitally controlled oscillator, wherein the digitally controlled oscillator operates at an up-count. From the state where the number of delays of 2 is M = X (where X is in the range of 0 (zero) to m−1) and the number of first delays is N = n (Max), When the number of delays of 2 is changed to M = X + 1, a step of selecting an optimum condition from a plurality of pre-calculated conditions, and a delay signal output from the first variable delay line are arbitrarily set. A step of changing the number of first delays from N = n (Max) to an arbitrary value so as to overlap in width, and a step of counting up the number of first delays by one from the arbitrary value. In the operation of the digitally controlled oscillator with the down-count, the second delay number is M = X + 1, and the first delay number is N = 0 (zero). When the number of delays is changed to M = X, a step of selecting an optimum condition from a plurality of pre-calculated conditions, and a delay signal output from the first variable delay line with an arbitrary width A step of changing the number of first delays from N = 0 (zero) to an arbitrary value so as to overlap, and a step of counting down the number of first delays by one from the arbitrary value. It is characterized by that.
本発明によれば、任意の幅で重なり合う発振レンジの設定ができ、ジッタの発生を抑制できるPLL回路及びPLL回路を構成する可変ディレイラインの制御方法を提供することができる。 According to the present invention, it is possible to provide a PLL circuit that can set an oscillation range that overlaps with an arbitrary width and can suppress the occurrence of jitter, and a method for controlling a variable delay line that constitutes the PLL circuit.
以下本発明の実施例について図面を参照しながら説明する。 Embodiments of the present invention will be described below with reference to the drawings.
まず、本発明の実施例1に係るPLL回路及びPLL回路を構成する可変ディレイラインの制御方法について、図面を参照して説明する。図1はデジタルPLL(Phase Locked Loop)回路を示すブロック図、図2は発振制御回路を示すブロック図、図3はデジタル制御発振器を示すブロック図である。本実施例では、デジタル制御発振器に2つの可変ディレイラインを設け、この可変ディレイラインの制御用として発振制御回路に2つのアップダウンカウンタを設けている。そして、任意の幅で重なり合う発振レンジの設定用として、デジタルPLL回路外から2つの制御信号を発振制御回路に入力させている。
First, a PLL circuit according to
図1に示すように、デジタルPLL回路10には、位相比較器(PHD;Phase Frequency Detector)1、発振制御回路2、デジタル制御発振器(DCO;Digital Controlled Oscillator)3、クロックドライバ4、及び分周器(Divider)5が設けられている。
As shown in FIG. 1, a
位相比較器1は、外部から入力される周波数f0のリファレンスクロック信号Srefと分周器5から出力される分周信号Sdiv.との位相を比較し、比較結果に応じてアップ信号Sup又はダウン信号Sdnを発生して発振制御回路2に出力する。例えば、周波数f0のリファレンスクロック信号Srefに対して分周器5から出力される分周信号Sdiv.の周波数が低い場合にアップ信号Supを生成し、逆に周波数f0のリファレンスクロック信号Srefに対して分周器5から出力される分周信号Sdiv.の周波数が高い場合にダウン信号Sdnを生成する。
The
発振制御回路2は、位相比較器1とデジタル制御発振器3の間に設けられ、図2に示すようにカウンタ制御回路11、第1のアップダウンカウンタ12、及び第2のアップダウンカウンタ13が設けられている。
The
カウンタ制御回路11は、外部の、例えばプロセッサ或いはCPUなどで生成される制御信号Smup及びSmdnを入力して、第1のアップダウンカウンタ12に制御信号Scc1を、第2のアップダウンカウンタ13に制御信号Scc2をそれぞれ出力する。また、第1のアップダウンカウンタ12から出力される制御信号Scmと第2のアップダウンカウンタ13から出力される制御信号Scnとが帰還入力される。
The
ここで、制御信号Smupとは第1のアップダウンカウンタ12から出力される制御信号Scmが、ある値M=X(ただし、Xは0からm−1の範囲のいずれか)である状態からM=X+1である状態に変化するときに、第1のアップダウンカウンタ12から出力される制御信号Scnがとるべき値を与えるための信号であり、例えば、段階的にアップカウントせずにスキップしてアップカウントが可能となる。制御信号Scc1とは第1のアップダウンカウンタ12に指示するための指示信号である。制御信号Smdnとは制御信号Scmが、ある値M=X+1である状態からM=X(ただし、Xは0からm−1の範囲のいずれか)である状態に変化するときに、第1のアップダウンカウンタ12から出力される制御信号Scnがとるべき値を与えるための信号であり、例えば、段階的にダウンカウントせずにスキップしてダウンカウントが可能となる。制御信号Scc2とは第2のアップダウンカウンタ13に指示するための指示信号である。
Here, the control signal Smup means that the control signal Scm output from the first up / down counter 12 has a certain value M = X (where X is in the range of 0 to m−1). = X + 1 is a signal for giving a value to be taken by the control signal Scn output from the first up / down counter 12 when changing to a state of, for example, skipping without up-counting step by step Up-counting is possible. The control signal Scc1 is an instruction signal for instructing the first up / down counter 12. The control signal Smdn is the first when the control signal Scm changes from a state where a certain value M = X + 1 to a state where M = X (where X is in a range from 0 to m−1). The control signal Scn output from the up / down counter 12 is a signal for giving a value to be taken. For example, the down counting can be performed by skipping without down-counting step by step. The control signal Scc2 is an instruction signal for instructing the second up / down
第1のアップダウンカウンタ12は、アップ信号Sup、ダウン信号Sdn、及び制御信号Scc1を入力し、アップ信号Sup/ダウン信号Sdnに応じてN(N=0、1、2・・・n(Max))ビットのカウント値を設定し、設定した情報を制御信号Scnとしてデジタル制御発振器3に出力する。第2のアップダウンカウンタ13は、アップ信号Sup、ダウン信号Sdn、及び制御信号Scc2を入力し、アップ信号Sup/ダウン信号Sdnに応じてM(M=0、1、2・・・m(Max))ビットのカウント値を設定し、設定した情報を制御信号Scmとしてデジタル制御発振器3に出力する。
The first up / down counter 12 receives the up signal Sup, the down signal Sdn, and the control signal Scc1, and N (N = 0, 1, 2,... N (Max) in accordance with the up signal Sup / down signal Sdn. )) A bit count value is set, and the set information is output to the digitally controlled
デジタル制御発振器3は、発振制御回路2とクロックドライバ4の間に設けられ、図3に示すように、可変ディレイライン部14と2入力AND回路AND1から構成されている。可変ディレイライン部14には可変ディレイラインN21と可変ディレイラインM22が設けられている。可変ディレイラインM22及び可変ディレイラインN21は、発振制御回路から出力される制御信号Scm及びScnにより、そのディレイ値がデジタル的に制御される。
The digitally controlled
可変ディレイラインM22には、m個からなる縦続接続された第2のディレイDM1乃至DMmと第2のセレクタSEL2が設けられている。第2のディレイDM1乃至DMmは、それぞれディレイ値Tmを有し、例えばMOSトランジスタ構成のバッファが用いられる。第2のディレイDM1の一端(図3に示す左側)、第2のディレイDM1と第2のディレイDM2の間、・・・・第2のディレイDMm−1と第2のディレイDMmの間、及び第2のディレイDMmの一端(図3に示す右側)は、それぞれ第2のセレクタSEL2の入力側に接続されている。第2のセレクタSEL2は、制御信号Scmに基づいて、第2のディレイDMがX個(Xは0からmの範囲のいずれか)であるディレイ値Tm×Xを選択して、このディレイ値を可変ディレイライン出力信号Sd2として可変ディレイラインN21の第1のディレイDN1の一端(図3に示す左側)に出力する。 The variable delay line M22 is provided with m second cascaded delays DM1 to DMm and a second selector SEL2. Each of the second delays DM1 to DMm has a delay value Tm. For example, a buffer having a MOS transistor structure is used. One end of the second delay DM1 (left side shown in FIG. 3), between the second delay DM1 and the second delay DM2,... Between the second delay DMm-1 and the second delay DMm, and One end (the right side shown in FIG. 3) of the second delay DMm is connected to the input side of the second selector SEL2. Based on the control signal Scm, the second selector SEL2 selects a delay value Tm × X having X second delays DM (X is in the range of 0 to m), and this delay value is selected. The variable delay line output signal Sd2 is output to one end (the left side shown in FIG. 3) of the first delay DN1 of the variable delay line N21.
可変ディレイラインN21には、n個からなる縦続接続された第1のディレイDN1乃至DNnと第1のセレクタSEL1が設けられている。第1のディレイDN1乃至DNnは、それぞれディレイ値Tnを有し、例えばMOSトランジスタ構成のバッファからなる遅延素子が用いられる。第1のディレイDN1の一端(図3に示す左側)、第1のディレイDN1と第1のディレイDN2の間、・・・・第1のディレイDNn−1と第1のディレイDNnの間、及び第1のディレイDNnの一端(図3に示す右側)は、それぞれ第1のセレクタSEL1の入力側に接続されている。第1のセレクタSEL1は、制御信号Scnに基づいて、第1のディレイDNがY個(Yは0からnの範囲のいずれか)であるディレイ値Tn×Yを選択して、可変ディレイラインM22のディレイ値Tm×Xと可変ディレイラインN21のディレイ値Tn×Yの和であるディレイ値を可変ディレイライン出力信号Sd1として2入力AND回路AND1に出力する。ここで、第2のディレイDM及び第1のディレイDNにバッファを用いているが、遅延容量素子や遅延抵抗素子などを用いてもよい。 The variable delay line N21 is provided with n cascaded first delays DN1 to DNn and a first selector SEL1. Each of the first delays DN1 to DNn has a delay value Tn. For example, a delay element including a buffer having a MOS transistor structure is used. One end of the first delay DN1 (left side shown in FIG. 3), between the first delay DN1 and the first delay DN2,... Between the first delay DNn-1 and the first delay DNn, and One end (the right side shown in FIG. 3) of the first delay DNn is connected to the input side of the first selector SEL1. Based on the control signal Scn, the first selector SEL1 selects a delay value Tn × Y in which the first delay DN is Y (Y is in the range of 0 to n), and the variable delay line M22 A delay value which is the sum of the delay value Tm × X and the delay value Tn × Y of the variable delay line N21 is output as a variable delay line output signal Sd1 to the 2-input AND circuit AND1. Here, although buffers are used for the second delay DM and the first delay DN, a delay capacitance element, a delay resistance element, or the like may be used.
2入力AND回路AND1は、可変ディレイライン出力信号Sd1と発振制御回路2から出力される制御信号Sceとを入力し、発振器出力信号Soscを出力する。発振器出力信号Soscの発振状態と停止状態は、制御信号Sceの“Low”レベル或いは“High”レベルにより制御される。また、発振器出力信号Soscは、可変ディレイラインM22の第2のディレイDM1の一端(図3に示す左側)に帰還信号として入力される。
The 2-input AND circuit AND1 receives the variable delay line output signal Sd1 and the control signal Sce output from the
クロックドライバ4は、デジタル制御発振器3と分周器5の間に設けられ、偶数段縦続接続されたインバータから構成され(ここでは4段構成)、デジタル制御発振器3から出力される発振器出力信号Soscをドライブして出力クロック信号Soutを分周器5及びデジタルPLL回路10外に出力する。
The clock driver 4 is provided between the digitally controlled
分周器5は、クロックドライバ4と位相比較器1の間に設けられ、デジタル制御発振器3出力される発振器出力信号Soscを入力し、発振器出力信号Soscの周波数を1/Lに分周して分周信号Sdivを位相比較器1に出力する。
The
次に、製造バラツキ(プロセス)と動作保証範囲内における温度及び電源電圧を考慮して行ったシミュレーション結果に基づく、可変ディレイラインのディレイ値設定方法について、図4乃至7を参照して説明する。 Next, a delay value setting method for the variable delay line based on the simulation results performed in consideration of manufacturing variation (process) and the temperature and power supply voltage within the operation guarantee range will be described with reference to FIGS.
図4はシミュレーションにより算出した第2のディレイDMの数がX、第1のディレイの数がn(Max)での可変ディレイラインのディレイ値を示す図、図5はシミュレーションにより算出した第2のディレイDMの数がX+1、第1のディレイの数が0(ゼロ)での可変ディレイラインのディレイ値を示す図、図6はシミュレーションにより算出した第2のディレイDMのディレイ値を示す図、図7はディレイの数に対するディレイ値の関係を示す図である。 FIG. 4 shows the delay value of the variable delay line when the number of second delays DM calculated by simulation is X and the number of first delays is n (Max), and FIG. 5 shows the second delay value calculated by simulation. FIG. 6 is a diagram showing the delay value of the variable delay line when the number of delay DMs is X + 1 and the number of first delays is 0 (zero). FIG. 6 is a diagram showing the delay values of the second delay DM calculated by simulation. 7 is a diagram showing the relationship of the delay value to the number of delays.
図4に示すように、シミュレーションにより算出した第2のディレイDMの数がX、第1のディレイDNの数がn(Max)での可変ディレイラインのディレイ値では、横軸に製造バラツキ(プロセス)、温度、電源電圧の3要素を3条件とり、各組に対するディレイ値を縦軸にとっている。 As shown in FIG. 4, in the delay value of the variable delay line where the number of second delays DM calculated by simulation is X and the number of first delays DN is n (Max), the horizontal axis indicates manufacturing variation (process ), Three conditions of temperature and power supply voltage are taken as three conditions, and the delay value for each set is plotted on the vertical axis.
ここで、遅延値が一番小さな値である可変ディレイラインのディレイ値Dbbは、製造バラツキ(プロセス)がベスト条件、温度が動作保証範囲内で一番低い温度、電源電圧が動作保証範囲内で一番高い電圧のときの値である。遅延値が中央値である可変ディレイラインのディレイ値Dbcは、製造バラツキ(プロセス)がセンタ条件、温度が室温、電源電圧がセンタ条件のときの値である。遅延値が一番大きな値である可変ディレイラインのディレイ値Dbwは、製造バラツキ(プロセス)がワースト条件、温度が動作保証範囲内で一番高い温度、電源電圧が動作保証範囲内で一番低い電圧のときの値である。 Here, the delay value Dbb of the variable delay line having the smallest delay value is the best condition in manufacturing variation (process), the lowest temperature within the guaranteed operating range, and the power supply voltage within the guaranteed operating range. This is the value at the highest voltage. The delay value Dbc of the variable delay line whose delay value is the median value is a value when the manufacturing variation (process) is the center condition, the temperature is the room temperature, and the power supply voltage is the center condition. The delay value Dbw of the variable delay line having the largest delay value is the worst condition in manufacturing variation (process), the highest temperature within the guaranteed operating range, and the lowest power supply voltage within the guaranteed operating range. This is the value at the time of voltage.
図5に示すように、シミュレーションにより算出した第2のディレイの数がX+1、第1のディレイDNの数が0(ゼロ)での可変ディレイラインのディレイ値では、横軸に製造バラツキ(プロセス)、温度、電源電圧の3要素を3条件とり、各組に対するディレイ値を縦軸にとっている。 As shown in FIG. 5, in the delay value of the variable delay line when the number of second delays calculated by simulation is X + 1 and the number of first delays DN is 0 (zero), the horizontal axis indicates manufacturing variation (process). The three elements of temperature, power supply voltage are taken as three conditions, and the delay value for each set is plotted on the vertical axis.
ここで、遅延値が一番小さな値である可変ディレイラインのディレイ値Dabは、製造バラツキ(プロセス)がベスト条件、温度が動作保証範囲内で一番低い温度、電源電圧が動作保証範囲内で一番高い電圧のときの値である。遅延値が中央値である可変ディレイラインのディレイ値Dacは、製造バラツキ(プロセス)がセンタ条件、温度が室温、電源電圧がセンタ条件のときの値である。遅延値が一番大きな値である可変ディレイラインのディレイ値Dawは、製造バラツキ(プロセス)がワースト条件、温度が動作保証範囲内で一番高い温度、電源電圧が動作保証範囲内で一番低い電圧のときの値である。 Here, the delay value Dab of the variable delay line having the smallest delay value is the best condition in manufacturing variation (process), the lowest temperature within the guaranteed operating range, and the power supply voltage within the guaranteed operating range. This is the value at the highest voltage. The delay value Dac of the variable delay line whose delay value is the median value is a value when the manufacturing variation (process) is the center condition, the temperature is the room temperature, and the power supply voltage is the center condition. The delay value Daw of the variable delay line having the largest delay value is the worst condition for manufacturing variation (process), the highest temperature within the guaranteed operating range, and the lowest power supply voltage within the guaranteed operating range. This is the value at the time of voltage.
図6に示すように、シミュレーションにより算出した第2のディレイのディレイ値では、横軸に製造バラツキ(プロセス)、温度、電源電圧の3要素を3条件とり、各組に対するディレイ値を縦軸にとっている。 As shown in FIG. 6, in the delay value of the second delay calculated by simulation, the horizontal axis represents three conditions of manufacturing variation (process), temperature, and power supply voltage, and the vertical axis represents the delay value for each set. Yes.
ここで、遅延値が一番小さな値であるディレイMのディレイ値Mbは、製造バラツキ(プロセス)がベスト条件、温度が動作保証範囲内で一番低い温度、電源電圧が動作保証範囲内で一番高い電圧のときの値である。遅延値が中央値であるディレイMのディレイ値Mcは、製造バラツキ(プロセス)がセンタ条件、温度が室温、電源電圧がセンタ条件のときの値である。遅延値が一番大きな値であるディレイMのディレイ値Mwは、製造バラツキ(プロセス)がワースト条件、温度が動作保証範囲内で一番高い温度、電源電圧が動作保証範囲内で一番低い電圧のときの値である。 Here, the delay value Mb of the delay M, which has the smallest delay value, has the best manufacturing variation (process), the lowest temperature within the guaranteed operating range, and the power supply voltage within the guaranteed operating range. This is the value at the highest voltage. The delay value Mc of the delay M having a median delay value is a value when the manufacturing variation (process) is the center condition, the temperature is the room temperature, and the power supply voltage is the center condition. The delay value Mw of the delay M having the largest delay value is the worst condition for manufacturing variation (process), the highest temperature within the guaranteed operating range, and the lowest voltage within the guaranteed operating range. This is the value when.
図7に示すように、ディレイの数に対するディレイ値の関係では、第2のディレイDMの数M=XとM=X+1でのベスト条件、センタ条件、及びワースト条件の傾きはそれぞれ同一である。第2のディレイDMのディレイ値は、Mw>Mc>Mbである。 As shown in FIG. 7, in the relationship of the delay value with respect to the number of delays, the slopes of the best condition, the center condition, and the worst condition are the same when the number of second delays DM is M = X and M = X + 1. The delay value of the second delay DM is Mw> Mc> Mb.
ここで、制御信号Scmの値が±1(アップ或いはダウンカウント)される時に、1サイクル当りの出力変動をTn×2以内する為には、
Dbb≧Dab・・・・・・・・・・・・・・・・・・・・・・・・・・式(1)
Dbw≧Daw・・・・・・・・・・・・・・・・・・・・・・・・・・式(2)
となるように設定する必要がある。
Here, in order to keep the output fluctuation per cycle within Tn × 2 when the value of the control signal Scm is ± 1 (up or down count),
Dbb ≧ Dab ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ Formula (1)
Dbw ≧ Daw ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ Formula (2)
It is necessary to set so that
このため、ベスト条件、センタ条件、及びワースト条件のディレイ値が、それぞれ第2のディレイDMの数MがXからX+1(アップカウント)或いはX+1からX(ダウンカウント)変化するときに、可変ディレイラインのディレイ値は、Dbb>Dab、Dbw>Dawの場合重なり合い(1つ以上のディレイ値を共有化)、Dbb=Dab、Dbw=Dawの場合でも重なり合う(1つのディレイ値を共有化)。即ち、制御信号Scmの値が変更された後でも制御信号Scnの値を任意に選択できる構成となっているので、動作保証範囲内において可変ディレイラインのディレイ値の刻み幅をTn以内で維持することができる。ここでは(図7では)、可変ディレイラインのディレイ値はDbb=Dab、Dbw=Dawに設定されている。 Therefore, the delay values under the best condition, the center condition, and the worst condition are variable delay lines when the number M of the second delay DM changes from X to X + 1 (up count) or X + 1 to X (down count), respectively. The delay values overlap when Dbb> Dab and Dbw> Daw (one or more delay values are shared), and overlap even when Dbb = Dab and Dbw = Daw (share one delay value). That is, since the value of the control signal Scn can be arbitrarily selected even after the value of the control signal Scm is changed, the step size of the delay value of the variable delay line is maintained within Tn within the guaranteed operation range. be able to. Here (in FIG. 7), the delay value of the variable delay line is set to Dbb = Dab and Dbw = Daw.
次に、デジタル制御発振器の動作について図8乃至13を参照して説明する。図8はデジタル制御発振器のアップカウントでの動作を示すタイミングチャート、図9はデジタル制御発振器のアップカウントでの動作におけるディレイの数に対するディレイ値の関係を示す図、図10はデジタル制御発振器のダウンカウントでの動作を示すタイミングチャート、図11はデジタル制御発振器のダウンカウントでの動作におけるディレイの数に対するディレイ値の関係を示す図である。 Next, the operation of the digitally controlled oscillator will be described with reference to FIGS. FIG. 8 is a timing chart showing the operation of the digitally controlled oscillator at the upcount, FIG. 9 is a diagram showing the relationship of the delay value to the number of delays in the operation of the digitally controlled oscillator, and FIG. FIG. 11 is a diagram showing the relationship of the delay value with respect to the number of delays in the down-counting operation of the digitally controlled oscillator.
図8及び図9に示すように、デジタル制御発振器のアップカウントでの動作において発振器出力信号の周波数fを、
f≒1/(Dbc×2)・・・・・・・・・・・・・・・・・・式(3)
に設定した状態で、第2のディレイDMの数MがX、第1のディレイDNの数Nがn(Max)の状態から第2のディレイDMの数MがX+1への変更が生じた場合、デジタル制御発振器3はデジタル制御発信器の状態がセンタ条件に近いと判断し、まず、第2のディレイDMの数Mの変更と同時に第1のディレイDNの数をN=n(Max)からN=5へ変更させる。さらに必要に応じて、第1のディレイDNの数NをN=5からN=6へアップカウントする。
As shown in FIGS. 8 and 9, the frequency f of the oscillator output signal in the operation at the up-count of the digitally controlled oscillator is set as follows.
f≈1 / (Dbc × 2) ........... Formula (3)
When the number M of the second delay DM is X and the number N of the first delay DN is n (Max), the number M of the second delay DM is changed to X + 1. The digitally controlled
図10及び図11に示すように、デジタル制御発振器のダウンカウントでの動作において発振器出力信号の周波数fを、
f≒1/(Dac×2)・・・・・・・・・・・・・・・・・式(4)
に設定した状態で、第2のディレイDMの数MがX+1、第1のディレイDNの数Nが0(ゼロ)の状態からディレイMの数がXへの変更が生じた場合、デジタル制御発振器3はデジタル制御発信器の状態がセンタ条件に近いと判断し、まず、第2のディレイDMの数Mの変更と同時に第1のディレイDNの数NをN=0(ゼロ)からN=n−2へ変更させる。さらに必要に応じて、第1のディレイDNの数NをN=n−2からN=n−3へダウンカウントする。
As shown in FIGS. 10 and 11, the frequency f of the oscillator output signal in the operation of the digitally controlled oscillator in the down count is
f ≒ 1 / (Dac × 2) ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ Formula (4)
When the number M of the second delays DM is X + 1 and the number N of the first delays DN is 0 (zero) and the number of the delays M is changed to X, the digitally controlled
次に、制御信号Smup及びSmdnの設定について図12及び図13を参照して説明する。図12は外部から入力される制御信号に対するディレイ値とディレイの変更先を示す図、図13はデジタル制御発振器の動作におけるディレイの数に対するディレイ値の関係を示す図である。 Next, setting of the control signals Smup and Smdn will be described with reference to FIGS. FIG. 12 is a diagram illustrating a delay value for a control signal input from the outside and a change destination of the delay, and FIG.
図12に示すように、外部から入力される制御信号に対するディレイ値とディレイの変更先については、製造バラツキ(プロセス)、温度、及び電源電圧の条件(条件A、B、C、D、E・・・・・・)及び制御信号Scmの値Mに対応した制御信号Scnの値Nの0(ゼロ)でのディレイ値及び制御信号Scnの値Nのn(Max)でのディレイ値と、制御信号Scmの値Mが変わったときに変更先の制御信号Scnの値Nの値を予め用意しておく。例えば、制御信号Scmの値Mが2で、条件Eの場合、ダウンカウント動作では制御信号Scnの値Nの0(ゼロ)でのディレイ値がd2E0で、制御信号Scmの値Mの変化時に制御信号Scnの値Nの変更先はN2E0であり、アップカウント動作では制御信号Scnの値Nのn(Max)でのディレイ値がd2Emaxで、制御信号Scmの値Mの変化時に制御信号Scnの値Nの変更先はN2Emaxとなる。なお、図12に示すデータは、設計段階でのシミュレーションでの算出、或いは製品の量産前のサンプル評価よる実測にて求められる。 As shown in FIG. 12, with respect to the delay value for the control signal input from the outside and the change destination of the delay, the manufacturing variation (process), temperature, and power supply voltage conditions (conditions A, B, C, D, E · ..) And the delay value at 0 (zero) of the value N of the control signal Scn corresponding to the value M of the control signal Scm and the delay value at n (Max) of the value N of the control signal Scn, and the control When the value M of the signal Scm changes, the value N of the control signal Scn to be changed is prepared in advance. For example, when the value M of the control signal Scm is 2 and the condition E, in the down-count operation, the delay value at 0 (zero) of the value N of the control signal Scn is d2E0, and the control is performed when the value M of the control signal Scm changes. The change destination of the value N of the signal Scn is N2E0. In the up-counting operation, the delay value at the value N (Max) of the control signal Scn is d2Emax. The change destination of N is N2Emax. Note that the data shown in FIG. 12 is obtained by calculation in a simulation at the design stage or by actual measurement by sample evaluation before mass production of a product.
図13に示すように、例えば、発振器出力信号Soscの期待周波数fがf≒1/(d2Cmax×2)であった場合、PLLのロック時にMが変更されるのは条件CでM=2からM=3への変更であり、この時、制御信号Scmの値Mの変更と同時に制御信号Scnの値NをN=n(Max)からN=N2Cmaxに変更するように、第1のアップダウンカウンタ12及び第2のアップダウンカウンタ13を制御する。 As shown in FIG. 13, for example, when the expected frequency f of the oscillator output signal Sosc is f≈1 / (d2Cmax × 2), M is changed when the PLL is locked under the condition C from M = 2 M = 3. At this time, the first up / down operation is performed so that the value N of the control signal Scn is changed from N = n (Max) to N = N2Cmax simultaneously with the change of the value M of the control signal Scm. The counter 12 and the second up / down counter 13 are controlled.
上述したように、本実施例のPLL回路及びPLL回路では、位相比較器1、発振制御回路2、デジタル制御発振器3、クロックドライバ4、及び分周器5が設けられている。発振制御回路2には、カウンタ制御回路11、第1のアップダウンカウンタ12、及び第2のアップダウンカウンタ13が設けられている。デジタル制御発振器3は、可変ディレイライン部14と2入力AND回路AND1から構成されている。可変ディレイライン部14にはn個縦続接続された第1のディレイDN1乃至DNnからなる可変ディレイラインN21とm個縦続接続された第2のディレイDM1乃至DMmからなる可変ディレイラインM22が設けられている。可変ディレイラインM22及び可変ディレイラインN21は、発振制御回路2から出力される制御信号Scm及びScnにより、そのディレイ値がデジタル的に制御される。カウンタ制御回路11は、制御信号Scmが、ある値M=Xである状態からM=X+1である状態に変化するときに、制御信号Scnが段階的にアップカウントせずに、例えばスキップしてアップカウントが可能となる制御信号Smupと、御信号Scmが、ある値M=X+1である状態からM=Xである状態に変化するときに、制御信号Scnが段階的にダウンカウントせずに、例えばスキップしてダウンカウントが可能となる制御信号Smdnとを入力する。このため、可変ディレイラインから出力されるディレイ信号は製造バラツキ、温度、及び電源電圧などの変動によらず任意の幅で重なり合う。
As described above, in the PLL circuit and the PLL circuit of this embodiment, the
したがって、デジタル制御発振器から出力される出力信号は、動作保証範囲内で常に単調増加或いは単調減少となり、出力信号の連続性を維持でき、制御信号の切り替えでのジッタ発生を抑制することができる。 Therefore, the output signal output from the digitally controlled oscillator is always monotonously increased or decreased within the guaranteed operation range, so that the continuity of the output signal can be maintained and the occurrence of jitter when the control signal is switched can be suppressed.
なお、本実施例では、製造バラツキ(プロセス)、温度、電源電圧の3要素を3条件に設定し、ディレイ値をシミュレーションにて算出しているが、必ずしもこの条件に限定されるものではなく、例えば、3条件を4条件以上或いは2条件に設定してもよい。また、要素についても適宜変更してもよい。 In this embodiment, the three elements of manufacturing variation (process), temperature, and power supply voltage are set to three conditions, and the delay value is calculated by simulation. However, the present invention is not necessarily limited to these conditions. For example, three conditions may be set to four or more conditions or two conditions. Moreover, you may change suitably also about an element.
次に、本発明の実施例2に係るPLL回路について、図面を参照して説明する。図14はデジタル制御発振器を示すブロック図である。本実施例では、m個からなる縦続接続された可変ディレイラインの代わりに、ディレイMループ回数制御回路を用いて第2のディレイを所定回数ループさせてから出力している。
Next, a PLL circuit according to
以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。 In the following, the same components as those in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted, and only different portions are described.
図14に示すように、デジタル制御発振器3aは可変ディレイライン部14aと2入力AND回路AND1から構成されている。可変ディレイライン部14aには可変ディレイラインN21と可変ディレイラインM22aが設けられている。可変ディレイラインM22a及び可変ディレイラインN21は、発振制御回路から出力される制御信号Scm及びScnにより、そのディレイ値がデジタル的に制御される。
As shown in FIG. 14, the digitally controlled
可変ディレイラインM22aには、ディレイMループ回数制御回路23と第2のディレイDMが設けられている。第2のディレイDMは、一端(図14に示す右側)がディレイMループ回数制御回路23の出力側に接続され、他端(図14に示す左側)がディレイMループ回数制御回路23の入力側に接続されている。ディレイMループ回数制御回路23は、発振制御回路2から出力される制御信号Scmに基づいて、ループ演算を行い第2のディレイDMのディレイ値Tmに対してTm×X(Xは0からmの範囲のいずれか)遅延させた信号である可変ディレイライン出力信号Sd2を可変ディレイラインN21の第1のディレイDN1の一端(図14に示す左側)に出力する。ディレイDMは、例えばMOSトランジスタ構成のバッファからなる遅延素子が用いられる。
The variable delay line M22a is provided with a delay M loop
可変ディレイラインN21の第1のセレクタSEL1は、制御信号Scnに基づいて、第1のディレイDNがY個(Yは0からnの範囲のいずれか)であるディレイ値Tn×Yを選択して、可変ディレイラインM22aのディレイ値Tm×Xと可変ディレイラインN21のディレイ値Tn×Yの和であるディレイ値を可変ディレイライン出力信号Sd1として2入力AND回路AND1に出力する。 Based on the control signal Scn, the first selector SEL1 of the variable delay line N21 selects a delay value Tn × Y having Y first delays DN (Y is in the range of 0 to n). A delay value that is the sum of the delay value Tm × X of the variable delay line M22a and the delay value Tn × Y of the variable delay line N21 is output to the 2-input AND circuit AND1 as the variable delay line output signal Sd1.
2入力AND回路AND1は、可変ディレイライン出力信号Sd1と発振制御回路2から出力される制御信号Sceとを入力し、発振器出力信号Soscを出力する。発振器出力信号Soscの発振状態と停止状態は、制御信号Sceの“Low”レベル或いは“High”レベルにより制御される。また、発振器出力信号Soscは、可変ディレイラインM22aのディレイMループ回数制御回路23に帰還信号として入力される。
The 2-input AND circuit AND1 receives the variable delay line output signal Sd1 and the control signal Sce output from the
上述したように、本実施例のPLL回路では、デジタル制御発振器3aは、可変ディレイライン部14aと2入力AND回路AND1から構成されている。可変ディレイライン部14aにはn個縦続接続された第1のディレイDN1乃至DNnからなる可変ディレイラインN21とディレイMループ回数制御回路23及び第2のディレイDMから構成される可変ディレイラインM22aが設けられている。ディレイMループ回数制御回路23は、発振制御回路2から出力される制御信号Scmに基づいて、ループ演算してディレイ値Tm×X(Xは0からmの範囲のいずれか)遅延させた信号を出力する。可変ディレイラインM22a及び可変ディレイラインN21は、発振制御回路2から出力される制御信号Scm及びScnにより、そのディレイ値がデジタル的に制御される。カウンタ制御回路11は、制御信号Scmがある値M=Xである状態からM=X+1である状態に変化するときに、制御信号Scnが段階的にアップカウントせずに、例えばスキップしてアップカウントが可能となる制御信号Smupと、御信号Scmがある値M=X+1である状態からM=Xである状態に変化するときに、制御信号Scnが段階的にダウンカウントせずに、例えばスキップしてダウンカウントが可能となる制御信号Smdnとを入力する。このため、可変ディレイラインから出力されるディレイ信号は製造バラツキ、温度、及び電源電圧などの変動によらず任意の幅で重なり合う。
As described above, in the PLL circuit according to the present embodiment, the digitally controlled
したがって、デジタル制御発振器から出力される出力信号は、動作保証範囲内で常に単調増加或いは単調減少となり、出力信号の連続性を維持でき、制御信号の切り替えでのジッタ発生を抑制することができる。また、可変ディレイラインM22a内の第2のディレイの数を削減することができ、実施例1よりも回路面積を減少させることができる。 Therefore, the output signal output from the digitally controlled oscillator is always monotonously increased or decreased within the guaranteed operation range, so that the continuity of the output signal can be maintained and the occurrence of jitter when the control signal is switched can be suppressed. Also, the number of second delays in the variable delay line M22a can be reduced, and the circuit area can be reduced as compared with the first embodiment.
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。 The present invention is not limited to the above-described embodiments, and various modifications may be made without departing from the spirit of the invention.
例えば、実施例2では、可変ディレイラインMをディレイループ回数制御回路と第2のディレイから構成し、可変ディレイラインNをn個縦続接続した第1のディレイとセレクタから構成しているが、可変ディレイラインM及び可変ディレイラインNをディレイループ回数制御回路とディレイから構成してもよい。 For example, in the second embodiment, the variable delay line M includes a delay loop number control circuit and a second delay, and includes a first delay and a selector in which n variable delay lines N are connected in cascade. The delay line M and the variable delay line N may be composed of a delay loop number control circuit and a delay.
本発明は、以下の付記に記載されているような構成が考えられる。
(付記1) n個(ただし、nは1以上の整数)の第1のディレイからなるディレイ値を可変出力する第1の可変ディレイラインと、m個(ただし、mは1以上の整数)の第2のディレイからなるディレイ値を可変出力する第2の可変ディレイラインとを有し、前記第2の可変ディレイラインの出力側が前記第1の可変ディレイラインの入力側に接続され、発振出力信号を出力するデジタルデジタル制御発振器と、位相比較器から出力されるアップ信号及びダウン信号と第1及び第2の制御信号とを入力し、前記第1の可変ディレイラインのアップダウンカウントを制御する第3の制御信号と前記第2の可変ディレイラインのアップダウンカウントを制御する第4の制御信号とを前記デジタル制御発振器に出力する発振制御回路とを備えるPLL回路を構成する可変ディレイラインの制御方法であって、前記デジタル制御発振器のアップカウントでの動作で、前記第2のディレイの数がM=X(ただし、Xは0(ゼロ)からm−1の範囲のいずれか)で、前記第1のディレイの数がN=n(Max)の状態から、前記第2のディレイの数がM=X+1への変更が生じた場合、予め算出された複数の条件から最適な条件を選択するステップと、予め作成された前記第1及び第2の制御信号に対するディレイ値とディレイの変更先情報に基づいて、前記第1の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように、第1のディレイの数をN=n(Max)から任意の値に変更するステップと、第1のディレイの数を前記任意の値よりも1つアップカウントするステップとを具備し、前記デジタル制御発振器のダウンカウントでの動作で、前記第2のディレイの数がM=X+1で、前記第1のディレイの数がN=0(ゼロ)の状態から、前記第2のディレイの数がM=Xへの変更が生じた場合、予め算出された複数の条件から最適な条件を選択するステップと、予め作成された前記第1及び第2の制御信号に対するディレイ値とディレイの変更先情報に基づいて、前記第1の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように、第1のディレイの数をN=0(ゼロ)から任意の値に変更するステップと、第1のディレイの数を前記任意の値よりも1つダウンカウントするステップとを具備するPLL回路を構成する可変ディレイラインの制御方法。
The present invention can be configured as described in the following supplementary notes.
(Supplementary note 1) A first variable delay line that variably outputs a delay value consisting of n (where n is an integer equal to or greater than 1) first delay, and m (where m is an integer greater than or equal to 1) A second variable delay line that variably outputs a delay value composed of a second delay, the output side of the second variable delay line being connected to the input side of the first variable delay line, and an oscillation output signal A digital digitally controlled oscillator that outputs a signal, an up signal and a down signal output from a phase comparator, and first and second control signals are input, and an up / down count of the first variable delay line is controlled. And an oscillation control circuit for outputting a control signal of 3 and a fourth control signal for controlling an up / down count of the second variable delay line to the digitally controlled oscillator. A method of controlling a variable delay line that constitutes an L circuit, wherein the number of the second delays is M = X (where X is 0 (zero) to m− 1), the number of the first delay is changed from N = n (Max) to the number of the second delay is changed to M = X + 1. Output from the first variable delay line based on a step of selecting an optimum condition from a plurality of conditions and a delay value and delay change destination information for the first and second control signals created in advance. A step of changing the number of first delays from N = n (Max) to an arbitrary value so that the delay signals overlap with an arbitrary width, and the number of first delays is increased by one from the arbitrary value. Count In the operation of the digitally controlled oscillator with a down count, the second delay number is M = X + 1, and the first delay number is N = 0 (zero). When the number of the second delays is changed to M = X, the step of selecting an optimum condition from a plurality of pre-calculated conditions, and the first and second control signals created in advance Based on the delay value and the change destination information of the delay, the number of first delays is set from N = 0 (zero) to an arbitrary value so that the delay signals output from the first variable delay line overlap with an arbitrary width. A method for controlling a variable delay line constituting a PLL circuit, comprising: a step of changing to a value; and a step of counting down the number of first delays by one from the arbitrary value.
(付記2) 第1のディレイと第1のディレイループ回数制御回路を有し、前記第1のディレイループ回数制御回路のループ演算により前記第1のディレイのディレイ値の所定倍数遅延させた信号を可変出力する第1の可変ディレイラインと、第2のディレイと第2のディレイループ回数制御回路を有し、前記第2のディレイループ回数制御回路のループ演算により前記第2のディレイのディレイ値の所定倍数遅延させた信号を可変出力する第2の可変ディレイラインとを備え、前記第2の可変ディレイラインの出力側が前記第1の可変ディレイラインの入力側に接続され、発振出力信号を出力するデジタル制御発振器と、位相比較器から出力されるアップ信号及びダウン信号と第1及び第2の制御信号とを入力し、前記第1の可変ディレイラインのアップダウンカウントを制御する第3の制御信号と前記第2の可変ディレイラインのアップダウンカウントを制御する第4の制御信号とを前記デジタル制御発振器に出力し、前記第1の制御信号は、前記第4の制御信号がある値M=X(ただし、Xは0(ゼロ)からm−1の範囲のいずれか)からM=X+1に変化するときに前記第1の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように制御し、前記第2の制御信号は、前記第4の制御信号がある値M=X+1からM=Xに変化するときに前記第1の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように制御する発振制御回路とを具備するPLL回路。 (Supplementary Note 2) A signal having a first delay and a first delay loop number control circuit, and a signal delayed by a predetermined multiple of the delay value of the first delay by the loop calculation of the first delay loop number control circuit. A first variable delay line that variably outputs, a second delay, and a second delay loop number control circuit, wherein the delay value of the second delay is determined by a loop operation of the second delay loop number control circuit; A second variable delay line that variably outputs a signal delayed by a predetermined multiple, and an output side of the second variable delay line is connected to an input side of the first variable delay line to output an oscillation output signal The first variable delay is inputted by inputting a digitally controlled oscillator, an up signal and a down signal outputted from a phase comparator, and first and second control signals. A third control signal for controlling the up / down count of the in and a fourth control signal for controlling the up / down count of the second variable delay line are output to the digitally controlled oscillator, and the first control signal is When the fourth control signal changes from a certain value M = X (where X is in the range of 0 (zero) to m−1) to M = X + 1, the output from the first variable delay line The second control signal is controlled so as to overlap with an arbitrary width, and the second control signal is the first variable delay when the fourth control signal changes from a certain value M = X + 1 to M = X. A PLL circuit comprising an oscillation control circuit that controls delay signals output from a line so as to overlap each other with an arbitrary width.
(付記3) 前記ディレイは、MOSトランジスタ構成のバッファ、MOSトランジスタ構成のインバータ、遅延容量素子、或いは遅延抵抗素子から構成される付記2記載のPLL回路。
(Additional remark 3) The said delay is a PLL circuit of
1 位相比較器
2 発振制御回路
3、3a デジタル制御発振器
4 クロックドライバ
5 分周器
10 デジタルPLL回路
11 カウンタ制御回路
12 第1のアップダウンカウンタ
13 第2のアップダウンカウンタ
14、14a 可変ディレイライン部
21 可変ディレイラインN
22、22a 可変ディレイラインM
AND1 2入力AND回路
Dab、Dac、DaW、Dbb、Dbc、DbW 可変ディレイラインのディレイ値
DM、DM1、DM2、DMm−1、DMm 第2のディレイ
DN1、DN2、DNn−1、DNn 第1のディレイ
Mb、Mc、Mw 第2のディレイのディレイ値
Scc1、Scc2、Scm、Scn、Smup、Smdn 制御信号
Sd1、Sd2 可変ディレイライン出力信号
Sdiv 分周信号
Sdn ダウン信号
SEL1 第1のセレクタ
SEL2 第2のセレクタ
Sosc 発振器出力信号
Sout 出力クロック信号
Sref リファレンスクロック信号
Sup アップ信号
DESCRIPTION OF
22, 22a Variable delay line M
AND1 2-input AND circuit Dab, Dac, DaW, Dbb, Dbc, DbW Delay values of variable delay line DM, DM1, DM2, DMm-1, DMm Second delay DN1, DN2, DNn-1, DNn First delay Mb, Mc, Mw Delay values Scc1, Scc2, Scm, Scn, Smup, Smdn of the second delay Control signal Sd1, Sd2 Variable delay line output signal Sdiv Frequency division signal Sdn Down signal SEL1 First selector SEL2 Second selector Sosc Oscillator output signal Sout Output clock signal Sref Reference clock signal Sup Up signal
Claims (5)
位相比較器から出力されるアップ信号及びダウン信号と第1及び第2の制御信号とを入力し、前記第1の可変ディレイラインのアップダウンカウントを制御する第3の制御信号と前記第2の可変ディレイラインのアップダウンカウントを制御する第4の制御信号とを前記デジタル制御発振器に出力し、前記第1の制御信号は、前記第4の制御信号がある値M=X(ただし、Xは0(ゼロ)からm−1の範囲のいずれか)からM=X+1に変化するときに前記第1の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように制御し、前記第2の制御信号は、前記第4の制御信号がある値M=X+1からM=Xに変化するときに前記第1の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように制御する発振制御回路と、
を具備することを特徴とするPLL回路。 A first variable delay line having n (where n is an integer greater than or equal to 1) first delay and variably outputting a delay value, and m (where m is an integer greater than or equal to 1) second And a second variable delay line that variably outputs a delay value, the output side of the second variable delay line is connected to the input side of the first variable delay line, and an oscillation output signal is transmitted. A digitally controlled oscillator to output,
An up signal and a down signal output from the phase comparator and first and second control signals are input, and a third control signal for controlling the up / down count of the first variable delay line and the second control signal are input. A fourth control signal for controlling the up / down count of the variable delay line is output to the digitally controlled oscillator, and the first control signal has a value M = X (where X is a value of the fourth control signal). The delay signal output from the first variable delay line is controlled to overlap with an arbitrary width when changing from M (X in any of 0 (zero) to m−1) to M = X + 1, and the second The control signal is controlled so that the delay signal output from the first variable delay line overlaps with an arbitrary width when the fourth control signal changes from a certain value M = X + 1 to M = X. An oscillation control circuit that,
A PLL circuit comprising:
第1及び第2の制御信号を入力するカウンタ制御回路と、位相比較器から出力されるアップ信号及びダウン信号と前記カウンタ制御回路から出力される第3の制御信号を入力し、前記第1の可変ディレイラインのアップダウンカウントを制御する第4の制御信号を前記第1のセレクタに出力する第1のアップダウンカウンタと、前記位相比較器から出力されるアップ信号及びダウン信号と前記カウンタ制御回路から出力される第5の制御信号を入力し、前記第2の可変ディレイラインのアップダウンカウントを制御する第6の制御信号を前記第2のセレクタに出力する第2のアップダウンカウンタと有し、前記第1の制御信号は、前記第6の制御信号がある値M=X(ただし、Xは0(ゼロ)からm−1の範囲のいずれか)からM=X+1に変化するときに前記第1の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように制御し、前記第2の制御信号は、前記第6の制御信号がある値M=X+1からM=Xに変化するときに前記第1の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように制御する発振制御回路と、
を具備することを特徴とするPLL回路。 There are n first delays (where n is an integer equal to or greater than 1) cascaded, and a first variable delay line that variably outputs a delay value under the control of the first selector, and m second delays ( (Where m is an integer of 1 or more) cascaded, and a second variable delay line that variably outputs a delay value under the control of the second selector, and two inputs provided on the output side of the first variable delay line An AND circuit, an output side of the second variable delay line is connected to an input side of the first variable delay line, an oscillation output signal is output from the 2-input AND circuit, and the oscillation output signal is A digitally controlled oscillator fed back to the first delay of the first variable delay line;
A counter control circuit for inputting first and second control signals; an up signal and a down signal output from a phase comparator; and a third control signal output from the counter control circuit; A first up / down counter for outputting a fourth control signal for controlling an up / down count of the variable delay line to the first selector; an up signal and a down signal output from the phase comparator; and the counter control circuit. And a second up / down counter that inputs a fifth control signal output from the first control signal and outputs a sixth control signal for controlling an up / down count of the second variable delay line to the second selector. The first control signal has a value M = X (where X is in the range from 0 (zero) to m−1) to M = X + 1, where the sixth control signal is. The delay signal output from the first variable delay line is controlled so as to overlap with an arbitrary width, and the second control signal is a value of the sixth control signal from a certain value M = X + 1 to M = An oscillation control circuit that controls the delay signal output from the first variable delay line so as to overlap with an arbitrary width when changing to X;
A PLL circuit comprising:
前記デジタル制御発振器のアップカウントでの動作で、前記第2のディレイの数がM=X(ただし、Xは0(ゼロ)からm−1の範囲のいずれか)で、前記第1のディレイの数がN=n(Max)の状態から、前記第2のディレイの数がM=X+1への変更が生じた場合、
予め算出された複数の条件から最適な条件を選択するステップと、
前記第1の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように、第1のディレイの数をN=n(Max)から任意の値に変更するステップと、
第1のディレイの数を前記任意の値よりも1つアップカウントするステップと、
を具備し、
前記デジタル制御発振器のダウンカウントでの動作で、前記第2のディレイの数がM=X+1で、前記第1のディレイの数がN=0(ゼロ)の状態から、前記第2のディレイの数がM=Xへの変更が生じた場合、
予め算出された複数の条件から最適な条件を選択するステップと、
前記第1の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように、第1のディレイの数をN=0(ゼロ)から任意の値に変更するステップと、
第1のディレイの数を前記任意の値よりも1つダウンカウントするステップと、
を具備することを特徴とするPLL回路を構成する可変ディレイラインの制御方法。 A first variable delay line for variably outputting a delay value composed of n first (where n is an integer equal to or greater than 1) first delay, and m (where m is an integer greater than or equal to 1) second delay And a second variable delay line that variably outputs a delay value comprising: a second variable delay line connected to an input side of the first variable delay line and outputting an oscillation output signal A control oscillator, a third control signal for inputting an up signal and a down signal output from the phase comparator, a first control signal and a second control signal, and controlling an up / down count of the first variable delay line; A PLL circuit comprising an oscillation control circuit that outputs a fourth control signal for controlling the up / down count of the second variable delay line to the digitally controlled oscillator is possible. A method of controlling a delay line,
In the operation of the digitally controlled oscillator with an up-count, the number of the second delay is M = X (where X is in the range of 0 (zero) to m−1), and the first delay When the number of the second delays is changed from M = X + 1 to the number N = n (Max),
Selecting an optimum condition from a plurality of pre-calculated conditions;
Changing the number of first delays from N = n (Max) to an arbitrary value so that the delay signals output from the first variable delay line overlap with each other at an arbitrary width;
Counting up the number of first delays by one from the arbitrary value;
Comprising
From the state in which the number of the second delays is M = X + 1 and the number of the first delays is N = 0 (zero) in the down-counting operation of the digitally controlled oscillator, the number of the second delays Is changed to M = X,
Selecting an optimum condition from a plurality of pre-calculated conditions;
Changing the number of first delays from N = 0 (zero) to an arbitrary value so that the delay signals output from the first variable delay line overlap with each other at an arbitrary width;
Counting down the number of first delays by one from the arbitrary value;
A control method for a variable delay line constituting a PLL circuit.
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