JP2007286863A - Drawing device and drawing process - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To achieve an efficient and fast drawing process and to avoid the inappropriate timing of a read/modify write that could cause an error in the drawing process. <P>SOLUTION: A drawing device 1005 is provided for performing a drawing process on a memory that can be accessed via an on-chip bus 1003. The logic operation process device 2003 thereof continuously issues read request commands for the drawing process in a continuous manner without waiting for read responses thereto. When a read response to each read request command issued is returned, a write request command is issued for requesting write data obtained by applying a logic operation process on its read data to be written at the same address as the read request command in the memory; a new read request command is prevented to be issued to the same address as the read request command issued to which no read response is returned yet. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、メモリに対し描画処理を実行する描画装置に係り、特に、オンチップバスを介しアクセス可能なメモリに対し描画処理を効率的に実行する描画装置に関する。本発明は、例えばプリンタやデジタル複写機等に好適に適用可能である。   The present invention relates to a drawing apparatus that executes a drawing process on a memory, and more particularly, to a drawing apparatus that efficiently executes a drawing process on a memory accessible via an on-chip bus. The present invention can be suitably applied to, for example, a printer and a digital copying machine.

ページプリンタ等においては、高解像度化、高速化の要求にＣＰＵの性能のみでは応えることが難しくなってきた。そこで近年のページプリンタ等においては、ネットワークから受け取ったＰＤＬ（ページ記述言語）を解析し、描画装置が実行可能な中間言語を生成する処理をＣＰＵで実行し、ハードウェアの描画装置により中間言語を解析してバンドメモリへ階調処理後の画像を描画し、このバンド画像をハードウェアの符号化装置で２値画像の圧縮アルゴリズムにより符号化し、符号データをメモリに格納する。そして、プリントアウト時に、ハードウェアの復号装置により、各版ごとに遅延させてメモリから符号データを読み込んで前記圧縮アルゴリズムにより復号化し、復号した各版対応データをプリンタエンジンに転送してプリントさせるような構成がとられることが多い。   In page printers and the like, it has become difficult to meet the demand for higher resolution and higher speed only with the performance of the CPU. Therefore, in recent page printers and the like, a PDL (page description language) received from a network is analyzed, a process for generating an intermediate language that can be executed by the drawing apparatus is executed by the CPU, and the intermediate language is set by the hardware drawing apparatus. Analyzing and rendering an image after gradation processing in a band memory, the band image is encoded by a hardware encoding device using a binary image compression algorithm, and the code data is stored in the memory. Then, at the time of printout, the hardware decoding device delays each version, reads the code data from the memory, decodes it with the compression algorithm, and transfers the decoded version-corresponding data to the printer engine for printing. In many cases, a simple configuration is adopted.

上記圧縮方式としては、算術符号化を採用した２値画像符号化方式の国際標準ＪＢＩＧ（Joint Bi-level Image Experts Group）が知られている。   As the compression method, an international standard JBIG (Joint Bi-level Image Experts Group) of binary image coding method employing arithmetic coding is known.

なお、プリンタコントローラにおいて、メインメモリにフレームメモリを内蔵させる方式が知られている（例えば特許文献１参照）。また、メインメモリと独立させて専用のビットマップメモリを用意し、このビットマップメモリに対してハードウェアにより論理演算処理を高速に行う方式も知られている（例えば特許文献１，２参照）。   In the printer controller, a method of incorporating a frame memory in the main memory is known (see, for example, Patent Document 1). A method is also known in which a dedicated bitmap memory is prepared independently of the main memory, and logical operation processing is performed on the bitmap memory at high speed by hardware (see, for example, Patent Documents 1 and 2).

ここで、ページプリンタ等の代表的なシステム構成について図２６乃至図２９を用いて説明する。これらの模式的ブロック図において、１００はＣＰＵ、１０１はメインメモリ、１０２はメモリアービター、１０３はメモリコントローラ、１０４はプリンタエンジン、１０５はハードウェアの描画装置、１０６は描画装置専用に設けられたバンドメモリ、１０７はオンチップバスである。   Here, a typical system configuration such as a page printer will be described with reference to FIGS. In these schematic block diagrams, 100 is a CPU, 101 is a main memory, 102 is a memory arbiter, 103 is a memory controller, 104 is a printer engine, 105 is a hardware drawing device, and 106 is a band dedicated to the drawing device. A memory 107 is an on-chip bus.

図２６は、初期のシステム構成を示している。このシステム構成の場合、マスタはＣＰＵ１００のみであるため、ＣＰＵ１００がメインメモリ１０１を占有していた。   FIG. 26 shows an initial system configuration. In this system configuration, since the master is only the CPU 100, the CPU 100 occupies the main memory 101.

図２７は、特許文献１のようにＣＰＵ１００の性能に頼ることなく、メインメモリ１０１から独立させたバンドメモリ１０６に対し、ハードウエアの描画装置１０５でバンド描画を行う構成であり、描画装置１０５とＣＰＵ１００とのメモリ競合がない。   FIG. 27 shows a configuration in which band drawing is performed by a hardware drawing device 105 on a band memory 106 independent from the main memory 101 without depending on the performance of the CPU 100 as in Patent Document 1, There is no memory contention with the CPU 100.

図２８は例えば特許文献３のように、メモリアービター１０２を介してＣＰＵ１００と描画装置１０５がメインメモリ１０１を共有し、描画装置１０５がメインメモリ上のバンドメモリに対し描画処理（論理演算処理）を行う構成である。   In FIG. 28, for example, as in Patent Document 3, the CPU 100 and the drawing device 105 share the main memory 101 via the memory arbiter 102, and the drawing device 105 performs drawing processing (logical operation processing) on the band memory on the main memory. It is the structure to perform.

図２８の構成におけるメモリアービター１０２を介したメモリのリード処理のタイミングを図３０（Ａ）に示す。図３０（Ａ）に見られるように、ＣＰＵなどとのメモリアクセスが競合するため、一般的にリード要求コマンドが出されてからリードデータが得られるまでに所定の時間がかかってしまう。   FIG. 30A shows the timing of memory read processing via the memory arbiter 102 in the configuration of FIG. As shown in FIG. 30A, since memory access with the CPU or the like competes, it generally takes a predetermined time until read data is obtained after a read request command is issued.

近年の半導体技術の進歩により、ＣＰＵ等が含まれるＬＳＩに、従来外部にあったシステムバスを内蔵させるようになっている。このようなシステムバス（オンチップバス）の標準プロトコールとしてＯＣＰ（Open Core Protocol）が最近注目を集めている。図３０（Ｂ）に最新のオンチップバスでのリード処理のタイミングを示す。   Due to recent advances in semiconductor technology, LSIs that include a CPU or the like have been built with a system bus that has been conventionally external. OCP (Open Core Protocol) has recently attracted attention as a standard protocol for such a system bus (on-chip bus). FIG. 30B shows the timing of read processing on the latest on-chip bus.

図２９は、このオンチップバスを用いる構成であり、同じＬＳＩ内でＣＰＵ１００、描画装置１０５、メモリコントローラ１０７がオンチップバス１０７に接続される。   FIG. 29 shows a configuration using this on-chip bus. In the same LSI, the CPU 100, the drawing device 105, and the memory controller 107 are connected to the on-chip bus 107.

特開２００１−１０１２４号公報JP 2001-10124 A 特開２００１−２６０４３８号公報JP 2001-260438 A 特開２００４−２３０７４２号公報JP 2004-230742 A 特開２００４−２４２２１３号公報JP 2004-242213 A 特開２００４−２３７６７４号公報JP 2004-237664 A 特開２００４−２８２２３９号公報JP 2004-282239 A

図２６のような構成は、もっぱらＣＰＵ性能に依存するため、プリンタの高解像度化、高速化への対応が難しい。   Since the configuration as shown in FIG. 26 depends solely on the CPU performance, it is difficult to cope with higher resolution and higher speed of the printer.

図２７のような構成は、ＣＰＵと描画装置のメモリ競合がない利点がある。しかし、その反面、メインメモリとは別のメモリＬＳＩをバンドメモリとして用いるとメモリコストが大きく、またメモリＬＳＩの大容量化により、その未使用の容量が増加しメモリ利用効率が悪い等の弱点がある。なお、描画装置等を構成するＬＳＩにバンドメモリを内蔵させるようなことも考えられるが、これはＬＳＩのコスト増加を伴う。   The configuration as shown in FIG. 27 has an advantage that there is no memory contention between the CPU and the drawing apparatus. However, on the other hand, if a memory LSI different from the main memory is used as a band memory, the memory cost is high, and due to the increase in capacity of the memory LSI, the unused capacity increases and the memory utilization efficiency is poor. is there. Although it is conceivable to incorporate a band memory in the LSI constituting the drawing apparatus or the like, this involves an increase in the cost of the LSI.

図２８のような構成では、メモリアクセスをメモリアービターによって調停するため、図３０（Ａ）のようなリードタイミングとなり、描画装置はリード要求してからリードデータが出力されるまで待ち状態となる。このため、描画装置による処理の高速実行が難しい。   In the configuration as shown in FIG. 28, since the memory access is arbitrated by the memory arbiter, the read timing is as shown in FIG. 30A, and the drawing apparatus waits until the read data is output after the read request is made. For this reason, high-speed execution of processing by the drawing apparatus is difficult.

図２９のオンチップバスを使用した構成では、ＣＰＵと描画装置のメモリアクセスの調停をうまく行うことができ、リードタイミングは図３０（Ｂ）のようになる。すなわち、描画装置はリード要求コマンドを、そのリード応答を待つことなく次々と連続的に発行することができるため、描画装置は効率よく描画処理を実行できる。しかしながら、バンドメモリ上の同じアドレスに対する”リード・モディファイ・ライト”（ＲＭＷ）時に不適切な描画／論理演算処理となる場合があるという問題点がある。これについて図３１乃至図３４を用い説明する。   In the configuration using the on-chip bus of FIG. 29, the memory access between the CPU and the drawing apparatus can be well coordinated, and the read timing is as shown in FIG. In other words, the drawing apparatus can issue the read request command successively one after another without waiting for the read response, so that the drawing apparatus can efficiently execute the drawing process. However, there is a problem that improper drawing / logical operation processing may occur during “read-modify-write” (RMW) for the same address on the band memory. This will be described with reference to FIGS.

まず、図３１（Ａ）のように横長の四角形と縦長の四角形が描画されるべき場合に、図３１（Ｂ）のように不正な描画となることがあり、これを図３２により説明する。今、図３２（Ａ）のようにバンドメモリの各描画領域に番号を振り、不正な描画となる原因を図３２（Ｂ）のタイミング図により説明する。   First, when a horizontally long rectangle and a vertically long rectangle are to be drawn as shown in FIG. 31A, the drawing may be incorrect as shown in FIG. 31B. This will be described with reference to FIG. Now, a number is assigned to each drawing area of the band memory as shown in FIG. 32A, and the cause of illegal drawing will be described with reference to the timing chart of FIG.

図３１の”（１）四角形描画”を目的としたリード・モディファイ・ライト（RMW）のために、まず図３２（Ａ）の領域（１），（２），（３）に対しこの順にリード要求コマンドが発行される。つぎに図３１の”（２）四角形描画”を目的としたリード・モディファイ・ライト（RMW）のために図３２（Ａ）の領域（４），（２），（５）に対しこの順にリード要求コマンドが発行される。このように領域（２）は順次にリードされるが、図３２（Ｂ）に見られるように、図３１の”（２）四角形描画”に必要な領域（２）は、図３１の”（１）四角形描画”の領域（２）のライト前にリードされてしまうため、図３１（Ｂ）のような不正な描画結果となってしまうのである。   For read-modify-write (RMW) for the purpose of “(1) Rectangle drawing” in FIG. 31, first read in this order with respect to areas (1), (2), and (3) in FIG. A request command is issued. Next, in order to read-modify-write (RMW) for the purpose of “(2) Rectangle drawing” in FIG. 31, the areas (4), (2), and (5) in FIG. 32A are read in this order. A request command is issued. Thus, the area (2) is sequentially read, but as shown in FIG. 32B, the area (2) necessary for “(2) quadrilateral drawing” in FIG. 1) Since it is read before writing in the area (2) of “rectangular drawing”, an incorrect drawing result as shown in FIG. 31B is obtained.

また、図３３（Ａ）のように描画すべき場合に図３３（Ｂ）のような不正な描画結果となる場合がある。これについて図３４（Ａ）のタイミング図により説明する。   In addition, when drawing should be performed as shown in FIG. 33A, an incorrect drawing result as shown in FIG. 33B may be obtained. This will be described with reference to the timing chart of FIG.

図３３（Ａ）の”（１）領域”及び”（２）領域”の描画を目的としたリード・モディファイ・ライト（RMW）のために、メモリワード（１），（２）に対しこの順にリード要求コマンドが発行される。次に、図３３（Ａ）の”（３）領域”及び”（４）領域”の描画を目的としたリード・モディファイ・ライト（RMW）のために、メモリワード（２），（３）に対しこの順にリード要求コマンドが発行される。この場合、図３４（Ａ）から分かるように、”（２）領域”は順次リードされるが、図３３（Ａ）の”（２）領域”の描画のためのワード（２）のライト前に、図３３（Ａ）の”（３）領域”の描画のためにワード（２）がリードされてしまうため、図３３（Ｂ）のような不正な描画結果となってしまうのである。   For read-modify-write (RMW) for the purpose of drawing “(1) area” and “(2) area” in FIG. 33 (A), the memory words (1) and (2) are in this order. A read request command is issued. Next, for read-modify-write (RMW) for the purpose of drawing “(3) region” and “(4) region” in FIG. On the other hand, read request commands are issued in this order. In this case, as can be seen from FIG. 34A, the “(2) region” is read sequentially, but before writing the word (2) for drawing the “(2) region” in FIG. In addition, since the word (2) is read for drawing the “(3) region” in FIG. 33A, an incorrect drawing result as shown in FIG. 33B is obtained.

本発明の主たる目的は、上に述べたようなオンチップバス方式におけるリード・モディファイ・ライト（RMW）に関連した問題点を解消し、効率的な処理により正しい描画結果を得られるようにすることにある。   The main object of the present invention is to eliminate the problems related to read-modify-write (RMW) in the on-chip bus system as described above, and to obtain a correct drawing result by efficient processing. It is in.

先に述べた図３１（Ｂ）のような不正な描画結果となることを防止し、図３１（Ａ）の正しい描画結果を得るには、描画処理のためのリード・モディファイ・ライトのタイミングを図３２（Ｃ）のように制御すればよい。同様に、図３３（Ｂ）のような不正な描画結果となることを防止し、図３３（Ａ）のような正しい描画結果を得るには、描画処理のためのリード・モディファイ・ライト(RMW)のタイミングを図３４（Ｂ）のように制御すればよい。   In order to prevent an incorrect drawing result as shown in FIG. 31B and obtain the correct drawing result of FIG. 31A, the timing of the read-modify-write for the drawing process is set. Control may be performed as shown in FIG. Similarly, in order to prevent an incorrect drawing result as shown in FIG. 33B and obtain a correct drawing result as shown in FIG. 33A, a read-modify-write (RMW) for drawing processing is performed. ) May be controlled as shown in FIG.

本発明は以上に鑑みたものであり、以下のような特徴を有するものである。   The present invention has been made in view of the above, and has the following characteristics.

すなわち、請求項１記載の発明は、オンチップバスを介しアクセス可能なメモリに対し描画処理を実行する描画装置であって、前記描画処理のために、前記メモリからデータを読み出すためのリード要求コマンドを、それに対するリード応答を待つことなく連続的に発行し、発行済みの各リード要求コマンドに対しリード応答が返った時に、そのリードデータに論理演算処理を施したライトデータを前記メモリの当該リード要求コマンドと同一のアドレスへ書き込むためのライト要求コマンドを発行する論理演算処理装置を有し、前記論理演算処理装置は、リード応答が未だ返されない発行済みリード要求コマンドと同じアドレス対する新たなリード要求コマンドの発行を抑止する手段を含むことを特徴とする描画装置である。   That is, the invention according to claim 1 is a drawing apparatus that executes a drawing process on a memory accessible via an on-chip bus, and a read request command for reading data from the memory for the drawing process. Is continuously issued without waiting for a read response to the read request, and when a read response is returned for each issued read request command, write data obtained by performing logical operation processing on the read data is read from the memory. A logical operation processing device that issues a write request command for writing to the same address as the request command, and the logical operation processing device has a new read request for the same address as the issued read request command for which a read response has not yet been returned A drawing apparatus comprising means for inhibiting command issuance.

請求項２記載の発明は、請求項１記載の発明に係る描画装置であって、前記論理演算処理装置は、発行済みの各リード要求コマンドのアドレスを、当該リード要求コマンドに対するリード応答が返されて当該アドレスに対するライト要求コマンドが発行されるまで記憶するＦＩＦＯを含み、前記抑止する手段は、発行しようとする新たなリード要求コマンドのアドレスと同じアドレスが前記ＦＩＦＯに記憶されている場合に当該新たなリード要求コマンドの発行を抑止し、その後に前記ＦＩＦＯに最後に格納されたアドレスに対するライト要求コマンドが発行された時点で当該新たなリード要求コマンドの発行の抑止を解除することを特徴とする描画装置である。   A second aspect of the present invention is the drawing apparatus according to the first aspect of the invention, wherein the logical operation processing device returns an address of each issued read request command and a read response to the read request command is returned. And a FIFO that stores until a write request command for the address is issued, and the means for suppressing the new address when the same address as the address of a new read request command to be issued is stored in the FIFO. The drawing is characterized in that the issuance of a new read request command is canceled when a write request command for the address last stored in the FIFO is issued thereafter. Device.

請求項３記載の発明は、請求項１記載の発明に係る描画装置であって、前記論理演算処理装置は、発行済みの各リード要求コマンドのアドレスを、当該リード要求コマンドに対するリード応答が返されて当該アドレスに対するライト要求コマンドが発行されるまで記憶するＦＩＦＯを含み、前記抑止する手段は、発行しようとする新たなリード要求コマンドのアドレスと同じアドレスが前記ＦＩＦＯに記憶されている場合に当該新たなリード要求の発行を抑止し、その後に前記ＦＩＦＯ内の当該新たなリード要求コマンドと同じアドレスに対するライト要求コマンドが発行された時点で当該新たなリード要求コマンドの発行の抑止を解除することを特徴とする描画装置である。   A third aspect of the present invention is the drawing apparatus according to the first aspect of the invention, wherein the logical operation processing device returns an address of each issued read request command and a read response to the read request command is returned. And a FIFO that stores until a write request command for the address is issued, and the means for suppressing the new address when the same address as the address of a new read request command to be issued is stored in the FIFO. Issuance of a new read request command is canceled when a write request command for the same address as the new read request command in the FIFO is subsequently issued. Is a drawing apparatus.

請求項４記載の発明は、オンチップバスを介しアクセス可能なメモリに対し描画処理を実行する描画処理方法であって、前記描画処理のために、前記メモリからデータを読み出すためのリード要求コマンドを、それに対するリード応答を待つことなく連続的に発行し、発行済みの各リード要求コマンドに対しリード応答が返った時に、そのリードデータに論理演算処理を施したライトデータを前記メモリの当該リード要求コマンドと同一のアドレスへ書き込むためのライト要求コマンドを発行し、リード応答が未だ返されない発行済みリード要求コマンドと同じアドレス対する新たなリード要求コマンドの発行を抑止することを特徴とする描画処理方法である。   According to a fourth aspect of the present invention, there is provided a drawing processing method for executing drawing processing on a memory accessible via an on-chip bus, wherein a read request command for reading data from the memory is used for the drawing processing. When the read response is returned for each issued read request command without waiting for the read response to the read request, write data obtained by performing logical operation processing on the read data is sent to the read request in the memory. A drawing processing method characterized by issuing a write request command for writing to the same address as the command and suppressing issuing a new read request command for the same address as an issued read request command for which a read response has not yet been returned is there.

請求項５記載の発明は、請求項４記載の発明に係る描画処理方法であって、発行済みの各リード要求コマンドのアドレスを、当該リード要求コマンドに対するリード応答が返されて当該アドレスに対するライト要求コマンドが発行されるまでＦＩＦＯに記憶させ、発行しようとする新たなリード要求コマンドのアドレスと同じアドレスが前記ＦＩＦＯに記憶されている場合に当該新たなリード要求コマンドの発行を抑止し、その後に前記ＦＩＦＯに最後に格納されたアドレスに対するライト要求コマンドが発行された時点で当該新たなリード要求コマンドの発行の抑止を解除することを特徴とする描画処理方法である。   A fifth aspect of the present invention is the drawing processing method according to the fourth aspect of the invention, wherein the address of each issued read request command is the write request for the address when a read response to the read request command is returned. It is stored in the FIFO until a command is issued, and when the same address as the address of a new read request command to be issued is stored in the FIFO, the issue of the new read request command is suppressed, and then The drawing processing method is characterized in that when the write request command for the address stored last in the FIFO is issued, the suppression of the issue of the new read request command is released.

請求項６記載の発明は、請求項４記載の発明に係る描画処理方法であって、発行済みの各リード要求コマンドのアドレスを、当該リード要求コマンドに対するリード応答が返されて当該アドレスに対するライト要求コマンドが発行されるまでＦＩＦＯに記憶させ、発行しようとする新たなリード要求コマンドのアドレスと同じアドレスが前記ＦＩＦＯに記憶されている場合に当該新たなリード要求の発行を抑止し、その後に前記ＦＩＦＯ内の当該新たなリード要求コマンドと同じアドレスに対するライト要求コマンドが発行された時点で当該新たなリード要求コマンドの発行の抑止を解除することを特徴とする描画処理方法である。   A sixth aspect of the present invention is the drawing processing method according to the fourth aspect of the present invention, wherein the address of each issued read request command is the write request for the address when a read response to the read request command is returned. It is stored in the FIFO until a command is issued, and when the same address as the address of a new read request command to be issued is stored in the FIFO, the issue of the new read request is suppressed, and then the FIFO A drawing processing method is characterized in that when the write request command for the same address as the new read request command is issued, the suppression of the issue of the new read request command is released.

請求項１乃至６記載の発明によれば、描画処理のためのリード要求コマンドを連続的に発行することによって描画処理を効率良く高速に実行できるとともに、図３２（Ｂ）又は図３４（Ａ）に示したような不適切なリード・モディファイ・ライトのタイミングとなることを防止して描画処理を適正に実行することができる。また、請求項３，６記載の発明によれば、ＦＩＦＯに記憶されている、新たなリード要求コマンドのアドレスと一致するアドレスに対するリード応答が返り、該アドレスに対するライト要求コマンドが発行された時点で、該新たなリード要求の発行の抑止が解除されるため、当該アドレスより後にＦＩＦＯに格納されたアドレスがある場合には、請求項２，５記載の発明に比べ、新たなリード要求の発行が抑止される時間を短縮することができ、このことは描画処理の高速化に有利である。   According to the first to sixth aspects of the present invention, the drawing process can be executed efficiently and at high speed by continuously issuing the read request command for the drawing process, and FIG. 32 (B) or FIG. 34 (A). Thus, it is possible to appropriately perform the drawing process by preventing the inappropriate read-modify-write timing as shown in FIG. According to the third and sixth aspects of the present invention, when a read response to an address that matches the address of a new read request command stored in the FIFO is returned and a write request command for the address is issued. Since the deterrence of the issuance of the new read request is released, if there is an address stored in the FIFO after the address, the new read request is issued compared to the inventions of claims 2 and 5. The time to be suppressed can be shortened, which is advantageous for speeding up the drawing process.

以下、図面を用い本発明の実施の形態について詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図１は、本発明の一実施形態に係るプリンタの概略構成図である。このプリンタは、４色（Ｙ，Ｍ，Ｃ，Ｋ）の画像をそれぞれ独立した作像系１Ｙ、１Ｍ、１Ｃ、１Ｋで形成し、この４色の画像を重ね合わせてカラー画像を形成する４ドラム・タンデム型のプリンタエンジンを用いるものである。   FIG. 1 is a schematic configuration diagram of a printer according to an embodiment of the present invention. In this printer, four color (Y, M, C, K) images are formed by independent image forming systems 1Y, 1M, 1C, and 1K, and these four color images are superimposed to form a color image 4 A drum tandem type printer engine is used.

各作像系１Ｙ，１Ｍ，１Ｃ，１Ｋは、像担持体である感光体として、例えば小径のＯＰＣ（有機感光体）ドラム２Ｙ，２Ｍ，２Ｃ，２Ｋを有し、それらを取り囲むように、作像の上流側から帯電手段としての帯電ローラ３Ｙ，３Ｍ，３Ｃ，３Ｋと、ＯＰＣドラム２Ｙ，２Ｍ，２Ｃ，２Ｋ上の静電潜像をそれぞれ現像剤で現像してＹ，Ｍ，Ｃ，Ｋ各色のトナー像とする現像装置４Ｙ，４Ｍ，４Ｃ，４Ｋと、クリーニング装置５Ｙ，５Ｍ，５Ｃ，５Ｋと、除電装置６Ｙ，６Ｍ，６Ｃ，６Ｋなどが配置されている。各現像装置４Ｙ，４Ｍ，４Ｃ，４Ｋの脇には、それらへＹ，Ｍ，Ｃ，Ｋ各色トナーを補給するトナーボトルユニット７Ｙ，７Ｍ，７Ｃ，７Ｋが配置されている。   Each of the image forming systems 1Y, 1M, 1C, and 1K has, for example, small-diameter OPC (organic photoconductor) drums 2Y, 2M, 2C, and 2K as image bearing members, and are formed so as to surround them. From the upstream side of the image, the charging rollers 3Y, 3M, 3C, and 3K as charging means and the electrostatic latent images on the OPC drums 2Y, 2M, 2C, and 2K are respectively developed with a developer to develop Y, M, C, and K. Developing devices 4Y, 4M, 4C, and 4K that form toner images of the respective colors, cleaning devices 5Y, 5M, 5C, and 5K, and neutralizing devices 6Y, 6M, 6C, and 6K are disposed. To the side of the developing devices 4Y, 4M, 4C, and 4K, toner bottle units 7Y, 7M, 7C, and 7K that replenish Y, M, C, and K color toners are disposed.

また、各作像系１Ｙ、１Ｍ、１Ｃ、１Ｋはそれぞれ独立した光書き込み装置８Ｙ，８Ｍ，８Ｃ，８Ｋを備えている。これら光書き込み装置８Ｙ，８Ｍ，８Ｃ，８Ｋは，レーザ光源としてのレーザダイオード（ＬＤ）９Ｙ，９Ｍ，９Ｃ，９Ｋや、コリメートレンズ１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋ、ｆθレンズ１１Ｙ，１１Ｍ，１１Ｃ，１１Ｋといった光学部品、レーザ光の偏向走査手段としてのポリゴンミラー１２Ｙ，１２Ｍ，１２Ｃ，１２Ｋ、折り返しミラー１３Ｙ，１３Ｍ，１３Ｃ，１３Ｋ，１４Ｙ，１４Ｍ，１４Ｃ，１４Ｋなどから構成されている。   The image forming systems 1Y, 1M, 1C, and 1K are provided with independent optical writing devices 8Y, 8M, 8C, and 8K, respectively. These optical writing devices 8Y, 8M, 8C, and 8K are laser diodes (LD) 9Y, 9M, 9C, and 9K as laser light sources, collimating lenses 10Y, 10M, 10C, and 10K, and fθ lenses 11Y, 11M, 11C, and 11K. Optical parts, polygon mirrors 12Y, 12M, 12C and 12K as laser beam deflection scanning means, and folding mirrors 13Y, 13M, 13C, 13K, 14Y, 14M, 14C and 14K.

各作像系１Ｙ，１Ｍ，１Ｃ，１Ｋは垂直に配列され、その右側に転写ベルトユニットが配置される。転写ベルトユニット１５は、転写ベルト１６がローラ１７〜２０に張架されて図示しない駆動源により回転駆動される構成である。プリンタ下部には転写材としての転写紙が収納された給紙トレイ２１が配置され、プリンタ上部には定着装置２２、排紙ローラ２３及び排紙トレイ２４が配設される。   Each image forming system 1Y, 1M, 1C, 1K is arranged vertically, and a transfer belt unit is arranged on the right side thereof. The transfer belt unit 15 is configured such that the transfer belt 16 is stretched around rollers 17 to 20 and rotated by a drive source (not shown). A paper feed tray 21 storing transfer paper as a transfer material is disposed at the lower part of the printer, and a fixing device 22, a paper discharge roller 23, and a paper discharge tray 24 are disposed at the upper part of the printer.

作像時には、各作像系１Ｙ，１Ｍ，１Ｃ，１Ｋにおいて、ＯＰＣドラム２Ｙ，２Ｍ，２Ｃ，２Ｋが図示しない駆動源により回転駆動され、帯電ローラ３Ｙ，３Ｍ，３Ｃ，３ＫによりＯＰＣドラム２Ｙ，２Ｍ，２Ｃ，２Ｋが一様に帯電され、光書き込み装置８Ｙ，８Ｍ，８Ｃ，８Ｋが各色の画像データに基づきＯＰＣドラム２Ｙ，２Ｍ，２Ｃ，２Ｋに光書込みを行うことによって、ＯＰＣドラム２Ｙ，２Ｍ，２Ｃ，２Ｋ上に各色画像の静電潜像が形成される。   At the time of image formation, in each image forming system 1Y, 1M, 1C, 1K, the OPC drums 2Y, 2M, 2C, 2K are rotationally driven by a drive source (not shown), and the OPC drums 2Y, 2M, 3C, 3K are driven by the charging rollers 3Y, 3M, 3C, 3K. 2M, 2C, and 2K are uniformly charged, and the optical writing devices 8Y, 8M, 8C, and 8K perform optical writing on the OPC drums 2Y, 2M, 2C, and 2K based on the image data of each color. An electrostatic latent image of each color image is formed on 2M, 2C, and 2K.

ＯＰＣドラム２Ｙ，２Ｍ，２Ｃ，２Ｋ上の静電潜像はそれぞれ現像装置４Ｙ，４Ｍ，４Ｃ，４Ｋにより現像されてＹ，Ｍ，Ｃ，Ｋ各色のトナー像となる。一方、給紙トレイ２１から給紙ローラ２５により転写紙が水平方向に給紙され、この転写紙は転写ベルト１６に静電的に吸着保持されて搬送され、図示しない転写バイアス印加手段により転写バイアスを印加されてＯＰＣドラム２Ｙ，２Ｍ，２Ｃ，２Ｋ上の各色のトナー像が転写紙に順次に重ねて転写されることでフルカラー画像が形成される。このフルカラー画像が形成された転写紙は、定着装置２２によりフルカラー画像を定着された後、排紙ローラ２３により排紙トレイ２４へ排出される。   The electrostatic latent images on the OPC drums 2Y, 2M, 2C, and 2K are developed by the developing devices 4Y, 4M, 4C, and 4K, respectively, and become toner images of Y, M, C, and K colors. On the other hand, the transfer paper is fed in the horizontal direction from the paper feed tray 21 by the paper feed roller 25, and this transfer paper is electrostatically held by the transfer belt 16 and conveyed, and the transfer bias is applied by a transfer bias applying means (not shown). Is applied to the toner images of the respective colors on the OPC drums 2Y, 2M, 2C, and 2K in succession and transferred onto the transfer paper, thereby forming a full-color image. The transfer sheet on which the full-color image is formed is fixed to the full-color image by the fixing device 22 and then discharged to the discharge tray 24 by the discharge roller 23.

また、このプリンタは電装・制御装置２６を備え、ここに以上の作像動作のための制御や画像処理のための要素が集約されている。   In addition, the printer includes an electrical / control device 26, and the above-described elements for control and image processing are integrated.

図２は、図１中の電装・制御装置２６の機能的構成の一例を示すブロック図である。図中の破線の内部は１つのＬＳＩとして実現された部分である。   FIG. 2 is a block diagram showing an example of a functional configuration of the electrical / control apparatus 26 in FIG. The inside of the broken line in the figure is a part realized as one LSI.

図２において、１００１はＣＰＵであり、１０１５はメインメモリである。メインメモリ１０１５の領域割り当て例を図３に示す。図３に示すように、メインメモリ１０１５には、ＰＤＬ（ページ記述言語）により記述されたドキュメントのデータ（ＰＤＬデータ）を記憶するためのＰＤＬメモリ領域、ＰＤＬの解析結果である中間言語を記憶するための中間言語メモリ領域、バンドデータを記憶するためのバンドメモリ領域、バンドデータの符号データを複数ページ分記憶するための符号ページメモリ領域、ＣＰＵ１００１のプログラムが記憶されるプログラム領域、処理の中間結果等の記憶のためのワーク領域等が割り当てられる。   In FIG. 2, 1001 is a CPU and 1015 is a main memory. An example of area allocation in the main memory 1015 is shown in FIG. As shown in FIG. 3, the main memory 1015 stores a PDL memory area for storing document data (PDL data) described in PDL (page description language), and an intermediate language that is a PDL analysis result. Intermediate language memory area for storing band data, band memory area for storing band data, code page memory area for storing code data of band data for a plurality of pages, program area for storing programs of CPU 1001, intermediate results of processing A work area or the like for storing such as is assigned.

図２に戻る。ＣＰＵインターフェース１００２はＣＰＵ１００１とメモリコントローラ１００４の間のインターフェース処理を行う。オンチップバス１００３はＣＰＵ１００１、ローカルバス・インターフェース１０１１、復号装置１００７，符号化装置１００６、描画装置１００５等とメモリコントローラ１００４との間のデータ転送をコントロールする。メモリコントローラ１００４は、オンチップバス１００３と接続され、メインメモリ１０１５を制御する。描画装置１００５はメインメモリ１０１５の中間言語メモリ領域より描画コマンドを受け取ってメインメモリ１０１５上のバンドメモリ領域にバンド画像を描画する処理を行う手段である。符号化装置１００６は、メインメモリ１０１５上のバンドメモリ領域からバンドデータを読み込んで符号化し、その符号データをメインメモリ１０１５上の符号ページメモリ領域へ書き込む手段である。復号装置１００７は、図１に関連して説明したプリンタエンジン１００９に同期して、メインメモリ１０１５の符号ページメモリ領域より符号データを読み込んで復号し、復号データをエンジンコントローラ１００８へ転送する手段である。エンジンコントローラ１００８はプリンタエンジン１００９を制御する手段である。通信コントローラ１０１０は、ネットワークに接続された外部のパソコン（ＰＣ）等との通信を制御する手段である。ローカルバス・インターフェース１０１１は、ＲＯＭ１０１２、パネルコントローラ１０１３等とＣＰＵ１００１、メインメモリ１０１５等とのインターフェース処理を行う。ＲＯＭ１０１２は、文字等のフォント情報やＣＰＵ１００１のプログラム等を格納している。パネルコントローラ１０１３はパネル１０１４を制御するものである。パネル１０１４はユーザーがプリンタへコマンド等を入力するために操作されるものである。   Returning to FIG. The CPU interface 1002 performs interface processing between the CPU 1001 and the memory controller 1004. The on-chip bus 1003 controls data transfer between the CPU 1001, the local bus interface 1011, the decoding device 1007, the encoding device 1006, the drawing device 1005, and the memory controller 1004. The memory controller 1004 is connected to the on-chip bus 1003 and controls the main memory 1015. The drawing device 1005 is a means for receiving a drawing command from the intermediate language memory area of the main memory 1015 and drawing a band image in the band memory area on the main memory 1015. The encoding device 1006 is means for reading and encoding band data from the band memory area on the main memory 1015 and writing the code data to the code page memory area on the main memory 1015. The decoding device 1007 is means for reading and decoding the code data from the code page memory area of the main memory 1015 and transferring the decoded data to the engine controller 1008 in synchronization with the printer engine 1009 described with reference to FIG. . An engine controller 1008 is means for controlling the printer engine 1009. The communication controller 1010 is means for controlling communication with an external personal computer (PC) connected to a network. The local bus interface 1011 performs interface processing between the ROM 1012, the panel controller 1013, and the like, the CPU 1001, the main memory 1015, and the like. The ROM 1012 stores font information such as characters and the CPU 1001 program. A panel controller 1013 controls the panel 1014. A panel 1014 is operated by a user to input commands and the like to the printer.

次に、ＰＤＬデータの入力から、そのプリントアウトまでの処理の流れを説明する。図４は、そのための処理概念図である。   Next, the flow of processing from the input of PDL data to its printout will be described. FIG. 4 is a conceptual diagram of processing for that purpose.

ネットワークを介し接続されたパソコン（ＰＣ）１０２０によりＰＤＬデータが生成され、これがプリンタへ転送される。プリンタにおいて、通信コントローラ１０１０は、ＰＣ１０２０より転送されたＰＤＬデータをメインメモリ１０１５のＰＤＬメモリ領域へ格納する。ＣＰＵ１００１は、そのＰＤＬデータを解析して描画装置１００５で処理可能な描画コマンドである中間言語を生成し、これをメインメモリ１０１５の中間言語メモリ領域に書き込む。また、ＣＰＵ１００１は、描画装置１００５に対し描画処理を行うべき中間言語のスタートアドレスを設定したり、描画処理の起動をかけたり、描画装置１００５のステータスレジスタの値を読み込んで描画装置１００５の状態を確認したり、プリンタ全体の制御を行う。   PDL data is generated by a personal computer (PC) 1020 connected via a network and transferred to a printer. In the printer, the communication controller 1010 stores the PDL data transferred from the PC 1020 in the PDL memory area of the main memory 1015. The CPU 1001 analyzes the PDL data, generates an intermediate language that is a drawing command that can be processed by the drawing apparatus 1005, and writes this in an intermediate language memory area of the main memory 1015. In addition, the CPU 1001 sets the start address of the intermediate language in which drawing processing is to be performed for the drawing device 1005, starts the drawing processing, reads the value of the status register of the drawing device 1005, and changes the state of the drawing device 1005. Check and control the entire printer.

描画装置１００５は、ＣＰＵ１００１からの起動命令により描画処理をスタートし、ＣＰＵ１００１より設定されたアドレスに従って中間言語メモリ領域から中間言語を読み込んで解析し、メインメモリ１０１５のバンドメモリ領域への描画を行う。この時に、描画装置１００５は処理の状態をステータスレジスタでＣＰＵ１００１へ知らせる。   The drawing device 1005 starts drawing processing in response to an activation command from the CPU 1001, reads and analyzes the intermediate language from the intermediate language memory area according to the address set by the CPU 1001, and performs drawing in the band memory area of the main memory 1015. At this time, the drawing apparatus 1005 informs the CPU 1001 of the processing status using a status register.

符号化装置１００６は、メインメモリ１０１５のバンドメモリ領域からバンドデータを読み込んで符号化し、その符号データをメインメモリ１０１５の符号ページメモリ領域へ書き込む。   The encoding device 1006 reads and encodes band data from the band memory area of the main memory 1015, and writes the code data to the code page memory area of the main memory 1015.

復号装置１００７は、プリンタエンジン１００９に同期し、メインメモリ１０１５の符号ページメモリ領域から符号データを読み込んで復号し、復号した画像データをエンジンコントローラ１００８へ出力する。エンジンコントローラ１００８は、復号装置１００７から入力した画像データをプリンタエンジン１００９によりプリントさせる。   The decoding device 1007 reads and decodes code data from the code page memory area of the main memory 1015 in synchronization with the printer engine 1009, and outputs the decoded image data to the engine controller 1008. The engine controller 1008 causes the printer engine 1009 to print the image data input from the decoding device 1007.

図５に、バンドメモリ領域上のバンドメモリのフォーマットと、それに対する描画例を示す。図５において、描画ワード幅は描画装置１００５がバンドメモリをアクセスするワードの幅である。この描画例は、ラインＹに対して水平ラインＸ始点から水平ラインＸ終点までの水平ラインを描画する例である。   FIG. 5 shows a format of the band memory on the band memory area and a drawing example for the format. In FIG. 5, the drawing word width is the width of a word for the drawing device 1005 to access the band memory. In this drawing example, a horizontal line from the start point of the horizontal line X to the end point of the horizontal line X is drawn with respect to the line Y.

図６に描画処理される中間言語の例を示す。この中間言語から描画されるバンド画像の例を図７に示す。図８に、図６に示した各描画コマンドのフォーマット例を示す。   FIG. 6 shows an example of an intermediate language to be drawn. An example of a band image drawn from this intermediate language is shown in FIG. FIG. 8 shows a format example of each drawing command shown in FIG.

以下、本発明に係る描画装置１００５について詳細に説明する。図９に描画装置１００５のブロック図を示す。図示のように、描画装置１００５は、オンチップバス１００３とのインターフェース２００１と、描画パターン生成装置２００２と、論理演算処理装置２００３と、コントローラ２００４とから構成される。   Hereinafter, the drawing apparatus 1005 according to the present invention will be described in detail. FIG. 9 shows a block diagram of the drawing apparatus 1005. As illustrated, the drawing device 1005 includes an interface 2001 with the on-chip bus 1003, a drawing pattern generation device 2002, a logical operation processing device 2003, and a controller 2004.

描画パターン生成装置２００２は、図８に示したような描画コマンドを解析してバンドメモリ領域へ描画するための描画パターンを生成し、論理演算処理装置２００３に対し、ワード単位の描画パターン、描画マスクパターン、描画アドレスなどを転送する。論理演算処理装置２００３は、描画パターン生成装置２００２から描画パターン、マスクパターン、アドレス、論理演算TYPEなどを受け取って、オンチップバス・インターフェース２００１及びオンチップバス１００３を介して、メインメモリ１０１５のバンドメモリ領域へバンド画像を描画する。この論理演算処理装置２００３が本発明のポイントに関わる部分である。コントローラ２００４は、描画装置１００５の全体を制御する手段である。   The drawing pattern generation device 2002 generates a drawing pattern for drawing in the band memory area by analyzing the drawing command as shown in FIG. 8, and sends the drawing pattern and drawing mask in units of words to the logical operation processing device 2003. Transfer patterns, drawing addresses, etc. The logical operation processing device 2003 receives the drawing pattern, mask pattern, address, logical operation TYPE, and the like from the drawing pattern generation device 2002, and the band memory of the main memory 1015 via the on-chip bus interface 2001 and the on-chip bus 1003. Draw a band image to the area. This logical operation processing device 2003 is a part related to the point of the present invention. A controller 2004 is means for controlling the entire drawing apparatus 1005.

図１０に描画パターン生成装置２００２の概略ブロック図を示す。図示のように、描画パターン生成装置２００２は、描画コマンド解析装置３００１、水平ライン変換装置３００２、水平ライン描画装置３００３、パラメータ記憶装置３００４を含む構成である。   FIG. 10 shows a schematic block diagram of the drawing pattern generation apparatus 2002. As illustrated, the drawing pattern generation apparatus 2002 includes a drawing command analysis apparatus 3001, a horizontal line conversion apparatus 3002, a horizontal line drawing apparatus 3003, and a parameter storage apparatus 3004.

描画コマンド解析装置３００１は、オンチップバス・インターフェース２００１を介してメインメモリ１０１５の中間言語メモリ領域より中間言語を読み込んで解析し、パラメータの設定コマンドであればパラメータ記憶装置３００４へパラメータ値を転送し、描画コマンドであれば水平ライン変換装置３００２へ該描画コマンドを転送する。水平ライン変換装置３００２は、描画コマンド解析装置３００１より受け取った描画コマンドを水平ラインへ変換し、水平ラインデータ（水平ラインＹ値、水平ライン始点値、水平ライン終点値）を水平ライン描画装置３００３へ転送する。水平ライン描画装置３００３は、水平ライン変換装置３００２からの水平ラインデータに基づき、水平ラインを描画するワード単位の描画パターンとマスクパターンとアドレス等を生成し、これを論理演算処理装置２００３へ転送する。パラメータ記憶装置３００４は、描画コマンド解析装置３００４から転送されたパラメータ値を記憶するものであり、その記憶データは水平ライン変換装置３００２及び水平ライン描画装置３００４からアクセスされる。論理演算処理装置２００３からの描画WAIT信号がＯＮになると、描画パターン生成装置２００２は処理を中止もしくは停止（ＷＡＩＴ）し、その時の状態を描画WAIT信号がＯＦＦされるまで継続する。   The drawing command analysis device 3001 reads and analyzes the intermediate language from the intermediate language memory area of the main memory 1015 via the on-chip bus interface 2001, and transfers the parameter value to the parameter storage device 3004 if it is a parameter setting command. If it is a drawing command, the drawing command is transferred to the horizontal line converter 3002. The horizontal line conversion device 3002 converts the drawing command received from the drawing command analysis device 3001 into a horizontal line, and sends horizontal line data (horizontal line Y value, horizontal line start point value, horizontal line end point value) to the horizontal line drawing device 3003. Forward. The horizontal line drawing device 3003 generates a drawing pattern, a mask pattern, an address, and the like for drawing a horizontal line based on the horizontal line data from the horizontal line conversion device 3002, and transfers this to the logical operation processing device 2003. . The parameter storage device 3004 stores the parameter value transferred from the drawing command analysis device 3004, and the stored data is accessed from the horizontal line conversion device 3002 and the horizontal line drawing device 3004. When the drawing WAIT signal from the logical operation processing device 2003 is turned ON, the drawing pattern generation device 2002 stops or stops (WAIT) the processing, and continues the state at that time until the drawing WAIT signal is turned OFF.

ここで、図８に示したコマンドとの関連を説明する。   Here, the relationship with the command shown in FIG. 8 will be described.

図８の（ａ）に示したバンド初期化コマンドは、バンドの先頭アドレスと、バンドの高さ及び幅を定義している。描画コマンド解析装置３００１は、このバンド初期化コマンドを受け取った場合、バンドの先頭アドレス、バンドの高さ、バンドの幅をパラメータ記憶装置３００４へ格納する。   The band initialization command shown in FIG. 8A defines the start address of the band and the height and width of the band. When receiving the band initialization command, the drawing command analysis apparatus 3001 stores the band head address, the band height, and the band width in the parameter storage device 3004.

図８の（ｂ）に示した四角形描画コマンドは、指定された四角形の左上の座標から右下の座標までの四角形を描画させるものである。描画コマンド解析装置３００１は、このコマンドを受け取った場合、四角形の左上の座標及び右下の座標と四角形コマンド名を水平ライン変換装置３００２へ転送し描画処理を行わせる。   The rectangle drawing command shown in FIG. 8B is for drawing a rectangle from the upper left coordinate to the lower right coordinate of the designated rectangle. When receiving this command, the drawing command analysis device 3001 transfers the upper left coordinates and lower right coordinates of the rectangle and the rectangle command name to the horizontal line conversion device 3002 to perform drawing processing.

図８の（ｃ）に示した三角形描画コマンドは、指定された三角形の各端点座標から３角形を描画させるものである。描画コマンド解析装置３００１は、このコマンドを受け取った場合、三角形の各端点座標と３角形コマンド名を水平ライン変換装置３００２へ転送して描画処理を行わせる。   The triangle drawing command shown in FIG. 8C is for drawing a triangle from each end point coordinate of a designated triangle. When receiving this command, the drawing command analysis apparatus 3001 transfers the end point coordinates of the triangle and the triangle command name to the horizontal line conversion apparatus 3002 to perform drawing processing.

図８の（ｅ）に示すバンド終了コマンドは、定義したバンドの描画の終了を意味する。描画コマンド解析装置３００１は、このバンド終了コマンドを受け取ると、当該バンドの描画処理を終了する。   The band end command shown in (e) of FIG. 8 means the end of drawing of the defined band. When receiving the band end command, the drawing command analyzing apparatus 3001 ends the drawing process for the band.

なお、他のコマンドに関して簡単に説明する。例えば中間調処理のためのハーフトーンしきい値アドレスと描画階調値を定義する描画階調定義コマンドがある。描画パターン生成装置２００２にいては、この描画階調定義コマンドを受け取ると、描画階調値をパラメータ記憶装置３００４に格納し、ハーフトーン生成装置（不図示）でハーフトーンしきい値アドレスにより指定されたハーフトーンしきい値記憶装置（不図示）からハーフトーンしきい値を読み込み、該描画階調値を該ハーフトーンしきい値で２値化してパターンをハーフトーンパターンメモリ（不図示）へ転送する。また、ハーフトーンパターンのＸ幅、Ｙ幅と各画素ごとのしきい値テーブルのアドレスを定義する、しきい値テーブルセットコマンドがある。描画パターン生成装置２００２において、このコマンドを受け取ると、ハーフトーンパターンのＸ幅、Ｙ幅をパラメータ記憶装置３００４に格納し、しきい値テーブルのアドレスの示すメインメモリのワーク領域のしきい値テーブルを読み込み、ハーフトーンしきい値記憶装置（不図示）へ転送する。   Other commands will be briefly described. For example, there is a drawing tone definition command for defining a halftone threshold address and a drawing tone value for halftone processing. When the drawing pattern generation device 2002 receives this drawing tone definition command, the drawing tone value is stored in the parameter storage device 3004 and designated by the halftone threshold address in the halftone generation device (not shown). The halftone threshold value is read from the halftone threshold value storage device (not shown), the drawing gradation value is binarized by the halftone threshold value, and the pattern is transferred to the halftone pattern memory (not shown). To do. There is also a threshold table set command for defining the X width and Y width of the halftone pattern and the threshold table address for each pixel. When the drawing pattern generation device 2002 receives this command, the X width and Y width of the halftone pattern are stored in the parameter storage device 3004, and the threshold table of the work area of the main memory indicated by the threshold table address is stored. Read and transfer to halftone threshold storage device (not shown).

図１１に、論理演算処理装置２００３のブロック図を示す。この論理演算処理装置２００３が本発明の主要部である。図示のように、論理演算処理装置２００３は、リードライト制御装置４００１、ＲＭＷ（リード・モディファイ・ライト）データＦＩＦＯ装置４００２、ＲＯＰ処理装置４００３、Ｒｅａｄ（リード）画像ＦＩＦＯ装置４００４及びリード／ライト・インターフェース装置４００５から構成される。   FIG. 11 is a block diagram of the logical operation processing device 2003. This logical operation processing device 2003 is the main part of the present invention. As shown in the figure, the logical operation processing device 2003 includes a read / write control device 4001, an RMW (read-modify-write) data FIFO device 4002, an ROP processing device 4003, a read image FIFO device 4004, and a read / write interface. The device 4005 is configured.

リードライト制御装置４００１には、描画パターン生成装置２００２（図９）から描画パターン、描画マスクパターン、描画アドレス、論理演算TYPE等が入力する。このリードライト制御装置４００１の動作は図１２のフローチャートに示す通りである。   The read / write control device 4001 receives a drawing pattern, a drawing mask pattern, a drawing address, a logical operation TYPE, and the like from the drawing pattern generation device 2002 (FIG. 9). The operation of the read / write control device 4001 is as shown in the flowchart of FIG.

描画パターン生成装置２００２からのデータイネーブル信号がアクティブである時に（ｓｔｅｐ１００，Ｙｅｓ）、論理演算TYPEがリード要求を必要としないもので（ｓｔｅｐ１０１，Ｙｅｓ）、かつ、描画マスクに隙間が無いとき（ｓｔｅｐ１０２，Ｙｅｓ）、ライトのみの処理であると判断する。論理演算TYPEがリード要求を必要とするとき（ｓｔｅｐ１０１，Ｎｏ）又は描画マスクに隙間があるとき（ｓｔｅｐ１０２，Ｎｏ）、ＲＭＷ処理であると判断する。   When the data enable signal from the drawing pattern generation device 2002 is active (step 100, Yes), the logical operation TYPE does not require a read request (step 101, Yes), and there is no gap in the drawing mask (step 102) , Yes), it is determined that the process is a write-only process. When the logical operation TYPE requires a read request (step 101, No) or when there is a gap in the drawing mask (step 102, No), it is determined that the RMW process is performed.

ライトのみの処理と判断した場合には、ＲＭＷデータイネーブル信号をＯＮして描画パターン生成装置２００２より受け取った描画アドレスをＲＭＷデータＦＩＦＯ中４００２へ転送し（ｓｔｅｐ１０３）、ＲＷＭデータＦＩＦＯ装置４００２からＯＫ信号が出されるかチェツクする（ｓｔｅｐ１０４）。ＯＫ信号が出されたならば（ｓｔｅｐ１０４，Ｙｅｓ）、描画パターン生成装置２００２より入力した描画アドレスと描画パターンをリード/ライト・インターフェース装置４００５へ転送してライト処理を要求し（ｓｔｅｐ１０５）、したがってリード／ライト・インターフェース装置４００５よりオンチップバス１００３に対しライト要求のコマンドが出される。ＲＭＷデータＦＩＦＯ装置４００２からＯＫ信号が出されるのは、リードライト制御装置４００１より転送された描画アドレスと同じ描画アドレスがＲＭＷデータＦＩＦＯ装置４００２に蓄積されていない場合である。このような制御を行うことにより、既に発行されたリード要求コマンドと同一描画アドレスに対する新たなライト要求コマンドの発行を、先行した当該描画アドレスに対するリード・モディファイ・ライト処理が終了するまで抑止する。   If it is determined that the process is only for writing, the RMW data enable signal is turned on to transfer the drawing address received from the drawing pattern generation apparatus 2002 to the RMW data FIFO 4002 (step 103), and the RWM data FIFO apparatus 4002 receives an OK signal. Is checked (step 104). If an OK signal is output (step 104, Yes), the drawing address and drawing pattern input from the drawing pattern generation device 2002 are transferred to the read / write interface device 4005 to request write processing (step 105). A write request command is issued from the write interface device 4005 to the on-chip bus 1003. The OK signal is output from the RMW data FIFO device 4002 when the same drawing address as the drawing address transferred from the read / write control device 4001 is not stored in the RMW data FIFO device 4002. By performing such control, issuance of a new write request command for the same drawing address as the read request command that has already been issued is suppressed until the read-modify-write process for the preceding drawing address is completed.

一方、ＲＭＷ処理と判断した場合（ｓｔｅｐ１０１又は１０２，Ｎｏ）、描画パターン生成装置２００２より入力した描画パターン、描画マスクパターン、描画アドレス、論理演算TYPEをＲＭＷデータＦＩＦＯ装置４００２へ転送し（ｓｔｅｐ１０６）、ＲＭＷデータＦＩＦＯ装置４００２からＯＫ信号が出されるかチェツクする（ｓｔｅｐ１０７）。ＯＫ信号が出されたことを確認したときにのみ（ｓｔｅｐ１０７，Ｙｅｓ）、リード/ライト・インターフェース装置４００５に対し、描画パターン生成装置２００２から入力した描画アドレスを転送してリード処理を要求し（ｓｔｅｐ１０８）、したがってリード／ライト・インターフェース装置４００５よりオンチップバス１００３に対しリード要求のコマンドが出される。このような制御を行うことにより、既に発行されたリード要求コマンドと同一描画アドレスに対する新たなリード要求コマンドの発行を、先行した当該描画アドレスに対するリード・モディファイ・ライト処理が終了するまで抑止する。   On the other hand, when the RMW process is determined (step 101 or 102, No), the drawing pattern, drawing mask pattern, drawing address, and logical operation TYPE input from the drawing pattern generation device 2002 are transferred to the RMW data FIFO device 4002 (step 106). It is checked whether an OK signal is output from the RMW data FIFO device 4002 (step 107). Only when it is confirmed that an OK signal has been issued (step 107, Yes), the drawing address input from the drawing pattern generation device 2002 is transferred to the read / write interface device 4005 to request read processing (step 108). Therefore, a read request command is issued from the read / write interface device 4005 to the on-chip bus 1003. By performing such control, issuance of a new read request command for the same drawing address as that of the already issued read request command is suppressed until the read-modify-write processing for the preceding drawing address is completed.

図１３に、ＲＭＷデータＦＩＦＯ装置４００２の第１の実施例のブロック図を示す。図示のように、第１の実施例に係るＲＭＷデータＦＩＦＯ装置４００２は、描画パターンＦＩＦＯ５００１、描画マスクＦＩＦＯ５００２、論理演算TYPEＦＩＦＯ５００３、描画アドレスＦＩＦＯ５００４、描画アドレス比較装置５００５、ＦＩＦＯカウンタ５００６、ＦＩＦＯコントローラ５００７から構成される。   FIG. 13 shows a block diagram of a first embodiment of the RMW data FIFO device 4002. As shown in the figure, the RMW data FIFO device 4002 according to the first embodiment includes a drawing pattern FIFO 5001, a drawing mask FIFO 5002, a logical operation TYPE FIFO 5003, a drawing address FIFO 5004, a drawing address comparison device 5005, a FIFO counter 5006, and a FIFO controller 5007. Is done.

描画パターンＦＩＦＯ５００１は、リードライト制御装置４００１から入力した描画パターンを記憶し、ＦＩＦＯカウンタ５００６の値に基づきＦＩＦＯ（先入れ先出し）方式で出力するための記憶手段である。描画マスクＦＩＦＯ５００２は、リードライト制御装置４００１から入力した描画マスクデータを記憶し、ＦＩＦＯカウンタ５００６の値に基づきＦＩＦＯ方式で出力するための記憶手段である。論理演算TYPEＦＩＦＯ５００３は、リードライト制御装置４００１から入力した論理演算TYPRデータを記憶し、ＦＩＦＯカウンタ５００６の値に基づきＦＩＦＯ方式で出力するための記憶手段である。描画アドレスＦＩＦＯ５００４は、リードライト制御装置４００１から入力した描画アドレスデータを記憶し、ＦＩＦＯカウンタ５００６の値に基づきＦＩＦＯ方式で出力するための記憶手段である。この描画アドレスＦＩＦＯ５００４に記憶されている描画アドレスデータは描画描画アドレス比較装置５００５へ入力される。   The drawing pattern FIFO 5001 is a storage unit that stores the drawing pattern input from the read / write control device 4001 and outputs the drawing pattern in a FIFO (first-in first-out) system based on the value of the FIFO counter 5006. The drawing mask FIFO 5002 is storage means for storing drawing mask data input from the read / write control device 4001 and outputting the drawing mask data based on the value of the FIFO counter 5006 in the FIFO method. The logical operation TYPE FIFO 5003 is a storage means for storing the logical operation TYPR data input from the read / write control device 4001 and outputting it in the FIFO system based on the value of the FIFO counter 5006. The drawing address FIFO 5004 is storage means for storing the drawing address data input from the read / write control device 4001 and outputting it in the FIFO system based on the value of the FIFO counter 5006. The drawing address data stored in the drawing address FIFO 5004 is input to the drawing / drawing address comparison device 5005.

描画アドレス比較装置５００５は、リードライト制御装置４００１より入力された描画アドレスが、描画アドレスＦＩＦＯ５００４に格納されている有効な描画アドレスのいずれかと一致するか否かの判定を行い、その判定結果（ＣＯＭＰ）をＦＩＦＯコントローラ５００７へ出力する。ＦＩＦＯカウンタ５００６は、リードライト制御装置４００１からのデータを各ＦＩＦＯ５００１〜５００４に格納するたびにＦＩＦＯコントローラ５００７からのＵＰ信号によってカウントアップし、この時、各ＦＩＦＯ５００１〜５００４に格納可能なデータ量を超えた場合（ＦＵＬＬ状態）にＦＵＬＬ信号をＦＩＦＯコントローラ５００７へ出力する。また、ＲＯＰ処理装置４００３からのリードイネーブル信号がＯＮした時にＦＩＦＯコントローラ５００７からのＤＯＷＮ信号によってＦＩＦＯカウンタ５００６はカウントダウンする。ＦＩＦＯコントローラ５００７は、描画アドレス比較装置５００５からのＣＯＭＰ信号、ＦＩＦＯカウンタ５００６からのＦＵＬＬ信号及びそのカウント値、リードライト制御装置４００１からのＲＭＷデータイネーブル信号、ＲＯＰ処理装置４００３からのデータイネーブル信号に基づいて、ＦＩＦＯカウンタ５００６のカウントアップ／ダウンの制御や描画ＷＡＩＴ信号の制御等を行うもので、そのフローチャートを図１５に示す。   The drawing address comparison device 5005 determines whether or not the drawing address input from the read / write control device 4001 matches one of the valid drawing addresses stored in the drawing address FIFO 5004, and the determination result (COMP ) Is output to the FIFO controller 5007. The FIFO counter 5006 counts up by the UP signal from the FIFO controller 5007 every time the data from the read / write control device 4001 is stored in each of the FIFOs 5001 to 5004. At this time, the amount of data that can be stored in each of the FIFOs 5001 to 5004 is exceeded. In the case of a full state (FULL state), a FULL signal is output to the FIFO controller 5007. Further, when the read enable signal from the ROP processing device 4003 is turned ON, the FIFO counter 5006 is counted down by the DOWN signal from the FIFO controller 5007. The FIFO controller 5007 is based on the COMP signal from the drawing address comparison device 5005, the FULL signal from the FIFO counter 5006 and its count value, the RMW data enable signal from the read / write control device 4001, and the data enable signal from the ROP processing device 4003. FIG. 15 is a flowchart showing the count up / down control of the FIFO counter 5006 and the control of the drawing WAIT signal.

図１４に、第１の実施例に係る描画アドレス比較装置５００５のブロック図を示す。描画アドレス比較装置５００５においては、リードライト制御装置４００１から入力する、現在書き込もうとする描画アドレスと、描画アドレスＦＩＦＯ５００４内の０番目，１番目，２番目，．．．，Ｎ番目の描画アドレスとが比較器５１０１，５１０２，．．．，１５１０４によって比較され、各比較結果は対応したＡＮＤロジック５１０６，５１０７，５１０８，．．．，５１０９へ入力される。有効BIT生成装置５１０５は、ＦＩＦＯカウンタ５００６の値に基づいて、描画アドレスＦＩＦＯ５００４内の有効な描画アドレスに対応したビットのみが”１”の有効ＢＩＴ信号を生成する。この有効ＢＩＴ信号が対応したＡＮＤロジック５１０６，５１０７，５１０８，．．．，５１０９に入力信号することにより、比較器５１０１〜５１０４の比較結果のうちの描画アドレスＦＩＦＯ５００４内の有効な描画アドレスに対応したものだけが、これらＡＮＤロジックを介してＯＲロジック５１１０に入力されＯＲ演算される。このＯＲロジック５１１０の出力信号がＣＯＭＰ信号としてＦＩＦＯコントローラ５００７へ入力される。つまり、描画アドレスＦＩＦＯ５００４内の有効な描画アドレスのいずれかと、入力した描画アドレスとが一致した時に判定結果信号ＣＯＭＰが”１”となる。ＦＩＦＯコントローラ５００７は、ＣＯＭ信号が”０”の時、つまり描画アドレスが一致しなかった時に、それをリードライト制御装置４００１へ知らせるためにＯＫ信号を送出する。   FIG. 14 is a block diagram of a drawing address comparison apparatus 5005 according to the first embodiment. In the drawing address comparison device 5005, the drawing address to be written at the current input from the read / write control device 4001 and the 0th, 1st, 2nd,. . . , Nth drawing address and comparators 5101, 5102,. . . , 15104, and each comparison result is corresponding AND logic 5106, 5107, 5108,. . . , 5109. Based on the value of the FIFO counter 5006, the valid BIT generation device 5105 generates a valid BIT signal whose only bit corresponding to the valid drawing address in the drawing address FIFO 5004 is “1”. This valid BIT signal corresponds to AND logics 5106, 5107, 5108,. . . , 5109, only those corresponding to valid drawing addresses in the drawing address FIFO 5004 among the comparison results of the comparators 5101 to 5104 are input to the OR logic 5110 via these AND logics, and OR operation is performed. Is done. The output signal of the OR logic 5110 is input to the FIFO controller 5007 as a COMP signal. That is, the determination result signal COMP becomes “1” when one of the effective drawing addresses in the drawing address FIFO 5004 matches the input drawing address. The FIFO controller 5007 sends an OK signal to notify the read / write control device 4001 when the COM signal is “0”, that is, when the drawing addresses do not match.

図１６に、ＲＭＷデータＦＩＦＯ装置４００２の第２の実施例のブロック図を示す。図１６において、図１３中の対応した部分には同一の符号が付けられている。ＦＩＦＯコントローラ５００７は、描画アドレス比較装置５００５よりＮＵＭ信号が入力される点が前記第１の実施例と異なる。このＦＩＦＯコントローラ５００７のフローチャートを図１８に示す。図１８及び図１５において、対応したステップに同一のステップ番号が付けられている。   FIG. 16 shows a block diagram of a second embodiment of the RMW data FIFO device 4002. In FIG. 16, the same reference numerals are assigned to the corresponding parts in FIG. The FIFO controller 5007 is different from the first embodiment in that a NUM signal is input from the drawing address comparison device 5005. A flowchart of the FIFO controller 5007 is shown in FIG. 18 and 15, the same step numbers are assigned to the corresponding steps.

図１７に、この第２の実施例に係る描画アドレス比較装置５００５のブロック図を示す。図１７を図１４と対比すれば明らかなように、本実施例に係る描画アドレス比較装置はＭＡＸ数値生成装置５１１１が追加されている。このＭＡＸ数値生成装置５１１１は、ＡＮＤロジック５１０６〜５１０９より入力する、最も新しい有効な比較結果を数値化し、それをＭＵＭとしてＦＩＦＯコントローラ５００７へ出力する。図１９に、ＭＡＸ数値生成装置５１１１のフローチャートを示す。すなわち、入力した描画アドレスと一致する描画アドレスの描画ＦＩＦＯ５００４内の格納位置がＮＵＭとして出力される。   FIG. 17 shows a block diagram of a drawing address comparison apparatus 5005 according to the second embodiment. As is clear when FIG. 17 is compared with FIG. 14, a MAX numerical value generator 5111 is added to the drawing address comparison apparatus according to this embodiment. The MAX numerical value generation device 5111 converts the latest valid comparison result input from the AND logics 5106 to 5109 into a numerical value, and outputs it as a MUM to the FIFO controller 5007. FIG. 19 shows a flowchart of the MAX numerical value generator 5111. That is, the storage position in the drawing FIFO 5004 of the drawing address that matches the input drawing address is output as NUM.

以上に述べた構成のＲＭＷデータＦＩＦＯ装置４００２の全体的な動作を説明する。ＲＭＷデータＦＩＦＯ装置４００２は、リードライト制御装置４００１からのデータイネーブル信号がアクティブになると、リードライト制御装置４００１から描画パターン、描画マスクパターン、描画アドレス、論理演算TYPEを受け取り（ライト要求の場合は描画アドレスのみ受け取り）、受け取った描画アドレスが描画ＦＩＦＯ５００４に格納されている有効な描画アドレスのいずれとも一致しなければ（ｓｔｅｐ２０３，Ｎｏ）、ＯＫ信号を送出する（ｓｔｅｐ２０２Ａ）。そして、ＲＭＷ処理の場合のみであるが（図１５及び図１８では省略されいるが、例えば有効な論理演算TYPEを受け取った等からＲＭＷ処理の場合であることを判定することができる）、各ＦＩＦＯ５００１〜５００４の空きがない状態でなければ、つまりＦＩＦＯカウンタ５００６からのＦＵＬＬ信号がアクティブになっていなければ（ｓｔｅｐ２０３，Ｎｏ）、受け取った描画アドレス、論理演算TYPE、描画マスク、描画パターンを対応したＦＩＦＯ５００１〜５００４に格納し、ＦＩＦＯカウンタ５００６を１つカウントアップさせる（ｓｔｅｐ２０４）。   The overall operation of the RMW data FIFO device 4002 configured as described above will be described. When the data enable signal from the read / write control device 4001 becomes active, the RMW data FIFO device 4002 receives a drawing pattern, a drawing mask pattern, a drawing address, and a logical operation TYPE from the read / write control device 4001 (in the case of a write request, drawing). If only the address is received) and the received drawing address does not match any of the valid drawing addresses stored in the drawing FIFO 5004 (step 203, No), an OK signal is transmitted (step 202A). Only in the case of RMW processing (which is omitted in FIG. 15 and FIG. 18, for example, it can be determined that RMW processing is performed from receiving a valid logical operation TYPE), but each FIFO 5001. If there is no vacant space of .about.5004, that is, if the FULL signal from the FIFO counter 5006 is not active (step 203, No), the FIFO 5001 corresponding to the received drawing address, logical operation TYPE, drawing mask, and drawing pattern. ˜5004 and the FIFO counter 5006 is incremented by one (step 204).

一方、これもＲＭＷ処理の場合のみであるが、受け取った描画アドレスが描画アドレスＦＩＦＯ５００４に格納されている有効な描画アドレスのいずれかと一致したときには（ｓｔｅｐ２０２，Ｙｅｓ）、ＦＩＦＯコントローラ５００７内のＡＬＬ＿ＯＵＴフラグを”１”にセットし（ｓｔｅｐ２０５）、次に描画ＷＡＩＴ信号をＯＮにして描画パターン生成装置２００２の処理を中止停止（WAIT）させる（ｓｔｅｐ２０６）。ｓｔｅｐ２０３で各ＦＩＦＯ５００１〜５００４が空きのない状態であると判定されたときも（ｓｔｅｐ２０３，Ｙｅｓ）、同様に描画ＷＡＩＴ信号をＯＮにする。なお、第２の実施例の場合には、ｓｔｅｐ２０５において、描画アドレス比較装置５００５より出力されたＭＵＭ値、すなわち、入力した描画アドレスと一致した描画アドレスの描画アドレスＦＩＦＯ５００４内の格納位置が、ＭＡＸＡＤＤＲＥＳＳとしてＦＩＦＯコントローラ５００７内に保持される。   On the other hand, this is also only in the case of RMW processing, but when the received drawing address matches one of the valid drawing addresses stored in the drawing address FIFO 5004 (step 202, Yes), the ALL_OUT flag in the FIFO controller 5007 is set. It is set to “1” (step 205), and then the drawing WAIT signal is turned on to stop (WAIT) the processing of the drawing pattern generation device 2002 (step 206). When it is determined in step 203 that each of the FIFOs 5001 to 5004 is not empty (step 203, Yes), the drawing WAIT signal is similarly turned ON. In the case of the second embodiment, in step 205, the MUM value output from the drawing address comparison device 5005, that is, the storage position in the drawing address FIFO 5004 of the drawing address that matches the input drawing address is set as MAXADDRESS. It is held in the FIFO controller 5007.

また、ＲＭＷデータＦＩＦＯ装置４００２は、ＲＯＰ処理装置４００３からのデータイネーブル信号がアクティブになると（ｓｔｅｐ２０７，Ｙｅｓ）、各ＦＩＦＯ５００１〜５００４の先頭の（一番早く格納された）データをＲＯＰ処理装置４００３へ転送し、ＦＩＦＯカウンタ５００６を１つカウントダウンさせる（ｓｔｅｐ２０８）。描画ＷＡＩＴ信号がアクティブの場合（ｓｔｅｐ２０９，Ｙｅｓ）、ＡＬＬ＿ＯＵＴフラグが”１”ならば（ｓｔｅｐ２１０，Ｙｅｓ）、すなわちｓｔｅｐ２０２でアドレス一致と判定されて当該フラグが立てられているときには、各ＦＩＦＯ５００１〜５００４の全ての格納データが出力済みであるか、つまり描画アドレスＦＩＦＯ５００４に格納された全ての描画アドレスに対するリード・モディファイ・ライト処理が終了しているかチェツクする（ｓｔｅｐ２１１）。ただし、前記第２の実施例の場合は、各ＦＩＦＯ５００１〜５００４内のＭＡＸＡＤＤＲＥＳＳで示される格納位置のデータまで出力済みであるかチェツクする。そして、ｓｔｅｐ２１１の判定結果がＹｅｓならば、描画ＷＡＩＴ信号をＯＦＦにして描画パターン生成装置２００の処理停止を解除し、その処理を再開させるとともに、ＡＬＬ＿ＯＵＴフラグを”０”にリセットする（ｓｔｅｐ２１３）。また、ｓｔｅｐ２１０でＡＬＬ＿ＯＵＴフラグが”１”でないと判定した場合、つまり、各ＦＩＦＯ５００１〜５００４の空きがなくなったために描画ＷＡＩＴ信号がＯＮにされている場合には、各ＦＩＦＯ５００１〜５００４に所定以上の空きが生じたならば（ｓｔｅｐ２１２，Ｙｅｓ）、描画ＷＡＩＴ信号をＯＦＦにするとともにＡＬＬ＿ＯＵＴフラグを”０”にリセットする（ｓｔｅｐ２１３）。   Further, when the data enable signal from the ROP processing device 4003 becomes active (step 207, Yes), the RMW data FIFO device 4002 transfers the head data (stored earliest) of each of the FIFOs 5001 to 5004 to the ROP processing device 4003. Then, the FIFO counter 5006 is decremented by one (step 208). When the drawing WAIT signal is active (step 209, Yes), if the ALL_OUT flag is “1” (step 210, Yes), that is, when it is determined that the address matches in step 202 and the flag is set, each of the FIFOs 5001 to 5004 is set. It is checked whether all the stored data has been output, that is, whether the read-modify-write processing for all the drawing addresses stored in the drawing address FIFO 5004 has been completed (step 211). However, in the case of the second embodiment, it is checked whether the data at the storage position indicated by MAXADDRESS in each of the FIFOs 5001 to 5004 has already been output. If the determination result in step 211 is Yes, the drawing WAIT signal is turned OFF to cancel the processing stop of the drawing pattern generation apparatus 200, the processing is restarted, and the ALL_OUT flag is reset to “0” (step 213). Further, when it is determined in step 210 that the ALL_OUT flag is not “1”, that is, when the drawing WAIT signal is turned on because the FIFOs 5001 to 5004 are not available, the FIFOs 5001 to 5004 have more than a predetermined amount. If this occurs (step 212, Yes), the drawing WAIT signal is turned OFF and the ALL_OUT flag is reset to "0" (step 213).

図２０にＲＯＰ処理装置４００３のフローチャートを示す。このフローチャートに示すように、ＲＯＰ処理装置４００３は、Read画像ＦＩＦＯ装置４００４からのデータイネーブル信号がアクティブとなったことを確認すると（ｓｔｅｐ４００，Ｙｅｓ）、ＲＭＷデータＦＩＦＯ装置４００２から出力される描画アドレス、描画パターン、描画マスク、論理演算TYPEを受け取り、また、Read画像ＦＩＦＯ装置４００４からリードデータを受け取り、該描画パターンを該描画マスクによりマスク処理し（ｓｔｅｐ４０１）、マスク処理後の描画パターン（ＷＤＡＴＡ）と該リードデータについて、論理演算TYPEに対応した論理演算（図２１−１，図２１−２参照）を行う（ｓｔｅｐ４０１）。そして、リードライト・インターフェース装置４００５へのデータイネーブル信号をＯＮすることにより、論理演算後のデータ（ライトデータ）の描画アドレスへのライト要求をリードライト・インターフェース装置４００５に行い（ｓｔｅｐ４０２）、リード／ライト・インターフェース装置４００５よりライト要求コマンドを発行させる。ｓｔｅｐ４０２においては、図示されていないが、ＲＭＷデータＦＩＦＯ装置４００２の各ＦＩＦＯ５００１〜５００４内の次のデータの出力を許可するため、ＲＭＷデータＦＩＦＯ装置４００２へのデータイネーブル信号もＯＮにする（図１５，図１５のｓｔｅｐ２０７参照）。   FIG. 20 shows a flowchart of the ROP processing device 4003. As shown in this flowchart, when the ROP processing device 4003 confirms that the data enable signal from the read image FIFO device 4004 has become active (step 400, Yes), the drawing address output from the RMW data FIFO device 4002, The drawing pattern, the drawing mask, and the logical operation TYPE are received, the read data is received from the Read image FIFO device 4004, the drawing pattern is masked with the drawing mask (step 401), and the drawing pattern after the mask processing (WDATA) A logical operation (see FIGS. 21-1 and 21-2) corresponding to the logical operation TYPE is performed on the read data (step 401). Then, by turning on the data enable signal to the read / write interface device 4005, a write request to the drawing address of the data (write data) after the logical operation is performed to the read / write interface device 4005 (step 402), and the read / write interface device 4005 is read / written. A write request command is issued from the write interface device 4005. Although not shown in step 402, the data enable signal to the RMW data FIFO device 4002 is also turned ON to permit the output of the next data in each of the FIFOs 5001 to 5004 of the RMW data FIFO device 4002 (FIG. 15, (See step 207 in FIG. 15).

なお、図２１−１と図２１−２は論理演算処理を例示するものである。論理演算番号は前記論理演算TYPEに対応する。また、論理演算処理はＶｅｒｉｌｏｇ表現である。   FIG. 21A and FIG. 21B exemplify logical operation processing. The logical operation number corresponds to the logical operation TYPE. Also, the logical operation processing is Verilog expression.

図２２にＲＯＰ処理装置４００３の概略ブロック図を示す。ＡＮＤロジック６００１は、ＲＭＷデータＦＩＦＯ装置４００２から受け取った描画パターンとマスクデータのＡＮＤ演算により描画パターンをマスクデータでマスク処理し、処理後の描画パターンを論理演算部６００３へ入力する。ＡＮＤロジック６００２は、Read画像ＦＩＦＯ装置４００４から入力するリードデータを、描画マスクデータを反転したデータによりマスク処理し、処理後のリードデータを論理演算部６００３へ入力する。論理演算部６００３は、入力した描画パターン及びリードデータについて論理演算TYPEに応じた論理演算処理を行い、その結果すなわちライトデータを出力する。   FIG. 22 shows a schematic block diagram of the ROP processing device 4003. The AND logic 6001 masks the drawing pattern with the mask data by AND operation of the drawing pattern received from the RMW data FIFO device 4002 and the mask data, and inputs the processed drawing pattern to the logic operation unit 6003. The AND logic 6002 masks the read data input from the read image FIFO device 4004 with data obtained by inverting the drawing mask data, and inputs the processed read data to the logic operation unit 6003. The logical operation unit 6003 performs logical operation processing corresponding to the logical operation TYPE on the input drawing pattern and read data, and outputs the result, that is, write data.

次にリード／ライト・インターフェース装置４００５の動作を説明する。図２３に、リード／ライト・インターフェース装置４００５のフローチャートを示す。   Next, the operation of the read / write interface device 4005 will be described. FIG. 23 shows a flowchart of the read / write interface device 4005.

このフローチャートに示されるように、リード/ライト・インターフェース装置４００５は、リードライト制御装置４００１からのリード／ライトＩ／Ｆイネーブル信号がアクティブになると（ｓｔｅｐ５００，Ｙｅｓ）、リードライト制御装置４００１からのＲ／Ｗ信号からリード要求かライト要求かを判断する（ｓｔｅｐ５０１）。   As shown in this flowchart, when the read / write I / F enable signal from the read / write control device 4001 becomes active (step 500, Yes), the read / write interface device 4005 receives the R from the read / write control device 4001. It is determined from the / W signal whether it is a read request or a write request (step 501).

リードライト制御装置４００１からのライト要求の場合（ｓｔｅｐ５０１，Ｎｏ）、オンチップバス・インターフェース２００１に対し、リードライト制御装置４００１から受け取った描画パターンと描画アドレスをへ転送し、Ｒ／Ｗ信号によって該描画パターンの該描画アドレスへのライト要求を行う、つまりライト要求コマンドを出す（ｓｔｅｐ５０２）。   In the case of a write request from the read / write control device 4001 (step 501, No), the drawing pattern and drawing address received from the read / write control device 4001 are transferred to the on-chip bus interface 2001, and the R / W signal A write request is made to the drawing address of the drawing pattern, that is, a write request command is issued (step 502).

一方、リードライト制御装置４００１からのリード要求の場合（ｓｔｅｐ５０１，Ｙｅｓ）、オンチップバス・インターフェース２００１に対し、リードライト制御装置４００１から受け取った描画アドレスをへ転送し、Ｒ／Ｗ信号によって該描画アドレスのリード要求を行い、つまりリード要求コマンドを出し（ｓｔｅｐ５０３）、オンチップバス・インターフェース２００１からリードデータが戻ってくるのを待つ。オンチップバス１００３からリード応答が返されリードデータが戻ってくると（ｓｔｅｐ５０６，Ｙｅｓ）、Read画像ＦＩＦＯ装置４００４へのリードデータイネーブル信号をＯＮして該リードデータをRead画像ＦＩＦＯ装置４００４へ転送する（ｓｔｅｐ５０７）。この時、Read画像ＦＩＦＯ装置４００４は、リード／ライト・インターフェース装置４００５から受け取ったリードデータを内部のＦＩＦＯに格納し、ＲＯＰ処理装置４００３へのデータイネーブル信号をＯＮして、格納したリードデータをＲＯＰ処理装置４００３へ転送する。   On the other hand, in the case of a read request from the read / write control device 4001 (step 501, Yes), the drawing address received from the read / write control device 4001 is transferred to the on-chip bus interface 2001, and the drawing is performed by the R / W signal. An address read request is made, that is, a read request command is issued (step 503), and the return of read data from the on-chip bus interface 2001 is awaited. When a read response is returned from the on-chip bus 1003 and read data is returned (step 506, Yes), the read data enable signal to the read image FIFO device 4004 is turned on and the read data is transferred to the read image FIFO device 4004. (Step 507). At this time, the read image FIFO device 4004 stores the read data received from the read / write interface device 4005 in the internal FIFO, turns on the data enable signal to the ROP processing device 4003, and converts the stored read data into the ROP. Transfer to the processing device 4003.

また、リード／ライト・インターフェース装置４００５は、ＲＯＰ処理装置４００３からのデータイネーブル信号がアクティブになると（ｓｔｅｐ５０４，Ｙｅｓ）、ＲＯＰ処理装置４００３から出力された描画アドレスとライトデータを受け取り、オンチップバス・インターフェース４００１に対し該描画アドレスへの該ライトデータのライト要求のコマンドを出す（ｓｔｅｐ５０５）。これで、ある描画アドレスに対するリード・モディファイ・ライト処理が行われたことになる。   When the data enable signal from the ROP processing device 4003 becomes active (step 504, Yes), the read / write interface device 4005 receives the drawing address and write data output from the ROP processing device 4003, and receives the on-chip bus A command for requesting writing of the write data to the drawing address is issued to the interface 4001 (step 505). This completes the read-modify-write process for a certain drawing address.

描画装置１００５についての以上の説明から明らかなように、例えば図３２（Ｂ）に示したようなＲＭＷタイミングとなるような場合に図３２（Ｃ）のＲＭＷタイミングに自動的に制御され、正しい描画処理が実行される。また、例えば図３４（Ａ）に示したようなＲＭＷタイミングとなるような場合に図３４（Ｂ）に示すＲＭＷタイミングに自動的に制御され、正しい描画処理が実行される。また、具体例は提示しないが、ＲＭＷデータＦＩＦＯ装置４００２内の描画アドレスＦＩＦＯ５００４に格納されているＲＭＷ処理未了の描画アドレスに対して、リードライト制御装置４００１からの新たなライト要求が抑止されるため、そのようなライト要求の発行による不正な描画処理を防止できる。   As is apparent from the above description of the drawing apparatus 1005, for example, when the RMW timing shown in FIG. 32B is reached, the RMW timing shown in FIG. Processing is executed. Also, for example, when the RMW timing as shown in FIG. 34A is reached, the RMW timing shown in FIG. 34B is automatically controlled, and the correct drawing process is executed. Although no specific example is presented, a new write request from the read / write control device 4001 is suppressed for a drawing address that has not been subjected to RMW processing and is stored in a drawing address FIFO 5004 in the RMW data FIFO device 4002. Therefore, it is possible to prevent an unauthorized drawing process due to the issuance of such a write request.

また、以上の説明から明らかなように、請求項１記載の発明に係る論理演算処理装置は論理演算処理装置２００３に対応する。そして、請求項２記載の発明はＲＭＷデータＦＩＦＯ装置４００２が前記第１の実施例の構成をとる場合に相当し、請求項３記載の発明はＲＭＷデータＦＩＦＯ装置４００２が前記第２の実施例の構成をとる場合に相当することも明らかである。また、本実施形態に係る描画装置１００５における処理内容は、請求項４乃至６記載の発明に係る描画処理方法の実施例に相当することも明らかである。よって、請求項４乃至６記載の発明に係る描画処理方法についての説明は繰り返さない。   Further, as apparent from the above description, the logical operation processing device according to the first aspect of the invention corresponds to the logical operation processing device 2003. The invention described in claim 2 corresponds to the case where the RMW data FIFO device 4002 adopts the configuration of the first embodiment, and the invention described in claim 3 relates to the RMW data FIFO device 4002 of the second embodiment. It is also clear that this corresponds to a configuration. It is also clear that the processing content in the drawing apparatus 1005 according to the present embodiment corresponds to an embodiment of the drawing processing method according to the inventions of claims 4 to 6. Therefore, the description of the drawing processing method according to the inventions of claims 4 to 6 will not be repeated.

図２４に、符号化装置１００６の概略ブロック図を示す。図２４において、７００１はオンチップバス１００３とのインターフェースである。オンチップバス・インターフェース７００１からのリード要求に対し、メインメモリ１０１５のバンドメモリ領域からリードされた画像データはオンチップバス・インターフェース７００１を介し取り込まれ、バッファ７００２に一時的に記憶される。このバッファ７００２内の画像データは、ＪＢＩＧ符号化装置７００３によってＪＢＩＧ規格の符号化方式により符号化される。ＪＢＩＧ符号化装置７００３より出力される符号データはバッファ７００４に一時的に記憶される。オンチップバス・インターフェース７００１からのライト要求によって、バッファ７００４内の符号データはオンチップバス１００３へ出力され、メインメモリ１０１５の符号ページメモリ領域へライトされる。リード要求時及びライト要求時のメモリアドレスはメモリアドレス生成装置７００５により生成され、オンチップバス・インターフェース７００１を介しオンチップバス１００３へ出される。以上のような符号化装置１００６の動作はコントローラ７００６により制御される。   FIG. 24 shows a schematic block diagram of the encoding device 1006. In FIG. 24, reference numeral 7001 denotes an interface with the on-chip bus 1003. In response to a read request from the on-chip bus interface 7001, the image data read from the band memory area of the main memory 1015 is taken in via the on-chip bus interface 7001 and temporarily stored in the buffer 7002. The image data in the buffer 7002 is encoded by the JBIG encoding apparatus 7003 according to the encoding method of the JBIG standard. Code data output from the JBIG encoding device 7003 is temporarily stored in the buffer 7004. In response to a write request from the on-chip bus interface 7001, the code data in the buffer 7004 is output to the on-chip bus 1003 and written to the code page memory area of the main memory 1015. The memory address at the time of the read request and the write request is generated by the memory address generation device 7005 and is output to the on-chip bus 1003 via the on-chip bus interface 7001. The operation of the encoding apparatus 1006 as described above is controlled by the controller 7006.

図２５に、復号装置１００７の概略ブロック図を示す。図２５において、８００１はオンチップバス１００３とのインターフェースである。オンチップバス・インターフェース８００１からのリード要求に対し、メインメモリ１０１５の符号ページメモリ領域からリードされた符号データはオンチップバス・インターフェース８００１を介し取り込まれ、バッファ８００２に一時的に記憶される。このバッファ８００２内の符号データは、ＪＢＩＧ復号装置８００３によってＪＢＩＧ規格の復号方式により復号される。ＪＢＩＧ復号装置８００３より出力される画像データはバッファ８００４に一時的に記憶される。このバッファ８００４内の画像データは、プリンタエンジン１００９と同期してエンジンコントローラ１００８へ転送される。リード要求時のメモリアドレスはメモリアドレス生成装置８００５により生成され、オンチップバス・インターフェース８００１を介しオンチップバス１００３へ出される。以上のような復号装置１００７の動作はコントローラ８００６により制御される。   FIG. 25 shows a schematic block diagram of the decoding device 1007. In FIG. 25, reference numeral 8001 denotes an interface with the on-chip bus 1003. In response to a read request from the on-chip bus interface 8001, the code data read from the code page memory area of the main memory 1015 is taken in via the on-chip bus interface 8001 and temporarily stored in the buffer 8002. The code data in the buffer 8002 is decoded by the JBIG decoding apparatus 8003 using the JBIG standard decoding method. The image data output from the JBIG decoding device 8003 is temporarily stored in the buffer 8004. The image data in the buffer 8004 is transferred to the engine controller 1008 in synchronization with the printer engine 1009. The memory address at the time of the read request is generated by the memory address generation device 8005 and is output to the on-chip bus 1003 via the on-chip bus interface 8001. The operation of the decoding device 1007 as described above is controlled by the controller 8006.

以上、本発明の実施形態について説明した。しかしながら、本発明は前記実施形態のみに限定されるものではなく様々な変形が可能である。また、本発明はプリンタに限らず、デジタル複写機や複合機（ＭＦＰ；multi function printer）等の機器に広く適用し得るものである。   The embodiment of the present invention has been described above. However, the present invention is not limited to the above embodiment, and various modifications are possible. The present invention is not limited to a printer, and can be widely applied to devices such as a digital copying machine and a multi function printer (MFP).

本発明に係るプリンタの概略構成図である。1 is a schematic configuration diagram of a printer according to the present invention. 図１に示したプリンタの電装・制御装置の構成を示すブロック図である。FIG. 2 is a block diagram illustrating a configuration of an electrical / control device of the printer illustrated in FIG. 1. メインメモリの領域割り当て例を示す図である。It is a figure which shows the example of area allocation of the main memory. ＰＤＬデータの入力からプリントアウトまでの処理の流れを説明するための処理概念図である。It is a process conceptual diagram for demonstrating the flow of a process from the input of PDL data to printout. バンドメモリのフォーマットの説明図である。It is explanatory drawing of the format of a band memory. 中間言語の例を示す図である。It is a figure which shows the example of an intermediate language. 描画されたバンド画像の例を示す図である。It is a figure which shows the example of the drawn band image. 描画コマンドの説明図である。It is explanatory drawing of a drawing command. 本発明の一実施形態に係る描画装置の概略ブロック図である。It is a schematic block diagram of the drawing apparatus which concerns on one Embodiment of this invention. 描画パターン生成装置の概略ブロック図である。It is a schematic block diagram of a drawing pattern generation apparatus. 論理演算処理装置の概略ブロック図である。It is a schematic block diagram of a logical operation processing device. リードライト制御装置の動作を説明するためのフローチャートである。It is a flowchart for demonstrating operation | movement of a read / write control apparatus. ＲＭＷデータＦＩＦＯ装置の第１の実施例を示す概略ブロック図である。It is a schematic block diagram which shows the 1st Example of a RMW data FIFO apparatus. 図１３中の描画アドレス比較装置の概略ブロック図である。It is a schematic block diagram of the drawing address comparison apparatus in FIG. 図１３に示したＲＭＷデータＦＩＦＯ装置の動作を説明するためのフローチャートである。It is a flowchart for demonstrating operation | movement of the RMW data FIFO apparatus shown in FIG. ＲＭＷデータＦＩＦＯ装置の第２の実施例を示す概略ブロック図である。It is a schematic block diagram which shows the 2nd Example of a RMW data FIFO apparatus. 図１６中の描画アドレス比較装置の概略ブロック図である。It is a schematic block diagram of the drawing address comparison apparatus in FIG. 図１６に示したＲＭＷデータＦＩＦＯ装置の動作を説明するためのフローチャートである。17 is a flowchart for explaining the operation of the RMW data FIFO device shown in FIG. 図１７中のＭＡＸ生成装置の動作を示すフローチャートである。It is a flowchart which shows operation | movement of the MAX production | generation apparatus in FIG. ＲＯＰ処理装置の動作を説明するためのフローチャートである。It is a flowchart for demonstrating operation | movement of a ROP processing apparatus. 論理演算処理の例を示す図である。It is a figure which shows the example of a logical operation process. 論理演算処理の例を示す図である。It is a figure which shows the example of a logical operation process. ＲＯＰ処理装置の概略ブロック図である。It is a schematic block diagram of a ROP processing apparatus. リード／ライト・インターフェース装置の動作を説明するためのフローチャートである。It is a flowchart for demonstrating operation | movement of a read / write interface apparatus. 符号化装置の概略ブロック図である。It is a schematic block diagram of an encoding apparatus. 復号装置の概略ブロック図である。It is a schematic block diagram of a decoding apparatus. ＣＰＵが描画処理を実行する初期のシステム構成を示す模式的ブロック図である。FIG. 2 is a schematic block diagram illustrating an initial system configuration in which a CPU executes drawing processing. メインメモリからバンドメモリを独立させたシステム構成を示す模式的ブロック図である。It is a typical block diagram which shows the system configuration which made the band memory independent from the main memory. ＣＰＵと描画装置でメモリアービターを介してメインメモリを共有するシステム構成を示す模式的ブロック図である。1 is a schematic block diagram showing a system configuration in which a main memory is shared between a CPU and a drawing apparatus via a memory arbiter. オンチップバスを介して描画装置がメインメモリに描画するシステム構成を示す模式的ブロック図である。1 is a schematic block diagram illustrating a system configuration in which a drawing apparatus draws in a main memory via an on-chip bus. リードタイミングを説明するためのタイミング図である。It is a timing diagram for explaining a read timing. 正しい描画処理例と正しくない描画処理例を示す図である。It is a figure which shows the example of a correct drawing process, and the example of an incorrect drawing process. 図３１に関連したリード・モディファイ・ライトのタイミングを説明するためのタイミング図である。FIG. 32 is a timing chart for explaining a read / modify / write timing related to FIG. 31; 正しい描画処理例と正しくない描画処理例を示す図である。It is a figure which shows the example of a correct drawing process, and the example of an incorrect drawing process. 図３３に関連したリード・モディファイ・ライトのタイミングを説明するためのタイミング図である。FIG. 34 is a timing chart for explaining read-modify-write timing related to FIG. 33;

符号の説明Explanation of symbols

１００１ ＣＰＵ
１００３ オンチップバス
１００５ 描画装置
１０１５ メインメモリ
２００１ オンチップバス・インターフェース
２００２ 描画パターン生成装置
２００３ 論理演算処理装置
４００１ リードライト制御装置
４００２ ＲＭＷデータＦＩＦＯ装置
４００３ ＲＯＰ処理装置
４００４ Read画像ＦＩＦＯ装置
４００５ リード／ライト・インターフェース装置
５００１ 描画パターンＦＩＦＯ
５００２ 描画マスクＦＩＦＯ
５００６ 描画アドレスＦＩＦＯ
５００５ 描画アドレス比較装置
５００６ ＦＩＦＯカウンタ
５００７ ＦＩＦＯコントローラ 1001 CPU
1003 On-chip bus 1005 Drawing device 1015 Main memory 2001 On-chip bus interface 2002 Drawing pattern generation device 2003 Logical operation processing device 4001 Read / write control device 4002 RMW data FIFO device 4003 ROP processing device 4004 Read image FIFO device 4005 Read / write Interface device 5001 Drawing pattern FIFO
5002 Drawing mask FIFO
5006 Drawing address FIFO
5005 Draw address comparison device 5006 FIFO counter 5007 FIFO controller

Claims (6)

オンチップバスを介しアクセス可能なメモリに対し描画処理を実行する描画装置であって、
前記描画処理のために、前記メモリからデータを読み出すためのリード要求コマンドを、それに対するリード応答を待つことなく連続的に発行し、発行済みの各リード要求コマンドに対しリード応答が返った時に、そのリードデータに論理演算処理を施したライトデータを前記メモリの当該リード要求コマンドと同一のアドレスへ書き込むためのライト要求コマンドを発行する論理演算処理装置を有し、
前記論理演算処理装置は、リード応答が未だ返されない発行済みリード要求コマンドと同じアドレス対する新たなリード要求コマンドの発行を抑止する手段を含むことを特徴とする描画装置。 A drawing device that performs drawing processing on a memory accessible via an on-chip bus,
For the drawing process, a read request command for reading data from the memory is continuously issued without waiting for a read response to the read request command, and when a read response is returned for each issued read request command, A logical operation processing device that issues a write request command for writing the write data that has undergone logical operation processing to the read data to the same address as the read request command of the memory;
The logical operation processing device includes a drawing device that includes means for suppressing issuance of a new read request command for the same address as an issued read request command for which a read response has not yet been returned. 前記論理演算処理装置は、発行済みの各リード要求コマンドのアドレスを、当該リード要求コマンドに対するリード応答が返されて当該アドレスに対するライト要求コマンドが発行されるまで記憶するＦＩＦＯを含み、
前記抑止する手段は、発行しようとする新たなリード要求コマンドのアドレスと同じアドレスが前記ＦＩＦＯに記憶されている場合に当該新たなリード要求コマンドの発行を抑止し、その後に前記ＦＩＦＯに最後に格納されたアドレスに対するライト要求コマンドが発行された時点で当該新たなリード要求コマンドの発行の抑止を解除することを特徴とする請求項１記載の描画装置。 The logical operation processing device includes a FIFO for storing the address of each issued read request command until a read response to the read request command is returned and a write request command for the address is issued,
The means for inhibiting inhibits issuance of a new read request command when the same address as the address of a new read request command to be issued is stored in the FIFO, and then stores it last in the FIFO. 2. The drawing apparatus according to claim 1, wherein when the write request command for the designated address is issued, the suppression of the issue of the new read request command is canceled. 前記論理演算処理装置は、発行済みの各リード要求コマンドのアドレスを、当該リード要求コマンドに対するリード応答が返されて当該アドレスに対するライト要求コマンドが発行されるまで記憶するＦＩＦＯを含み、
前記抑止する手段は、発行しようとする新たなリード要求コマンドのアドレスと同じアドレスが前記ＦＩＦＯに記憶されている場合に当該新たなリード要求の発行を抑止し、その後に前記ＦＩＦＯ内の当該新たなリード要求コマンドと同じアドレスに対するライト要求コマンドが発行された時点で当該新たなリード要求コマンドの発行の抑止を解除することを特徴とする請求項１記載の描画装置。 The logical operation processing device includes a FIFO for storing the address of each issued read request command until a read response to the read request command is returned and a write request command for the address is issued,
The means for inhibiting inhibits the issuance of the new read request when the same address as the address of the new read request command to be issued is stored in the FIFO, and then the new address in the FIFO. 2. The drawing apparatus according to claim 1, wherein when the write request command for the same address as the read request command is issued, the suppression of the issue of the new read request command is canceled. オンチップバスを介しアクセス可能なメモリに対し描画処理を実行する描画処理方法であって、
前記描画処理のために、前記メモリからデータを読み出すためのリード要求コマンドを、それに対するリード応答を待つことなく連続的に発行し、発行済みの各リード要求コマンドに対しリード応答が返った時に、そのリードデータに論理演算処理を施したライトデータを前記メモリの当該リード要求コマンドと同一のアドレスへ書き込むためのライト要求コマンドを発行し、
リード応答が未だ返されない発行済みリード要求コマンドと同じアドレス対する新たなリード要求コマンドの発行を抑止することを特徴とする描画処理方法。 A drawing processing method for executing drawing processing on a memory accessible via an on-chip bus,
For the drawing process, a read request command for reading data from the memory is continuously issued without waiting for a read response to the read request command, and when a read response is returned for each issued read request command, Issuing a write request command for writing the read data that has undergone logical operation processing to the same address as the read request command of the memory,
A drawing processing method, characterized in that issuance of a new read request command for the same address as an issued read request command for which a read response has not yet been returned is suppressed. 発行済みの各リード要求コマンドのアドレスを、当該リード要求コマンドに対するリード応答が返されて当該アドレスに対するライト要求コマンドが発行されるまでＦＩＦＯに記憶させ、
発行しようとする新たなリード要求コマンドのアドレスと同じアドレスが前記ＦＩＦＯに記憶されている場合に当該新たなリード要求コマンドの発行を抑止し、その後に前記ＦＩＦＯに最後に格納されたアドレスに対するライト要求コマンドが発行された時点で当該新たなリード要求コマンドの発行の抑止を解除することを特徴とする請求項４記載の描画処理方法。 The address of each issued read request command is stored in the FIFO until a read response to the read request command is returned and a write request command for the address is issued,
When the same address as the address of the new read request command to be issued is stored in the FIFO, the issue of the new read request command is suppressed, and then the write request for the address stored last in the FIFO 5. The drawing processing method according to claim 4, wherein the suppression of the issuance of the new read request command is canceled when the command is issued. 発行済みの各リード要求コマンドのアドレスを、当該リード要求コマンドに対するリード応答が返されて当該アドレスに対するライト要求コマンドが発行されるまでＦＩＦＯに記憶させ、
発行しようとする新たなリード要求コマンドのアドレスと同じアドレスが前記ＦＩＦＯに記憶されている場合に当該新たなリード要求の発行を抑止し、その後に前記ＦＩＦＯ内の当該新たなリード要求コマンドと同じアドレスに対するライト要求コマンドが発行された時点で当該新たなリード要求コマンドの発行の抑止を解除することを特徴とする請求項４記載の描画処理方法。 The address of each issued read request command is stored in the FIFO until a read response to the read request command is returned and a write request command for the address is issued,
When the same address as the address of the new read request command to be issued is stored in the FIFO, the issue of the new read request is suppressed, and then the same address as the new read request command in the FIFO 5. The drawing processing method according to claim 4, wherein when the write request command is issued, the suppression of the issuance of the new read request command is released.

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