JP2007280023A - Interrupt controller - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an interrupt controller capable of starting a processor at high speed after an interrupt process, while keeping the processing efficiency from decreasing even when waiting for a particular interrupt. <P>SOLUTION: The interrupt controller 102 has a coprocessor interface 201 for sending and receiving signals to and from a coprocessor and interrupts a processor 101 which operates after the output of a signal from the interface 201. An interrupt controller control part 205 sets standby interrupt requests in interrupt standby tables 206a, 206b and determines whether or not an interrupt request that occurs is a standby interrupt request. A signal ack is output to a coprocessor interface processing part 208 so that only if the request is determined to be a standby interrupt request, the signal is output to the processor 101 via the coprocessor interface 201. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、割込み制御装置に係り、特に外部装置に要求された外部割込みを受付ける割込み制御装置に関する。   The present invention relates to an interrupt control device, and more particularly to an interrupt control device that accepts an external interrupt requested by an external device.

現在、プロセッサに複数のモジュールを接続して構成される装置がある。このような装置の例として、例えば、携帯電話が挙げられる。携帯電話は、プロセッサが通信やカメラ、キーボードといった複数のモジュールと接続し、プロセッサ内部で発生する処理（通常処理）を実行しながらモジュールによって要求される割込み処理を実行する。
外部のモジュールによって要求される割込み処理（外部割込み）は、通常処理から外部割込みへの処理の移行や外部割込みの終了後、通常処理への復帰までの間プロセッサを停止させる。このため、外部割込みによってプロセッサが停止する時間を短縮し、プロセッサの処理効率を高める技術が提案されている。 Currently, there are devices configured by connecting a plurality of modules to a processor. An example of such a device is a mobile phone. In the mobile phone, a processor connects to a plurality of modules such as communication, a camera, and a keyboard, and executes interrupt processing required by the module while executing processing (normal processing) generated inside the processor.
Interrupt processing (external interrupt) requested by an external module stops the processor during the transition from normal processing to external interrupt or after the completion of external interrupt until the return to normal processing. For this reason, a technique has been proposed in which the time during which the processor is stopped by an external interrupt is shortened and the processing efficiency of the processor is increased.

このような技術の従来例として、例えば、特許文献１が挙げられる。特許文献１は、割込み処理後、割込みの要求時、ｈａｌｔ状態のプロセッサの起動を高速化することによって割込みによるプロセッサの処理効率低下を抑えるものである。
特開平５−８８９１４号公報 As a conventional example of such a technique, for example, Patent Document 1 is cited. Japanese Patent Application Laid-Open No. 2004-228561 suppresses a reduction in processor processing efficiency due to an interrupt by speeding up the activation of a processor in a halt state when an interrupt is requested after the interrupt process.
JP-A-5-88914

ところで、外部割込みの処理では、プロセッサが、モジュールから要求された割込みをハードウェアに処理させ、ハードウェアから処理の終了の通知を受けて通常の動作に戻る場合がある。このとき、プロセッサは、割込み要求を受付けた後、割込み処理の終了の通知まで他の割込み処理を待たせて待機する。
しかしながら、特許文献１の構成は、割込み処理が要求された場合には割込みに内容によらずプロセッサが起動する。このため、上記した動作を特許文献１に記載された構成で実現する場合、要求された割込みが特定の割込みであるか否かを判定し、判定の結果によってはいったん起動されたプロセッサを再度ｈａｌｔ状態に遷移させなければならないという不具合がある。 By the way, in external interrupt processing, the processor may cause the hardware to process an interrupt requested from the module, and may return to normal operation upon receiving a notification of the end of processing from the hardware. At this time, after accepting the interrupt request, the processor waits for another interrupt process until notification of the end of the interrupt process.
However, in the configuration of Patent Document 1, when interrupt processing is requested, the processor is activated regardless of the content of the interrupt. For this reason, when the above-described operation is realized by the configuration described in Patent Document 1, it is determined whether or not the requested interrupt is a specific interrupt, and depending on the result of the determination, the once activated processor is halted again. There is a problem that the state must be changed.

割込みの内容を判定する方法には、ハードウェアレジスタのポーリングや割込みハンドラ内での判定がある。ただし、ポーリングは、プロセッサがレジスタを監視しなければならないので、プロセッサの処理効率を高めるという目的には不適である。さらに、プロセッサとモジュールとを接続するバスの帯域を占有するという不具合がある。
一方、割込みハンドラは、ＯＳ（Operating System）側でタイミングが予測できない処理を受付けて実行するプログラムである。割込みハンドラは、ポーリングに比べてプロセッサの処理効率を高めるという目的に適っている。ただし、割込み処理には、処理時間が短いものも多い。短時間で終了する割込み処理の都度割込みハンドラを起動した場合、処理のオーバーヘッドが大きくなって処理効率を充分高めることができない。 Methods for determining the contents of interrupts include hardware register polling and determination within an interrupt handler. However, polling is not suitable for the purpose of increasing the processing efficiency of the processor because the processor must monitor the register. Furthermore, there is a problem that the bus band connecting the processor and the module is occupied.
On the other hand, the interrupt handler is a program that receives and executes a process whose timing cannot be predicted on the OS (Operating System) side. The interrupt handler is suitable for the purpose of increasing the processing efficiency of the processor as compared with polling. However, many interrupt processes have a short processing time. When an interrupt handler is started every time interrupt processing is completed in a short time, processing overhead increases and processing efficiency cannot be sufficiently increased.

本発明は、上記した点に鑑みてなされたものであって、割込み処理に後に高速にプロセッサを起動可能であって、かつ特定の割込みを待つ場合にもプロセッサの処理効率が低下しない割込み制御装置を提供することを目的とする。   The present invention has been made in view of the above points, and is an interrupt control device that can start a processor at high speed after interrupt processing and does not reduce the processing efficiency of the processor even when waiting for a specific interrupt. The purpose is to provide.

以上の課題を解決するため、本発明の割込み制御装置は、特定の処理に特化した補助プロセッサとの間で信号を授受するための補助プロセッサ用インターフェイスを備え、該補助プロセッサ用インターフェイスからの信号の出力を待って動作するプロセッサへの割込みを制御する割込み制御装置であって、特定の割込み要求である待ち割込み要求を設定する待ち割込み要求設定手段と、前記プロセッサに対してされた割込み要求が前記待ち割込み要求設定手段によって設定された待ち割込み要求であるか否か判断する待ち割込み要求判断手段と、前記割込み要求判断手段によって前記プロセッサに待ち割込み要求がされたと判断された場合には前記補助プロセッサ用インターフェイスを介してプロセッサに前記信号を出力する一方、待ち割込み要求がされるまでは前記信号の出力を禁止する信号出力制御手段と、を備えることを特徴とする。   In order to solve the above problems, an interrupt control device according to the present invention includes an auxiliary processor interface for exchanging signals with an auxiliary processor specialized for a specific process, and a signal from the auxiliary processor interface. An interrupt control device for controlling an interrupt to a processor that operates while waiting for an output of the output, a wait interrupt request setting means for setting a wait interrupt request that is a specific interrupt request, and an interrupt request made to the processor Wait interrupt request determination means for determining whether or not the wait interrupt request is set by the wait interrupt request setting means; and when the interrupt request determination means determines that a wait interrupt request is made to the processor, While outputting the signal to the processor via the processor interface, the waiting interrupt Request until is is characterized by and a signal output control means for inhibiting output of said signal.

このような発明によれば、特定の処理に特化した補助プロセッサとの間で信号を授受するための補助プロセッサ用インターフェイスを備え、この補助プロセッサ用インターフェイスからの信号の出力を待って動作するプロセッサへの割込みを制御する構成において、待ち割込み要求を設定し、プロセッサに対してされた割込み要求が待ち割込み要求である場合にだけ補助プロセッサ用インターフェイスを介して信号を出力ことができる。
このため、設定した待ち割込み要求がされるまではプロセッサの動作を停止しておき、待ち割込み要求がされた場合にだけプロセッサを動作させることが可能である。 According to such an invention, the auxiliary processor interface for exchanging signals with the auxiliary processor specialized for the specific processing is provided, and the processor operates after waiting for the output of the signal from the auxiliary processor interface. In the configuration for controlling the interrupt to the processor, a wait interrupt request is set, and a signal can be output via the auxiliary processor interface only when the interrupt request issued to the processor is a wait interrupt request.
Therefore, it is possible to stop the operation of the processor until the set wait interrupt request is made, and to operate the processor only when the wait interrupt request is made.

したがって、本発明は、割込みハンドラのような他のプログラムを起動することなく、割込みからプロセッサを復帰させることができる。このため、他のプログラムを起動することにかかる処理のオーバーヘッドを低減して停止状態のプロセッサを高速に起動することが可能になる。また、待ち割込みの発生時に補助プロセッサからプロセッサに動作を許可する信号が出力されるので、プロセッサは動作が許可されたか否かを積極的に検出することが必要ない。このため、特定の割込みを待つ場合にも処理効率が低下しない。
このような本発明は、割込み処理後に高速にプロセッサを起動可能であって、かつ特定の割込みを待つ場合にもプロセッサの処理効率が低下しない割込み制御装置を提供することができる。 Therefore, the present invention can return the processor from the interrupt without starting another program such as an interrupt handler. For this reason, it is possible to reduce the processing overhead required to start another program and start a stopped processor at high speed. Further, since a signal permitting the operation is output from the auxiliary processor to the processor when a wait interrupt occurs, it is not necessary for the processor to positively detect whether the operation is permitted. For this reason, the processing efficiency does not decrease even when waiting for a specific interrupt.
The present invention as described above can provide an interrupt control device that can start a processor at high speed after interrupt processing and that does not reduce the processing efficiency of the processor even when waiting for a specific interrupt.

また、本発明の割込み制御装置は、前記プロセッサに対する待ち割込み要求以外の割込み要求を、前記補助プロセッサ用インターフェイスを介することなく前記プロセッサに通知する他の通知手段を備えることを特徴とする。
このような発明によれば、待ち割込み以外の割込み要求を他の通知手段によってプロセッサに通知することができる。このため、割込み要求の処理時間や特性に応じて適正に割込みを通知し、プロセッサを動作させることができる。 The interrupt control device according to the present invention is characterized by further comprising other notifying means for notifying the processor of an interrupt request other than the waiting interrupt request to the processor without passing through the auxiliary processor interface.
According to such an invention, an interrupt request other than a wait interrupt can be notified to the processor by the other notification means. For this reason, it is possible to appropriately notify the interrupt according to the processing time and characteristics of the interrupt request and to operate the processor.

また、本発明の割込み制御装置は、前記待ち割込み要求設定手段は、待ち割込み要求を識別するための情報を設定するテーブルを含み、前記待ち割込み要求判断手段は、発生した割込み要求を前記テーブルと対照して待ち割込み要求を判断することを特徴とする。
このような発明によれば、待ち割込みを比較的簡易に識別し、割込み制御にかかる処理時間を短縮すると共に装置構成を簡易化することができる。 In the interrupt control device of the present invention, the wait interrupt request setting means includes a table for setting information for identifying a wait interrupt request, and the wait interrupt request determination means In contrast, a waiting interrupt request is judged.
According to such an invention, waiting interrupts can be identified relatively easily, the processing time required for interrupt control can be shortened, and the apparatus configuration can be simplified.

また、本発明の割込み制御装置は、前記待ち割込み要求設定手段が待ち割込み要求を複数設定し、前記信号出力制御手段は、前記割込み要求判断手段によって複数の待ち割込み要求の一部がプロセッサにされたと判断された場合に前記補助プロセッサ用インターフェイスを介してプロセッサに前記信号を出力することを特徴とする。
このような発明によれば、割込み制御の自由度を高めると共にプロセッサを要求に応じて適正に処理することができる。 In the interrupt control device of the present invention, the wait interrupt request setting means sets a plurality of wait interrupt requests, and the signal output control means is configured such that a part of the plurality of wait interrupt requests is made into a processor by the interrupt request determination means. If it is determined that the signal is received, the signal is output to the processor via the auxiliary processor interface.
According to such an invention, the degree of freedom of interrupt control can be increased and the processor can be appropriately processed as required.

また、本発明の割込み制御装置は、前記待ち割込み要求設定手段が待ち割込み要求を複数設定し、前記信号出力制御手段は、前記割込み要求判断手段によって複数の待ち割込み要求の全部がプロセッサにされたと判断された場合に前記補助プロセッサ用インターフェイスを介してプロセッサに前記信号を出力することを特徴とする。
このような発明によれば、割込み制御の自由度を高めると共にプロセッサを要求に応じて適正に処理することができる。 In the interrupt control device of the present invention, the wait interrupt request setting means sets a plurality of wait interrupt requests, and the signal output control means determines that all of the plurality of wait interrupt requests are processed by the interrupt request determination means. When it is determined, the signal is output to the processor via the auxiliary processor interface.
According to such an invention, the degree of freedom of interrupt control can be increased and the processor can be appropriately processed as required.

以下、図を参照して本発明に係る割込み制御装置の一実施の形態を説明する。
図１は、本実施形態の割込み制御装置を説明するための図である。本実施形態の割込み制御装置は、特定の処理に特化した補助プロセッサとの間で信号を授受するための補助プロセッサ用インターフェイスを備え、この補助プロセッサ用インターフェイスからの信号（処理完了信号）の出力を待って動作するプロセッサ１０１への割込みを制御する割込みコントローラ１０２として構成される。 Hereinafter, an embodiment of an interrupt control apparatus according to the present invention will be described with reference to the drawings.
FIG. 1 is a diagram for explaining the interrupt control device of the present embodiment. The interrupt control device according to the present embodiment includes an auxiliary processor interface for exchanging signals with an auxiliary processor specialized for a specific process, and outputs a signal (processing completion signal) from the auxiliary processor interface. It is configured as an interrupt controller 102 that controls an interrupt to the processor 101 that operates after waiting.

なお、本実施形態では、割込みコントローラ１０２が補助プロセッサとして機能する。補助プロセッサは一般的にコプロセッサ（co-processor）と呼ばれ、本実施形態においても割込みコントローラ１０２に関する構成について適宜コプロセッサの名称を使用する。なお、コプロセッサとは、マイクロプロセッサの性能を強化するために、特定分野に特化した補助プロセッサであって、一般的には暗号化のための演算に使用されるものが多い。
割込みコントローラ１０２は、プロセッサ１０１と周辺モジュール１０３ａ、１０３ｂの間にあって周辺モジュール１０３ａ、１０３ｂによるプロセッサへの割込み要求を制御する構成である。 In this embodiment, the interrupt controller 102 functions as an auxiliary processor. The auxiliary processor is generally called a co-processor, and in this embodiment, the name of the coprocessor is appropriately used for the configuration related to the interrupt controller 102. Note that the coprocessor is an auxiliary processor specialized in a specific field in order to enhance the performance of the microprocessor, and is generally used in many operations for encryption.
The interrupt controller 102 is configured between the processor 101 and the peripheral modules 103a and 103b and controls interrupt requests to the processor by the peripheral modules 103a and 103b.

周辺モジュール１０３ａ、１０３ｂは、処理の一部をプロセッサ１０１に依頼し、依頼によってプロセッサ１０１が実行した処理の結果を受け取る外部機器である。周辺モジュール１０３ａ、１０３ｂは、プロセッサ１０１への処理の依頼を外部割込みによって要求する。本実施形態では、外部割込みの要求を単に割込み要求と記し、割込み要求の文言が全て外部割込みを指すものとする。
また、プロセッサ１０１は、動作に必要なプログラムやデータを記憶するメモリ１０４とバス１０５によって接続されている。なお、バス１０５は、プロセッサ１０１及び割込みコントローラ１０２をも接続している。 The peripheral modules 103a and 103b are external devices that request the processor 101 for a part of the processing and receive the result of the processing executed by the processor 101 in response to the request. The peripheral modules 103a and 103b request a processing request to the processor 101 by an external interrupt. In the present embodiment, an external interrupt request is simply referred to as an interrupt request, and the wording of the interrupt request indicates all external interrupts.
The processor 101 is connected to a memory 104 that stores programs and data necessary for operation by a bus 105. Note that the bus 105 also connects the processor 101 and the interrupt controller 102.

図２は、割込みコントローラ１０２の構成をより詳細に説明するための図である。図２に示したように、コプロセッサとして機能する割込みコントローラ１０２は、プロセッサ１０１と接続している。プロセッサ１０１と接続するため、割込みコントローラ１０２にはプロセッサ１０１とのインターフェイスであるコプロセッサインターフェイス処理部２０８があり、プロセッサ１０１側にはコプロセッサインターフェイス１０１がある。
なお、前記したようにコプロセッサには演算処理に特化した構成等、様々な種類のものがある。プロセッサ１０１のコプロセッサインターフェイス２０１は、コプロセッサとの間で信号を授受するための汎用的なインターフェイスでよい。つまり、本実施形態は、コプロセッサと接続可能な一般的なプロセッサに適用することが可能である。 FIG. 2 is a diagram for explaining the configuration of the interrupt controller 102 in more detail. As shown in FIG. 2, the interrupt controller 102 that functions as a coprocessor is connected to the processor 101. In order to connect to the processor 101, the interrupt controller 102 has a coprocessor interface processing unit 208 that is an interface with the processor 101, and the processor 101 has a coprocessor interface 101.
As described above, there are various types of coprocessors such as a configuration specialized for arithmetic processing. The coprocessor interface 201 of the processor 101 may be a general-purpose interface for exchanging signals with the coprocessor. That is, the present embodiment can be applied to a general processor that can be connected to a coprocessor.

割込みコントローラ１０２は、周辺モジュール１０３ａ、１０３ｂが発生した割込み要求を検出するための割込み検出部２０３ａ、２０３ｂ、割込み検出部２０３ａ、２０３ｂによって検出された割込み要求を割込み待ちテーブル２０６ａ、２０６ｂに対照し、設定された待ち割込み要求であるか否か判断し、待ち割込み要求であると判断された場合にはコプロセッサインターフェイス処理部２０８を介してプロセッサ１０１に処理完了信号を出力する一方、待ち割込み要求がされるまでは処理完了信号の出力を禁止する割込みコントローラ制御部２０５を備えている。   The interrupt controller 102 compares the interrupt requests detected by the interrupt detection units 203a and 203b and the interrupt detection units 203a and 203b for detecting the interrupt requests generated by the peripheral modules 103a and 103b with the interrupt waiting tables 206a and 206b. It is determined whether it is a set wait interrupt request. If it is determined that the request is a wait interrupt request, a processing completion signal is output to the processor 101 via the coprocessor interface processing unit 208, while the wait interrupt request is Until this is done, an interrupt controller control unit 205 is provided to prohibit the output of the processing completion signal.

割込み通知部２０７ａ、２０７ｂは、本実施形態において、プロセッサ１０１に対する割込み要求を、コプロセッサインターフェイス処理部２０８を介することなくプロセッサ１０１に通知する他の通知手段となる。
また、割込みコントローラ制御部２０５及び割込み待ちテーブル２０６ａ、２０６ｂが待ち割込み要求設定手段、割込みコントローラ制御部２０５は待ち割込み要求判断手段、割込みコントローラ制御部２０５及びコプロセッサインターフェイス処理部２０８は信号出力制御手段として機能する。 In this embodiment, the interrupt notification units 207a and 207b serve as other notification means for notifying the processor 101 of an interrupt request to the processor 101 without using the coprocessor interface processing unit 208.
The interrupt controller control unit 205 and the interrupt wait tables 206a and 206b are wait interrupt request setting means, the interrupt controller control unit 205 is a wait interrupt request determination means, the interrupt controller control unit 205 and the coprocessor interface processing unit 208 are signal output control means. Function as.

なお、割込み待ちテーブル２０６ａ、２０６ｂへの待ち割込み要求の設定は、プロセッサ１０１が後述する新命令を実行したことによって割込みコントローラ制御部２０５が実行する。
さらに、割込みコントローラ１０２は、バス１０５を介してプロセッサ１０１等とデータを授受するためにバスインターフェイス制御部２０４を備えている。なお、割込み検出部２０３ａ、２０３ｂ、割込み待ちテーブル２０６ａ、２０６ｂ、割込み通知部２０７ａ、２０７ｂは、いずれも周辺モジュール１０３ａ、１０３ｂに対応して二つずつ備えられている。なお、本実施形態は、当然のことながら、周辺モジュールの数を二つに限定するものではなく、いくつあってもよい。 Note that the setting of the waiting interrupt request to the interrupt waiting tables 206a and 206b is executed by the interrupt controller control unit 205 when the processor 101 executes a new instruction to be described later.
Further, the interrupt controller 102 includes a bus interface control unit 204 for exchanging data with the processor 101 and the like via the bus 105. Note that two interrupt detectors 203a and 203b, interrupt wait tables 206a and 206b, and interrupt notification units 207a and 207b are provided corresponding to the peripheral modules 103a and 103b. In the present embodiment, as a matter of course, the number of peripheral modules is not limited to two, and may be any number.

割込みコントローラ１０２のコプロセッサインターフェイス処理部２０８が処理完了信号を出力すると、処理完了信号は、コプロセッサインターフェイス２０１を介してプロセッサ１０１に出力される。プロセッサ１０１は、処理完了信号を入力したことによって一時停止していた動作を再び開始する。
ここで、図３を用い、プロセッサ１０１に対する一般的なコプロセッサの実装について説明する。プロセッサ１０１とコプロセッサとはコプロセッサインターフェイス２０１を介して接続されている。コプロセッサインターフェイス２０１は、プロセッサ１０１とコプロセッサとの間でｒｅｑ、ａｃｋ、ｏｐｃｏｄｅ、ｄｏｕｔ、ｄｉｎの４種類の信号を授受している。 When the coprocessor interface processing unit 208 of the interrupt controller 102 outputs a processing completion signal, the processing completion signal is output to the processor 101 via the coprocessor interface 201. The processor 101 restarts the operation that has been temporarily stopped by inputting the processing completion signal.
Here, a general coprocessor implementation for the processor 101 will be described with reference to FIG. The processor 101 and the coprocessor are connected via a coprocessor interface 201. The coprocessor interface 201 exchanges four types of signals, req, ack, opcode, dout, and din, between the processor 101 and the coprocessor.

信号ｒｅｑは、プロセッサ１０１が処理を命令したことをコプロセッサに対して通知するための信号である。信号ａｃｋは、命令された処理が完了したことをコプロセッサがプロセッサ１０１に通知するための信号であって、本実施形態でいう処理完了信号である。また、信号ｏｐｃｏｄｅは、命令された処理の種別を示す信号である。信号ｄｏｕｔは、信号ｏｐｃｏｄｅに付随する信号であり、ｄｉｎはコプロセッサが処理を実行した結果プロセッサ１０１に返す信号である。   The signal req is a signal for notifying the coprocessor that the processor 101 has instructed processing. The signal ack is a signal for the coprocessor to notify the processor 101 that the instructed processing has been completed, and is a processing completion signal in the present embodiment. The signal opcode is a signal indicating the type of processing instructed. The signal dout is a signal accompanying the signal opcode, and din is a signal that is returned to the processor 101 as a result of execution of processing by the coprocessor.

上記した信号のうち、プロセッサ１０１は、信号ｒｅｑをコプロセッサに出力して処理を命令した後、コプロセッサにおける処理が完了するまで処理を停止して待機する。そして、コプロセッサが信号ａｃｋを出力したことによって処理の完了を検出し、処理の停止を解除して動作を再開するものである。
本実施形態は、このようなコプロセッサとプロセッサ１０１との関係について着目してなされたものである。すなわち、比較的短時間で処理が完了する短時間割込みには割込みハンドラを起動することなく割込みからプロセッサを復帰させるため、短時間割込みを待ち割込み要求に設定する。そして、コプロセッサの処理完了信号を利用して待ち割込み要求をプロセッサ１０１に通知し、プロセッサ１０１を復帰させるものである。 Among the signals described above, the processor 101 outputs a signal req to the coprocessor to instruct processing, and then stops processing and waits until the processing in the coprocessor is completed. Then, when the coprocessor outputs the signal ack, the completion of the process is detected, the stop of the process is canceled, and the operation is restarted.
The present embodiment has been made paying attention to the relationship between such a coprocessor and the processor 101. That is, for a short-time interrupt that completes processing in a relatively short time, the short-time interrupt is set as a wait interrupt request in order to restore the processor from the interrupt without activating the interrupt handler. Then, a wait interrupt request is notified to the processor 101 using the processing completion signal of the coprocessor, and the processor 101 is returned.

このような本実施形態によれば、プロセッサ１０１はコプロセッサの処理完了の待機状態から復帰するので、ｈａｌｔ状態から復帰するのと同様に高速に割込み状態から復帰することができる。また、コプロセッサの処理完了後と同様にＯＳ処理によって継続して動作することができるので、割込み処理からの復帰がいっそう高速化できる。   According to this embodiment as described above, the processor 101 returns from the standby state for the completion of processing of the coprocessor, and thus can return from the interrupt state at high speed in the same manner as when returning from the halt state. In addition, since the OS can continue to operate in the same way as after the coprocessor processing is completed, the return from the interrupt processing can be further accelerated.

図４は、以上述べた動作をより具体的に説明するための図である。以上の動作を実現するため、本実施形態では、プロセッサ１０１によって実行されるプログラムに新命令を追加する。新命令とは、割込みコントローラ１０２が、待ち割込み要求がされた場合にはコプロセッサインターフェイス処理部２０８を介して処理完了信号を出力させる一方、待ち割込み要求がされるまでは処理完了信号の出力を禁止する命令である。   FIG. 4 is a diagram for more specifically explaining the above-described operation. In order to realize the above operation, in this embodiment, a new instruction is added to the program executed by the processor 101. The new instruction means that the interrupt controller 102 outputs a process completion signal via the coprocessor interface processing unit 208 when a wait interrupt request is made, and outputs a process completion signal until a wait interrupt request is made. This instruction is prohibited.

プロセッサ１０１が新命令を実行したことにより、プロセッサ１０１は、予め特定の割込み要求（割込みＡと記す）がされるまで割込みコントローラ１０２に信号ａｃｋを出力しないよう信号ｒｅｑを使って命令する。命令後、プロセッサ１０１は、割込みコントローラ１０２からの信号ａｃｋの待ち状態に入る。
割込みコントローラ１０２は、信号ｒｅｑを入力し、割込みＡの待ち状態に入る。そして、周辺モジュールから割込みＡの割込み要求があった場合にだけ信号ａｃｋを、コプロセッサインターフェイス処理部２０８を介してコプロセッサインターフェイス２０１に出力する。信号ａｃｋを入力したプロセッサ１０１は、新命令の実行が完了したものとして次に実行すべきプログラムの実行を開始するよう動作する。 When the processor 101 executes the new instruction, the processor 101 instructs the interrupt controller 102 not to output the signal ack until a specific interrupt request (denoted as interrupt A) is made in advance. After the instruction, the processor 101 enters a waiting state for the signal ack from the interrupt controller 102.
The interrupt controller 102 receives the signal req and enters the wait state for the interrupt A. The signal ack is output to the coprocessor interface 201 via the coprocessor interface processing unit 208 only when there is an interrupt request for interrupt A from the peripheral module. The processor 101 having received the signal ack operates so as to start execution of a program to be executed next on the assumption that execution of the new instruction is completed.

本実施形態の新命令は、図５に示すように、通常のスプログラムにしたがってなされる命令Ｃ、命令Ｂの間に挿入される。このため、プロセッサ１０１は、信号ａｃｋが出力されて新命令が終了した後にはプログラム通り命令Ｃ、命令Ｂを実行する。
このように、本実施形態は、割込みＡの割込み要求をコプロセッサによる動作完了通知と同様にして受け取ることになる。このため、プロセッサ１０１は、割込みＡの割込み要求に対して割込みハンドラを起動することなく、通常の命令と同様に割込みＡを処理することができる。 As shown in FIG. 5, the new instruction of this embodiment is inserted between an instruction C and an instruction B that are executed according to a normal scan program. For this reason, the processor 101 executes the instruction C and the instruction B according to the program after the signal ack is output and the new instruction is completed.
Thus, in the present embodiment, the interrupt request for interrupt A is received in the same manner as the operation completion notification by the coprocessor. For this reason, the processor 101 can process the interrupt A in the same manner as a normal instruction without activating an interrupt handler in response to the interrupt request of the interrupt A.

このような本実施形態によれば、周辺モジュール１０３ａ、１０３ｂによる割込み要求のうち短時間割込みを待ち割込み要求に設定することにより、短時間処理のうち割込みハンドラの起動にかかるオーバーヘッドを低減することができる。
また、本実施形態は、プロセッサ１０１が、コプロセッサを備えたプロセッサ１０１の既存の構成を利用してコプロセッサに新命令を設定することができる。図６は、本実施形態の新命令の設定の方法を具体的に説明するための図である。図６（ａ）、（ｂ）は、命令の具体的な形式を示した図であって、（ａ）は命令のフォーマットを、（ｂ）は（ａ）に示したフォーマットに具体的な値を記した例を示している。 According to the present embodiment as described above, by setting a short time interrupt as a wait interrupt request among the interrupt requests by the peripheral modules 103a and 103b, it is possible to reduce the overhead for starting the interrupt handler in the short time processing. it can.
In the present embodiment, the processor 101 can set a new instruction to the coprocessor using the existing configuration of the processor 101 including the coprocessor. FIG. 6 is a diagram for specifically explaining a method for setting a new command according to the present embodiment. 6A and 6B are diagrams showing specific formats of instructions, where FIG. 6A shows the format of the instruction, and FIG. 6B shows specific values for the format shown in FIG. The example which described is shown.

コプロセッサを実装する一般的なプロセッサ１０１には、ｌｄｃと呼ばれる命令が設定されている。ｌｄｃは、プロセッサ１０１側のレジスタの値をコプロセッサ側のレジスタに書込ませる命令であって、先に述べたｏｐｃｏｄｅでｌｄｃを設定することによって実行できる。プロセッサ１０１のレジスタｒｓの値をコプロセッサのレジスタに書込むｌｄｃ命令は、以下のように表記される。
ｌｄｃ ｃｄ，ｒｓ An instruction called ldc is set in a general processor 101 that implements a coprocessor. ldc is an instruction for writing the value of the register on the processor 101 side into the register on the coprocessor side, and can be executed by setting ldc with the opcode described above. The ldc instruction that writes the value of the register rs of the processor 101 to the register of the coprocessor is expressed as follows.
ldc cd, rs

本実施形態は、ｌｄｃ命令を用い、プロセッサ１０１側で指定した割込み要求をコプロセッサ側で待ち割込み要求に設定する。例えば、プロセッサ１０１のレジスタｒ０の値をビットマップにしたときに１となるビットが示す割込みを待ち割込み要求に設定する場合、命令は、以下のように表される。
ｌｄｃ １，ｒ０
さらに、ｌｄｃ ２，ｒ０の命令を設定することによって割込み待ちのタイムアウトの有無をも区別して設定することが可能になる。 In the present embodiment, an ldc instruction is used, and an interrupt request designated on the processor 101 side is set as a wait interrupt request on the coprocessor side. For example, when an interrupt indicated by a bit that is 1 when the value of the register r0 of the processor 101 is converted into a bitmap is set as a wait interrupt request, the instruction is expressed as follows.
ldc 1, r0
Further, by setting the instruction of ldc 2 and r0, it is possible to distinguish and set whether or not there is a timeout for waiting for an interrupt.

図６（ａ）、（ｂ）に示した命令は、１６ビットのデータを使って表される。そして、命令の種類を示すｏｐｃｏｄｅに６ビットを使い、待ち割込み要求を識別するためのデータに５ビット、プロセッサ１０１側のレジスタを特定するためのデータに５ビットを使用している。
なお、このような命令を受けたコプロセッサがどのように動作するかはコプロセッサ側の仕様によって決定する。本実施形態は、コプロセッサを割込みコントローラ１０２のように構成したものである。そして、プロセッサ１０１で指定されたレジスタの値を図示しない内部のレジスタに書込み、書込まれた値が示す割込み要求を待ち割込み要求に設定する。 The instructions shown in FIGS. 6A and 6B are expressed using 16-bit data. Then, 6 bits are used for opcode indicating the type of instruction, 5 bits are used for data for identifying a wait interrupt request, and 5 bits are used for data for specifying a register on the processor 101 side.
Note that how a coprocessor that receives such an instruction operates depends on the specifications of the coprocessor. In this embodiment, the coprocessor is configured as an interrupt controller 102. Then, the register value designated by the processor 101 is written to an internal register (not shown), and the interrupt request indicated by the written value is set as a wait interrupt request.

なお、割込みコントローラ制御部２０５は、新命令の実行によって設定された待ち割込み要求を割込み待ちテーブル２０６ａ、２０６ｂに設定する。したがって、本実施形態は、新命令の実行によって自動的に待ち割込み要求を設定し、識別して割込み制御を実行することができる。
また、本実施形態は、ｌｄｃ命令を調整することによって待ち割込み要求を複数設定することが可能である。待ち割込み要求が複数設定されている場合、割込みコントローラ１０２は、割込みコントローラ制御部２０５によって複数の待ち割込み要求の一部がプロセッサにされたと判断された場合にコプロセッサインターフェイス処理部２０８を介してプロセッサ１０１に信号ａｃｋを出力してもよい。 The interrupt controller control unit 205 sets the wait interrupt request set by the execution of the new instruction in the interrupt wait tables 206a and 206b. Therefore, according to the present embodiment, it is possible to automatically set a waiting interrupt request by executing a new instruction, identify it, and execute interrupt control.
In this embodiment, a plurality of waiting interrupt requests can be set by adjusting the ldc instruction. When a plurality of waiting interrupt requests are set, the interrupt controller 102 determines the processor via the coprocessor interface processing unit 208 when the interrupt controller control unit 205 determines that a part of the plurality of waiting interrupt requests is made a processor. A signal ack may be output to 101.

また、待ち割込み要求が複数設定されている場合、割込みコントローラ１０２は、割込みコントローラ制御部２０５によって複数の待ち割込み要求の全部がプロセッサにされたと判断された場合にコプロセッサインターフェイス処理部２０８を介してプロセッサ１０１に信号ａｃｋを出力してもよい。なお、待ち割込み要求の全部がプロセッサにされたと判断された場合に信号ａｃｋを出力する構成は、プロセッサをｈａｌｔ状態に遷移させて割込み処理から復帰させる構成と同様の効果を得る。   When a plurality of waiting interrupt requests are set, the interrupt controller 102 passes through the coprocessor interface processing unit 208 when the interrupt controller control unit 205 determines that all of the plurality of waiting interrupt requests have been processed by the processor. A signal ack may be output to the processor 101. Note that the configuration in which the signal ack is output when it is determined that all of the waiting interrupt requests have been made to the processor has the same effect as the configuration in which the processor is shifted to the halt state and returned from the interrupt processing.

次に、以上述べた構成の動作について説明する。
周辺モジュール１０３ａ、１０３ｂは、プロセッサ１０１に対して割込み要求をする。割込み検出部２０３ａ、２０３ｂは、周辺モジュール１０３ａ、１０３ｂごとに設けられていて、割込みを要求した周辺モジュールに対応する割込み検出部が割込みコントローラ制御部２０５に割込み要求を通知する。 Next, the operation of the configuration described above will be described.
The peripheral modules 103a and 103b make an interrupt request to the processor 101. The interrupt detection units 203a and 203b are provided for each of the peripheral modules 103a and 103b, and the interrupt detection unit corresponding to the peripheral module that requested the interrupt notifies the interrupt controller control unit 205 of the interrupt request.

割込みコントローラ制御部２０５は、割込み待ちテーブル２０６ａ、２０６ｂを参照する。そして、発生した割込みが待ち割込み要求であるか否か判断する。判断の結果、待ち割込み要求でない場合、割込みコントローラ制御部２０５は割込み通知部２０７ａ、２０７ｂによってバス１０５を介し、プロセッサ１０１に割込み要求をする。
また、発生した割込みが待ち割込み要求であった場合、割込みコントローラ１０２は、コプロセッサインターフェイス処理部２０８から信号ａｃｋをコプロセッサインターフェイス２０１を介してプロセッサ１０１に出力する。以下、図７、図８を用い、待ち割込み要求が発生した場合のプロセッサ１０１、割込みコントローラ１０２の動作について説明する。 The interrupt controller control unit 205 refers to the interrupt wait tables 206a and 206b. Then, it is determined whether or not the generated interrupt is a wait interrupt request. As a result of the determination, if it is not a waiting interrupt request, the interrupt controller control unit 205 issues an interrupt request to the processor 101 via the bus 105 by the interrupt notification units 207a and 207b.
If the generated interrupt is a wait interrupt request, the interrupt controller 102 outputs a signal ack from the coprocessor interface processing unit 208 to the processor 101 via the coprocessor interface 201. The operations of the processor 101 and the interrupt controller 102 when a wait interrupt request is generated will be described below with reference to FIGS.

図７は、プロセッサ１０１がコプロセッサを制御する際の動作を説明するためのフローチャートである。プロセッサ１０１が新命令を実行することにより、新命令に基づくｌｄｃ命令を出力するためのｏｐｃｏｄｅ及びｄｏｕｔが出力される（Ｓ７０１）。ｏｐｃｏｄｅ及びｄｏｕｔの出力によって割込みコントローラ１０２に待ち割込み要求が設定される。   FIG. 7 is a flowchart for explaining the operation when the processor 101 controls the coprocessor. When the processor 101 executes the new instruction, opcode and dout for outputting the ldc instruction based on the new instruction are output (S701). A wait interrupt request is set in the interrupt controller 102 by the output of opcode and dout.

次に、プロセッサ１０１は、コプロセッサインターフェイス２０１に出力したｒｅｑ信号をＯＮしてコプロセッサに処理を要求する命令をしたことを通知する（Ｓ７０２）。そして、命令された処理が完了したことを示す信号ａｃｋがコプロセッサインターフェイス２０１から入力されるまで動作を停止して待機する（Ｓ７０３）。信号ａｃｋが入力された場合、コプロセッサにおける完了したものとして処理を終了する。
以上述べたプロセッサ１０１の動作は、コプロセッサに処理を依頼し、この処理の完了を待って次の処理を実行する動作と変わることがない。このため、本実施形態は、プロセッサ側の構成を変更することなく実現することができる。 Next, the processor 101 turns on the req signal output to the coprocessor interface 201 and notifies the coprocessor that it has issued an instruction to request processing (S702). Then, the operation stops until the signal ack indicating that the instructed processing is completed is input from the coprocessor interface 201 (S703). When the signal ack is input, the processing is ended as being completed in the coprocessor.
The operation of the processor 101 described above is not different from the operation of requesting the coprocessor to perform processing and waiting for the completion of this processing to execute the next processing. Therefore, this embodiment can be realized without changing the configuration on the processor side.

また、図８は、割込みコントローラ制御部２０５の動作を説明するためのフローチャートである。割込みコントローラ１０２は、割込み検出部２０３ａ、２０３ｂが新たに発生した割込みを検出する（Ｓ８０１）。そして、割込み要求が検出されない場合には（Ｓ８０１：Ｎｏ）、処理を終了する。
一方、新たな割込み要求が検出された場合（Ｓ８０１：Ｙｅｓ）、割込みコントローラ制御部２０５は、割込み待ちテーブル２０６ａ、２０６ｂを参照して検出された割込み要求が待ち割込み要求であるか否か判定する（Ｓ８０２、Ｓ８０３）。待ち割込みでない場合（Ｓ８０３：Ｎｏ）、割込みコントローラ制御部２０５は、割込み通知部２０７ａ、２０７ｂを介して割込み要求の発生をプロセッサ１０１に通知する。 FIG. 8 is a flowchart for explaining the operation of the interrupt controller control unit 205. The interrupt controller 102 detects an interrupt newly generated by the interrupt detection units 203a and 203b (S801). If no interrupt request is detected (S801: No), the process ends.
On the other hand, when a new interrupt request is detected (S801: Yes), the interrupt controller control unit 205 determines whether the detected interrupt request is a waiting interrupt request with reference to the interrupt waiting tables 206a and 206b. (S802, S803). If it is not a waiting interrupt (S803: No), the interrupt controller control unit 205 notifies the processor 101 of the occurrence of an interrupt request via the interrupt notification units 207a and 207b.

また、ステップＳ８０３において、待ち割込み要求が発生したと判断された場合（Ｓ８０３：Ｙｅｓ）、コプロセッサインターフェイス２０１に対する信号ａｒｃをオンする（Ｓ８０５）。そして、割込み待ちテーブル２０７ａ、２０７ｂに設定された待ち割込みをクリアし（Ｓ８０６）、処理を終了する。
なお、以上述べた図８のフローチャートにおいて、ステップＳ８０２及びステップＳ８０３が要求判断ステップになる。また、ステップＳ８０４及びステップＳ８０５は信号出力制御ステップとなる。 If it is determined in step S803 that a wait interrupt request has occurred (S803: Yes), the signal arc for the coprocessor interface 201 is turned on (S805). Then, the wait interrupts set in the interrupt wait tables 207a and 207b are cleared (S806), and the process ends.
In the flowchart of FIG. 8 described above, step S802 and step S803 are request determination steps. Steps S804 and S805 are signal output control steps.

このような本実施形態によれば、プロセッサ１０１がコプロセッサに処理を依頼し、依頼した処理完了を待って動作するのと同様に処理をいったん停止して再開することができる。このため、処理の再開にあたって割込みハンドラ等のプログラムを起動することがなく、高速にプロセッサを起動することができる。
このような本実施形態を要求から完了までの時間が比較的短い短時間割込みに適用することにより、短時間割込みの処理のオーバーヘッドが低減して割込みの処理効率を高めることができる。また、本実施形態は、ポーリングのようにプロセッサが待ち割込みの発生を積極的に検出する必要がないので、プロセッサの処理効率が低下することがない。 According to this embodiment, the processor 101 can request the coprocessor to perform a process, and can stop and restart the process in the same manner as when the processor 101 operates after waiting for the requested process to be completed. Therefore, it is possible to start the processor at high speed without starting a program such as an interrupt handler when restarting the processing.
By applying this embodiment to a short-time interrupt with a relatively short time from request to completion, the overhead of short-time interrupt processing can be reduced and the interrupt processing efficiency can be increased. Further, in the present embodiment, unlike the polling, the processor does not need to positively detect the occurrence of the waiting interrupt, so that the processing efficiency of the processor is not lowered.

なお、以上述べた実施形態では、本実施形態の割込み制御装置をシングルプロセッサに適用した例について説明した。しかし、本実施形態はこのような構成に限定されるものでなく、複数のプロセッサが並行して動作可能なマルチプロセッサに適用することも可能である。
マルチプロセッサに適用した場合、本実施形態は、一のプロセッサが待ち割込みを待っている間に発生した割込み要求を他のプロセッサが処理することができる。このため、プロセッサの処理効率をいっそう高めることができる。 In the embodiment described above, an example in which the interrupt control device of this embodiment is applied to a single processor has been described. However, the present embodiment is not limited to such a configuration, and can be applied to a multiprocessor in which a plurality of processors can operate in parallel.
When applied to a multiprocessor, the present embodiment allows another processor to process an interrupt request generated while one processor is waiting for a wait interrupt. For this reason, the processing efficiency of the processor can be further increased.

本発明の一実施形態の割込み制御装置を説明するための図である。It is a figure for demonstrating the interruption control apparatus of one Embodiment of this invention. 図１に示した割込みコントローラの構成をより詳細に説明するための図である。FIG. 2 is a diagram for explaining the configuration of an interrupt controller shown in FIG. 1 in more detail. プロセッサ１０１に対する一般的なコプロセッサの実装について説明するための図である。FIG. 3 is a diagram for explaining a general coprocessor implementation for a processor 101; 本発明の一実施形態の割込み制御装置の動作をより具体的に説明するための図である。It is a figure for demonstrating more concretely operation | movement of the interruption control apparatus of one Embodiment of this invention. 本発明の一実施形態の新命令の実行について説明するための図である。It is a figure for demonstrating execution of the new instruction of one Embodiment of this invention. 本発明の一実施形態の新命令の設定の方法を具体的に説明するための図である。It is a figure for demonstrating specifically the setting method of the new command of one Embodiment of this invention. 本発明の一実施形態のプロセッサ側の動作を示したフローチャートである。It is the flowchart which showed the operation | movement by the side of the processor of one Embodiment of this invention. 本発明の一実施形態の割込みコントローラ制御部の動作を説明するためのフローチャートである。It is a flowchart for demonstrating operation | movement of the interruption controller control part of one Embodiment of this invention.

符号の説明Explanation of symbols

１０１ プロセッサ、１０２ 割込みコントローラ、１０３ａ，１０３ｂ 周辺モジュール、１０４ メモリ、１０５ バス、２０１ コプロセッサインターフェイス、２０２ コプロセッサ、２０３ａ、２０３ｂ 割込み検出部、２０４ バスインターフェイス制御部、２０５ 割込みコントローラ制御部、２０６ａ、２０６ｂ 割込み待ちテーブル、２０７ 割込み通知部、２０８ コプロセッサインターフェイス処理部 101 processor, 102 interrupt controller, 103a, 103b peripheral module, 104 memory, 105 bus, 201 coprocessor interface, 202 coprocessor, 203a, 203b interrupt detector, 204 bus interface controller, 205 interrupt controller controller, 206a, 206b Interrupt wait table, 207 interrupt notification unit, 208 coprocessor interface processing unit

Claims (5)

特定の処理に特化した補助プロセッサとの間で信号を授受するための補助プロセッサ用インターフェイスを備え、該補助プロセッサ用インターフェイスからの信号の出力を待って動作するプロセッサへの割込みを制御する割込み制御装置であって、
特定の割込み要求である待ち割込み要求を設定する待ち割込み要求設定手段と、
前記プロセッサに対してされた割込み要求が前記待ち割込み要求設定手段によって設定された待ち割込み要求であるか否か判断する待ち割込み要求判断手段と、
前記割込み要求判断手段によって待ち割込み要求であると判断された場合には前記補助プロセッサ用インターフェイスを介してプロセッサに前記信号を出力する一方、待ち割込み要求がされるまでは前記信号の出力を禁止する信号出力制御手段と、
を備えることを特徴とする割込み制御装置。 Interrupt control having an auxiliary processor interface for sending and receiving signals to and from an auxiliary processor specialized for a specific process, and controlling an interrupt to a processor that operates while waiting for an output of the signal from the auxiliary processor interface A device,
Wait interrupt request setting means for setting a wait interrupt request that is a specific interrupt request;
Wait interrupt request judging means for judging whether or not the interrupt request made to the processor is a wait interrupt request set by the wait interrupt request setting means;
When the interrupt request determination means determines that the request is a wait interrupt request, the signal is output to the processor via the auxiliary processor interface, while the output of the signal is prohibited until a wait interrupt request is issued. Signal output control means;
An interrupt control device comprising: 前記プロセッサに対する待ち割込み要求以外の割込み要求を、前記補助プロセッサ用インターフェイスを介することなく前記プロセッサに通知する他の通知手段を備えることを特徴とする請求項１に記載の割込み制御装置。   2. The interrupt control apparatus according to claim 1, further comprising another notification means for notifying the processor of an interrupt request other than a waiting interrupt request to the processor without passing through the auxiliary processor interface. 前記待ち割込み要求設定手段は、待ち割込み要求を識別するための情報を設定するテーブルを含み、前記待ち割込み要求判断手段は、発生した割込み要求を前記テーブルと対照して待ち割込み要求を判断することを特徴とする請求項２から３のいずれか１項に記載の割込み制御装置。   The waiting interrupt request setting means includes a table for setting information for identifying the waiting interrupt request, and the waiting interrupt request determining means determines the waiting interrupt request by comparing the generated interrupt request with the table. The interrupt control device according to any one of claims 2 to 3, wherein 前記待ち割込み要求設定手段が待ち割込み要求を複数設定し、前記信号出力制御手段は、前記割込み要求判断手段によって複数の待ち割込み要求の一部がプロセッサにされたと判断された場合に前記補助プロセッサ用インターフェイスを介してプロセッサに前記信号を出力することを特徴とする請求項１から３のいずれか１項に記載の割込み制御装置。   The waiting interrupt request setting means sets a plurality of waiting interrupt requests, and the signal output control means is used for the auxiliary processor when the interrupt request determining means determines that a part of the waiting interrupt requests is made a processor. 4. The interrupt control apparatus according to claim 1, wherein the signal is output to a processor via an interface. 前記待ち割込み要求設定手段が待ち割込み要求を複数設定し、前記信号出力制御手段は、前記割込み要求判断手段によって複数の待ち割込み要求の全部がプロセッサにされたと判断された場合に前記補助プロセッサ用インターフェイスを介してプロセッサに前記信号を出力することを特徴とする請求項１から３のいずれか１項に記載の割込み制御装置。   The waiting interrupt request setting means sets a plurality of waiting interrupt requests, and the signal output control means is configured to enable the auxiliary processor interface when the interrupt request determining means determines that all of the waiting interrupt requests have been processed by the processor. The interrupt control apparatus according to any one of claims 1 to 3, wherein the signal is output to a processor via a processor.
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