JP2007271803A - 液晶パネル用アレイ基板の製造方法および液晶パネルの製造方法 - Google Patents
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Abstract
【課題】液晶パネルを多数個取り基板を用いて製造する場合に、静電破壊を防止するための基板間接続線を介して発生する、ラビング工程等での帯電、分断後のサージの進入やFPCとのショート等を低減回避することである。
【解決手段】ITOやIZO等の光透過導電酸化膜によって画素電極131を形成する際に、当該光透過導電酸化膜を利用して配線L51上に基板間接続線151を形成し、この基板間接続線151によって多数個取りアレイ基板内の隣接するアレイ基板間で配線L51同士を接続する。画素電極131上に層間絶縁膜132を形成する際に、層間絶縁膜132用の絶縁膜を利用して基板間接続線151を覆う層間絶縁膜152を形成する。共通電極133用の導電膜を利用して基板間接続線151上にパッド153を形成する。パッド153と基板間接続線151と配線L51との積層によって外部接続端子部150が形成される。
【選択図】図15
【解決手段】ITOやIZO等の光透過導電酸化膜によって画素電極131を形成する際に、当該光透過導電酸化膜を利用して配線L51上に基板間接続線151を形成し、この基板間接続線151によって多数個取りアレイ基板内の隣接するアレイ基板間で配線L51同士を接続する。画素電極131上に層間絶縁膜132を形成する際に、層間絶縁膜132用の絶縁膜を利用して基板間接続線151を覆う層間絶縁膜152を形成する。共通電極133用の導電膜を利用して基板間接続線151上にパッド153を形成する。パッド153と基板間接続線151と配線L51との積層によって外部接続端子部150が形成される。
【選択図】図15
Description
本発明は、液晶パネル用アレイ基板および液晶パネルを多数個取り基板を用いて製造する方法に係り、ラビング工程等での帯電、分断後のサージの進入やFPCとのショート等を低減回避する技術に関する。
液晶パネルの製造工程では種々の処理によって静電気が発生し、この静電気がパネルに不具合を引き起こす場合がある(いわゆる静電破壊)。多数個取り基板と呼ばれる大判の基板を利用して液晶パネルを形成する場合、各パネルのアレイ構造の形成工程からパネルを個々に分断する分断工程までの間に発生する静電気に対して、次のような対策がとられることが多い。すなわち、COG(Chip On Glass)端子、FPC(Flexible Printed Circuit)端子、OLB(Outer Lead Bonding)端子等を多数個取り基板内のアレイ基板間で接続することによって、静電耐圧を上げるという対策である。
この場合、基板の最表面にITO(Indium Tin Oxide)やIZO(Indium Zinc Oxide)等の導電膜によって表示電極を形成する際に、その導電膜を利用して上述のアレイ基板間を接続する基板間接続線が形成される。基板間接続線はパネルの分断時に分断され、これによりアレイ基板間の電気的接続が切り離される。
IZOやITOの導電酸化物はゲートやソース等に用いられる金属に比べて粘性が低い材料であるので、導電酸化物を基板間接続線に利用すれば分断時に欠けやひび等が生じにくい。
なお、特許文献1には、横電界方式の液晶表示装置における静電気対策として、非線形抵抗素子を通して短絡線に放電する静電気を吸収する先を、対向電極を接続する接続線あるいは該接続線の共通接続線に確保した構成が紹介されている。
また、特許文献2には、横電界方式の一つであるFFS(Fringe Field Switching)モードが紹介されている。
しかし、上記基板間接続線は、基板の最表面の表示電極を利用して形成されるので、基板の最表面に設けられている。このため、例えば、ラビング工程等で静電気を拾いやすい、パネル分断後には、サージが入りやすい、FPC等とショートを起こす場合があるといった問題を有している。
本発明の目的は、これらの問題を低減回避可能な液晶パネル用アレイ基板の製造方法および液晶パネルの製造方法を提供することである。
本発明に係る液晶パネル用アレイ基板の製造方法は、液晶を介して対向基板に対向配置され前記液晶の配向状態を層間絶縁膜を介して積層された下層表示電極と上層表示電極との間の電界によって制御する液晶パネル用アレイ基板を、多数個取り基板を用いて、製造する方法において、前記多数個取り基板上に各アレイ基板の回路素子および前記回路素子につながる配線を形成する回路層形成工程と、下層導電膜を形成し前記下層導電膜によって前記各アレイ基板の前記下層表示電極を形成する下層形成工程と、前記下層表示電極上に絶縁膜を形成し前記絶縁膜によって前記各アレイ基板の前記層間絶縁膜を形成する絶縁膜形成工程と、前記層間絶縁膜上に上層導電膜を形成し前記上層導電膜によって前記各アレイ基板の前記上層表示電極を形成する上層形成工程と、を備え、前記下層形成工程で、前記下層導電膜として光透過導電酸化膜を用い、前記下層導電膜によって隣接するアレイ基板間で前記配線同士を接続する基板間接続線を形成し、前記絶縁膜形成工程で、前記基板間接続線を前記絶縁膜で覆うことを特徴とする。
また、前記絶縁膜形成工程で、前記基板間接続線が端子領域内で露出するように前記絶縁膜に開口を形成し、前記上層形成工程で、前記開口を介して前記上層導電膜を前記基板間接続線に接触させ、前記上層導電膜によって前記基板間接続線上にパッドを形成することが好ましい。
また、前記回路層形成工程で前記回路素子として薄膜トランジスタを形成することが好ましい。
さらに、本発明に係る液晶パネルの製造方法は、層間絶縁膜を介して積層された下層表示電極と上層表示電極とを含んで構成されるアレイ基板と、前記アレイ基板に対向配置された対向基板と、前記アレイ基板と前記対向基板との間に封入された液晶とを備え、前記液晶の配向状態を前記下層表示電極と前記上層表示電極との間の電界によって制御する、液晶パネルを、多数個取りアレイ基板および多数個取り対向基板を用いて、製造する方法において、多数個取り基板を用いて前記多数個取りアレイ基板を製造するアレイ基板製造工程と、前記多数個取りアレイ基板と前記多数個取り対向基板とを貼り合わせて貼り合わせパネルを形成する貼り合わせ工程と、前記貼り合わせパネルを分断する分断工程と、を備え、前記アレイ基板製造工程は、前記多数個取り基板上に各アレイ基板の回路素子および前記回路素子につながる配線を形成する回路層形成工程と、下層導電膜を形成し前記下層導電膜によって前記各アレイ基板の前記下層表示電極を形成する下層形成工程と、前記下層表示電極上に絶縁膜を形成し前記絶縁膜によって前記各アレイ基板の前記層間絶縁膜を形成する絶縁膜形成工程と、前記層間絶縁膜上に上層導電膜を形成し前記上層導電膜によって前記各アレイ基板の前記上層表示電極を形成する上層形成工程と、を含み、前記下層形成工程で、前記下層導電膜として光透過導電酸化膜を用い、前記下層導電膜によって隣接するアレイ基板間で前記配線同士を接続する基板間接続線を形成し、前記絶縁膜形成工程で、前記基板間接続線を前記絶縁膜で覆うことを特徴とする。
上記構成により、光透過導電酸化膜で構成された下層表示電極用の下層導電膜を利用して基板間接続線を形成し、この基板間接続線を下層表示電極と上層表示電極との間の層間絶縁膜用の絶縁膜で覆うので、アレイ基板の最表面の表示電極を利用して基板間接続線を形成する場合に比べて、基板間接続線の露出を少なくすることができる。したがって、ラビング工程等での帯電、分断後のサージの進入やFPCとのショート等を低減回避することができる。
図1に本発明に係る実施形態の液晶パネル10を説明する断面図を示す。なお、図1には、液晶パネル10について、画素が例えばマトリクス配列されて映像等の表示を行う領域である表示領域A10内の構成を図示している。
図1に示すように、液晶パネル10は、アレイ基板100と、アレイ基板100に対向配置された対向基板200と、これら2枚の基板100,200の間に封入された液晶310とを含んで構成されている。なお、アレイ基板100はTFT基板、素子基板等とも呼ばれ、対向基板はカラーフィルタ基板等とも呼ばれる。
図2の(a)および(b)にアレイ基板100について表示領域A10内の平面図および断面図を示す。図1および図2に示すように、アレイ基板100は、ガラス等で構成された基板110と、画素TFT(Thin Film Transistor)120T等が作り込まれた回路層120と、画素電極131と、層間絶縁膜132と、共通電極133と、不図示の配向膜とが積層されて構成されている。画素TFT120Tおよび画素電極131は画素ごとに設けられており、したがって図1では画素2個分の構成を図示し、図2では画素1個分の構成を図示している。
回路層120は、図2に示すように、半導体膜121と、ゲート絶縁膜122と、ゲート電極123と、層間絶縁膜124と、ソース電極125Sと、ドレイン電極125Dと、層間絶縁膜126と、が積層されて構成されている。ゲート電極123とゲート絶縁膜122と半導体膜121とで画素TFT120TのMIS(Metal Insulator Semiconductor)構造またはMOS(Metal Oxide Semiconductor)構造が構成される。
半導体膜121は、画素ごとに設けられており、基板110の対向基板200側の表面上に局所的に配置されている。半導体膜121は例えばシリコン膜で構成されており、半導体膜121には画素TFT120Tのためのソース領域、ドレイン領域および両領域間のチャネル領域(いずれも不図示)が設けられている。
ゲート絶縁膜122は、例えばシリコン酸化膜やシリコン窒化膜で構成されており、半導体膜121上および基板110上に積層されている。
ゲート電極123は、例えばシリコン等の半導体膜や金属膜で構成されており、ゲート絶縁膜122上に、ゲート絶縁膜122を介して半導体膜121のチャネル領域に対向する位置に配置されている。
層間絶縁膜124は、例えばシリコン酸化膜で構成されており、ゲート電極123およびゲート絶縁膜122上に積層されている。層間絶縁膜124は平坦化膜を兼ねている。
ソース電極125Sおよびドレイン電極125Dは、例えば金属膜で構成されており、層間絶縁膜124上に積層されている。層間絶縁膜124およびゲート絶縁膜122には半導体膜121のソース領域に至るコンタクトホールが形成されており、ソース電極125Sは、このコンタクトホールを介してソース領域に電気的に接続されている。同様に、ドレイン電極125Dは、層間絶縁膜124およびゲート絶縁膜122を貫くコンタクトホールを介して半導体膜121のドレイン領域に電気的に接続されている。
層間絶縁膜126は、例えばシリコン酸化膜で構成されており、ソース電極125S上、ドレイン電極125D上および層間絶縁膜124上に積層されている。層間絶縁膜124は平坦化膜を兼ねている。
画素電極131は、回路層120の層間絶縁膜126上に積層されており、画素ごとに設けられている。画素電極131は、例えばITO(Indium Tin Oxide)やIZO(Indium Zinc Oxide)等の光透過導電酸化膜(Transparent Conductive Oxide:TCO)で構成されている。層間絶縁膜126にはドレイン電極125Dに至るコンタクトホールが形成されており、画素電極131は、このコンタクトホールを介してドレイン電極125Dに電気的に接続されている。したがって、画素電極131の駆動時の電位(駆動電位)は画素TFT120Tを介して不図示の駆動装置によって制御される。ここでは画素電極131が接続される側をドレイン電極125Dとしたが、これをソース電極125Sと呼んでも構わない。
層間絶縁膜132は、例えばシリコン酸化膜で構成されており、画素電極131上および回路層120の層間絶縁膜126上に積層されている。
共通電極133は、例えばITOやIZO等の光透過導電酸化膜(TCO)で構成されている。共通電極133は層間絶縁膜132上に積層されており、これにより表示領域A10内において共通電極133と画素電極131とが層間絶縁膜132を介して積層されている。共通電極133は、表示領域A10の全域に渡って配置され、表示領域A10内の画素、換言すれば画素電極131に対して共通に設けられている。共通電極133には画素電極131に対向する位置に、共通電極133を厚さ方向に貫通した開口134が設けられている。なお、開口134の形状および数は図示の例に限られない。
共通電極133上に不図示の配向膜が配置されている。
ここで、図3および図4に、液晶パネル10における液晶310の配向状態の制御を説明する模式図を示す。まず、画素電極131と共通電極133とを同電位に設定した場合、図3に示すように、液晶310は所定の状態に配向している。これに対して、画素電極131と共通電極133とで電位を違えた場合、図4に示すように、両電極間131,133間には開口134を介して電界Eが形成され、液晶310は図3の無電界時の配向状態とは異なった状態に配向する。このとき、両電極131,133間の電界Eの強度によって液晶310の配向状態すなわち液晶310の透過率が制御され、表示光が調光される。画素電極131と共通電極133との間の電界Eによって配向状態が制御可能な限り、図3および図4の例示とは異なる配向状態を適用することも可能である。
このようにして画素電極131および共通電極133は画素の表示を制御するので、それぞれを表示電極と呼ぶことができる。また、図1および図2の液晶パネル10の場合、上述のように画素電極131、層間絶縁膜132および共通電極133はこの順序で積層されており、基板110により近い側を下層と表現すると、画素電極131を下層表示電極と呼ぶことができ、共通電極133を上層表示電極と呼ぶことができる。
なお、液晶パネル10のように、アレイ基板側に層間絶縁膜を挟んで積層された2つの表示電極を有し当該2つの表示電極間の電界によって液晶配向状態を制御する技術はFFS(Fringe Field Switching)モードと呼ばれる。
対向基板200は、図1に示すように、ガラス等で構成された基板210と、カラーフィルタ220と、遮光膜230と、不図示の配向膜とを含んで構成されている。
カラーフィルタ220は、基板210のアレイ基板100側の表面上に、アレイ基板200の画素電極131に対向する位置に配置されている。すなわち、画素ごとに設けられている。カラーフィルタ220はその画素の表示色に応じた色の例えば樹脂膜で構成されている。
遮光膜230は、樹脂膜やクロム(Cr)等の金属膜で構成され、隣接するカラーフィルタ220間の隙間を埋めるように基板210上に設けられている。
カラーフィルタ220上および遮光膜230上に不図示の配向膜が配置されている。
アレイ基板100と対向基板200とはそれぞれの不図示の配向膜を向き合わせて配置されており、両基板100,200間の隙間に液晶310が封入されている。
図5に液晶パネル10の平面図(レイアウト図)を示す。なお、図5では、画素電極131や遮光膜230等の図示を省略し、画素Pを○印で模式的に図示し、表示領域A10を破線で示し、対向基板200の輪郭を一点鎖線で図示している。また、説明の簡単のため、表示領域A10および共通電極133は図5において四角形とする。図5では共通電極133を表示領域A10よりも広く図示しているが、共通電極133を表示領域A10に一致させてもよい。
図5に示すように、アレイ基板100は、駆動装置の一部である垂直ドライバ51(図中ではVDR51と表記している)および水平ドライバ52(図中ではHDR52と表記している)と、例えば金属膜で構成された配線L123,L51,L125S,L52,L133と、をさらに含んで構成されており、これらは回路層120(図1参照)内に設けられている。
配線L51は周辺領域A20内に延在しており、各配線L51の一端は端子領域A21内に設けられており、端子領域A21内において各配線L51の端部は外部接続端子部を構成している。ここで、端子領域A21は、周辺領域A20の一部であり、アレイ基板100のうちで対向基板200に覆われてない部分に設けられており、図5の例では図面においてアレイ基板100の下方端部に設けられている。各配線L51の他端は、薄膜トランジスタ(TFT)等の回路素子によって構成された垂直ドライバ51の入力端に接続されている。なお、これら複数の配線L51をまとめて配線群G51と呼ぶことにする。
垂直ドライバ51は、入力端を介して受信した信号等を処理して画素TFT120T(図2参照)のゲート電極123へ印加する駆動電位を生成し、生成した駆動電位を所定のタイミングで所定の出力端から出力するように構成されている。垂直ドライバ51は、周辺領域A20内において表示領域A10(または共通電極133)の1辺に沿った領域に設けられており、図5の例では図面において表示領域A10の左横に設けられている。
垂直ドライバ51の各出力端には配線L123が接続されている。各配線L123は表示領域A10内へ延在し、複数の画素Pに共通に設けられている。具体的には、1本の配線L123に複数の画素TFT120T(図2参照)のゲート電極123が接続されている。
この構成により、垂直ドライバ51は、駆動装置の他の一部を構成する不図示の外部装置から配線L51を介して信号等を受信し、受信した信号等から駆動電位を生成し、この駆動電位を配線L123へ出力する。このとき、垂直ドライバ51は、複数の配線L123を順次に選択し、すなわち複数の配線L123を走査し、その選択した配線L123へ駆動電位を印加する。これにより、選択された配線L123に接続された複数の画素TFT120Tのゲート電極123に同時に駆動電位が印加される。
配線L52は周辺領域A20内に延在しており、各配線L52の一端は端子領域A21内に設けられており、端子領域A21内において各配線L52の端部は外部接続端子部を構成している。各配線L52の他端は、薄膜トランジスタ(TFT)等の回路素子によって構成された水平ドライバ52の入力端に接続されている。なお、これら複数の配線L52をまとめて配線群G52と呼ぶことにする。
水平ドライバ52は、入力端を介して受信した信号等を処理して画素Pの表示データに応じた所定の駆動電位を生成し、生成した駆動電位を所定のタイミングで出力端から出力するように構成されている。水平ドライバ52は、周辺領域A20内に設けられ、表示領域A10(または共通電極133)の4辺のうちで垂直ドライバ51が隣接する上記1辺と交差する他の1辺に沿った領域に設けられており、図5の例では図面において表示領域A10の下に設けられ、表示領域A10と端子領域A21との間に設けられている。
水平ドライバ52の各出力端には配線L125Sが接続されている。各配線L125Sは表示領域A10内へ延在し、複数の画素Pに共通に設けられている。具体的には、1本の配線L125Sに複数の画素TFT120T(図2参照)のソース電極125Sが接続されている。
この構成により、水平ドライバ52は、駆動装置の他の一部を構成する不図示の外部装置から配線L52を介して信号等を受信し、受信した信号等から表示データに応じた駆動電位を生成し、この駆動電位を配線L125Sへ出力する。このとき、水平ドライバ52は、垂直ドライバ51による配線L51の走査に同期して、選択された配線L51に接続された各画素Pへその画素Pごとの駆動電位を出力する。これにより、選択された配線L123に接続された複数の画素TFT120Tを介して画素電極131に駆動電位が印加される。水平ドライバ52は複数の配線L125Sへの出力を同時に行う。
ここで、垂直ドライバ51による配線L51の順次選択動作は表示データに応じた駆動電位を印加すべき画素Pを順次に選択する動作に等しく、このため垂直ドライバ51を画素選択回路と呼ぶことができる。他方、水平ドライバ52は、選択された画素Pの画素電極131へその画素Pの表示データに応じた駆動電位を印加するので、電位印加回路と呼ぶことができる。このとき、垂直ドライバ151の入力端群に接続された配線群G51を画素選択回路用配線群と呼ぶことができ、水平ドライバ52の入力端群に接続された配線群G52を電位印加回路用配線群と呼ぶことができ、これらの配線群G51,G52、換言すれば複数の配線L51および複数の配線L52は各画素電極131の電位を制御するために設けられている。
配線L133は周辺領域A20内に延在しており、一端は端子領域A21内に設けられており、端子領域A21内において配線L133の端部は外部接続端子部を構成している。配線L133の他端は、共通電極133のうちで垂直ドライバ51と水平ドライバ52との両方に近接した隅部付近において共通電極133に電気的に接続されている。この構成により、駆動装置の他の一部を構成する不図示の外部装置から配線L133の外部接続端子部へ印加された電位が共通電極133へ印加される。すなわち、配線L133は共通電極への電位印加用に設けられている。
共通電極用配線L133は、垂直ドライバ51、水平ドライバ52および配線群G51,G52との交差を避けて配置されている。具体的には、配線L133は、共通電極133の上記隅部付近から引き出され(すなわち2つのドライバ51,52の間を通り)、2つの配線群G51,G52の間の領域を通って端子領域A21内へ延在している。さらに、端子領域A21内では、配線L133の外部接続端子部は配線群G51の外部接続端子部と配線群G52の外部接続端子部との間に設けられている。この配置形態によれば、共通電極用配線L133は上述の交差を避けた配置において許容される領域内で最短の長さで端子領域A21内へ引き出されている。
図6に液晶パネル10の製造方法の手順を説明するフローチャートを示す。図6に示すように、液晶パネル10の製造方法は、アレイ基板製造工程ST10と、対向基板製造工程ST20と、貼り合わせ工程ST30と、1次分断工程ST40と、液晶封入工程ST50と、2次分断工程ST60とを含んでいる。
アレイ基板製造工程ST10ではパネル完成時のアレイ基板100よりも広い、いわゆる多数個取り基板(マザー基板とも呼ばれる)を用いて複数のアレイ基板100を同時に製造する。アレイ基板製造工程ST10は後に詳述する。
対向基板製造工程ST20では、同様に、多数個取り基板を用いて複数の対向基板200を同時に製造する。対向基板製造工程ST20では、各種の成膜技術やパターニング技術等を利用して、多数個取り基板に対向基板200の構造を形成する。
貼り合わせ工程ST30では、アレイ基板製造工程ST10で製造された多数個取りアレイ基板と対向基板製造工程ST20で製造された多数個取り対向基板との少なくとも一方の基板上に各液晶パネル10用のシールを配置し、不図示の配向膜を向き合わせて両基板を貼り合わせる。これにより、液晶310が封入される容器、いわゆる空パネル(空セルとも呼ばれる)を多数個有した貼り合わせパネルを製造する。
1次分断工程ST40では貼り合わせパネルを、一列に並んだ空パネルを有するように短冊状に分断し、液晶封入工程ST50では短冊状の貼り合わせパネルの各空パネル内に液晶を注入し、注入口を封止する。2次分断工程ST60では液晶封入後の短冊状貼り合わせパネルを個別の液晶パネル10に分断する。なお、1次分断工程ST40で全ての空パネルを個別に分断してしまい、2次分断工程ST60を省略することもできる。
図7に多数個取りアレイ基板400の平面図を示す。図7には1枚の多数個取り基板から図5のアレイ基板100を4個製造する場合を例示している。なお、図7では1次分断工程ST40での分断線L1および2次分断工程ST60での分断線L2を一点鎖線で図示している。なお、貼り合わせパネルを、1次分断工程ST40で分断線L2に沿って分断し、2次分断工程ST60で分断線L1に沿って分断してもよい。
図7の例では、多数個取りアレイ基板400内の各アレイ基板100は図5と同様にパターン形成されており、隣接する2個のアレイ基板100(図7では図面縦方向に並んだ2個のアレイ基板100)は互いの端子領域A21が分断線L1を挟んで隣接する向きに形成されている。多数個取りアレイ基板400において、各アレイ基板100の配線L51,L52,L133は分断線L1を挟んで隣接するアレイ基板100の配線L51,L52,L133に電気的に接続されている。図7では、配線L51,L52は同数であるとして一方のアレイ基板100の配線L51と他方のアレイ基板100の配線L52とが電気的に接続され、双方のアレイ基板100の配線L133同士が電気的に接続されている場合を例示している。
図8の(a)および(b)に多数個取りアレイ基板400における配線L51,L52,L133の接続形態を説明するための断面図および平面図を示す。図8において(b)の平面図中A−A線での断面が(a)の断面図にあたる。図8には配線L51,L52を接続する場合を例示しているが、配線L133同士の接続も同様である。
図8に示すように、アレイ基板100換言すれば多数個取りアレイ基板400の端子領域A21内では、配線L51,L52と、層間絶縁膜159と、基板間接続線151と、層間絶縁膜152と、パッド153とが積層されている。なお、層間絶縁膜159は回路層120(図2参照)に含まれる。
層間絶縁膜159は、例えばシリコン酸化膜等で構成されており、配線L51,L52上および分断線L1を挟んで隣接する配線L51,L52間の基板110上に配置されており、これにより分断線L1を挟んで隣接するアレイ基板100間で配線L51,L52を互いに絶縁している。層間絶縁膜159は配線L51,L52上で局所的に開口され、配線L51,L52に至るコンタクトホールが設けられている。
基板間接続線151は、画素電極131(図1参照)と同じ材料および同じ厚さで構成されており、層間絶縁膜159上に配置されている。基板間接続線151は、分断線L1を介して隣接する端子領域A21間に渡って設けられており、基板間接続線151の一端は層間絶縁膜159のコンタクトホールを介して配線L51に接続されており、基板間接続線151の他端は分断線L1を介して隣接する配線L52に層間絶縁膜159のコンタクトホールを介して接続されている。これにより、分断線L1を挟んで隣接する配線L51,L52が電気的に接続されている。
層間絶縁膜152は、画素電極131と共通電極133との間の層間絶縁膜132と同じ材料および同じ厚さで構成されており、基板間接続線151上に配置されており、分断線L1を介して隣接する端子領域A21間に渡って設けられている。層間絶縁膜152は基板間接続線151と配線L51,L52との接続部分上で局所的に開口され、パネル間接続部151に至るコンタクトホールが形成されている。
パッド153は、共通電極133と同じ材料および同じ厚さで構成されており、層間絶縁膜152上に配置され、層間絶縁膜152のコンタクトホールを介して配線L51または配線L52に接続されている。これにより、パッド153は基板間接続線151を介して直下の配線L51または配線L52に電気的に接続される。
ここで、配線L51,L52と基板間接続線151とパッド153との積層構造によって外部接続端子部150が構成されている。なお、パッド153を用いずに配線L51または配線L52と基板間接続線151とで外部接続端子部150を構成してもよい。
図9にアレイ基板製造工程ST10の手順を説明するフローチャートを示す。図9に示すように、アレイ基板製造工程ST10は、回路層形成工程ST11と、下層形成工程ST12と、絶縁膜形成工程ST13と、上層形成工程ST14と、配向膜形成工程ST15とを含んでいる。
図10〜図15に各工程ST11,ST12,ST13,ST14,ST15を説明する断面図を示す。なお、図10〜図15では配線L51のみを図示しているが、配線L52,L133についても同様である。図9のフローチャートおよび図10〜図15の断面図を参照しつつ各工程ST11,ST12,ST13,ST14,ST15を説明する。
回路層形成工程ST11では、図10に示すように、各種の成膜技術やパターニング技術等を利用して、基板110に相当する多数個取り基板110(基板110と同じ符号を用いることにする)上に各アレイ基板100の回路層120を形成する。
具体的には、表示領域A10内に画素TFT120および層間絶縁膜126を形成するとともに、端子領域A21内に配線L51,L52,L133および層間絶縁膜159を形成する。また、図10では不図示の垂直ドライバ51および水平ドライバ52も形成する。この際、層間絶縁膜126にドレイン電極125Dに至るコンタクトホール126Hを形成し、層間絶縁膜159に配線L51,L52,L53に至るコンタクトホール159Hを形成する。
下層形成工程ST12では、図11に示すように、例えばITOやIZO等の光透過導電酸化物で構成される下層導電膜131aを全面的に積層し、これにより下層導電膜131aを各アレイ基板100の層間絶縁膜126,159上に形成する。このとき、下層導電膜131aを、分断線L1を挟んで隣接する端子領域A21間に渡って形成し、また、層間絶縁膜126,159のコンタクトホール126H,159Hを介してドレイン電極125Dおよび配線L51,L52,L133に接触させる。さらに、下層形成工程ST12では、図12に示すように、下層導電膜131aをパターニングすることにより下層導電膜131aから画素電極131および基板間接続線151を形成する。
絶縁膜形成工程ST13では、図13に示すように、例えばシリコン酸化膜等の絶縁膜132aを全面的に積層し、これにより絶縁膜132aで各アレイ基板100の画素電極131および基板間接続線151を覆う。その結果、絶縁膜132aによって、画素電極131上に層間絶縁膜132が形成され、基板間接続線151上に層間絶縁膜152が形成される。さらに、絶縁膜形成工程ST13では、基板間接続線151が端子領域A21内で露出するように層間絶縁膜152を開口し、より具体的には基板間接続線151が配線L51,L52と接続している部分上で層間絶縁膜152を開口し、基板間接続線151に至るコンタクトホール152Hを形成する。なお、必要に応じてその他のパターニングを絶縁膜132aに施す。
上層形成工程ST14では、図14に示すように、例えばITOやIZO等の光透過導電酸化物で構成される上層導電膜133aを全面的に積層し、これにより上層導電膜133aを各アレイ基板100の層間絶縁膜132,152上に形成する。このとき、上層導電膜133aを層間絶縁膜152のコンタクトホール152Hを介して基板間接続線151に接触させる。さらに、上層形成工程ST14では、図15に示すように、上層導電膜133aをパターニングすることにより上層導電膜133aから開口134(図2参照)を有する共通電極133およびパッド153を形成する。これにより、配線L51,L52と基板間接続線151とパッド153とが積層された外部接続端子部150が形成される。なお、外部接続端子部150にパッド153を用いない場合は、上層形成工程ST14でパッド153の形成を省略すればよい。
なお、導電膜131a,133aおよび絶縁膜159,132aの形成およびパターニングには各種の成膜技術やパターニング技術等を利用可能である。
その後、配向膜形成工程ST15において、不図示の配向膜を少なくとも表示領域A10内の共通電極133上に塗布し、ラビングする。
なお、基板間接続線151は、貼り合わせパネルを分断線L1に沿って分断する際に、分断される(図16参照)。
この製造方法によれば、アレイ基板100が表示領域A10内に有する画素電極131と層間絶縁膜132と共通電極133との積層構造を利用することにより、画素電極131用の下層導電膜131aによって基板間接続線151を形成し、基板間接続線151を層間絶縁膜132用の絶縁膜132aで構成される層間絶縁膜152で覆う。このため、基板間接続線151において外部接続端子部150を構成する部分以外は層間絶縁膜152で覆われており、アレイ基板の最表面の表示電極を利用してパネル間接続を構成する場合に比べて、基板間接続線151の電気的に外部に露出する面積を少なくすることができる。ここで、基板間接続線151の露出面積削減は、液晶パネル10が層間絶縁膜132を介して積層された画素電極131と共通電極133とを有すればこそ、可能になるものである。
その結果、基板間接続線151がラビング布と接触する面積が小さくなるので、ラビング工程等での帯電を低減回避することができる。また、パネル分断後においてもサージが進入する面積やFPCとのショートを引き起こす面積が小さくなるので、サージの進入やFPCとのショート等を低減回避することができる。
特に配線L51,L52はドライバ51,52につながっているので、ドライバ51,52内のTFT等の回路素子の静電破壊を低減回避することができ、これにより歩留まりが向上する。
また、基板間接続線151はIZOやITOの導電酸化物で構成されているので、基板間接続線151の分断時にも欠けやひび等が生じにくい。
図17に実施形態の他の多数個取りアレイ基板400Bを説明する平面図を示す。図17に示すように、アレイ基板400Bでは各アレイ基板100のパターンを分断線L1を対称軸として線対称に形成している。この場合、配線L51,L52は同数であるとすると、分断線L1を挟んで、配線L51同士が隣接し、配線L133同士が隣接し、配線L52同士が隣接する。このため、基板間接続線151(図8参照)は、配線L51同士を接続し、配線L133同士を接続し、配線L52同士を接続する。
基板間接続線151は、図18の断面図に示す液晶パネル10Bにも適用可能である。なお、図18には液晶パネル10Bの表示領域A10内の構成のみを図示している。液晶パネル10Bは、図1の液晶パネル10においてアレイ基板100をアレイ基板100Bに替えた構成を有している。
アレイ基板100Bでは、画素電極131と共通電極133との配置位置が図1のアレイ基板100とは逆になっており、回路層120上に共通電極133、層間絶縁膜132および画素電極131がこの順序で積層されている。すなわち、アレイ基板100Bでは、共通電極133が下層表示電極として設けられ、画素電極131が上層表示電極として設けられている。また、アレイ基板100Bでは、画素電極131に開口134が設けられており、この開口134を介して画素電極131と共通電極133との間の電界E(図4参照)が形成される。液晶パネル10BもFFSモードの液晶パネルである。アレイ基板100Bのその他の構成は図1のアレイ基板100と同様である。
液晶パネル10Bにおいても共通電極133、層間絶縁膜132および画素電極131が積層されているので、下層導電膜131a(図11参照)から共通電極133および基板間接続線151を形成し、絶縁膜132a(図13参照)から層間絶縁膜132,152を形成し、上層導電膜133a(図14参照)から画素電極131およびパッド153を形成することができる。
10,10B 液晶パネル、100,100B アレイ基板、131a 下層導電膜、131 画素電極、132 層間絶縁膜、132a 絶縁膜、133 共通電極、133a 上層導電膜、151 基板間接続線、152 層間絶縁膜、153 パッド、200 対向基板、310 液晶、400,400B 多数個取りアレイ基板、A21 端子領域、E 電界、L51,L52,L133 配線、ST10 アレイ基板製造工程、ST11 回路層形成工程、ST12 下層形成工程、ST13 絶縁膜形成工程、ST14 上層形成工程、ST30 貼り合わせ工程、ST40 1次分断工程。
Claims (4)
- 液晶を介して対向基板に対向配置され前記液晶の配向状態を層間絶縁膜を介して積層された下層表示電極と上層表示電極との間の電界によって制御する液晶パネル用アレイ基板を、多数個取り基板を用いて、製造する方法において、
前記多数個取り基板上に各アレイ基板の回路素子および前記回路素子につながる配線を形成する回路層形成工程と、
下層導電膜を形成し前記下層導電膜によって前記各アレイ基板の前記下層表示電極を形成する下層形成工程と、
前記下層表示電極上に絶縁膜を形成し前記絶縁膜によって前記各アレイ基板の前記層間絶縁膜を形成する絶縁膜形成工程と、
前記層間絶縁膜上に上層導電膜を形成し前記上層導電膜によって前記各アレイ基板の前記上層表示電極を形成する上層形成工程と、
を備え、
前記下層形成工程で、前記下層導電膜として光透過導電酸化膜を用い、前記下層導電膜によって隣接するアレイ基板間で前記配線同士を接続する基板間接続線を形成し、
前記絶縁膜形成工程で、前記基板間接続線を前記絶縁膜で覆うことを特徴とする液晶パネル用アレイ基板の製造方法。 - 請求項1に記載の液晶パネル用アレイ基板の製造方法において、
前記絶縁膜形成工程で、前記基板間接続線が端子領域内で露出するように前記絶縁膜に開口を形成し、
前記上層形成工程で、前記開口を介して前記上層導電膜を前記基板間接続線に接触させ、前記上層導電膜によって前記基板間接続線上にパッドを形成することを特徴とする液晶パネル用アレイ基板の製造方法。 - 請求項1または請求項2に記載の液晶パネル用アレイ基板の製造方法において、
前記回路層形成工程で前記回路素子として薄膜トランジスタを形成することを特徴とする液晶パネル用アレイ基板の製造方法。 - 層間絶縁膜を介して積層された下層表示電極と上層表示電極とを含んで構成されるアレイ基板と、前記アレイ基板に対向配置された対向基板と、前記アレイ基板と前記対向基板との間に封入された液晶とを備え、前記液晶の配向状態を前記下層表示電極と前記上層表示電極との間の電界によって制御する、液晶パネルを、多数個取りアレイ基板および多数個取り対向基板を用いて、製造する方法において、
多数個取り基板を用いて前記多数個取りアレイ基板を製造するアレイ基板製造工程と、
前記多数個取りアレイ基板と前記多数個取り対向基板とを貼り合わせて貼り合わせパネルを形成する貼り合わせ工程と、
前記貼り合わせパネルを分断する分断工程と、
を備え、
前記アレイ基板製造工程は、
前記多数個取り基板上に各アレイ基板の回路素子および前記回路素子につながる配線を形成する回路層形成工程と、
下層導電膜を形成し前記下層導電膜によって前記各アレイ基板の前記下層表示電極を形成する下層形成工程と、
前記下層表示電極上に絶縁膜を形成し前記絶縁膜によって前記各アレイ基板の前記層間絶縁膜を形成する絶縁膜形成工程と、
前記層間絶縁膜上に上層導電膜を形成し前記上層導電膜によって前記各アレイ基板の前記上層表示電極を形成する上層形成工程と、
を含み、
前記下層形成工程で、前記下層導電膜として光透過導電酸化膜を用い、前記下層導電膜によって隣接するアレイ基板間で前記配線同士を接続する基板間接続線を形成し、
前記絶縁膜形成工程で、前記基板間接続線を前記絶縁膜で覆うことを特徴とする液晶パネルの製造方法。
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US8536576B2 (en) | 2011-02-23 | 2013-09-17 | Mitsubishi Electric Corporation | Array substrate and display device |
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2006
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