JP2007267065A - Signal intensity detection circuit - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a signal intensity detection circuit capable of low power supply voltage operation and of detecting signal intensity with good accuracy but without dependency on temperature. <P>SOLUTION: A current associated with a DC component of a reception differential signal is supplied from a PMOS 34 of a variation correction part 30 to NMOSs 12a to 12n of a DC component extraction part 10, while a current associated with a variation component of the reception differential signals INN, INP is supplied from a PMOS 35 of the variation correction part 30 to NMOSs 22a to 22n of a variation component extraction part 20. Hereby, voltages Vcho, Vsei corrected in influences of temperature and a manufacturing process occur at internal nodes N2, N3 of the variation correction part 30. The potential difference is detected at a signal intensity output part 40 so that a reception signal intensity signal RSSI is yielded with good accuracy but without dependency on temperature. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、受信した信号の強度を検出する信号強度検出回路、特にその温度変動補正に関するものである。   The present invention relates to a signal strength detection circuit for detecting the strength of a received signal, and more particularly to its temperature fluctuation correction.

特開平１１−４６１５２号公報JP-A-11-46152 特開２００３−１６３５５６号公報JP 2003-163556 A

図２は、上記特許文献１に記載された従来の振幅検出回路の構成図である。
この振幅検出回路は、差動アンプ３のトランジスタＱ３，Ｑ４のベースに、それぞれ入力信号ＩＮＰ，ＩＮＮが与えられ、その出力６，７がトランジスタＱ７，Ｑ８のベースにそれぞれ接続され、それらのトランジスタＱ７，Ｑ８のコレクタが動作電位ＶＣＣにそれぞれ接続されると共に、エミッタがトランジスタＱ９，Ｑ１０と抵抗Ｒ１，Ｒ２をそれぞれ介して接地されている。また、トランジスタＱ３，Ｑ４のエミッタは、それぞれ共通ノード９に接続され、コレクタがそれぞれ負荷抵抗Ｒ５，Ｒ６を介して動作電位ＶＣＣに接続されている。また、共通ノード９は電源トランジスタＱ１１のコレクタに接続され、この電源トランジスタＱ１１のエミッタは抵抗Ｒ７を介して接地されると共に、ベースにはバイアス電位ＶＲＥＦが印加されている。 FIG. 2 is a configuration diagram of a conventional amplitude detection circuit described in Patent Document 1. In FIG.
In this amplitude detection circuit, input signals INP and INN are respectively applied to the bases of the transistors Q3 and Q4 of the differential amplifier 3, and outputs 6 and 7 thereof are connected to the bases of the transistors Q7 and Q8, respectively. , Q8 are connected to the operating potential VCC, respectively, and the emitters are grounded through transistors Q9, Q10 and resistors R1, R2, respectively. The emitters of the transistors Q3 and Q4 are each connected to the common node 9, and the collectors are connected to the operating potential VCC via load resistors R5 and R6, respectively. The common node 9 is connected to the collector of the power transistor Q11. The emitter of the power transistor Q11 is grounded via the resistor R7, and the bias potential VREF is applied to the base.

更に、この振幅検出回路は、共通ノード９に現れる電位に対応して電流を発生する電流発生回路１０を含んでいる。電流発生回路１０は、検出用トランジスタＱ１２を含んでおり、そのエミッタは抵抗Ｒ８を介して差動アンプ３の共通ノード９に接続され、ベースには基準電位ＶＲが印加されている。検出用トランジスタＱ１２のコレクタは、トランジスタＱ１３，Ｑ１４と抵抗Ｒ９，Ｒ１０を含むカレントミラー回路１１に接続されており、検出用トランジスタＱ１２のコレクタ・エミッタ間を流れる電流に対応する電流が、抵抗Ｒ１１及び平滑コンデンサＣを流れるようになっていて、抵抗Ｒ１１にかかる電位が出力１２で得られるようになっている。   Further, the amplitude detection circuit includes a current generation circuit 10 that generates a current corresponding to the potential appearing at the common node 9. The current generation circuit 10 includes a detection transistor Q12, the emitter of which is connected to the common node 9 of the differential amplifier 3 via a resistor R8, and the reference potential VR is applied to the base. The collector of the detection transistor Q12 is connected to a current mirror circuit 11 including transistors Q13 and Q14 and resistors R9 and R10. A current corresponding to the current flowing between the collector and emitter of the detection transistor Q12 is connected to the resistors R11 and R11. The smoothing capacitor C is allowed to flow, and the potential applied to the resistor R11 is obtained at the output 12.

この振幅検出回路において、検出用トランジスタＱ１２のベースに、絶対温度にほぼ比例して増加する電流を用いて作られた基準電位ＶＲを印加することにより、出力１２から入力信号の振幅を温度に依存しない振幅検出電圧Ｖｒｓｓｉとして取り出すことができるとされている。   In this amplitude detection circuit, the amplitude of the input signal from the output 12 depends on the temperature by applying a reference potential VR generated by using a current that increases substantially in proportion to the absolute temperature to the base of the detection transistor Q12. It can be taken out as an amplitude detection voltage Vrssi.

図３は、上記特許文献２に記載された従来の信号強度検出回路の一部を示す回路図である。   FIG. 3 is a circuit diagram showing a part of a conventional signal strength detection circuit described in Patent Document 2. In FIG.

この回路は、ＭＯＳトランジスタ（以下、単に「ＭＯＳ」という）で構成された整流部Ｆ１と、この整流部Ｆ１と同一回路構成の基準電位生成部Ｄ１を有し、この整流部Ｆ１の出力信号と基準電位生成部Ｄ１の出力信号の差分を検出するための演算増幅器ＯＰ１と、この演算増幅器ＯＰ１の出力信号と基準電位生成部Ｄ１の出力信号の差分を受信信号強度信号ＲＳＳＩとして出力する２段目の演算増幅器ＯＰ２を有している。   This circuit has a rectifying unit F1 composed of a MOS transistor (hereinafter simply referred to as “MOS”), and a reference potential generating unit D1 having the same circuit configuration as the rectifying unit F1, and an output signal of the rectifying unit F1 The operational amplifier OP1 for detecting the difference between the output signals of the reference potential generator D1, and the second stage for outputting the difference between the output signal of the operational amplifier OP1 and the output signal of the reference potential generator D1 as the received signal strength signal RSSI. Operational amplifier OP2.

しかしながら、図２の振幅検出回路は、バイポーラトランジスタを用いているため、ベース・エミッタ間電圧には通常０．６Ｖ程度が必要である。更に、バイポーラトランジスタを非飽和領域で動作させるためには、コレクタ・エミッタ間電圧として、ベース・エミッタ間電圧以上の電圧が必要である。このため、低電源電圧動作が困難であるという課題がある。仮に、図２をＭＯＳを用いて構成するとしても、バルクＭＯＳの閾値電圧は、通常０．６Ｖ程度である。更に、飽和領域動作するドレイン・ソース間電圧は０．４Ｖ程度であることを考慮すると、ＭＯＳ２つと抵抗等の受動素子１つ程度が電圧配分としては限界となる。従って、ＭＯＳを用いても、例えば、１．３５Ｖ程度の低電源電圧動作を実現することは困難である。   However, since the amplitude detection circuit of FIG. 2 uses bipolar transistors, the base-emitter voltage usually requires about 0.6V. Further, in order to operate the bipolar transistor in the non-saturated region, a voltage higher than the base-emitter voltage is required as the collector-emitter voltage. For this reason, there is a problem that low power supply voltage operation is difficult. Even if FIG. 2 is configured using MOS, the threshold voltage of the bulk MOS is usually about 0.6V. Furthermore, considering that the drain-source voltage for operating in the saturation region is about 0.4 V, two MOSs and one passive element such as a resistor are the limits of voltage distribution. Therefore, even if a MOS is used, it is difficult to realize a low power supply voltage operation of about 1.35V, for example.

一方、図３の回路では、例えば入力信号をｄＢ（デシベル）表示するために、変化成分抽出部Ｆ１を多段接続して対数変換回路を構成するような場合、回路規模が大きくなるという課題があった。   On the other hand, in the circuit of FIG. 3, for example, when the logarithmic conversion circuit is configured by connecting the change component extraction units F1 in multiple stages to display the input signal in dB (decibel), there is a problem that the circuit scale becomes large. It was.

本発明は、低電源電圧動作が可能で、温度に依存せず精度良く信号強度を検出することができる信号強度検出回路を提供することを目的としている。   An object of the present invention is to provide a signal strength detection circuit that can operate at a low power supply voltage and can accurately detect a signal strength without depending on temperature.

本発明の信号強度検出回路は、受信差動信号の直流成分に応じて第１の電圧を出力する第１の差動増幅器、及び該第１の電圧で導通状態が制御される並列接続されたｎ個（但し、ｎは２以上の整数）の第１のＭＯＳを有する直流成分抽出部と、前記受信差動信号の変化成分を抽出して第２の電圧を出力する縦続接続されたｎ個の第２の差動増幅器、及び該第２の差動増幅器毎に設けられて対応する差動増幅器から出力される第２の電圧で導通状態が制御される並列接続されたｎ個の第２のＭＯＳを有する変化成分抽出部と、電源電位と第１ノード間に接続されて該第１ノードの電圧で導通状態が制御される第３のＭＯＳ、該第１ノードと接地電位間に接続されて前記第１の電圧で導通状態が制御される並列接続されたｎ＋１個の第４のＭＯＳ、該電源電位と第２ノード間に接続されて該第１ノードの電圧で導通状態が制御され、前記第１のＭＯＳに電流を供給する第５のＭＯＳ、該第２ノードと該接地電位間に接続されて該第２ノードの電圧で導通状態が制御される第６のＭＯＳ、該電源電位と第３ノード間に接続されて該第１ノードの電圧で導通状態が制御され、前記第２のＭＯＳに電流を供給する第７のＭＯＳ、該第３ノードと該接地電位間に接続されて該第３ノードの電圧で導通状態が制御される第８のＭＯＳを有する変動補正部と、前記第２ノードの電圧に対応する第１の電流と前記第３ノードの電圧に対応する第２の電流を生成し、該第１の電流と該第２の電流の差を電圧に変換して受信信号強度信号として出力する信号強度出力部とを備えたことを特徴としている。   The signal strength detection circuit of the present invention is connected in parallel so that a first differential amplifier that outputs a first voltage in accordance with a DC component of a received differential signal and a conduction state controlled by the first voltage are provided. DC component extraction unit having n (where n is an integer of 2 or more) first MOS, and n cascaded connections that extract a change component of the received differential signal and output a second voltage The second differential amplifiers, and n second transistors connected in parallel whose conduction state is controlled by a second voltage provided for each of the second differential amplifiers and output from the corresponding differential amplifier. A change component extraction unit having a first MOS, a third MOS connected between the power supply potential and the first node and controlled in conduction by the voltage of the first node, connected between the first node and the ground potential. N + 1 fourth MOSs connected in parallel whose conduction state is controlled by the first voltage A fifth MOS that is connected between the power supply potential and the second node and is controlled by the voltage of the first node and supplies current to the first MOS, and between the second node and the ground potential. A sixth MOS connected to control the conduction state by the voltage of the second node; connected between the power supply potential and the third node; and the conduction state controlled by the voltage of the first node; A variation correction unit including a seventh MOS for supplying current to the MOS, an eighth MOS connected between the third node and the ground potential, and the conduction state of which is controlled by the voltage of the third node; A first current corresponding to a voltage at two nodes and a second current corresponding to the voltage at the third node are generated, and a difference between the first current and the second current is converted into a voltage to receive a signal. And a signal intensity output unit that outputs the signal as an intensity signal.

本発明では、変動補正部の第５のＭＯＳから直流成分抽出部の第１のＭＯＳに受信差動信号の直流成分に応じた電流を供給すると共に、この変動補正部の第７のＭＯＳから変化成分抽出部の第２のＭＯＳに受信差動信号の変化成分に応じた電流を供給する。これにより、変動補正部の電流供給ノードである第２及び第３ノードに、温度や製造プロセスの影響が少ない電圧が発生し、信号強度出力部によってこれらの第２及び第３ノードの電位差を検出することにより、温度に依存せず精度の良い受信信号強度信号を出力することができるという効果がある。更に、各部は電源電位と接地電位の間に接続されるトランジスタの数が最大でも２個に制限されているので、低電源電圧でも正常な動作を行うことができるという効果がある。   In the present invention, the current corresponding to the DC component of the received differential signal is supplied from the fifth MOS of the fluctuation correcting unit to the first MOS of the DC component extracting unit, and the current is changed from the seventh MOS of the fluctuation correcting unit. A current corresponding to the change component of the received differential signal is supplied to the second MOS of the component extraction unit. As a result, voltages that are less affected by temperature and manufacturing processes are generated at the second and third nodes, which are current supply nodes of the fluctuation correction unit, and the potential difference between these second and third nodes is detected by the signal strength output unit. By doing so, there is an effect that it is possible to output an accurate received signal strength signal without depending on temperature. Further, since each unit is limited to a maximum of two transistors connected between the power supply potential and the ground potential, there is an effect that a normal operation can be performed even with a low power supply voltage.

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。   The above and other objects and novel features of the present invention will become more fully apparent when the following description of the preferred embodiment is read in conjunction with the accompanying drawings. However, the drawings are for explanation only, and do not limit the scope of the present invention.

図１は、本発明の実施例を示す信号強度検出回路の構成図である。
この信号強度検出回路は、図示しない受信回路から与えられる受信差動信号ＩＮＮ，ＩＮＰの直流成分を電流に変換する直流成分抽出部１０と、この受信差動信号ＩＮＮ，ＩＮＰの変化成分を抽出して電流に変換する変化成分抽出部２０と、これらの直流成分抽出部１０と変化成分抽出部２０から出力される電流の温度変動を補正するための変動補正部３０と、この変動補正部３０で補正された２つの電流の差を受信信号強度ＲＳＳＩとして出力する信号強度出力部４０とで構成されている。 FIG. 1 is a configuration diagram of a signal strength detection circuit showing an embodiment of the present invention.
The signal strength detection circuit extracts a direct current component extraction unit 10 that converts a direct current component of the reception differential signals INN and INP given from a reception circuit (not shown) into a current, and a change component of the reception differential signals INN and INP. The change component extraction unit 20 that converts current into current, the DC component extraction unit 10, the fluctuation correction unit 30 for correcting the temperature fluctuation of the current output from the change component extraction unit 20, and the fluctuation correction unit 30 The signal strength output unit 40 outputs a difference between the two corrected currents as a received signal strength RSSI.

直流成分抽出部１０は、差動増幅器（ＡＭＰ）１１と、この差動増幅器１１の出力端子ＳＯＵの電位によって導通状態が制御されるｎ個のＮチャネルＭＯＳ（以下、「ＮＭＯＳ」という）１２ａ，１２ｂ，・・，１２ｎとで構成されている。差動増幅器１１は、この図１の（ａ）に示すように、電源電位ＶＤＤと出力端子ＳＯＵの間に設けられた定電流素子Ｉ、この出力端子ＳＯＵと接地電位ＧＮＤの間にそれぞれ直列に接続されたＰチャネルＭＯＳ（以下、「ＰＭＯＳ」という）ＭＰ１及び抵抗Ｒ１と、ＰＭＯＳＭＰ２と抵抗Ｒ２とで構成されている。そして、ＰＭＯＳＭＰ１，ＭＰ２のゲートがそれぞれ差動入力端子ＩＮ，ＩＰとなり、これらのＰＭＯＳＭＰ１，ＭＰ２のドレインが差動出力端子ＯＰ，ＯＮとなっている。   The DC component extraction unit 10 includes a differential amplifier (AMP) 11 and n N-channel MOS (hereinafter referred to as “NMOS”) 12a whose conduction state is controlled by the potential of the output terminal SOU of the differential amplifier 11. 12b,..., 12n. As shown in FIG. 1A, the differential amplifier 11 includes a constant current element I provided between the power supply potential VDD and the output terminal SOU, and a series connection between the output terminal SOU and the ground potential GND. It is composed of a connected P-channel MOS (hereinafter referred to as “PMOS”) MP1, a resistor R1, a PMOS MP2, and a resistor R2. The gates of the PMOS MP1 and MP2 are the differential input terminals IN and IP, respectively, and the drains of the PMOS MP1 and MP2 are the differential output terminals OP and ON.

差動増幅器１１の差動入力端子ＩＮ，ＩＰには、受信差動信号が交わる電圧レベル、即ち、受信信号が０のときに受信回路から出力される信号レベルに相当する基準電圧ＶＲが共通に与えられている。また、ＮＭＯＳ１２ａ〜１２ｎは並列接続され、ゲートが差動増幅器１１の出力端子ＳＯＵに、ソースが接地電位ＧＮＤに接続されている。そして、差動増幅器１１の出力端子ＳＯＵの電圧Ｖｓｏ１が変動補正部３０に与えられ、この変動補正部３０からＮＭＯＳ１２ａ〜１２ｎに基準電圧ＶＲに応じた電流ｎＩｃｈｏが流れ込むようになっている。 The differential input terminals IN and IP of the differential amplifier 11 share a common reference voltage VR corresponding to the voltage level at which the received differential signals cross, that is, the signal level output from the receiving circuit when the received signal is 0. Is given. The NMOSs 12a to 12n are connected in parallel, the gate is connected to the output terminal SOU of the differential amplifier 11, and the source is connected to the ground potential GND. The voltage Vso1 at the output terminal SOU of the differential amplifier 11 is supplied to the fluctuation correction unit 30, and a current nIcho corresponding to the reference voltage VR flows from the fluctuation correction unit 30 to the NMOSs 12a to 12n.

変化成分抽出部２０は、受信差動信号ＩＮＮ，ＩＮＰをｄＢ表示の信号に変換して、このｄＢ表示に対応する電流を抽出するために、縦続接続されたｎ段の差動増幅器２１ａ，２１ｂ，・・，２１ｎと、これらの差動増幅器２１ａ〜２１ｎに対応するｎ個のＮＭＯＳ２２ａ，２２ｂ，・・，２２ｎで構成されている。ＮＭＯＳ２２ａ〜２２ｎのドレインは共通接続され、ソースは接地電位ＧＮＤに接続されている。また、ＮＭＯＳ２２ａ〜２２ｎのゲートは、それぞれ差動増幅器２１ａ〜２１ｎの出力端子ＳＯＵに接続され、変動補正部３０から、これらのＮＭＯＳ２２ａ〜２２ｎに差動入力信号ＩＮＮ，ＩＮＰの値に応じた電流ｎＩｓｅｉが流れ込むようになっている。   The change component extraction unit 20 converts the received differential signals INN and INP into dB display signals, and in order to extract a current corresponding to the dB display, n stages of differential amplifiers 21a and 21b connected in cascade. ,..., 21n and n NMOSs 22a, 22b,..., 22n corresponding to these differential amplifiers 21a to 21n. The drains of the NMOSs 22a to 22n are commonly connected, and the sources are connected to the ground potential GND. The gates of the NMOSs 22a to 22n are connected to the output terminals SOU of the differential amplifiers 21a to 21n, respectively, and the current nIsei corresponding to the values of the differential input signals INN and INP are supplied from the fluctuation correction unit 30 to the NMOSs 22a to 22n. Has come to flow.

変動補正部３０は、内部ノードＮ１と接地電位ＧＮＤの間に接続されたＮＭＯＳ３１と、更に、この内部ノードＮ１と接地電位ＧＮＤの間に接続されたｎ個のＮＭＯＳ３２ａ〜３２ｎを有している。そして、これらのＮＭＯＳ３１，３２ａ〜３２ｎのゲートは、直流成分抽出部１０の差動増幅器１１の出力端子ＳＯＵに接続されている。   The fluctuation correction unit 30 includes an NMOS 31 connected between the internal node N1 and the ground potential GND, and n NMOSs 32a to 32n connected between the internal node N1 and the ground potential GND. The gates of these NMOS 31 and 32 a to 32 n are connected to the output terminal SOU of the differential amplifier 11 of the DC component extraction unit 10.

内部ノードＮ１は、ＰＭＯＳ３３を介して電源電位ＶＤＤに接続され、このＰＭＯＳ３３のゲートは内部ノードＮ１に接続されている。更に、この内部ノードＮ１には、ＰＭＯＳ３３に対して電流ミラー回路を構成するＰＭＯＳ３４，３５のゲートが接続されている。ＰＭＯＳ３４，３５のソースは電源電位ＶＤＤに接続され、ドレインはそれぞれ内部ノードＮ２，Ｎ３に接続されている。   The internal node N1 is connected to the power supply potential VDD via the PMOS 33, and the gate of the PMOS 33 is connected to the internal node N1. Furthermore, the gates of PMOSs 34 and 35 constituting a current mirror circuit with respect to the PMOS 33 are connected to the internal node N1. The sources of the PMOSs 34 and 35 are connected to the power supply potential VDD, and the drains are connected to the internal nodes N2 and N3, respectively.

内部ノードＮ２には、ＮＭＯＳ３６のドレインとゲートが接続され、このＮＭＯＳ３６のソースが接地電位ＧＮＤに接続されている。更に、この内部ノードＮ２には、直流成分抽出部１０のＮＭＯＳ１２ａ〜１２ｎのドレインが接続されている。   The drain and gate of the NMOS 36 are connected to the internal node N2, and the source of the NMOS 36 is connected to the ground potential GND. Further, the drains of the NMOSs 12a to 12n of the DC component extraction unit 10 are connected to the internal node N2.

一方、内部ノードＮ３には、ＮＭＯＳ３７のドレインとゲートが接続され、このＮＭＯＳ３７のソースが接地電位ＧＮＤに接続されている。更に、この内部ノードＮ３には、変化成分検出部２０のＮＭＯＳ２２ａ〜２２ｎのドレインが接続されている。   On the other hand, the drain and gate of the NMOS 37 are connected to the internal node N3, and the source of the NMOS 37 is connected to the ground potential GND. Further, the drains of the NMOSs 22a to 22n of the change component detector 20 are connected to the internal node N3.

信号強度出力部４０は、変動補正部３０の内部ノードＮ２の電位に応じた電流を生成するための、演算増幅器（ＯＰ）４１と、ＰＭＯＳ４２と、抵抗４３によるフィードバック回路を有している。演算増幅器４１の反転入力端子は、内部ノードＮ２に接続され、出力端子がＰＭＯＳ４２のゲートに接続されている。ＰＭＯＳ４２のソースは電源電位ＶＤＤに接続され、ドレインは抵抗４３を介して接地電位ＧＮＤに接続されると共に、演算増幅器４１の非反転入力端子に接続されている。   The signal strength output unit 40 includes a feedback circuit including an operational amplifier (OP) 41, a PMOS 42, and a resistor 43 for generating a current corresponding to the potential of the internal node N <b> 2 of the fluctuation correction unit 30. The inverting input terminal of the operational amplifier 41 is connected to the internal node N 2, and the output terminal is connected to the gate of the PMOS 42. The source of the PMOS 42 is connected to the power supply potential VDD, the drain is connected to the ground potential GND through the resistor 43, and is connected to the non-inverting input terminal of the operational amplifier 41.

なお、演算増幅器４１は、この図１の（ｂ）に示すように、電源電位ＶＤＤと接地電位ＧＮＤの間に直列に接続されたＰＭＯＳＭＰ３及びＮＭＯＳＭＮ１と、ＰＭＯＳＭＰ４及びＮＭＯＳＭＮ２とで構成されている。ＮＭＯＳＭＮ１，ＭＮ２のゲートは、それぞれ非反転入力端子及び反転入力端子となっている。また、ＰＭＯＳＭＰ３，ＭＰ４のゲートは、このＰＭＯＳＭＰ３のドレインに接続され、ＰＭＯＳＭＰ４のドレインが出力端子ＯＴとなっている。 As shown in FIG. 1B, the operational amplifier 41 includes a PMOS MP3 and an NMOS MN1, and a PMOS MP4 and an NMOS MN2 connected in series between the power supply potential VDD and the ground potential GND. The gates of the NMOS MN1 and MN2 are a non-inverting input terminal and an inverting input terminal, respectively. The gates of the PMOS MP3 and MP4 are connected to the drain of the PMOS MP3, and the drain of the PMOS MP4 serves as the output terminal OT.

この信号強度出力部４０は、更に、変動補正部３０の内部ノードＮ３の電位に応じた電流を生成するための、演算増幅器４４と、ＰＭＯＳ４５と、抵抗４６によるフィードバック回路を有している。即ち、演算増幅器４４の反転入力端子は、内部ノードＮ３に接続され、出力端子がＰＭＯＳ４５のゲートに接続されている。ＰＭＯＳ４５のソースは電源電位ＶＤＤに接続され、ドレインは抵抗４６を介して接地電位ＧＮＤに接続されると共に、演算増幅器４４の非反転入力端子に接続されている。 The signal intensity output unit 40 further includes a feedback circuit including an operational amplifier 44, a PMOS 45, and a resistor 46 for generating a current corresponding to the potential of the internal node N 3 of the fluctuation correction unit 30. That is, the inverting input terminal of the operational amplifier 44 is connected to the internal node N3, and the output terminal is connected to the gate of the PMOS 45. The source of the PMOS 45 is connected to the power supply potential VDD, the drain is connected to the ground potential GND through the resistor 46, and is connected to the non-inverting input terminal of the operational amplifier 44.

また、この信号強度出力部４０は、ＰＭＯＳ４２に対して電流ミラー回路を構成するＰＭＯＳ４７を有しており、このＰＭＯＳ４７のソースは電源電位ＶＤＤに接続され、ゲートは演算増幅器４１の出力端子に接続されている。また、ＰＭＯＳ４７のドレインは、ＰＭＯＳ４５のドレインに接続されている。 The signal intensity output unit 40 includes a PMOS 47 that forms a current mirror circuit with respect to the PMOS 42, the source of the PMOS 47 is connected to the power supply potential VDD, and the gate is connected to the output terminal of the operational amplifier 41. ing. The drain of the PMOS 47 is connected to the drain of the PMOS 45.

更に、この信号強度出力部４０は、ＰＭＯＳ４５に対して電流ミラー回路を構成するＰＭＯＳ４８を有しており、このＰＭＯＳ４８のソースは電源電位ＶＤＤに接続され、ゲートは演算増幅器４４の出力端子に接続されている。そして、ＰＭＯＳ４８のドレインは、抵抗４９を介して接地電位ＧＮＤに接続され、この抵抗４９に生じる電圧が、受信信号強度ＲＳＳＩとして出力されるようになっている。   Further, the signal intensity output unit 40 includes a PMOS 48 that forms a current mirror circuit with respect to the PMOS 45, the source of the PMOS 48 is connected to the power supply potential VDD, and the gate is connected to the output terminal of the operational amplifier 44. ing. The drain of the PMOS 48 is connected to the ground potential GND through the resistor 49, and the voltage generated in the resistor 49 is output as the received signal strength RSSI.

なお、この信号強度検出回路を構成する各素子の定数とサイズは、次のように設定されている。   The constants and sizes of the elements constituting the signal intensity detection circuit are set as follows.

信号強度出力部４０内の抵抗４３，４６、及び差動増幅器１１，２１ａ〜２１ｎ内の抵抗Ｒ１，Ｒ２は、それぞれ同一抵抗値である。直流成分抽出部１０内のＮＭＯＳ１２ａ〜１２ｎ、変化成分抽出部２０内のＮＭＯＳ２２ａ〜２２ｎ、及び変動補正部３０内のＮＭＯＳ３１，３２ａ〜３２ｎ、ＮＭＯＳ３６，３７は、すべて同一サイズである。変動補正部３０内のＰＭＯＳ３３，３４，３５と、信号強度出力部４０内のＰＭＯＳ４２，４５，４７は、それぞれ同一サイズである。また、演算増幅器４１，４４内のＰＭＯＳＭＰ３，ＭＰ４と、ＮＭＯＳＭＮ１、ＮＭ２は、それぞれ同一サイズである。   The resistors 43 and 46 in the signal strength output unit 40 and the resistors R1 and R2 in the differential amplifiers 11 and 21a to 21n have the same resistance value. The NMOSs 12a to 12n in the DC component extraction unit 10, the NMOSs 22a to 22n in the change component extraction unit 20, the NMOSs 31, 32a to 32n, and the NMOSs 36 and 37 in the variation correction unit 30 are all the same size. The PMOSs 33, 34, and 35 in the fluctuation correction unit 30 and the PMOSs 42, 45, and 47 in the signal intensity output unit 40 have the same size. Further, the PMOS MP3 and MP4 and the NMOS MN1 and NM2 in the operational amplifiers 41 and 44 have the same size.

次に動作を説明する。
図４は図１の信号強度検出回路の信号波形図である。図４（ａ）は、図１の信号強度検出回路に与えられる入力信号の波形で、直流成分抽出部１０に与えられる基準電圧ＶＲと、変化成分抽出部２０に入力される受信差動信号ＩＮＮ，ＩＮＰの信号波形を示している。このような基準電圧ＶＲと受信差動信号ＩＮＮ，ＩＮＰが与えられると、差動増幅器１１，２１ａの出力端子ＳＯＵには、図４（ｂ）に示すような波形の電圧が出力される。図４（ｂ）に示すように、受信差動信号ＩＮＮ，ＩＮＰの振幅が小さいときは差動増幅器２１ａの出力信号の平均レベルは差動増幅器１１の出力信号とほぼ同じで、この受信差動信号ＩＮＮ，ＩＮＰの振幅が大きくなるに従って、差動増幅器２１ａの平均レベルが低下することがわかる。 Next, the operation will be described.
FIG. 4 is a signal waveform diagram of the signal strength detection circuit of FIG. 4A shows the waveform of the input signal applied to the signal strength detection circuit of FIG. 1, and the reference voltage VR applied to the DC component extraction unit 10 and the received differential signal INN input to the change component extraction unit 20. , INP signal waveforms. When such a reference voltage VR and reception differential signals INN and INP are given, a voltage having a waveform as shown in FIG. 4B is output to the output terminal SOU of the differential amplifiers 11 and 21a. As shown in FIG. 4B, when the amplitudes of the reception differential signals INN and INP are small, the average level of the output signal of the differential amplifier 21a is substantially the same as the output signal of the differential amplifier 11, and this reception differential It can be seen that the average level of the differential amplifier 21a decreases as the amplitude of the signals INN and INP increases.

直流成分抽出部１０において、差動増幅器１１の出力信号Ｖｓｏ１に従ってＮＭＯＳ１２ａに流れる電流をＩｃｈｏとすると、この電流Ｉｃｈｏは、ＭＯＳの一般式から次のように表される。
Ｉｃｈｏ＝ｋ（Ｖｓｏ１−Ｖｓ−Ｖｔ）^２ ・・（１）
ここで、ｋはＭＯＳのディメンジョンＷ／Ｌ（Ｗはゲート幅、Ｌはゲート長）、Ｖｓはソースの電位、及びＶｔは閾値電圧である。 If the current flowing through the NMOS 12a in accordance with the output signal Vso1 of the differential amplifier 11 is Icho in the DC component extraction unit 10, this current Icho is expressed as follows from the general formula of MOS.
Icho = k (Vso1-Vs-Vt) ² (1)
Here, k is a MOS dimension W / L (W is a gate width, L is a gate length), Vs is a source potential, and Vt is a threshold voltage.

直流成分抽出部１０内のＮＭＯＳ１２ａ〜１２ｎは、すべて同一ディメンジョンで、同じゲート電圧が印加されるので、これらの各ＮＭＯＳに流れる電流は、式（１）で示したＩｃｈｏである。従って、変動補正部３０から流れ込む電流ｎＩｃｈｏは、次のようになる。
ｎＩｃｈｏ＝ｎｋ（Ｖｓｏ１−Ｖｓ−Ｖｔ）^２ ・・（２） Since the NMOSs 12a to 12n in the DC component extraction unit 10 have the same dimensions and are applied with the same gate voltage, the currents flowing through these NMOSs are Icho shown in the equation (1). Therefore, the current nIcho flowing from the fluctuation correction unit 30 is as follows.
nIcho = nk (Vso1-Vs-Vt) ² (2)

また、変動補正部３０内のＮＭＯＳ３１，３２ａ〜３２ｎ，３６は、ＮＭＯＳ１２ａと同一ディメンジョンで、同じゲート電圧が印加されているので、これらの各ＮＭＯＳに流れる電流は、式（１）で示したＩｃｈｏとなる。   Further, since the NMOS 31, 32 a to 32 n, 36 in the fluctuation correction unit 30 have the same dimensions and the same gate voltage as the NMOS 12 a, the current flowing through each of these NMOSs is represented by the Icho shown in Expression (1). It becomes.

これにより、変動補正部３０のＰＭＯＳ３３に流れる電流Ｉｒｅｆは、（ｎ＋１）Ｉｃｈｏとなり、このＰＭＯＳ３３ に対して電流ミラー回路を構成するＰＭＯＳ３４，３５にも、同じ電流Ｉｒｅｆ＝（ｎ＋１）Ｉｃｈｏが流れる。ＰＭＯＳ３４に流れる電流の内、ｎＩｃｈｏは内部ノードＮ２から直流成分抽出部１０のＮＭＯＳ１２ａ〜１２ｎに流れるので、ＮＭＯＳ３６に流れる電流は、残りのＩｃｈｏとなる。このＮＭＯＳ３６に流れる電流は、ＮＭＯＳ３１に流れる電流に対応するものと考えることができる。これにより、ＮＭＯＳ３６には、常に式（１）の一定電流Ｉｃｈｏが流れることになり、このＮＭＯＳ３６のゲート電位は安定したＶｓｏ１となる。従って、Ｖｓｏ１の電位に対して、温度や製造プロセスの変動に影響のない電位Ｖｃｈｏを得ることができる。   As a result, the current Iref flowing in the PMOS 33 of the fluctuation correcting unit 30 becomes (n + 1) Icho, and the same current Iref = (n + 1) Icho flows also in the PMOSs 34 and 35 constituting the current mirror circuit. Among the currents flowing through the PMOS 34, nIcho flows from the internal node N2 to the NMOSs 12a to 12n of the DC component extraction unit 10, so that the current flowing through the NMOS 36 becomes the remaining Icho. It can be considered that the current flowing through the NMOS 36 corresponds to the current flowing through the NMOS 31. As a result, the constant current Icho of the equation (1) always flows through the NMOS 36, and the gate potential of the NMOS 36 becomes stable Vso1. Therefore, it is possible to obtain a potential Vcho that does not affect the variation of temperature and manufacturing process with respect to the potential of Vso1.

一方、変化成分抽出部２０に変動補正部３０から流れ込む電流ｎＩｓｅｉは、差動増幅器２１ａの出力端子ＳＯＵの電圧をＶｓｏ２とすると、式（２）と同様に次のように表される。
ｎＩｓｅｉ＝ｎｋ（Ｖｓｏ２−Ｖｓ−Ｖｔ）^２ ・・（３）
この変化成分抽出部２０では、無信号時はＩＮＰ＝ＩＮＮであるので、差動増幅器２２ａ〜２２ｎの出力端子ＳＯＵから出力される信号Ｖｓｏ２は、すべて差動増幅器１１の出力信号Ｖｓｏ１と等しくなる。従って、各ＮＭＯＳ２２ａ〜２２ｎに流れる電流は、式（１）で示したＩｃｈｏとなる。 On the other hand, the current nIsei flowing from the fluctuation correction unit 30 into the change component extraction unit 20 is expressed as follows similarly to Expression (2), where Vso2 is the voltage at the output terminal SOU of the differential amplifier 21a.
nIsei = nk (Vso2-Vs-Vt) ² (3)
In the change component extraction unit 20, since INP = INN when there is no signal, all the signals Vso2 output from the output terminals SOU of the differential amplifiers 22a to 22n are equal to the output signal Vso1 of the differential amplifier 11. Therefore, the current flowing through each of the NMOSs 22a to 22n is Icho shown in the equation (1).

変動補正部３０のＰＭＯＳ３５には，（ｎ＋１）Ｉｃｈｏの電流Ｉｒｅｆが流れているので、この内のｎＩｃｈｏが内部ノードＮ３から変化成分抽出部２０のＮＭＯＳ２２ａ〜２２ｎに流れる。そして、変動補正部３０のＮＭＯＳ３７には、残りのＩｃｈｏが流れるので、このＮＭＯＳ３７のゲート電位もＶｓｏ１である。従って、Ｖｓｏ１の電位に対して、温度や製造プロセスの変動に影響のない電位Ｖｓｅｉを得ることができる。 Since the (n + 1) Icho current Iref flows through the PMOS 35 of the fluctuation correction unit 30, nIcho of the current flows from the internal node N3 to the NMOSs 22a to 22n of the change component extraction unit 20. Since the remaining Icho flows through the NMOS 37 of the fluctuation correction unit 30, the gate potential of the NMOS 37 is also Vso1. Therefore, it is possible to obtain a potential Vsei that does not affect the temperature and the manufacturing process variation with respect to the potential of Vso1.

信号受信時には、ＩＮＰ≠ＩＮＮとなるので、変化成分抽出部２０の差動増幅器２２ａ〜２２ｎの出力端子ＳＯＵから出力される信号は、Ｖｓｏ２（≠Ｖｓｏ１）となる。これにより、ＮＭＯＳ３７に流れる電流Ｉ３７は、次のようになる。
Ｉ３７＝Ｉｒｅｆ−ｎＩｓｅｉ
＝（ｎ＋１）Ｉｃｈｏ−ｎＩｓｅｉ ・・（４）
ここで、ＮＭＯＳ３７のゲートは電位Ｖｓｅｉの内部ノードＮ３に接続されているので、
電流Ｉ３７は、次のように表される。
Ｉ３７＝ｋ（Ｖｓｅｉ−Ｖｔ）^２ ・・（５）
式（４）に、式（２），（３），（５）を代入すると、次のようになる。
ｋ（Ｖｓｅｉ−Ｖｔ）^２＝ｎｋ（Ｖｓｏ１−Ｖｔ）^２＋ｋ（Ｖｓｏ１−Ｖｔ）^２
−ｎｋ（Ｖｓｏ２−Ｖｔ）^２
これをＶｓｅｉについて解くと、次式が得られる。
Ｖｓｅｉ＝√｛２ｎ（Ｖｓｏ１−Ｖｔ）^２−ｎ（Ｖｓｏ２−Ｖｔ）^２｝＋Ｖｔ
従って、電位Ｖｓｅｉは、温度や製造プロセスにより変動するｋの項がなく、Ｖｔの項のみとなるので、Ｖｓｏ２の電位に対して、温度や製造プロセスの変動の影響が小さい電圧を得ることができる。従って、電位Ｖｃｈｏ，Ｖｓｅｉは、共に温度や製造プロセスの変動の影響が小さいことがわかる。 Since INP ≠ INN when receiving the signal, the signal output from the output terminals SOU of the differential amplifiers 22a to 22n of the change component extraction unit 20 is Vso2 (≠ Vso1). As a result, the current I37 flowing through the NMOS 37 is as follows.
I37 = Iref-nIsei
= (N + 1) Icho-nIsei (4)
Here, since the gate of the NMOS 37 is connected to the internal node N3 of the potential Vsei,
The current I37 is expressed as follows.
I37 = k (Vsei−Vt) ² (5)
Substituting equations (2), (3), and (5) into equation (4) yields the following.
k (Vsei−Vt) ² = nk (Vso1−Vt) ² + k (Vso1−Vt) ²
-Nk (Vso2-Vt) ²
Solving this for Vsei yields:
Vsei = √ {2n (Vso1-Vt) ^2- n (Vso2-Vt) ² } + Vt
Therefore, the potential Vsei does not have the k term that varies depending on the temperature and the manufacturing process, but only the Vt term. Therefore, it is possible to obtain a voltage that is less affected by variations in temperature and the manufacturing process with respect to the potential of Vso2. . Therefore, it can be seen that the potentials Vcho and Vsei are both less affected by variations in temperature and manufacturing process.

変動補正部３０の内部ノードＮ２，Ｎ３の電位Ｖｃｈｏ，Ｖｓｅｉは、信号強度出力部４０に与えられてその差電圧が生成される。   The potentials Vcho and Vsei of the internal nodes N2 and N3 of the fluctuation correction unit 30 are given to the signal strength output unit 40, and the difference voltage is generated.

信号強度出力部４０において、電位Ｖｃｈｏは演算増幅器４１の反転入力端子に与えられる。ここで、反転入力端子の電位Ｖｃｈｏが非反転入力端子の電位よりも高くなると、演算増幅器４１の出力電位は下降する。演算増幅器４１の出力電位の低下に伴い、ＰＭＯＳ４２の電流が増加して抵抗４３の電圧降下が大きくなり、この演算増幅器４１の非反転入力端子にフィードバックされる電位が上昇する。逆に、反転入力端子の電位Ｖｃｈｏが非反転入力端子の電位よりも低くなると、演算増幅器４１の出力電位は上昇する。演算増幅器４１の出力電位の上昇に伴い、ＰＭＯＳ４２の電流が減少して抵抗４３の電圧降下が小さくなり、この演算増幅器４１の非反転入力端子にフィードバックされる電位が低下する。このようなフィードバック作用により、抵抗４３に印加される電圧は、演算増幅器４１の反転入力端子の電位Ｖｃｈｏに一致する。従って、ＰＭＯＳ４２に流れる電流Ｉｃｈｏ１は、抵抗４３の抵抗値をＲ４３とすると、次のようになる。
Ｉｃｈｏ１＝Ｖｃｈｏ／Ｒ４３ ・・（６） In the signal strength output unit 40, the potential Vcho is given to the inverting input terminal of the operational amplifier 41. Here, when the potential Vcho of the inverting input terminal becomes higher than the potential of the non-inverting input terminal, the output potential of the operational amplifier 41 decreases. As the output potential of the operational amplifier 41 decreases, the current of the PMOS 42 increases and the voltage drop of the resistor 43 increases, and the potential fed back to the non-inverting input terminal of the operational amplifier 41 increases. Conversely, when the potential Vcho of the inverting input terminal becomes lower than the potential of the non-inverting input terminal, the output potential of the operational amplifier 41 increases. As the output potential of the operational amplifier 41 increases, the current of the PMOS 42 decreases and the voltage drop of the resistor 43 decreases, and the potential fed back to the non-inverting input terminal of the operational amplifier 41 decreases. Due to such feedback action, the voltage applied to the resistor 43 matches the potential Vcho of the inverting input terminal of the operational amplifier 41. Accordingly, the current Icho1 flowing through the PMOS 42 is as follows, assuming that the resistance value of the resistor 43 is R43.
Icho1 = Vcho / R43 (6)

なお、ＰＭＯＳ４２に対して電流ミラー回路を構成するＰＭＯＳ４７にも、このＰＭＯＳ４２と同じ大きさの電流Ｉｃｈｏ１が流れる。   Note that a current Icho1 having the same magnitude as that of the PMOS 42 also flows in the PMOS 47 constituting the current mirror circuit with respect to the PMOS 42.

また、内部ノードＮ３の電位Ｖｓｅｉが与えられる演算増幅器４４においても同様のフィードバック動作が行われる。このとき、抵抗４６にはＰＭＯＳ４５，４７に流れる電流の和の電流が流れるので、ＰＭＯＳ４５に流れる電流をＩｓｅｉ１とすると、この抵抗４６に流れる電流はＩｓｅｉ１＋Ｉｃｈｏ１ となる。従って、抵抗４６の抵抗値をＲ４６とすると、次の関係が得られる。
Ｉｓｅｉ１＋Ｉｃｈｏ１＝Ｖｓｅｉ／Ｒ４６ ・・（７）
式（６），（７）より、次式が得られる。
Ｉｓｅｉ１＝Ｖｓｅｉ／Ｒ４６−Ｖｃｈｏ／Ｒ４３ ・・（８） A similar feedback operation is also performed in the operational amplifier 44 to which the potential Vsei of the internal node N3 is applied. At this time, since the sum of the currents flowing through the PMOSs 45 and 47 flows through the resistor 46, if the current flowing through the PMOS 45 is Isei1, the current flowing through the resistor 46 is Isei1 + Icho1. Therefore, when the resistance value of the resistor 46 is R46, the following relationship is obtained.
Isei1 + Icho1 = Vsei / R46 (7)
From the equations (6) and (7), the following equation is obtained.
Isei1 = Vsei / R46−Vcho / R43 (8)

ここで、ＰＭＯＳ４５，４８は電流ミラー回路を構成しているので、ＰＭＯＳ４８に流れる電流もＩｓｅｉ１となる。従って、抵抗４９の抵抗値をＲ４９とすると、この抵抗４９に発生する受信信号強度ＲＳＳＩは、次式のようになる。
ＲＳＳＩ＝（Ｖｓｅｉ／Ｒ４６−Ｖｃｈｏ／Ｒ４３）Ｒ４９ ・・（９） Here, since the PMOSs 45 and 48 constitute a current mirror circuit, the current flowing through the PMOS 48 is also Isei1. Accordingly, when the resistance value of the resistor 49 is R49, the received signal strength RSSI generated in the resistor 49 is expressed by the following equation.
RSSI = (Vsei / R46−Vcho / R43) R49 (9)

式（９）において、抵抗値Ｒ４６，Ｒ４３，Ｒ４９は、同じ温度係数を有すると共に、同じ製造プロセスの影響を受けるので、抵抗４６，４３の変動は、抵抗４９によって相殺される。また、前述した通り、電位Ｖｓｅｉ，Ｖｃｈｏは、温度や製造プロセスの変動による影響が小さいので、受信信号強度ＲＳＳＩは、温度や製造プロセスの影響を受けない値となる。   In the equation (9), the resistance values R46, R43, and R49 have the same temperature coefficient and are affected by the same manufacturing process. Further, as described above, since the potentials Vsei and Vcho are less affected by variations in temperature and manufacturing process, the received signal strength RSSI is a value that is not affected by temperature and manufacturing process.

以上のように、この実施例の信号強度検出回路は、接地電位ＧＮＤから電源電位ＶＤＤの間に、ＭＯＳ２つと抵抗１つ以下の挿入数で全回路を構成すると共に、これらのＭＯＳの温度や製造プロセスの変動に起因する受信信号強度ＲＳＳＩを補正する変動補正部３０を有している。これにより、低電源電圧動作が可能で、温度に依存せず精度良く信号強度を検出することができるという利点がある。   As described above, the signal strength detection circuit of this embodiment is configured with the total number of insertions of two MOSs and one resistor or less between the ground potential GND and the power supply potential VDD, and the temperature and manufacturing of these MOSs. It has a fluctuation correction unit 30 that corrects the received signal strength RSSI resulting from process fluctuations. Thus, there is an advantage that the low power supply voltage operation is possible and the signal intensity can be detected accurately without depending on the temperature.

本発明の実施例を示す信号強度検出回路の構成図である。It is a block diagram of the signal strength detection circuit which shows the Example of this invention. 従来の振幅検出回路の構成図である。It is a block diagram of the conventional amplitude detection circuit. 従来の信号強度検出回路の一部を示す回路図である。It is a circuit diagram which shows a part of conventional signal strength detection circuit. 図１の信号強度検出回路の信号波形図である。FIG. 2 is a signal waveform diagram of the signal strength detection circuit of FIG. 1.

符号の説明Explanation of symbols

１０ 直流成分抽出部
１１，２１ａ〜２１ｎ 差動増幅器
１２ａ〜１２ｎ，２２ａ〜２２ｎ，３１，３２ａ〜３２ｎ，３６，３７ ＮＭＯＳ
２０ 変化成分抽出部
３０ 変動補正部
３３〜３５，４２，４５，４７，４８ ＰＭＯＳ
４０ 信号強度出力部
４１，４４ 演算増幅器
４３，４６，４９ 抵抗 DESCRIPTION OF SYMBOLS 10 DC component extraction part 11,21a-21n Differential amplifier 12a-12n, 22a-22n, 31, 32a-32n, 36, 37 NMOS
20 change component extraction unit 30 fluctuation correction unit 33 to 35, 42, 45, 47, 48 PMOS
40 Signal strength output unit 41, 44 Operational amplifier 43, 46, 49 Resistance

Claims (2)

受信差動信号の直流成分に応じて第１の電圧を出力する第１の差動増幅器、及び該第１の電圧で導通状態が制御される並列接続されたｎ個（但し、ｎは２以上の整数）の第１のＭＯＳトランジスタを有する直流成分抽出部と、
前記受信差動信号の変化成分を抽出して第２の電圧を出力する縦続接続されたｎ個の第２の差動増幅器、及び該第２の差動増幅器毎に設けられて対応する差動増幅器から出力される第２の電圧で導通状態が制御される並列接続されたｎ個の第２のＭＯＳトランジスタを有する変化成分抽出部と、
電源電位と第１ノード間に接続されて該第１ノードの電圧で導通状態が制御される第３のＭＯＳトランジスタ、該第１ノードと接地電位間に接続されて前記第１の電圧で導通状態が制御される並列接続されたｎ＋１個の第４のＭＯＳトランジスタ、該電源電位と第２ノード間に接続されて該第１ノードの電圧で導通状態が制御され、前記第１のＭＯＳトランジスタに電流を供給する第５のＭＯＳトランジスタ、該第２ノードと該接地電位間に接続されて該第２ノードの電圧で導通状態が制御される第６のＭＯＳトランジスタ、該電源電位と第３ノード間に接続されて該第１ノードの電圧で導通状態が制御され、前記第２のＭＯＳトランジスタに電流を供給する第７のＭＯＳトランジスタ、該第３ノードと該接地電位間に接続されて該第３ノードの電圧で導通状態が制御される第８のＭＯＳトランジスタを有する変動補正部と、
前記第２ノードの電圧に対応する第１の電流と前記第３ノードの電圧に対応する第２の電流を生成し、該第１の電流と該第２の電流の差を電圧に変換して受信信号強度信号として出力する信号強度出力部とを、
備えたことを特徴とする信号強度検出回路。 A first differential amplifier that outputs a first voltage according to a DC component of a received differential signal, and n connected in parallel whose conduction state is controlled by the first voltage (where n is 2 or more) A direct-current component extraction unit having first MOS transistors,
Cascade-connected n second differential amplifiers that extract a change component of the received differential signal and output a second voltage, and a corresponding differential provided for each of the second differential amplifiers A change component extraction unit having n second MOS transistors connected in parallel whose conduction state is controlled by a second voltage output from the amplifier;
A third MOS transistor connected between the power supply potential and the first node and controlled in conduction state by the voltage at the first node, and connected between the first node and ground potential and connected at the first voltage. N + 1 fourth MOS transistors connected in parallel, connected between the power supply potential and the second node, and the conduction state is controlled by the voltage of the first node, and a current is supplied to the first MOS transistor. A sixth MOS transistor connected between the second node and the ground potential, the conduction state of which is controlled by the voltage of the second node, and between the power supply potential and the third node A seventh MOS transistor connected to control the conduction state by the voltage of the first node and supplying a current to the second MOS transistor; connected between the third node and the ground potential; A fluctuation correction unit state voltage conduction has a eighth MOS transistors controlled,
A first current corresponding to the voltage of the second node and a second current corresponding to the voltage of the third node are generated, and a difference between the first current and the second current is converted into a voltage. A signal strength output unit that outputs as a received signal strength signal,
A signal strength detection circuit comprising: 前記ｎ個の第１のＭＯＳトランジスタ、前記ｎ個の第２のＭＯＳトランジスタ、前記ｎ＋１個の第４のＭＯＳトランジスタ、前記第６のＭＯＳトランジスタ、及び前記第８のＭＯＳトランジスタは、すべて同一サイズのＮチャネルＭＯＳトランジスタで構成し、
前記第３のＭＯＳトランジスタ、前記第５のＭＯＳトランジスタ、及び前記第７のＭＯＳトランジスタは、同一サイズのＰチャネルＭＯＳトランジスタで構成したことを特徴とする請求項１記載の信号強度検出回路。 The n first MOS transistors, the n second MOS transistors, the n + 1 fourth MOS transistors, the sixth MOS transistor, and the eighth MOS transistor are all of the same size. It is composed of N channel MOS transistors,
2. The signal strength detection circuit according to claim 1, wherein the third MOS transistor, the fifth MOS transistor, and the seventh MOS transistor are P-channel MOS transistors having the same size.

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