JP2007265609A

JP2007265609A - 半導体記憶装置

Info

Publication number: JP2007265609A
Application number: JP2007140691A
Authority: JP
Inventors: Tetsumasa Sato; 哲将佐藤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2007-05-28
Filing date: 2007-05-28
Publication date: 2007-10-11

Abstract

【課題】モリセルの面積の増大を抑制しつつ、読み出しトランジスタのゲート幅が変動を低減させる。
【解決手段】Ｌ字状に屈曲して構成されたゲート電極３ｃのインコーナ部に、矩形領域２ｂと対向するように配置されたリセス８を設ける。
【選択図】図２

Description

本発明は半導体記憶装置に関し、特に、１．５ポートＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）に適用して好適なものである。

従来の半導体記憶装置では、例えば、特許文献１に開示されているように、４個のｎチャネル型トランジスタおよび２個のｐチャネル型トランジスタを用い、これらのうちの２個のｎチャネル型トランジスタをドライバトランジスタとし、残りの２個のｎチャネル型トランジスタをトランスファーゲートとし、２個のｐチャネル型トランジスタを負荷トランジスタとすることで、ＳＲＡＭを構成する方法がある。

ここで、ドライバトランジスタおよび負荷トランジスタは、ｐチャネル型トランジスタとｎチャネル型トランジスタとが直列接続されたＣＭＯＳインバータを構成し、１対のＣＭＯＳインバータがクロスカップルされることで、フリップフロップを構成している。
一方、これら４個のｎチャネル型トランジスタおよび２個のｐチャネル型トランジスタに１個のｐチャネル型トランジスタをさらに追加し、この追加したｐチャネル型トランジスタを読み出しトランジスタとして用いることで、ワード線の信号に依存することなく読み出しを可能とした１．５ポートＳＲＡＭを構成する方法がある。

ここで、１．５ポートＳＲＡＭでは、メモリセルの面積を縮小するために、ドライバトランジスタおよび負荷トランジスタを構成する一方のＣＭＯＳインバータのゲート電極をＬ字状に屈曲させ、読み出しトランジスタのゲート電極として用いることが行われている。
特開平１０−２４７６９１号公報

しかしながら、ドライバトランジスタおよび負荷トランジスタを構成する一方のＣＭＯＳインバータのゲート電極をＬ字状に屈曲させると、ゲート電極のパターニングのバラツキにより、ゲート電極のコーナ部分でゲート幅が変動する。このため、ゲート電極のコーナ部分が読み出しトランジスタに近接配置されると、読み出しトランジスタのゲート幅が変動し、読み出しトランジスタの能力が低下するという問題があった。
そこで、本発明の目的は、メモリセルの面積の増大を抑制しつつ、読み出しトランジスタのゲート幅が変動を低減させることが可能な半導体記憶装置を提供することである。

上述した課題を解決するために、本発明の一態様に係る半導体記憶装置によれば、第１ドライバトランジスタと、ドレインが前記第１ドライバトランジスタのゲートに接続され、ゲートが前記第１ドライバトランジスタのドレインに接続された第２ドライバトランジスタと、前記第１ドライバトランジスタに直列接続され、ゲートが前記第１ドライバトランジスタのゲートを延伸させて形成された第１負荷トランジスタと、前記第２ドライバトランジスタに直列接続され、ゲートが前記第２ドライバトランジスタのゲートを延伸させて形成された第２負荷トランジスタと、ソースが前記第１ドライバトランジスタのドレインに接続され、ドレインが第１ビット線に接続され、ゲートがワード線に接続された第１トランスファーゲートと、ソースが前記第２ドライバトランジスタのドレインに接続され、ドレインが第２ビット線に接続され、ゲートが前記ワード線に接続された第２トランスファーゲートと、前記第２負荷トランジスタに直列接続され、ゲートが前記第２負荷トランジスタのゲートを屈曲させて形成された読み出しトランジスタと、前記第２ドライバトランジスタ、前記第２負荷トランジスタおよび前記読み出しトランジスタのゲートのインコーナ部に設けられたリセスとを備えることを特徴とする。

これにより、第２ドライバトランジスタおよび第２負荷トランジスタに用いられるゲートを屈曲させ、読み出しトランジスタのゲートとして用いた場合においても、第２ドライバトランジスタおよび第２負荷トランジスタに用いられるゲートの配置位置を変更することなく、第２ドライバトランジスタおよび第２負荷トランジスタに用いられるゲートのインコーナ部を読み出しトランジスタから遠ざけることが可能となる。

このため、第２ドライバトランジスタおよび第２負荷トランジスタに用いられるゲートのコーナ部分でゲート幅が変動した場合においても、そのコーナ部分を読み出しトランジスタに近接配置することを可能としつつ、ゲート幅の変動部分が読み出しトランジスタにかかることを防止することが可能となり、メモリセルの面積の増大を抑制しつつ、読み出しトランジスタの能力の低下を防止することが可能となる。

また、本発明の一態様に係る半導体記憶装置によれば、素子分離領域で互いに素子分離された第１および第２アクティブ領域と、前記第１アクティブ領域に２箇所で交差するように配置され、１対のトランスファーゲートに用いられる第１ゲート電極と、前記第１アクティブ領域および前記第２アクティブ領域を横切るように配置され、第１ドライバトランジスタおよび第１負荷トランジスタに用いられる第２ゲート電極と、前記第１アクティブ領域を横切るとともに、前記第２アクティブ領域を２箇所で横切るように屈曲して配置され、第２ドライバトランジスタ、第２負荷トランジスタおよび読み出しトランジスタに用いられる第３ゲート電極と、前記第３ゲート電極のインコーナ部に設けられたリセスとを備えることを特徴とする。

これにより、第２ドライバトランジスタおよび第２負荷トランジスタに用いられる第３ゲート電極を屈曲させ、第３ゲート電極を読み出しトランジスタのゲートとして用いた場合においても、第３ゲート電極の配置位置を変更することなく、第３ゲート電極のインコーナ部を読み出しトランジスタから遠ざけることが可能となる。
このため、第３ゲート電極のコーナ部分でゲート幅が変動した場合においても、第３ゲート電極のコーナ部分を読み出しトランジスタに近接配置することを可能としつつ、第３ゲート電極のゲート幅の変動部分が読み出しトランジスタにかかることを防止することが可能となり、メモリセルの面積の増大を抑制しつつ、読み出しトランジスタの能力の低下を防止することが可能となる。

また、本発明の一態様に係る半導体記憶装置によれば、コ字状パターンを有する第１アクティブ領域と、Ｔ字状パターンを有する第２アクティブ領域と、前記第１アクティブ領域と前記第２アクティブ領域とを素子分離する素子分離領域と、前記コ字状パターンに２箇所で交差するように配置され、１対のトランスファーゲートに用いられる第１ゲート電極と、前記コ字状パターンおよび前記Ｔ字状パターンを横切るように配置され、第１ドライバトランジスタおよび第１負荷トランジスタに用いられる第２ゲート電極と、前記コ字状パターンを横切るとともに、前記Ｔ字状パターンを２箇所で横切るように屈曲して配置され、第２ドライバトランジスタ、第２負荷トランジスタおよび読み出しトランジスタに用いられる第３ゲート電極と、前記第３ゲート電極のインコーナ部に設けられたリセスとを備えることを特徴とする。

これにより、第２ドライバトランジスタおよび第２負荷トランジスタに用いられる第３ゲート電極をＬ字状に屈曲させることで、第３ゲート電極のインコーナ部を読み出しトランジスタから遠ざけることを可能としつつ、第３ゲート電極を読み出しトランジスタのゲートとして用いることが可能となる。
このため、第３ゲート電極のコーナ部分でゲート幅が変動した場合においても、第３ゲート電極の配置位置を変更することなく、第３ゲート電極のゲート幅の変動部分が読み出しトランジスタにかかることを防止することが可能となり、メモリセルの面積の増大を抑制しつつ、読み出しトランジスタの能力の低下を防止することが可能となる。

また、本発明の一態様に係る半導体記憶装置によれば、前記コ字状パターンは、第１矩形領域と、前記第１矩形領域の両端に直交してそれぞれ結合された第２および第３矩形領域を備え、前記Ｔ字状パターンは、第４矩形領域と、前記第４矩形領域の中央に直交して結合された第５矩形領域を備え、前記第１アクティブ領域および前記第２アクティブ領域は、前記第１矩形領域と前記第４矩形領域とが互いに対向するように配置され、前記第１ゲート電極は、前記第２および第３矩形領域に交差するように配置され、前記第２ゲート電極は、前記第１矩形領域および前記第４矩形領域を横切るように配置され、前記第３ゲート電極は、前記第１矩形領域、前記第４矩形領域および記第５矩形領域を横切るようにＬ字状に屈曲されて配置され、前記リセスは、前記第４矩形領域と交差するように延伸された部分が前記第５矩形領域から遠ざかるように形成されていることを特徴とする。

これにより、第２アクティブ領域に読み出しトランジスタを形成することが可能となるとともに、第３ゲート電極のインコーナ部を読み出しトランジスタから遠ざけることを可能としつつ、第２ドライバトランジスタおよび第２負荷トランジスタに用いられる第３ゲート電極を読み出しトランジスタのゲート電極としても用いることが可能となり、メモリセルの面積の増大を抑制しつつ、読み出しトランジスタの能力の低下を防止することができる。

また、本発明の一態様に係る半導体記憶装置によれば、前記リセスと前記第４矩形領域との距離は、前記第２負荷トランジスタの特性変動を発生させないように設定され、前記リセスの深さは、前記第３ゲート電極の幅が最小デザイン寸法を下回らない範囲に設定されることを特徴とする。
これにより、デザインルールを変更することなく、第３ゲート電極のインコーナ部にリセスを設けることが可能となり、メモリセルの面積の増大を抑制しつつ、読み出しトランジスタの能力の低下を防止することができる。

また、本発明の一態様に係る半導体記憶装置によれば、前記第１ドライバトランジスタと前記第１負荷トランジスタとの間に配置され、前記第２ゲート電極に設けられた第１ゲートコンタクトと、前記読み出しトランジスタ側に設けられ、前記第３ゲート電極に設けられた第２ゲートコンタクトと、前記第１ゲート電極で区切られた第２矩形領域に設けられた第１アクティブコンタクトと、前記第１ゲート電極で区切られた第３矩形領域に設けられた第２アクティブコンタクトと、前記第１ゲート電極と前記第２ゲート電極との間の第１矩形領域に設けられた第３アクティブコンタクトと、前記第１ゲート電極と前記第３ゲート電極との間の第１矩形領域に設けられた第４アクティブコンタクトと、前記第２ゲート電極と前記第３ゲート電極との間の第１矩形領域に設けられた第５アクティブコンタクトと、前記第２ゲート電極で区切られた第４矩形領域に設けられた第６アクティブコンタクトと、前記第３ゲート電極で区切られた第４矩形領域に設けられた第７アクティブコンタクトと、前記第３ゲート電極で区切られた第５矩形領域に設けられた第８アクティブコンタクトと、前記第２ゲート電極と前記第３ゲート電極との間の第４矩形領域に設けられた第９アクティブコンタクトと、前記第３アクティブコンタクト、前記第６アクティブコンタクトおよび前記第２ゲートコンタクトとを接続する第１配線層と、前記第４アクティブコンタクト、前記第７アクティブコンタクトおよび前記第１ゲートコンタクトとを接続する第２配線層と、前記第１ゲート電極に接続されたワード線と、前記第１アクティブコンタクトに接続された第１ビット線と、前記第２アクティブコンタクトに接続された第２ビット線とを備えることを特徴とする。

これにより、第３ゲート電極のインコーナ部にリセスを設けた場合においても、デザインルールを変更することなく、アクティブコンタクトおよびゲートコンタクトの接続を行うことが可能となり、メモリセルの面積の増大を抑制しつつ、１．５ポートＳＲＡＭの特性劣化を防止することが可能となる。

以下、本発明の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体記憶装置の構成を示す回路図である。
図１において、ｎチャネル型トランジスタＭＮ１とｐチャネル型トランジスタＭＰ１とは直列接続されるとともに、ｎチャネル型トランジスタＭＮ２とｐチャネル型トランジスタＭＰ２とは直列接続されている。そして、ｎチャネル型トランジスタＭＮ１のゲートは、ｐチャネル型トランジスタＭＰ１のゲートおよびｎチャネル型トランジスタＭＮ２のドレインに接続され、ｎチャネル型トランジスタＭＮ２のゲートは、ｐチャネル型トランジスタＭＰ２のゲートおよびｎチャネル型トランジスタＭＮ１のドレインに接続されている。また、ｎチャネル型トランジスタＭＮ１、ＭＮ２のソースはＶｓｓ端子に接続され、ｐチャネル型トランジスタＭＰ１、ＭＰ２のソースはＶｃｃ端子に接続されている。

また、ｎチャネル型トランジスタＭＮ３のソースはｎチャネル型トランジスタＭＮ１のドレインに接続され、ｎチャネル型トランジスタＭＮ３のドレインはビット線ＢＬ１に接続され、ｎチャネル型トランジスタＭＮ３のゲートはワード線ＷＬに接続されている。また、ｎチャネル型トランジスタＭＮ４のソースはｎチャネル型トランジスタＭＮ２のドレインに接続され、ｎチャネル型トランジスタＭＮ４のドレインはビット線ＢＬ２に接続され、ｎチャネル型トランジスタＭＮ４のゲートはワード線ＷＬに接続されている。

さらに、ｐチャネル型トランジスタＭＰ３はｐチャネル型トランジスタＭＰ１と直列接続され、ｐチャネル型トランジスタＭＰ３のゲートは、ｐチャネル型トランジスタＭＰ１のゲートに接続されている。
ここで、ｎチャネル型トランジスタＭＮ１、ＭＮ２をドライバトランジスタとして使用し、ｎチャネル型トランジスタＭＮ３、ＭＮ４をトランスファーゲートとして使用し、ｐチャネル型トランジスタＭＰ１、ＭＰ２を負荷トランジスタとして使用することで、ＳＲＡＭを構成することができる。また、ｐチャネル型トランジスタＭＰ３を読み出しトランジスタとして使用することで、１．５ポートＳＲＡＭを構成することができる。

図２は、本発明の第２実施形態に係る半導体記憶装置のゲート電極のレイアウトパターンを示す平面図である。
図２において、メモリセルには、素子分離領域４で互いに素子分離されたアクティブ領域１、２が設けられている。なお、アクティブ領域１、２は、ゲート電極３ａ〜３ｃに印加される電圧によってキャリア濃度が制御されるチャネル領域と、チャネル領域の両側のソース／ドレイン領域とを含むことができる。

ここで、アクティブ領域１にはコ字状パターンが設けられ、コ字状パターンは、矩形領域１ｂと、矩形領域１ｂの両端に直交してそれぞれ結合された矩形領域１ａ、１ｃとを含むことができる。また、アクティブ領域２にはＴ字状パターンが設けられ、Ｔ字状パターンは、矩形領域２ａと、矩形領域２ａの中央に直交して結合された矩形領域２ｂとを含むことができる。そして、アクティブ領域１、２は、矩形領域１ｂと矩形領域２ａとが互い対向するように配置することができる。
また、ゲート電極３ａは、矩形領域１ａ、１ｃと交差するように配置することができる。また、ゲート電極３ｂは、矩形領域１ｂ、２ａを横切るように配置することができる。また、ゲート電極３ｃは、Ｌ字状に屈曲して構成することができ、矩形領域１ｂ、２ａを横切るとともに、矩形領域２ｂを横切るように配置することができる。

ここで、矩形領域１ａ上に配置されたゲート電極３ａは、図１のｎチャネル型トランジスタＭＮ３に用いることができ、矩形領域１ｃ上に配置されたゲート電極３ａは、図１のｎチャネル型トランジスタＭＮ４に用いることができる。また、矩形領域１ｂ上に配置されたゲート電極３ｂは、図１のｎチャネル型トランジスタＭＮ２に用いることができ、矩形領域２ａ上に配置されたゲート電極３ｂは、図１のｐチャネル型トランジスタＭＰ２に用いることができる。また、矩形領域１ｂ上に配置されたゲート電極３ｃは、図１のｎチャネル型トランジスタＭＮ１に用いることができ、矩形領域２ａ上に配置されたゲート電極３ｃは、図１のｐチャネル型トランジスタＭＰ１に用いることができ、矩形領域２ｂ上に配置されたゲート電極３ｃは、図１のｐチャネル型トランジスタＭＰ３に用いることができる。

また、ゲート電極３ａで区切られた矩形領域１ａにはアクティブコンタクト５ａが設けられ、ゲート電極３ａで区切られた矩形領域１ｃにはアクティブコンタクト５ｅが設けられている。また、ゲート電極３ａとゲート電極３ｃとの間の矩形領域１ａにはアクティブコンタクト５ｂが設けられ、ゲート電極３ｂとゲート電極３ｃとの間の矩形領域１ａにはアクティブコンタクト５ｃが設けられ、ゲート電極３ａとゲート電極３ｂとの間の矩形領域１ａにはアクティブコンタクト５ｄが設けられている。

また、ゲート電極３ｂで区切られた矩形領域２ａにはアクティブコンタクト５ｈが設けられ、ゲート電極３ｃで区切られた矩形領域２ａにはアクティブコンタクト５ｆが設けられ、ゲート電極３ｃで区切られた矩形領域２ｂにはアクティブコンタクト５ｉが設けられ、ゲート電極３ｂとゲート電極３ｃとの間の矩形領域２ａにはアクティブコンタクト５ｇが設けられている。

また、ゲート電極３ｂには、ゲートコンタクト６ａを配置するためのゲートコンタクト領域７ａが設けられている。ここで、ゲートコンタクト領域７ａは、ｎチャネル型トランジスタＭＮ２とｐチャネル型トランジスタＭＰ２との間の素子分離領域４上に配置することができる。
また、ゲート電極３ｃには、ゲートコンタクト６ｂを配置するためのゲートコンタクト領域７ｂが設けられている。ここで、ゲートコンタクト領域７ｂは、ｐチャネル型トランジスタＭＰ３側の素子分離領域４上に配置することができる。

そして、アクティブコンタクト５ｄ、５ｈおよびゲートコンタクト６ｂをＡｌ配線で接続し、アクティブコンタクト５ｂ、５ｆおよびゲートコンタクト６ａをＡｌ配線で接続することにより、ｎチャネル型トランジスタ、ＭＮ１、ＭＮ２およびｐチャネル型トランジスタＭＰ１、ＭＰ２で構成される１対のＣＭＯＳインバータをクロスカップルさせることができる。

また、アクティブコンタクト５ａはＡｌ配線を介して図１のビット線ＢＬ１に接続し、アクティブコンタクト５ｂはＡｌ配線を介して図１のビット線ＢＬ２に接続し、アクティブコンタクト５ｃはＡｌ配線を介して図１のＶｓｓ端子に接続し、アクティブコンタクト５ｇはＡｌ配線を介して図１のＶｃｃ端子に接続することができる。
そして、Ｌ字状に屈曲して構成されたゲート電極３ｃのインコーナ部にはリセス８が設けられ、リセス８は、矩形領域２ｂと対向するように配置することができる。そして、ゲート電極３ａ〜３ｃは、アクティブ領域１、２上に堆積された多結晶シリコン膜などをパターニングすることにより形成することができる。

ここで、ゲート電極３ｃのインコーナ部にリセス８を設けることにより、ｎチャネル型トランジスタＭＮ１およびｐチャネル型トランジスタＭＰ１に用いられるゲート電極３ｃを屈曲させ、ゲート電極３ｃをｐチャネル型トランジスタＭＰ３のゲートとして用いた場合においても、ゲート電極３ｃの配置位置を変更することなく、ゲート電極３ｃのインコーナ部をｐチャネル型トランジスタＭＰ３から遠ざけることが可能となる。

このため、ゲート電極３ｃのコーナ部分でゲート幅が変動した場合においても、ゲート電極３ｃのコーナ部分をｐチャネル型トランジスタＭＰ３に近接配置することを可能としつつ、ゲート電極３ｃのゲート幅の変動部分がｐチャネル型トランジスタＭＰ３にかかることを防止することが可能となり、メモリセルの面積の増大を抑制しつつ、ｐチャネル型トランジスタＭＰ３の能力の低下を防止することが可能となる。

なお、ゲート電極３ｃのインコーナ部にリセス８を設ける場合、リセス８と矩形領域２ａとの距離Ａは、ｐチャネル型トランジスタＭＰ１の特性変動を発生させないように設定し、リセス８の深さは、ゲート電極３ｃのゲート幅が最小デザイン寸法を下回らない範囲に設定することができる。
これにより、デザインルールを変更することなく、ゲート電極３のインコーナ部にリセス８を設けることが可能となり、メモリセルの面積の増大を抑制しつつ、ｐチャネル型トランジスタＭＰ３の能力の低下を防止することが可能となるとともに、ｐチャネル型トランジスタＭＰ１、ＭＰ２間でトランジスタ特性にずれが発生することを防止することが可能となる。

図３は、本発明の一実施形態に係る半導体記憶装置のゲート電極のパターニングにバラツキが発生した時のレイアウトパターンを示す平面図である。
図３において、アクティブ領域１、２上に堆積された多結晶シリコン膜のエッチング抜けにバラツキが発生したために、ゲート電極３ｃのインコーナ部に裾引き９が発生したものとする。ここで、ゲート電極３ｃのインコーナ部にはリセス８が設けられているので、インコーナ部に発生した裾引き９を矩形領域２ｂから遠ざけることが可能となり、インコーナ部に発生した裾引き９が矩形領域２ｂにかかることを防止することが可能となる。

この結果、ゲート電極３ｃのインコーナ部に裾引き９が発生した場合においても、ゲート電極３ｃのコーナ部分をｐチャネル型トランジスタＭＰ３に近接配置することを可能としつつ、ｐチャネル型トランジスタＭＰ３のゲート幅の増大を防止することが可能となり、メモリセルの面積の増大を抑制しつつ、ｐチャネル型トランジスタＭＰ３の能力の低下を防止することが可能となる。

図４は、本発明の第３実施形態に係る半導体記憶装置のゲート電極のレイアウトパターンを示す平面図である。
図４において、メモリセルには、図２のゲート電極３ｃの代わりにゲート電極１３ｃが設けられている。ここで、ゲート電極１３ｃのインコーナ部にはリセス１８が設けられ、リセス１８は、インコーナ部で交わる２辺にかかるように配置することができる。

これにより、ｎチャネル型トランジスタＭＮ１およびｐチャネル型トランジスタＭＰ１に用いられるゲート電極３ｃを屈曲させ、ゲート電極３ｃをｐチャネル型トランジスタＭＰ３のゲートとして用いた場合においても、ゲート電極３ｃの配置位置を変更することなく、ゲート電極３ｃのインコーナ部をｐチャネル型トランジスタＭＰ３から遠ざけることが可能となるとともに、インコーナ部でのゲート幅の増大を抑制することが可能となる。

このため、ゲート電極３ｃのインコーナ部で多結晶シリコン膜のエッチング残りが発生した場合においても、ゲート電極３ｃのコーナ部分をｐチャネル型トランジスタＭＰ３に近接配置することを可能としつつ、ｐチャネル型トランジスタＭＰ３のゲート幅の増大を防止することが可能となり、メモリセルの面積の増大を抑制しつつ、ｐチャネル型トランジスタＭＰ３の能力の低下を防止することが可能となる。

図５は、本発明の第４実施形態に係る半導体記憶装置のゲート電極のレイアウトパターンを示す平面図である。
図５において、メモリセルには、図２のゲート電極３ｃの代わりにゲート電極２３ｃが設けられ、ゲート電極２３ｃのインコーナ部にはリセス２８が設けられている。ここで、ゲート電極２３ｃのインコーナ部にリセス２８を設ける場合、ｐチャネル型トランジスタＭＰ３から遠ざかる方向にゲート電極２３ｃを一旦迂回させてから、ｐチャネル型トランジスタＭＰ３の方向にゲート電極２３ｃを屈曲させることができる。

これにより、ｎチャネル型トランジスタＭＮ１およびｐチャネル型トランジスタＭＰ１に用いられるゲート電極３ｃを屈曲させ、ゲート電極３ｃをｐチャネル型トランジスタＭＰ３のゲートとして用いた場合においても、ゲート電極３ｃの配置位置を変更することなく、ゲート電極３ｃのインコーナ部をｐチャネル型トランジスタＭＰ３から遠ざけることが可能となるとともに、ゲート電極３ｃのゲート幅を一定に維持することが可能となる。

このため、ゲート電極３ｃのインコーナ部で多結晶シリコン膜のエッチング残りが発生した場合においても、ゲート電極３ｃのコーナ部分をｐチャネル型トランジスタＭＰ３に近接配置することを可能としつつ、ｐチャネル型トランジスタＭＰ３のゲート幅の増大を防止することが可能となるとともに、ゲート電極３ｃのゲート幅を最小デザイン寸法に一致させることが可能となり、メモリセルの面積の縮小を可能としつつ、ｐチャネル型トランジスタＭＰ３の能力の低下を防止することが可能となる。

第１実施形態に係る半導体記憶装置の構成を示す回路図。第２実施形態に係る半導体記憶装置のレイアウトを示す平面図。ゲート電極のパターニングにバラツキが発生した時の平面図。第３実施形態に係る半導体記憶装置のレイアウトを示す平面図。第４実施形態に係る半導体記憶装置のレイアウトを示す平面図。

符号の説明

ＭＰ１〜ＭＰ３ｐチャネル型トランジスタ、ＭＮ１〜ＭＮ４ｎチャネル型トランジスタ、ＷＬワード線、ＢＬ１、ＢＬ２ビット線、１、２アクティブ領域、１ａ〜１ｃ、２ａ、２ｂ矩形領域、３ａ〜３ｃ、１３ｃ、２３ｃゲート電極、４素子分離領域、５ａ〜５ｉアクティブコンタクト、６ａ、６ｂゲートコンタクト、７ａ、７ｂゲートコンタクト領域、８、１８、２８リセス、９裾引き

Claims

第１ドライバトランジスタと、
ドレインが前記第１ドライバトランジスタのゲートに接続され、ゲートが前記第１ドライバトランジスタのドレインに接続された第２ドライバトランジスタと、
前記第１ドライバトランジスタに直列接続され、ゲートが前記第１ドライバトランジスタのゲートを延伸させて形成された第１負荷トランジスタと、
前記第２ドライバトランジスタに直列接続され、ゲートが前記第２ドライバトランジスタのゲートを延伸させて形成された第２負荷トランジスタと、
ソースが前記第１ドライバトランジスタのドレインに接続され、ドレインが第１ビット線に接続され、ゲートがワード線に接続された第１トランスファーゲートと、
ソースが前記第２ドライバトランジスタのドレインに接続され、ドレインが第２ビット線に接続され、ゲートが前記ワード線に接続された第２トランスファーゲートと、
前記第２負荷トランジスタに直列接続され、ゲートが前記第２負荷トランジスタのゲートを屈曲させて形成された読み出しトランジスタと、
前記第２ドライバトランジスタ、前記第２負荷トランジスタおよび前記読み出しトランジスタのゲートのインコーナ部に設けられたリセスとを備えることを特徴とする半導体記憶装置。
素子分離領域で互いに素子分離された第１および第２アクティブ領域と、
前記第１アクティブ領域に２箇所で交差するように配置され、１対のトランスファーゲートに用いられる第１ゲート電極と、
前記第１アクティブ領域および前記第２アクティブ領域を横切るように配置され、第１ドライバトランジスタおよび第１負荷トランジスタに用いられる第２ゲート電極と、
前記第１アクティブ領域を横切るとともに、前記第２アクティブ領域を２箇所で横切るように屈曲して配置され、第２ドライバトランジスタ、第２負荷トランジスタおよび読み出しトランジスタに用いられる第３ゲート電極と、
前記第３ゲート電極のインコーナ部に設けられたリセスとを備えることを特徴とする半導体記憶装置。
コ字状パターンを有する第１アクティブ領域と、
Ｔ字状パターンを有する第２アクティブ領域と、
前記第１アクティブ領域と前記第２アクティブ領域とを素子分離する素子分離領域と、
前記コ字状パターンに２箇所で交差するように配置され、１対のトランスファーゲートに用いられる第１ゲート電極と、
前記コ字状パターンおよび前記Ｔ字状パターンを横切るように配置され、第１ドライバトランジスタおよび第１負荷トランジスタに用いられる第２ゲート電極と、
前記コ字状パターンを横切るとともに、前記Ｔ字状パターンを２箇所で横切るように屈曲して配置され、第２ドライバトランジスタ、第２負荷トランジスタおよび読み出しトランジスタに用いられる第３ゲート電極と、
前記第３ゲート電極のインコーナ部に設けられたリセスとを備えることを特徴とする半導体記憶装置。
前記コ字状パターンは、第１矩形領域と、前記第１矩形領域の両端に直交してそれぞれ結合された第２および第３矩形領域を備え、
前記Ｔ字状パターンは、第４矩形領域と、前記第４矩形領域の中央に直交して結合された第５矩形領域を備え、
前記第１アクティブ領域および前記第２アクティブ領域は、前記第１矩形領域と前記第４矩形領域とが互いに対向するように配置され、
前記第１ゲート電極は、前記第２および第３矩形領域に交差するように配置され、
前記第２ゲート電極は、前記第１矩形領域および前記第４矩形領域を横切るように配置され、
前記第３ゲート電極は、前記第１矩形領域、前記第４矩形領域および記第５矩形領域を横切るようにＬ字状に屈曲されて配置され、
前記リセスは、前記第４矩形領域と交差するように延伸された部分が前記第５矩形領域から遠ざかるように形成されていることを特徴とする請求項３記載の半導体記憶装置。
前記リセスと前記第４矩形領域との距離は、前記第２負荷トランジスタの特性変動を発生させないように設定され、前記リセスの深さは、前記第３ゲート電極の幅が最小デザイン寸法を下回らない範囲に設定されることを特徴とする請求項４記載の半導体記憶装置。
前記第１ドライバトランジスタと前記第１負荷トランジスタとの間に配置され、前記第２ゲート電極に設けられた第１ゲートコンタクトと、
前記読み出しトランジスタ側に設けられ、前記第３ゲート電極に設けられた第２ゲートコンタクトと、
前記第１ゲート電極で区切られた第２矩形領域に設けられた第１アクティブコンタクトと、
前記第１ゲート電極で区切られた第３矩形領域に設けられた第２アクティブコンタクトと、
前記第１ゲート電極と前記第２ゲート電極との間の第１矩形領域に設けられた第３アクティブコンタクトと、
前記第１ゲート電極と前記第３ゲート電極との間の第１矩形領域に設けられた第４アクティブコンタクトと、
前記第２ゲート電極と前記第３ゲート電極との間の第１矩形領域に設けられた第５アクティブコンタクトと、
前記第２ゲート電極で区切られた第４矩形領域に設けられた第６アクティブコンタクトと、
前記第３ゲート電極で区切られた第４矩形領域に設けられた第７アクティブコンタクトと、
前記第３ゲート電極で区切られた第５矩形領域に設けられた第８アクティブコンタクトと、
前記第２ゲート電極と前記第３ゲート電極との間の第４矩形領域に設けられた第９アクティブコンタクトと、
前記第３アクティブコンタクト、前記第６アクティブコンタクトおよび前記第２ゲートコンタクトとを接続する第１配線層と、
前記第４アクティブコンタクト、前記第７アクティブコンタクトおよび前記第１ゲートコンタクトとを接続する第２配線層と、
前記第１ゲート電極に接続されたワード線と、
前記第１アクティブコンタクトに接続された第１ビット線と、
前記第２アクティブコンタクトに接続された第２ビット線とを備えることを特徴とする請求項４または５記載の半導体記憶装置。