JP2007259488A - Method of testing a-d conversion circuit, and a-d conversion circuit - Google Patents
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Abstract
Description
本発明は、アナログの電圧信号を数値データに変換するＡ／Ｄ変換回路の試験方法、及びその試験方法の実施に適したＡ／Ｄ変換回路に関する。 The present invention relates to a test method for an A / D conversion circuit that converts an analog voltage signal into numerical data, and an A / D conversion circuit suitable for performing the test method.
従来より、代表的なＡ／Ｄ変換回路として、図５に示す二重積分型，図６（ａ）に示す逐次比較型，図６（ｂ）に示す並列型等が知られている（例えば、非特許文献１参照。）。 Conventionally, as a typical A / D conversion circuit, a double integration type shown in FIG. 5, a successive approximation type shown in FIG. 6A, a parallel type shown in FIG. Non-patent document 1).
このうち、二重積分型Ａ／Ｄ変換回路１０１は、図５に示すように、演算増幅器を中心に構成された積分回路１１０を備えており、この積分回路１１０を構成するコンデンサＣを、Ａ／Ｄ変換すべき入力電圧Ｖｉｎによって予め設定された一定時間の間だけ充電（入力電圧Ｖｉｎを積分）した後、入力電圧Ｖｉｎから基準電圧Ｖｒｅｆに切り替えることによって、一定の放電速度で放電する。また、この放電により積分回路１１０の出力が予め設定された閾値電圧（例えば０Ｖ）を超えるタイミングを比較回路１１２で検出する。
Among these, as shown in FIG. 5, the double integration type A /
すると、スイッチ制御回路１１４が、比較回路１１２の出力と、積分回路１１０への印加電圧の切り替えタイミングとに基づいて、カウンタ１１６の動作を制御し、積分回路１１０に入力電圧Ｖｉｎが印加されている充電期間をカウントしたカウント値と、積分回路１１０に基準電圧Ｖｒｅｆが印加されてから比較回路１１２の出力が切り替わるまでの放電期間をカウントしたカウント値とを得る。そして、これら両カウント値の比から、Ａ／Ｄ変換データを得るようにされている。
Then, the
つまり、コンデンサＣの充電電圧は充電期間内の入力電圧Ｖｉｎの平均値となり、また、放電期間の長さは充電電圧に比例するため、これらカウント値の比から入力電圧ＶｉｎのＡ／Ｄ変換データが得られるのである。なお、この二重積分型Ａ／Ｄ変換回路１０１の場合、入力電圧Ｖｉｎの最大値が印加された時に要する放電期間と一定の充電期間とを加えた長さが、１回のＡ／Ｄ変換に要する時間（サンプリング周期の下限値）となる。
That is, the charging voltage of the capacitor C is an average value of the input voltage Vin during the charging period, and the length of the discharging period is proportional to the charging voltage, so that the A / D conversion data of the input voltage Vin is calculated from the ratio of these count values. Is obtained. In the case of the double integration type A /
次に、逐次比較型Ａ／Ｄ変換回路１０２は、図６（ａ）に示すように、抵抗をはしご状に接続してなる抵抗ラダー１２０と、抵抗ラダー１２０の接続状態を切り替えるスイッチ部１２２と、スイッチ部１２２のオンオフ状態によって抵抗ラダー１２０が形成する分圧回路の分圧電圧を比較電圧Ｖｒｅｆとして、この比較電圧Ｖｒｅｆと入力電圧Ｖｉｎとを大小比較する比較回路１２４とを備えている。
Next, as shown in FIG. 6A, the successive approximation A /
このように構成された逐次比較型Ａ／Ｄ変換回路１０２では、フルスケールの１／２が比較電圧Ｖｒｅｆ（１）となるようにスイッチ部１２２を設定して１回目の比較を実行し、比較電圧Ｖｒｅｆ（１）より入力電圧Ｖｉｎの方が大きい時には、フルスケールの１／４が新たな比較電圧Ｖｒｅｆ（２）となるようにスイッチ部１２２を設定して２回目の比較を実行する。一方、比較電圧Ｖｒｅｆの方が入力電圧Ｖｉｎより大きい時には、現在の比較電圧Ｖｒｅｆ（１）に、フルスケールの１／４を加えたものが新たな比較電圧Ｖｒｅｆ（２）となるようにスイッチ部１２２を設定して、２回目の比較を実行する。
In the successive approximation A /
以後、ｋ回目の比較結果で、比較電圧Ｖｒｅｆ（ｋ）より入力電圧Ｖｉｎの方が大きい時には、前回の比較電圧Ｖｒｅｆ（ｋ−１）にフルスケールの１／２k+1 を加えたものが新たな比較電圧Ｖｒｅｆ（ｋ＋１）となるようにスイッチ部１２２を設定してｋ＋１回目の比較を実行し、比較電圧Ｖｒｅｆ（ｋ）が入力電圧Ｖｉｎより大きい時には、今回の比較電圧Ｖｒｅｆ（ｋ）にフルスケールの１／２k+1 を加えたものが新たな比較電圧Ｖｒｅｆ（ｋ＋１）となるようにスイッチ部１２２を設定してｋ＋１回目の比較を実行する。
Thereafter, when the input voltage Vin is larger than the comparison voltage Vref (k) in the k-th comparison result, a new value obtained by adding 1 / 2k + 1 of the full scale to the previous comparison voltage Vref (k-1) is new. The
そして、最終的にスイッチ部１２２の状態（スイッチが閉じられている位置）に対応する数値データを、Ａ／Ｄ変換データとして出力する。
つまり、逐次比較型Ａ／Ｄ変換回路１０２では、比較動作を、Ａ／Ｄ変換データを表すビット数と同じ回数だけ繰り返す必要がある。また、スイッチ部１２２の設定に要する時間と、比較回路１２４で入力が設定されてから出力が確定するまでの時間とを加えたものが、１回の比較動作に要する比較時間となるため、この比較時間に比較動作の繰り返し回数を乗じたものが、１回のＡ／Ｄ変換に要する時間（サンプリング周期の下限値）となる。
Finally, numerical data corresponding to the state of the switch unit 122 (position where the switch is closed) is output as A / D conversion data.
That is, in the successive approximation A /
次に、並列型Ａ／Ｄ変換回路１０３は、図６（ｂ）に示すように、Ａ／Ｄ変換データをｍビットで表す場合、フルスケール（入力電圧Ｖｉｎの入力範囲）をｎ＝２m 等分した比較電圧を生成する分圧部１３０と、分圧部１３０の各分圧点での比較電圧と入力電圧Ｖｉｎとをそれぞれ比較するｎ個の比較回路ＣＭ１〜ＣＭｎからなる比較部１３２とを備えている。
Next, as shown in FIG. 6B, when the A / D conversion data is represented by m bits, the parallel A /
この並列型Ａ／Ｄ変換回路１０３では、比較部１３２を構成する各比較回路ＣＭ１〜ＣＭｎの出力に基づいて、電圧が一致した比較回路の位置に対応する数値データをＡ／Ｄ変換データとして出力する。つまり、並列型Ａ／Ｄ変換回路１０３では、比較回路ＣＭ１〜ＣＭｎに入力電圧Ｖｉｎが設定されてから出力が確定するまでの時間が、１回のＡ／Ｄ変換に要する時間（サンプリング周期の下限値）となり高速に動作する。
ところで、これら従来のＡ／Ｄ変換回路１０１〜１０３は、いずれも入力電圧Ｖｉｎを入力とする比較回路を備えており、Ａ／Ｄ変換回路１０１〜１０３をテストする際には、この比較回路が、入力電圧Ｖｉｎの電圧レンジの全てにおいて正常に動作することを確かめなければならない。
Incidentally, each of these conventional A /
具体的には、Ａ／Ｄ変換回路１０１〜１０３がｍビットのＡ／Ｄ変換データを出力する場合、入力電圧Ｖｉｎをそのフルスケールの１／２m ずつ段階的に変化させ、その都度、Ａ／Ｄ変換回路１０１〜１０３に与えた入力電圧Ｖｉｎの大きさと、Ａ／Ｄ変換回路１０１〜１０３から得られるＡ／Ｄ変換データの大きさとが一致するか否かを調べるという手順を繰り返す必要がある。
Specifically, when the A /
従って、Ａ／Ｄ変換回路１０１〜１０３を高分解能に（ビット数ｍを大きく）するほど、テストすべき電圧ステップ数２m は指数関数的に増大する。このため、Ａ／Ｄ変換回路１０１〜１０３を試験するには、少なくともこれらＡ／Ｄ変換回路１０１〜１０３より高い分解能で電圧を変化させる非常に高精度で高価な評価装置が必要となるという問題があった。
Therefore, as the A /
特に、二重積分型Ａ／Ｄ変換回路１０１や逐次比較型Ａ／Ｄ変換回路１０２では、上述したように、１回当たりのＡ／Ｄ変換に要する時間（サンプリング周期の下限値）が大きいため、高分解能（多ビット）化によりテスト回数（テストすべき電圧ステップ数）が増大すると、試験に要する時間も膨大なものとなってしまうという問題があった。
In particular, in the double integration type A /
なお、並列型Ａ／Ｄ変換回路１０３では、高速動作が可能ではあるが、高分解能（多ビット）化のためにＡ／Ｄ変換データを１ビット増やす毎に、比較回路の数が２倍となり、ひいてはＡ／Ｄ変換回路１０３全体の回路規模も約２倍になってしまうため、高分解能化には不適であるという問題あった。
The parallel A /
また、今日、Ａ／Ｄ変換回路は大規模ＬＳＩ（システムＬＳＩ）において必須とされる重要な回路の一つであり、システム製品の高性能化に伴い、Ａ／Ｄ変換回路はより高分解（多ビット）化される方向にある。その結果、ＬＳＩ全体の試験時間に対してＡ／Ｄ変換回路の試験時間が占める割合が高くなり、このＡ／Ｄ変換回路の試験に要する手間とコストが、ＬＳＩの生産性とコスト低減を妨げる大きな要因となっているという問題もあった。 In addition, today, A / D conversion circuits are one of the important circuits that are essential in large-scale LSIs (system LSIs), and as the performance of system products increases, the A / D conversion circuits are more highly resolved ( Multi-bit). As a result, the ratio of the test time of the A / D conversion circuit to the test time of the entire LSI becomes high, and the labor and cost required for the test of the A / D conversion circuit hinder the productivity and cost reduction of the LSI. There was also a problem that was a major factor.
本発明は、上記問題点を解決するために、高分解能（多ビット）Ａ／Ｄ変換回路の試験を短時間且つ低コストで実現するＡ／Ｄ変換回路の試験方法、及びその試験方法の実施に適したＡ／Ｄ変換回路を提供することを目的とする。 In order to solve the above problems, the present invention provides a test method for an A / D converter circuit that realizes a test of a high resolution (multi-bit) A / D converter circuit in a short time and at a low cost, and implementation of the test method. An object of the present invention is to provide an A / D conversion circuit suitable for the above.
上記目的を達成するためになされた請求項１に記載の発明は、入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段リング状に接続してなるリング遅延回路と、予め設定された測定時間の間に前記パルス信号が前記リング遅延回路を周回した回数をカウントする周回数カウンタと、前記測定時間の終了時に前記リング遅延回路を構成する各遅延ユニットの出力をラッチすることで前記リング遅延回路内でのパルス位置を特定し、該パルス位置に対応した数値データをＡ／Ｄ変換データの下位データとして出力すると共に、前記測定時間の終了時に前記周回数カウンタの出力をラッチしてＡ／Ｄ変換データの上位データとして出力する符号化回路とを備えたＡ／Ｄ変換回路（いわゆるリングディレイラインを用いたパルス遅延型Ａ／Ｄ変換回路）の試験方法であって、前記測定時間を、実使用時に設定される実モード設定値よりも短いテストモード設定値に設定して前記ＡＤ変換回路を動作させることで取得したＡ／Ｄ変換データに基づいて、前記リング遅延回路の良，不良を判断することを特徴とする。
In order to achieve the above object, the invention according to
ここで、リング遅延回路を構成する各遅延ユニットでの遅延時間をＴｄ，遅延ユニットの出力レベルを反転させるしきい値電圧をＶｔｈとすると、遅延時間Ｔｄは（１）式で表される。但し、Ａ，α（＝１．４〜１．８）は、半導体プロセスに依存した定数である。 Here, assuming that the delay time in each delay unit constituting the ring delay circuit is Td and the threshold voltage for inverting the output level of the delay unit is Vth, the delay time Td is expressed by equation (1). However, A and α (= 1.4 to 1.8) are constants depending on the semiconductor process.
また、Ａ／Ｄ変換データ（パルス信号が通過した遅延ユニットの段数）をＤＴ，測定時間（サンプリング周期）をＴＳ（＝１／ｆｓ）とすると、Ａ／Ｄ変換データＤＴは（２）式で表される。 Also, assuming that A / D conversion data (the number of delay unit stages through which the pulse signal has passed) is DT and the measurement time (sampling period) is TS (= 1 / fs), the A / D conversion data DT is expressed by equation (2). expressed.
このため、パルス遅延型Ａ／Ｄ変換回路では、測定時間を実モード設定値（実使用時）より短いテストモード設定値（テスト時）に変更しても、Ａ／Ｄ変換データの分解能が低下する（ビット数が少なくなる）だけで、Ａ／Ｄ変換が不能となることはなく、常に正常にＡ／Ｄ変換を実行することができる。 For this reason, in the pulse delay type A / D conversion circuit, the resolution of A / D conversion data decreases even when the measurement time is changed to a test mode setting value (during test) shorter than the actual mode setting value (during actual use). By just doing (the number of bits is reduced), A / D conversion is not disabled, and A / D conversion can always be executed normally.
つまり、本発明では、Ａ／Ｄ変換回路の試験を、実使用時より測定時間を短くしてＡ／Ｄ変換データの分解能を低くした状態で行っている。このため、試験用の入力電圧を発生させる評価装置も低分解能で安価なものを用いることができ、試験を低コストで実施することができる。 That is, in the present invention, the test of the A / D conversion circuit is performed in a state where the measurement time is shortened and the resolution of the A / D conversion data is lowered compared with the actual use. For this reason, an inexpensive evaluation apparatus that generates a test input voltage can be used, and the test can be performed at a low cost .
また、リング遅延回路と周回数カウンタとを備えたパルス遅延型Ａ／Ｄ変換回路では、リング遅延回路と周回数カウンタとの代わりに、遅延ユニットを複数段縦続接続してなるパルス遅延回路を用いたパルス遅延型Ａ／Ｄ変換回路と比較して、Ａ／Ｄ変換データのビット数を一定とした場合、周回数カウンタのビット数を１ビット増やす毎に、リング遅延回路を構成する遅延ユニットの数を１／２に減らすことができ、パルス遅延回路と比較して、遅延ユニットの数を格段に少なくすることができる。しかも、試験時の測定時間であるテストモード設定値は、パルス信号がリング遅延回路を１周できる長さがあれば良い。 Further, in the pulse delay type A / D converter circuit that includes a number of turns counter and-ring delay circuit, instead of the circulation-number counter ring delay circuit, a pulse delay circuit comprising a plurality of stages connected in cascade delay units When the number of bits of the A / D conversion data is constant compared to the pulse delay type A / D conversion circuit used, a delay unit that constitutes a ring delay circuit every time the number of bits of the circulation counter is increased by 1 bit The number of delay units can be reduced to ½, and the number of delay units can be significantly reduced as compared with the pulse delay circuit. In addition, the test mode setting value, which is the measurement time during the test, only needs to be long enough for the pulse signal to make one round of the ring delay circuit.
従って、本発明によれば、リング遅延回路を構成する全ての遅延ユニットを、Ａ／Ｄ変換データの分解能を低くした状態で試験することができるだけでなく、一つの遅延ユニットの試験に要する時間（テストモード設定値）、及び試験を必要とする遅延ユニットの数がいずれも少ないため、試験に要する時間を大幅に短縮することができる。 Therefore, according to the present invention, all of the delay units constituting the-ring delay circuit, not only it can be tested in a state of lowering the resolution of the A / D conversion data, the time required for testing of one delay unit Since both the (test mode setting value) and the number of delay units that require testing are small, the time required for testing can be greatly reduced.
請求項２に記載の発明は、請求項１に記載のＡ／Ｄ変換回路の試験方法において、前記リング遅延回路からのクロックとは異なるテストクロックによって前記周回数カウンタを動作させることで、前記周回数カウンタの良，不良を判断することを特徴とする。 According to a second aspect of the present invention, in the method for testing an A / D conversion circuit according to the first aspect , the frequency counter is operated by a test clock different from the clock from the ring delay circuit. It is characterized by judging whether the frequency counter is good or bad.
この場合、リング遅延回路の動作に依存することなく周回数カウンタを単体で試験できるため、周回数カウンタの良，不良を容易かつ確実に判定することができる。
請求項３に記載の発明は、請求項１又は請求項２に記載のＡ／Ｄ変換回路の試験方法において、前記周回数カウンタ及び前記符号化回路を構成する各フリップフロップを直列接続してなるスキャンパスにより、該フリップフロップの値を外部から所望の値に設定して、前記Ａ／Ｄ変換回路を動作させることで取得したＡ／Ｄ変換データに基づいて、前記周回数カウンタ及び前記符号化回路の良，不良を判断することを特徴とする。
In this case, since the circulation counter can be tested independently without depending on the operation of the ring delay circuit, it is possible to easily and reliably determine whether the circulation counter is good or bad.
According to a third aspect of the present invention, in the A / D conversion circuit testing method according to the first or second aspect of the present invention, the flip-flops constituting the circuit counter and the encoding circuit are connected in series. Based on the A / D conversion data acquired by operating the A / D conversion circuit by setting the value of the flip-flop to a desired value from the outside by the scan path, and the encoding counter It is characterized by judging whether the circuit is good or bad.
この場合、リング遅延回路や周回数カウンタの出力を、スキャンパスを介して取り出したり、符号化回路の入力をスキャンパスを介して設定したりすることが可能であり、リング遅延回路，周回数カウンタ，符号化回路を、互いに他の動作に依存することなく単体で試験することができるため、試験を容易かつ確実に行うことができる。 In this case, the output of the ring delay circuit or the circulation counter can be taken out via the scan path, or the input of the encoding circuit can be set via the scan path. Since the encoding circuits can be tested independently without depending on other operations, the test can be easily and reliably performed .
請求項４に記載の発明は、入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段リング状に接続してなるリング遅延回路と、予め設定された測定時間の間に前記パルス信号が前記リング遅延回路を周回した回数をカウントする周回数カウンタと、前記測定時間の終了時に前記リング遅延回路を構成する各遅延ユニットの出力をラッチ
することで前記リング遅延回路内でのパルス位置を特定し、該パルス位置に対応した数値データをＡ／Ｄ変換データの下位データとして出力すると共に、前記測定時間の終了時に前記周回数カウンタの出力をラッチしてＡ／Ｄ変換データの上位データとして出力する符号化回路とを備えたＡ／Ｄ変換回路において、前記リング遅延回路からのクロックの代わりに、外部からのテストクロックを前記周回数カウンタに供給するテストクロック供給回路を備えることを特徴とする。
According to a fourth aspect of the present invention, there is provided a ring delay circuit formed by connecting a delay unit for delaying a pulse signal with a delay time corresponding to an input voltage in a plurality of stages, and the pulse between a predetermined measurement time. A lap counter that counts the number of times that the signal circulates the ring delay circuit, and a pulse position in the ring delay circuit by latching the output of each delay unit that constitutes the ring delay circuit at the end of the measurement time And the numerical data corresponding to the pulse position is output as the lower order data of the A / D conversion data, and the output of the lap counter is latched at the end of the measurement time to obtain the upper order data of the A / D conversion data. In an A / D conversion circuit including a coding circuit that outputs a test clock from the outside, instead of the clock from the ring delay circuit, The characterized in that it comprises a test clock supply circuit for supplying to the circulation-number counter.
このように構成されたＡ／Ｄ変換回路によれば、テストクロック供給回路を介して入力されるテストクロックによって、リング遅延回路の動作に依存することなく、周回数カウンタを動作させることができるため、請求項１及び請求項２に記載の試験方法を適用することができ、これらと同様の効果を得ることができる。
According to the A / D conversion circuit configured as described above, the lap counter can be operated by the test clock input via the test clock supply circuit without depending on the operation of the ring delay circuit. The test methods described in
その結果、本発明のＡ／Ｄ変換回路を組み込んだＬＳＩの試験コストの低減や生産性の向上を図ることができる。
請求項５に記載の発明は、請求項４に記載のＡ／Ｄ変換回路において、前記周回数カウンタ及び前記符号化回路に、該周回数カウンタ及び符号化回路を構成するフリップフロップを直列接続してなるスキャンパスを設けたことを特徴とする。
As a result, it is possible to reduce the test cost and improve the productivity of the LSI incorporating the A / D conversion circuit of the present invention.
According to a fifth aspect of the present invention, in the A / D conversion circuit according to the fourth aspect , a flip-flop constituting the circulation number counter and the encoding circuit is connected in series to the circulation number counter and the encoding circuit. A scan path is provided.
このように構成されたＡ／Ｄ変換回路によれば、請求項３に記載の試験方法を適用することができ、これと同様の効果を得ることができる。
According to the A / D conversion circuit configured as described above, the test method according to
以下に本発明の参考例及び実施形態を図面と共に説明する。
［参考例］
図１は、参考例であるＡ／Ｄ変換回路１の全体構成図である。
Reference examples and embodiments of the present invention will be described below with reference to the drawings.
[Reference example]
FIG. 1 is an overall configuration diagram of an A /
図１に示すように、Ａ／Ｄ変換回路１は、入力パルスＰｉｎを所定の遅延時間だけ遅延させて出力する遅延ユニットＤＵをＭ（＝２p+q 、ｐ，ｑは正整数）段縦続接続することにより構成されたパルス遅延回路１０と、サンプリングクロックＣＫＳの立ち上がりタイミングで、パルス遅延回路１０内での入力パルスＰｉｎの到達位置を検出（ラッチ）し、その検出結果を、入力パルスＰｉｎが通過した遅延ユニットＤＵが先頭から何段目にあるかを表す所定ビットのデジタルデータＤＴに変換して出力する符号化回路としてのラッチ＆エンコーダ１２とから構成されている。
As shown in FIG. 1, the A /
そして、パルス遅延回路１０を構成する各遅延ユニットＤＵは、インバータ等のゲート回路からなり、図１（ｂ）に示すように、ｉ×２p ＋１段目（但し、ｉ＝１，２，…Ｎ−１、Ｎ＝２q ）の遅延ユニットＤＵは、前段の遅延ユニットＤＵの出力及び入力パルスＰｉｎを入力とする二入力の論理和（ＯＲ）回路として構成され、その他の遅延ユニットは一入力のバッファ回路として構成されている。
Each delay unit DU constituting the
なお、図中（１）（２）…で示す数値は、遅延ユニットＤＵの段数を示し、以下では、ｋ段目の遅延ユニットをＤＵ（ｋ）で示すものとする。また、初段の遅延ユニットＤＵ（１）又は二入力の遅延ユニットＤＵ（ｉ×２p ＋１）を先頭とする連続した各２p 個の遅延ユニットＤＵのグループを、それぞれ遅延ブロックＢｉ（ｉ＝０〜Ｎ−１）と称するものとする。 In the figure, the numerical values indicated by (1), (2),... Indicate the number of stages of the delay unit DU, and in the following, the kth delay unit is indicated by DU (k). Each group of 2 p consecutive delay units DU starting from the first-stage delay unit DU (1) or the two-input delay unit DU (i × 2 p +1) is represented as a delay block Bi (i = 0). ~ N-1).
また、各遅延ユニットＤＵには、バッファ１４等を介して、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎが駆動電圧として印加されている。従って、各遅延ユニットＤＵの遅延時間は、入力電圧Ｖｉｎの電圧レベルに対応した時間となり、サンプリングクロックＣＫＳの一周期、即ちサンプリング周期（測定時間）ＴＳ内にパルス遅延回路１０内での入力パルス
Ｐｉｎが通過する遅延ユニットＤＵの個数は、入力電圧Ｖｉｎの電圧レベルに比例することになる。
Further, an input voltage Vin to be A / D converted is applied as a drive voltage to each delay unit DU via the
このように構成されたＡ／Ｄ変換回路１では、初段の遅延ユニットＤＵ（１）にだけ入力パルスＰｉｎを供給すると共に、この入力パルスＰｉｎの入力後、サンプリング周期ＴＳが経過した時点で立ち上がるサンプリングクロックＣＫＳを供給すると、ラッチ＆エンコーダ３２からは、入力電圧Ｖｉｎの電圧レベルを表すデジタルデータＤＴが出力される。
In the A /
ここで、図２は、パルス遅延回路１０内で入力パルスＰｉｎが伝送されているときの各遅延ユニットＤＵの出力変化を表しており、（ａ）では、入力電圧Ｖｉｎが異なる場合、（ｂ）ではサンプリング周期（測定時間）ＴＳが異なる場合を示している。
Here, FIG. 2 shows an output change of each delay unit DU when the input pulse Pin is transmitted in the
図２（ａ）に示すように、サンプリング周期ＴＳが一定である場合、入力電圧Ｖｉｎが高くなると、各遅延ユニットＤＵでの入力パルスＰｉｎの遅延時間が短くなることから、一サンプリング周期ＴＳの間にパルス遅延回路１０内で入力パルスＰｉｎが通過する遅延ユニットＤＵの段数は多くなり、入力電圧Ｖｉｎが低くなると、各遅延ユニットＤＵでの入力パルスＰｉｎの遅延時間が長くなることから、一サンプリング周期ＴＳの間にパルス遅延回路１０内で入力パルスＰｉｎが通過する遅延ユニットＤＵの段数は少なくなる。
As shown in FIG. 2A, when the sampling period TS is constant, the delay time of the input pulse Pin in each delay unit DU is shortened when the input voltage Vin is increased. Since the number of stages of delay units DU through which the input pulse Pin passes in the
つまり、サンプリング周期ＴＳが一定である場合、ラッチ＆エンコーダ１２からの出力（デジタルデータＤＴ）は、入力電圧Ｖｉｎの電圧レベルに応じて変化することになり、デジタルデータＤＴは、入力電圧ＶｉｎをＡ／Ｄ変換した数値データとなる。
That is, when the sampling period TS is constant, the output (digital data DT) from the latch &
また、図２（ｂ）に示すように、入力電圧Ｖｉｎが同じ、即ち遅延ユニットＤＵの遅延時間が同じであっても、サンプリング周期ＴＳを短くすると、その間にパルス遅延回路１０内で入力パルスＰｉｎが通過する遅延ユニットＤＵの段数は少なくなり、サンプリング周期ＴＳが長くなると、その間にパルス遅延回路１０内で入力パルスＰｉｎが通過する遅延ユニットＤＵの段数は多くなる。
Further, as shown in FIG. 2B, even if the input voltage Vin is the same, that is, the delay time of the delay unit DU is the same, if the sampling period TS is shortened, the input pulse Pin in the
つまり、ラッチ＆エンコーダ１２からの出力（デジタルデータＤＴ）は、サンプリング周期ＴＳを長くするほど、より多くのビット数（電圧ステップ数）で入力電圧Ｖｉｎを符号化したことになり、換言すれば、デジタルデータＤＴの分解能が向上することになる。
In other words, the output (digital data DT) from the latch &
ここで、このように構成されたＡ／Ｄ変換回路１の良，不良を試験する手順を以下に説明する。
但し、実際の使用時に設定されるサンプリング周期ＴＳを実モード設定値ＴＳｒ、この実モード設定値ＴＳｒにてＡ／Ｄ変換回路１を動作させるモードを実モードと呼ぶ。また、試験時に設定されるサンプリング周期ＴＳをテストモード設定値ＴＳｔ、このテストモード設定値ＴＳｔにてＡ／Ｄ変換回路１を動作させるモードをテストモードと呼ぶ。
Here, a procedure for testing whether the A /
However, the sampling cycle TS set at the time of actual use is referred to as an actual mode set value TSr, and the mode in which the A /
なお、実モード設定値ＴＳｒは、例えば、入力電圧Ｖｉｎの最大値を印加した時に、入力パルスＰｉｎがパルス遅延回路１０を構成する全ての遅延ユニットＤＵを通過するのに要する時間に設定され、また、テストモード設定値ＴＳｔは、例えば、入力電圧Ｖｉｎの最大値を印加した時に、入力パルスＰｉｎが一つのブロックを構成する全ての遅延ユニットＤＵ（即ち２k 段）を通過するのに要する時間に設定される。
The actual mode set value TSr is set to a time required for the input pulse Pin to pass through all the delay units DU constituting the
そして、Ａ／Ｄ変換回路１の試験では、別途用意される評価装置が発生させたテスト電圧を、入力電圧ＶｉｎとしてＡ／Ｄ変換回路１に供給すると共に、テストモードにてＡ／Ｄ変換回路１を動作させる。
In the test of the A /
このとき、入力パルスＰｉｎは、初段の遅延ユニットＤＵ（１）だけでなく、全ての二入力の遅延ユニットＤＵ（ｉ×２p ＋１）にも同時に供給する。
そして、ラッチ＆エンコーダ１２の出力として得られるデジタルデータＤＴを、各遅延ブロックＢｉに対応したｐビット毎のＮ個のデータに区分けし、そのｐビットのＮ個のデータが、いずれも評価装置にて発生させたテスト電圧の大きさと一致していれば（或いは、そのテスト電圧の大きさに対して所定の期待値幅内に含まれていれば）、そのテスト電圧でのＡ／Ｄ変換回路１の動作は良好であると判断する。
At this time, the input pulse Pin is supplied not only to the first-stage delay unit DU (1) but also to all the two-input delay units DU (i × 2 p +1).
Then, the digital data DT obtained as the output of the latch &
この試験を、ｐビットのデータで示される２p 段階の全ての電圧ステップについて繰り返して、試験を終了する。
以上説明したように、本参考例のＡ／Ｄ変換回路１では、パルス遅延回路１０を構成する遅延ユニットＤＵとして、一定間隔毎に、前段の遅延ユニットＤＵの出力又は外部から直接印加される入力パルスＰｉｎを入力とする二入力の遅延ユニットＤＵが挿入されており、この二入力の遅延ユニットＤＵが挿入された位置から入力パルスＰｉｎを入力することができるようにされている。
そして、Ａ／Ｄ変換回路１の試験を行う時には、初段の遅延ユニットＤＵ（１）及び二入力の遅延ユニットＤＵ（ｉ×２p ＋１）の全てに同時に入力パルスＰｉｎを入力し、且つ、サンプリング周期ＴＳが実モード時より短いテストモードでＡ／Ｄ変換回路１を動作させている。
This test is repeated for all voltage steps in 2 p stages indicated by p-bit data, and the test is completed.
As described above, in the A /
When the test of the A /
このため、本参考例のＡ／Ｄ変換回路１によれば、パルス遅延回路１０やラッチ＆エンコーダ１２を、遅延ブロックＢ0 〜ＢN-1 毎に試験を行うことができ、しかも、各遅延ブロックＢ0 〜ＢN-1 の試験を並行して行われるため、試験に要する時間を従来装置と比較して大幅に短縮することができる。
Therefore, according to the A /
その結果、本参考例のＡ／Ｄ変換回路１を組み込んだシステムＬＳＩでは、試験時間を大幅に短縮することができ、システムＬＳＩの生産性とコスト低減とを図ることができる。
As a result, in the system LSI incorporating the A /
なお、試験のためのテスト電圧（入力電圧Ｖｉｎ）を発生させる評価装置は、少なくとも試験対象となるＡ／Ｄ変換回路１のＡ／Ｄ変換データの分解能以上の分解能で、テスト電圧を変化させることができる必要がある。そして、実モード（実使用時と同じ条件）でテストしようとすると、Ａ／Ｄ変換回路１の分解能は、デジタルデータＤＴのビット数ｐ＋ｑで決まる大きさ（１／２p+q ）となり、非常に高価な評価装置が必要となる。
Note that the evaluation apparatus that generates the test voltage (input voltage Vin) for the test changes the test voltage with at least a resolution higher than the resolution of the A / D conversion data of the A /
これに対して、テストモードでのＡ／Ｄ変換回路１の分解能は、遅延ブロックＢｉのビット数ｐで決まる大きさ（１／２p ）となり、実モードと比較して、大幅に分解能が低くなるため、安価な評価装置を用いることができ、試験に要するコストを削減することができる。
On the other hand, the resolution of the A /
例えば、Ａ／Ｄ変換回路１が、入力電圧Ｖｉｎを２０ビットのデジタルデータＤＴに変換するために、２20個（約１００万個）の遅延ユニットＤＵでパルス遅延回路１０が構成され、各遅延ブロックＢｉが２10個（約１０００個、即ち、ｐ＝ｑ＝１０）の遅延ユニットＤＵで構成されているものとし、更に、実モード設定値ＴＳｒが１ｍｓ、テストモード設定値ＴＳｔが１μｓである場合を考える。
For example, A /
この場合、テストモード時には、１回のＡ／Ｄ変換に要する時間が実モード時の１／１０００（＝ＴＳｔ／ＴＳｒ）になり、また、試験で必要となるＡ／Ｄ変換の繰り返し回数は、遅延ブロックＢｉを構成する遅延ユニットＤＵの数だけ、即ち２10回で済むため、全電圧ステップ２20を個々に試験する場合と比較して、約１／１０００（１／２10）になる。従って、試験全体の時間としては、約１／１００万（＝１／１０００×１／１０００）に短縮されることになる。
In this case, in the test mode, the time required for one A / D conversion is 1/1000 (= TSt / TSr) in the actual mode, and the number of A / D conversion repetitions required for the test is Since only the number of delay units DU constituting the delay block Bi is required, that is, 2 10 times, the
また、この場合、実モードで動作させて試験する場合は、１μＶ（１／２20）オーダの分解能を有する評価装置が必要となるが、試験モードで動作させて試験する場合は、１ｍＶ（１／２10）オーダの分解能を有する評価装置でよく、即ち、分解能が１０００倍粗い評価装置を用いることができる。 In this case, an evaluation device having a resolution of the order of 1 μV (1/2 20 ) is required when testing in the real mode, but 1 mV (1) when testing in the test mode. / 2 10 ) An evaluation device having a resolution of the order may be used, that is, an evaluation device having a resolution 1000 times coarser can be used.
なお、テストモード設定値ＴＳｔを更に短く（例えば、実モード設定値の１／１万，１／１０万）すれば、評価装置の分解能をより粗くすることができ、また、テストモードでの１回のＡ／Ｄ変化に要する時間、ひいては試験全体に要する時間もより一層短縮することができる。
［第１実施形態］
次に、本発明の第１実施形態について説明する。
Note that if the test mode set value TSt is further shortened (for example, 1/10000 or 1 / 100,000 of the actual mode set value), the resolution of the evaluation apparatus can be made coarser, and 1 in the test mode can be obtained. The time required for each A / D change, and thus the time required for the entire test can be further reduced.
[ First Embodiment ]
Next, a first embodiment of the present invention will be described.
図３は、本実施形態のＡ／Ｄ変換回路３の全体構成図である。
図３に示すように、Ａ／Ｄ変換回路３は、入力パルスＰｉｎを所定の遅延時間だけ遅延させて出力する２a 個（ａは３〜１０程度の整数）の遅延ユニットＤＵをリング状に連結することにより、入力パルスＰｉｎを周回させることができるリングディレイライン（ＲＤＬ）として構成されたリング遅延回路３０と、サンプリングクロックＣＫＳの立ち上がりタイミングで、リング遅延回路３０内での入力パルスＰｉｎの到達位置を検出（ラッチ）し、その検出結果を、入力パルスＰｉｎが通過した遅延ユニットＤＵが先頭から何段目にあるかを表すａビットのデジタルデータに変換して出力するラッチ＆エンコーダ３２とを備えている。
FIG. 3 is an overall configuration diagram of the A /
As shown in FIG. 3, the A /
なお、リング遅延回路３０は、初段の遅延ユニットＤＵが、一方の入力端子を起動用端子とするアンドゲートにて構成され、この初段の遅延ユニットＤＵのもう一つの入力端子と、最終段の遅延ユニットＤＵの出力端子とを接続することでリング状にされている。また、各遅延ユニットＤＵには、バッファ３４等を介して、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎが駆動電圧として印加されている。
In the
また、Ａ／Ｄ変換回路３は、動作クロックに従ってカウントを行うｂビットのカウンタ３６と、リング遅延回路３０を構成する最終段の遅延ユニットＤＵの出力（周回クロック）、又は外部から供給されるテストクロックＣＫＴのいずれかを、動作クロックとしてカウンタ３６に供給する論理和回路３５と、カウンタ３６によるカウント値をサンプリングクロックＣＫＳの立ち上がりタイミングでラッチするラッチ回路３８とを備えている。
The A /
なお、本実施形態では、カウンタ３６が周回数カウンタ、ラッチ＆エンコーダ３２及びラッチ回路３８が符号化回路、論理和回路３５がテストクロック供給回路に相当する。
このように構成されたＡ／Ｄ変換回路３では、実際の使用時には、カウンタ３６は、動作クロックとしてリング遅延回路３０からの周回クロックが供給され、リング遅延回路３０内での入力パルスＰｉｎの周回回数をカウントする。
In the present embodiment, the
In the A /
そして、入力パルスＰｉｎと、この入力パルスＰｉｎの入力後、サンプリング周期ＴＳが経過した時点で立ち上がるサンプリングクロックＣＫＳとが入力されたＡ／Ｄ変換回路３は、ラッチ＆エンコーダ３２から出力されるａビットのデジタルデータを、入力電圧Ｖｉｎの電圧レベルを表す下位ビットデータ、ラッチ回路３８から出力されるｂビットのカウント値を、入力電圧Ｖｉｎの電圧レベルを表す上位ビットデータとするａ＋ｂビットのデジタルデータＤＴを出力する。
The A /
また、入力パルスＰｉｎの供給を受けることなく、テストクロックＣＫＴが供給されたＡ／Ｄ変換回路３では、リング遅延回路３０の動作とは関係なくカウンタ３６が単体で動作する。
In addition, in the A /
ここで、このように構成されたＡ／Ｄ変換回路３の良，不良を試験する手順を以下に説明する。
但し、実際の使用時に設定されるサンプリング周期ＴＳを実モード設定値ＴＳｒ、この実モード設定値ＴＳｒにてＡ／Ｄ変換回路３を動作させるモードを実モードと呼ぶ。また、試験時に設定されるサンプリング周期ＴＳをテストモード設定値ＴＳｔ、このテストモード設定値ＴＳｔにてＡ／Ｄ変換回路３を動作させるモードをテストモードと呼ぶ。
Here, a procedure for testing whether the A /
However, the sampling period TS set in actual use is called the actual mode set value TSr, and the mode in which the A /
なお、実モード設定値ＴＳｒは、例えば、入力電圧Ｖｉｎの最大値を印加した時に、カウンタ３６の値が最大値（オーバーフローする直前の値）となるのに要する時間に設定され、また、テストモード設定値ＴＳｔは、入力電圧Ｖｉｎを印加した時に、入力パルスＰｉｎがリング遅延回路３０を構成する全ての遅延ユニットＤＵを通過（即ちＲＤＬを１周）するのに要する時間に設定される。
Note that the actual mode set value TSr is set to, for example, the time required for the value of the
そして、Ａ／Ｄ変換回路３の試験では、別途用意される評価装置が発生させたテスト電圧を、入力電圧ＶｉｎとしてＡ／Ｄ変換回路３に供給すると共に、テストモードにてＡ／Ｄ変換回路３を動作させる。
In the test of the A /
つまり、初段の遅延ユニットＤＵ（１）に入力パルスＰｉｎと、入力パルスＰｉｎの入力後、テストモード設定値（サンプリング周期）ＴＳｔが経過した時点で、立ち上がるサンプリングクロックＣＫＳとを、Ａ／Ｄ変換回路３に供給する。 That is, the input pulse Pin and the sampling clock CKS that rises after the test mode set value (sampling period) TSt has elapsed after the input of the input pulse Pin and the input pulse Pin are input to the first-stage delay unit DU (1). 3 is supplied.
その結果、ラッチ＆エンコーダ３２の出力として得られるａビットの下位ビットデータが、評価装置にて発生させたテスト電圧の大きさと一致していれば（或いは、そのテスト電圧の大きさに対して所定の期待値幅内に含まれていれば）、そのテスト電圧でのＡ／Ｄ変換回路３の動作は良好であると判断する。
As a result, if the a-bit lower-order bit data obtained as the output of the latch &
この試験を、ａビットの下位ビットデータで示される２a 段階の全ての電圧ステップについて繰り返す。これにより、リング遅延回路３０及びラッチ＆エンコーダ３２の動作が確認されることになる。
This test is repeated for all voltage steps in the 2a stage indicated by the a-bit lower bit data. As a result, the operations of the
次に、入力電圧Ｖｉｎ，入力パルスＰｉｎをオフにして、テストクロックＣＫＴを入力することでカウンタ３６を動作させると共に、テストクロックＣＫＴを入力する毎に、サンプリングクロックＣＫＳを入力することで、カウンタ３６の出力をラッチ回路３８に取り込ませる。
Next, the input voltage Vin and the input pulse Pin are turned off, the
その結果、ラッチ回路３８の出力として得られるｂビットの上位ビットデータが、入力したテストクロックＣＫＴの数と一致していれば、そのカウント値でのカウンタ３６及びラッチ回路３８の動作は良好であると判断する。そして、この試験を、カウンタ３６の全てのカウント値について（即ち、２b 回）繰り返して、試験を終了する。
As a result, if the b-bit upper bit data obtained as the output of the
以上説明したように、本実施形態のＡ／Ｄ変換回路３では、パルス遅延回路１０の代わりに、リング遅延回路３０とカウンタ３６の組合せで、サンプリング周期ＴＳ内に入力パルスＰｉｎが通過した遅延ユニットＤＵの段数を特定するようにされていると共に、カウンタ３６を、外部からのテストクロックＣＫＴによって、リング遅延回路３０に依存することなく動作させることができるようにされている。
As described above, in the A /
このため、本実施形態のＡ／Ｄ変換回路３によれば、リング遅延回路３０及びラッチ＆エンコーダ３２と、カウンタ３６及びラッチ回路３８とを個別に試験できるため、試験が容易であると共に、試験の信頼性を向上させることができる。
Therefore, according to the A /
また、リング遅延回路３０では、個々の試験を必要とする遅延ユニットＤＵの数や、テストモードでの１回当たりのＡ／Ｄ変換に要する時間（即ち、テストモード設定値ＴＳｔ）を、参考例の場合と比較して格段に低減することができ、試験に要する時間をより短縮することができると共に、より分解能の低い安価な評価装置を用いることができ、試験に要するコストを大幅に削減することができる。
Further, in the
具体的には、参考例とデジタルデータＤＴのビット数が同じであれば、カウンタ３６のビット数を１ビット増やす毎に、遅延ユニットＤＵの個数を１／２に削減することができる。
Specifically, if the number of bits of the digital data DT is the same as that of the reference example , the number of delay units DU can be reduced to ½ each time the number of bits of the
なお、本実施形態では、入力パルスＰｉｎを初段にのみ入力するように構成したが、参考例の場合と同様に、二入力の遅延ユニットＤＵを用いて、複数箇所から入力パルスＰｉｎを入力できるように構成してもよい。
［第２実施形態］
次に第２実施形態について説明する。
In this embodiment, the input pulse Pin is input only at the first stage. However, as in the case of the reference example , the input pulse Pin can be input from a plurality of locations using the two-input delay unit DU. You may comprise.
[Second Embodiment]
Next, a second embodiment will be described.
図４は、本実施形態のＡ／Ｄ変換回路３ａの全体構成図である。
なお、本実施形態のＡ／Ｄ変換回路３ａは、第１実施形態のＡ／Ｄ変換回路３とは、ラッチ＆エンコーダ３２，カウンタ２６，ラッチ回路３８の構成が一部異なるだけであるため、この相違する部分を中心に説明する。
FIG. 4 is an overall configuration diagram of the A / D conversion circuit 3a of the present embodiment.
The A / D conversion circuit 3a of the present embodiment differs from the A /
即ち、Ａ／Ｄ変換回路３ａでは、ラッチ＆エンコーダ３２ａにおいてリング遅延回路３０の出力をラッチするために設けられたフリップフロップ回路、ラッチ回路３８ａにおいてカウンタ３６ａの出力をラッチするために設けられたフリップフロップ回路、カウンタ３６ａにおいてカウント動作をするために設けられたフリップフロップ回路は、いずれも、直列接続されることで、いわゆるスキャンパスが設けられている。
That is, in the A / D conversion circuit 3a, a flip-flop circuit provided for latching the output of the
そして、これらラッチ＆エンコーダ３２ａ，ラッチ回路３８ａ，カウンタ３６ａは、通常モード又はテストモードのいずれかを指定するモード指定信号ＴＮに従って、通常モードの時は、第１実施形態におけるラッチ＆エンコーダ３２，ラッチ回路３８，カウンタ３６と全く同様に動作する。一方、テストモードの時には、サンプリングクロックＣＫＳに従って、スキャンパスを形成するフリップフロップ回路のデータを１ビットずつシフトする。つまり、シリアル入力データＳＳＩをスキャンパスに供給することで、外部から各フリップフロップ回路の値を任意にセットしたり、各フリップフロップ回路の値をスキャンパスを介してシリアル出力データＳＳＯとして読み出したりすることができるようにされている。
And these latch and
ここで、このように構成されたＡ／Ｄ変換回路３ａの良，不良を試験する手順を以下に説明する。
まず、スキャンパスを介してラッチ＆エンコーダ３２ａ，ラッチ回路３８ａのフリップフロップ回路に任意の値を設定し、その設定値と、これらラッチ＆エンコーダ３２ａ，ラッチ回路３８ａの出力であるデジタルデータＤＴとを比較することで、ラッチ＆エンコーダ３２ａ，ラッチ回路３８ａの動作を確認する。
Here, a procedure for testing whether the A / D conversion circuit 3a configured as above is good or bad will be described below.
First, arbitrary values are set in the flip-flop circuits of the latch &
その後、第１実施形態の場合と全く同様の試験を行う。
つまり、本実施形態のＡ／Ｄ変換回路３ａでは、スキャンパスを設けたことにより、ラッチ＆エンコーダ３２ａやラッチ回路３８ａを、リング遅延回路３０やカウンタ３６ａの動作に依存することなく、単体で試験することができるため、試験の信頼性をより向上させることができる。
Thereafter, the same test as in the first embodiment is performed.
That is, in the A / D conversion circuit 3a of this embodiment, the scan path is provided, so that the latch &
なお、本実施形態では、スキャンパスを、ラッチ＆エンコーダ３２ａやラッチ回路３８ａに値を設定するために用いたが、リング遅延回路３０やカウンタ３６ａの出力をラッチした値を読み出すために用いたり、テストクロックを用いることなくカウンタ３６ａを試験するために用いたりしてもよい。
In this embodiment, the scan path is used to set a value in the latch &
更に、カウンタ３６ａを構成する組合せ回路の良、不良を試験するために、一般的なスキャンテスト、即ち、スキャンパスで所定のデータを設定した後に、１クロック分の実使用（実モード動作）を行い、その結果（組合せ回路演算結果データ）を再びスキャンパスで読み出し期待値と比較するテスト方法が有効であることは自明である。
Further, in order to test whether the combinational circuit constituting the
１，３，３ａ…Ａ／Ｄ変換回路、１０…パルス遅延回路、１２，３２，３２ａ…ラッチ＆エンコーダ、２６，３６，３６ａ…カウンタ、３０…リング遅延回路、３５…論理和回路、３８，３８ａ…ラッチ回路、Ｂｉ…遅延ブロック、ＤＵ…遅延ユニット。
DESCRIPTION OF
Claims (5)
前記測定時間を、実使用時に設定される実モード設定値よりも短いテストモード設定値に設定して前記ＡＤ変換回路を動作させることで取得したＡ／Ｄ変換データに基づいて、前記リング遅延回路の良，不良を判断することを特徴とするＡ／Ｄ変換回路の試験方法。 A ring delay circuit in which a delay unit that delays a pulse signal with a delay time according to an input voltage is connected in a ring form, and the pulse signal circulates around the ring delay circuit during a preset measurement time Rotation counter for counting the number of times, and by latching the output of each delay unit that constitutes the ring delay circuit at the end of the measurement time , the pulse position in the ring delay circuit is specified and the pulse position is supported And an encoding circuit for outputting the numerical data as lower data of the A / D conversion data and latching the output of the circulation counter at the end of the measurement time and outputting it as the upper data of the A / D conversion data. A test method for an AD converter circuit,
The ring delay circuit is based on A / D conversion data acquired by operating the AD converter circuit by setting the measurement time to a test mode set value shorter than the actual mode set value set in actual use. A method for testing an A / D conversion circuit, characterized by determining whether the product is good or bad.
予め設定された測定時間の間に前記パルス信号が前記リング遅延回路を周回した回数をカウントする周回数カウンタと、 A lap counter that counts the number of times the pulse signal circulates the ring delay circuit during a preset measurement time;
前記測定時間の終了時に前記リング遅延回路を構成する各遅延ユニットの出力をラッチすることで前記リング遅延回路内でのパルス位置を特定し、該パルス位置に対応した数値データをＡ／Ｄ変換データの下位データとして出力すると共に、前記測定時間の終了時に前記周回数カウンタの出力をラッチしてＡ／Ｄ変換データの上位データとして出力する符号化回路と、 By latching the output of each delay unit constituting the ring delay circuit at the end of the measurement time, the pulse position in the ring delay circuit is specified, and numerical data corresponding to the pulse position is converted into A / D conversion data An encoding circuit that latches the output of the circulation counter at the end of the measurement time and outputs it as upper data of A / D conversion data;
を備えたＡ／Ｄ変換回路において、 In an A / D conversion circuit comprising:
前記リング遅延回路からのクロックの代わりに、外部からのテストクロックを前記周回数カウンタに供給するテストクロック供給回路を備えることを特徴とするＡ／Ｄ変換回路。 An A / D conversion circuit comprising: a test clock supply circuit that supplies an external test clock to the circulation counter instead of the clock from the ring delay circuit.
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