JP2007259463A - Low power processor - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit managing both a high speed and low power consumption. <P>SOLUTION: The low power processor has a logic circuit 902 and a substrate bias control circuit 903. The logic circuit is controlled so as not to change inputs of the logic circuit after switched to a low power mode in response to the execution of an instruction. After the circuit is switched to a high-speed mode in response to an interruption, the circuit starts operation after a substrate bias voltage applied to an MOS transistor of the logic circuit has been stabilized to a predetermined level. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明はプロセッサなどの半導体集積回路装置に関し、特に、プロセッサの動
作モードに応じてＭＯＳトランジスタにより構成されるプロセッサ回路の基板バ
イアスを制御することにより高速動作かつ低消費電力を実現するマイクロプロセ
ッサに関する。 The present invention relates to a semiconductor integrated circuit device such as a processor, and more particularly to a microprocessor that realizes high-speed operation and low power consumption by controlling a substrate bias of a processor circuit constituted by MOS transistors in accordance with an operation mode of the processor.

現在、マイクロプロセッサの実現にはＣＭＯＳによる集積回路が広く用いられ
ている。ＣＭＯＳ回路の消費電力にはスイッチング時の充放電によるダイナミッ
クな消費電力とリーク電流によるスタティックな消費電力によるものがある。こ
のうちダイナミックな消費電力は電源電圧Ｖｄｄの２乗に比例し、大きな消費電
力を占めるため、低消費電力化のためには電源電圧を下げることが効果的であり
、近年多くのマイクロプロセッサの電源電圧は低下してきている。 Currently, CMOS integrated circuits are widely used to realize microprocessors. The power consumption of the CMOS circuit includes dynamic power consumption due to charging / discharging during switching and static power consumption due to leakage current. Of these, dynamic power consumption is proportional to the square of the power supply voltage Vdd and occupies a large amount of power consumption. Therefore, it is effective to lower the power supply voltage in order to reduce power consumption. The voltage is decreasing.

現在の低消費電力型のマイクロプロセッサには、パワーマネージメント機構を
備え、プロセッサに複数の動作モードを設け、それに従って待機時に実行ユニッ
トへのクロックの供給を停止しているものがある。このクロック供給の停止によ
り、不要な実行ユニットにおけるスイッチングによるダイナミックな消費電力を
可能な限り削減することができる。しかしながら、リーク電流によるスタティッ
クな消費電力は削減することができず、残存したままである。 Some current low power consumption type microprocessors include a power management mechanism, and a plurality of operation modes are provided in the processor, and the supply of the clock to the execution unit is stopped according to the operation mode accordingly. By stopping the clock supply, dynamic power consumption due to switching in unnecessary execution units can be reduced as much as possible. However, static power consumption due to leakage current cannot be reduced and remains.

ＣＭＯＳ回路の動作速度は電源電圧の低下に伴い遅くなるため、動作速度の劣
化を防ぐためには電源電圧の低下に連動してＭＯＳトランジスタのしきい値電圧
を下げる必要がある。しかし、しきい値電圧を下げると極端にリーク電流が増加
するため、電源電圧の低下が進むにつれて、従来はそれほど大きなものではなか
ったリーク電流によるスタティックな消費電力の増大が顕著になってきた。この
ため、高速性と低消費電力性の２点を両立したマイクロプロセッサを実現するこ
とが問題になっている。 Since the operation speed of the CMOS circuit decreases as the power supply voltage decreases, it is necessary to decrease the threshold voltage of the MOS transistor in conjunction with the decrease of the power supply voltage in order to prevent the operation speed from deteriorating. However, when the threshold voltage is lowered, the leakage current increases drastically. Therefore, as the power supply voltage decreases, static power consumption increases due to leakage current, which has not been so large in the past. For this reason, there is a problem of realizing a microprocessor that achieves both high speed and low power consumption.

ＭＯＳトランジスタ回路の動作速度およびリーク電流に関する問題を解決する
方法として、基板バイアスを可変設定することによりＭＯＳトランジスタのしき
い値電圧を制御する方法が特開平６―５３４９６号公報に示されている。 Japanese Patent Laid-Open No. 6-53496 discloses a method for controlling the threshold voltage of a MOS transistor by variably setting a substrate bias as a method for solving problems relating to the operating speed and leakage current of the MOS transistor circuit.

図２により基板バイアスを可変設定するためのデバイス構造を説明する。図２
はＣＭＯＳ構造の回路の断面図を示しており、ｐウェル（ｐ型基板）２０１の表
面層の一部に、ｎウェル２０５が形成されており、ｐウェル２０１の表面にはｎ
^＋型のソース・ドレイン領域２０２、ゲート酸化膜２０３、およびゲート電極２
０４からなるｎＭＯＳトランジスタが形成され、ｎウェル２０５の表面にはｐ^＋
型のソース・ドレイン領域２０６、ゲート酸化膜２０７、およびゲート電極２０
８からなるｐＭＯＳトランジスタが形成されている。 A device structure for variably setting the substrate bias will be described with reference to FIG. FIG.
Shows a cross-sectional view of a circuit having a CMOS structure. An n-well 205 is formed in a part of a surface layer of a p-well (p-type substrate) 201, and n-well 205 is formed on the surface of the p-well 201.
⁺ Type source / drain region 202, gate oxide film 203, and gate electrode 2
04 is formed, and p ⁺ is formed on the surface of the n well 205.
Type source / drain region 206, gate oxide film 207, and gate electrode 20
8 pMOS transistors are formed.

通常ｐＭＯＳトランジスタとｎＭＯＳトランジスタのソースはそれぞれ電源電
圧（以下Ｖｄｄと称す）と接地電位（以下Ｖｓｓと称す）に接続され、ｎＭＯＳ
トランジスタとｐＭＯＳトランジスタのドレインは出力信号に接続される。基板
バイアスを与えるための端子として、ｐＭＯＳトランジスタのｎウェル２０５に
Ｖｂｐ２０９、ｎＭＯＳトランジスタのｐウェル２０１にＶｂｎ２１０が設けら
れている。 Normally, the sources of the pMOS transistor and the nMOS transistor are connected to a power supply voltage (hereinafter referred to as Vdd) and a ground potential (hereinafter referred to as Vss), respectively.
The drains of the transistor and the pMOS transistor are connected to the output signal. As terminals for applying a substrate bias, Vbp 209 is provided in the n well 205 of the pMOS transistor, and Vbn 210 is provided in the p well 201 of the nMOS transistor.

図２のようなデバイスを用いて、通常はＶｂｐ２０９はＶｄｄに、Ｖｂｎ２１
０はＶｓｓに接続するが、回路の非動作時にはこれらの基板バイアスを切り替え
てＶｂｐ２０９はより高い電位に、Ｖｂｎ２１０はより低い電位に接続すること
によりＭＯＳトランジスタのしきい値電圧を高くすることができリーク電流を削
減できる。
特開平６−５３４９６号公報 Using a device as shown in FIG. 2, Vbp209 is normally set to Vdd and Vbn21.
0 is connected to Vss, but when the circuit is not operating, these substrate biases are switched so that Vbp209 is connected to a higher potential and Vbn210 is connected to a lower potential to increase the threshold voltage of the MOS transistor. Leakage current can be reduced.
JP-A-6-53496

高速性と低消費電力を両立したマイクロプロセッサを実現するためには、プロ
セッサ回路に対して上記のような基板バイアスの可変制御を行ない、プロセッサ
の動作時はＭＯＳトランジスタのしきい値電圧を低くして高速性を維持し、待機
時はしきい値電圧を高くしてリーク電流を低減する必要がある。しかしながら、
プロセッサの基板バイアスを可変制御するためには基板バイアスの切り替え時に
おけるプロセッサの動作モードの移行、特に待機状態から動作状態への移行時の
プロセッサを再起動するタイミングを正確に制御し、プロセッサの誤動作を防止
しなければならない。 In order to realize a microprocessor that achieves both high speed and low power consumption, the above-mentioned variable control of the substrate bias is performed on the processor circuit, and the threshold voltage of the MOS transistor is lowered during the operation of the processor. Therefore, it is necessary to maintain high speed and to reduce the leakage current by increasing the threshold voltage during standby. However,
In order to variably control the substrate bias of the processor, the processor operation mode transition at the time of switching the substrate bias, especially the processor restart timing at the transition from the standby state to the operation state is accurately controlled, and the processor malfunctions Must be prevented.

本発明の目的はこのような問題点を解決し、プロセッサ・チップ上において上
記基板バイアス制御を実現しプロセッサの各種動作モードに適用することにより
、高速な低消費電力プロセッサを提供することにある。 An object of the present invention is to solve such problems and to provide a high-speed and low-power consumption processor by realizing the substrate bias control on a processor chip and applying it to various operation modes of the processor.

上記問題を解決するため、本発明のプロセッサの特徴は、プロセッサ・チップ
上にプログラム命令列を実行するプロセッサ主回路と、その基板に印加される基
板バイアスの電圧を切り替える基板バイアス切り替え装置と、プロセッサ主回路
におけるスタンバイモードに移行する命令の実行を受けて前記バイアスをスタン
バイモード用の電圧に切り替えるように前記基板バイアス切り替え装置を制御し
、外部からスタンバイ解除の割り込みを受け取るとバイアスを通常モード用の電
圧に切り替えるように基板バイアス切り替え装置を制御し、その切り替えたバイ
アス電圧が安定した後にプロセッサ主回路のスタンバイを解除し動作を再開させ
る動作モード制御部を備えることである。 In order to solve the above problems, the processor of the present invention is characterized in that a processor main circuit that executes a program instruction sequence on a processor chip, a substrate bias switching device that switches a substrate bias voltage applied to the substrate, and a processor The substrate bias switching device is controlled to switch the bias to a voltage for standby mode in response to execution of an instruction to shift to the standby mode in the main circuit, and when the standby release interrupt is received from the outside, the bias is set for the normal mode. An operation mode control unit is provided that controls the substrate bias switching device so as to switch to a voltage, releases the standby state of the processor main circuit and restarts the operation after the switched bias voltage is stabilized.

また、本発明のプロセッサの他の特徴は、プロセッサ・チップの半導体デバイ
スは３重ウェル構造をしており、プロセッサ主回路は基板バイアス切り替え装置
と動作モード制御部とは異なるウェル領域上に形成されることである。 Another feature of the processor of the present invention is that the semiconductor device of the processor chip has a triple well structure, and the processor main circuit is formed on a different well region from the substrate bias switching device and the operation mode control unit. Is Rukoto.

また、本発明の他の特徴は、動作モード制御部は、バイアスの切り替え時にプ
ロセッサ主回路の動作を再開させる前にその切り替えたバイアス電圧が安定する
まで待機する手段として、バイアスの安定に必要な時間の経過を計測するための
オンチップタイマ、または、バイアスが所定の電圧に安定したことを検知するセ
ンサを備えることである。 Another feature of the present invention is that the operation mode control unit is necessary for stabilizing the bias as means for waiting until the switched bias voltage is stabilized before restarting the operation of the processor main circuit at the time of switching the bias. An on-chip timer for measuring the passage of time or a sensor for detecting that the bias is stabilized at a predetermined voltage is provided.

また、本発明のプロセッサの他の特徴は、プロセッサ・チップの半導体デバイ
スは３重ウェル構造をしており、複数の機能モジュールに分割され、それらがそ
れぞれ異なるウェル領域上に形成されているプロセッサ主回路と、各機能モジュ
ールの基板に印加される基板バイアスを切り替える基板バイアス切り替え装置と
、プロセッサ主回路における一つ又は複数の前記機能モジュールをスタンバイに
する命令の実行を受けてその機能モジュールの基板バイアスをスタンバイモード
用の電圧に切り替えるように基板バイアス切り替え装置を制御し、外部またはプ
ロセッサ主回路からその機能モジュールのスタンバイ解除の信号を受け取るとバ
イアスを通常モード用の電圧に切り替えるように基板バイアス切り替え装置を制
御し、その切り替えたバイアス電圧が安定した後にプロセッサ主回路に機能モジ
ュールのスタンバイが解除されたことを通知する動作モード制御部を備えること
である。 Another feature of the processor of the present invention is that the processor chip semiconductor device has a triple well structure and is divided into a plurality of functional modules, each of which is formed on a different well region. A circuit bias, a substrate bias switching device for switching a substrate bias applied to the substrate of each functional module, and a substrate bias of the functional module upon execution of an instruction to put one or more functional modules in the processor main circuit into standby The substrate bias switching device is controlled so as to switch the voltage to the voltage for the standby mode, and the substrate bias switching device is switched so that the bias is switched to the voltage for the normal mode when the standby release signal of the functional module is received from the external or the processor main circuit. Controlled and switched Bias voltage is to include a operation mode control unit for notifying that the standby function modules in the processor main circuit is released after the stable.

また、本発明のプロセッサは、プロセッサ主回路の動作速度を動的に切り替え
る手段と、プロセッサ主回路における動作周波数変更する命令の実行を受けて基
板バイアス切り替え装置をプロセッサ主回路または機能モジュールの基板バイア
スをその動作周波数に適した電圧に切り替えるように制御し、その切り替えたバ
イアス電圧が安定した後に前記プロセッサ主回路に動作速度の切り替えが完了し
たことを通知する動作モード制御部を備えることである。 The processor according to the present invention also includes means for dynamically switching the operation speed of the processor main circuit, and the substrate bias switching device in response to execution of an instruction to change the operation frequency in the processor main circuit. And an operation mode control unit for notifying that the switching of the operation speed is completed to the processor main circuit after the switched bias voltage is stabilized.

更に、本発明のプロセッサの特徴は、基板バイアス切り替え装置は内部で基板
バイアスの電圧を発生する基板バイアス発生回路により構成されることである。 Further, the processor of the present invention is characterized in that the substrate bias switching device is constituted by a substrate bias generation circuit that internally generates a substrate bias voltage.

本発明はまた装置の低消費電力化に寄与する制御方法を提案するものである。
すなわち、しきい値の低いトランジスタは高速だが、ソースドレイン間のリーク
電流が大きく消費電力が増大するため、これを防止することが重要である。 The present invention also proposes a control method that contributes to lower power consumption of the apparatus.
That is, a transistor with a low threshold is high speed, but since the leakage current between the source and drain is large and the power consumption increases, it is important to prevent this.

このための構成は、半導体基板上に構成されたトランジスタを有しクロック信
号に基づいて動作する複数の要素回路ブロックを有する半導体集積回路装置の消
費電力を制御する制御方法であって、要素回路ブロックの全てがクロックに基づ
いて動作する第１のモードと、要素回路ブロックの少なくとも一つへのクロック
信号の供給を停止する第２のモードと、要素回路ブロックの全てへのクロック信
号の供給を停止するとともに半導体基板上に構成されたトランジスタの少なくと
も一部の基板バイアスを制御してトランジスタのしきい値を上げる第３のモード
とを切り換えて用いることを特徴とする。 A configuration for this is a control method for controlling power consumption of a semiconductor integrated circuit device having a plurality of element circuit blocks which have transistors formed on a semiconductor substrate and operate based on a clock signal. The first mode in which all of the above operate based on the clock, the second mode in which the supply of the clock signal to at least one of the element circuit blocks is stopped, and the supply of the clock signal to all of the element circuit blocks is stopped. In addition, a third mode in which the substrate bias of at least a part of the transistors formed on the semiconductor substrate is controlled to increase the threshold value of the transistors is switched and used.

主回路は例えば、ＣＰＵ等を含むプロセッサである。第１のモードは主回路が
通常の動作（演算、記憶など）を行っているモードである。 The main circuit is, for example, a processor including a CPU. The first mode is a mode in which the main circuit performs a normal operation (calculation, storage, etc.).

第２のモードはプロセッサの一部分へのクロックが停止されている状態であり
、例えばスリープモード、ディープスリープモード等と呼ばれる。クロックを停
止する範囲を選択することにより、必要な機能のみ維持しながら、低消費電力を
図ることができる。 The second mode is a state in which the clock to a part of the processor is stopped, and is called, for example, a sleep mode or a deep sleep mode. By selecting a range in which the clock is stopped, low power consumption can be achieved while maintaining only necessary functions.

第３のモードはプロセッサの回路に対して基板バイアスを制御して、これを構
成するトランジスタのしきい値を上げ、サブスレッショルドリーク電流による消
費電力を低減するモードであり、例えばスタンバイモードやハードウエアスタン
バイモードと称する。スタンバイモードは割り込み制御により通常状態に復帰で
きるが、ハードウエアスタンバイモードではリセットによらなければ復帰ができ
ない。第３のモードでは主回路の機能は停止している。 The third mode is a mode in which the substrate bias is controlled with respect to the processor circuit, the threshold value of the transistors constituting the processor circuit is increased, and the power consumption due to the subthreshold leakage current is reduced. This is called a standby mode. The standby mode can be restored to the normal state by interrupt control, but cannot be restored unless reset is performed in the hardware standby mode. In the third mode, the function of the main circuit is stopped.

回路全体の構成としては、要素回路ブロックは第１の回路ブロックに含まれ、
クロック信号は第２の回路ブロックに含まれる発振回路により形成され、第２の
回路ブロックから第１の回路ブロックにクロック信号、及び、第１の回路ブロッ
クで処理されるべき情報信号が入力される。第２の回路ブロックにはその他、入
出力回路や基板バイアスを制御する制御回路が含まれる。通常は第２の回路ブロ
ックは主回路を含む第１の回路ブロックほど高速の動作を要求されない。そこで
、第２の回路ブロックを構成するトランジスタは、第１の回路ブロックを構成す
るトランジスタよりも、しきい値が大きく、動作電圧も高くすることが望ましい
。また、第１の回路ブロックの主回路を構成するトランジスタは他の回路とは別
個のウェル上に形成されることで他の回路の影響を低減することができる。 As a configuration of the entire circuit, the element circuit block is included in the first circuit block,
The clock signal is formed by the oscillation circuit included in the second circuit block, and the clock signal and the information signal to be processed in the first circuit block are input from the second circuit block to the first circuit block. . In addition, the second circuit block includes a control circuit for controlling the input / output circuit and the substrate bias. Normally, the second circuit block is not required to operate as fast as the first circuit block including the main circuit. Therefore, it is desirable that the transistors constituting the second circuit block have a larger threshold value and higher operating voltage than the transistors constituting the first circuit block. Further, the transistor constituting the main circuit of the first circuit block is formed on a well separate from other circuits, so that the influence of the other circuits can be reduced.

第１と第２の回路ブロックの動作電圧が異なる場合には、両者の間にはレベル
変換回路が必要となる。例えば、第１の回路ブロックにレベルダウン回路を設け
、第２の回路ブロックにはレベルアップ回路を設けて、信号レベルの変換を行う
。 When the operating voltages of the first and second circuit blocks are different, a level conversion circuit is required between them. For example, a level down circuit is provided in the first circuit block, and a level up circuit is provided in the second circuit block to perform signal level conversion.

本発明では、モードの切り替えにより、基板バイアス電圧を動的に切り換えて
いるために、信頼性の確保のためにはその動作シーケンスが重要である。 In the present invention, since the substrate bias voltage is dynamically switched by switching modes, the operation sequence is important for ensuring reliability.

第１または第２のモードから第３のモードに切り換える際には、第２の回路ブ
ロックから第１の回路ブロックに入力されるクロック信号や、第１の回路ブロッ
クで処理されるために第１の回路ブロックに入力される情報信号をまず停止し、
次に、半導体基板上に構成されたトランジスタの少なくとも一部の基板バイアス
を制御してトランジスタのしきい値を上げる。これにより、第１の回路ブロック
の動作が不安定な状態での第１の回路ブロックへの入力を阻止することができ、
第１の回路ブロックの誤動作を防ぐことができる。 When switching from the first or second mode to the third mode, the clock signal input from the second circuit block to the first circuit block or the first circuit block is processed to be processed by the first circuit block. First stop the information signal input to the circuit block of
Next, the threshold value of the transistor is raised by controlling the substrate bias of at least a part of the transistor formed on the semiconductor substrate. Thereby, it is possible to prevent the input to the first circuit block when the operation of the first circuit block is unstable,
A malfunction of the first circuit block can be prevented.

この動作のために、第１の回路ブロックへの信号入力を停止し、タイマー等に
より所定時間（例えば６０マイクロ秒程度）待機した後、基板バイアスを制御す
るなどの構成を採用することができる。待機するためのタイマーは第１の回路ブ
ロックの外に配置し、例えば第２の回路ブロックの中、あるいは、装置外部に配
置する。 For this operation, it is possible to adopt a configuration in which the signal input to the first circuit block is stopped, the substrate bias is controlled after waiting for a predetermined time (for example, about 60 microseconds) by a timer or the like. The timer for waiting is arranged outside the first circuit block, for example, in the second circuit block or outside the apparatus.

また、第３のモード（スタンバイモード）から第１のモードに切り換える際に
は、半導体基板上に構成されたトランジスタの少なくとも一部の基板バイアスを
制御してトランジスタのしきい値を下げ、次に、第２の回路ブロックから第１の
回路ブロックに入力される上記クロック信号や第１の回路ブロックで処理される
べき情報信号の入力を開始する。すなわち、第１の回路ブロックの誤動作を防止
するために、第１の回路ブロックの基板電圧が安定してから信号の入力を開始す
る。 Also, when switching from the third mode (standby mode) to the first mode, the substrate bias of the transistor formed on the semiconductor substrate is controlled to lower the threshold value of the transistor, The input of the clock signal input to the first circuit block from the second circuit block and the information signal to be processed by the first circuit block is started. That is, in order to prevent malfunction of the first circuit block, signal input is started after the substrate voltage of the first circuit block is stabilized.

このために、第３のモードから第１のモードに切り換える際には、第１の回路
ブロックの基板バイアスを制御してトランジスタのしきい値を下げ、タイマーに
より所定時間待機して、動作が安定した後、第１の回路ブロックに入力されるク
ロック信号その他の信号の入力を開始する。 For this reason, when switching from the third mode to the first mode, the substrate bias of the first circuit block is controlled to lower the threshold value of the transistor, and the timer waits for a predetermined time to stabilize the operation. After that, input of a clock signal and other signals input to the first circuit block is started.

別の方法としては、トランジスタのしきい値の状態を電圧モニタなどで確認し
た後、第１の回路ブロックへの信号入力を開始する。あるいは、基板電圧を制御
する基板バイアス発生回路の状態に基づいて、基板バイアス発生回路から出力さ
れるスタンバイ解除を知らせる信号に従って、第１の回路ブロックに入力される
クロック信号その他の信号の入力を開始する。 As another method, after the state of the threshold value of the transistor is confirmed by a voltage monitor or the like, signal input to the first circuit block is started. Alternatively, on the basis of the state of the substrate bias generation circuit that controls the substrate voltage, the input of the clock signal and other signals input to the first circuit block is started in accordance with the signal indicating the standby release output from the substrate bias generation circuit To do.

第１のブロックに対する情報信号、クロック信号の停止の方法としては、第２
の回路ブロックに設けた出力固定回路（レベルホールド回路）によって、信号レ
ベルを固定することが考えられる。第１のモード時には信号は出力固定回路を経
由してレベルダウン回路に入力されるが、第３のモードではレベルダウン回路へ
の入力が固定されることになる。 As a method of stopping the information signal and clock signal for the first block,
It is conceivable that the signal level is fixed by an output fixing circuit (level hold circuit) provided in the circuit block. In the first mode, the signal is input to the level down circuit via the output fixing circuit, but in the third mode, the input to the level down circuit is fixed.

本発明により、高速性と低消費電力を両立したマイクロプロセッサを実現する
ことができる。 According to the present invention, a microprocessor having both high speed and low power consumption can be realized.

以下、本発明の実施例について図面を参照しながら説明する。   Embodiments of the present invention will be described below with reference to the drawings.

図１は本発明の第１の実施例を実現するためのプロセッサ・チップの構成例を
示すブロック図である。図１において、プロセッサ・チップ１０１はＣＭＯＳ構
造の回路を持つＬＳＩチップであり、プロセッサ主回路１０２、動作モード制御
部１０３、基板バイアス切り替え装置１０４を含む。基板バイアス切り替え装置
１０４には、基板バイアスの通常モードにおける電圧ＶｄｄおよびＶｓｓとスタ
ンバイモードにおける電圧ＶｄｄｂおよびＶｓｓｂが信号１１０から入力されて
いる。基板バイアス切り替え装置１０４は動作モード制御部の出力する信号１０
７に従って、プロセッサ主回路１０２を構成するｐＭＯＳトランジスタの基板バ
イアスとしてＶｄｄかＶｄｄｂのどちらかを選択して信号Ｖｂｐ１１１に出力し
、ｎＭＯＳトランジスタの基板バイアスとしてＶｓｓまたはＶｓｓｂのどちらか
を選択して信号Ｖｂｎ１１２に出力する。基板バイアス選択用の電圧値は例えば
Ｖｄｄ＝１．５Ｖ、Ｖｄｄｂ＝３．０Ｖ、Ｖｓｓ＝０．０Ｖ、Ｖｓｓｂ＝−１．
５Ｖである。 FIG. 1 is a block diagram showing a configuration example of a processor chip for realizing the first embodiment of the present invention. In FIG. 1, a processor chip 101 is an LSI chip having a CMOS structure circuit, and includes a processor main circuit 102, an operation mode control unit 103, and a substrate bias switching device 104. The substrate bias switching device 104 is supplied with the voltages Vdd and Vss in the normal mode of the substrate bias and the voltages Vddb and Vssb in the standby mode from the signal 110. The substrate bias switching device 104 outputs a signal 10 output from the operation mode control unit.
7, either Vdd or Vddb is selected as the substrate bias of the pMOS transistor constituting the processor main circuit 102 and is output to the signal Vbp 111, and either Vss or Vssb is selected as the substrate bias of the nMOS transistor and the signal Vbn112 is selected. Output to. The voltage values for selecting the substrate bias are, for example, Vdd = 1.5V, Vddb = 3.0V, Vss = 0.0V, Vssb = −1.
5V.

なお、後に述べるようにプロセッサ主回路１０２の形成されるウェル３０２は
基板バイアス切り替え装置１０４や動作モード制御部が形成されるウェルとは別
個独立に形成されている。 As will be described later, the well 302 in which the processor main circuit 102 is formed is formed independently of the well in which the substrate bias switching device 104 and the operation mode control unit are formed.

図３はプロセッサ・チップ１０１のデバイス構造を示す断面図である。図３が
図２と異なるのはｎ型基板３０１にｐウェル３０２が形成され、その表面相の一
部にｎウェル２０５が形成されている、すなわち３重ウェル構造のデバイスにな
っている点である。ｐウェル３０２の表面にｎＭＯＳトランジスタが、ｎウェル
２０５の表面にｐＭＯＳトランジスタが形成され、ＣＭＯＳ回路を構成されてい
る。また、基板バイアスを与えるための端子として、ｐＭＯＳトランジスタのｎ
ウェル２０５にＶｂｐ２０９、ｎＭＯＳトランジスタのｐウェル３０２にＶｂｎ
２１０が設けられている点は図２と同様である。この実施例ではプロセッサ主回
路１０２は動作モード制御部１０３と基板バイアス切り替え装置１０４とは異な
るｐウェル３０２内に形成される。これにより、基板バイアス制御の影響はプロ
セッサ主回路１０２のみに及び、動作モード制御部１０３と基板バイアス切り替
え装置１０４はその影響を避けることができる。 FIG. 3 is a cross-sectional view showing the device structure of the processor chip 101. 3 is different from FIG. 2 in that a p-well 302 is formed on an n-type substrate 301 and an n-well 205 is formed in a part of the surface phase thereof, that is, a device having a triple well structure. is there. An nMOS transistor is formed on the surface of the p-well 302, and a pMOS transistor is formed on the surface of the n-well 205 to constitute a CMOS circuit. In addition, the nMOS of the pMOS transistor is used as a terminal for applying the substrate bias.
Vbp 209 in the well 205 and Vbn in the p well 302 of the nMOS transistor
2 is the same as FIG. In this embodiment, the processor main circuit 102 is formed in a p well 302 different from the operation mode control unit 103 and the substrate bias switching device 104. Thereby, the influence of the substrate bias control affects only the processor main circuit 102, and the operation mode control unit 103 and the substrate bias switching device 104 can avoid the influence.

図４で本実施例におけるプロセッサ・チップ１０１の動作について説明する。
プロセッサ主回路１０２の動作モードには通常の命令実行を行う通常モードと命
令実行を行わないスタンバイモードがある。図４は、プロセッサ主回路１０２の
動作モードが通常モードからスタンバイモードへ遷移し、そしてスタンバイモー
ドから通常モードへと遷移する場合のプロセッサ・チップ１０１上における処理
を示したフローチャートである。 The operation of the processor chip 101 in this embodiment will be described with reference to FIG.
The operation modes of the processor main circuit 102 include a normal mode for executing normal instructions and a standby mode for not executing instructions. FIG. 4 is a flowchart showing processing on the processor chip 101 when the operation mode of the processor main circuit 102 transitions from the normal mode to the standby mode and from the standby mode to the normal mode.

最初にプロセッサ主回路１０２が通常モードで動作している。この時基板バイ
アス切り替え装置１０４は基板バイアスＶｂｐ１１１とＶｂｎ１１２にそれぞれ
ＶｄｄとＶｓｓを選択している。この例における通常モードの基板バイアスの電
圧値はＶｂｐ＝１．５Ｖ、Ｖｂｎ＝０Ｖである（ステップ４０１）。 First, the processor main circuit 102 operates in the normal mode. At this time, the substrate bias switching device 104 selects Vdd and Vss for the substrate biases Vbp111 and Vbn112, respectively. The voltage values of the substrate bias in the normal mode in this example are Vbp = 1.5V and Vbn = 0V (step 401).

プロセッサ主回路１０２は、スリープ命令を実行すると信号１０５に「スタン
バイ要求」を出力し動作モード制御部１０３に伝えた後、命令実行動作を停止し
スタンバイモードに移行する（ステップ４０２）。 When executing the sleep command, the processor main circuit 102 outputs a “standby request” to the signal 105 and transmits it to the operation mode control unit 103, and then stops the command execution operation and shifts to the standby mode (step 402).

動作モード制御部１０３はプロセッサ主回路からこの信号１０５を受け取ると
プロセッサ主回路１０２の基板バイアスをスタンバイモード用の電圧に切り替え
るために信号１０７を出力する。基板バイアス切り替え装置１０４はこの信号１
０７を受けて基板バイアスＶｂｐ１１１とＶｂｎ１１２にそれぞれＶｄｄｂとＶ
ｓｓｂを入力電圧１１０から選択して出力する（ステップ４０３、４０４）。こ
の例ではスタンバイモードの基板バイアスの電圧値はＶｂｐ＝３．０Ｖ、Ｖｂｎ
＝−１．５Ｖである。 When the operation mode control unit 103 receives the signal 105 from the processor main circuit, the operation mode control unit 103 outputs a signal 107 to switch the substrate bias of the processor main circuit 102 to the voltage for the standby mode. The substrate bias switching device 104 sends this signal 1
07, the substrate biases Vbp111 and Vbn112 are respectively applied to Vddb and Vbn.
ssb is selected from the input voltage 110 and output (steps 403 and 404). In this example, the voltage value of the substrate bias in the standby mode is Vbp = 3.0V, Vbn
= −1.5V.

動作モード制御部１０３は、プロセッサ主回路１０２がスタンバイ状態にある
ときに、外部から信号１０８に「スタンバイ解除割り込み」がアサートされたこ
とを検出すると（ステップ４０５）、プロセッサ主回路１０２の基板バイアスを
通常モード用の電圧に切り替えるために信号１０７を出力し、基板バイアス切り
替え装置１０４はこの信号１０７を受けて、基板バイアスＶｂｐ１１１とＶｂｎ
１１２をそれぞれＶｄｄ（１．５Ｖ）とＶｓｓ（０．０Ｖ）に切り替える（ステ
ップ４０６）。 When the operation mode control unit 103 detects that the “standby release interrupt” is asserted to the signal 108 from the outside when the processor main circuit 102 is in the standby state (step 405), the operation mode control unit 103 sets the substrate bias of the processor main circuit 102. The signal 107 is output to switch to the voltage for the normal mode, and the substrate bias switching device 104 receives this signal 107 and receives the substrate biases Vbp111 and Vbn.
112 is switched to Vdd (1.5 V) and Vss (0.0 V), respectively (step 406).

基板バイアスの切り替え後、そのバイアス電圧が安定するまでにはいくらかの
時間を必要とするため、すぐにプロセッサ主回路１０２の動作を再開させると誤
動作する可能性がある。それを避けるため動作モード制御部１０３はプロセッサ
主回路１０２の動作モードを切り替える前に、オンチップタイマ１０９に切り替
えた基板バイアス電圧の安定に必要な十分な時間を設定してスタートさせ（ステ
ップ４０７）、タイムアウトするまで待つ（ステップ４０８）。そしてタイムア
ウトした後に、動作モード制御部１０３は「スタンバイ解除」を信号１０６に出
力し、プロセッサ主回路１０２に伝える。プロセッサ主回路１０２はこの信号１
０６を受けて、通常モードに移行し命令実行動作を再開する（ステップ４０９）
。 Since it takes some time for the bias voltage to stabilize after the substrate bias is switched, there is a possibility of malfunction if the operation of the processor main circuit 102 is restarted immediately. To avoid this, the operation mode control unit 103 sets and starts a sufficient time necessary for stabilizing the substrate bias voltage switched to the on-chip timer 109 before switching the operation mode of the processor main circuit 102 (step 407). The process waits until timeout (step 408). After the time-out, the operation mode control unit 103 outputs “standby release” to the signal 106 and transmits it to the processor main circuit 102. The processor main circuit 102 receives this signal 1
In response to the instruction 06, the mode is changed to the normal mode and the instruction execution operation is resumed (step 409).
.

以上のようにして、プロセッサ主回路１０２の基板バイアスＶｂｐ１１１およ
びＶｂｎ１１２を制御して、動作時にはプロセッサ主回路を構成するＭＯＳトラ
ンジスタのしきい値電圧を低くして高速動作に対応させ、スタンバイ時にはしき
い値電圧を高くしてリーク電流を削減することができる。 As described above, the substrate biases Vbp111 and Vbn112 of the processor main circuit 102 are controlled so that the threshold voltage of the MOS transistor constituting the processor main circuit is lowered during operation to cope with high-speed operation, and the threshold is set during standby. The leakage current can be reduced by increasing the value voltage.

図５は本発明の第２の実施例におけるプロセッサ・チップの構成を示すブロッ
ク図である。この実施例では、動作モード制御部１０３はプロセッサ主回路１０
２の基板に印加されるバイアス電圧を検知するセンサ５０１を備えている。プロ
セッサ主回路１０２の動作モードが通常モードからスタンバイモードへ遷移する
ときは、前記第１の実施例における処理手順と同じである。プロセッサ主回路１
０２の動作モードがスタンバイモードから通常モードへ遷移するときは前記第１
の実施例と同様に動作モード制御部１０３は基板バイアス切り替え装置１０４を
制御して基板バイアスを通常モードの電圧に切り替えた後、センサ５０１が切り
替えた基板バイアスの電圧が所定の値、すなわち本実施例では、Ｖｂｐ＝１．５
Ｖ、Ｖｂｎ＝０．０Ｖに安定したことを信号５０２に出力するまで待つ。センサ
５０１が基板バイアスの安定を信号５０２に出力すると動作モード制御部１０３
は信号１０６に「スタンバイ解除」を出力し、プロセッサ主回路１０２の動作を
再開させる。 FIG. 5 is a block diagram showing the configuration of the processor chip in the second embodiment of the present invention. In this embodiment, the operation mode control unit 103 includes the processor main circuit 10.
A sensor 501 for detecting a bias voltage applied to the second substrate is provided. When the operation mode of the processor main circuit 102 transitions from the normal mode to the standby mode, the processing procedure in the first embodiment is the same. Processor main circuit 1
When the operation mode 02 changes from the standby mode to the normal mode, the first
As in the first embodiment, the operation mode control unit 103 controls the substrate bias switching device 104 to switch the substrate bias to the normal mode voltage, and then the substrate bias voltage switched by the sensor 501 is a predetermined value, that is, this embodiment. In the example, Vbp = 1.5
Wait until V and Vbn = 0.0 V are output to signal 502. When the sensor 501 outputs the substrate bias stability to the signal 502, the operation mode control unit 103.
Outputs “standby release” to the signal 106 to resume the operation of the processor main circuit 102.

図６は本発明の第３の実施例におけるプロセッサ・チップの構成を示すブロッ
ク図である。プロセッサ・チップ６０１の基本デバイス構造としては図３に示し
た３重ウェル構造を考える。図６のプロセッサ・チップ６０１においてプロセッ
サ主回路はＣＰＵ６０４、モジュールＡ６０６、モジュールＢ６０８のように複
数の機能モジュールから構成される。各機能モジュールはそれぞれ異なるウェル
領域上に分離して存在し、他の機能モジュールの基板バイアス制御の影響を受け
ない。機能モジュールは、ＣＰＵ、ＦＰＵ、キャッシュ、あるいは演算器等のよ
り小さい単位のものを含む。基板バイアス切り替え装置６０５、６０７、６０９
は各機能モジュール６０４、６０６、６０８に対応してそれぞれ設けられており
、対応する機能モジュールの基板バイアスを前記実施例の場合と同様に切り替え
ることができる。命令の実行は機能モジュールの一つであるＣＰＵ６０４を中心
に行なわれ、実行に不要な機能モジュールをスタンバイにする命令を実行すると
動作モード制御部６０２に機能モジュールのスタンバイが伝えられる。 FIG. 6 is a block diagram showing the configuration of the processor chip in the third embodiment of the present invention. As a basic device structure of the processor chip 601, the triple well structure shown in FIG. 3 is considered. In the processor chip 601 of FIG. 6, the processor main circuit is composed of a plurality of functional modules such as a CPU 604, a module A 606, and a module B 608. Each function module exists separately on a different well region and is not affected by the substrate bias control of other function modules. The functional module includes a smaller unit such as a CPU, FPU, cache, or arithmetic unit. Substrate bias switching device 605, 607, 609
Are provided corresponding to each of the functional modules 604, 606, and 608, and the substrate bias of the corresponding functional module can be switched in the same manner as in the above-described embodiment. The execution of the instruction is performed mainly by the CPU 604, which is one of the functional modules. When an instruction for setting a functional module unnecessary for execution is executed, the operation mode control unit 602 is notified of the standby of the functional module.

本実施例におけるプロセッサ・チップ６０１の動作について次に説明する。最
初に全機能モジュールが通常モードで動作しているものとする。ＣＰＵ６０４は
モジュールＡをスタンバイにする命令を実行すると、このスタンバイ要求を信号
６１０に出力し、以後モジュールＡ６０６のスタンバイが解除されるまでこのモ
ジュールの使用が不可能になる。動作モード制御部６０２はこの信号６１０を受
けて、基板バイアス切り替え装置６０７に信号６１２を出力し、モジュールＡ６
０６の基板バイアスをスタンバイモード用の電圧に切り替える。モジュールＡ６
０６がスタンバイ状態にあるときに動作モード制御部６０２はＣＰＵ６０４の出
力信号６１０、あるいはプロセッサ・チップ６０１の外部の信号６１３からモジ
ュールＡ６０６のスタンバイ解除の信号を受け取ると信号６１２を基板バイアス
切り替え装置６０７に出力し、モジュールＡの基板バイアスを通常モード用の電
圧に切り替える。そして動作モード制御部６０２は本発明第１の実施例と同様に
オンチップタイマ６０３を用いて切り替えた基板バイアスの安定を待ち、安定後
、ＣＰＵ６０４に信号６１１を通してモジュールＡのスタンバイが解除されたこ
とを通知する。ＣＰＵ６０４はこの信号６１１を受け取るとモジュールＡを使用
した命令の実行が可能になる。 Next, the operation of the processor chip 601 in this embodiment will be described. First, assume that all functional modules are operating in normal mode. When the CPU 604 executes an instruction to set the module A to the standby state, the CPU 604 outputs this standby request to the signal 610, and thereafter, the module cannot be used until the standby of the module A 606 is released. The operation mode control unit 602 receives this signal 610 and outputs a signal 612 to the substrate bias switching device 607, and the module A6
The substrate bias of 06 is switched to the voltage for standby mode. Module A6
When the operation mode control unit 602 receives the signal for canceling the standby of the module A 606 from the output signal 610 of the CPU 604 or the signal 613 external to the processor chip 601, the operation mode control unit 602 receives the signal 612 to the substrate bias switching device 607. Output and switch the substrate bias of module A to the voltage for the normal mode. Then, the operation mode control unit 602 waits for the stabilization of the substrate bias switched using the on-chip timer 603 as in the first embodiment of the present invention, and after the stabilization, the standby of the module A is released through the signal 611 to the CPU 604. To be notified. Upon receiving this signal 611, the CPU 604 can execute an instruction using the module A.

モジュールＢ６０８やその他の機能モジュールのスタンバイ制御についても同
様である。また、ＣＰＵ６０４自身もスタンバイ制御の対象である。この場合、
ＣＰＵ６０４はスタンバイモードに移行すると全ての命令実行を停止し、外部信
号６１３にＣＰＵ６０４のスタンバイ解除の信号がアサートされると動作モード
制御部６０２はＣＰＵ６０４の基板バイアスの切り替えが完了した後信号６１１
にＣＰＵ６０４のスタンバイ解除をアサートし、ＣＰＵ６０４の命令実行を再開
させる点を除いては、前記モジュールＡ６０６の場合と同様に制御される。 The same applies to the standby control of the module B608 and other functional modules. Further, the CPU 604 itself is a target of standby control. in this case,
When the CPU 604 shifts to the standby mode, execution of all instructions is stopped. When the signal for canceling the standby of the CPU 604 is asserted to the external signal 613, the operation mode control unit 602 completes the switching of the substrate bias of the CPU 604 and then outputs the signal 611.
The control is the same as in the case of the module A606 except that the CPU 604 is asserted to release the standby state and the CPU 604 resumes the instruction execution.

本実施例における機能モジュール単位のスタンバイ制御により、プロセッサの
動作時に不要な機能モジュールのリーク電流を削減することができる。 According to the standby control for each functional module in the present embodiment, it is possible to reduce the leakage current of the functional module that is unnecessary during the operation of the processor.

図７は本発明の第４の実施例におけるプロセッサ・チップの構成を示すブロッ
ク図である。第１の実施例と異なる点は外部から基板バイアス切り替え装置１０
４に供給される電圧７０１の種類が増えており、基板バイアス切り替え装置１０
４はそれらの中から適当なものを基板バイアスとして選択し、プロセッサ主回路
１０２に印加することができることである。本実施例では、プロセッサ主回路１
０２の動作速度、すなわち動作周波数は命令により動的に変更する手段を備えて
おり、プロセッサ主回路１０２の動作モードには高速モードと低速モードがある
ものとする。本実施例では、高速モードに対応した基板バイアスとしてＶｄｄ（
ｐＭＯＳ用）とＶｓｓ（ｎＭＯＳ用）、低速モードに対応した基板バイアスとし
てＶｄｄｂ２（ｐＭＯＳ用）とＶｓｓｂ２（ｎＭＯＳ用）、スタンバイモードに
対応した基板バイアスとしてＶｄｄｂ１（ｐＭＯＳ用）とＶｓｓｂ１（ｎＭＯＳ
用）を選択する。 FIG. 7 is a block diagram showing the configuration of the processor chip in the fourth embodiment of the present invention. The difference from the first embodiment is that the substrate bias switching device 10 is externally provided.
The number of types of voltage 701 supplied to the substrate 4 is increasing, and the substrate bias switching device 10
4 is that an appropriate one of them can be selected as the substrate bias and applied to the processor main circuit 102. In this embodiment, the processor main circuit 1
The operation speed of 02, that is, the operation frequency is provided with means for dynamically changing according to an instruction, and the operation mode of the processor main circuit 102 includes a high speed mode and a low speed mode. In this embodiment, Vdd (
pMOS) and Vss (for nMOS), Vddb2 (for pMOS) and Vssb2 (for nMOS) as substrate bias corresponding to the low-speed mode, and Vdbb1 (for pMOS) and Vssb1 (nMOS) as substrate bias corresponding to the standby mode
For).

次に本実施例におけるプロセッサ・チップ１０１の動作を説明する。ここで、
プロセッサ主回路１０２の動作モードを高速モードから低速モードに切り替える
場合を考える。プロセッサ主回路１０２が高速モードで動作中、基板バイアス切
り替え装置１０４はプロセッサ主回路の基板バイアスとしてＶｂｐ１１１にＶｄ
ｄを、Ｖｂｎ１１２にＶｓｓを選択している。プロセッサ主回路１０２は、低速
モードへ移行する命令を実行するとその要求を信号１０５に出力し、命令実行動
作を中断する。プロセッサ主回路１０２に供給されるクロックはこの低速モード
へ移行する命令の実行により低周波数に切り替わる。動作モード制御部１０３は
信号１０５を受けてプロセッサ主回路１０２の基板バイアスを低速モード用の電
圧に切り替えるために信号１０７に出力する。基板バイアス切り替え装置１０４
はこの信号１０７を受けて基板バイアスＶｂｐ１１１とＶｂｎ１１２をそれぞれ
Ｖｄｄｂ２とＶｓｓｂ２に切り替える。動作モード制御部１０３は上記実施例と
同様にオンチップタイマ１０９を使用して、切り替えた基板バイアスの安定を待
ち、プロセッサ主回路１０２に低速モードへ移行が完了したことを信号１０６を
通して通知する。プロセッサ主回路１０２はこの信号１０６を受けて中断してい
た命令実行動作を低速モードで再開する。 Next, the operation of the processor chip 101 in this embodiment will be described. here,
Consider a case where the operation mode of the processor main circuit 102 is switched from the high speed mode to the low speed mode. While the processor main circuit 102 is operating in the high-speed mode, the substrate bias switching device 104 applies Vd to Vbp 111 as the substrate bias of the processor main circuit.
d and Vss are selected as Vbn112. When the processor main circuit 102 executes the instruction to shift to the low speed mode, it outputs the request to the signal 105 and interrupts the instruction execution operation. The clock supplied to the processor main circuit 102 is switched to a low frequency by the execution of an instruction for shifting to the low speed mode. The operation mode control unit 103 receives the signal 105 and outputs it to the signal 107 to switch the substrate bias of the processor main circuit 102 to the voltage for the low speed mode. Substrate bias switching device 104
Receives this signal 107 and switches the substrate biases Vbp111 and Vbn112 to Vddb2 and Vssb2, respectively. The operation mode control unit 103 uses the on-chip timer 109 in the same manner as in the above-described embodiment, waits for the stability of the switched substrate bias, and notifies the processor main circuit 102 through the signal 106 that the transition to the low-speed mode is completed. The processor main circuit 102 receives the signal 106 and restarts the interrupted instruction execution operation in the low speed mode.

本実施例における低速モードから高速モードへの切り替え、高速モードまたは
低速モードからスタンバイモードへの切り替え、またはスタンバイモードから高
速モードあるいは低速モードへの切り替え時における動作も上記と同様であるの
で詳細は省略する。本実施例では動作速度をさらに細分し、それに対応した基板
バイアス制御を行なうことも可能である。さらに、第３の実施例におけるように
、プロセッサ主回路１０２を機能モジュール単位にデバイスの３重ウェル構造を
用いて分離し、各機能モジュール別にその動作周波数の切り替えと連動して基板
バイアスを制御することも可能である。 The operation at the time of switching from the low-speed mode to the high-speed mode, switching from the high-speed mode or the low-speed mode to the standby mode, or switching from the standby mode to the high-speed mode or the low-speed mode in the present embodiment is the same as described above, and the details are omitted. To do. In this embodiment, it is possible to further subdivide the operation speed and perform substrate bias control corresponding thereto. Further, as in the third embodiment, the processor main circuit 102 is separated for each functional module using a device triple well structure, and the substrate bias is controlled in conjunction with switching of the operating frequency for each functional module. It is also possible.

本実施例のように、プロセッサの動作周波数に適した基板バイアス制御を行な
うことにより、低速な動作モードにおけるリーク電流の削減が可能である。さら
に、この低速モードにおいてはＣＭＯＳ回路のｐＭＯＳとｎＭＯＳの両方のトラ
ンジスタが同時に導通してしまう入力電圧の範囲が高速な動作モードの時より狭
くなるためスイッチング時の貫通電流を削減する効果も得られる。 By performing the substrate bias control suitable for the operating frequency of the processor as in this embodiment, it is possible to reduce the leakage current in the low-speed operation mode. Further, in this low-speed mode, the input voltage range in which both the pMOS and nMOS transistors of the CMOS circuit are simultaneously turned on becomes narrower than in the high-speed operation mode, so that an effect of reducing the through current at the time of switching can be obtained. .

図８は本発明の第５の実施例におけるプロセッサ・チップの構成を示すブロッ
ク図である。この実施例が前記第１の実施例と異なるのは前記基板バイアス切り
替え装置が基板バイアス発生回路８０１により構成されていることである。基板
バイアス発生回路８０１は動作モード制御部１０３の出力信号８０２によって制
御され、内部で基板バイアスの電圧を発生しＶｂｐ１１１とＶｂｎ１１２に出力
する。動作モード制御部１０３の制御のもとでプロセッサ主回路１０２の動作モ
ードに対応して発生する基板バイアスＶｂｐ１１１とＶｂｎ１１２の電圧値は第
１の実施例と同様の値である。プロセッサ主回路１０２および動作モード制御部
１０３の動作は第１の実施例と同様であるので詳細は省略する。また、本実施例
と同様に第２、第３および第４の実施例における基板バイアス切り替え装置をこ
の基板バイアス発生回路８０１で構成することにより、プロセッサ・チップ内部
で基板バイアスを発生させ、動作モードに応じて切り替えることができる。 FIG. 8 is a block diagram showing the configuration of the processor chip in the fifth embodiment of the present invention. This embodiment differs from the first embodiment in that the substrate bias switching device is constituted by a substrate bias generation circuit 801. The substrate bias generation circuit 801 is controlled by the output signal 802 of the operation mode control unit 103 to generate a substrate bias voltage and output it to Vbp 111 and Vbn 112. The voltage values of the substrate biases Vbp111 and Vbn112 generated corresponding to the operation mode of the processor main circuit 102 under the control of the operation mode control unit 103 are the same as those in the first embodiment. Since the operations of the processor main circuit 102 and the operation mode control unit 103 are the same as those in the first embodiment, the details are omitted. Similarly to the present embodiment, the substrate bias switching device in the second, third and fourth embodiments is configured by this substrate bias generation circuit 801, so that the substrate bias is generated inside the processor chip, and the operation mode Can be switched according to

以上のようにこれらの実施例によれば、タイマまたはセンサを用いて待機状態
から動作状態への移行時のプロセッサを再起動するタイミングを正確に制御する
ので、プロセッサの動作モードに応じた最適な基板バイアス制御が可能になる。
それにより、プロセッサの動作モードが通常モードにおいて高速性を維持したま
ま、スタンバイモードにおいてリーク電流を削減できる。また、機能モジュール
別の動作モードに応じて基板バイアス制御を行なうことにより、プロセッサが動
作中であっても実行に不要な機能モジュールのリーク電流の削減が可能である。
さらに、プロセッサの動作周波数に適した基板バイアス制御を行なうことにより
、低速モードにおけるリーク電流の削減に加え、スイッチング時の貫通電流を削
減する効果も得られる。 As described above, according to these embodiments, the timing at which the processor is restarted at the time of transition from the standby state to the operating state is accurately controlled using a timer or a sensor. Substrate bias control becomes possible.
Thereby, the leakage current can be reduced in the standby mode while maintaining the high speed in the operation mode of the processor in the normal mode. Further, by performing the substrate bias control according to the operation mode for each functional module, it is possible to reduce the leakage current of the functional module unnecessary for execution even when the processor is operating.
Furthermore, by performing substrate bias control suitable for the operating frequency of the processor, in addition to reducing the leakage current in the low-speed mode, the effect of reducing the through current during switching can be obtained.

その結果、消費電力の削減を効果的に実現でき、高速性と低電力性を兼ね備え
たマイクロプロセッサを提供することができる。 As a result, power consumption can be effectively reduced, and a microprocessor having both high speed and low power can be provided.

以下、マイコンの実施例として、具体的に基板バイアスを制御する動作モード
に関して説明する。マイコンは、１．８Ｖと３．３Ｖの２電源を有し、１．８Ｖ
のみ基板バイアス制御を行うものとする。１．８Ｖを供給する回路は比較的低い
閾値（例えばＶｔｈ＜０．４Ｖ程度）のＭＯＳトランジスタで構成するのが望ま
しい。 Hereinafter, as an embodiment of the microcomputer, an operation mode for specifically controlling the substrate bias will be described. The microcomputer has two power supplies of 1.8V and 3.3V, and 1.8V
Only the substrate bias control is performed. It is desirable that the circuit supplying 1.8V is composed of a MOS transistor having a relatively low threshold (for example, Vth <0.4V).

図９にマイコンの動作モードの一例を示す。動作モードとしては、通常に動作
している通常動作モード９８２、およびリセットモード９８１がある。低消費電
力で動作するモードとしては、スリープ９８３、ディープスリープ９８４、スタ
ンバイ９８５、ハードウエアスタンバイ９８６、ＲＴＣ（リアルタイムクロック
）電池バックアップモードがある。また、テストモードとしては、ＩＤＤＱ測定
がある。 FIG. 9 shows an example of the operation mode of the microcomputer. As operation modes, there are a normal operation mode 982 in which the operation is normally performed and a reset mode 981. Modes operating with low power consumption include sleep 983, deep sleep 984, standby 985, hardware standby 986, and RTC (real-time clock) battery backup mode. As a test mode, there is IDDQ measurement.

通常動作９８２の時には、高速動作が必要なので、基板バイアスの制御は行わ
ない。リセット９８１の時は、全ての機能をリセットする必要があるので、基板
バイアスの制御は行わない。低消費電力モードにおいては、低消費電力モードか
らの復帰時間が短いスリープ９８３、ディープスリープ９８４では、基板バイア
スの制御は行わないが、復帰時間よりも消費電力を小さくすることに重点を置く
スタンバイ９８５、ハードウエアスタンバイ９８６の場合には、基板バイアス制
御を行う。ＲＴＣ電池バックアップモードは、３．３Ｖで動作するＲＴＣ回路の
電源のみを供給するモードである。このモードへは、低消費電力モードから遷移
するので、基板バイアス制御を行なう。また、ＩＤＤＱの測定は、スタンバイ電
流を測定して、トランジスタのショートや不良による貫通電流を測定するモード
であるから、この場合には必ず基板バイアスを制御して、チップのリーク電力を
小さくして、不良を発見しやすくする必要がある。 In the normal operation 982, since a high-speed operation is necessary, the substrate bias is not controlled. At the time of reset 981, since all functions need to be reset, the substrate bias is not controlled. In the low power consumption mode, the sleep bias 983 and the deep sleep 984 that have a short recovery time from the low power consumption mode do not control the substrate bias, but the standby 985 focuses on making the power consumption smaller than the recovery time. In the case of the hardware standby 986, substrate bias control is performed. The RTC battery backup mode is a mode in which only the power supply of the RTC circuit operating at 3.3V is supplied. Since this mode is shifted from the low power consumption mode, substrate bias control is performed. The IDDQ measurement is a mode in which a standby current is measured and a through current due to a short circuit or failure of a transistor is measured. In this case, the substrate bias is always controlled to reduce the leakage power of the chip. Need to make it easier to find defects.

図１０で、低消費電力の動作モードを説明する前に、プロセッサ主回路９０２
の内部ブロックの構成に関して説明する。この図は、プロセッサ主回路の主な構
成ブロックの一例である。演算回路としては、ＣＰＵ（中央演算処理装置）９７
１、ＦＰＵ（浮動小数点演算ユニット）９７２がある。また、チップに内蔵する
メモリであるキャッシュ９７３、外部メモリとのインタフェースを行うＢＳＣ（
バス制御部）９７４、ＤＭＡ（ダイレクトメモリアクセス）を行うＤＭＡＣ（Ｄ
ＭＡ制御部）９７５、シリアルポートを制御するＳＣＩ（シリアル制御部）９７
６、割り込み入力を制御するＩＮＴＣ（割り込み制御部）９７７、クロックを制
御するＣＰＧ（クロック制御部）９７８等がある。 Before describing the low power consumption operation mode in FIG.
The configuration of the internal block will be described. This figure is an example of main constituent blocks of the processor main circuit. As an arithmetic circuit, CPU (Central Processing Unit) 97
1 and FPU (floating point arithmetic unit) 972. Further, a cache 973 which is a memory built in the chip, and a BSC (interface for interfacing with an external memory)
(Bus control unit) 974, DMAC (D for performing direct memory access) (D
MA control unit) 975, SCI (serial control unit) 97 for controlling the serial port
6. INTC (interrupt control unit) 977 for controlling interrupt input, CPG (clock control unit) 978 for controlling clock, and the like.

図１１で、低消費電力モードであるスリープ９８３、ディープスリープ９８４
、スタンバイ９８５に関して説明する。 In FIG. 11, sleep 983 and deep sleep 984 which are low power consumption modes.
The standby 985 will be described.

スリープ９８３では、ＣＰＵ９７１、ＦＰＵ９７２、キャッシュ９７３等の演
算装置のクロックのみが止まっている状態で、かつ基板バイアス制御をしていな
いので、消費電力は大幅に減少できないものの、ＤＭＡＣ９７５によるＤＭＡ転
送やＢＳＣ９７４によるＤＲＡＭ（ダイナミックＲＡＭ）やＳＤＲＡＭ（シンク
ロナスダイナミックＲＡＭ）の通常リフレッシュ（１０２４回／１６ミリ秒のリ
フレッシュ）が可能である。ＣＰＧ９７８は動作しており、また、基板バイアス
制御をしていないので、スリープ９８３から通常動作モード９８２への復帰時間
は早い。 In the sleep 983, only the clocks of the arithmetic units such as the CPU 971, the FPU 972, the cache 973, etc. are stopped and the substrate bias control is not performed. Therefore, although the power consumption cannot be significantly reduced, the DMA transfer by the DMAC 975 and the BSC 974 DRAM (dynamic RAM) and SDRAM (synchronous dynamic RAM) normal refresh (1024 times / 16 milliseconds refresh) is possible. Since the CPG 978 is operating and the substrate bias control is not performed, the return time from the sleep 983 to the normal operation mode 982 is fast.

スタンバイ９８５モードは、全ての動作クロックを止め、なおかつ基板バイア
ス制御も行なうため、消費電力は極めて少ない。クロックが止っているため、Ｄ
ＭＡ転送はできない。また、ＤＲＡＭやＳＤＲＡＭのリフレッシュに関しては、
スタンバイ９８５に入る前に、メモリが自分自身でリフレッシュを行なうセルフ
リフレッシュモードになるようにＢＳＣ９７４を用いて各メモリの制御信号（Ｒ
ＡＳ信号、ＣＡＳ信号）を設定しておく必要がある。ただし、スタンバイ９８５
から通常動作９８２までの復帰時間は、クロックが止っているので、クロック発
振の安定待ちや基板バイアス状態からの復帰時間のため長くなってしまう。 In the standby 985 mode, all the operation clocks are stopped and the substrate bias control is also performed, so that the power consumption is extremely small. D because the clock is stopped
MA transfer is not possible. Regarding refreshing DRAM and SDRAM,
Before entering the standby 985, the control signal (R) of each memory is used by using the BSC 974 so that the memory is in a self-refresh mode in which it refreshes itself.
(AS signal, CAS signal) must be set in advance. However, standby 985
Since the clock is stopped, the return time from the normal operation 982 to the normal operation 982 becomes longer due to the waiting time for stabilization of clock oscillation and the return time from the substrate bias state.

ディープスリープ９８４モードは、スリープ９８３とスタンバイ９８５の中間
の低消費電力モードである。 The deep sleep 984 mode is a low power consumption mode between the sleep 983 and the standby 985.

図１２にスリープ９８３とディープスリープ９８４の動作モジュールの違いを
示す。スリープ９８３時には、動作しているＢＳＣ９７３、ＤＭＡＣ９７４、Ｓ
ＣＩ９７５がディープスリープ９８４では、停止しているため、その分消費電力
を削減できている。 FIG. 12 shows the difference between the operation modules of the sleep 983 and the deep sleep 984. At sleep 983, the operating BSC 973, DMAC 974, S
Since CI 975 is stopped in deep sleep 984, power consumption can be reduced accordingly.

ただし、ディープスリープ９８４モードでは、ＤＭＡ転送ができなくなり、メ
モリのリフレッシュもセルフリフレッシュになる。ディープスリープ９８４から
通常動作モード９８２への復帰時間は、スリープモードと同様に早い。 However, in the deep sleep 984 mode, DMA transfer cannot be performed, and the memory refresh is also self-refreshing. The return time from the deep sleep 984 to the normal operation mode 982 is as fast as the sleep mode.

このように３種類の低消費電力モードを設けることにより、用途に応じたきめ
細かな低消費電力制御を行なうことができる。 Thus, by providing three types of low power consumption modes, fine low power consumption control according to the application can be performed.

図１３で動作モードの状態遷移図を示し説明する。全ての電源がオフ状態９８
０からＲＥＳＥＴ＃９５２（または、パワーオンリセット）ピン入力により、プ
ロセッサチップは、リセット状態９８１に遷移する。ＲＥＳＥＴ＃９５２がネゲ
ートされると通常動作９８２に遷移する。この状態から低消費動作モードに遷移
する。 The operation mode state transition diagram will be described with reference to FIG. All power off states 98
From 0 to the RESET # 952 (or power-on reset) pin input, the processor chip transitions to the reset state 981. When RESET # 952 is negated, the operation transits to the normal operation 982. Transition from this state to the low-consumption operation mode.

遷移の方法には２通りある。一つは命令による遷移である。これはＣＰＵ９７
１がスリープ命令を実行することにより遷移する。スリープ命令実行時にモード
レジスタを設定して、スリープ９８３、ディープスリープ９８４、スタンバイ９
８５を選択でき、それぞれのモードに遷移できる。各モードから通常動作モード
９８２への復帰は、割り込み９５８である。 There are two transition methods. One is a transition by an instruction. This is CPU97
1 transitions by executing a sleep instruction. The mode register is set when the sleep instruction is executed, and sleep 983, deep sleep 984, standby 9
85 can be selected, and the mode can be changed. The return from each mode to the normal operation mode 982 is an interrupt 958.

もう一つの遷移方法は、ＨＡＲＤＳＴＢ＃９５１ピンによる遷移である。この
ピンがアサートされると、ハードウエアスタンバイ状態９８６に遷移する。この
状態はスタンバイ９８５と同様に全てのクロックが停止し、基板バイアス制御も
行なわれている状態である。 Another transition method is a transition by the HARDSTB # 951 pin. When this pin is asserted, it transitions to the hardware standby state 986. This state is a state in which all the clocks are stopped and the substrate bias control is performed as in the standby 985.

このモードで、入出力バッファをハイインピーダンスにすれば、３．３Ｖ系の
回路も貫通電流の流れるトランジスタがなくなりＩＤＤＱの測定が可能になる。 In this mode, if the input / output buffer is set to high impedance, the 3.3V circuit also has no through current flowing transistor, and IDDQ can be measured.

また、３．３Ｖ系に置かれたＲＴＣ回路の入力バッファを固定すれば、ＲＴＣ
回路以外の電源をオフした場合にも、ＲＴＣ回路の入力信号がフローティング（
中間レベル）にならないので、ＲＴＣ回路の誤動作を防止でき、ＲＴＣ回路のみ
動作させることが可能である。 If the input buffer of the RTC circuit placed in the 3.3V system is fixed, the RTC
Even when the power supply other than the circuit is turned off, the input signal of the RTC circuit is floating (
Therefore, the malfunction of the RTC circuit can be prevented and only the RTC circuit can be operated.

次にハードウエアスタンバイの応用例を説明する。   Next, an application example of hardware standby will be described.

図１４にハードウエアスタンバイを適用してプロセッサチップ９０１の電源９
０４（バッテリ）を交換可能にするプロセッサチップ９０１の構成と電源制御回
路の構成を示す。 Applying hardware standby to FIG. 14, the power supply 9 of the processor chip 901
The configuration of the processor chip 901 and the configuration of the power supply control circuit that make 04 (battery) replaceable are shown.

プロセッサチップ９０１は１．８Ｖで動作する１．８Ｖ領域回路９３０と３．
３Ｖで動作する３．３Ｖ領域回路９３１から構成されている。１．８Ｖ領域回路
９３０はプロセッサ主回路９０２と３．３Ｖから１．８Ｖにレベル変換するレベ
ルダウン回路９０５、９０６から構成されている。３．３Ｖ領域の回路９３１は
基板バイアス発生回路９０３、クロック発振回路９０８、ＩＯ回路９０９、動作
モード制御部９１３、ＲＴＣ回路９１４および１．８Ｖから３．３Ｖにレベル変
換するレベルアップ回路９０４、９１０、３．３Ｖから１．８Ｖへの信号を固定
する出力固定回路９０７、９１１から構成されている。 The processor chip 901 includes a 1.8V area circuit 930 that operates at 1.8V and 3.
It is composed of a 3.3V area circuit 931 that operates at 3V. The 1.8V area circuit 930 includes a processor main circuit 902 and level down circuits 905 and 906 for level conversion from 3.3V to 1.8V. The circuit 931 in the 3.3V region includes a substrate bias generation circuit 903, a clock oscillation circuit 908, an IO circuit 909, an operation mode control unit 913, an RTC circuit 914, and level-up circuits 904 and 910 for converting the level from 1.8V to 3.3V. It is composed of output fixing circuits 907 and 911 for fixing a signal from 3.3V to 1.8V.

電源系の制御回路としては、電源９０４、電源監視回路９２１、表示器９２２
、１．８Ｖ系の電圧を生成する電圧生成回路９２０がある。 The power supply system control circuit includes a power supply 904, a power supply monitoring circuit 921, and a display 922.
There is a voltage generation circuit 920 that generates a 1.8V system voltage.

以下動作を説明する。プロセッサチップ９０１が、通常動作モード９８２の時
は、基板バイアス発生回路９０３は、基板バイアスを引かずに通常の基板レベル
（例えばＰＭＯＳについてはＶＤＤ電位、ＮＭＯＳについてはＶＳＳ電位）を保
持している。クロック発振回路９０８はＰＬＬ（フェイズロックドループ）等か
らなり、内部動作用のクロックを生成して、出力固定回路９０７、レベルダウン
回路９０５を介してプロセッサ主回路９０２へ送る。ＩＯ回路９０９は、外部か
らの信号を取り込み、出力固定回路９０７、レベルダウン回路９０５を介してプ
ロセッサ主回路９０２へ送る。また、プロセッサ主回路９０２からの信号をレベ
ルアップ回路９０４を介して外部へ信号を出力する。ＲＴＣ回路９１４は、３．
３Ｖで動作し、レベルアップ回路９１０を介して、プロセッサ主回路９０２から
制御信号を受け取り、レベルダウン回路９０６、出力固定回路９１１を介して、
プロセッサ主回路９０２に制御信号を送信する。動作モード制御部９１３は、特
に基板バイアス発生回路９０３の制御を行なう。 The operation will be described below. When the processor chip 901 is in the normal operation mode 982, the substrate bias generation circuit 903 holds a normal substrate level (for example, VDD potential for PMOS and VSS potential for NMOS) without pulling the substrate bias. The clock oscillation circuit 908 is composed of a PLL (phase locked loop) or the like, generates a clock for internal operation, and sends it to the processor main circuit 902 via the output fixing circuit 907 and the level down circuit 905. The IO circuit 909 takes in an external signal and sends it to the processor main circuit 902 via the output fixing circuit 907 and the level down circuit 905. Further, a signal from the processor main circuit 902 is output to the outside via the level-up circuit 904. The RTC circuit 914 includes:
It operates at 3V, receives a control signal from the processor main circuit 902 via the level-up circuit 910, and passes through the level-down circuit 906 and the output fixing circuit 911.
A control signal is transmitted to the processor main circuit 902. The operation mode control unit 913 particularly controls the substrate bias generation circuit 903.

電源監視回路９２１は、電源９０４の電圧レベルを監視する。電圧レベルが所
定のレベルより下がる（バッテリが切れている状態を検出）とＨＡＲＤＳＴＢ＃
９５１をローレベルにする。同時に表示器９２２にバッテリ切れのアラームを表
示し、利用者に知らせる。電圧レベルが下がった状態でも電圧保持回路９２３は
、所定の期間（数分間から数時間）電圧レベルを保持できる。この期間に利用者
は、電源９０４を交換できる。 The power monitoring circuit 921 monitors the voltage level of the power source 904. HARDSTB # when the voltage level drops below a predetermined level (detects a dead battery)
951 is set to low level. At the same time, a battery low alarm is displayed on the display 922 to inform the user. Even when the voltage level is lowered, the voltage holding circuit 923 can hold the voltage level for a predetermined period (several minutes to several hours). During this period, the user can replace the power supply 904.

図１５を用いて、以下、電源交換シーケンスに関して、説明する。
（１）ＨＡＲＤＳＴＢ＃９５１がローレベルになることにより、動作モードはハ
ードウエアスタンバイ状態９８６に入る。ここで、動作モード制御部９１３から
１．８Ｖ信号固定９５３を出力し、３．３Ｖから１．８Ｖへの信号を固定し、１
．８Ｖ系のクロックも停止させる。これにより、基板バイアスを引いた時も、１
．８Ｖ系の信号が動作しないので、基板バイアスを引いている状態（ＭＯＳトラ
ンジスタのしきい値電圧が高くなり、その動作速度が遅くなっている状態で、基
板電位が不安定な状態）での１．８Ｖ系の回路の誤動作を防止する。この状態で
、基板バイアス生成回路９０３に基板バイアス制御開始信号９５５を出力する。
（２）その後、１．８Ｖ信号固定９５３のタイミングに基づいて、基板バイアス
生成回路９０３に基板バイアス制御開始信号９５５を出力する。信号固定９５３
と基板バイアス制御開始９５５の間には、実際に信号が固定されて、１．８Ｖ領
域への信号の供給が停止するまでの時間差が設定されている。この時間差はＲＴ
Ｃ回路９１４のＲＴＣクロックに基づいたタイマーで測定することができる。
（３）基板バイアス制御開始信号９５５を受けて、基板バイアス発生回路９０３
は１．８Ｖ系の基板の基板バイアスを引き始める。基板バイアスを引いている期
間は、基板バイアス制御中９５６信号を動作モード制御部９１３へ返す。
（４）基板バイアスを引いている状態では、プロセッサ主回路９０２は動作しな
い。さらに、リーク電流も少ないので、電流の消費量は少ない。これにより、電
圧保持回路９２３の保持時間も長くなる。
（５）この状態で電源９０４を交換する。
（６）電源交換後は、電源電圧が正常のレベルに戻るので、ＨＡＲＤＳＴＢ＃９
５１がハイレベルに戻る。
（７）その後、パワーオンリセット回路が動作し、ＲＥＳＥＴ＃９５２が入力さ
れる。このリセット入力により、動作モード制御部９１３から出力している基板
バイアス制御開始信号９５５が解除される。
（８）基板バイアス制御開始信号９５５の解除を受けて、基板バイアス発生回路
９０３は１．８Ｖ系の基板の基板バイアスを動作状態の電位（例えばＰＭＯＳに
ついてはＶＤＤ電位、ＮＭＯＳについてはＶＳＳ電位）に戻し始める。基板バイ
アスの回復まで所定の時間が必要であり、基板バイアスを戻し終わると基板バイ
アス制御中信号９５６の解除により動作モード制御部９１３へそれを通知する。
（９）基板バイアス制御中信号９５６の解除を受けて、動作モード制御部９１３
から出力している１．８Ｖ信号固定９５３が解除され、プロセッサ主回路９０２
等の１．８Ｖ系の回路に信号が入力される。
（１０）リセット状態９８１が終了後、通常状態９８２に入り、プロセッサ主回
路９０２は通常の動作を開始する。 Hereinafter, the power supply replacement sequence will be described with reference to FIG.
(1) When HARDSTB # 951 goes low, the operation mode enters the hardware standby state 986. Here, a 1.8V signal fixing 953 is output from the operation mode control unit 913, and a signal from 3.3V to 1.8V is fixed.
. The 8V clock is also stopped. As a result, even when the substrate bias is pulled, 1
. Since the 8V system signal does not operate, 1 in the state where the substrate bias is pulled (the threshold voltage of the MOS transistor is high and the operation speed is slow and the substrate potential is unstable). Prevents malfunction of 8V circuit. In this state, a substrate bias control start signal 955 is output to the substrate bias generation circuit 903.
(2) Thereafter, a substrate bias control start signal 955 is output to the substrate bias generation circuit 903 based on the timing of the 1.8V signal fixing 953. Signal fixing 953
And the substrate bias control start 955, a time difference is set until the signal is actually fixed and the supply of the signal to the 1.8V region is stopped. This time difference is RT
Measurement can be performed with a timer based on the RTC clock of the C circuit 914.
(3) Upon receiving the substrate bias control start signal 955, the substrate bias generation circuit 903
Begins pulling the substrate bias of the 1.8V substrate. During the period when the substrate bias is being pulled, the 956 signal during substrate bias control is returned to the operation mode control unit 913.
(4) The processor main circuit 902 does not operate when the substrate bias is being pulled. Further, since the leakage current is small, the current consumption is small. As a result, the holding time of the voltage holding circuit 923 also becomes longer.
(5) Replace the power supply 904 in this state.
(6) Since the power supply voltage returns to a normal level after the power supply is replaced, HARDSTB # 9
51 returns to the high level.
(7) Thereafter, the power-on reset circuit operates and RESET # 952 is input. By this reset input, the substrate bias control start signal 955 output from the operation mode control unit 913 is canceled.
(8) In response to the release of the substrate bias control start signal 955, the substrate bias generation circuit 903 changes the substrate bias of the 1.8V system substrate to the operating state potential (for example, VDD potential for PMOS and VSS potential for NMOS). Start returning. A predetermined time is required until the substrate bias is recovered, and when the substrate bias is returned, the operation mode control unit 913 is notified of this by releasing the substrate bias control signal 956.
(9) In response to the cancellation of the substrate bias control signal 956, the operation mode control unit 913
The 1.8V signal fixing 953 output from the processor main circuit 902 is released.
A signal is input to a 1.8V circuit such as the above.
(10) After the reset state 981 ends, the normal state 982 is entered and the processor main circuit 902 starts normal operation.

以上のようにハードウエアスタンバイによる低消費電力モードを利用して、電
源９０４の交換が可能になる。 As described above, the power supply 904 can be replaced using the low power consumption mode by the hardware standby.

次にハードウエアスタンバイの第２の応用例を説明する。   Next, a second application example of hardware standby will be described.

図１６にＲＴＣ電源バックアップモードを実現する構成例を示す。ＲＴＣ回路
９１４は、リアルタイムカウンタと呼ばれ、時計やカレンダの機能を実現するも
のである。このため、常時動作していないと時計の機能を実現できない。電源９
０４が遮断されてもＲＴＣ回路９１４は動作している必要がある。 FIG. 16 shows a configuration example for realizing the RTC power backup mode. The RTC circuit 914 is called a real-time counter, and realizes a clock and calendar function. For this reason, the function of the watch cannot be realized unless it is always operating. Power supply 9
Even when 04 is cut off, the RTC circuit 914 needs to operate.

ここで示す実施例では、ＲＴＣ電源バックアップモードを実現するために、３
．３Ｖ領域が通常の３．３Ｖ領域９９１とＲＴＣの３．３Ｖで動作する領域９９
２に分けている。また、ＲＴＣの３．３Ｖ領域９９２では、入力回路に入力固定
回路９１２、および入力固定レベルアップ回路９６０が付加されており、他の電
源（１．８Ｖ、通常の３．３Ｖの電源）が遮断されている状態で、入力信号がフ
ローティングになってもＲＴＣの３．３Ｖで動作する領域９９２には、中間レベ
ルの信号が伝達しないようになっていて、誤動作を防止している。 In the embodiment shown here, in order to realize the RTC power supply backup mode, 3
. The 3V region is a normal 3.3V region 991 and a region 99 operating at 3.3V of the RTC.
Divided into two. In the 3.3 V region 992 of the RTC, an input fixing circuit 912 and an input fixing level-up circuit 960 are added to the input circuit, and other power sources (1.8 V, normal 3.3 V power source) are cut off. In this state, even if the input signal becomes floating, an intermediate level signal is not transmitted to the region 992 that operates at 3.3 V of the RTC to prevent malfunction.

電源系の制御回路としては、電源９０４、電源監視回路９２１、表示器９２２
、１．８Ｖ系の電圧を生成する電圧生成回路９２０に加えて、バックアップ電池
９６２、ダイオード９６３、９６４がある。 The power supply system control circuit includes a power supply 904, a power supply monitoring circuit 921, and a display 922.
In addition to the voltage generation circuit 920 that generates a 1.8V system voltage, there are a backup battery 962 and diodes 963 and 964.

以下動作を説明する。通常動作モード９８２の時は、基板バイアス発生回路９
０３は、基板バイアスを引かずに通常の基板レベルを保持している。クロック発
振回路９０８はＰＬＬ（フェイズロックドループ）等からなり、内部動作用のク
ロックを生成して、出力固定回路９０７、レベルダウン回路９０５を介してプロ
セッサ主回路９０２へ送る。ＩＯ回路９０９は、外部から信号を取り込み、出力
固定回路９０７、レベルダウン回路９０５を介してプロセッサ主回路９０２へ送
る。また、プロセッサ主回路９０２からの信号をレベルアップ回路９０４を介し
て外部へ信号を出力する。ＲＴＣ回路９１４は、３．３Ｖで動作し、入力固定レ
ベルアップ回路９６０を介してプロセッサ主回路９０２から制御信号を受け取り
、レベルダウン回路９０６、出力固定回路９１１を介して、プロセッサ主回路９
０２に制御信号を送信する。動作モード制御部９１３は、入力固定回路９１２を
介して、制御信号を受け取り、特に基板バイアス発生回路９０３の制御を行なう
。 The operation will be described below. In the normal operation mode 982, the substrate bias generation circuit 9
03 holds the normal substrate level without pulling the substrate bias. The clock oscillation circuit 908 is composed of a PLL (phase locked loop) or the like, generates a clock for internal operation, and sends it to the processor main circuit 902 via the output fixing circuit 907 and the level down circuit 905. The IO circuit 909 takes in a signal from outside and sends it to the processor main circuit 902 via the output fixing circuit 907 and the level down circuit 905. Further, a signal from the processor main circuit 902 is output to the outside via the level-up circuit 904. The RTC circuit 914 operates at 3.3 V, receives a control signal from the processor main circuit 902 via the input fixed level up circuit 960, and receives the control signal from the processor main circuit 9 via the level down circuit 906 and the output fixing circuit 911.
A control signal is transmitted to 02. The operation mode control unit 913 receives a control signal via the input fixing circuit 912 and controls the substrate bias generation circuit 903 in particular.

電源監視回路９２１は、電源９０４の電圧レベルを監視する。電圧レベルが所
定のレベルより下がる（バッテリが切れている状態を検出）とＨＡＲＤＳＴＢ＃
９５１をローレベルにし、ＲＴＣ３．３Ｖ領域９９２の入力を固定し、ＲＴＣ回
路９１４の誤動作を防止する。同時に表示器９２２にバッテリ切れのアラームを
表示する。この後、電圧レベルが下がり続けて、３．３Ｖと１．８Ｖ系の電圧は
プロセッサチップ９０１に供給されなくなる。この時バックアップ電池９６２か
らダイオード９６３を介してＲＴＣの３．３Ｖ領域にのみ電圧（ＶＤＤ−ＲＴＣ
、ＶＳＳ−ＲＴＣ）が供給され、電源９０４がなくても、ＲＴＣ回路９１４（カ
レンダ用カウンタ回路）のみ正常に動作する。ダイオード９６４はＲＴＣ回路９
１４以外に電流が流れるのを防止する。 The power monitoring circuit 921 monitors the voltage level of the power source 904. HARDSTB # when the voltage level drops below a predetermined level (detects a dead battery)
951 is set to a low level, the input of the RTC 3.3V region 992 is fixed, and malfunction of the RTC circuit 914 is prevented. At the same time, a battery low alarm is displayed on the display 922. Thereafter, the voltage level continues to decrease, and 3.3V and 1.8V voltages are not supplied to the processor chip 901. At this time, the voltage (VDD−RTC) is supplied only from the backup battery 962 to the 3.3 V region of the RTC via the diode 963.
, VSS-RTC) and the RTC circuit 914 (calendar counter circuit) operates normally without the power supply 904. The diode 964 is an RTC circuit 9
Current other than 14 is prevented from flowing.

図１７を用いて、ＲＴＣ電源バックアップシーケンスに関して、詳細に説明す
る。
（１）ＨＡＲＤＳＴＢ＃９５１がローレベルになることにより、動作モードはハ
ードウエアスタンバイ状態９８６に入る。ここで、動作モード制御部９１３から
１．８Ｖ信号固定９５３を出力し、３．３Ｖから１．８Ｖへの信号を固定し、１
．８Ｖ系のクロックも停止させる。これにより、基板バイアスを引いた時も、１
．８Ｖ系の信号が動作しないので、基板バイアスを引いている状態での１．８Ｖ
系の回路の誤動作を防止する。同時にＲＴＣ回路９１４への入力固定信号９５４
を出力し入力信号を固定する。これにより他の電源が遮断されたときに、ＲＴＣ
回路９１４に不安定な中間レベルの信号が入るのを防ぐ。
（２）その後、１．８Ｖ信号固定９５３のタイミングに基づいて、基板バイアス
生成回路９０３に基板バイアス制御開始信号９５５を出力する。信号固定９５３
と基板バイアス制御開始９５５の間には、実際に信号が固定されて、１．８Ｖ領
域への信号の供給が停止するまでの時間差が設定されている。この時間差はＲＴ
Ｃ回路９１４のＲＴＣクロックに基づいたタイマーで測定することができる。
（３）基板バイアス制御開始信号９５５を受けて、基板バイアス発生回路９０３
は１．８Ｖ系の基板の基板バイアスを引き始める。基板バイアスを引いている期
間は、基板バイアス制御中９５６信号を動作モード制御部９１３へ返す。
（４）基板バイアスを引いている状態では、プロセッサ主回路９０２は動作しな
い。さらに、リーク電流も少ないので、電流の消費量は少ない。
（５）電源９０４の遮断期間は長くてもよい。また、電源９０４の交換ができる
。
（６）電源９０４遮断からの復帰後（または電源９０４交換後）は、電源電圧が
正常のレベルに戻るので、ＨＡＲＤＳＴＢ＃９５１がハイレベルに戻る。
（７）その後、パワーオンリセット回路が動作し、ＲＥＳＥＴ＃９５２が入力さ
れる。このリセット入力により、基板バイアス制御開始信号９５５が解除される
。
（８）基板バイアス制御開始信号９５５の解除を受けて、基板バイアス発生回路
９０３は１．８Ｖ系の基板の基板バイアスを動作状態の電位（例えばＰＭＯＳに
ついてはＶＤＤ電位、ＮＭＯＳについてはＶＳＳ電位）に戻し始める。基板バイ
アスの回復まで所定の時間が必要であり、基板バイアスを戻し終わると基板バイ
アス制御中信号９５６の解除により動作モード制御部９１３へそれを通知する。
（９）基板バイアス制御中信号９５６の解除を受けて、動作モード制御部９１３
から出力している１．８Ｖ信号固定９５３が解除され、プロセッサ主回路９０２
等の１．８Ｖ系の回路に信号が入力される。
（１０）リセット状態９８１が終了後、通常状態９８２に入り、プロセッサ主回
路９０２は通常の動作を開始する。 The RTC power supply backup sequence will be described in detail with reference to FIG.
(1) When HARDSTB # 951 goes low, the operation mode enters the hardware standby state 986. Here, a 1.8V signal fixing 953 is output from the operation mode control unit 913, and a signal from 3.3V to 1.8V is fixed.
. The 8V clock is also stopped. As a result, even when the substrate bias is pulled, 1
. Since the 8V system signal does not operate, 1.8V with the substrate bias pulled
Prevents malfunction of system circuits. At the same time, an input fixing signal 954 to the RTC circuit 914 is used.
To fix the input signal. As a result, when other power is shut off,
An unstable intermediate level signal is prevented from entering the circuit 914.
(2) Thereafter, a substrate bias control start signal 955 is output to the substrate bias generation circuit 903 based on the timing of the 1.8V signal fixing 953. Signal fixing 953
And the substrate bias control start 955, a time difference is set until the signal is actually fixed and the supply of the signal to the 1.8V region is stopped. This time difference is RT
Measurement can be performed with a timer based on the RTC clock of the C circuit 914.
(3) Upon receiving the substrate bias control start signal 955, the substrate bias generation circuit 903
Begins pulling the substrate bias of the 1.8V substrate. During the period when the substrate bias is being pulled, the 956 signal during substrate bias control is returned to the operation mode control unit 913.
(4) The processor main circuit 902 does not operate when the substrate bias is being pulled. Further, since the leakage current is small, the current consumption is small.
(5) The interruption period of the power supply 904 may be long. Further, the power source 904 can be replaced.
(6) After the power supply 904 is shut off (or after the power supply 904 is replaced), the power supply voltage returns to the normal level, so that HARDSTB # 951 returns to the high level.
(7) Thereafter, the power-on reset circuit operates and RESET # 952 is input. The substrate bias control start signal 955 is canceled by this reset input.
(8) In response to the release of the substrate bias control start signal 955, the substrate bias generation circuit 903 changes the substrate bias of the 1.8V system substrate to the operating state potential (for example, VDD potential for PMOS and VSS potential for NMOS). Start returning. A predetermined time is required until the substrate bias is recovered, and when the substrate bias is returned, the operation mode control unit 913 is notified of this by releasing the substrate bias control signal 956.
(9) In response to the cancellation of the substrate bias control signal 956, the operation mode control unit 913
The 1.8V signal fixing 953 output from the processor main circuit 902 is released.
A signal is input to a 1.8V circuit such as the above.
(10) After the reset state 981 ends, the normal state 982 is entered and the processor main circuit 902 starts normal operation.

上記シーケンスで、電源９０４に電源スイッチを設けて、電源オフの期間にＲ
ＴＣ回路９１４のみ動作させることも可能である。 In the above sequence, the power switch 904 is provided with a power switch, and R is turned off during the power-off period.
Only the TC circuit 914 can be operated.

以上のようにハードウエアスタンバイを利用して、ＲＴＣ回路９１４のみ電池
バックアップして動作させることが可能になる。 As described above, only the RTC circuit 914 can be operated with battery backup using the hardware standby.

図１８に通常のスリープ命令９５９を使用して、スタンバイ状態９８５に入り
、割り込み信号９５８で通常状態９８２に復帰するシーケンスを説明する。
（１）スリープ命令９５９により、動作モードはスタンバイ状態９８５に入る。
ここで、動作モード制御部９１３から１．８Ｖ信号固定９５３を出力し、３．３
Ｖから１．８Ｖへの信号を固定し、１．８Ｖ系のクロックも停止させる。これに
より、基板バイアスを引いた時の１．８Ｖ系の回路の誤動作を防止する。
（２）その後、１．８Ｖ信号固定９５３のタイミングに基づいて、基板バイアス
生成回路９０３に基板バイアス制御開始信号９５５を出力する。信号固定９５３
と基板バイアス制御開始９５５の間には、実際に信号が固定されて、１．８Ｖ領
域への信号の供給が停止するまでの時間差が設定されている。この時間差はＲＴ
Ｃ回路９１４のＲＴＣクロックに基づいたタイマーで測定することができる。
（３）基板バイアス制御開始信号９５５を受けて、基板バイアス発生回路９０３
は１．８Ｖ系の基板の基板バイアスを引き始める。基板バイアスを引いている期
間は、基板バイアス制御中９５６信号を動作モード制御部９１３へ返す。
（４）基板バイアスを引いている状態では、プロセッサ主回路９０２は動作しな
い。さらに、リーク電流も少ないので、電流の消費量は少ない。
（５）この状態で、制御信号９５７（外部ピン）からＩＯ回路９０９を介して、
割り込み信号９５８を受け付けると、動作モード制御部９１３は、基板バイアス
制御開始信号９５５を解除する。
（６）基板バイアス制御開始信号９５５の解除を受けて、基板バイアス発生回路
９０３は１．８Ｖ系の基板の基板バイアスを動作状態の電位（例えばＰＭＯＳに
ついてはＶＤＤ電位、ＮＭＯＳについてはＶＳＳ電位）に戻し始める。基板バイ
アスの回復まで所定の時間が必要であり、基板バイアスを戻し終わると基板バイ
アス制御中信号９５６の解除により動作モード制御部９１３へそれを通知する。
（７）基板バイアス制御中信号９５６の解除を受けて、動作モード制御部９１３
は、１．８Ｖ信号固定９５３を解除する。基板バイアス制御中信号が解除されて
から１．８Ｖ信号固定９５３を解除することにより、１．８Ｖ系の回路が誤動作
するのを防いでいる。
（５）プロセッサ主回路９０２等の１．８Ｖ系の回路に信号が入力され、通常状
態９８２に入り、プロセッサ主回路９０２は通常の動作を開始する。 FIG. 18 illustrates a sequence for entering the standby state 985 using the normal sleep instruction 959 and returning to the normal state 982 with the interrupt signal 958.
(1) The sleep mode 959 causes the operation mode to enter the standby state 985.
Here, 1.8 V signal fixing 953 is output from the operation mode control unit 913, and 3.3.
The signal from V to 1.8V is fixed, and the 1.8V system clock is also stopped. This prevents a malfunction of the 1.8V circuit when the substrate bias is pulled.
(2) Thereafter, a substrate bias control start signal 955 is output to the substrate bias generation circuit 903 based on the timing of the 1.8V signal fixing 953. Signal fixing 953
And the substrate bias control start 955, a time difference is set until the signal is actually fixed and the supply of the signal to the 1.8V region is stopped. This time difference is RT
Measurement can be performed with a timer based on the RTC clock of the C circuit 914.
(3) Upon receiving the substrate bias control start signal 955, the substrate bias generation circuit 903
Begins pulling the substrate bias of the 1.8V substrate. During the period when the substrate bias is being pulled, the 956 signal during substrate bias control is returned to the operation mode control unit 913.
(4) The processor main circuit 902 does not operate when the substrate bias is being pulled. Further, since the leakage current is small, the current consumption is small.
(5) In this state, from the control signal 957 (external pin) via the IO circuit 909,
When receiving the interrupt signal 958, the operation mode control unit 913 releases the substrate bias control start signal 955.
(6) In response to the cancellation of the substrate bias control start signal 955, the substrate bias generation circuit 903 changes the substrate bias of the 1.8V system substrate to the operating state potential (for example, VDD potential for PMOS and VSS potential for NMOS). Start returning. A predetermined time is required until the substrate bias is recovered, and when the substrate bias is returned, the operation mode control unit 913 is notified of this by releasing the substrate bias control signal 956.
(7) Upon receiving the cancellation of the substrate bias controlling signal 956, the operation mode control unit 913
Cancels the 1.8V signal fixing 953. By canceling the 1.8V signal fixing 953 after the substrate bias control signal is canceled, the 1.8V circuit is prevented from malfunctioning.
(5) A signal is input to a 1.8V system circuit such as the processor main circuit 902 and the normal state 982 is entered, and the processor main circuit 902 starts normal operation.

以上により、プロセッサチップ９０１は低消費電力モードに入り、割り込みに
より復帰できる。 As described above, the processor chip 901 enters the low power consumption mode and can be restored by an interrupt.

図１９に通常のスリープ命令９５９を使用して、スタンバイ状態９８５に入り
、ＲＥＳＥＴ＃９５２で通常状態９８２に復帰するシーケンスを説明する。
（１）スリープ命令９５９により、動作モードはスタンバイ状態９８５に入る。
ここで、動作モード制御部９１３から１．８Ｖ信号固定９５３を出力し、３．３
Ｖから１．８Ｖへの信号を固定し、１．８Ｖ系のクロックも停止させる。これに
より、基板バイアスを引いた時の１．８Ｖ系の回路の誤動作を防止する。 FIG. 19 illustrates a sequence in which the normal sleep instruction 959 is used to enter the standby state 985 and return to the normal state 982 by RESET # 952.
(1) The sleep mode 959 causes the operation mode to enter the standby state 985.
Here, 1.8 V signal fixing 953 is output from the operation mode control unit 913, and 3.3.
The signal from V to 1.8V is fixed, and the 1.8V system clock is also stopped. This prevents a malfunction of the 1.8V circuit when the substrate bias is pulled.

その後、１．８Ｖ信号固定９５３により信号固定が完了したことを計測し、基
板バイアス生成回路９０３に基板バイアス制御開始信号９５５を出力する。
（２）基板バイアス制御開始信号９５５を受けて、基板バイアス発生回路９０３
は１．８Ｖ系の基板の基板バイアスを引き始める。基板バイアスを引いている期
間は、基板バイアス制御中９５６信号を動作モード制御部９１３へ返す。
（３）基板バイアスを引いている状態では、プロセッサ主回路９０２は動作しな
い。さらに、リーク電流も少ないので、電流の消費量は少ない。
（４）この状態で動作モード制御部９１３は、ＲＥＳＥＴ＃９５２を受け付けて
、基板バイアス制御開始信号９５５を解除する。
（５）基板バイアス制御開始信号９５５の解除を受けて、基板バイアス発生回路
９０３は１．８Ｖ系の基板の基板バイアスを動作状態の電位に戻し始める。基板
バイアスを戻し終わると、基板バイアス制御中信号９５６を用いて動作モード制
御部９１３へ知らせる。
（６）この解除信号を受けて、１．８Ｖ信号固定９５３を解除する。
（７）リセット状態９８１が終了後、プロセッサ主回路９０２等の１．８Ｖ系の
回路に信号が入力され、通常状態９８２に入り、プロセッサ主回路９０２は通常
の動作を開始する。 Thereafter, the 1.8 V signal fixing 953 measures the completion of signal fixing, and outputs a substrate bias control start signal 955 to the substrate bias generating circuit 903.
(2) Upon receiving the substrate bias control start signal 955, the substrate bias generation circuit 903
Begins pulling the substrate bias of the 1.8V substrate. During the period when the substrate bias is being pulled, the 956 signal during substrate bias control is returned to the operation mode control unit 913.
(3) The processor main circuit 902 does not operate when the substrate bias is being pulled. Further, since the leakage current is small, the current consumption is small.
(4) In this state, the operation mode control unit 913 receives RESET # 952 and cancels the substrate bias control start signal 955.
(5) In response to the cancellation of the substrate bias control start signal 955, the substrate bias generation circuit 903 starts returning the substrate bias of the 1.8V substrate to the operating potential. When the substrate bias is returned, the operation mode control unit 913 is notified using the substrate bias control signal 956.
(6) Upon receiving this release signal, the 1.8V signal fixing 953 is released.
(7) After the reset state 981 is completed, a signal is input to a 1.8V system circuit such as the processor main circuit 902, the normal state 982 is entered, and the processor main circuit 902 starts normal operation.

以上により、プロセッサチップ９０１は低消費電力モードに入り、リセットに
より復帰できる。 As described above, the processor chip 901 enters the low power consumption mode and can be restored by reset.

以上で説明したように、プロセッサチップ９０１は１．８Ｖが電源電圧として
供給されている部分と、３．３Ｖが電源電圧として供給されている部分がある。
１．８Ｖが供給されている部分としては、例えばプロセッサ主回路９０２等があ
る。この部分は回路規模が大きく、さらに高速に動作させる必要がある部分であ
る。回路規模が大きくかつ高速動作が要求されることからこの部分の消費電力が
大きくなる。本実施例では、この消費電力を削減するために電源電圧を下げてい
る。 As described above, the processor chip 901 has a portion where 1.8V is supplied as the power supply voltage and a portion where 3.3V is supplied as the power supply voltage.
An example of the portion to which 1.8V is supplied includes a processor main circuit 902. This part has a large circuit scale and is required to be operated at a higher speed. Since the circuit scale is large and high-speed operation is required, the power consumption of this portion increases. In this embodiment, the power supply voltage is lowered to reduce this power consumption.

また、電源電圧を低く（例えば１．８Ｖ）すると動作速度が遅くなるので、Ｍ
ＯＳトランジスタのしきい値電圧を低く（例えばＶｔｈ＜０．４Ｖ程度）してい
る。さらに本実施例では、この低いしきい値化によるサブスレッショルドリーク
電流を削減するために基板電圧制御を行う。 Also, if the power supply voltage is lowered (for example, 1.8 V), the operation speed becomes slower.
The threshold voltage of the OS transistor is lowered (for example, about Vth <0.4V). Further, in this embodiment, the substrate voltage is controlled in order to reduce the subthreshold leakage current due to the low threshold value.

一方、３．３Ｖが電源電圧として供給されている部分は例えばＲＴＣ回路９１
４がある。これらの回路は小規模で低速動作であるから、消費電力が小さい。よ
って、このような回路ブロックは電源電圧を低くする必要がない。例えば、Ｖｔ
ｈ＞０．５Ｖ程度に設定できる。ＭＯＳトランジスタの閾値を低くする必要がな
いことから、サブスレッショルドリーク電流を削減するため基板制御による電流
対策の必要がないという利点がある。 On the other hand, the portion to which 3.3V is supplied as the power supply voltage is, for example, the RTC circuit 91.
There are four. Since these circuits are small and operate at low speed, power consumption is small. Therefore, such a circuit block does not need to have a low power supply voltage. For example, Vt
h> about 0.5V can be set. Since there is no need to lower the threshold value of the MOS transistor, there is an advantage that there is no need for current countermeasures by substrate control in order to reduce the subthreshold leakage current.

本実施例のプロセッサチップ９０１はこの両者の電源電圧を使い分けている。
すなわち、大規模高速動作が必要な部分は低電圧低しきい値ＭＯＳを基板制御し
て使用し、高電圧高しきい値ＭＯＳを基板制御無しで使用している。しきい値の
異なるＭＯＳトランジスタを作る方法は特に限定しないが、チャネルインプラ量
を変えることで実現できる。また、ゲート酸化膜の厚さを変えることでも実現で
きる。後者の場合、ＭＯＳトランジスタの構成を酸化膜厚を厚くすることでしき
い値が大きくなるようにすればよい。高いしきい値ＭＯＳは高電圧で動作させる
ので酸化膜厚を厚くする必要があるからである。酸化膜を厚くすることでしきい
値を高くできればプロセスを簡略化できる。 The processor chip 901 of this embodiment uses both power supply voltages properly.
That is, a portion requiring a large-scale high-speed operation uses a low voltage low threshold MOS under substrate control, and uses a high voltage high threshold MOS without substrate control. A method for manufacturing MOS transistors having different threshold values is not particularly limited, but can be realized by changing the channel implantation amount. It can also be realized by changing the thickness of the gate oxide film. In the latter case, the threshold value may be increased by increasing the oxide film thickness in the configuration of the MOS transistor. This is because a high threshold MOS is operated at a high voltage, so that it is necessary to increase the oxide film thickness. If the threshold can be increased by increasing the thickness of the oxide film, the process can be simplified.

さらに、入出力回路９０９は外部信号振幅３．３Ｖを送受信する必要があるこ
とから、高電圧しきい値ＭＯＳと同じＭＯＳトランジスタを用いると、プロセス
を共通化でき望ましい。 Furthermore, since the input / output circuit 909 needs to transmit and receive an external signal amplitude of 3.3 V, it is preferable to use the same MOS transistor as the high voltage threshold MOS because the process can be shared.

本発明の第１の実施例におけるプロセッサ・チップのプロック図である。1 is a block diagram of a processor chip in a first embodiment of the present invention. FIG. 基板バイアス制御に用いる一般的なデバイス構造を示す断面図である。It is sectional drawing which shows the general device structure used for substrate bias control. 本発明の第１の実施例におけるデバイス構造を示す断面図である。It is sectional drawing which shows the device structure in 1st Example of this invention. 本発明の第１の実施例における動作の説明に用いるフローチャートである。It is a flowchart used for description of the operation | movement in 1st Example of this invention. 本発明の第２の実施例におけるプロセッサ・チップのプロック図である。It is a block diagram of a processor chip in the second embodiment of the present invention. 本発明の第３の実施例におけるプロセッサ・チップのプロック図である。It is a block diagram of the processor chip in the 3rd example of the present invention. 本発明の第４の実施例におけるプロセッサ・チップのプロック図である。It is a block diagram of a processor chip in the 4th example of the present invention. 本発明の第５の実施例におけるプロセッサ・チップのプロック図である。FIG. 10 is a block diagram of a processor chip in a fifth embodiment of the present invention. 本発明の動作モードと基板バイアス制御の関係を説明する図である。It is a figure explaining the relationship between the operation mode of this invention, and substrate bias control. 本発明のプロセッサ主回路の構成を説明する図である。It is a figure explaining the structure of the processor main circuit of this invention. 本発明の低消費電力モードを説明する図である。It is a figure explaining the low power consumption mode of this invention. 本発明のスリープとディープスリープを説明する図である。It is a figure explaining the sleep and deep sleep of this invention. 本発明の動作モードの遷移図である。It is a transition diagram of the operation mode of the present invention. 本発明のプロセッサチップの構成と電源制御回路の第１の構成図である。1 is a first configuration diagram of a configuration of a processor chip and a power supply control circuit of the present invention. 本発明の電源交換のシーケンスを説明する図である。It is a figure explaining the sequence of the power supply replacement | exchange of this invention. 本発明のプロセッサチップの構成と電源制御回路の第２の構成図である。It is a 2nd block diagram of the structure of the processor chip | tip of this invention, and a power supply control circuit. 本発明のＲＴＣ電源バックアップのシーケンスを説明する図である。It is a figure explaining the sequence of the RTC power supply backup of this invention. 本発明の低消費電力モードから割り込みにて復帰するまでのシーケンスを説明する図である。It is a figure explaining the sequence until it returns by interruption from the low power consumption mode of this invention. 本発明の低消費電力モードからリセットにて復帰するまでのシーケンスを説明する図である。It is a figure explaining the sequence until it resets by reset from the low power consumption mode of this invention.

符号の説明Explanation of symbols

１０１…プロセッサ・チップ、１０２…プロセッサ主回路、１０３…動作モー
ド制御部、１０４…基板バイアス切り替え装置、１０９…タイマ、５０１…セン
サ、８０１…基板バイアス発生回路。 DESCRIPTION OF SYMBOLS 101 ... Processor chip, 102 ... Processor main circuit, 103 ... Operation mode control part, 104 ... Substrate bias switching device, 109 ... Timer, 501 ... Sensor, 801 ... Substrate bias generation circuit.

Claims (10)

少なくとも一つのＭＯＳトランジスタを含み、第１モードと第２モードとを有
する論理回路と、
上記少なくとも一つのＭＯＳトランジスタに印加する基板バイアス電圧を制御
する基板バイアス制御回路と、
上記第１モードに移行する命令の実行または上記第２モードに移行する割り込
みに応答して動作する動作モード制御部とを有し、
上記動作モード制御部は、上記命令の実行に応答して上記基板バイアス電圧を
制御し、上記第１モードにおける上記基板バイアス電圧を第１電圧に制御し、上
記割り込みに応答して上記基板バイアス電圧を制御し、上記第２モードにおける
上記基板バイアス電圧を第２電圧に制御し、上記第１電圧が印加された上記少な
くとも一つのＭＯＳトランジスタのしきい値電圧の絶対値は上記第２電圧が印加
された上記少なくとも一つのＭＯＳトランジスタのしきい値電圧の絶対値よりも
高くされ、
上記論理回路は、上記命令の実行に応答して上記論理回路の入力が変化しない
ように制御され、上記割り込み後、上記少なくとも一つのＭＯＳトランジスタに
印加される基板バイアス電圧が所定のレベルまで安定した後に動作を開始する半
導体集積回路。 A logic circuit including at least one MOS transistor and having a first mode and a second mode;
A substrate bias control circuit for controlling a substrate bias voltage applied to the at least one MOS transistor;
An operation mode control unit that operates in response to execution of an instruction to shift to the first mode or an interrupt to shift to the second mode;
The operation mode control unit controls the substrate bias voltage in response to the execution of the command, controls the substrate bias voltage in the first mode to the first voltage, and responds to the interrupt to the substrate bias voltage. The substrate bias voltage in the second mode is controlled to the second voltage, and the absolute value of the threshold voltage of the at least one MOS transistor to which the first voltage is applied is applied by the second voltage. Higher than the absolute value of the threshold voltage of the at least one MOS transistor,
The logic circuit is controlled so that the input of the logic circuit does not change in response to execution of the instruction, and after the interruption, the substrate bias voltage applied to the at least one MOS transistor is stabilized to a predetermined level. A semiconductor integrated circuit that starts operation later. 請求項１において、
上記論理回路は、上記ＭＯＳトランジスタとして第１導電型の第１ＭＯＳトラ
ンジスタと第２導電型の第２ＭＯＳトランジスタとを含み、
上記第１ＭＯＳトランジスタと上記第２ＭＯＳトランジスタとはＣＭＯＳ回路
を構成している半導体集積回路。 In claim 1,
The logic circuit includes a first conductivity type first MOS transistor and a second conductivity type second MOS transistor as the MOS transistors,
The first MOS transistor and the second MOS transistor are semiconductor integrated circuits constituting a CMOS circuit. 請求項２において、
上記半導体集積回路の基板は、第２導電型の第１半導体領域と第１導電型の第
２半導体領域と第２導電型の第３半導体領域とを有し、
上記第３半導体領域は上記第２半導体領域に形成され、上記第２半導体領域は
上記第１半導体領域に形成され、
上記第１ＭＯＳトランジスタは上記第３半導体領域に形成され、上記第２ＭＯ
Ｓトランジスタは上記第２半導体領域に形成されている半導体集積回路。 In claim 2,
The substrate of the semiconductor integrated circuit has a second conductive type first semiconductor region, a first conductive type second semiconductor region, and a second conductive type third semiconductor region,
The third semiconductor region is formed in the second semiconductor region; the second semiconductor region is formed in the first semiconductor region;
The first MOS transistor is formed in the third semiconductor region and the second MO transistor.
The S transistor is a semiconductor integrated circuit formed in the second semiconductor region. 請求項３において、
上記第１ＭＯＳトランジスタの基板バイアス電圧は上記第３半導体領域に印加
され、上記第２ＭＯＳトランジスタの基板バイアス電圧は上記第２半導体領域に
印加される半導体集積回路。 In claim 3,
A semiconductor integrated circuit in which a substrate bias voltage of the first MOS transistor is applied to the third semiconductor region, and a substrate bias voltage of the second MOS transistor is applied to the second semiconductor region. 請求項３において、
上記動作モード制御部は、上記第２半導体領域とは異なる半導体領域に形成さ
れる半導体集積回路。 In claim 3,
The operation mode control unit is a semiconductor integrated circuit formed in a semiconductor region different from the second semiconductor region. 請求項１において、
上記動作モード制御部は、上記基板バイアス電圧の安定期間として定められた
期間を計測するタイマーを含む半導体集積回路。 In claim 1,
The operation mode control unit is a semiconductor integrated circuit including a timer for measuring a period defined as a stable period of the substrate bias voltage. 請求項１において、
上記動作モード制御部は、上記少なくとも一つのＭＯＳトランジスタの基板バ
イアス電圧の安定をモニタするセンサを含む半導体集積回路。 In claim 1,
The operation mode control unit is a semiconductor integrated circuit including a sensor for monitoring stability of a substrate bias voltage of the at least one MOS transistor. 請求項１において、
上記論理回路の入力に接続された入力制御回路を有し、
上記入力制御回路は、上記命令の実行から上記論理回路の動作開始まで、上記
論理回路の入力を所定のレベルに制御する半導体集積回路。 In claim 1,
An input control circuit connected to the input of the logic circuit;
The semiconductor integrated circuit, wherein the input control circuit controls the input of the logic circuit to a predetermined level from the execution of the instruction to the start of operation of the logic circuit. 請求項５において、
上記論理回路の入力に接続された入力制御回路を有し、
上記入力制御回路は、上記命令の実行から上記論理回路の動作開始まで、上記
論理回路の入力を所定のレベルに制御し、
上記入力制御回路は、上記動作モード制御回路が構成される半導体領域に形成
される半導体集積回路。 In claim 5,
An input control circuit connected to the input of the logic circuit;
The input control circuit controls the input of the logic circuit to a predetermined level from the execution of the instruction to the start of operation of the logic circuit,
The input control circuit is a semiconductor integrated circuit formed in a semiconductor region in which the operation mode control circuit is configured. 論理回路の基板バイアス制御の移行時には、上記論理回路の入力を制御する半
導体集積回路。 A semiconductor integrated circuit that controls the input of the logic circuit when the substrate bias control of the logic circuit is shifted.

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