JP2007257739A - Nonvolatile semiconductor memory device - Google Patents
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Abstract
Description
本発明は、不揮発性半導体記憶装置に関するもので、特に、フローティングゲートと制御ゲートとを有するＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ構造の複数のメモリセルを含み、負電圧を使用する不揮発性半導体記憶装置に関する。 The present invention relates to a nonvolatile semiconductor memory device, and more particularly to a nonvolatile semiconductor memory device including a plurality of memory cells having a MOS (Metal Oxide Semiconductor) transistor structure having a floating gate and a control gate and using a negative voltage. .
従来、デジタルカメラなどに用いられるデータストレージ用のメモリとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、データの書き込みおよび消去に、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングを用いている。また、同じくＦＮトンネリングを用いてデータの書き込みおよび消去を行うメモリとして、ＮＯＲ型フラッシュメモリが知られている。 Conventionally, a NAND flash memory is known as a data storage memory used in a digital camera or the like. The NAND flash memory uses FN (Fowler-Nordheim) tunneling for writing and erasing data. Similarly, a NOR flash memory is known as a memory for writing and erasing data using FN tunneling.
さらに、近年では、ＮＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている。このフラッシュメモリは、１つのメモリセルトランジスタと１つの選択トランジスタとを含んで、１つのメモリセルが構成されている。以下では、このようなフラッシュメモリを、２Ｔｒ．フラッシュメモリと呼ぶ。 Furthermore, in recent years, a flash memory that combines the advantages of both a NOR flash memory and a NAND flash memory has been proposed. This flash memory includes one memory cell transistor and one selection transistor to constitute one memory cell. In the following, such a flash memory is referred to as 2Tr. Called flash memory.
ところで、フラッシュメモリに代表されるような、負電圧を使用する不揮発性半導体記憶装置の場合、たとえばデータの書き込みを行うプログラム（Ｐｒｇ）時には、選択セルのワード線ＷＬに正電圧ＶＰＰ＿Ｐを、基板側に負電圧ＶＰＰ＿Ｎを、それぞれ印加する。ワード線ＷＬおよび基板には、それぞれ、寄生容量が存在する（基板寄生容量＞＞ＷＬ寄生容量）。また、ワード線ＷＬと基板との間にも寄生容量が存在する。そのため、正電圧ＶＰＰ＿Ｐの立ち上げ／立ち下げ（ＤｉｓＣｈａｒｇｅ）の際、および、負電圧ＶＰＰ＿Ｎの立ち上げ／立ち下げ（ＤｉｓＣｈａｒｇｅ）の際には、ワード線ＷＬと基板との間の寄生容量により、他方の電圧が影響を受ける。 By the way, in the case of a non-volatile semiconductor memory device using a negative voltage as represented by a flash memory, for example, in a program (Prg) for writing data, the positive voltage VPP_P is applied to the word line WL of the selected cell. A negative voltage VPP_N is applied to each. The word line WL and the substrate each have a parasitic capacitance (substrate parasitic capacitance >> WL parasitic capacitance). There is also a parasitic capacitance between the word line WL and the substrate. Therefore, when the positive voltage VPP_P rises / falls (DisCharge) and when the negative voltage VPP_N rises / falls (DisCharge), the other is caused by the parasitic capacitance between the word line WL and the substrate. The voltage of is affected.
通常のＰｒｇ時においては、選択されるワード線ＷＬが１本のため、ワード線ＷＬと基板との間の寄生容量は小さく、大きな影響はない。しかし、テスト時間の短縮（コストの削減など）のため、たとえば全ワード線ＷＬを同時に選択する一括Ｐｒｇ時などの場合、ワード線ＷＬと基板との間の寄生容量が無視できなくなる。つまり、負電圧ＶＰＰ＿ＮのＤｉｓＣｈａｒｇｅの際に、正電圧ＶＰＰ＿Ｐが通常のＰｒｇ時よりも上昇する（ワード線ＷＬの寄生容量小）。正電圧ＶＰＰ＿Ｐの上昇がセルの耐圧を超える場合、セルが破壊される恐れがある。 In normal Prg, since the selected word line WL is one, the parasitic capacitance between the word line WL and the substrate is small, and there is no significant influence. However, in order to shorten the test time (cost reduction, etc.), for example, in the case of collective Prg in which all the word lines WL are simultaneously selected, the parasitic capacitance between the word line WL and the substrate cannot be ignored. That is, at the time of Discharge of the negative voltage VPP_N, the positive voltage VPP_P is higher than that at the normal Prg (the parasitic capacitance of the word line WL is small). If the increase of the positive voltage VPP_P exceeds the breakdown voltage of the cell, the cell may be destroyed.
正電圧ＶＰＰ＿Ｐの異常な上昇を防止する方法としては、負電圧ＶＰＰ＿ＮのＤｉｓＣｈａｒｇｅ電流を下げ、ＤｉｓＣｈａｒｇｅ時間を長くすることが考えられる。しかしながら、この方法の場合、トータルのＰｒｇ時間（Ｓｔａｔｅ）が長くなり、結果としてテスト時間が長くなるという問題があった。 As a method of preventing an abnormal increase in the positive voltage VPP_P, it is conceivable to decrease the DisCharge current of the negative voltage VPP_N and increase the Discharge time. However, in this method, there is a problem that the total Prg time (State) becomes long, and as a result, the test time becomes long.
なお、本発明に関連した先行技術として、電源電位発生回路の出力を所定期間放電する第２放電回路と、前記電源電位発生回路の出力を検知し、前記電源電位発生回路の出力が所定の電位よりも小さくなった場合に前記第２放電回路を停止させる第２検知回路とを備えた半導体集積回路がすでに提案されている（たとえば、特許文献１参照）。
本発明は、上記の問題点を解決すべくなされたもので、第２の電圧の立ち上げ時間を長くすることなく、第１の電圧の異常な上昇を防止でき、第１の電圧の異常な上昇によるセルの破壊を阻止することが可能な不揮発性半導体記憶装置を提供することを目的とする。 The present invention has been made to solve the above-described problems, and can prevent an abnormal rise of the first voltage without increasing the rise time of the second voltage. An object of the present invention is to provide a nonvolatile semiconductor memory device capable of preventing cell destruction due to rising.
本願発明の一態様によれば、半導体基板と、前記半導体基板上に設けられた、フローティングゲートおよび制御ゲートを備えたＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ構造を有する複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、前記複数のメモリセルの前記制御ゲートを、同一行ごとに共通に接続する複数のワード線と、前記複数のワード線に第１の電圧を供給する第１の電圧供給源と、前記第１の電圧供給源による、前記第１の電圧の立ち上げおよび立ち下げを制御する第１の制御回路と、前記半導体基板に第２の電圧を供給する第２の電圧供給源と、前記第２の電圧供給源による、前記第２の電圧の立ち上げおよび立ち下げを制御する第２の制御回路とを具備し、前記第１の電圧供給源により、前記複数のワード線に同時に前記第１の電圧を供給する際には、少なくとも、前記第２の電圧の立ち上げに同期させて、前記第１の電圧供給源による前記第１の電圧の立ち下げを制御するようにしたことを特徴とする不揮発性半導体記憶装置が提供される。 According to one embodiment of the present invention, a plurality of memory cells having a semiconductor substrate and a MOS (Metal Oxide Semiconductor) transistor structure having a floating gate and a control gate provided on the semiconductor substrate are arranged in a matrix. A memory cell array; a plurality of word lines commonly connecting the control gates of the plurality of memory cells for each same row; a first voltage supply source for supplying a first voltage to the plurality of word lines; A first control circuit for controlling the rise and fall of the first voltage by the first voltage supply source; a second voltage supply source for supplying a second voltage to the semiconductor substrate; A second control circuit for controlling the rise and fall of the second voltage by the second voltage supply source, and the first power supply. When the first voltage is simultaneously supplied to the plurality of word lines by the pressure supply source, the first voltage supply source synchronizes with the rising of the second voltage at least. There is provided a non-volatile semiconductor memory device characterized in that the falling of the voltage is controlled.
上記の構成により、ワード線と基板との間における寄生容量によるカップリングの影響を軽減できるようになる結果、第２の電圧の立ち上げ時間を長くすることなく、第１の電圧の異常な上昇を防止でき、第１の電圧の異常な上昇によるセルの破壊を阻止することが可能な不揮発性半導体記憶装置を提供できる。 With the above configuration, the influence of coupling due to parasitic capacitance between the word line and the substrate can be reduced. As a result, the first voltage is increased abnormally without increasing the rise time of the second voltage. Thus, it is possible to provide a nonvolatile semiconductor memory device that can prevent cell destruction due to an abnormal increase in the first voltage.
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、寸法の比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, it should be noted that the drawings are schematic and dimensional ratios and the like are different from actual ones. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.
［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった、不揮発性半導体記憶装置の基本構成を示すものである。なお、ここでは、２Ｔｒ．フラッシュメモリを例に、システムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）に適用した場合について説明する。
[First Embodiment]
FIG. 1 shows a basic configuration of a nonvolatile semiconductor memory device according to the first embodiment of the present invention. Here, 2Tr. A case where the present invention is applied to a system LSI (Large Scale Integrated circuit) will be described taking a flash memory as an example.
図１に示すように、このシステムＬＳＩ１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２および２Ｔｒ．フラッシュメモリ３を備えている。ＣＰＵ２は、フラッシュメモリ３との間で、データの授受を行う。フラッシュメモリ３は、メモリセルアレイ１０、書き込み用デコーダ２０、セレクトゲートデコーダ３０、カラムデコーダ４０、書き込み回路５０、カラムセレクタ６０、センスアンプ７０、ソース線ドライバ８０、スイッチ群９０、アドレスバッファ１００、ライトステートマシーン１１０、および、電圧発生回路１２０を備えている。ＬＳＩ１には、外部から電圧Ｖｃｃ１（〜１．５ｖ）が与えられており、このＶｃｃ１は、電圧発生回路１２０および書き込み回路５０に与えられる。
As shown in FIG. 1, the
メモリセルアレイ１０は、マトリクス状に配置された複数個のメモリセルを有している。メモリセルアレイ１０の構成について、図２を用いて説明する。図２は、メモリセルアレイ１０の一部領域の回路図である。
The
メモリセルアレイ１０は、（（ｍ＋１）×（ｎ＋１）ただし、ｍ，ｎは自然数）個のメモリセルブロックＢＬＫ、メモリセルブロックＢＬＫごとに設けられたセレクタＳＥＬ、および、ＭＯＳトランジスタ１１を有している。なお、図２では、（２×２）個のメモリセルブロックＢＬＫのみを示しているが、この数は特に限定されるものではない。
The
各々のメモリセルブロックＢＬＫは、ＭＯＳトランジスタ構造を有する複数のメモリセルＭＣを含んでいる。つまり、メモリセルＭＣは、互いに電流経路が直列に接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。選択トランジスタＳＴも、半導体基板上にゲート絶縁膜を介在して形成された第１多結晶シリコン層と、第１多結晶シリコン層上にゲート間絶縁膜を介在して形成された第２多結晶シリコン層とを有する積層ゲート構造を備えている。そして、メモリセルトランジスタＭＴのソース領域が選択トランジスタＳＴのドレイン領域に接続されている。本構成のメモリセルＭＣが、各々のメモリセルブロックＢＬＫには（４×２）個ずつ含まれている。なお、列方向に配置されたメモリセルＭＣの数は、図２では４個であるが、この数も一例に過ぎず、たとえば８個や１６個などでも良く、限定されるものではない。 Each memory cell block BLK includes a plurality of memory cells MC having a MOS transistor structure. That is, the memory cell MC has a memory cell transistor MT and a selection transistor ST whose current paths are connected in series with each other. Memory cell transistor MT has a stacked gate structure having a floating gate formed on a semiconductor substrate with a gate insulating film interposed therebetween, and a control gate formed on the floating gate with an inter-gate insulating film interposed therebetween. Yes. The selection transistor ST also includes a first polycrystalline silicon layer formed on the semiconductor substrate with a gate insulating film interposed therebetween, and a second polycrystalline silicon layer formed on the first polycrystalline silicon layer with an inter-gate insulating film interposed therebetween. A stacked gate structure having a silicon layer is provided. The source region of the memory cell transistor MT is connected to the drain region of the selection transistor ST. Each memory cell block BLK includes (4 × 2) memory cells MC of this configuration. Although the number of memory cells MC arranged in the column direction is four in FIG. 2, this number is only an example, and may be eight or sixteen, for example, and is not limited.
また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴのソース領域、または、メモリセルトランジスタＭＴのドレイン領域を共有している。そして、２列のメモリセルＭＣのメモリセルトランジスタＭＴのドレイン領域は、２本のローカルビット線ＬＢＬ０，ＬＢＬ１にそれぞれ接続されている。ローカルビット線ＬＢＬ０，ＬＢＬ１の一端はセレクタＳＥＬに接続され、他端はＭＯＳトランジスタ１２の電流経路を介して、書き込み用デコーダ２０に接続されている。
The memory cells MC adjacent in the column direction share the source region of the select transistor ST or the drain region of the memory cell transistor MT. The drain regions of the memory cell transistors MT of the two columns of memory cells MC are connected to two local bit lines LBL0 and LBL1, respectively. One end of each of the local bit lines LBL0 and LBL1 is connected to the selector SEL, and the other end is connected to the
さらに、メモリセルアレイ１０内においては、同一行のメモリセルトランジスタＭＴのコントロールゲートが、それぞれ、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかに共通に接続されている。また、同一行の選択トランジスタＳＴのゲートは、それぞれ、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかに共通に接続されている。前述のローカルビット線ＬＢＬ０，ＬＢＬ１は、おのおののメモリセルブロックＢＬＫ内において、メモリセルトランジスタＭＴを共通に接続するのに対して、ワード線ＷＬおよびセレクトゲート線ＳＧは、同一行にあるメモリセルトランジスタＭＴおよび選択トランジスタＳＴをメモリセルブロックＢＬＫ間においても共通に接続する。
Further, in the
そして、ワード線ＷＬ０〜ＷＬ（４ｍ−１）は書き込み用デコーダ２０に接続され、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）は書き込み用デコーダ２０およびセレクトゲートデコーダ３０に接続されている。また、選択トランジスタＳＴのソース領域（ソース線ＳＬ（ＳＬ０〜ＳＬ２ｍ−１））は、複数のメモリセルブロックＢＬＫ間で共通に接続され、ソース線ドライバ８０に接続されている。
The word lines WL0 to WL (4m−1) are connected to the
次に、セレクタＳＥＬの構成について説明する。セレクタＳＥＬのおのおのは、直列に接続された４つのＭＯＳトランジスタ１３〜１６を備えている。すなわち、ＭＯＳトランジスタ１３の電流経路の一端がＭＯＳトランジスタ１４の電流経路の一端に接続され、ＭＯＳトランジスタ１４の電流経路の他端がＭＯＳトランジスタ１５の電流経路の一端に接続され、ＭＯＳトランジスタ１５の電流経路の他端がＭＯＳトランジスタ１６の電流経路の一端に接続されている。ＭＯＳトランジスタ１３，１６のゲートは、書き込み用デコーダ２０に接続され、ＭＯＳトランジスタ１４，１５のゲートは、カラムデコーダ４０に接続されている。そして、ＭＯＳトランジスタ１３とＭＯＳトランジスタ１４との接続ノードに、対応するメモリセルブロックＢＬＫのローカルビット線ＬＢＬ０が接続され、ＭＯＳトランジスタ１５とＭＯＳトランジスタ１６との接続ノードに、対応するメモリセルブロックＢＬＫのローカルビット線ＬＢＬ１が接続されている。さらに、セレクタＳＥＬのＭＯＳトランジスタ１３，１６の他端は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに接続されている。
Next, the configuration of the selector SEL will be described. Each selector SEL includes four
書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のそれぞれは、同一列にあるセレクタＳＥＬのＭＯＳトランジスタ１３またはＭＯＳトランジスタ１６の電流経路の他端を共通に接続する。そして、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）の一端は、書き込み回路５０に接続されている。書き込み回路５０は、書き込み用グローバルビット線ごとに設けられたラッチ回路５１を有しており、それぞれのラッチ回路５１が、対応する書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）に接続されている。
Each of the write global bit lines WGBL0 to WGBL (2n-1) commonly connects the other ends of the current paths of the
また、ＭＯＳトランジスタ１４とＭＯＳトランジスタ１５の接続ノードには、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）が接続されている。読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のそれぞれは、同一列にあるセレクタＳＥＬにおけるＭＯＳトランジスタ１４とＭＯＳトランジスタ１５との接続ノードを共通に接続する。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）の一端は、それぞれＭＯＳトランジスタ１１の電流経路を介してカラムセレクタ６０に接続されている。各ＭＯＳトランジスタ１１のゲートは共通に接続され、セレクトゲートデコーダ３０に接続されている。
Further, read global bit lines RGBL0 to RGBL (n−1) are connected to a connection node between the
上記メモリセルアレイ１０の構成は次のようにも説明できる。メモリセルアレイ１０内には、複数のメモリセルＭＣがマトリクス状に配置されている。同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかに共通に接続され、同一行にあるメモリセルＭＣの選択トランジスタＳＴのゲートは、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかに接続されている。そして、同一列にあり、直列に接続された４つのメモリセルＭＣのメモリセルトランジスタＭＴのドレイン領域は、ローカルビット線ＬＢＬ０，ＬＢＬ１のいずれかに共通に接続されている。
The configuration of the
すなわち、メモリセルアレイ１０内の複数のメモリセルＭＣは、一列に並んだ４つのメモリセルＭＣごとに、異なるローカルビット線ＬＢＬ０，ＬＢＬ１に接続されている。そして、同一行にあるローカルビット線ＬＢＬ０，ＬＢＬ１の一端は、ＭＯＳトランジスタ１２を介して共通に接続され、書き込み用デコーダ２０に接続されている。また、同一列にあるローカルビット線ＬＢＬ０，ＬＢＬ１の他端は、それぞれＭＯＳトランジスタ１３，１６を介して書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに共通に接続されており、かつ、それぞれＭＯＳトランジスタ１４，１５を介して読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかに共通に接続されている。そして、メモリセルＭＣの選択トランジスタＳＴのソース領域（ソース線ＳＬ（ＳＬ０〜ＳＬ２ｍ−１））は共通に接続され、ソース線ドライバ８０に接続されている。
That is, the plurality of memory cells MC in the
上記した構成のメモリセルアレイ１０において、同一のローカルビット線ＬＢＬに接続された４つのメモリセルＭＣが２列集まって、１つのメモリセルブロックＢＬＫが構成されている。同一列のメモリセルブロックＢＬＫは、共通の書き込み用グローバルビット線ＷＧＢＬおよび読み出し用グローバルビット線ＲＧＢＬに接続されている。他方、互いに異なる列にあるメモリセルブロックＢＬＫは、それぞれ、異なる書き込み用グローバルビット線ＷＧＢＬおよび読み出し用グローバルビット線ＲＧＢＬに接続されている。
In the
図１に戻って、ＬＳＩ１の説明を続ける。
Returning to FIG. 1, the description of the
電圧発生回路１２０は、外部から入力される電圧Ｖｃｃ１にもとづいて、複数の内部電圧を生成する。電圧発生回路１２０は、負のチャージポンプ回路および正のチャージポンプ回路を備えており、それぞれが、負電圧ＶＰＰ＿Ｎ（たとえば、−５Ｖ）および正電圧ＶＰＰ＿Ｐ１（たとえば、１０Ｖ），ＶＰＰ＿Ｐ２（たとえば、３Ｖ）を生成する。この電圧発生回路１２０で生成された正電圧ＶＰＰ＿Ｐ１，ＶＰＰ＿Ｐ２および負電圧ＶＰＰ＿Ｎは、書き込み用デコーダ２０、セレクトゲートデコーダ３０、および、書き込み回路５０などに与えられる。
The
書き込み回路５０は、ＣＰＵ２から与えられる書き込みデータ（Ｗｒｉｔｅ ｄａｔａ）をラッチする。前述の通り、書き込み回路５０は、書き込み用グローバルビット線ＷＧＢＬごとに設けられたラッチ回路５１を備えている。図３は、ラッチ回路５１の一構成例を示す回路図である。図３に示すように、ラッチ回路５１は２つのインバータ５２，５３を備えている。インバータ５２の入力端は、インバータ５３の出力端に接続され、インバータ５２の出力端は、インバータ５３の入力端に接続されている。そして、インバータ５２の入力端とインバータ５３の出力端との接続ノードが、書き込み用グローバルビット線ＷＧＢＬに接続されている。インバータ５２，５３の電源電圧は、電圧発生回路１２０が出力する負電圧ＶＰＰ＿Ｎと、正電圧ＶＰＰ＿Ｐ２またはグランド電位ＧＮＤである。電源電圧の高電圧側が電圧Ｖｃｃ１であるか、グランド電位ＧＮＤであるかは、スイッチ素子５４によって選択される。
The
書き込み用デコーダ２０は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、書き込み用デコーダ２０は、ワード線ＷＬ０〜ＷＬ（４ｍ−１）、および、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかを選択する。
The
セレクトゲートデコーダ３０は、読み出し時において、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかを選択する。
The
書き込み用デコーダ２０およびセレクトゲートデコーダ３０の構成について、図４を用いて説明する。書き込み用デコーダ２０は、書き込み（Ｐｒｇ）時において、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかを選択し、その選択ワード線ＷＬに正電圧ＶＰＰ＿Ｐ１を印加するとともに、全てのセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に負電圧ＶＰＰ＿Ｎを印加する。また、消去（Ｅｒｓ）時において、全ワード線ＷＬに負電圧ＶＰＰ＿Ｎを印加するとともに、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に正電圧ＶＰＰ＿Ｐ１を印加する。
The configuration of the
セレクトゲートデコーダ３０は、読み出し時において、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかを選択し、その選択セレクトゲート線ＳＧに正電圧ＶＰＰ＿Ｐ２を印加する。
The
まず、セレクトゲートデコーダ３０の構成について説明する。セレクトゲートデコーダ３０は、ロウアドレスデコード回路３１およびスイッチ素子群３２を備えている。ロウアドレスデコード回路３１は、正電圧ＶＰＰ＿Ｐ２（３Ｖ）で動作し、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。ロウアドレスデコード回路３１は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）ごとに設けられたＮＡＮＤ回路３３およびインバータ３４を有している。ＮＡＮＤ回路３３は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。そして、インバータ３４がＮＡＮＤ演算結果を反転し、それをロウアドレスデコード信号として出力する。
First, the configuration of the
スイッチ素子群３２は、ｎチャネルＭＯＳトランジスタ３５を有している。ｎチャネルＭＯＳトランジスタ３５は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）ごとに設けられている。そして、インバータ３４の出力が、ｎチャネルＭＯＳトランジスタ３５の電流経路を介して、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に与えられる。なお、ｎチャネルＭＯＳトランジスタ３５のゲートには、制御信号ＺＩＳＯＧが入力される。そして、制御信号ＺＩＳＯＧによって、書き込み時には、ＭＯＳトランジスタ３５はオフ状態とされ、読み出し時にはオン状態とされる。
The
次に、書き込み用デコーダ２０の構成について説明する。書き込み用デコーダ２０は、ロウアドレスデコード回路２１およびスイッチ素子群２２を備えている。ロウアドレスデコード回路２１は、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。このロウアドレスデコード信号が、ワード線ＷＬ０〜ＷＬ（４ｍ−１）に与えられる。ロウアドレスデコード回路２１は、ワード線ＷＬ０〜ＷＬ（４ｍ−１）ごとに設けられたＮＡＮＤ回路２３およびインバータ２４を有している。ＮＡＮＤ回路２３およびインバータ２４は、正電圧ＶＰＰ＿Ｐ１、負電圧ＶＰＰ＿Ｎ、または、０Ｖを電源電圧として動作する。ＮＡＮＤ回路２３は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。そして、インバータ２４がＮＡＮＤ演算結果を反転して、それをロウアドレスデコード信号として出力する。
Next, the configuration of the
スイッチ素子群２２は、ｎチャネルＭＯＳトランジスタ２５を有している。ＭＯＳトランジスタ２５は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）ごとに設けられている。ＭＯＳトランジスタ２５の電流経路の一端はセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に接続され、他端には、負電圧ＶＰＰ＿Ｎまたは正電圧ＶＰＰ＿Ｐ１が印加され、ゲートには、制御信号ＷＳＧが入力される。そして、制御信号ＷＳＧによって、ＭＯＳトランジスタ２５は、書き込み時および消去時にオン状態とされる。
The
さらに、書き込み用デコーダ２０は、メモリセルアレイ１０が形成されている半導体基板（ウェル領域）に対しても電圧ＶＰＷを印加する。また、セレクタＳＥＬ内のＭＯＳトランジスタ１３，１６のゲートに電圧を供給する。さらに、ＭＯＳトランジスタ１２のゲートおよびローカルビット線の共通接続ノードに電圧を供給する。
Further, the
カラムデコーダ４０は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。さらに、読み出し時において、セレクタＳＥＬ内のＭＯＳトランジスタ１４，１５のいずれかを選択し、その選択したＭＯＳトランジスタのゲートに電圧を供給する。また、ＭＯＳトランジスタ１１のゲートに電圧を供給する。
The
カラムセレクタ６０は、読み出し時において、カラムアドレスデコード信号にもとづいて、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかを選択する。
The
センスアンプ７０は、セレクトゲートデコーダ３０およびカラムデコーダ４０によって選択されたメモリセルＭＣから読み出したデータを増幅する。そして、そのデータをＣＰＵ２に出力する。
The
ソース線ドライバ８０は、ソース線ＳＬ（ＳＬ０〜ＳＬ２ｍ−１）に電圧を供給する。
The
スイッチ群９０は、ＣＰＵ２から与えられる書き込みデータを、書き込み回路５０に転送する。
The
アドレスバッファ１００は、上記ＣＰＵ２から与えられるアドレス信号（Ａｄｄｒｅｓｓ ｓｉｇｎａｌ）を保持する。そして、カラムアドレス信号ＣＡをカラムデコーダ４０に供給し、ロウアドレス信号ＲＡを書き込み用デコーダ２０、セレクトゲートデコーダ３０および書き込み回路５０に供給する。
The
ライトステートマシーン１１０は、ＣＰＵ２から与えられる命令信号（Ｃｏｍｍａｎｄ ｓｉｇｎａｌ）にもとづいて、フラッシュメモリ３に含まれる各回路の動作を制御し、データの書き込み、消去、読み出しのタイミング制御を行い、また、各動作について決められた所定のアルゴリズムを実行する。
The
次に、上記した構成の２Ｔｒ．フラッシュメモリ３の動作について説明する。
Next, 2Tr. The operation of the
＜書き込み動作＞
データの書き込みは、いずれかのワード線ＷＬに接続された全てのメモリセルＭＣに対して一括して行われる。すなわち、ページ一括書き込みである。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで“０”データ，“１”データを書き分ける。電子のフローティングゲートへの注入は、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（ＦＮ） ｔｕｎｎｅｌｉｎｇによって行われる。
<Write operation>
Data writing is performed collectively for all the memory cells MC connected to any one of the word lines WL. That is, page batch writing. Then, “0” data and “1” data are written depending on whether electrons are injected into the floating gate of the memory cell transistor MT. The injection of electrons into the floating gate is performed by Fowler-Nordheim (FN) tunneling.
まず、図１において、ＣＰＵ２から書き込みデータ（“１”，“０”）が入力され、その書き込みデータがスイッチ群９０を介して、書き込み回路５０内のラッチ回路５１のそれぞれに入力される。ラッチ回路５１に“１”データが格納されると、ラッチ回路５１の出力は高電圧側、すなわち０Ｖとなる。逆に、“０”データが格納されると、ラッチ回路５１の出力は低電圧側、すなわちＶＰＰ＿Ｎ（−５Ｖ）となる。これらの電圧が、対応する書き込み用グローバルビット線ＷＧＢＬに与えられる。
First, in FIG. 1, write data (“1”, “0”) is input from the
そして、書き込み用デコーダ２０が、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のいいずれかを選択するとともに、ＭＯＳトランジスタ１２をオフ状態にする。これにより、たとえば図５に示すように、選択ワード線ＷＬには、正電圧ＶＰＰ＿Ｐ１（１０Ｖ）が与えられる。なお、非選択ワード線ＷＬには、０Ｖ（ＧＮＤ）が与えられる。また、書き込み用デコーダ２０は、全てのセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に負電圧ＶＰＰ＿Ｎを印加する。したがって、全ての選択トランジスタＳＴはオフ状態となる。
Then, the
また、書き込み用デコーダ２０は、選択ワード線ＷＬを含むメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ１３，１６をオン状態にする。その結果、書き込み用グローバルビット線ＷＧＢＬとローカルビット線ＬＢＬとが電気的に接続される。ただし、選択ワード線ＷＬを含まないメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ１３，１６はオフ状態とされる。他方、カラムデコーダ４０は、全てのセレクタＳＥＬ内のＭＯＳトランジスタ１４，１５をオフ状態にする。したがって、読み出し用グローバルビット線ＲＧＢＬとローカルビット線ＬＢＬとは、電気的に分離されている。さらに、書き込み用デコーダ２０は、メモリセルＭＣが形成されている、半導体基板（この例では、Ｎ型ウェル領域（Ｎｗｅｌｌ））１９９上のＰ型ウェル領域（Ｐｗｅｌｌ））２００の電圧ＶＰＷを負電圧ＶＰＰ＿Ｎ（−５Ｖ）とする。
The
上記の結果、セレクタＳＥＬ内のＭＯＳトランジスタ１３，１６を介して、書き込み用グローバルビット線ＷＧＢＬから、選択ワード線ＷＬを含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬに、“１”データまたは“０”データに対応する電位が与えられる。この電位は、コンタクトプラグ（図示していない）を介して、メモリセルトランジスタＭＴのドレイン領域３４０に与えられる。すると、選択ワード線ＷＬ（コントロールゲート３３０）には正電圧ＶＰＰ＿Ｐ１が印加され、“１”データを書き込むべきメモリセルＭＣのドレイン領域３４０には０Ｖが印加され、“０”データを書き込むべきメモリセルＭＣのドレイン領域３４０には負電圧ＶＰＰ＿Ｎが印加される。したがって、“１”データを書き込むべきメモリセルＭＣではゲート・ドレイン間の電位差（１０Ｖ）が十分ではないので、フローティングゲート３１０に電子（ｅ- ）は注入されず、メモリセルＭＣは負の閾値を保持する。他方、“０”データを書き込むべきメモリセルＭＣでは、ゲート・ドレイン間の電位差（１５Ｖ）が大きいため、フローティングゲート３１０に電子がＦＮ ｔｕｎｎｅｌｉｎｇによって注入される。その結果、メモリセルＭＣの閾値は正に変化する。
As a result, “1” data or “0” is transferred from the write global bit line WGBL to the local bit line LBL of the memory cell block BLK including the selected word line WL via the
以上により、メモリセルＭＣへの書き込み動作が行われる。 Thus, the write operation to the memory cell MC is performed.
＜読み出し動作＞
データの読み出しにおいては、いずれかのワード線ＷＬに接続された複数のメモリセルＭＣから一括して読み出すことが可能である。そして、データは各ブロック当たり１つのメモリセルＭＣから読み出される。
<Read operation>
In reading data, it is possible to read data from a plurality of memory cells MC connected to any one of the word lines WL. Data is read from one memory cell MC per block.
まず、図１において、セレクトゲートデコーダ３０が、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかを選択する。セレクトゲートデコーダ３０は、選択セレクトゲート線ＳＧに正電圧ＶＰＰ＿Ｐ２（３Ｖ）を印加する。これにより、非選択セレクトゲート線ＳＧは、全て０Ｖとされる。したがって、選択セレクトゲート線ＳＧに接続された選択トランジスタＳＴはオン状態となり、非選択セレクトゲート線ＳＧに接続された選択トランジスタＳＴはオフ状態となる。また、書き込み用デコーダ２０は、全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）に０Ｖを与えるとともに、ＭＯＳトランジスタ１２をオフ状態とする。また、ソース線ドライバ８０は、ソース線ＳＬの電位を０Ｖとする。さらに、Ｐ型ウェル領域２００の電位も０Ｖとされる。
First, in FIG. 1, the
また、カラムデコーダ４０は、選択セレクトゲート線ＳＧを含む、メモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ１４，１５のいずれかをオン状態にする。その結果、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）と、ローカルビット線ＬＢＬ０またはＬＢＬ１とが電気的に接続される。ただし、選択セレクトゲート線ＳＧを含まない、メモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ１４，１５はオフ状態とする。他方、書き込み用デコーダ２０は、全てのセレクタＳＥＬ内のＭＯＳトランジスタ１３，１６をオフ状態にする。したがって、書き込み用グローバルビット線ＷＧＢＬとローカルビット線ＬＢＬとは、電気的に分離されている。さらに、セレクトゲートデコーダ３０は、ＭＯＳトランジスタ１１をオン状態とする。
The
上記の結果、セレクタＳＥＬ内のＭＯＳトランジスタ１４またはＭＯＳトランジスタ１５、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）、および、カラムセレクタ６０を介して、ローカルビット線ＬＢＬ０またはＬＢＬ１がセンスアンプ７０に電気的に接続される。
As a result, the local bit line LBL0 or LBL1 is supplied to the
そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）に、たとえば１Ｖ程度の電圧が与えられる。すると、“１”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が負であるから、オン状態となる。したがって、選択セレクトゲート線ＳＧに接続されているメモリセルＭＣでは、読み出し用グローバルビット線ＲＧＢＬから、ローカルビット線ＬＢＬ、メモリセルトランジスタＭＴ、および、選択トランジスタＳＴを介して、ソース線ＳＬに向かって電流が流れる。他方、“０”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が正であるから、オフ状態である。したがって、読み出し用グローバルビット線ＲＧＢＬには電流が流れない。 Then, a voltage of about 1 V, for example, is applied to the read global bit lines RGBL0 to RGBL (n−1). Then, the memory cell transistor MT of the memory cell MC in which “1” data is written is turned on because the threshold voltage is negative. Accordingly, in the memory cell MC connected to the selected select gate line SG, from the read global bit line RGBL toward the source line SL via the local bit line LBL, the memory cell transistor MT, and the select transistor ST. Current flows. On the other hand, the memory cell transistor MT of the memory cell MC in which “0” data is written is in the off state because the threshold voltage is positive. Therefore, no current flows through the read global bit line RGBL.
以上のようにして、読み出し用グローバルビット線ＲＧＢＬの電位が変化し、その変化量をセンスアンプ７０で増幅させることによって、読み出し動作が行われる。
As described above, the potential of the read global bit line RGBL changes, and the change amount is amplified by the
＜消去動作＞
データの消去は、ウェル領域を共用する全てのメモリセルＭＣについて一括して行われる。したがって、図１の例であると、メモリセルアレイ１０に含まれる全てのメモリセルＭＣのデータが同時に消去される。
<Erase operation>
Data is erased collectively for all the memory cells MC sharing the well region. Therefore, in the example of FIG. 1, the data of all the memory cells MC included in the
たとえば図６に示すように、書き込み用デコーダ２０は、全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）の電位を−５Ｖとする。また、基板１９９およびＰ型ウェル領域２００の電位は、正電圧ＶＰＰ＿Ｐ１とされる。その結果、メモリセルＭＣのメモリセルトランジスタＭＴのフローティングゲート３１０から、電子がＦＮ ｔｕｎｎｅｌｉｎｇによって半導体基板１９９側に引き抜かれる。こうして、全てのメモリセルＭＣの閾値電圧が負となり、データが消去される。この際、全てのセレクトゲート線ＳＧには、書き込み用デコーダ２０によって、負電圧ＶＰＰ＿Ｎが印加される。
For example, as shown in FIG. 6, the
次に、本実施形態にしたがった電圧発生回路１２０の構成について、より具体的に説明する。なお、ここでは、書き込み動作に適用した場合について説明する。
Next, the configuration of the
図７は、本実施形態に係る電圧発生回路１２０の構成例を示すものである。すなわち、この電圧発生回路１２０は、たとえば図７に示すように、正のチャージポンプ回路（Ｃｈａｒｇｅ Ｐｕｍｐ）などを含むＶＰＰ＿Ｐ供給源（第１の電圧供給源）１２１、および、負のチャージポンプ回路などを含むＶＰＰ＿Ｎ供給源（第２の電圧供給源）１２３を備えている。
FIG. 7 shows a configuration example of the
ＶＰＰ＿Ｐ供給源１２１には、第１の電圧である正電圧ＶＰＰ＿Ｐ（ＶＰＰ＿Ｐ１）の立ち上げおよび立ち下げを制御するＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ回路１２２が接続されている。このＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ回路１２２は、ＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ１回路１２２-1と、ＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ２回路１２２-2とを有している。ＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ１回路１２２-1は、たとえばライトステートマシーン１１０からの制御信号ＶＰＰ＿Ｐ ＤｉｓＣｒｇ１ ＥＮによりイネーブル状態となる。ＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ２回路１２２-2は、たとえばライトステートマシーン１１０からの制御信号ＶＰＰ＿Ｐ ＤｉｓＣｒｇ２ ＥＮによりイネーブル状態となる。
Connected to the
ＶＰＰ＿Ｎ供給源１２３には、第２の電圧である負電圧ＶＰＰ＿Ｎの立ち上げおよび立ち下げを制御するＶＰＰ＿Ｎ ＤｉｓＣｈａｒｇｅ回路１２４が接続されている。このＶＰＰ＿Ｎ ＤｉｓＣｈａｒｇｅ回路１２４は、たとえばライトステートマシーン１１０からの制御信号ＶＰＰ＿Ｎ ＤｉｓＣｒｇ ＥＮによりイネーブル状態となる。
Connected to the
図８は、上記したＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ回路１２２の構成例を示すものである。本実施形態の場合、ＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ回路１２２は、たとえば、ＤｉｓＣｈａｒｇｅ制御回路１２２ａと、このＤｉｓＣｈａｒｇｅ制御回路１２２ａを制御するための制御ロジック回路１２２ｂとを有して構成されている。
FIG. 8 shows a configuration example of the
すなわち、ＤｉｓＣｈａｒｇｅ制御回路１２２ａは、たとえば同図（ａ）に示すように、ｐチャネルＭＯＳトランジスタＰＱ１，ＰＱ２、および、抵抗素子Ｒ１，Ｒ２を有している。一方の、たとえばｐチャネルＭＯＳトランジスタＰＱ１の電流通路の一端には、上記ＶＰＰ＿Ｐ供給源１２１より正電圧ＶＰＰ＿Ｐが供給されている。他端は、直列に接続された抵抗素子Ｒ１，Ｒ２を介して接地されている。また、ｐチャネルＭＯＳトランジスタＰＱ１のゲートには、制御ロジック回路１２２ｂからの制御信号ＤＩＳＥＮ１が供給されるようになっている。他方の、たとえばｐチャネルＭＯＳトランジスタＰＱ２の電流通路の一端には、上記ＶＰＰ＿Ｐ供給源１２１より正電圧ＶＰＰ＿Ｐが供給されている。他端は、直列に接続された抵抗素子Ｒ１，Ｒ２の接続点（中間ノード）に接続されている。また、ｐチャネルＭＯＳトランジスタＰＱ２のゲートには、制御ロジック回路１２２ｂからの制御信号ＤＩＳＥＮ２が供給されるようになっている。
That is, the
上記抵抗素子Ｒ１，Ｒ２は、たとえば通常Ｐｒｇ時に、正電圧ＶＰＰ＿Ｐの電位をディスチャージするためのもので、特に、上記抵抗素子Ｒ２は、たとえば一括Ｐｒｇ時に、負電圧ＶＰＰ＿ＮのＤｉｓＣｈａｒｇｅ動作にともなって余計に上昇する正電圧ＶＰＰ＿Ｐの電位（ディスチャージ電流）に応じて、その抵抗値が設定されている。 The resistance elements R1 and R2 are for discharging the potential of the positive voltage VPP_P, for example, during normal Prg. In particular, the resistance element R2 is superfluous with the Discharge operation of the negative voltage VPP_N, for example, at the time of collective Prg. The resistance value is set according to the potential (discharge current) of the rising positive voltage VPP_P.
これに対し、制御ロジック回路１２２ｂは、たとえば同図（ｂ）に示すように、上記制御信号ＶＰＰ＿Ｐ ＤｉｓＣｒｇ１ ＥＮの供給に応じて制御信号ＤＩＳＥＮ１を生成するインバータ回路ＬＣ１と、上記制御信号ＶＰＰ＿Ｐ ＤｉｓＣｒｇ２ ＥＮおよび一括Ｐｒｇ時にアクティブ状態となる信号ＰｒｇＡＬＬ（または、制御信号ＶＰＰ＿Ｎ ＤｉｓＣｒｇ ＥＮ）の供給に応じて制御信号ＤＩＳＥＮ２を生成するナンド回路ＬＣ２とを有している。
On the other hand, the
なお、本実施形態の場合、ＤｉｓＣｈａｒｇｅ制御回路１２２ａのｐチャネルＭＯＳトランジスタＰＱ１および抵抗素子Ｒ１，Ｒ２と、制御ロジック回路１２２ｂのインバータ回路ＬＣ１とによって、ＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ回路１２２のＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ１回路１２２-1が、ＤｉｓＣｈａｒｇｅ制御回路１２２ａのｐチャネルＭＯＳトランジスタＰＱ２および抵抗素子Ｒ２と、制御ロジック回路１２２ｂのナンド回路ＬＣ２とによって、ＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ回路１２２のＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ２回路１２２-2が、それぞれ構成されている。
In the case of this embodiment, the VPP_P DisCharge1 circuit 122-1 of the
次に、上記した構成による、Ｐｒｇ時のディスチャージ動作について説明する。たとえば、メモリセルＭＣへのデータの書き込みが終了すると、まず、負電圧ＶＰＰ＿Ｎによる基板側の電位、続いて、正電圧ＶＰＰ＿Ｐによるワード線ＷＬ側の電位の順に、各電位が戻される。 Next, the discharge operation at the time of Prg by the above configuration will be described. For example, when the writing of data into the memory cell MC is completed, first, the potentials are returned in the order of the potential on the substrate side by the negative voltage VPP_N and then the potential on the word line WL side by the positive voltage VPP_P.
すなわち、通常のＰｒｇでは、たとえば図９（ｂ）に示すように、制御信号ＶＰＰ＿Ｎ ＤｉｓＣｒｇ ＥＮが“Ｈ（ＨＩＧＨ）”となり、ＶＰＰ＿Ｎ ＤｉｓＣｈａｒｇ回路１２４が制御される。これにより、負電圧ＶＰＰ＿Ｎの電位がディスチャージされる（ＶＰＰ＿Ｎ ＤｉｓＣｈｒｇ Ｓｔａｔｅ）。続いて、制御信号ＶＰＰ＿Ｐ ＤｉｓＣｒｇ１ ＥＮが“Ｈ”となり、ＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇ１回路１２２-1が制御される。これにより、正電圧ＶＰＰ＿Ｐの電位がディスチャージされる（ＶＰＰ＿Ｐ ＤｉｓＣｈｒｇ Ｓｔａｔｅ）。
That is, in normal Prg, for example, as shown in FIG. 9B, the control signal VPP_N DisCrg EN becomes “H (HIGH)”, and the
これに対し、テストなどのために、全ワード線ＷＬを同時に選択する一括Ｐｒｇでは、たとえば図９（ａ）に示すように、制御信号ＶＰＰ＿Ｎ ＤｉｓＣｒｇ ＥＮが“Ｈ”となり、ＶＰＰ＿Ｎ ＤｉｓＣｈａｒｇ回路１２４が制御される。これにより、負電圧ＶＰＰ＿Ｎの電位がディスチャージされる（ＶＰＰ＿Ｎ ＤｉｓＣｈｒｇ Ｓｔａｔｅ）。この際、一括Ｐｒｇ時のように、選択されたワード線ＷＬの本数が多いと、ワード線ＷＬ−基板（Ｎｗｅｌｌ１９９）間の容量が大となり、カップリングにより正電圧ＶＰＰ＿Ｐの電位が余計に上昇しようとする（図９（ｃ）のＶＰＰ＿Ｎ ＤｉｓＣｈｒｇ Ｓｔａｔｅ参照）。
On the other hand, in the collective Prg that simultaneously selects all the word lines WL for testing or the like, for example, as shown in FIG. 9A, the control signal VPP_N DisCrg EN becomes “H” and the
ここで、負電圧ＶＰＰ＿Ｎをディスチャージする際、正電圧ＶＰＰ＿Ｐのノードにはディスチャージ用のパスがない（ＶＰＰ＿Ｐレベルをセンシングしている場合にはＳＥＮＳＥ回路のパスが存在するが、チャージポンプの供給電流を無駄に消費してしまうため、通常、流す電流は最小限に抑えられる）。そのため、カップリングによる正電圧ＶＰＰ＿Ｐの上昇分を下げることができない。よって、正電圧ＶＰＰ＿Ｐは本来の電圧よりも高くなり、そのレベルによっては、印加されているセルＭＣの耐圧を超えてしまい、セルＭＣを破壊してしまう。 Here, when discharging the negative voltage VPP_N, there is no discharge path at the node of the positive voltage VPP_P (the SENSE circuit path exists when the VPP_P level is sensed, but the charge pump supply current is Usually, the current that flows is kept to a minimum because it is consumed wastefully). Therefore, the increase in the positive voltage VPP_P due to coupling cannot be reduced. Therefore, the positive voltage VPP_P becomes higher than the original voltage, and depending on the level, the withstand voltage of the applied cell MC is exceeded, and the cell MC is destroyed.
そこで、一括Ｐｒｇでは、たとえば同図（ａ）に示すように、負電圧ＶＰＰ＿ＮのＤｉｓＣｈａｒｇｅ Ｓｔａｔｅの際に、同時に、ＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ２回路１２２-2により正電圧ＶＰＰ＿Ｐの電位をディスチャージさせる。つまり、制御信号ＶＰＰ＿Ｐ ＤｉｓＣｒｇ２ ＥＮおよび制御信号ＰｒｇＡＬＬがともに“Ｈ”となり、制御ロジック回路１２２ｂのナンド回路ＬＣ２からの制御信号ＤＩＳＥＮ２が“Ｌ”となる（インバータ回路ＬＣ１からの制御信号ＤＩＳＥＮ１は“Ｈ”）。すると、ＤｉｓＣｈａｒｇｅ制御回路１２２ａのｐチャネルＭＯＳトランジスタＰＱ２がオンし、正電圧ＶＰＰ＿Ｐの電位がディスチャージされる（ＶＰＰ＿Ｎ ＤｉｓＣｈｒｇ Ｓｔａｔｅ参照）。これにより、ワード線ＷＬ−基板間のカップリングによる電位の上昇を抑えることが可能となり、ディスチャージ時間（Ｓｔａｔｅの期間）を変更することなしに、正電圧ＶＰＰ＿Ｐの異常な上昇を抑えることが可能となる。
Therefore, in the collective Prg, for example, as shown in FIG. 5A, at the time of the Discharge State of the negative voltage VPP_N, the potential of the positive voltage VPP_P is simultaneously discharged by the
すなわち、ＤｉｓＣｈａｒｇｅ制御回路１２２ａにディスチャージ用のパスを設け、その抵抗値をモード（通常Ｐｒｇ時／一括Ｐｒｇ時）に応じて切り換えることにより、ディスチャージ電流を変更できるようにしている。したがって、ディスチャージ時間（Ｓｔａｔｅの期間）を変更することなしに、一括Ｐｒｇ時の、負電圧ＶＰＰ＿Ｎのディスチャージにともなう正電圧ＶＰＰ＿Ｐの異常な上昇を抑えることが可能となる。
That is, a discharge path is provided in the
上記したように、ワード線と基板との間における寄生容量によるカップリングの影響を軽減できるようになる。その結果、負電圧ＶＰＰ＿Ｎのディスチャージ時間を長くすることなく、正電圧ＶＰＰ＿Ｐの異常な上昇を防止できるようになる。ゆえに、正電圧ＶＰＰ＿Ｐの異常な上昇によるセルの破壊を阻止しつつ、モードによらず、短時間にプログラムすることが容易に可能となるものである。 As described above, the influence of coupling due to parasitic capacitance between the word line and the substrate can be reduced. As a result, the abnormal increase of the positive voltage VPP_P can be prevented without increasing the discharge time of the negative voltage VPP_N. Therefore, it is possible to easily program in a short time regardless of the mode while preventing the destruction of the cell due to the abnormal rise of the positive voltage VPP_P.
［第２の実施形態］
図１０は、本発明の第２の実施形態にしたがった、不揮発性半導体記憶装置に用いられるＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ回路の他の構成を示すものである。なお、ここでは、一括Ｐｒｇ時に上昇する正電圧ＶＰＰ＿Ｐのディスチャージ電流が、通常Ｐｒｇ時の正電圧ＶＰＰ＿Ｐのディスチャージ電流とほぼ同じ場合について説明する。
[Second Embodiment]
FIG. 10 shows another configuration of the VPP_P DisCharge circuit used in the nonvolatile semiconductor memory device according to the second embodiment of the present invention. Here, a case will be described in which the discharge current of the positive voltage VPP_P that rises during the collective Prg is substantially the same as the discharge current of the positive voltage VPP_P during the normal Prg.
本実施形態の場合、ＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ回路１２２Ａは、ＤｉｓＣｈａｒｇｅ制御回路１２２ａ’と制御ロジック回路１２２ｂ’とを有して構成されている。すなわち、一括Ｐｒｇ時に上昇する正電圧ＶＰＰ＿Ｐのディスチャージ電流が、通常Ｐｒｇ時の正電圧ＶＰＰ＿Ｐのディスチャージ電流とほぼ同じ場合、上記したＤｉｓＣｈａｒｇｅ制御回路１２２ａにおけるディスチャージ用のパスを省略できる。具体的には、たとえば同図（ａ）に示すように、ＤｉｓＣｈａｒｇｅ制御回路１２２ａ’は、１つのｐチャネルＭＯＳトランジスタＰＱと１つの抵抗素子Ｒとを有して構成される。上記抵抗素子Ｒは、たとえば通常Ｐｒｇ時に、正電圧ＶＰＰ＿Ｐの電位をディスチャージするためのものであり、たとえば一括Ｐｒｇ時に、負電圧ＶＰＰ＿ＮのＤｉｓＣｈａｒｇｅ動作にともなって余計に上昇する正電圧ＶＰＰ＿Ｐの電位（ディスチャージ電流）に応じて、その抵抗値が設定されている。なお、上記ｐチャネルＭＯＳトランジスタＰＱおよび上記抵抗素子Ｒが直列に接続されてなる構成は、従来のＤｉｓＣｈａｒｇｅ回路の構成と同様であり、従来のＤｉｓＣｈａｒｇｅ回路をそのまま利用できる。
In the case of this embodiment, the
一方、制御ロジック回路１２２ｂ’は、たとえば同図（ｂ）に示すように、上記制御信号ＶＰＰ＿Ｐ ＤｉｓＣｒｇ２ ＥＮと一括Ｐｒｇ時にアクティブ状態となる信号ＰｒｇＡＬＬ（または、制御信号ＶＰＰ＿Ｎ ＤｉｓＣｒｇ ＥＮ）とのＡＮＤ出力を生成するアンド回路ＬＣ３、および、そのＡＮＤ出力と上記制御信号ＶＰＰ＿Ｐ ＤｉｓＣｒｇ１ ＥＮとのＮＯＲ出力により、上記ｐチャネルＭＯＳトランジスタＰＱのゲートに与えられる制御信号ＤＩＳＥＮを生成するノア回路ＬＣ４を有している。
On the other hand, the
なお、本実施形態の場合、ＤｉｓＣｈａｒｇｅ制御回路１２２ａ’のｐチャネルＭＯＳトランジスタＰＱおよび抵抗素子Ｒと、制御ロジック回路１２２ｂ’のアンド回路ＬＣ３およびノア回路ＬＣ４とによって、ＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ回路１２２のＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ１回路１２２-1およびＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ２回路１２２-2が、それぞれ構成されている。
In the present embodiment, the
次に、上記した構成による、Ｐｒｇ時のディスチャージ動作について説明する。たとえば、メモリセルＭＣへのデータの書き込みが終了すると、まず、負電圧ＶＰＰ＿Ｎによる基板側の電位、続いて、正電圧ＶＰＰ＿Ｐによるワード線ＷＬ側の電位の順に、各電位が戻される。 Next, the discharge operation at the time of Prg by the above configuration will be described. For example, when the writing of data into the memory cell MC is completed, first, the potentials are returned in the order of the potential on the substrate side by the negative voltage VPP_N and then the potential on the word line WL side by the positive voltage VPP_P.
すなわち、一括Ｐｒｇでは、たとえば図１１に示すように、まず、制御信号ＶＰＰ＿Ｎ ＤｉｓＣｒｇ ＥＮが“Ｈ”となり、ＶＰＰ＿Ｎ ＤｉｓＣｈａｒｇ回路１２４が制御される。これにより、負電圧ＶＰＰ＿Ｎの電位がディスチャージされる（ＶＰＰ＿Ｎ ＤｉｓＣｈｒｇ Ｓｔａｔｅ）。
That is, in the collective Prg, for example, as shown in FIG. 11, first, the control signal VPP_N DisCrg EN becomes “H”, and the
また、この負電圧ＶＰＰ＿ＮのＤｉｓＣｈａｒｇｅ Ｓｔａｔｅの際には、同時に、ＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ２回路１２２-2により正電圧ＶＰＰ＿Ｐの電位をディスチャージさせる。つまり、制御信号ＶＰＰ＿Ｐ ＤｉｓＣｒｇ２ ＥＮおよび制御信号ＰｒｇＡＬＬがともに“Ｈ”となり（制御信号ＶＰＰ＿Ｐ ＤｉｓＣｒｇ１ ＥＮは“Ｌ”）、制御ロジック回路１２２ｂ’のノア回路ＬＣ４からの制御信号ＤＩＳＥＮが“Ｌ”となる。すると、ＤｉｓＣｈａｒｇｅ制御回路１２２ａ’のｐチャネルＭＯＳトランジスタＰＱがオンし、余計に上昇した正電圧ＶＰＰ＿Ｐの電位がディスチャージされる（ＶＰＰ＿Ｎ ＤｉｓＣｈｒｇ Ｓｔａｔｅ参照）。
Further, at the time of the Discharge State of the negative voltage VPP_N, the potential of the positive voltage VPP_P is simultaneously discharged by the VPP_P DisCharge2 circuit 122-2. That is, the control signal VPP_P DisCrg2 EN and the control signal PrgALL are both “H” (the control signal VPP_P DisCrg1 EN is “L”), and the control signal DISEN from the NOR circuit LC4 of the
これに対し、負電圧ＶＰＰ＿Ｎの電位をディスチャージした後の、正電圧ＶＰＰ＿ＰのＤｉｓＣｈａｒｇｅ Ｓｔａｔｅの際には、たとえば図１１に示すように、引き続き、ＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ２回路１２２-2により正電圧ＶＰＰ＿Ｐの電位をディスチャージさせる。つまり、制御信号ＶＰＰ＿Ｐ ＤｉｓＣｒｇ１ ＥＮが“Ｈ”となり（制御信号ＶＰＰ＿Ｐ ＤｉｓＣｒｇ２ ＥＮおよび制御信号ＰｒｇＡＬＬはともに“Ｌ”）、制御ロジック回路１２２ｂ’のノア回路ＬＣ４からの制御信号ＤＩＳＥＮが“Ｌ”となる。これにより、ＤｉｓＣｈａｒｇｅ制御回路１２２ａ’のｐチャネルＭＯＳトランジスタＰＱがオンし、正電圧ＶＰＰ＿Ｐの電位がディスチャージされる。
On the other hand, at the time of Discharge State of the positive voltage VPP_P after discharging the potential of the negative voltage VPP_N, for example, as shown in FIG. 11, the potential of the positive voltage VPP_P is continuously discharged by the VPP_P DisCharge2 circuit 122-2. Let That is, the control signal VPP_P DisCrg1 EN becomes “H” (the control signal VPP_P DisCrg2 EN and the control signal PrgALL are both “L”), and the control signal DISEN from the NOR circuit LC4 of the
このように、本実施形態の場合においても、ワード線ＷＬ−基板間のカップリングによる電位の上昇を抑えることが可能となり、ディスチャージ時間（Ｓｔａｔｅの期間）を変更することなしに、正電圧ＶＰＰ＿Ｐの異常な上昇を抑えることが可能となる。 As described above, also in the case of this embodiment, it is possible to suppress an increase in potential due to coupling between the word line WL and the substrate, and the positive voltage VPP_P can be reduced without changing the discharge time (State period). Abnormal rise can be suppressed.
つまり、一括Ｐｒｇ時に上昇する正電圧ＶＰＰ＿Ｐのディスチャージ電流が、通常Ｐｒｇ時の正電圧ＶＰＰ＿Ｐのディスチャージ電流とほぼ同じ場合には、特別にＤｉｓＣｈａｒｇｅ制御回路１２２ａにおけるディスチャージ用のパスを形成せずとも、ワード線と基板との間における寄生容量によるカップリングの影響を軽減できるようになる。その結果、負電圧ＶＰＰ＿Ｎのディスチャージ時間を長くすることなく、正電圧ＶＰＰ＿Ｐの異常な上昇を防止できるようになる。ゆえに、正電圧ＶＰＰ＿Ｐの異常な上昇によるセルの破壊を阻止しつつ、モードによらず、短時間にプログラムすることが容易に可能となるものである。
That is, when the discharge current of the positive voltage VPP_P that rises at the time of the collective Prg is substantially the same as the discharge current of the positive voltage VPP_P at the time of the normal Prg, it is not necessary to form a discharge path in the
［第３の実施形態］
図１２は、本発明の第３の実施形態にしたがった、不揮発性半導体記憶装置に用いられるＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ回路（ＤｉｓＣｈａｒｇｅ制御回路）の、さらに別の構成を示すものである。なお、ここでは、トランジスタのディメンジョンを変更することによって、モードに応じたディスチャージ電流の切り換えを可能にした場合について説明する。
[Third Embodiment]
FIG. 12 shows still another configuration of the VPP_P DisCharge circuit (DisCharge control circuit) used in the nonvolatile semiconductor memory device according to the third embodiment of the present invention. Here, a case will be described in which the discharge current can be switched in accordance with the mode by changing the transistor dimensions.
本実施形態のＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ回路１２２Ｂは、たとえば、ＤｉｓＣｈａｒｇｅ制御回路１２２ｃと、このＤｉｓＣｈａｒｇｅ制御回路１２２ｃを制御するための制御ロジック回路１２２ｂとを有して構成されている。すなわち、ＤｉｓＣｈａｒｇｅ制御回路１２２ｃは、たとえば同図（ａ）に示すように、差動アンプＳＡ、抵抗素子Ｒａ、ｐチャネルＭＯＳトランジスタＰＱａ，ＰＱｂ、および、ｎチャネルＭＯＳトランジスタＮＱａ，ＮＱｂ，ＮＱｃ，ＮＱｄ，ＮＱｅを有している。たとえば、ｐチャネルＭＯＳトランジスタＰＱａの電流通路の一端およびバックゲートには、電源ＶＣＣが接続されている。その電流通路の他端には、抵抗素子Ｒａの一端が接続され、この抵抗素子Ｒａの他端は接地されている。
The
ｐチャネルＭＯＳトランジスタＰＱａの電流通路と抵抗素子Ｒａとの接続点には、差動アンプＳＡの反転入力端が接続されている。この差動アンプＳＡの非反転入力端には、基準電圧ＶＲＥＦが供給されている。そして、差動アンプＳＡの出力端は、ｐチャネルＭＯＳトランジスタＰＱａ，ＰＱｂの各ゲートに接続されている。 The inverting input terminal of the differential amplifier SA is connected to the connection point between the current path of the p-channel MOS transistor PQa and the resistance element Ra. A reference voltage VREF is supplied to the non-inverting input terminal of the differential amplifier SA. The output terminal of the differential amplifier SA is connected to the gates of the p-channel MOS transistors PQa and PQb.
ｐチャネルＭＯＳトランジスタＰＱｂの電流通路の一端およびバックゲートには、電源ＶＣＣが接続されている。その電流通路の他端には、ｎチャネルＭＯＳトランジスタＮＱａのゲートおよび電流通路の一端、ｎチャネルＭＯＳトランジスタＮＱｂのゲート、および、ｎチャネルＭＯＳトランジスタＮＱｃのゲートが、それぞれ接続されている。ｎチャネルＭＯＳトランジスタＮＱｂの電流通路の一端には、ｎチャネルＭＯＳトランジスタＮＱｄの電流通路の一端およびバックゲートが接続されている。ｎチャネルＭＯＳトランジスタＮＱｄのゲートには、制御ロジック回路１２２ｂのインバータ回路ＬＣ１の出力端が接続されており、制御信号ＤＩＳＥＮ１が供給されるようになっている。ｎチャネルＭＯＳトランジスタＮＱｃの電流通路の一端には、ｎチャネルＭＯＳトランジスタＮＱｅの電流通路の一端およびバックゲートが接続されている。ｎチャネルＭＯＳトランジスタＮＱｅのゲートには、制御ロジック回路１２２ｂのナンド回路ＬＣ２の出力端が接続されており、制御信号ＤＩＳＥＮ２が供給されるようになっている。
A power supply VCC is connected to one end of the current path of the p-channel MOS transistor PQb and the back gate. The other end of the current path is connected to the gate of n channel MOS transistor NQa and one end of the current path, the gate of n channel MOS transistor NQb, and the gate of n channel MOS transistor NQc. One end of the current path of n channel MOS transistor NQb and the back gate are connected to one end of the current path of n channel MOS transistor NQb. The output terminal of the inverter circuit LC1 of the
ｎチャネルＭＯＳトランジスタＮＱｄ，ＮＱｅの電流通路の他端には、それぞれ、上記ＶＰＰ＿Ｐ供給源１２１より正電圧ＶＰＰ＿Ｐ（ＶＰＰ＿Ｐ１）が供給されている。ｎチャネルＭＯＳトランジスタＮＱａ，ＮＱｂ，ＮＱｃの電流通路の他端およびバックゲートは、それぞれ接地されている。
A positive voltage VPP_P (VPP_P1) is supplied from the
なお、本実施形態の場合、主に、ＤｉｓＣｈａｒｇｅ制御回路１２２ｃのｎチャネルＭＯＳトランジスタＮＱｂ，ＮＱｄと、制御ロジック回路１２２ｂのインバータ回路ＬＣ１とによって、ＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ回路１２２のＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ１回路１２２-1が、ＤｉｓＣｈａｒｇｅ制御回路１２２ｃのｎチャネルＭＯＳトランジスタＮＱｃ，ＮＱｅと、制御ロジック回路１２２ｂのナンド回路ＬＣ２とによって、ＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ回路１２２のＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ２回路１２２-2が、それぞれ構成されている。
In the case of the present embodiment, the
すなわち、上記した構成においては、定電流源をミラーしているｎチャネルＭＯＳトランジスタＮＱｂ，ＮＱｃのディメンジョン（ＮＭＯＳ１，ＮＭＯＳ２）が、ディスチャージする電流に応じて、それぞれ設定されている。本実施形態の場合、ｎチャネルＭＯＳトランジスタＮＱｂのディメンジョンが、ｎチャネルＭＯＳトランジスタＮＱｃのディメンジョンよりも小さい（ＮＭＯＳ１＜ＮＭＯＳ２）。これらディメンジョンの異なる２つのｎチャネルＭＯＳトランジスタＮＱｂ，ＮＱｃを、モードに応じて切り換える。たとえば、通常Ｐｒｇ時には、ＤｉｓＣｈａｒｇｅ制御回路１２２ｃのｎチャネルＭＯＳトランジスタＮＱｄをオンさせるように制御し、一括Ｐｒｇ時には、ＤｉｓＣｈａｒｇｅ制御回路１２２ｃのｎチャネルＭＯＳトランジスタＮＱｅをオンさせるように制御する。こうして、モードに応じてディスチャージ電流を変更することにより、負電圧ＶＰＰ＿Ｎの電位がディスチャージされると同時に、余計に上昇した正電圧ＶＰＰ＿Ｐの電位をディスチャージできる。
That is, in the above-described configuration, the dimensions (NMOS1, NMOS2) of the n-channel MOS transistors NQb, NQc mirroring the constant current source are set according to the current to be discharged. In the present embodiment, the dimension of the n-channel MOS transistor NQb is smaller than the dimension of the n-channel MOS transistor NQc (NMOS1 <NMOS2). These two n-channel MOS transistors NQb and NQc having different dimensions are switched according to the mode. For example, during normal Prg, control is performed so that the n-channel MOS transistor NQd of the
［第４の実施形態］
図１３は、本発明の第４の実施形態にしたがった、不揮発性半導体記憶装置に用いられるＳＥＮＳＥ回路の構成を示すものである。なお、ここでは、電圧発生回路１２０内に設けられるＳＥＮＳＥ回路によって、モードに応じたディスチャージ電流の切り換えを可能にした場合について説明する。
[Fourth Embodiment]
FIG. 13 shows a configuration of a SENSE circuit used in the nonvolatile semiconductor memory device according to the fourth embodiment of the present invention. Here, a case will be described in which the discharge current can be switched according to the mode by the SENSE circuit provided in the
本実施形態のＳＥＮＳＥ回路１２５は、たとえば、ＶＰＰ＿Ｐ供給源１２１の前段に設けられ、モードに応じて回路１２５内の抵抗値を切り換えて、正電圧ＶＰＰ＿Ｐのセンスレベルを変更することにより、Ｃｈａｒｇｅ Ｐｕｍｐ回路（図示していない）の動作を制御するとともに、ディスチャージ電流を変更して正電圧ＶＰＰ＿Ｐの上昇を抑えるようにしたものである。すなわち、ＳＥＮＳＥ回路１２５は、たとえば図１３に示すように、５つの抵抗素子ｒａ，ｒｂ，ｒｃ，ｒｄ，ｒｅが直列に接続されてなる抵抗列Ｒｒを有している。この抵抗列Ｒｒの一端には正電圧ＶＰＰ＿Ｐが供給され、他端にはｎチャネルＭＯＳトランジスタＮＱ１の電流通路の一端が接続されている。このｎチャネルＭＯＳトランジスタＮＱ１の電流通路の他端およびバックゲートは接地されている。ｎチャネルＭＯＳトランジスタＮＱ１のゲートには、たとえば、ライトステートマシーン１１０からの制御信号ＳＥＮＳＥ ＥＮが供給されるようになっている。
The
抵抗列Ｒｒのうち、抵抗素子ｒｄ，ｒｅの接続点には、差動アンプＳＡ１の反転入力端が接続されている。この差動アンプＳＡ１の非反転入力端には、基準電圧ＶＲＥＦが供給されている。そして、差動アンプＳＡ１の出力端は、２段接続されたインバータ回路ＩＮＶ１，ＩＮＶ２における、インバータ回路ＩＮＶ１の入力端に接続されている。インバータ回路ＩＮＶ２の出力端からは、ＶＰＰ＿Ｐ供給源１２１への制御信号（Ｃｈａｒｇｅ Ｐｕｍｐ ＥＮ）が出力されるようになっている。
In the resistor string Rr, the inverting input terminal of the differential amplifier SA1 is connected to a connection point between the resistor elements rd and re. A reference voltage VREF is supplied to the non-inverting input terminal of the differential amplifier SA1. The output terminal of the differential amplifier SA1 is connected to the input terminal of the inverter circuit INV1 in the inverter circuits INV1 and INV2 connected in two stages. A control signal (Charge Pump EN) to the
また、抵抗素子ｒｃ，ｒｄの接続点には、ｎチャネルＭＯＳトランジスタＮＱ２の電流通路の一端およびバックゲートが接続されている。このｎチャネルＭＯＳトランジスタＮＱ２の電流通路の他端には、正電圧ＶＰＰ＿Ｐが供給されている。ｎチャネルＭＯＳトランジスタＮＱ２のゲートには、たとえば、一括Ｐｒｇ時にアクティブ状態“Ｈ”となる制御信号ＤＩＳＥＮが供給されるようになっている。 Further, one end of the current path of n channel MOS transistor NQ2 and the back gate are connected to the connection point of resistance elements rc and rd. A positive voltage VPP_P is supplied to the other end of the current path of n channel MOS transistor NQ2. For example, a control signal DISEN which is in an active state “H” at the time of collective Prg is supplied to the gate of the n-channel MOS transistor NQ2.
この実施形態の場合、たとえば一括Ｐｒｇ時に、正電圧ＶＰＰ＿Ｐのセンスレベルを下げ、Ｃｈａｒｇｅ Ｐｕｍｐ回路の動作を停止させるとともに、ディスチャージ電流を上げることにより、正電圧ＶＰＰ＿Ｐの上昇を抑えることが可能となる。 In the case of this embodiment, for example, at the time of collective Prg, it is possible to suppress the increase of the positive voltage VPP_P by lowering the sense level of the positive voltage VPP_P, stopping the operation of the Charge Pump circuit and increasing the discharge current.
上記したように、モード（通常／一括）に応じてディスチャージ電流を制御することにより、ディスチャージの際に正電圧ＶＰＰ＿Ｐが異常に上昇するのを防止でき、セルを破壊から保護し得るとともに、モードによらず、短時間でプログラム動作を完了させることが可能となるものである。 As described above, by controlling the discharge current according to the mode (normal / batch), it is possible to prevent the positive voltage VPP_P from rising abnormally at the time of discharge, to protect the cell from destruction, and to enter the mode. Regardless, the program operation can be completed in a short time.
なお、上述した各実施形態においては、モードに応じてディスチャージ電流を制御するようにした場合について説明したが、これに限らず、たとえばステートに応じてディスチャージ電流を制御するようにした場合にも同様な効果が期待できる。 In each of the above-described embodiments, the case where the discharge current is controlled according to the mode has been described. However, the present invention is not limited to this. For example, the same applies when the discharge current is controlled according to the state. Can be expected.
また、書き込み時に限らず、たとえば消去時において、負電圧ＶＰＰ＿Ｎ（第１の電圧）のディスチャージ時間を長くしたりすることなく、正電圧ＶＰＰ＿Ｐ（第２の電圧）の上昇を防止でき、正電圧ＶＰＰ＿Ｐの異常な上昇によるセルの破壊を阻止することも可能である。 Further, not only at the time of writing but also at the time of erasing, for example, the increase of the positive voltage VPP_P (second voltage) can be prevented without increasing the discharge time of the negative voltage VPP_N (first voltage), and the positive voltage VPP_P It is also possible to prevent the destruction of the cell due to the abnormal rise of the cell.
さらに、２Ｔｒ．フラッシュメモリに限らず、負電圧を使用する各種の不揮発性半導体記憶装置に適用できる。 Furthermore, 2Tr. The present invention can be applied not only to a flash memory but also to various nonvolatile semiconductor memory devices that use a negative voltage.
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。 In addition, the present invention is not limited to the above (each) embodiment, and various modifications can be made without departing from the scope of the invention in the implementation stage. Further, the above (each) embodiment includes various stages of the invention, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. For example, even if several constituent requirements are deleted from all the constituent requirements shown in the (each) embodiment, the problem (at least one) described in the column of the problem to be solved by the invention can be solved. When the effect (at least one of the effects) described in the “Effect” column is obtained, a configuration from which the constituent requirements are deleted can be extracted as an invention.
３…２Ｔｒ．フラッシュメモリ、１０…メモリセルアレイ、１２０…電圧発生回路、１２１…ＶＰＰ＿Ｐ供給源、１２２，１２２Ａ，１２２Ｂ…ＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ回路、１２２ａ，１２２ａ’，１２２ｃ…ＤｉｓＣｈａｒｇｅ制御回路、１２２ｂ，１２２ｂ’…制御ロジック回路、１２２-1…ＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ１回路、１２２-2…ＶＰＰ＿Ｐ ＤｉｓＣｈａｒｇｅ２回路、１２３…ＶＰＰ＿Ｎ供給源、１２４…ＶＰＰ＿Ｎ ＤｉｓＣｈａｒｇｅ回路、１２５…ＳＥＮＳＥ回路。 3 ... 2Tr. Flash memory, 10 ... memory cell array, 120 ... voltage generation circuit, 121 ... VPP_P supply source, 122, 122A, 122B ... VPP_P Discharge circuit, 122a, 122a ', 122c ... DisCharge control circuit, 122b, 122b' ... control logic circuit, 122-1 ... VPP_P DisCharge1 circuit, 122-2 ... VPP_P DisCharge2 circuit, 123 ... VPP_N supply source, 124 ... VPP_N DisCharge circuit, 125 ... SENSE circuit.
Claims (5)
前記半導体基板上に設けられた、フローティングゲートおよび制御ゲートを備えたＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ構造を有する複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、
前記複数のメモリセルの前記制御ゲートを、同一行ごとに共通に接続する複数のワード線と、
前記複数のワード線に第１の電圧を供給する第１の電圧供給源と、
前記第１の電圧供給源による、前記第１の電圧の立ち上げおよび立ち下げを制御する第１の制御回路と、
前記半導体基板に第２の電圧を供給する第２の電圧供給源と、
前記第２の電圧供給源による、前記第２の電圧の立ち上げおよび立ち下げを制御する第２の制御回路と
を具備し、
前記第１の電圧供給源により、前記複数のワード線に同時に前記第１の電圧を供給する際には、少なくとも、前記第２の電圧の立ち上げに同期させて、前記第１の電圧供給源による前記第１の電圧の立ち下げを制御するようにしたことを特徴とする不揮発性半導体記憶装置。 A semiconductor substrate;
A memory cell array in which a plurality of memory cells having a MOS (Metal Oxide Semiconductor) transistor structure having a floating gate and a control gate provided in the semiconductor substrate are arranged in a matrix;
A plurality of word lines commonly connecting the control gates of the plurality of memory cells for each same row;
A first voltage supply source for supplying a first voltage to the plurality of word lines;
A first control circuit for controlling the rise and fall of the first voltage by the first voltage supply source;
A second voltage supply source for supplying a second voltage to the semiconductor substrate;
A second control circuit for controlling the rise and fall of the second voltage by the second voltage supply source, and
When the first voltage is simultaneously supplied to the plurality of word lines by the first voltage supply source, the first voltage supply source is synchronized with at least the rise of the second voltage. A non-volatile semiconductor memory device characterized by controlling the fall of the first voltage due to the above.
前記第１の電圧供給源により、前記複数のワード線に同時に前記第１の電圧を供給する際の、前記第１の電圧の立ち下げを、前記第３の制御回路によって制御するようにしたことを特徴とする請求項１に記載の不揮発性半導体記憶装置。 A third control circuit is further provided separately from the first control circuit,
The third control circuit controls the fall of the first voltage when the first voltage is simultaneously supplied to the plurality of word lines by the first voltage supply source. The nonvolatile semiconductor memory device according to claim 1.
テスト時には、前記第１の電圧供給源により、前記複数のワード線に同時に前記第１の電圧としての正電圧が供給され、前記第２の電圧供給源により、前記半導体基板に前記第２の電圧としての負電圧が供給される
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。 At the time of writing, a positive voltage as the first voltage is selectively supplied to the plurality of word lines by the first voltage supply source, and the second voltage supply source supplies the second voltage to the semiconductor substrate. Negative voltage is supplied as
At the time of the test, a positive voltage as the first voltage is simultaneously supplied to the plurality of word lines by the first voltage supply source, and the second voltage is applied to the semiconductor substrate by the second voltage supply source. The non-volatile semiconductor memory device according to claim 1, wherein a negative voltage is supplied.
テスト時には、前記第１の電圧供給源により、前記複数のワード線に同時に前記第１の電圧としての負電圧が供給され、前記第２の電圧供給源により、前記半導体基板に前記第２の電圧としての正電圧が供給される
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。 At the time of erasing, the first voltage supply source selectively supplies a negative voltage as the first voltage to the plurality of word lines, and the second voltage supply source supplies the second voltage to the semiconductor substrate. A positive voltage is supplied as
During the test, a negative voltage as the first voltage is simultaneously supplied to the plurality of word lines by the first voltage supply source, and the second voltage is applied to the semiconductor substrate by the second voltage supply source. The non-volatile semiconductor memory device according to claim 1, wherein a positive voltage is supplied.
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| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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Family
ID=38631826
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| Application Number | Title | Priority Date | Filing Date |
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