JP2007250621A

JP2007250621A - Semiconductor device and manufacturing method thereof

Info

Publication number: JP2007250621A
Application number: JP2006068853A
Authority: JP
Inventors: Kazuyoshi Shiba; 和佳志波; Yasuhiro Taniguchi; 泰弘谷口; Fukuo Owada; 福夫大和田; Hideaki Yamakoshi; 英明山越
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2006-03-14
Filing date: 2006-03-14
Publication date: 2007-09-27

Abstract

<P>PROBLEM TO BE SOLVED: To reduce manufacturing cost of a MIS transistor having three kinds of gate insulated film thickness on the principal surface of the same semiconductor substrate. <P>SOLUTION: A p-type well PW is formed with common use of an n-channel low voltage resistance MIS in a low voltage resistance MIS region, and a well of an n-channel low voltage resistance MIS in an intermediate voltage resistance MIS region. In the same way, an n-type well NW is formed with common use of a p-channel low voltage resistance MIS and a well of a p-channel low voltage resistance MIS. Moreover, an n-type extension region 9 is formed with common use of an n-channel intermediate voltage resistance MIS of an intermediate voltage resistance MIS region and an extension region of an n-channel high voltage resistance MIS in a high voltage resistance MIS region. In the same way, a p-type extension region 10 is formed with common use of a p-channel intermediate voltage resistance MIS, and an extension region of a p-channel high voltage resistance MIS in a high voltage resistance MIS region. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置およびその製造技術に関し、特に、同一半導体基板の主面上に３種類のゲート絶縁膜厚を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor；以下、「ＭＩＳトランジスタ」という）の製造に適用して有効な技術に関するものである。 The present invention relates to a semiconductor device and a manufacturing technique thereof, and in particular, manufacture of a MISFET (Metal Insulator Semiconductor Field Effect Transistor; hereinafter referred to as “MIS transistor”) having three types of gate insulating film thickness on a main surface of the same semiconductor substrate. It is related to technology effective when applied to.

ＭＩＳトランジスタを用いた半導体装置として、半導体基板の主面上に形成された不揮発性メモリを搭載したマイクロチップコンピュータなどが挙げられる。 As a semiconductor device using a MIS transistor, a microchip computer on which a nonvolatile memory formed on a main surface of a semiconductor substrate is mounted.

このような半導体装置の小型化、高集積密度化および高性能化するためにＭＩＳトランジスタが微細化されている。微細化されたＭＩＳトランジスタでは、短チャネル効果などが発生するため、トランジスタ特性に影響を及ぼさないような対応策が取られている。 MIS transistors have been miniaturized in order to reduce the size, integration density, and performance of such semiconductor devices. In a miniaturized MIS transistor, since a short channel effect or the like occurs, a countermeasure is taken so as not to affect the transistor characteristics.

特開平０８−２０４０２１号公報（特許文献１）には、同一基板に形成した高耐圧、低耐圧トランジスタの高耐圧トランジスタの耐圧および電流駆動能力を十分に確保し、低耐圧トランジスタのショートチャネル効果を抑制するとともに、プロセスの簡単化を図る技術が開示されている。
特開平０８−２０４０２１号公報 In Japanese Patent Laid-Open No. 08-204221 (Patent Document 1), a high breakdown voltage and a high voltage resistance of a high breakdown voltage transistor and a low breakdown voltage transistor formed on the same substrate are sufficiently secured, and a short channel effect of the low breakdown voltage transistor is obtained. A technique for suppressing and simplifying the process is disclosed.
Japanese Patent Application Laid-Open No. 08-204221

本発明者らは、メモリアレイおよびその周辺回路を備えた１チップの半導体装置について検討している。すなわち、同一半導体基板の主面上に、メモリアレイを構成するメモリ素子および周辺回路を構成する３種類のゲート絶縁膜厚を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor；以下、「ＭＩＳトランジスタ」という）について検討を行っている。 The present inventors are examining a one-chip semiconductor device including a memory array and its peripheral circuits. That is, a MISFET (Metal Insulator Semiconductor Field Effect Transistor; hereinafter referred to as “MIS transistor”) having three types of gate insulating film thicknesses constituting a memory element constituting a memory array and a peripheral circuit on the main surface of the same semiconductor substrate. We are studying.

このメモリ素子は、例えば、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型のフラッシュメモリ（不揮発性メモリ）である。 This memory element is, for example, a MONOS (Metal Oxide Nitride Oxide Silicon) type flash memory (nonvolatile memory).

一方、この３種類のＭＩＳトランジスタは、例えば１．５Ｖ程度の低耐圧のＭＩＳトランジスタ（以下、「低耐圧ＭＩＳ」という）、例えば５Ｖ程度の中耐圧のＭＩＳトランジスタ（以下、「中耐圧ＭＩＳ」という）および例えば１２Ｖ程度の高耐圧ＭＩＳトランジスタ（以下「高耐圧ＭＩＳ」という）である。これらＭＩＳトランジスタのゲート絶縁膜の膜厚は耐圧によって異なり、低耐圧ＭＩＳでは例えば３．７ｎｍ程度、中耐圧ＭＩＳでは例えば１２ｎｍ程度および高耐圧ＭＩＳでは例えば１９ｎｍ程度である。 On the other hand, these three types of MIS transistors are, for example, a low withstand voltage MIS transistor of about 1.5 V (hereinafter referred to as “low withstand voltage MIS”), for example, an intermediate voltage MIS transistor of about 5 V (hereinafter referred to as “medium withstand voltage MIS”). ) And a high voltage MIS transistor of about 12V (hereinafter referred to as “high voltage MIS”). The film thickness of the gate insulating film of these MIS transistors varies depending on the withstand voltage. For example, the low withstand voltage MIS is about 3.7 nm, the medium withstand voltage MIS is about 12 nm, and the high withstand voltage MIS is about 19 nm.

また、周辺回路を構成する低耐圧ＭＩＳ、中耐圧ＭＩＳおよび高耐圧ＭＩＳは、それぞれＮチャネル型とＰチャネル型のＭＩＳトランジスタからＣＭＩＳ（Complementary Metal Insulator Semiconductor）を構成する。 The low withstand voltage MIS, medium withstand voltage MIS, and high withstand voltage MIS constituting the peripheral circuit each constitute a CMIS (Complementary Metal Insulator Semiconductor) from N channel type and P channel type MIS transistors.

本発明者らは、これらの耐圧の異なるＭＩＳトランジスタを別々のプロセスによって形成している。すなわち、それぞれ異なる膜厚のゲート絶縁膜のゲート加工を行った後、それぞれ個別にＬＤＤ（Lightly Doped Drain）拡散層を形成するためのイオン注入を行い、その後ＬＤＤ用のサイドウォールを形成し、続いてソース・ドレイン領域を形成するためのイオン注入およびアニーリング等を行っている。 The inventors of the present invention form these MIS transistors having different breakdown voltages by separate processes. That is, after gate processing of gate insulating films having different thicknesses, ion implantation for individually forming an LDD (Lightly Doped Drain) diffusion layer is performed, and then sidewalls for LDD are formed. Then, ion implantation and annealing are performed to form source / drain regions.

この低耐圧ＭＩＳは、メモリアレイの書き換え制御回路として形成されており、例えば、ロジック回路、設定回路、通常用書き換えクロック生成回路、高速用書き換えクロック生成回路および書き換えタイミング制御回路などを構成する素子である。また、中耐圧ＭＩＳは、例えば、入出力（Ｉ／Ｏ）回路、アナログ回路などを構成する素子である。また、高耐圧ＭＩＳは、例えば、メモリアレイへの書き込み・消去動作、行や列を選択するカラムデコーダやロウデコーダなどを構成する素子である。 The low withstand voltage MIS is formed as a rewrite control circuit for a memory array. For example, the low withstand voltage MIS is an element constituting a logic circuit, a setting circuit, a normal rewrite clock generation circuit, a high-speed rewrite clock generation circuit, a rewrite timing control circuit, and the like. is there. Further, the medium withstand voltage MIS is an element constituting, for example, an input / output (I / O) circuit, an analog circuit, or the like. The high breakdown voltage MIS is an element constituting, for example, a write / erase operation to the memory array, a column decoder or a row decoder for selecting a row or a column, and the like.

これらメモリアレイおよびその周辺回路を１チップで構成する場合、本発明者らは、チップ平面領域において、メモリアレイやロジック回路などをチップの中央部に配置し、チップの外周部にはＩ／Ｏ回路を配置している。 When these memory arrays and their peripheral circuits are configured by one chip, the inventors arrange a memory array, a logic circuit, etc. in the center of the chip in the chip plane region, and I / O on the outer periphery of the chip. The circuit is arranged.

ここで、メモリアレイおよびその周辺回路を備えた１チップの半導体装置において、例えば５Ｖ程度の中耐圧ＭＩＳを適用しない場合について説明する。例えば、マイクロコンピュータでは外部の５Ｖで駆動させるため、Ｉ／Ｏ回路は５Ｖで駆動させている。低耐圧ＭＩＳと高耐圧ＭＩＳで構成する場合、チップ外周部のＩ／Ｏ回路を高耐圧ＭＩＳで構成することとなり、チップ（セル）高さが高くなり、チップサイズ増加の要因となっていた。すなわち、１チップの平面領域において、高耐圧ＭＩＳの占有率が高くなる。その場合、低耐圧ＭＩＳおよび高耐圧ＭＩＳのゲート絶縁膜の膜厚が、それぞれ例えば３．７ｎｍ程度および１９ｎｍ程度であるため、高耐圧ＭＩＳの高さを確保するために、高耐圧ＭＩＳの面積も大きくしなければならず、チップ面積自体も大きくなってしまう。 Here, a case where a medium breakdown voltage MIS of about 5 V, for example, is not applied to a one-chip semiconductor device including a memory array and its peripheral circuits will be described. For example, since the microcomputer is driven by an external 5V, the I / O circuit is driven by 5V. In the case of the low breakdown voltage MIS and the high breakdown voltage MIS, the I / O circuit on the outer periphery of the chip is configured by the high breakdown voltage MIS, which increases the chip (cell) height, which increases the chip size. In other words, the occupation ratio of the high breakdown voltage MIS is increased in the planar area of one chip. In that case, since the film thicknesses of the gate insulating films of the low withstand voltage MIS and the high withstand voltage MIS are about 3.7 nm and 19 nm, respectively, the area of the high withstand voltage MIS is also secured in order to ensure the height of the high withstand voltage MIS. The chip area itself must be increased.

そこで、本発明者らは、メモリアレイおよびその周辺回路を備えた１チップの半導体装置において、入出力（Ｉ／Ｏ）回路、アナログ回路に、その電圧に合わせた耐圧のＭＩＳトランジスタ（中耐圧ＭＩＳ）を適用し、高耐圧ＭＩＳの占有率を減少させてチップ面積を低減している。 Therefore, the inventors of the present invention, in a one-chip semiconductor device including a memory array and its peripheral circuit, have an input / output (I / O) circuit and an analog circuit with a withstand voltage MIS transistor (medium withstand voltage MIS). ) To reduce the occupation ratio of the high breakdown voltage MIS and reduce the chip area.

しかしながら、前述したような別々のプロセスによって、２種類のＭＩＳトランジスタ（低耐圧ＭＩＳおよび高耐圧ＭＩＳ）に１種類のＭＩＳトランジスタ（中耐圧ＭＩＳ）を追加する場合、例えば、マスク５枚の追加を必要とし、半導体装置の製造コストが増大してしまう。ここで、追加マスク５枚の内訳は、ゲート絶縁膜厚の作り分け用のマスク、Ｎチャネル型中耐圧ＭＩＳのウエルとチャネル形成用のマスク、Ｐチャネル型中耐圧ＭＩＳのウエルとチャネル形成用のマスク、Ｎチャネル型中耐圧ＭＩＳのエクステンション領域形成用のマスクおよびＰチャネル型中耐圧ＭＩＳのエクステンション領域形成用のマスクである。 However, when one kind of MIS transistor (medium withstand voltage MIS) is added to two kinds of MIS transistors (low withstand voltage MIS and high withstand voltage MIS) by separate processes as described above, for example, it is necessary to add five masks. As a result, the manufacturing cost of the semiconductor device increases. Here, the breakdown of the five additional masks is as follows: a mask for selectively forming a gate insulating film thickness, an N-channel medium breakdown voltage MIS well and a channel formation mask, a P-channel medium breakdown voltage MIS well and a channel formation mask. These are a mask, a mask for forming an extension region of the N-channel type medium breakdown voltage MIS, and a mask for forming an extension region of the P-channel type medium breakdown voltage MIS.

本発明の目的は、同一半導体基板の主面上に３種類のゲート絶縁膜厚を有するＭＩＳトランジスタの製造コストを低減することのできる技術を提供することにある。 An object of the present invention is to provide a technique capable of reducing the manufacturing cost of a MIS transistor having three types of gate insulating film thickness on the main surface of the same semiconductor substrate.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明は、同一半導体基板の主面上に形成された低耐圧ＭＩＳ、中耐圧ＭＩＳおよび高耐圧ＭＩＳにおいて、低耐圧ＭＩＳと中耐圧ＭＩＳのウエルを共用化し、中耐圧ＭＩＳと高耐圧ＭＩＳのエクステンション領域を共用化するものである。さらに、同一のフォトレジスト膜を用いて、低耐圧ＭＩＳのエクステンション領域を形成し、その直後に低耐圧ＭＩＳの閾値電圧調整のためのイオン注入を行うものである。 In the present invention, in the low breakdown voltage MIS, the medium breakdown voltage MIS, and the high breakdown voltage MIS formed on the main surface of the same semiconductor substrate, the wells of the low breakdown voltage MIS and the intermediate breakdown voltage MIS are shared, and the extension of the intermediate breakdown voltage MIS and the high breakdown voltage MIS. The area is shared. Further, using the same photoresist film, a low breakdown voltage MIS extension region is formed, and immediately after that, ion implantation for adjusting the threshold voltage of the low breakdown voltage MIS is performed.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

本発明によれば、同一半導体基板の主面上に３種類のゲート絶縁膜厚を有するＭＩＳトランジスタの製造コストを低減することができる。 According to the present invention, the manufacturing cost of a MIS transistor having three types of gate insulating film thickness on the main surface of the same semiconductor substrate can be reduced.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.

本発明の実施の形態では、メモリアレイおよびその周辺回路を備えた１チップのマイクロコンピュータである半導体装置について説明する。 In the embodiment of the present invention, a semiconductor device which is a one-chip microcomputer including a memory array and its peripheral circuits will be described.

まず、本発明の実施の形態に係る半導体装置の構造について説明する。図１は、本発明の実施の形態に係る半導体装置の要部を模式的に示す断面図である。 First, the structure of the semiconductor device according to the embodiment of the present invention will be described. FIG. 1 is a cross-sectional view schematically showing a main part of a semiconductor device according to an embodiment of the present invention.

図１に示すように、本実施の形態に係る半導体装置は、同一半導体基板１１の主面上に形成されたメモリ素子およびその周辺回路を構成する３種類のゲート絶縁膜厚を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor；以下、「ＭＩＳトランジスタ」という）を備えている。 As shown in FIG. 1, the semiconductor device according to the present embodiment includes a memory element formed on the main surface of the same semiconductor substrate 11 and three kinds of gate insulating film thicknesses constituting a peripheral circuit thereof and a MISFET (Metal Insulator Semiconductor Field Effect Transistor (hereinafter referred to as “MIS transistor”).

メモリ領域に形成されたメモリ素子は、例えば、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型のフラッシュメモリ（不揮発性メモリ）である。メモリ素子のゲート絶縁膜１ｆは、例えば酸化シリコン／窒化シリコン／酸化シリコンからなるＯＮＯ（Oxide Nitride Oxide）膜から構成される。 The memory element formed in the memory region is, for example, a MONOS (Metal Oxide Nitride Oxide Silicon) type flash memory (nonvolatile memory). The gate insulating film 1f of the memory element is composed of an ONO (Oxide Nitride Oxide) film made of, for example, silicon oxide / silicon nitride / silicon oxide.

一方、低耐圧ＭＩＳ領域、中耐圧ＭＩＳ領域および高耐圧ＭＩＳ領域のそれぞれに形成されたＭＩＳトランジスタは、例えば１．５Ｖ程度の低耐圧のＭＩＳトランジスタ（低耐圧ＭＩＳ）、例えば５Ｖ程度の中耐圧のＭＩＳトランジスタ（中耐圧ＭＩＳ）および例えば１２Ｖ程度の高耐圧ＭＩＳトランジスタ（高耐圧ＭＩＳ）である。これらＭＩＳトランジスタのゲート絶縁膜１ｌ、１ｍ、１ｈの膜厚は耐圧によって異なり、低耐圧ＭＩＳでは例えば３．７ｎｍ程度、中耐圧ＭＩＳでは例えば１２ｎｍ程度および高耐圧ＭＩＳでは例えば１９ｎｍ程度である。 On the other hand, the MIS transistor formed in each of the low withstand voltage MIS region, the medium withstand voltage MIS region, and the high withstand voltage MIS region is, for example, a low withstand voltage MIS transistor (low withstand voltage MIS) of about 1.5V, for example, with a medium withstand voltage of about 5V. An MIS transistor (medium withstand voltage MIS) and a high withstand voltage MIS transistor (high withstand voltage MIS) of about 12V, for example. The film thicknesses of the gate insulating films 1l, 1m, and 1h of these MIS transistors vary depending on the withstand voltage, and are about 3.7 nm for the low withstand voltage MIS, about 12 nm for the medium withstand voltage MIS, and about 19 nm for the high withstand voltage MIS, for example.

なお、本実施の形態では、低耐圧ＭＩＳとして１．５Ｖ耐圧のＭＩＳトランジスタを例示するが、これに限らず、例えば、１．２Ｖ〜１．７Ｖ耐圧のＭＩＳトランジスタであっても良い。また、中耐圧ＭＩＳとして５Ｖ耐圧のＭＩＳトランジスタを例示するが、これに限らず、例えば、３Ｖ〜７Ｖ耐圧のＭＩＳトランジスタであっても良い。また、高耐圧ＭＩＳとして１２Ｖ耐圧のＭＩＳトランジスタを例示するが、これに限らず、例えば、１０Ｖ〜１５Ｖ耐圧のＭＩＳトランジスタであっても良い。 In the present embodiment, a 1.5V withstand voltage MIS transistor is exemplified as the low withstand voltage MIS. However, the present invention is not limited to this. For example, a 1.2V to 1.7V withstand voltage MIS transistor may be used. Further, the MIS transistor having a 5V breakdown voltage is illustrated as the medium breakdown voltage MIS, but is not limited thereto, and may be a MIS transistor having a breakdown voltage of 3V to 7V, for example. In addition, although a 12V withstand voltage MIS transistor is illustrated as the high withstand voltage MIS, the present invention is not limited thereto, and may be, for example, a 10V to 15V withstand voltage MIS transistor.

図１に示すように、低耐圧ＭＩＳ領域には、Ｐ型ウエルＰＷにＮチャネル型の低耐圧ＭＩＳ、Ｎ型ウエルＮＷにＰチャネル型の低耐圧ＭＩＳが形成されている。このＰ型ウエルＰＷには、Ｎ型エクステンション領域７およびＮ型ソース・ドレイン領域５からなるＬＤＤ構造が形成されており、ゲート電極２ｌ下にゲート絶縁膜１ｌを介してＮチャネル領域３ｌが形成されている。一方、Ｎ型ウエルＮＷには、Ｐ型エクステンション領域８およびＰ型ソース・ドレイン領域６からなるＬＤＤ構造が形成されており、ゲート電極２ｌ下にゲート絶縁膜１ｌを介してＰチャネル領域４ｌが形成されている。 As shown in FIG. 1, in the low breakdown voltage MIS region, an N-channel low breakdown voltage MIS is formed in a P-type well PW, and a P-channel low breakdown voltage MIS is formed in an N-type well NW. In this P-type well PW, an LDD structure including an N-type extension region 7 and an N-type source / drain region 5 is formed, and an N-channel region 3l is formed under the gate electrode 2l via a gate insulating film 1l. ing. On the other hand, in the N-type well NW, an LDD structure comprising a P-type extension region 8 and a P-type source / drain region 6 is formed, and a P-channel region 4l is formed under the gate electrode 2l via a gate insulating film 11. Has been.

また、中耐圧ＭＩＳ領域には、Ｐ型ウエルＰＷにＮチャネル型の中耐圧ＭＩＳ、Ｎ型ウエルＮＷにＰチャネル型の中耐圧ＭＩＳが形成されている。このＰ型ウエルＰＷには、Ｎ型エクステンション領域９およびＮ型ソース・ドレイン領域５からなるＬＤＤ構造が形成されており、ゲート電極２ｍ下にゲート絶縁膜１ｍを介してＮチャネル領域３ｍが形成されている。一方、Ｎ型ウエルＮＷには、Ｐ型エクステンション領域１０およびＰ型ソース・ドレイン領域６からなるＬＤＤ構造が形成されており、ゲート電極２ｍ下にゲート絶縁膜１ｍを介してＰチャネル領域４ｍが形成されている。 In the medium breakdown voltage MIS region, an N-channel medium breakdown voltage MIS is formed in the P-type well PW, and a P-channel medium breakdown voltage MIS is formed in the N-type well NW. In this P-type well PW, an LDD structure comprising an N-type extension region 9 and an N-type source / drain region 5 is formed, and an N-channel region 3m is formed under the gate electrode 2m via a gate insulating film 1m. ing. On the other hand, an LDD structure including a P-type extension region 10 and a P-type source / drain region 6 is formed in the N-type well NW, and a P-channel region 4m is formed below the gate electrode 2m via a gate insulating film 1m. Has been.

また、高耐圧ＭＩＳ領域には、Ｐ型ウエルＨＰＷにＮチャネル型の高耐圧ＭＩＳ、Ｎ型ウエルＨＮＷにＰチャネル型の高耐圧ＭＩＳが形成されている。このＰ型ウエルＨＰＷには、Ｎ型エクステンション領域９およびＮ型ソース・ドレイン領域５からなるＬＤＤ構造が形成されており、ゲート電極２ｈ下にゲート絶縁膜１ｈを介してＮチャネル領域３ｈが形成されている。一方、Ｎ型ウエルＨＮＷには、Ｐ型エクステンション領域１０およびＰ型ソース・ドレイン領域６からなるＬＤＤ構造が形成されており、ゲート電極２ｈ下にゲート絶縁膜１ｈを介してＰチャネル領域４ｈが形成されている。なお、高耐圧ＭＩＳは、メモリ素子の書き込み、消去動作に用いられる。 In the high breakdown voltage MIS region, an N channel type high breakdown voltage MIS is formed in the P type well HPW, and a P channel type high breakdown voltage MIS is formed in the N type well HNW. In this P-type well HPW, an LDD structure comprising an N-type extension region 9 and an N-type source / drain region 5 is formed, and an N-channel region 3h is formed under the gate electrode 2h via a gate insulating film 1h. ing. On the other hand, an LDD structure including a P-type extension region 10 and a P-type source / drain region 6 is formed in the N-type well HNW, and a P-channel region 4h is formed under the gate electrode 2h via a gate insulating film 1h. Has been. The high breakdown voltage MIS is used for writing and erasing operations of the memory element.

また、メモリ領域には、Ｐ型ウエルＨＰＷにＭＯＮＯＳ型のメモリ素子が形成されている。このＰ型ウエルＨＰＷには、Ｎ型エクステンション領域９およびＮ型ソース・ドレイン領域５からなるＬＤＤ構造が形成されており、ゲート電極２ｆ下にＯＮＯ膜からなるゲート絶縁膜１ｆを介してＮチャネル領域３ｆが形成されている。 In the memory region, a MONOS type memory element is formed in the P type well HPW. In this P-type well HPW, an LDD structure comprising an N-type extension region 9 and an N-type source / drain region 5 is formed, and an N-channel region is formed via a gate insulating film 1f made of an ONO film below the gate electrode 2f. 3f is formed.

このように本実施の形態の半導体装置では、低耐圧ＭＩＳと中耐圧ＭＩＳのウエルを共用化している。すなわち、Ｎチャネル型の低耐圧ＭＩＳとＮチャネル型の中耐圧ＭＩＳのウエルは、Ｐ型ウエルＰＷで共有化し、また、Ｐチャネル型の低耐圧ＭＩＳとＰチャネル型の中耐圧ＭＩＳのウエルは、Ｎ型ウエルＮＷで共有化している。 Thus, in the semiconductor device of the present embodiment, the wells of the low withstand voltage MIS and the medium withstand voltage MIS are shared. That is, the wells of the N-channel type low breakdown voltage MIS and the N-channel type medium breakdown voltage MIS are shared by the P-type well PW, and the wells of the P-channel type low breakdown voltage MIS and the P-channel type medium breakdown voltage MIS are Shared by the N-type well NW.

また、中耐圧ＭＩＳと高耐圧ＭＩＳのエクステンション領域を共用化している。すなわち、Ｎチャネル型の中耐圧ＭＩＳとＮチャネル型の中耐圧ＭＩＳのエクステンション領域は、Ｎ型ソース・ドレイン領域５を共有化し、また、Ｐチャネル型の中耐圧ＭＩＳとＮチャネル型の中耐圧ＭＩＳのエクステンション領域は、Ｐ型ソース・ドレイン領域６を共有化している。 Also, the extension regions of the medium withstand voltage MIS and the high withstand voltage MIS are shared. That is, the extension region of the N-channel medium-breakdown-voltage MIS and the N-channel medium-breakdown-voltage MIS shares the N-type source / drain region 5, and the P-channel medium-breakdown-voltage MIS and N-channel medium-breakdown-voltage MIS. This extension region shares the P-type source / drain region 6.

また、Ｎチャネル型およびＰチャネル型の中耐圧ＭＩＳの閾値電圧はそれぞれＮチャネル領域３ｍおよびＰチャネル領域４ｍで調整されている。また、Ｎチャネル型およびＰチャネル型の低耐圧ＭＩＳの閾値電圧はそれぞれＮチャネル領域３ｌおよびＰチャネル領域４ｌで調整されている。 The threshold voltages of the N-channel and P-channel medium withstand voltage MISs are adjusted in the N-channel region 3m and the P-channel region 4m, respectively. The threshold voltages of the N channel type and P channel type low withstand voltage MIS are adjusted in the N channel region 3l and the P channel region 4l, respectively.

なお、閾値を調整するチャネル領域において、低耐圧ＭＩＳのＮチャネル領域３ｌは中耐圧ＭＩＳのＮチャネル領域３ｍに導入した不純物に、さらに不純物を導入して調整されている。また、低耐圧ＭＩＳのＰチャネル領域４ｌは中耐圧ＭＩＳのＰチャネル領域４ｍに導入した不純物に、さらに不純物を導入して調整されている。 In the channel region for adjusting the threshold value, the N channel region 3l of the low withstand voltage MIS is adjusted by further introducing impurities into the impurity introduced into the N channel region 3m of the medium withstand voltage MIS. The P channel region 4l of the low withstand voltage MIS is adjusted by further introducing impurities into the impurity introduced into the P channel region 4m of the medium withstand voltage MIS.

低耐圧ＭＩＳおよび高耐圧ＭＩＳのＭＩＳトランジスタに中耐圧ＭＩＳを追加した場合、すなわち、低耐圧ＭＩＳからなるＣＭＩＳ、中耐圧ＭＩＳからなるＣＭＩＳおよび高耐圧ＭＩＳからなるＣＭＩＳを同一の半導体基板に形成する場合、前述した本発明者らの検討結果では、マスク５枚の追加を必要とした。この５枚のマスクの内訳は、ゲート絶縁膜厚の作り分け用のマスク、Ｎチャネル型中耐圧ＭＩＳのウエルとチャネル形成用のマスク、Ｐチャネル型中耐圧ＭＩＳのウエルとチャネル形成用のマスク、Ｎチャネル型中耐圧ＭＩＳのエクステンション領域形成用のマスクおよびＰチャネル型中耐圧ＭＩＳのエクステンション領域形成用のマスクである。しかしながら、本発明の構造とすることによって、中耐圧ＭＩＳのゲート絶縁膜１ｍを形成するためのマスク１枚の追加のみとすることができる。したがって、同一半導体基板の主面上に３種類のゲート絶縁膜厚を有するＭＩＳトランジスタの製造コストを低減することができる。 When the medium breakdown voltage MIS is added to the low breakdown voltage MIS and high breakdown voltage MIS MIS transistors, that is, when the CMIS including the low breakdown voltage MIS, the CMIS including the medium breakdown voltage MIS, and the CMIS including the high breakdown voltage MIS are formed on the same semiconductor substrate. According to the results of the examination by the inventors described above, it is necessary to add five masks. The breakdown of the five masks includes a mask for selectively forming a gate insulating film thickness, an N-channel medium breakdown voltage MIS well and a channel formation mask, a P-channel medium breakdown voltage MIS well and a channel formation mask, These are a mask for forming an extension region of an N-channel type medium breakdown voltage MIS and a mask for forming an extension region of a P-channel type medium breakdown voltage MIS. However, with the structure of the present invention, it is possible to add only one mask for forming the gate insulating film 1m of the medium withstand voltage MIS. Therefore, the manufacturing cost of the MIS transistor having three types of gate insulating film thickness on the main surface of the same semiconductor substrate can be reduced.

次に、本発明の実施の形態に係る半導体装置の製造方法について説明する。図２〜図８は、本発明の実施の形態に係る製造工程中の半導体装置の要部を模式的に示す断面図である。 Next, a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described. 2-8 is sectional drawing which shows typically the principal part of the semiconductor device in the manufacturing process which concerns on embodiment of this invention.

まず、図２に示すように、例えば、Ｐ型の単結晶シリコンからなる半導体基板１１を準備する。この半導体基板１１には、低耐圧ＭＩＳが形成される低耐圧ＭＩＳ領域、中耐圧ＭＩＳが形成される中耐圧ＭＩＳ領域、高耐圧ＭＩＳが形成される高耐圧ＭＩＳ領域およびメモリ素子が形成されるメモリ領域が設けられている。 First, as shown in FIG. 2, for example, a semiconductor substrate 11 made of P-type single crystal silicon is prepared. The semiconductor substrate 11 includes a low breakdown voltage MIS region in which a low breakdown voltage MIS is formed, an intermediate breakdown voltage MIS region in which an intermediate breakdown voltage MIS is formed, a high breakdown voltage MIS region in which a high breakdown voltage MIS is formed, and a memory in which a memory element is formed. An area is provided.

続いて、半導体基板１１の主面にＳＴＩ（Shallow Trench Isolation）１３を形成した後、深いＮ型ウエル１２を形成する。次いで、Ｎチャネル型の高耐圧ＭＩＳおよびメモリ素子のＰ型ウエルＨＰＷを形成した後、Ｎチャネル領域３ｈを形成する。すなわち、低耐圧ＭＩＳ領域および中耐圧ＭＩＳ領域などを覆うように形成されたフォトレジスト膜（図示しない）を用いたイオン注入によって、Ｐ型ウエルＨＰＷを形成する。 Subsequently, after forming an STI (Shallow Trench Isolation) 13 on the main surface of the semiconductor substrate 11, a deep N-type well 12 is formed. Next, after forming the N-channel type high breakdown voltage MIS and the P-type well HPW of the memory element, the N-channel region 3h is formed. That is, the P-type well HPW is formed by ion implantation using a photoresist film (not shown) formed so as to cover the low withstand voltage MIS region and the medium withstand voltage MIS region.

続いて、Ｐチャネル型の高耐圧ＭＩＳのＮ型ウエルＨＮＷを形成した後、Ｐチャネル領域４ｈを形成する。すなわち、低耐圧ＭＩＳ領域および中耐圧ＭＩＳ領域などを覆うように形成されたフォトレジスト膜（図示しない）を用いたイオン注入によって、Ｎ型ウエルＨＮＷを形成する。 Subsequently, after forming an N-type well HNW of a P-channel type high breakdown voltage MIS, a P-channel region 4h is formed. That is, the N-type well HNW is formed by ion implantation using a photoresist film (not shown) formed so as to cover the low withstand voltage MIS region and the medium withstand voltage MIS region.

続いて、図３に示すように、メモリ素子の閾値電圧調整のために、Ｎチャネル領域３ｆを形成後、メモリ素子のゲート絶縁膜１ｆおよびゲート電極２ｆを形成する。ゲート絶縁膜１ｆは、酸化シリコン／窒化シリコン／酸化シリコンのＯＮＯ膜からなる。また、ゲート電極２ｆは、多結晶シリコンからなる。 Subsequently, as shown in FIG. 3, in order to adjust the threshold voltage of the memory element, after forming the N channel region 3f, the gate insulating film 1f and the gate electrode 2f of the memory element are formed. The gate insulating film 1f is made of a silicon oxide / silicon nitride / silicon oxide ONO film. The gate electrode 2f is made of polycrystalline silicon.

続いて、図４に示すように、Ｎチャネル型の低耐圧ＭＩＳとＮチャネル型の中耐圧ＭＩＳのＰ型ウエルＰＷを形成した後、Ｎチャネル領域３ｍを形成する。すなわち、高耐圧ＭＩＳ領域などを覆うように形成されたフォトレジスト膜（図示しない）を用いたイオン注入によって、Ｎチャネル型の低耐圧ＭＩＳとＮチャネル型の中耐圧ＭＩＳのＰ型ウエルＰＷを同時に形成する。 Subsequently, as shown in FIG. 4, an N-channel low breakdown voltage MIS and an N-channel medium breakdown voltage MIS P-type well PW are formed, and then an N-channel region 3m is formed. That is, an N channel type low breakdown voltage MIS and an N channel type medium breakdown voltage MIS P type well PW are simultaneously formed by ion implantation using a photoresist film (not shown) formed so as to cover the high breakdown voltage MIS region. Form.

次いで、Ｐチャネル型の低耐圧ＭＩＳとＰチャネル型の中耐圧ＭＩＳのＮ型ウエルＮＷを形成した後、Ｐチャネル領域４ｍを形成する。すなわち、高耐圧ＭＩＳ領域などを覆うように形成されたフォトレジスト膜（図示しない）を用いたイオン注入によって、Ｐチャネル型の低耐圧ＭＩＳとＰチャネル型の中耐圧ＭＩＳのＮ型ウエルＮＷを同時に形成する。 Next, after forming an N-type well NW of a P channel type low withstand voltage MIS and a P channel type medium withstand voltage MIS, a P channel region 4m is formed. That is, by ion implantation using a photoresist film (not shown) formed so as to cover the high withstand voltage MIS region and the like, the P channel type low withstand voltage MIS and the P channel type medium withstand voltage MIS N type well NW are simultaneously formed. Form.

続いて、図５に示すように、フォトリソグラフィ技術およびエッチング技術によって、低耐圧ＭＩＳ、中耐圧ＭＩＳおよび高耐圧ＭＩＳのゲート絶縁膜となる例えば酸化シリコン膜の膜厚の作り分けを行う。次いで、ゲート加工によって、低耐圧ＭＩＳのゲート電極２ｌ、ゲート絶縁膜１ｌ、中耐圧ＭＩＳのゲート電極２ｍ、ゲート絶縁膜１ｍおよび高耐圧ＭＩＳのゲート電極２ｈ、ゲート絶縁膜２ｈを形成する。ここで、ゲート絶縁膜１ｌの膜厚は例えば３．７ｎｍ程度、ゲート絶縁膜１ｍの膜厚は例えば１２ｎｍ程度、ゲート絶縁膜１ｈの膜厚は例えば１９ｎｍ程度である。また、ゲート電極２ｌ、２ｍ、２ｈは、多結晶シリコンからなる。 Subsequently, as shown in FIG. 5, the film thickness of, for example, a silicon oxide film that becomes the gate insulating film of the low withstand voltage MIS, the medium withstand voltage MIS, and the high withstand voltage MIS is separately formed by the photolithography technique and the etching technique. Then, a gate electrode 21 having a low breakdown voltage MIS, a gate insulating film 11, a gate electrode 2 m having a medium breakdown voltage MIS, a gate insulating film 1 m, a gate electrode 2 h having a high breakdown voltage MIS, and a gate insulating film 2 h are formed by gate processing. Here, the thickness of the gate insulating film 1l is, for example, about 3.7 nm, the thickness of the gate insulating film 1m is, for example, about 12 nm, and the thickness of the gate insulating film 1h is, for example, about 19 nm. The gate electrodes 21, 2m, and 2h are made of polycrystalline silicon.

続いて、図６に示すように、Ｎチャネル型の低耐圧ＭＩＳのフィールド領域以外の領域をフォトレジスト膜（図示しない）で覆い、イオン注入をすることによって、Ｎチャネル型の低耐圧ＭＩＳのＮ型エクステンション領域７を形成する。 Subsequently, as shown in FIG. 6, regions other than the field region of the N-channel type low breakdown voltage MIS are covered with a photoresist film (not shown) and ion implantation is performed, whereby N of the N-channel type low breakdown voltage MIS. A mold extension region 7 is formed.

続いて、図７に示すように、同一の上記フォトレジスト膜を利用して、しきい値電圧調整のために、Ｎチャネル型の低耐圧ＭＩＳのＮチャネル領域３ｍにゲート電極２ｌを介してイオン注入（ポリスルー）を行い、Ｎチャネル領域３ｌを形成する。 Subsequently, as shown in FIG. 7, the same photoresist film is used to adjust the threshold voltage to the N channel region 3m of the N channel type low breakdown voltage MIS through the gate electrode 21. Implantation (poly-through) is performed to form an N channel region 3l.

ここで、Ｎチャネル型の低耐圧ＭＩＳのＮチャネル領域３ｍにゲート電極２ｌを介してイオン注入する場合の問題点と共に、その問題を回避した本発明の対策方法について図９〜図１２を参照して説明する。図９は、図７の低耐圧ＭＩＳ領域を拡大した断面図である。図１０は、図９の低耐圧ＭＩＳ領域の平面図である。図１１は、本発明者らが検討した製造工程中の半導体装置の低耐圧ＭＩＳ領域を拡大した断面図である。図１２は、図１１の低耐圧ＭＩＳ領域の平面図である。 Here, referring to FIG. 9 to FIG. 12 for the countermeasure method of the present invention that avoids the problem as well as the problem in the case of ion implantation through the gate electrode 21 in the N channel region 3m of the N channel type low breakdown voltage MIS. I will explain. FIG. 9 is an enlarged cross-sectional view of the low breakdown voltage MIS region of FIG. FIG. 10 is a plan view of the low breakdown voltage MIS region of FIG. FIG. 11 is an enlarged cross-sectional view of the low breakdown voltage MIS region of the semiconductor device in the manufacturing process studied by the present inventors. FIG. 12 is a plan view of the low breakdown voltage MIS region of FIG.

図１１および図１２に示すように、Ｐチャネル型の低耐圧ＭＩＳのアクティブ領域およびその近傍を覆うようなフォトレジスト膜１６を用いてイオン注入を行う場合、Ｐチャネル型の低耐圧ＭＩＳのフィールド領域にも不純物であるボロンが注入されることにより、寄生ＭＩＳの閾値電圧が低下し、誤動作を生じる可能性がある。また、図示していないが、中耐圧ＭＩＳ、高耐圧ＭＩＳおよびメモリ素子のフィールド領域も同様に、不純物が注入されることにより、寄生ＭＩＳの閾値電圧が低下し、誤動作を発生させる可能性がある。 As shown in FIGS. 11 and 12, when ion implantation is performed using a photoresist film 16 covering the active region of the P channel type low withstand voltage MIS and its vicinity, the field region of the P channel type low withstand voltage MIS. Further, when boron, which is an impurity, is implanted, the threshold voltage of the parasitic MIS is lowered, which may cause a malfunction. Further, although not shown, the medium breakdown voltage MIS, the high breakdown voltage MIS, and the field region of the memory element are similarly implanted with impurities, which may reduce the threshold voltage of the parasitic MIS and cause a malfunction. .

一方、図９および図１０に示すように、本発明では、Ｎチャネル型の低耐圧ＭＩＳのＮチャネル領域３ｌを形成する場合、フォトレジスト膜１５はＰチャネル型の低耐圧ＭＩＳのアクティブ領域およびフィールド領域を覆っている。したがって、フォトレジスト膜１５を用いてイオン注入を行う場合、低耐圧ＭＩＳのフィールド領域に不純物が注入されず、寄生ＭＩＳの閾値電圧の低下を防止することができる。また、図示していないが、Ｎチャネル型の低耐圧ＭＩＳのチャネル領域３ｌを形成する場合、中耐圧ＭＩＳ、高耐圧ＭＩＳおよびメモリ素子のフィールド領域も同様に、フォトレジスト膜１５で覆うことによって、それらの寄生ＭＩＳの閾値電圧の低下を防止することができる。 On the other hand, as shown in FIGS. 9 and 10, in the present invention, when the N channel region 3l of the N channel type low breakdown voltage MIS is formed, the photoresist film 15 is formed of the active region and field of the P channel type low breakdown voltage MIS. Covering the area. Therefore, when ion implantation is performed using the photoresist film 15, impurities are not implanted into the field region of the low breakdown voltage MIS, and a reduction in the threshold voltage of the parasitic MIS can be prevented. Although not shown, when the channel region 3l of the N channel type low breakdown voltage MIS is formed, the medium breakdown voltage MIS, the high breakdown voltage MIS, and the field region of the memory element are also covered with the photoresist film 15 in the same manner. A reduction in the threshold voltage of those parasitic MISs can be prevented.

続いて、図８に示すように、Ｐチャネル型の低耐圧ＭＩＳのフィールド領域以外の領域をフォトレジスト膜（図示しない）で覆い、イオン注入をすることによって、Ｐチャネル型の低耐圧ＭＩＳのＰ型エクステンション領域８を形成する。次いで、同一の上記フォトレジスト膜を利用して、しきい値電圧調整のために、Ｐチャネル型の低耐圧ＭＩＳのＰチャネル領域４ｍにゲート電極２ｌを介してイオン注入を行い、Ｐチャネル領域４ｌを形成する。 Subsequently, as shown in FIG. 8, regions other than the field region of the P-channel type low withstand voltage MIS are covered with a photoresist film (not shown), and ion implantation is performed, whereby P of the P channel type low withstand voltage MIS is obtained. A mold extension region 8 is formed. Next, using the same photoresist film, in order to adjust the threshold voltage, ions are implanted into the P channel region 4m of the P channel type low withstand voltage MIS through the gate electrode 2l, and the P channel region 4l. Form.

前述したＮチャネル型の低耐圧ＭＩＳのチャネル領域３ｌを形成する場合と同様に、Ｐチャネル型の低耐圧ＭＩＳのチャネル領域４ｌを形成する場合、中耐圧ＭＩＳ、高耐圧ＭＩＳおよびメモリ素子のフィールド領域を覆うフォトレジスト膜を用いることによって、それらの寄生ＭＩＳの閾値電圧の低下を防止することができる。 As in the case of forming the channel region 3l of the N-channel type low withstand voltage MIS described above, when forming the channel region 4l of the P-channel type low withstand voltage MIS, the medium withstand voltage MIS, the high withstand voltage MIS, and the field region of the memory element. By using the photoresist film that covers the substrate, it is possible to prevent the threshold voltage of those parasitic MISs from being lowered.

続いて、中耐圧ＭＩＳ、高耐圧ＭＩＳおよびメモリ素子のＮ型エクステンション領域９およびＰ型エクステンション領域１０を形成する。例えば、Ｎチャネル型の中耐圧ＭＩＳ、Ｎチャネル型の高耐圧ＭＩＳおよびメモリ素子のＮ型エクステンション領域９を形成する場合、低耐圧ＭＩＳ領域などを覆うフォトレジスト膜を用いたイオン注入によって、同時に形成する。同様にして、Ｐチャネル型の中耐圧ＭＩＳおよびＰチャネル型の高耐圧ＭＩＳのＰ型エクステンション領域１０を形成する場合、低耐圧ＭＩＳ領域などを覆うフォトレジスト膜を用いたイオン注入によって、同時に形成する。 Subsequently, the medium breakdown voltage MIS, the high breakdown voltage MIS, the N-type extension region 9 and the P-type extension region 10 of the memory element are formed. For example, when forming an N-channel type medium breakdown voltage MIS, an N-channel type high breakdown voltage MIS, and an N-type extension region 9 of a memory element, they are simultaneously formed by ion implantation using a photoresist film covering the low-voltage MIS region and the like. To do. Similarly, when forming the P-type extension region 10 of the P-channel type medium breakdown voltage MIS and the P-channel type high breakdown voltage MIS, they are simultaneously formed by ion implantation using a photoresist film covering the low breakdown voltage MIS region and the like. .

続いて、ゲート電極２ｌ、２ｍ、２ｈおよび２ｆの側壁にサイドウォール１４を形成して、前述のＮ型エクステンション領域７、Ｐ型エクステンション領域８、Ｎ型エクステンション領域９およびＰ型エクステンション領域１０よりも高濃度のＮ型ソース・ドレイン領域５およびＰ型ソース・ドレイン領域６を形成すると、図１に示したようになる。なお、Ｐチャネル型の中耐圧ＭＩＳとＰチャネル型の高耐圧ＭＩＳへのイオン注入は、フォトレジスト膜を用いて、それらのフィールド領域のみに行っても良いが、フォトレジスト膜を用いずに、半導体基板１１であるウエハ全面に行っても良い。 Subsequently, sidewalls 14 are formed on the side walls of the gate electrodes 21, 2 m, 2 h and 2 f, and more than the aforementioned N-type extension region 7, P-type extension region 8, N-type extension region 9 and P-type extension region 10. When high-concentration N-type source / drain regions 5 and P-type source / drain regions 6 are formed, the result is as shown in FIG. The ion implantation into the P channel type medium breakdown voltage MIS and the P channel type high breakdown voltage MIS may be performed only in those field regions using a photoresist film, but without using the photoresist film, You may carry out to the whole wafer which is semiconductor substrate 11.

以降は、コバルト（Ｃｏ）シリサイド膜の形成、層間絶縁膜の形成、コンタクト形成および多層配線形成など、通常のＬＳＩ製造プロセスと同様であるので、その説明は省略する。 Since the subsequent processes are the same as those in a normal LSI manufacturing process, such as the formation of a cobalt (Co) silicide film, the formation of an interlayer insulating film, the formation of contacts, and the formation of multilayer wiring, the description thereof will be omitted.

このように本実施の形態の半導体装置の製造技術では、低耐圧ＭＩＳと中耐圧ＭＩＳのウエルを共用化して形成している。また、中耐圧ＭＩＳと高耐圧ＭＩＳのエクステンション領域を共用化して形成している。さらに、低耐圧ＭＩＳのエクステンション領域を形成した直後に、チャネル領域を形成している。 As described above, in the manufacturing technique of the semiconductor device according to the present embodiment, the wells of the low breakdown voltage MIS and the medium breakdown voltage MIS are formed in common. Further, the extension regions of the medium withstand voltage MIS and the high withstand voltage MIS are formed in common. Further, the channel region is formed immediately after forming the extension region of the low breakdown voltage MIS.

低耐圧ＭＩＳおよび高耐圧ＭＩＳの２種類のゲート絶縁膜厚のＭＩＳトランジスタに中耐圧ＭＩＳを追加した低耐圧ＭＩＳ、中耐圧ＭＩＳおよび高耐圧ＭＩＳの３種類のゲート絶縁膜厚のＭＩＳトランジスタとする場合、前述した本発明者らの検討結果では、マスク５枚の追加を必要とした。しかしながら、本発明の製造技術を用いることによって、中耐圧ＭＩＳのゲート絶縁膜を形成するためのマスク１枚の追加のみとすることができる。したがって、同一半導体基板の主面上に３種類のゲート絶縁膜厚を有するＭＩＳトランジスタの製造コストを低減することができる。 In the case of a MIS transistor having three types of gate insulation film thicknesses of low breakdown voltage MIS, medium breakdown voltage MIS and high breakdown voltage MIS, in which medium breakdown voltage MIS is added to MIS transistors having two types of gate insulation film thickness of low breakdown voltage MIS and high breakdown voltage MIS According to the results of the examination by the inventors described above, it is necessary to add five masks. However, by using the manufacturing technique of the present invention, it is possible to add only one mask for forming a gate insulating film of medium withstand voltage MIS. Therefore, the manufacturing cost of the MIS transistor having three types of gate insulating film thickness on the main surface of the same semiconductor substrate can be reduced.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

例えば、前記実施の形態では、１回のフォト・イオン注入工程において、同一のイオン種を注入する場合について説明したが異種のイオン種を注入する場合にも適用することができる。 For example, in the above-described embodiment, the case where the same ion species is implanted in one photo-ion implantation process has been described, but the present invention can also be applied to the case where different ion species are implanted.

本発明は、半導体装置を製造する製造業に幅広く利用されるものである。 The present invention is widely used in the manufacturing industry for manufacturing semiconductor devices.

本発明の実施の形態に係る半導体装置の要部を模式的に示す断面図である。It is sectional drawing which shows typically the principal part of the semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係る製造工程中の半導体装置の要部を模式的に示す断面図である。It is sectional drawing which shows typically the principal part of the semiconductor device in the manufacturing process which concerns on embodiment of this invention. 図２に続く製造工程中の半導体装置の要部を模式的に示す断面図である。FIG. 3 is a cross-sectional view schematically showing main parts of the semiconductor device in the manufacturing process following FIG. 2. 図３に続く製造工程中の半導体装置の要部を模式的に示す断面図である。FIG. 4 is a cross-sectional view schematically showing main parts of the semiconductor device in the manufacturing process following FIG. 3. 図４に続く製造工程中の半導体装置の要部を模式的に示す断面図である。FIG. 5 is a cross-sectional view schematically showing main parts of the semiconductor device in the manufacturing process following FIG. 4. 図５に続く製造工程中の半導体装置の要部を模式的に示す断面図である。FIG. 6 is a cross-sectional view schematically showing main parts of the semiconductor device in the manufacturing process following FIG. 5. 図６に続く製造工程中の半導体装置の要部を模式的に示す断面図である。FIG. 7 is a cross-sectional view schematically showing main parts of the semiconductor device in the manufacturing process following FIG. 6. 図７に続く製造工程中の半導体装置の要部を模式的に示す断面図である。FIG. 8 is a cross-sectional view schematically showing the main part of the semiconductor device in the manufacturing process following FIG. 7. 図７の低耐圧ＭＩＳ領域を拡大した断面図である。FIG. 8 is an enlarged cross-sectional view of the low withstand voltage MIS region of FIG. 7. 図９の低耐圧ＭＩＳ領域の平面図である。FIG. 10 is a plan view of the low breakdown voltage MIS region of FIG. 9. 本発明者らが検討した製造工程中の半導体装置の低耐圧ＭＩＳ領域を拡大した断面図である。It is sectional drawing to which the low voltage | pressure-resistant MIS area | region of the semiconductor device in the manufacturing process examined by the present inventors was expanded. 図１１の低耐圧ＭＩＳ領域の平面図である。FIG. 12 is a plan view of the low withstand voltage MIS region of FIG. 11.

符号の説明Explanation of symbols

１ｌ、１ｍ、１ｈ、１ｆゲート絶縁膜
２ｌ、２ｍ、２ｈ、２ｆゲート電極
３ｌ、３ｍ、３ｈ、３ｆＮチャネル領域
４ｌ、４ｍ、４ｈＰチャネル領域
５Ｎ型ソース・ドレイン領域
６Ｐ型ソース・ドレイン領域
７Ｎ型エクステンション領域
８Ｐ型エクステンション領域
９Ｎ型エクステンション領域
１０Ｐ型エクステンション領域
１１半導体基板
１２深いＮ型ウエル
１３ＳＴＩ
１４サイドウォール
ＰＷ、ＨＰＷＰ型ウエル
ＮＷ、ＨＮＷＮ型ウエル 1l, 1m, 1h, 1f Gate insulating film 2l, 2m, 2h, 2f Gate electrode 3l, 3m, 3h, 3f N channel region 4l, 4m, 4h P channel region 5 N type source / drain region 6 P type source / drain Region 7 N-type extension region 8 P-type extension region 9 N-type extension region 10 P-type extension region 11 Semiconductor substrate 12 Deep N-type well 13 STI
14 Sidewall PW, HPW P-type well NW, HNW N-type well

Claims

半導体基板と、
前記半導体基板の主面に形成された同一の導電型の第１、第２および第３ウエルと、
前記第１ウエルに形成された第１エクステンション領域、第１ソース・ドレイン領域および第１ゲート絶縁膜を有する第１ＭＩＳトランジスタと、
前記第２ウエルに形成された第２エクステンション領域、第２ソース・ドレイン領域および前記第１ゲート絶縁膜より厚い第２ゲート絶縁膜を有する第２ＭＩＳトランジスタと、
前記第３ウエルに形成された第３エクステンション領域、第３ソース・ドレイン領域および前記第２ゲート絶縁膜より厚い第３ゲート絶縁膜を有する第３ＭＩＳトランジスタとを備えた半導体装置であって、
前記第１ウエルと、前記第２ウエルとは同一工程で形成されており、
前記第２エクステンション領域と、前記第３エクステンション領域とは同一工程で形成されていることを特徴とする半導体装置。 A semiconductor substrate;
First, second and third wells of the same conductivity type formed on the main surface of the semiconductor substrate;
A first MIS transistor having a first extension region, a first source / drain region, and a first gate insulating film formed in the first well;
A second MIS transistor having a second extension region formed in the second well, a second source / drain region, and a second gate insulating film thicker than the first gate insulating film;
A semiconductor device comprising: a third extension region formed in the third well; a third source / drain region; and a third MIS transistor having a third gate insulating film thicker than the second gate insulating film,
The first well and the second well are formed in the same process,
The semiconductor device, wherein the second extension region and the third extension region are formed in the same process.

前記半導体基板の主面には、更に、メモリ素子が形成されており、
前記メモリ素子が形成されている第４ウエルは、前記第３ウエルと同一工程で形成されていることを特徴とする請求項１記載の半導体装置。 A memory element is further formed on the main surface of the semiconductor substrate,
2. The semiconductor device according to claim 1, wherein the fourth well in which the memory element is formed is formed in the same process as the third well.

半導体基板と、
前記半導体基板の主面の第１、第２および第３領域にそれぞれ形成された同一の導電型の第１、第２および第３ウエルと、
前記第１ウエルに形成された第１エクステンション領域、第１ソース・ドレイン領域および第１ゲート絶縁膜を有する第１ＭＩＳトランジスタと、
前記第２ウエルに形成された第２エクステンション領域、第２ソース・ドレイン領域および前記第１ゲート絶縁膜より厚い第２ゲート絶縁膜を有する第２ＭＩＳトランジスタと、
前記第３ウエルに形成された第３エクステンション領域、第３ソース・ドレイン領域および前記第２ゲート絶縁膜より厚い第３ゲート絶縁膜を有する第３ＭＩＳトランジスタとを備えた半導体装置の製造方法であって、
（ａ）前記第１および第２領域を覆う第１フォトレジスト膜を用いたイオン注入によって、前記第３ウエルを形成する工程と、
（ｂ）前記第３領域を覆う第２フォトレジスト膜を用いたイオン注入によって、前記第１および第２ウエルを同時に形成する工程と、
（ｃ）前記第２および第３領域を覆う第３フォトレジスト膜を用いたイオン注入によって、前記第１エクステンション領域を形成する工程と、
（ｄ）前記工程（ｃ）の後、前記第３フォトレジスト膜を用いたイオン注入によって、前記第１ＭＩＳトランジスタの閾値電圧の調整を行う工程と、
（ｅ）前記第１領域を覆う第４フォトレジスト膜を用いたイオン注入によって、前記第２および第３エクステンション領域を同時に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 A semiconductor substrate;
First, second and third wells of the same conductivity type formed in the first, second and third regions of the main surface of the semiconductor substrate, respectively
A first MIS transistor having a first extension region, a first source / drain region, and a first gate insulating film formed in the first well;
A second MIS transistor having a second extension region formed in the second well, a second source / drain region, and a second gate insulating film thicker than the first gate insulating film;
A method of manufacturing a semiconductor device comprising: a third extension region formed in the third well; a third source / drain region; and a third MIS transistor having a third gate insulating film thicker than the second gate insulating film. ,
(A) forming the third well by ion implantation using a first photoresist film covering the first and second regions;
(B) simultaneously forming the first and second wells by ion implantation using a second photoresist film covering the third region;
(C) forming the first extension region by ion implantation using a third photoresist film covering the second and third regions;
(D) After the step (c), adjusting the threshold voltage of the first MIS transistor by ion implantation using the third photoresist film;
(E) simultaneously forming the second and third extension regions by ion implantation using a fourth photoresist film covering the first region;
A method for manufacturing a semiconductor device, comprising:

前記半導体基板の主面の第４領域に、前記工程（ａ）と同一工程で、第４ウエルを形成し、
前記第４ウエルにメモリ素子を形成することを特徴とする請求項３記載の半導体装置の製造方法。 Forming a fourth well in the fourth region of the main surface of the semiconductor substrate in the same step as the step (a);
4. The method of manufacturing a semiconductor device according to claim 3, wherein a memory element is formed in the fourth well.

半導体基板と、
前記半導体基板の主面の第１および第２領域にそれぞれ形成された同一の導電型の第１および第２ウエルと、
前記第１ウエルに形成された第１エクステンション領域、第１ソース・ドレイン領域および第１ゲート絶縁膜を有する第１ＭＩＳトランジスタと、
前記第２ウエルに形成された第２エクステンション領域、第２ソース・ドレイン領域および前記第１ゲート絶縁膜より厚い第２ゲート絶縁膜を有する第２ＭＩＳトランジスタとを備えた半導体装置の製造方法であって、
（ａ）前記第１および第２ウエルを同時に形成する工程と、
（ｂ）前記第１および第２ウエル上に、それぞれ、前記第１および第２ＭＩＳトランジスタのゲート電極を形成する工程と、
（ｃ）前記工程（ｂ）の後、前記第２領域を覆う第１フォトレジスト膜を用いたイオン注入によって、前記第１ウエルに前記第１ＭＩＳトランジスタの前記第１エクステンション領域を形成する工程と、
（ｄ）前記工程（ｃ）の後、前記第２領域を覆う前記第１フォトレジスト膜を用いたイオン注入によって、前記第１ＭＩＳトランジスタのゲート電極を介して、前記第１ウエルに前記第１ＭＩＳトランジスタの閾値電圧の調整を行う工程と、
（ｅ）前記工程（ｂ）の後、前記第１領域を覆う第２フォトレジスト膜を用いたイオン注入によって、前記第２ウエルに前記第２ＭＩＳトランジスタの前記第２エクステンション領域を形成する工程と、
（ｆ）前記工程（ｄ）および工程（ｅ）の後、前記第１および第２ウエルに、それぞれ、前記第１および第２エクステンション領域よりも高濃度である、前記第１および第２ＭＩＳトランジスタのソース・ドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 A semiconductor substrate;
First and second wells of the same conductivity type respectively formed in the first and second regions of the main surface of the semiconductor substrate;
A first MIS transistor having a first extension region, a first source / drain region, and a first gate insulating film formed in the first well;
A method of manufacturing a semiconductor device comprising: a second extension region formed in the second well; a second source / drain region; and a second MIS transistor having a second gate insulating film thicker than the first gate insulating film. ,
(A) simultaneously forming the first and second wells;
(B) forming gate electrodes of the first and second MIS transistors on the first and second wells, respectively;
(C) after the step (b), forming the first extension region of the first MIS transistor in the first well by ion implantation using a first photoresist film covering the second region;
(D) After the step (c), the first MIS transistor is implanted into the first well through the gate electrode of the first MIS transistor by ion implantation using the first photoresist film covering the second region. Adjusting the threshold voltage of
(E) after the step (b), forming the second extension region of the second MIS transistor in the second well by ion implantation using a second photoresist film covering the first region;
(F) After the step (d) and the step (e), the first and second MIS transistors having higher concentrations in the first and second wells than the first and second extension regions, respectively. Forming source / drain regions; and
A method for manufacturing a semiconductor device, comprising: