JP2007249738A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置 Download PDFInfo
- Publication number
- JP2007249738A JP2007249738A JP2006074036A JP2006074036A JP2007249738A JP 2007249738 A JP2007249738 A JP 2007249738A JP 2006074036 A JP2006074036 A JP 2006074036A JP 2006074036 A JP2006074036 A JP 2006074036A JP 2007249738 A JP2007249738 A JP 2007249738A
- Authority
- JP
- Japan
- Prior art keywords
- strobe signal
- memory
- delay
- range
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Power Sources (AREA)
- Memory System (AREA)
Abstract
【課題】動作電圧が変化してもメモリデバイスやメモリデバイスを制御するメモリコントローラ間のデータの取り込みを最適なタイミングで行うよう制御するメモリアクセス制御装置を提供する。
【解決手段】メモリアクセス制御装置は、メモリデバイスと、メモリコントローラとを備え、メモリコントローラは、動作電圧を変化させながら書き込み読出し動作が可能なライトストローブ信号とリードストローブ信号との遅延値の範囲をサーチするとともに、これら遅延値の範囲内から動作保証電圧範囲内において書き込み及び読み出し動作が可能なライトストローブ信号とリードストローブ信号の遅延値を設定する。
【選択図】図1
【解決手段】メモリアクセス制御装置は、メモリデバイスと、メモリコントローラとを備え、メモリコントローラは、動作電圧を変化させながら書き込み読出し動作が可能なライトストローブ信号とリードストローブ信号との遅延値の範囲をサーチするとともに、これら遅延値の範囲内から動作保証電圧範囲内において書き込み及び読み出し動作が可能なライトストローブ信号とリードストローブ信号の遅延値を設定する。
【選択図】図1
Description
本発明は、メモリアクセス制御装置に関し、特に動作電圧が変化してもメモリやメモリを制御するメモリコントローラ間のデータの取り込みを最適なタイミングで行うよう制御するメモリアクセス制御装置に関する。
従来、例えば、DDR(ダブルデータレート)−SDRAMのようなメモリデバイスを搭載するシステムでは、メモリデバイスとメモリコントローラ間でのデータの取り込みは、ストローブ信号によりデータをラッチすることにより行わる。ところで、近年、メモリデバイスの動作周波数は数百MHzに達し、メモリデバイスやメモリコントローラがデータをラッチする際、データに対するストローブ信号のセットアップ・ホールドタイムといった時間軸上の余裕(マージン)が極めて小さくなりつつある。このため、メモリコントローラやメモリデバイス内での信号遅延はもちろん、配線基板上の信号遅延(flight time)もアクセス品質を保つうえで無視できなくなりつつある。
このような問題に対処するため、ストローブ信号を遅延させて入出力されるデータとストローブ信号の時間軸上の相対的な位置を最適に保つよう調整する機能を搭載したメモリコントローラが開発されている。メモリデバイスを搭載するシステムは、この機能を用い最も動作マージンが大きくなる遅延値をサーチし設定することによって、メモリデバイスの安定的な動作を実現している。
例えば、特許文献1には、DDR−SDRAMにデータを読み書きするメモリシステムに対し、データストローブ信号を遅延させてディレイを調整するディレイ調整手段を備え、ある特定の値を特定のアドレスに書き込み、ディレイ調整手段のディレイ値を変更し、アドレスと同じアドレスへ読み込み、両者の値を比較して認識し、当該認識した読み込み可能範囲の中間値をディレイ調整手段に設定するメモリ制御部を備えたメモリ制御装置が開示されている。
また、特許文献2には、基準となる単一のクロックと、入力信号もしくは出力信号に対して複数の遅延を挿入可能な遅延回路と、挿入する遅延量を設定する遅延選択回路と、最適な遅延量を決定する最適遅延判定手段とを備え、入力もしくは出力、またはその両方について最適な遅延を挿入するメモリ制御装置が開示されている。
特開2003−99321号公報
特開2005−70930号公報
しかしながら、メモリデバイスを搭載したシステムにおいては、外部的もしくは内部的な要因による一時的もしくは長期間にわたる経時的な変化によって、メモリコントローラやメモリデバイスに供給される電源電圧が一定の範囲で変動する場合がある。このような電圧変動はデータやストローブ信号間でのタイミングのずれ等その動作に影響を与え、場合によってはメモリデバイスをアクセス(書き込み、読み出し)する際の動作マージンを悪化させるといった事態を引き起こす。今日のように、メモリ動作の高速化のために信号振幅を小さくしているような場合にはその影響は特に顕著となる。
本発明の目的は、前記従来技術に基づく問題点を解消し、システムにおいて最適なストローブ信号の遅延値をサーチする際、同時に動作電圧を動作保証が可能な範囲で変化させ、その結果を考慮した上で、最適な遅延値の算出・設定を行うメモリアクセス制御装置を提供することにある。
上記目的を達成するために、本発明のメモリアクセス制御装置は、少なくとも1つのメモリデバイスと、そのメモリデバイスへのデータの書き込みを行うライトストローブ信号の遅延値及び上記メモリデバイスからのデータの読み出しを行うリードストローブ信号の遅延値を調整するメモリコントローラとを備え、上記メモリコントローラは、動作電圧を少なくとも動作保証電圧範囲内で変化させながら、書き込み及び読み出し動作が可能な上記ライトストローブ信号及びリードストローブ信号の遅延値の範囲をサーチするとともに、上記遅延値の範囲内から動作保証電圧範囲内において書き込み及び読み出し動作が可能なライトストローブ信号とリードストローブ信号の遅延値を設定するものである。
ここで、本発明のメモリアクセス制御装置は、上記メモリデバイスと上記メモリコントローラの動作電圧を供給する電源ICと、上記動作電圧のレベルを設定するCPUとを備えることが好ましい。
また、上記電源ICは、上記動作電圧のレベルを上記CPUの指示により設定するレジスタを備えることが好ましい。
本発明のメモリアクセス制御装置は、データを取り込むリードストローブ信号やライトストローブ信号の最適な遅延値をサーチする際、同時に動作電圧を動作保証が可能な範囲内で変化させ、その結果を考慮した上で最適な遅延値の算出・設定を行うものであるため、動作電圧の変動等環境が変化した場合であっても、メモリアクセスの際の動作マージンを十分確保することが可能となり、メモリデバイスを長期間にわたって安定的に動作させることが可能になる。
以下に、添付の図面に示す好適実施形態に基づいて、本発明のメモリアクセス制御装置について詳細に説明する。
図1は、本発明のメモリアクセス制御装置の内部構成を表す一実施形態の概略図である。図1に示すメモリアクセス制御装置1は、CPU2、メモリコントローラ6、メモリデバイス8、電源IC10を備えている。
メモリコントローラ6と電源IC10はCPU2とCPUバス4を介して接続されている。メモリデバイス8は、データバス26、アドレスバス24、ライトストローブ信号線28、リードストローブ信号線30によってメモリコントローラ6と接続されている。ただし、ライトストローブ信号線28とリードストローブ信号線30は物理的に1つの信号線であってもかまわない。
メモリコントローラ6内部には、CPU2から指定されたアドレスをメモリデバイス8へ出力するためのアドレスラッチ回路12と、読み出し書き込みの対象となるデータを一時的に格納するためのデータラッチ回路14と、CPU2から遅延量の指定を受けるためのレジスタ20と、ライトストローブ信号の遅延値を調整するディレイライン16と、リードストローブ信号の遅延値を調整するディレイライン18とを備えている。
CPU2はこのレジスタ20に所定の値を設定することによって、ディレイライン16とディレイライン18を構成する遅延セル(図示せず)の段数を決定し、結果としてライトストローブ信号とリードストローブ信号に対して所定の遅延値を設定することが可能となる。
電源IC10はメモリデバイス8及びメモリコントローラ6に電源電圧を供給する。電源IC10には、出力する電源電圧をCPU2から指定できるようレジスタ22が内蔵されている。CPU2はこのレジスタ22の値を変更することによって、メモリコントローラ6及びメモリデバイス8へ供給する電源電圧を変動させる。なお、電源IC10からの出力は低電圧ダイオード等の外部素子から構成された回路により、所望の電圧が正確に出力されていることをCPU2から判定できるような構成になっていることが望ましい。
図2は、本発明のメモリアクセス制御装置1において、データの読み出し書き込みが可能なリードストローブ信号とライトストローブ信号の遅延値の範囲をサーチするためのプログラムの動作を示すフローチャートである。
図2では、ライトストローブ信号とリードストローブ信号に与えられる遅延量を連続的に変化させ、データの読み出し書き込みが可能なリードストローブ信号とライトストローブ信号の遅延値の範囲をサーチする様子を示している。動作は二重ループとなっており、ライトストローブ信号の遅延値とリードストローブ信号の遅延値について2次元サーチを行う。いま、メモリデバイス8の動作保証電圧が3V±10%であると仮定して説明する。
まず、電源電圧の指定範囲内(動作保証電圧範囲内)で最小の電圧値2.7Vをレジスタ22に指定するとともに、ライトストローブ信号の最小の遅延値をレジスタ20に設定し(ステップ100)、リードストローブ信号の最小の遅延値をレジスタ20に設定する(ステップ102)。つぎに、ディレイライン16により所定の値だけ遅延されたライトストローブ信号によりデータをメモリデバイス8の所定のアドレスに取り込む(書き込む)。そして、メモリデバイス8の同一アドレスに書き込まれたデータをディレイライン18により遅延されたリードストローブ信号によりデータラッチ回路14に取り込む(読み出す)(ステップ104)。
これら書き込み前のデータの値と読み出されたデータの値を比較し(ステップ106)、各々のデータの値が同じであれば、管理テーブル(図示せず)にデータの書き込み、読み出しが正常に終了したマークを記録し(ステップ108)、リードストローブ信号の遅延値を1ステップ分増加させる(ステップ110)。データの値が異なるものである(データの書き込み、読み出しが正常に終了しなかった)場合には、管理テーブルには記録せずステップ110に進む。
つぎに、リードストローブ信号の遅延値が指定の範囲か否か判定し(ステップ112)、リードストローブ信号の遅延値が指定の範囲を超えるまでステップ104からステップ112を繰り返す。
リードストローブ信号の遅延値が指定範囲外となった場合には、ライトストローブ信号の遅延値を1ステップ増加させ(ステップ114)、その遅延値が指定範囲内か否かを判定して(ステップ116)、範囲内であればステップ102に戻り、以降、指定範囲外となるまでステップ102からステップ116を繰り返す。
上述したプログラム動作を、例えば、電源電圧の中間値3.0V、最大の3.3Vについて行う。
図3は、低電圧(2.7V)動作時において、図2のフローチャートに従いプログラムを実行した場合に得られる、リードストローブ信号とライトストローブ信号の遅延値の範囲を星取表の形式で表した図である。リードストローブ信号に与えられる遅延値はA−Kの範囲で変化させ、ライトストローブ信号に与えられる遅延値についてはa−kの範囲で変化させる。ここでは、Aおよびaが指定範囲内での最小値であるものとする。図3では、読み出し書き込みに失敗した部分には×は、成功した部分は○で示されている。
図4は、同様に、中間電圧(3.0V)動作時において、図2のフローチャートに従いプログラムを実行した場合に得られる、リードストローブ信号とライトストローブ信号の遅延値の範囲を星取表の形式で表した図である。
図5は、同様に、高電圧(3.3V)動作時において、図2のフローチャートに従いプログラムを実行した場合に得られる、リードストローブ信号とライトストローブ信号の遅延値の範囲を星取表の形式で表した図である。
メモリデバイス8やメモリコントローラ6が、電源電圧の動作保証範囲内で正しくデータを書き込み、読み出しを行うためには、リードストローブ信号及びライトストローブ信号の遅延値が、図3〜図5で示される○の箇所の共通部分に設定されている必要がある。
図6は、図3〜図5に示す結果から、全ての電圧動作において読み出し書き込みが成功したリードストローブ信号とライトストローブ信号の遅延値の範囲の算出結果を星取表で表わした図である。
ところで、最適なストローブ信号の遅延値の判定を行う場合、遅延量のサーチ処理はメモリデバイス8を搭載したシステムの電源投入直後に行われることが望ましい。また、その際、メモリコントローラ6及びメモリデバイス8に供給する電源電圧が極力変動しないよう必要最小限のデバイスのみを動作させることが好ましい。
CPU2はメモリデバイス8の初期化などの最小限の処理を行った後、サーチプログラムを起動し、図2に示すフローチャートに従っての遅延量のサーチを実行する。
まず、CPU2は電源IC10のレジスタ22にアクセスを行い、電源IC10がメモリコントローラ6及びメモリデバイス8が動作保証をしている最低電圧を出力するよう設定した状態でサーチ処理を行い、低電圧動作時の結果として図3に示す遅延値の範囲を得る。この結果から分かるように、リードストローブ信号への遅延値がE−I、ライトストローブ信号への遅延値e−iの場合において、メモリは正常に動作することがわかる。
次に、CPU2は電圧を動作保証範囲の中間電位に設定した状態で図2に示すフローチャートに従って遅延量のサーチ処理を実行し、中間電圧時の結果として図4に示す遅延値の範囲を得る。ここでは、リードストローブ信号への遅延値がD−H、ライトストローブ信号への遅延値d−hの場合において、メモリは正常に動作することがわかる。
最後に、CPU2は電圧を動作保証範囲の最高電圧に設定した状態で図2に示すフローチャートに従った遅延量のサーチ処理を実行し、高電圧時の結果として図5に示す遅延値の範囲を得る。ここでは、リードストローブ信号への遅延値がC−G、ライトストローブ信号への遅延値がc−gの場合において、メモリは正常に動作している。
サーチが終了すると、CPU2は電源IC10のレジスタ22に電源IC10の出力が動作保証範囲の中間電位になるように所定の値をセットする。
最適な遅延値は全電圧時において正常に動作した範囲から選択する。このため、CPU2は図3〜図5に示す結果から、全動作電圧に共通の範囲として図6に示すような遅延値の範囲を算出する。この内容からメモリデバイス8は、リードストローブ信号への遅延値はE−G、ライトストローブ信号への遅延値はe−gの範囲において、正常に動作していることがわかる。この範囲内で最もマージンが確保できるのはこの範囲の中間に位置する値となる。即ち、リードストローブ信号への遅延値はF、ライトストローブ信号への遅延値はfの場合であるため、CPU2はこれらの値をメモリコントローラ6内のレジスタ20に設定し、その後メモリコントローラ6はこの値を使用してメモリデバイス8にアクセスすることになる。これにより、外部もしくは内部要因により電源電圧が変動した場合でも、メモリコントローラ6は安定したアクセスに必要とされる動作マージンを確保することとなる。
本実施形態のメモリアクセス制御装置は、最適な遅延量をサーチする際、同時に動作電圧を動作保証が可能な範囲内で変化させ、その結果を考慮した上で最適な遅延値の算出を行うものであるため、環境が変化した際にも、メモリアクセスの際の動作マージンを十分確保することが可能となり、メモリデバイスを長期間にわたって安定的に動作させることが可能になる。
本発明は、基本的に以上のようなものである。
以上、本発明のメモリアクセス制御装置について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよい。
2 CPU
4 CPUバス
6 メモリコントローラ
8 メモリデバイス
10 電源IC
12 アドレスラッチ回路
14 データラッチ回路
16、18 ディレイライン
20、22 レジスタ
4 CPUバス
6 メモリコントローラ
8 メモリデバイス
10 電源IC
12 アドレスラッチ回路
14 データラッチ回路
16、18 ディレイライン
20、22 レジスタ
Claims (3)
- 少なくとも1つのメモリデバイスと、
該メモリデバイスへのデータの書き込みを行うライトストローブ信号の遅延値及び前記メモリデバイスからのデータの読み出しを行うリードストローブ信号の遅延値を調整するメモリコントローラとを備え、
前記メモリコントローラは、動作電圧を少なくとも動作保証電圧範囲内で変化させながら、書き込み及び読み出し動作が可能な前記ライトストローブ信号及びリードストローブ信号の遅延値の範囲をサーチするとともに、前記遅延値の範囲内から動作保証電圧範囲内において書き込み及び読み出し動作が可能なライトストローブ信号とリードストローブ信号の遅延値を設定することを特徴とするメモリアクセス制御装置。 - さらに、前記メモリデバイスと前記メモリコントローラの動作電圧を供給する電源ICと、
前記動作電圧のレベルを設定するCPUとを備えたことを特徴とする請求項1記載のメモリアクセス制御装置。 - 前記電源ICは、前記動作電圧のレベルを前記CPUの指示により設定するレジスタを備えたことを特徴とする請求項2記載のメモリアクセス制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006074036A JP2007249738A (ja) | 2006-03-17 | 2006-03-17 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006074036A JP2007249738A (ja) | 2006-03-17 | 2006-03-17 | メモリアクセス制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007249738A true JP2007249738A (ja) | 2007-09-27 |
Family
ID=38593941
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006074036A Withdrawn JP2007249738A (ja) | 2006-03-17 | 2006-03-17 | メモリアクセス制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007249738A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010160724A (ja) * | 2009-01-09 | 2010-07-22 | Ricoh Co Ltd | メモリ制御システム、メモリ制御方法、メモリ制御プログラム及び記録媒体 |
WO2010146763A1 (ja) * | 2009-06-19 | 2010-12-23 | パナソニック株式会社 | ラッチタイミング調整装置およびそれを用いたメモリアクセスシステム |
JP2012118966A (ja) * | 2010-12-01 | 2012-06-21 | Hynix Semiconductor Inc | 半導体システム、半導体メモリ装置及びこれを用いたデータ出力方法 |
US8589654B2 (en) | 2008-03-07 | 2013-11-19 | Panasonic Corporation | Memory device, memory system, and access timing adjusting method in memory system |
JP2013543612A (ja) * | 2010-09-13 | 2013-12-05 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 構成可能な電力状態をもつダイナミックramphyインタフェース |
JP2015219845A (ja) * | 2014-05-21 | 2015-12-07 | 株式会社メガチップス | メモリ制御回路、並びにメモリのデータ信号及びデータストローブ信号の位相制御方法 |
JP2019079257A (ja) * | 2017-10-24 | 2019-05-23 | 富士通株式会社 | データ送受信システム、データ送受信装置およびデータ送受信システムの制御方法 |
US10580467B2 (en) | 2018-03-16 | 2020-03-03 | Toshiba Memory Corporation | Memory interface and memory system including plurality of delay adjustment circuits shared by memory read and write circuits for adjusting the timing of read and write data signals |
-
2006
- 2006-03-17 JP JP2006074036A patent/JP2007249738A/ja not_active Withdrawn
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8589654B2 (en) | 2008-03-07 | 2013-11-19 | Panasonic Corporation | Memory device, memory system, and access timing adjusting method in memory system |
JP2010160724A (ja) * | 2009-01-09 | 2010-07-22 | Ricoh Co Ltd | メモリ制御システム、メモリ制御方法、メモリ制御プログラム及び記録媒体 |
WO2010146763A1 (ja) * | 2009-06-19 | 2010-12-23 | パナソニック株式会社 | ラッチタイミング調整装置およびそれを用いたメモリアクセスシステム |
JP2013543612A (ja) * | 2010-09-13 | 2013-12-05 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 構成可能な電力状態をもつダイナミックramphyインタフェース |
US9274938B2 (en) | 2010-09-13 | 2016-03-01 | Advanced Micro Devices, Inc. | Dynamic RAM Phy interface with configurable power states |
JP2012118966A (ja) * | 2010-12-01 | 2012-06-21 | Hynix Semiconductor Inc | 半導体システム、半導体メモリ装置及びこれを用いたデータ出力方法 |
JP2015219845A (ja) * | 2014-05-21 | 2015-12-07 | 株式会社メガチップス | メモリ制御回路、並びにメモリのデータ信号及びデータストローブ信号の位相制御方法 |
JP2019079257A (ja) * | 2017-10-24 | 2019-05-23 | 富士通株式会社 | データ送受信システム、データ送受信装置およびデータ送受信システムの制御方法 |
US10580467B2 (en) | 2018-03-16 | 2020-03-03 | Toshiba Memory Corporation | Memory interface and memory system including plurality of delay adjustment circuits shared by memory read and write circuits for adjusting the timing of read and write data signals |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6611905B1 (en) | Memory interface with programable clock to output time based on wide range of receiver loads | |
JP2007249738A (ja) | メモリアクセス制御装置 | |
US7253655B2 (en) | Output driver robust to data dependent noise | |
JP2011040041A (ja) | 書き込みレベリング動作を行うためのメモリ装置の制御方法、メモリ装置の書き込みレベリング方法、及び書き込みレベリング動作を行うメモリコントローラ、メモリ装置、並びにメモリシステム | |
WO2009110040A1 (ja) | メモリデバイス及びメモリシステム並びにメモリシステムにおけるアクセスタイミング調整方法 | |
US11079964B2 (en) | Memory system | |
US9355744B2 (en) | Dynamic memory signal phase tracking method and associated control circuit | |
JP2010182149A (ja) | メモリ制御装置、及びメモリ制御方法 | |
US7924651B2 (en) | Semiconductor storage device and resetting method for a semiconductor storage device | |
US20150194196A1 (en) | Memory system with high performance and high power efficiency and control method of the same | |
US20120072650A1 (en) | Memory system and dram controller | |
US7733129B2 (en) | Method and circuit for generating memory clock signal | |
CN101620880B (zh) | 存储器控制器、pcb、计算机***及存储器调整方法 | |
US6968436B2 (en) | Memory controller that controls supply timing of read data | |
US10192593B2 (en) | Reception circuit for reducing current and electronic apparatus including the same | |
KR20190108346A (ko) | 입출력 회로 | |
JP4711941B2 (ja) | メモリーのスイッチモジュール制御装置及び関連方法 | |
JP2012059184A (ja) | メモリコントローラ、これを備えたメモリシステム及びメモリデバイスの制御方法 | |
JP2014063279A (ja) | 半導体装置及びメモリの制御方法 | |
JP2003099321A (ja) | メモリ制御装置 | |
JP2007164697A (ja) | 半導体集積回路およびメモリシステム並びにクロック信号設定方法 | |
US7417906B2 (en) | Apparatus and related method for controlling switch module in memory by detecting operation voltage of memory | |
JP2008152315A (ja) | 信号処理回路 | |
US7565476B2 (en) | Memory device | |
US11153478B2 (en) | Image processing device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20080220 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20080220 |
|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20090602 |