JP2007243618A

JP2007243618A - Clock frequency divider circuit

Info

Publication number: JP2007243618A
Application number: JP2006063281A
Authority: JP
Inventors: Masazumi Marutani; 正純丸谷
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2006-03-08
Filing date: 2006-03-08
Publication date: 2007-09-20

Abstract

<P>PROBLEM TO BE SOLVED: To provide a frequency divider circuit for reducing the ratio of a large power consumption circuit, such as a buffer circuit, and avoiding the increase of power consumption due to a limited layout by placing the frequency divider circuit in each clock source with respect to a circuit in charge of division of all the clock sources normally with one frequency divider circuit. <P>SOLUTION: In the semiconductor integration device, a plurality of clock generation circuits for generating clock signals and a clock frequency divider circuit for frequency-dividing clock signals outputted from the clock generation circuits is arranged in the post-stage of an output for every clock generation circuit, and a selection circuit for inputting a plurality of clock signals frequency-divided divided for every clock dividing circuit to select one signal is arranged in the post-stage of the clock frequency divider circuit. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、分周したクロック信号を安定に供給するクロック分周回路の技術に関する。 The present invention relates to a technique of a clock divider circuit that stably supplies a divided clock signal.

従来、無線／有線通信や信号処理などで用いられるクロック分周回路は、複数のクロック源から一つを選択して、クロック分周回路から分周出力を得る構成である。また、無線通信端末や一般のＡＶ用機器などにおいて、低消費電力動作を目指した回路構成は、重要な技術である。例えば、回路内での基準クロックやあるいは周波数シフトのために作られるクロックを使用する場合、一般にはＰＬＬ（位相同期ループ）と呼ばれる回路を用いてその機能を実現する。ＰＬＬ回路は、クロック源、位相比較器、そしてフィルタなどから構成される。現実には、位相比較器において用いられるクロック比較周波数と実際に出力するクロック源のクロック周波数との関係は高逓倍となることが多い。このため、高速または低速の分周回路、あるいは両方を備えた分周回路を必要に応じて追加する。また、用途に応じて、分周回路は固定分周のものと可変分周のものに使い分けられる。 Conventionally, a clock divider circuit used in wireless / wired communication, signal processing, or the like has a configuration in which one is selected from a plurality of clock sources and a divided output is obtained from the clock divider circuit. In addition, in a wireless communication terminal or a general AV device, a circuit configuration aiming at low power consumption operation is an important technology. For example, when a reference clock in a circuit or a clock generated for frequency shift is used, its function is realized by using a circuit generally called a PLL (phase locked loop). The PLL circuit includes a clock source, a phase comparator, a filter, and the like. In reality, the relationship between the clock comparison frequency used in the phase comparator and the clock frequency of the clock source that is actually output often becomes high. For this reason, a frequency dividing circuit including a high-speed or low-speed frequency dividing circuit or both is added as necessary. Depending on the application, the frequency dividing circuit is selectively used for a fixed frequency divider and a variable frequency divider.

図５はＰＬＬ周波数シンセサイザ回路の一般的な回路構成を示した図である。ＰＬＬ周波数シンセサイザ回路は、ＯＳＣ５１（Oscillator）、リファレンスディバイダ５２、ＰＬＬ回路５３から構成される。ＰＬＬ回路５３は位相比較器５４、ＬＰＦ５５（Low‐Pass Filter）、ＶＣＯ５６（Voltage Controlled Oscillator）、分周回路５７（プログラマブルディバイダ：分周器）から構成される。 FIG. 5 is a diagram showing a general circuit configuration of a PLL frequency synthesizer circuit. The PLL frequency synthesizer circuit includes an OSC 51 (Oscillator), a reference divider 52, and a PLL circuit 53. The PLL circuit 53 includes a phase comparator 54, an LPF 55 (Low-Pass Filter), a VCO 56 (Voltage Controlled Oscillator), and a frequency divider 57 (programmable divider: frequency divider).

そして、分周回路５７は、ＯＳＣ５１からの高速クロックを入力として高速で動作する分周回路５８（ＤＩＶ＿１）と、ＤＩＶ＿１での分周により低速となったクロックを入力として低速で動作する分周回路５９（ＤＩＶ＿２）から構成されることが多い。 The frequency divider 57 is a high-speed divider circuit 58 (DIV_1) that receives a high-speed clock from the OSC 51, and a low-speed divider circuit that receives a low-speed clock due to the division by DIV_1. 59 (DIV_2) in many cases.

図６ＡはＶＣＯ５６と分周回路５７の接続を示したブロック図である。また広帯域なクロック周波数を得るために、ＶＣＯ５６として多数のクロック生成回路６１を切替えて使用する方法を示した図である。複数のクロック生成回路６１は同図ではＣＬＫ１〜ＣＬＫＮに示している。また、クロック生成回路６１は切替／選択信号により選択される。選択されたクロック生成回路６１から送信された信号を選択回路６２により選択し分周回路５８（ＤＩＶ＿１）と分周回路５９（ＤＩＶ＿２）に入力して分周される。 FIG. 6A is a block diagram showing the connection between the VCO 56 and the frequency divider 57. Further, in order to obtain a broadband clock frequency, it is a diagram showing a method of switching and using a large number of clock generation circuits 61 as the VCO 56. The plurality of clock generation circuits 61 are shown as CLK1 to CLKN in the figure. The clock generation circuit 61 is selected by a switching / selection signal. The signal transmitted from the selected clock generation circuit 61 is selected by the selection circuit 62 and is input to the frequency divider 58 (DIV_1) and the frequency divider 59 (DIV_2) for frequency division.

上記図６Ａに示した回路を半導体集積回路をレイアウトする場合、図６Ｂに示すように配置される。このような回路を形成す場合、従来はこれらの複数のクロック生成回路６１（ＣＬＫ１〜ＣＬＫＮ：ＬＣ−ＶＣＯ）から一つを選択するための選択回路６２や、複数のクロックを使用することにより配線の引回をしていため、配線容量６３や、配線間に設けるバッファ回路６４により、消費電力の増加が問題となっていた。 When the semiconductor integrated circuit is laid out, the circuit shown in FIG. 6A is arranged as shown in FIG. 6B. In the case of forming such a circuit, conventionally, a selection circuit 62 for selecting one of the plurality of clock generation circuits 61 (CLK1 to CLKN: LC-VCO) or wiring by using a plurality of clocks is used. Therefore, an increase in power consumption has been a problem due to the wiring capacitance 63 and the buffer circuit 64 provided between the wirings.

特許文献１によれば、分周手段は、単一の分周回路から複数の分周クロックを生成するものである。具体的には開示されていないが、フリップフロップを数珠繋ぎにして作る分周回路の中から、各ビット（フリップフロップ）の出力を取り出すことで、１／２、１／４、１／８・・・といった２の累乗分の１の出力を簡単に取り出す構成である。 According to Patent Document 1, the frequency dividing means generates a plurality of frequency divided clocks from a single frequency dividing circuit. Although not specifically disclosed, by extracting the output of each bit (flip-flop) from a frequency dividing circuit formed by connecting flip-flops in a daisy chain, 1/2, 1/4, 1/8,... The output of 1 / power of 2 is easily extracted.

特許文献２によれば、入力クロック選択部は分周回路とクロック選択回路より構成され、上記説明した回路構成である。
特許文献３によれば、クロック分周回路は入力基準クロックを分周する。切替回路はクロック分周回路または出力の何れかを選択する。位相比較器は切替回路が選択したクロック分周回路の出力とクロック分周回路の出力との位相差を検出する。電圧制御発信器は位相差を基に装置内基準クロックを生成、出力する。切替信号制御回路は装置内基準クロックと外部クロック切替信号を入力し、外部クロック切替信号の変化に対応しクロック分周回路の分周カウンタ値をクロック分周回路の分周カウンタ値に書替制御した後切替回路を制御する。
特開平９−９１１７６号公報特開２００２−１０１０８１号公報特開２００３−３４７９３２号公報 According to Patent Document 2, the input clock selection unit includes a frequency divider and a clock selection circuit, and has the above-described circuit configuration.
According to Patent Document 3, the clock divider circuit divides the input reference clock. The switching circuit selects either the clock divider circuit or the output. The phase comparator detects a phase difference between the output of the clock divider circuit selected by the switching circuit and the output of the clock divider circuit. The voltage control oscillator generates and outputs an in-device reference clock based on the phase difference. The switching signal control circuit inputs the in-device reference clock and the external clock switching signal, and rewrites the frequency divider counter value of the clock frequency divider circuit to the frequency counter value of the clock frequency divider circuit in response to changes in the external clock switching signal. After that, the switching circuit is controlled.
JP-A-9-91176 JP 2002-101081 A JP 2003-347932 A

しかしながら、複数のクロック源を用いた分周における、選択回路や複数のクロックを使用することによる配線の引回（配線容量増加）しと、引回しするために必要となったバッファ回路により、消費電力が増加するという問題がある。 However, in the frequency division using a plurality of clock sources, the wiring is increased (the wiring capacity is increased) by using the selection circuit and the plurality of clocks, and the consumption is caused by the buffer circuit necessary for the routing. There is a problem that electric power increases.

本発明は上記のような実情に鑑みてなされたものであり、通常は１つの分周回路で全クロック源の分周を担う回路に対して、各クロック源に分周回路を接続して配置し、バッファ回路などの消費電力の大きい回路の割合を減らして、レイアウト的な制限からくる消費電力の増加を回避する分周回路を提供することを目的とする。 The present invention has been made in view of the above circumstances, and is usually arranged by connecting a frequency dividing circuit to each clock source with respect to a circuit that divides all clock sources by one frequency dividing circuit. It is another object of the present invention to provide a frequency dividing circuit that reduces the ratio of a circuit with high power consumption such as a buffer circuit and avoids an increase in power consumption due to layout restrictions.

本発明の態様のひとつであるクロック信号を生成する複数のクロック生成回路と、上記クロック生成回路から出力した上記クロック信号を分周するクロック分周回路を、上記クロック生成回路ごとの出力の後段に配設し、上記クロック分周回路ごとに分周された複数のクロック信号を入力して、１つの信号を選択する選択回路を、上記クロック分周回路の後段に配設する構成とする。 A plurality of clock generation circuits that generate clock signals, which is one aspect of the present invention, and a clock division circuit that divides the clock signal output from the clock generation circuit are provided in a stage subsequent to the output of each clock generation circuit. A selection circuit that inputs a plurality of clock signals divided for each of the clock divider circuits and selects one signal is provided in the subsequent stage of the clock divider circuit.

好ましくは、上記クロック生成回路は電圧制御発振回路としてもよい。
好ましくは、上記クロック生成回路の後段に、複数の分周を制御する回路を配設してもよい。 Preferably, the clock generation circuit may be a voltage controlled oscillation circuit.
Preferably, a circuit for controlling a plurality of frequency divisions may be provided after the clock generation circuit.

本発明の他の態様である半導体集積装置の回路基板に形成されるＰＬＬ回路であって、上記ＰＬＬ回路の有する複数の電圧制御発振回路から出力される信号を分周する分周回路を、上記電圧制御発振回路の後段に配設し、上記分周回路ごとに分周された複数の信号を入力して、１つの信号を選択する選択回路を、上記分周回路の後段に配設する構成としてもよい。 A PLL circuit formed on a circuit board of a semiconductor integrated device according to another aspect of the present invention, wherein the frequency divider circuit that divides signals output from a plurality of voltage-controlled oscillation circuits included in the PLL circuit, A configuration in which a selection circuit for selecting a single signal by inputting a plurality of signals divided for each of the frequency divider circuits is provided in a subsequent stage of the frequency divider circuit. It is good.

好ましくは、上記電圧制御発振回路の後段に、複数の分周を制御する分周比制御回路を配設してもよい。
上記構成により、クロック生成回路の出力部近くに分周回路を配置し、低速な周波数に分周した後に、クロック選択や引き回しを行い、消費電力を増加させない。また、分周回路の回路を複数使うが、それぞれは自身の担当となるクロック生成回路が動作しない場合には、クロック生成回路とともに休止状態となり、消費電力を増加させない。 Preferably, a frequency division ratio control circuit for controlling a plurality of frequency divisions may be provided at the subsequent stage of the voltage controlled oscillation circuit.
With the above configuration, a frequency dividing circuit is arranged near the output unit of the clock generation circuit, and after frequency division is performed at a low speed, clock selection and routing are performed, and power consumption is not increased. In addition, a plurality of frequency divider circuits are used. When the clock generation circuit in charge of each frequency division circuit does not operate, the frequency generation circuit enters a halt state together with the clock generation circuit, and power consumption is not increased.

本発明によれば、クロック源の出力部近くに分周回路を配置し、低速な周波数に分周し、消費電力を増加させない。また、分周回路の回路を複数使うが、それぞれは自身の担当となるクロック源が動作しない場合には、クロック源とともに休止状態となり、消費電力を増加させない。 According to the present invention, the frequency dividing circuit is arranged near the output part of the clock source, and the frequency is divided to a low frequency, so that the power consumption is not increased. In addition, a plurality of frequency divider circuits are used, but when the clock source that is in charge of each circuit does not operate, the circuit is put into a halt state together with the clock source, and power consumption is not increased.

以下図面に基づいて、本発明の実施形態について詳細を説明する。
（実施例１）
図１Ａは、クロック信号を生成する複数のクロック生成回路１（ＣＬＫ１〜ＣＬＫＮ）の後段に分周回路（分周器）を設けた図である。クロック生成回路１から出力したクロック信号を分周する分周回路２（ＤＩＶ＿１）を、クロック生成回路１ごとの出力の後段に配設し、クロック生成回路１の出力と接続をする。従来は図６Ａに示した構成で、図６Ｂに示したようにレイアウトして半導体集積回路を形成しているが、本発明では図１Ｂに示すようにレイアウトにする。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
Example 1
FIG. 1A is a diagram in which a frequency dividing circuit (frequency divider) is provided in the subsequent stage of a plurality of clock generation circuits 1 (CLK1 to CLKN) that generate clock signals. A frequency dividing circuit 2 (DIV_1) that divides the clock signal output from the clock generating circuit 1 is disposed at the subsequent stage of the output of each clock generating circuit 1, and is connected to the output of the clock generating circuit 1. Conventionally, a semiconductor integrated circuit is formed by laying out as shown in FIG. 6B with the configuration shown in FIG. 6A, but in the present invention, it is laid out as shown in FIG. 1B.

クロック生成回路１（本例ではＣＬＫ１〜３）が、ＬＣ−ＶＣＯで形成している場合、クロック生成回路１の面積は、各分周回路２（ＤＩＶ＿１）の形成する面積よりも大きい。そのため、分周回路２（ＤＩＶ＿１）をクロック生成回路に隣接して配設しても面積はあまり変わらない。また、選択回路３（ＳＥＬ）までの信号は、選択回路３より前で分周回路２（ＤＩＶ＿１）により分周されるので、従来の信号よりも低い周波数になる。 When the clock generation circuit 1 (CLK1 to CLK3 in this example) is formed by LC-VCO, the area of the clock generation circuit 1 is larger than the area formed by each frequency dividing circuit 2 (DIV_1). Therefore, even if the frequency divider 2 (DIV_1) is arranged adjacent to the clock generation circuit, the area does not change much. Further, since the signal up to the selection circuit 3 (SEL) is divided by the frequency dividing circuit 2 (DIV_1) before the selection circuit 3, the frequency becomes lower than that of the conventional signal.

つまり、従来は図２に示したように、周波数の高い信号では、配線（長さ、太さ、厚みなど）することにより容量Ｃａが増えていた。そのため、バッファ回路２１などを挿入していた。また、電力は、Ｐ（電力）＝Ｖ（電圧）＊Ｉ（電流）＝Ｖ＊（ｆ（周波数）＊Ｃ（容量）＊Ｖ）＝ｆ＊Ｃ＊Ｖ^２の関係で表せる。そのため配線を短くすると容量Ｃａが小さくなり消費電力を下げることができる。しかし、配線間を短くするためにバッファ回路２１を挿入すると、バッファ回路２１の寄生容量Ｃｂにより全体では容量が増えてしまうことになる。 In other words, conventionally, as shown in FIG. 2, in a signal having a high frequency, the capacitance Ca is increased by wiring (length, thickness, thickness, etc.). Therefore, the buffer circuit 21 and the like have been inserted. Further, the electric power can be expressed by a relationship of P (power) = V (voltage) * I (current) = V * (f (frequency) * C (capacity) * V) = f * C * V ² . Therefore, when the wiring is shortened, the capacitance Ca is reduced and the power consumption can be reduced. However, if the buffer circuit 21 is inserted in order to shorten the distance between the wirings, the overall capacitance increases due to the parasitic capacitance Cb of the buffer circuit 21.

本発明では、クロック生成回路１（ＣＬＫ１〜ＣＬＫＮ）から出力される信号が、分周されているためｆ（周波数）が低くなり消費電力が抑えられる。また、バッファ回路２１も少なくすることができるため消費電力を抑えることができる。さらに、周波数が低いためレイアウト設計が簡単に行うことができる。 In the present invention, since the signal output from the clock generation circuit 1 (CLK1 to CLKN) is frequency-divided, f (frequency) is lowered and power consumption is suppressed. Further, since the number of buffer circuits 21 can be reduced, power consumption can be suppressed. Furthermore, since the frequency is low, layout design can be easily performed.

図１Ｂには、クロック生成回路１（ＣＫＬ１〜ＣＬＫ３）、分周回路２（ＤＩＶ＿１）、選択回路３（ＳＥＬ）、分周回路４（ＤＩＶ＿２）、位相比較器５、ＬＰＦ６からなる実施例１の構成を示している。 FIG. 1B shows the first embodiment including the clock generation circuit 1 (CKL1 to CLK3), the frequency divider 2 (DIV_1), the selection circuit 3 (SEL), the frequency divider 4 (DIV_2), the phase comparator 5, and the LPF 6. The configuration is shown.

ＬＰＦ６やクロック生成回路１は他の回路に比べて非常に大きい。そこで、各クロック生成回路１（ＣＬＫ１〜ＣＬＫ３）に設けた分周回路２（ＤＩＶ＿１）の配線をできるだけ短くレイアウトする。その後、分周回路２（ＤＩＶ＿１）により信号周波数を下げてから選択回路３により信号を選択する。上記のようにレイアウトすることで、電力を下げることができ、周波数を分周した分だけ設計が容易になる。
なお、ＣＬＫ１〜３の周波数は異なる周波数であっても、同じでもかまわない。
また、分周器２の分周比もＣＬＫ１〜ＣＬＫ３で異なっていてもよい。 The LPF 6 and the clock generation circuit 1 are very large compared to other circuits. Therefore, the wiring of the frequency dividing circuit 2 (DIV_1) provided in each clock generation circuit 1 (CLK1 to CLK3) is laid out as short as possible. Thereafter, the signal frequency is lowered by the frequency dividing circuit 2 (DIV_1), and then the signal is selected by the selection circuit 3. By laying out as described above, the power can be reduced, and the design can be facilitated by dividing the frequency.
The frequencies of CLK1 to CLK3 may be different or the same.
Further, the frequency division ratio of the frequency divider 2 may be different between CLK1 to CLK3.

（実施例２）
次に図３に示すＰＬＬ周波数シンセサイザ回路は、ＯＳＣ３１（Oscillator）、リファレンスディバイダ３２、ＰＬＬ回路３３から構成される。ＰＬＬ回路３３は位相比較器３４、ＬＰＦ３５（Low‐Pass Filter）、ＶＣＯ３６（Voltage Controlled Oscillator）、分周回路３７（プログラマブルディバイダ）から構成される。そして、分周回路３７は、分周回路３８、分周回路３９（ＤＩＶ＿２）、分周比制御回路３１０から構成される。図３の分周器１（ＤＩＶ＿１）は分周回路３８と分周比制御回路３１０から構成される例である（分周比を動的に切替える制御回路を有し、多値から分周比を設定可能な分周回路、例えば２モジュラスプリスケーラなど）。図３はこのような分周比制御回路３１０を有する分周器を用いた回路で（その動作からパルス・スワロ・カウンタと呼ばれることもある）ある。 (Example 2)
Next, the PLL frequency synthesizer circuit shown in FIG. 3 includes an OSC 31 (Oscillator), a reference divider 32, and a PLL circuit 33. The PLL circuit 33 includes a phase comparator 34, an LPF 35 (Low-Pass Filter), a VCO 36 (Voltage Controlled Oscillator), and a frequency divider 37 (programmable divider). The frequency dividing circuit 37 includes a frequency dividing circuit 38, a frequency dividing circuit 39 (DIV_2), and a frequency dividing ratio control circuit 310. The frequency divider 1 (DIV_1) in FIG. 3 is an example composed of a frequency dividing circuit 38 and a frequency dividing ratio control circuit 310 (having a control circuit for dynamically changing the frequency dividing ratio, and from the multivalue to the frequency dividing ratio. (For example, a 2-modulus prescaler). FIG. 3 shows a circuit using a frequency divider having such a frequency division ratio control circuit 310 (sometimes called a pulse swallow counter because of its operation).

図４Ａは、図３に示したＰＬＬ回路３３のＶＣＯ３６、分周回路３７の構成を示した図である。クロック生成回路４１（ＣＬＫ１〜ＣＬＫＮ）から、分周比制御回路付き分周器４２（例えば２モジュラスプリスケーラ）により分周された信号が、選択回路４３で選択され、分周回路３９（ＤＩＶ＿２）に入力される。 FIG. 4A is a diagram showing the configuration of the VCO 36 and the frequency dividing circuit 37 of the PLL circuit 33 shown in FIG. A signal frequency-divided by a frequency divider with a frequency division ratio control circuit (for example, 2 modulus prescaler) from the clock generation circuit 41 (CLK1 to CLKN) is selected by the selection circuit 43 and is supplied to the frequency division circuit 39 (DIV_2). Entered.

図４ＢはＤＩＶ＿１＋分周比制御回路４２に示している構成である。図４Ｂは、図３のレイアウトを示した図である。ＬＰＦ３５とクロック生成回路４１の回路面積は、他のブロックの回路面積に比べて非常に大きい。そこで、各クロック生成回路４１ＣＬＫ１〜ＣＬＫＮ（実施例２ではＣＬＫ１〜ＣＬＫ３）に設けた分周回路（ＤＩＶ＿１）との配線をできるだけ短くレイアウトする。さらに、分周比制御部３１０（２モジュラスプリスケーラなど）を各クロック生成回路ＣＬＫ１〜ＣＬＫＮに近接させレイアウトし、接続する。その後、分周比制御回路３１０により制御される分周回路３８（ＤＩＶ＿１）により信号周波数を下げてから選択回路４３により信号を選択する。上記のようにレイアウトすることで、消費電力を下げることができ、周波数を分周した分だけ設計が容易になる。 FIG. 4B shows the configuration shown in the DIV_1 + frequency division ratio control circuit 42. FIG. 4B shows the layout of FIG. The circuit area of the LPF 35 and the clock generation circuit 41 is very large compared to the circuit area of other blocks. Therefore, the wiring with the frequency dividing circuit (DIV_1) provided in each of the clock generation circuits 41CLK1 to CLKN (CLK1 to CLK3 in the second embodiment) is laid out as short as possible. Further, a frequency division ratio control unit 310 (such as a 2-modulus prescaler) is laid out and connected to each clock generation circuit CLK1 to CLKN. Thereafter, after the signal frequency is lowered by the frequency dividing circuit 38 (DIV_1) controlled by the frequency dividing ratio control circuit 310, the selection circuit 43 selects the signal. By laying out as described above, the power consumption can be reduced, and the design becomes easier by dividing the frequency.

なお、上記説明した近接また隣接とは、クロック生成回路から出力される信号の周波数と回路の配置、配線が関連して最適となる距離である。
なお、分周回路を選択回路の前段に複数配置する構成でももよいし、制御回路も合わせて複数配置してもよい。 The adjacent or adjacent described above is an optimum distance related to the frequency of the signal output from the clock generation circuit, the circuit arrangement, and the wiring.
Note that a plurality of frequency divider circuits may be arranged in front of the selection circuit, or a plurality of control circuits may be arranged together.

また、上記実施例１、２で説明したクロック生成器は、選択回路で選択した信号源であるクロック生成器以外を停止することでさらに消費電力を低減できる。
また、本発明は、上記実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。 In addition, the clock generators described in the first and second embodiments can further reduce power consumption by stopping other than the clock generator that is the signal source selected by the selection circuit.
The present invention is not limited to the above-described embodiment, and various improvements and modifications can be made without departing from the gist of the present invention.

（付記１）
クロック信号を生成する複数のクロック生成回路と、
前記クロック生成回路から出力した前記クロック信号を分周するクロック分周回路を、前記クロック生成回路ごとの出力の後段に配設し、
前記クロック分周回路ごとに分周された複数のクロック信号を入力して、１つの信号を選択する選択回路を、前記クロック分周回路の後段に配設する、
ことを特徴とする半導体集積装置。
（付記２）
前記クロック生成回路は電圧制御発振回路であることを特徴とする付記１に記載の半導体集積回路。
（付記３）
前記クロック生成回路の後段に、複数の分周を制御する回路を配設することを特徴とする付記１に記載の半導体集積回路。
（付記４）
半導体集積装置の回路基板に形成されるＰＬＬ回路であって、
前記ＰＬＬ回路の有する複数の電圧制御発振回路から出力される信号を分周する分周回路を、前記電圧制御発振回路の後段に配設し、
前記分周回路ごとに分周された複数の信号を入力して、１つの信号を選択する選択回路を、前記分周回路の後段に配設する、
ことを特徴とする半導体集積装置の回路基板に形成されるＰＬＬ回路。
（付記５）
前記電圧制御発振回路の後段に、複数の分周を制御する分周比制御回路を配設することを特徴とする付記４に記載の半導体集積装置の回路基板に形成されるＰＬＬ回路。
（付記６）
クロック信号を生成する複数のクロック生成回路と、
前記クロック生成回路から出力した前記クロック信号を分周するクロック分周回路を、前記クロック生成回路ごとの出力の後段に近接するように配設する工程と、
前記クロック分周回路ごとに分周された複数のクロック信号を入力して、１つの信号を選択する選択回路を、前記クロック分周回路の後段に配設する工程と、
により回路形成することを特徴とする半導体集積回路をレイアウトする方法。
（付記７）
前記クロック生成回路を電圧制御発振回路として配設する工程であることを特徴とする付記６に記載の半導体集積回路をレイアウトする方法。
（付記８）
前記クロック生成回路の後段に、複数の分周を制御する回路を配設する工程を特徴と付記６に記載の半導体集積回路をレイアウトする方法。
（付記９）
前記ＰＬＬ回路の有する複数の電圧制御発振回路から出力される信号を分周する分周回路を、前記電圧制御発振回路の後段に近接するように配設する工程と、
前記分周回路ごとに分周された複数の信号を入力して、１つの信号を選択する選択回路を、前記分周回路の後段に配設する工程と
により回路形成することを特徴とする半導体集積回路基板に形成されるＰＬＬ回路のレイアウトをする方法。
（付記１０）
前記電圧制御発振回路の後段に、複数の分周を制御する分周比制御回路を配設する工程により回路形成することを特徴とする付記９に記載の半導体集積回路基板に形成されるＰＬＬ回路のレイアウトをする方法。 (Appendix 1)
A plurality of clock generation circuits for generating a clock signal;
A clock frequency dividing circuit that divides the clock signal output from the clock generation circuit is disposed at a subsequent stage of the output of each clock generation circuit,
A selection circuit that inputs a plurality of clock signals divided for each of the clock divider circuits and selects one signal is disposed at a subsequent stage of the clock divider circuit.
A semiconductor integrated device.
(Appendix 2)
The semiconductor integrated circuit according to appendix 1, wherein the clock generation circuit is a voltage controlled oscillation circuit.
(Appendix 3)
2. The semiconductor integrated circuit according to appendix 1, wherein a circuit for controlling a plurality of frequency divisions is provided at a subsequent stage of the clock generation circuit.
(Appendix 4)
A PLL circuit formed on a circuit board of a semiconductor integrated device,
A frequency dividing circuit that divides signals output from a plurality of voltage controlled oscillation circuits included in the PLL circuit is disposed in a subsequent stage of the voltage controlled oscillation circuit;
A selection circuit that inputs a plurality of signals divided for each of the frequency dividing circuits and selects one signal is disposed in a subsequent stage of the frequency dividing circuit.
A PLL circuit formed on a circuit board of a semiconductor integrated device.
(Appendix 5)
The PLL circuit formed on the circuit board of the semiconductor integrated device according to appendix 4, wherein a frequency division ratio control circuit for controlling a plurality of frequency divisions is provided at a subsequent stage of the voltage controlled oscillation circuit.
(Appendix 6)
A plurality of clock generation circuits for generating a clock signal;
Disposing a clock frequency dividing circuit that divides the clock signal output from the clock generating circuit so as to be close to a subsequent stage of an output of each clock generating circuit;
A step of inputting a plurality of clock signals divided for each of the clock divider circuits and selecting a selection circuit at a subsequent stage of the clock divider circuit;
A method of laying out a semiconductor integrated circuit, wherein the circuit is formed by:
(Appendix 7)
The method of laying out a semiconductor integrated circuit according to appendix 6, wherein the clock generation circuit is a step of arranging as a voltage controlled oscillation circuit.
(Appendix 8)
7. A method for laying out a semiconductor integrated circuit according to appendix 6, wherein a step of arranging a plurality of frequency division control circuits is provided after the clock generation circuit.
(Appendix 9)
Disposing a frequency dividing circuit that divides a signal output from a plurality of voltage controlled oscillation circuits included in the PLL circuit so as to be close to a subsequent stage of the voltage controlled oscillation circuit;
A semiconductor device comprising: a step of providing a selection circuit that inputs a plurality of signals divided for each frequency dividing circuit and selects one signal at a subsequent stage of the frequency dividing circuit. A method for laying out a PLL circuit formed on an integrated circuit substrate.
(Appendix 10)
The PLL circuit formed on the semiconductor integrated circuit substrate according to appendix 9, wherein a circuit is formed by a step of disposing a frequency division ratio control circuit for controlling a plurality of frequency divisions after the voltage controlled oscillation circuit. How to lay out.

実施例１のクロック生成回路と分周回路の関係を示す図である。FIG. 3 is a diagram illustrating a relationship between a clock generation circuit and a frequency dividing circuit according to the first exemplary embodiment. 実施例１のレイアウトを示す図である。3 is a diagram illustrating a layout of Example 1. FIG. バッファ回路と配線を示す図である。It is a figure which shows a buffer circuit and wiring. 制御回路を追加した図である。It is the figure which added the control circuit. 実施例２ののクロック生成回路と分周回路と制御回路の関係を示す図である。FIG. 6 is a diagram illustrating a relationship among a clock generation circuit, a frequency dividing circuit, and a control circuit according to a second embodiment. 実施例２のレイアウトを示す図である。6 is a diagram illustrating a layout of Example 2. FIG. 従来のＰＬＬ回路である。This is a conventional PLL circuit. 従来のクロック生成回路と分周回路の関係を示す図である。It is a figure which shows the relationship between the conventional clock generation circuit and a frequency dividing circuit. 従来のレイアウトを示す図である。It is a figure which shows the conventional layout.

符号の説明Explanation of symbols

１クロック生成回路（ＣＬＫ１〜ＣＬＫＮ）
２分周回路
３選択回路（ＳＥＬ）
４分周回路
５位相比較器
６ＬＰＦ
２１バッファ回路
３１ＯＳＣ
３２基準分周器
３３ＰＬＬ回路
３４位相比較器
３５ＬＰＦ
３６ＶＣＯ
３７分周回路
３８分周回路（ＤＩＶ＿１）
３９分周回路（ＤＩＶ＿２）
３１０制御回路
４１クロック生成回路（ＣＬＫ１〜ＣＬＫＮ）
４２分周回路＋分周比制御回路（ＤＩＶ＿１＋分周比制御回路）
４３選択回路（ＳＥＬ）
５１ＯＳＣ
５２基準分周器
５３ＰＬＬ回路
５４位相比較器
５５ＬＰＦ
５６ＶＣＯ
５７分周回路
５８分周回路（ＤＩＶ＿１）
５９分周回路（ＤＩＶ＿２）
６１クロック生成回路（ＣＬＫ１〜ＣＬＫＮ）
６２選択回路（ＳＥＬ） 1 Clock generation circuit (CLK1 to CLKN)
2 Divider circuit 3 Selection circuit (SEL)
4 Frequency divider 5 Phase comparator 6 LPF
21 Buffer circuit 31 OSC
32 Reference frequency divider 33 PLL circuit 34 Phase comparator 35 LPF
36 VCO
37 divider circuit 38 divider circuit (DIV_1)
39 Divider (DIV_2)
310 control circuit 41 clock generation circuit (CLK1 to CLKN)
42 Dividing circuit + dividing ratio control circuit (DIV_1 + dividing ratio control circuit)
43 Selection circuit (SEL)
51 OSC
52 Reference Divider 53 PLL Circuit 54 Phase Comparator 55 LPF
56 VCO
57 divider circuit 58 divider circuit (DIV_1)
59 Divider (DIV_2)
61 Clock generation circuit (CLK1 to CLKN)
62 Selection circuit (SEL)

Claims

クロック信号を生成する複数のクロック生成回路と、
前記クロック生成回路から出力した前記クロック信号を分周するクロック分周回路を、前記クロック生成回路ごとの出力の後段に配設し、
前記クロック分周回路ごとに分周された複数のクロック信号を入力して、１つの信号を選択する選択回路を、前記クロック分周回路の後段に配設する、
ことを特徴とする半導体集積装置。 A plurality of clock generation circuits for generating a clock signal;
A clock frequency dividing circuit that divides the clock signal output from the clock generation circuit is disposed at a subsequent stage of the output of each clock generation circuit,
A selection circuit that inputs a plurality of clock signals divided for each of the clock divider circuits and selects one signal is disposed at a subsequent stage of the clock divider circuit.
A semiconductor integrated device.

前記クロック生成回路は電圧制御発振回路であることを特徴とする請求項１に記載の半導体集積回路。 The semiconductor integrated circuit according to claim 1, wherein the clock generation circuit is a voltage controlled oscillation circuit.

前記クロック生成回路の後段に、複数の分周を制御する回路を配設することを特徴とする請求項１に記載の半導体集積回路。 The semiconductor integrated circuit according to claim 1, wherein a circuit for controlling a plurality of frequency divisions is provided at a subsequent stage of the clock generation circuit.

半導体集積装置の回路基板に形成されるＰＬＬ回路であって、
前記ＰＬＬ回路の有する複数の電圧制御発振回路から出力される信号を分周する分周回路を、前記電圧制御発振回路の後段に配設し、
前記分周回路ごとに分周された複数の信号を入力して、１つの信号を選択する選択回路を、前記分周回路の後段に配設する、
ことを特徴とする半導体集積装置の回路基板に形成されるＰＬＬ回路。 A PLL circuit formed on a circuit board of a semiconductor integrated device,
A frequency dividing circuit that divides signals output from a plurality of voltage controlled oscillation circuits included in the PLL circuit is disposed in a subsequent stage of the voltage controlled oscillation circuit;
A selection circuit that inputs a plurality of signals divided for each of the frequency dividing circuits and selects one signal is disposed in a subsequent stage of the frequency dividing circuit.
A PLL circuit formed on a circuit board of a semiconductor integrated device.

前記電圧制御発振回路の後段に、複数の分周を制御する分周比制御回路を配設することを特徴とする請求項４に記載の半導体集積装置の回路基板に形成されるＰＬＬ回路。 5. The PLL circuit formed on the circuit board of the semiconductor integrated device according to claim 4, wherein a frequency division ratio control circuit for controlling a plurality of frequency divisions is provided at a subsequent stage of the voltage controlled oscillation circuit.