JP2007242890A - Tape-like wiring substrate and semiconductor device - Google Patents
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Abstract
Description
本発明は、テープ状配線基板及び半導体装置に関し、特に、樹脂封止時に発生する半導体組立中間体及び半導体装置の反りを改善する技術に関するものである。 The present invention relates to a tape-like wiring board and a semiconductor device, and more particularly to a technique for improving the warpage of a semiconductor assembly intermediate and a semiconductor device that occur during resin sealing.
電子機器の小型化薄型化の要求から、テープ状配線基板を用いてパッケージングを行うテープBGA(Tape Ball Grid Array)が実用化されており、さらに近年は、1枚のテープ状配線基板からの取り数の向上と樹脂封止金型の共通化の目的で、複数の半導体素子を一括して一体に樹脂封止する一体封止が行われている。 Tape BGA (Tape Ball Grid Array), which uses a tape-like wiring board for packaging, has been put into practical use in response to the demand for miniaturization and thinning of electronic devices, and more recently, from one tape-like wiring board. For the purpose of improving the number of products and sharing the resin-sealing mold, integral sealing is performed in which a plurality of semiconductor elements are collectively sealed with resin.
先ず、テープ状配線基板の例を、図10〜図11を用いて説明する。テープ状配線基板1は、図10に示すように、後に切断され個々の半導体装置となる半導体装置ブロック14が格子状に複数配置され、その一辺にはテープ送りのためのスプロケットホール13が形成されている。各半導体装置ブロック14は、図10のA部拡大平面図である図11に示すように、めっき用配線12に囲まれており、めっき用配線12からのめっき電流によってパッド15、ボール電極用ランド16、及び、図示しない内部配線をその内部に形成している。また、前記各ボール電極用ランド16直下の基材テープには、後にボール電極の搭載に利用される開口部(紙面裏面側、図示せず)が形成されている。
First, an example of a tape-like wiring board will be described with reference to FIGS. As shown in FIG. 10, the tape-
次に、一体封止による半導体装置の製造方法の例を、図12〜図16を用いて説明する。先ず、図12に示すように、半導体装置ブロック14内の図中二点鎖線で示す所定の位置に、ダイボンディング材を介して半導体チップを搭載し、前記半導体チップ上の電極と前記半導体装置ブロック14内のパッド15を金線を介して接続する。次に、図13(a)及びその断面図である図13(b)に示すように、半導体装置ブロック14の領域全体を封止樹脂8によって一括して一体に樹脂封止し、半導体組立中間体17を得る。その後、図13(a)のB部拡大断面図である図14に示すように、半導体組立中間体17の基材テープ6の開口部7にボール電極10を搭載する。ここで、1は配線層5と基材テープ6からなるテープ状配線基板を、3は半導体チップを、4は金線を、9はダイボンディング材を、それぞれ示している。次に、図中、平行する2本の破線で示す位置をダイシングによって切断し、図15に示すように、個々の半導体装置2が得られる。上記例は、半導体チップ上の電極と半導体装置ブロック内のパッドを金線を用いて接続する、いわゆるワイヤボンディング接続の場合について説明したが、図16に示すように、半導体チップ上の電極又はテープ状配線基板のパッドにあらかじめはんだバンプ20を形成しておき、加熱、加圧の少なくとも一方を用いて接続する、いわゆるフリップチップ接続を行う場合もある。
Next, an example of a method for manufacturing a semiconductor device by integral sealing will be described with reference to FIGS. First, as shown in FIG. 12, a semiconductor chip is mounted via a die bonding material at a predetermined position indicated by a two-dot chain line in the drawing in the
ボール電極の配置は、図12を用いて説明したボール電極用ランド16の配置に対応して、格子状で等間隔の配列が一般的である。しかし、図17に示すメモリ素子の例のように、テープ状配線基板の配線の引き回しの都合や異なるメモリ容量の半導体装置との互換性の都合から格子状配列の中央部にボール電極10を配置しない場合や、プリント基板等へ二次実装する場合の応力緩和のため半導体装置2の四隅に電気的な配線の不要なダミーのボール電極10aを配置する場合もある。
The arrangement of the ball electrodes is generally a grid-like and equidistant arrangement corresponding to the arrangement of the
しかし、前述のテープ状配線基板及びそれを用いた半導体装置及びその製造方法は、一括して一体に樹脂封止した際に、半導体組立中間体17が反るという問題があった。これは、従来個別の半導体装置毎に形成されていた封止樹脂が一体に形成されるため、通常、60×10−6/deg程度の封止樹脂の線膨張率と、15×10−6/deg程度の基材テープの線膨張率の差によって生ずる応力が累積するために起こっている。また、この半導体組立中間体の反りは、ダイシング後においても個別の半導体装置の反りとして残り、ボール電極のスタンドオフ高さのばらつき(コプラナリティの悪化)となって二次実装を困難にしていた。さらにまた、半導体装置の二次実装時においても、基材テープと実装基板の線膨張率の差によって実装基板の反りが生じたり、接続の信頼性を悪化させていた。
However, the tape-like wiring board, the semiconductor device using the tape-like wiring board, and the manufacturing method thereof have a problem that the semiconductor assembly
これに対し、図18に示すように、ガラスセラミック配線基板25の半導体チップ搭載領域の周囲に凹部24又はスリットを形成し、実装基板に二次実装する際の応力を緩和する方法(特許文献1参照)が提案されている。ここで、11ははんだ等の導体、21はパッド、23はアンダーフィル樹脂、26は実装基板をそれぞれ示している。この方法は、線膨張率の大きい封止樹脂による樹脂封止を行わず、半導体チップの線膨張率に近い線膨張率を有するガラスセラミック配線基板25を用いることで一次実装時(半導体チップ搭載時)の応力を緩和し、凹部24又はスリットで二次実装時に発生する応力を緩和するもので、技術分野と解決すべき課題が異なる。従って、仮に樹脂封止を行うとしても、線膨張率の大きい封止樹脂と線膨張率の小さいガラスセラミック配線基板との組合わせとなるため、より大きな半導体装置の反りの発生、樹脂クラックの発生、界面からの水分浸入による信頼性の悪化が懸念され、また、凹部20が半導体チップ搭載領域の周囲のみに形成されているため、封止樹脂とガラスセラミック基板との間の応力緩和には有効に寄与しない。
On the other hand, as shown in FIG. 18, a method of forming a
一次実装時に樹脂封止を行う例としては、図19に示すように、配線基板22を複数の部分基板に分割し、熱膨張隔差緩和部19である分割溝内に熱膨張隔差緩和材料を充填することで応力を低減し、半導体装置の反りを低減する方法(特許文献2参照)が開示されている。ここで、20ははんだバンプ、21はパッドをそれぞれ示している。
As an example of performing resin sealing at the time of primary mounting, as shown in FIG. 19, the
また、図20に示すように、配線基板22のボール電極10の間に格子状に凹部24を形成することで、応力を低減すると共にボール電極間の短絡を防止する方法(特許文献3参照)も開示されている。
しかしながら、前述の図19を用いて説明した、配線基板を複数の部分基板に分割し、熱膨張隔差緩和部である分割溝内に熱膨張隔差緩和材料を充填することで応力を低減し、半導体装置の反りを低減する方法には、次のような残された問題点があった。すなわち、この方法は、通常の工程に加え、配線基板に裏面に至らない切り込みを入れ分割溝を形成し、その溝の中に熱膨張隔差緩和材料を充填、硬化した後ドライエッチングで平坦化し、さらに配線基板の反対面から熱膨張隔差緩和材料が露出するまで研磨する工程が追加で必要となるため、工程が複雑でコストアップとなる。また、製法上、充填された熱膨張隔差緩和材料を配線基板の配線層で塞ぐ構造が取れないため、実装後に熱膨張隔差緩和材料を介して侵入した水分が容易に半導体チップ表面に到達し、信頼性を悪化させる恐れがあった。 However, as described above with reference to FIG. 19, the wiring board is divided into a plurality of partial boards, and the stress is reduced by filling the thermal expansion gap relaxation material into the division grooves which are thermal expansion gap relaxation portions, thereby reducing the stress. The method for reducing the warpage of the apparatus has the following remaining problems. That is, in addition to the normal process, this method forms a split groove by cutting into the wiring board that does not reach the back surface, and fills and cures the thermal expansion difference relaxation material in the groove, and then planarizes by dry etching, Furthermore, an additional step of polishing until the thermal expansion gap relieving material is exposed from the opposite surface of the wiring board is necessary, which complicates the process and increases the cost. In addition, because of the manufacturing method, it is not possible to take a structure in which the thermal expansion gap relaxation material filled with the wiring layer of the wiring board is taken, so moisture that has entered through the thermal expansion gap relaxation material after mounting easily reaches the surface of the semiconductor chip, There was a risk of deteriorating reliability.
また、前述の図20を用いて説明した、基板22のボール電極10の間に格子状に凹部24を形成することで、応力を低減すると共にボール電極間の短絡を防止する方法には、次のような残された問題点があった。すなわち、この方法は、二次実装時の配線基板と実装基板の間の応力緩和効果はあるが、基板22の封止樹脂8と接する面まで凹部24が至っていないため、封止樹脂と配線基板の間の応力緩和効果は小さく、複数の半導体装置を一括して一体に樹脂封止した場合の半導体組立中間体の反りや個別に切断後の半導体装置の反りを防止する効果が充分でなかった。
The method of reducing the stress and preventing the short circuit between the ball electrodes by forming the
また、前述の図18〜20を用いて説明した従来技術は、いずれも個々の半導体装置の応力を低減するものであり、個別の半導体装置となる複数の半導体装置ブロックを有するテープ状配線基板を一体に樹脂封止した状態の半導体組立中間体の応力を吸収し反りを低減する効果は充分では無かった。 The conventional techniques described with reference to FIGS. 18 to 20 described above all reduce the stress of individual semiconductor devices, and a tape-like wiring board having a plurality of semiconductor device blocks to be individual semiconductor devices. The effect of absorbing the stress and reducing the warpage of the semiconductor assembly intermediate in the state of being integrally resin-sealed is not sufficient.
本発明の課題は、工程が複雑でコストアップとなることがなく、実装後の信頼性を悪化させることなしに、実用上問題の無い程度まで半導体組立中間体及び個別の半導体装置の反りを低減できるテープ状配線基板及び半導体装置を提供することである。 The object of the present invention is to reduce the warpage of the semiconductor assembly intermediate and the individual semiconductor devices to the extent that there is no practical problem without complicating the process and increasing the cost and without deteriorating the reliability after mounting. It is to provide a tape-like wiring board and a semiconductor device.
本発明の請求項1記載のテープ状配線基板は、基材テープの一主面に、パッド、配線、ボール電極用ランドがパターニングされた配線層が形成され、基材テープの他の主面から前記ボール電極用ランドに至る開口部を有するテープ状配線基板において、前記開口部間に前記基材テープを線状に除去したスリットを有する。
In the tape-like wiring board according to
本発明の請求項2記載の半導体装置は、基材テープと配線層からなるテープ状配線基板の、前記配線層を有する一主面に半導体チップが搭載され、他の主面に開口する前記基材テープの開口部にボール電極が搭載され、前記半導体チップ上の電極が前記ボール電極に電気的に接続された半導体装置において、前記開口部間に前記基材テープを線状に除去したスリットを有する。 According to a second aspect of the present invention, there is provided the semiconductor device according to the second aspect, wherein a semiconductor chip is mounted on one main surface having the wiring layer of a tape-shaped wiring substrate including a base tape and a wiring layer, and the substrate is opened on another main surface. In a semiconductor device in which a ball electrode is mounted in an opening of a material tape, and an electrode on the semiconductor chip is electrically connected to the ball electrode, a slit is formed by linearly removing the base tape between the openings. Have.
本発明の請求項5記載のテープ状配線基板は、基材テープの一主面に、配線層としてパッド、配線、ボール電極用ランドを有する複数の半導体装置ブロックが形成され、前記半導体装置ブロック間にめっき用配線を有するテープ状配線基板において、前記めっき用配線と接する前記基材テープの一部が線状に除去されたスリットを有する。
In the tape-like wiring board according to
本発明のテープ状配線基板及び半導体装置によれば、ボール電極用の開口部間に基材テープを線状に除去したスリットが形成されているため、封止樹脂と基材テープの線膨張率の差による応力が緩和され、半導体装置の反りが実用上問題の無い程度に少なくなる。また、本発明のテープ状配線基板によれば、めっき用配線と接する前記基材テープの一部が線状に除去されたスリットを有するため、複数の半導体装置ブロックの配列方向に累積した封止樹脂と基材テープの線膨張率の差による応力が緩和され、半導体組立中間体の反りが実用上問題の無い程度に少なくなる。また、前記スリットは、テープ状配線基板の製造時にボール電極用の開口部と同時に、エッチングやレーザー加工で形成できるため、新たな設備や工程の追加が無くコストアップとなることがない。また、スリット形成位置に配線層を形成しておくことにより、配線層によってスリットを経由した水分の浸入が防止でき、実装後の信頼性が悪化することが無いという優れた産業上の効果が得られる。 According to the tape-like wiring board and the semiconductor device of the present invention, since the slit is formed by linearly removing the base tape between the ball electrode openings, the linear expansion coefficient between the sealing resin and the base tape is formed. The stress due to the difference is relaxed, and the warp of the semiconductor device is reduced to such a level that there is no practical problem. In addition, according to the tape-like wiring substrate of the present invention, since the part of the base tape in contact with the wiring for plating has a slit removed in a linear shape, the sealing accumulated in the arrangement direction of a plurality of semiconductor device blocks The stress due to the difference between the linear expansion coefficients of the resin and the base tape is alleviated, and the warpage of the semiconductor assembly intermediate is reduced to a level that causes no problem in practice. Further, since the slit can be formed by etching or laser processing at the same time as the opening for the ball electrode at the time of manufacturing the tape-like wiring substrate, there is no additional equipment or process and the cost is not increased. In addition, by forming a wiring layer at the slit formation position, it is possible to prevent moisture from entering through the slit by the wiring layer, and an excellent industrial effect that reliability after mounting is not deteriorated is obtained. It is done.
以下、本発明の実施の形態を添付図面を参照し、従来例と同一物には同一の符号を用いて説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below with reference to the accompanying drawings using the same reference numerals for the same components as in the conventional example.
本発明の第1乃至第4の実施形態であるテープ状配線基板及び半導体装置は、個別に分離された状態の半導体装置の反りの低減に関するものである。 The tape-like wiring board and the semiconductor device according to the first to fourth embodiments of the present invention relate to a reduction in warpage of the semiconductor device in a state of being individually separated.
本発明の第1の実施形態であるテープ状配線基板1は、その基材テープ側から見た個別の半導体装置ブロック14のみを表した図1及びそのC部断面図である図2に示すように、基材テープ6の一主面に、パッド、配線、ボール電極用ランドがパターニングされた配線層5が形成され、基材テープ6の他の主面から前記ボール電極用ランドに至る開口部を有するテープ状配線基板1において、前記開口部7間に基材テープ6を線状に除去したスリット18を有する。図2において、配線層5が基材テープ6の全面に描かれているが、実際には、パッド、配線、ボール電極用ランド、及び、スリットに対応する位置にパターニングされている。
The tape-
本発明の第1の実施形態であるテープ状配線基板の作用、効果は、次に述べる本実施形態であるテープ状配線基板を用いた本発明の第2の実施形態である半導体装置と同じであるので、後述する。 The operation and effect of the tape-like wiring substrate according to the first embodiment of the present invention is the same as that of the semiconductor device according to the second embodiment of the present invention using the tape-like wiring substrate according to this embodiment described below. This will be described later.
本発明の第2の実施形態である半導体装置2は、その基材テープ側から半導体装置を見た図3及びそのD部断面図である図4に示すように、基材テープ6と配線層5からなるテープ状配線基板1の、前記配線層5を有する一主面に半導体チップ3が搭載され、他の主面に開口する前記基材テープ6の開口部7にボール電極10が搭載され、前記半導体チップ3上の電極が前記ボール電極10に電気的に接続された半導体装置2において、前記開口部7間に前記基材テープ6を線状に除去したスリット18を有する。図3及び図4において、10aは、二次実装時の応力を分散し、緩和するためのダミーのボール電極を示している。
The
このように、前記開口部7間に基材テープ6を線状に除去したスリット18を有することが、本発明の第1の実施形態のテープ状配線基板及び第2の実施形態の半導体装置の特徴である。
As described above, the
本発明の第1の実施形態のテープ状配線基板及び第2の実施形態の半導体装置によれば、ボール電極用の開口部7間に基材テープ6を線状に除去したスリット18が形成されているためスリット18を挟んだ両側の基材テープ6の変位が容易になり、封止樹脂8と基材テープ6の線膨張率の差による応力が緩和され、半導体装置2の反りが実用上問題の無い程度に少なくなる。また、前記スリット18は、テープ状配線基板1の製造時にボール電極用の開口部7と同時に、エッチングやレーザー加工で形成できるため、新たな設備や工程の追加が無くコストアップとなることがない。また、スリット18を形成する位置に配線層5を形成しておくことにより、配線層5によってスリット18を経由して半導体チップ3に至る水分の浸入経路が遮断でき、実装後の信頼性が悪化することが無いという優れた産業上の効果が得られる。
According to the tape-like wiring substrate of the first embodiment of the present invention and the semiconductor device of the second embodiment, the
一次実装後の封止樹脂と基材テープの線膨張率の差による応力は、半導体装置の四隅に行くほど封止樹脂と基材テープの伸縮の差が累積するため大きくなる。また、二次実装後の基材テープと実装基板の線膨張率の差による応力も同様に、半導体装置の四隅に行くほど大きくなる。従って、スリットは、図1及び図3に示すように、半導体装置2と実装基板を電気的に接続するボール電極10と実装時の応力を分散、緩和するためのダミーのボール電極10aの間に形成するのが、一次及び二次実装時の応力緩和ができるため好ましい。
The stress due to the difference between the linear expansion coefficients of the sealing resin after the primary mounting and the base tape increases as the expansion / contraction difference between the sealing resin and the base tape accumulates toward the four corners of the semiconductor device. Similarly, the stress due to the difference in linear expansion coefficient between the base tape after the secondary mounting and the mounting substrate also increases toward the four corners of the semiconductor device. Therefore, as shown in FIG. 1 and FIG. 3, the slit is formed between the
スリットの形状は、直線状である必要は無く、曲線状であっても良い。また、封止樹脂と基材テープの伸縮方向に直角な方向に設ける方が、応力緩和の点で好ましい。 The shape of the slit need not be linear, but may be curved. In addition, it is preferable in terms of stress relaxation that the sealing resin and the base tape are provided in a direction perpendicular to the expansion / contraction direction.
本発明の第3の実施形態である半導体装置は、図5に示すように、第2の実施形態である半導体装置で説明した前記スリットが、前記半導体装置の底面の隣り合う二辺を結んで形成されている。前記スリットが前記半導体装置の隣り合う二辺を結んで形成されていることにより、前記スリットを挟んだ基材テープ相互の変位がさらに容易になり、本発明の第2の実施形態である半導体装置よりも、半導体装置の四隅に集中する一次及び二次実装時の応力を緩和することができる。 As shown in FIG. 5, in the semiconductor device according to the third embodiment of the present invention, the slit described in the semiconductor device according to the second embodiment connects two adjacent sides of the bottom surface of the semiconductor device. Is formed. Since the slit is formed by connecting two adjacent sides of the semiconductor device, the mutual displacement between the base tapes sandwiching the slit is further facilitated, and the semiconductor device according to the second embodiment of the present invention. As a result, the stress at the time of primary and secondary mounting concentrated on the four corners of the semiconductor device can be relaxed.
本発明の第4の実施形態である半導体装置は、図6に示すように、第3の実施形態である半導体装置で説明した前記スリットに加え、前記半導体装置の底面の向い合う二辺を結んで形成されている。前記スリットが前記半導体装置の向い合う二辺を結んで形成されていることにより、前記スリットで分断されたサイズの半導体素子と同程度まで応力が緩和され、半導体装置の反りが一層改善される。 As shown in FIG. 6, the semiconductor device according to the fourth embodiment of the present invention connects two opposite sides of the bottom surface of the semiconductor device in addition to the slit described in the semiconductor device according to the third embodiment. It is formed with. Since the slit is formed by connecting two opposite sides of the semiconductor device, the stress is relieved to the same extent as the semiconductor element having a size divided by the slit, and the warpage of the semiconductor device is further improved.
なお、本発明の第3及び第4の実施形態の半導体装置において、前記スリットが前記半導体装置の一辺と他の辺を結ぶ配置であっても、基材テープは図8を用いて説明しためっき用配線12の部分で繋がっているため、ばらばらになることは無い。
In the semiconductor devices of the third and fourth embodiments of the present invention, the base tape is the plating described with reference to FIG. 8 even if the slit is arranged to connect one side of the semiconductor device to the other side. Since it is connected at the portion of the
本発明の第5の実施形態であるテープ状配線基板は、複数の半導体装置ブロックを有するテープ状配線基板を一体に樹脂封止した状態の半導体組立中間体の反りの低減に関するものである。 A tape-like wiring board according to a fifth embodiment of the present invention relates to a reduction in warpage of a semiconductor assembly intermediate in a state where a tape-like wiring board having a plurality of semiconductor device blocks is integrally resin-sealed.
本発明の第5の実施形態であるテープ状配線基板は、図7、そのA部拡大図である図8及びその断面図である図9に示すように、基材テープ6の一主面に、配線層5としてパッド15、配線(図示せず)、ボール電極用ランド16を有する複数の半導体装置ブロック14が形成され、前記半導体装置ブロック14間にめっき用配線12を有するテープ状配線基板において、前記めっき用配線12と接する前記基材テープ6の一部が線状に除去されたスリット18を有する。
The tape-like wiring board according to the fifth embodiment of the present invention is formed on one main surface of the
このように、前記めっき用配線12と接する前記基材テープ6の一部が線状に除去されたスリット18を有することが、本発明の第5の実施形態のテープ状配線基板の特徴である。
As described above, the tape-like wiring board according to the fifth embodiment of the present invention has the
本実施形態のテープ状配線基板によれば、めっき用配線と接する前記基材テープの一部が線状に除去されたスリットを有するため、複数の半導体装置ブロックの配列方向に累積した封止樹脂と基材テープの線膨張率の差による応力が緩和され、半導体組立中間体の反りが実用上問題の無い程度に少なくなる。 According to the tape-like wiring substrate of the present embodiment, since the part of the base tape in contact with the wiring for plating has a slit removed in a linear shape, the sealing resin accumulated in the arrangement direction of the plurality of semiconductor device blocks The stress due to the difference between the linear expansion coefficients of the base tape and the base tape is relieved, and the warpage of the semiconductor assembly intermediate is reduced to a level that causes no practical problems.
一般的な長方形のテープ状配線基板では長手方向の伸縮量が大きいので、半導体組立中間体である樹脂封止後のテープ状配線基板の応力を効果的に減らすため、できるだけテープ状配線基板の幅全体に渡って、また、できるだけ連続してスリット設ける方が有利である。しかし、配線層の無い部分にスリットを入れるとテープ状配線基板の強度が得られなくなる恐れがある。本実施形態は、連続したベタの配線層であるめっき用配線に着目し、その裏側の基材テープにスリットを設けることで、テープ状配線基板の強度と樹脂封止後の応力緩和を両立させたものである。これにより、図18〜20を用いて説明した従来技術では解決できなかった、個別の半導体装置となる複数の半導体装置ブロックを有するテープ状配線基板を一体に樹脂封止した状態の半導体組立中間体の応力を吸収し反りを低減することができる。 Since a general rectangular tape-shaped wiring board has a large amount of expansion and contraction in the longitudinal direction, the width of the tape-shaped wiring board is as small as possible in order to effectively reduce the stress of the tape-shaped wiring board after resin sealing, which is a semiconductor assembly intermediate. It is advantageous to provide slits throughout and as continuously as possible. However, if a slit is made in a portion where there is no wiring layer, the strength of the tape-like wiring board may not be obtained. This embodiment pays attention to the wiring for plating which is a continuous solid wiring layer, and by providing a slit in the base tape on the back side, the strength of the tape-like wiring board and the stress relaxation after resin sealing are made compatible. It is a thing. Thus, a semiconductor assembly intermediate in which a tape-like wiring board having a plurality of semiconductor device blocks to be individual semiconductor devices is integrally resin-sealed, which cannot be solved by the conventional technology described with reference to FIGS. Therefore, it is possible to reduce the warpage.
図8に示すように、めっき用配線12は、主配線であるめっき用バスライン12aと、めっき用バスライン12aに接続され個々の半導体装置ブロック14にめっき電流を供給するめっき用素子間配線12bからなる。前記スリット18は、図9に示すように、前記めっき用バスライン12aの位置と前記めっき用素子間配線12bの位置の両方に形成可能である。また、前記めっき用素子間配線12bの位置に形成するスリットはテープ状配線基板全面に形成できるため反り防止の効果が大きいが、テープ状配線基板の強度との兼ね合いで、全ての前記めっき用素子間配線12bの位置に設けずに一行おき又は一列おき等のように適宜間引いて配置することができる。また、本実施形態のテープ状配線基板のスリットは、テープ状配線基板の強度確保のため、破線状、一点鎖線状に形成したり、めっき用配線の幅よりも小さい幅で形成しても良い。
As shown in FIG. 8, the plating
本発明のテープ状配線基板及び半導体装置によれば、ボール電極用の開口部間に基材テープを線状に除去したスリットが形成されているため、封止樹脂と基材テープの線膨張率の差による応力が緩和され、半導体装置の反りが実用上問題の無い程度に少なくなる。また、本発明のテープ状配線基板によれば、めっき用配線と接する前記基材テープの一部が線状に除去されたスリットを有するため、複数の半導体装置ブロックの配列方向に累積した封止樹脂と基材テープの線膨張率の差による応力が緩和され、半導体組立中間体の反りが実用上問題の無い程度に少なくなる。また、前記スリットは、テープ状配線基板の製造時にボール電極用の開口部と同時に、エッチングやレーザー加工で形成できるため、新たな設備や工程の追加が無くコストアップとなることがない。また、スリット形成位置に配線層を形成しておくことにより、配線層によってスリットを経由した水分の浸入が防止でき、実装後の信頼性が悪化することが無いという優れた産業上の効果が得られる。 According to the tape-like wiring board and the semiconductor device of the present invention, since the slit is formed by linearly removing the base tape between the ball electrode openings, the linear expansion coefficient between the sealing resin and the base tape is formed. The stress due to the difference is relaxed, and the warp of the semiconductor device is reduced to such a level that there is no practical problem. In addition, according to the tape-like wiring substrate of the present invention, since the part of the base tape in contact with the wiring for plating has a slit removed in a linear shape, the sealing accumulated in the arrangement direction of a plurality of semiconductor device blocks The stress due to the difference between the linear expansion coefficients of the resin and the base tape is alleviated, and the warpage of the semiconductor assembly intermediate is reduced to a level that causes no problem in practice. Further, since the slit can be formed by etching or laser processing at the same time as the opening for the ball electrode at the time of manufacturing the tape-like wiring substrate, there is no additional equipment or process and the cost is not increased. In addition, by forming a wiring layer at the slit formation position, it is possible to prevent moisture from entering through the slit by the wiring layer, and an excellent industrial effect that reliability after mounting is not deteriorated is obtained. It is done.
尚、本発明のテープ状配線基板及び半導体装置は、上記の実施例に限定されるものではなく、例えば、半導体チップを本発明のテープ状配線基板にフリップチップ接続を用いて搭載する等、本発明の要旨を逸脱しない範囲内において種々変更を加え得る。 The tape-like wiring board and the semiconductor device of the present invention are not limited to the above-described embodiments. For example, the semiconductor chip is mounted on the tape-shaped wiring board of the present invention using flip chip connection. Various changes can be made without departing from the scope of the invention.
1 テープ状配線基板
2 半導体装置
3 半導体チップ
4 金線
5 配線層
6 基材テープ
7 開口部
8 封止樹脂
9 ダイボンディング材
10 ボール電極
10a ダミーのボール電極
11 はんだ等の導体
12 めっき用配線
12a めっき用バスライン
12b めっき用素子間配線
13 スプロケットホール
14 半導体装置ブロック
15 パッド
16 ボール電極用ランド
17 半導体組立中間体
18 スリット
19 熱膨張隔差緩和部
20 はんだバンプ
21 パッド(ランド)
22 配線基板
23 アンダーフィル樹脂
24 凹部(溝)
25 ガラスセラミック配線基板
26 実装基板
DESCRIPTION OF
22
25 Glass
Claims (5)
In a tape-like wiring board in which a plurality of semiconductor device blocks having pads, wires, and ball electrode lands as wiring layers are formed on one main surface of a base tape, and plating wires are provided between the semiconductor device blocks, the plating A tape-like wiring board comprising a slit in which a part of the base tape in contact with the wiring for use is linearly removed.
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2009182004A (en) * | 2008-01-29 | 2009-08-13 | Elpida Memory Inc | Semiconductor device |
US9280173B2 (en) | 2013-07-04 | 2016-03-08 | Kabushiki Kaisha Toshiba | Electronic device |
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- 2006-03-08 JP JP2006063164A patent/JP2007242890A/en active Pending
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