JP2007234897A - Semiconductor device and its manufacturing method - Google Patents

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Masahito Taki
雅人 滝
Masahiro Kawakami
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a horizontal semiconductor device capable of suppressing the generation of snapback phenomenon. <P>SOLUTION: The semiconductor device 10 is equipped with a drain region 32, a body region 38, a body contact region 37, and a source region 36. The source region 36 is formed in a protuberance 52 formed on the upper surface 30 of a semiconductor upper layer 24. The body contact region 37 is provided at a position except that of the protuberance 52. The source region 36 is formed at a position out of the inside of a horizontal plane wherein the drain region 32, the body region 38 and the body contact region 37 are arrayed in the horizontal direction. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体基板の上表面部に複数の半導体領域を有する横型の半導体装置に関する。本発明はまた、この種の半導体装置を製造する際に好適に利用することができる製造方法にも関する。本発明の半導体装置には、例えば、横型のMISFET（Metal Insulator Semiconductor Field Effect Transistor）、横型のMOSFET（Metal Oxide Semiconductor Field Effect Transistor）、横型のIGBT（Insulated Gate Bipolar Transistor）等が含まれる。   The present invention relates to a lateral semiconductor device having a plurality of semiconductor regions on an upper surface portion of a semiconductor substrate. The present invention also relates to a manufacturing method that can be suitably used when manufacturing this type of semiconductor device. The semiconductor device of the present invention includes, for example, a lateral MISFET (Metal Insulator Semiconductor Field Effect Transistor), a lateral MOSFET (Metal Oxide Semiconductor Field Effect Transistor), a lateral IGBT (Insulated Gate Bipolar Transistor), and the like.

横型の半導体装置は、一対の主電極の双方を半導体基板の上表面に備えている。横型の半導体装置は、その一対の主電極の間であり、半導体基板の上表面部（上表面からある程度の深さを含めた部分をいう）に、複数の半導体領域を備えている。例えば、車載用のモータをインバータ制御するために用いられる半導体装置には、横型のパワーMOSFETが用いられている。   A horizontal semiconductor device includes both of a pair of main electrodes on the upper surface of a semiconductor substrate. A horizontal semiconductor device is provided between a pair of main electrodes and includes a plurality of semiconductor regions on an upper surface portion of a semiconductor substrate (referring to a portion including a certain depth from the upper surface). For example, a lateral power MOSFET is used in a semiconductor device used for inverter control of an in-vehicle motor.

横型のパワーMOSFETは、ドレイン電極とソース電極を半導体基板の上表面に備えている。パワーMOSFETはさらに、半導体基板の上表面部に、ｎ−型のドレイン領域と、ｐ型のボディ領域と、ｐ＋型のボディコンタクト領域と、ｎ＋型のソース領域を備えている。ドレイン領域は、半導体基板の上表面部の一部に形成されている。ボディ領域は、半導体基板の上表面部の他の一部に形成されており、ドレイン領域に接している。ボディコンタクト領域は、ボディ領域によってドレイン領域から隔てられており、半導体基板の上表面に露出している。ソース領域は、ボディ領域によってドレイン領域から隔てられており、ボディコンタクト領域とドレイン領域の間に位置しており、半導体基板の上表面に露出している。ドレイン領域は、ドレイン電極に電気的に接続されている。ボディコンタクト領域とソース領域は、ソース電極に電気的に接続されている。ドレイン領域とソース領域を隔てているボディ領域に、ゲート絶縁膜を介してゲート電極が対向している。パワーMOSFETでは、ドレイン領域、ボディ領域、ソース領域及びボディコンタクト領域が、半導体基板の上表面部の水平面内において、横方向に並んで配置されている。
この種の半導体装置に関連する特許文献を以下に示す。 The lateral power MOSFET includes a drain electrode and a source electrode on the upper surface of the semiconductor substrate. The power MOSFET further includes an n − type drain region, a p type body region, a p + type body contact region, and an n + type source region on the upper surface portion of the semiconductor substrate. The drain region is formed in a part of the upper surface portion of the semiconductor substrate. The body region is formed on another part of the upper surface portion of the semiconductor substrate and is in contact with the drain region. The body contact region is separated from the drain region by the body region, and is exposed on the upper surface of the semiconductor substrate. The source region is separated from the drain region by the body region, is located between the body contact region and the drain region, and is exposed on the upper surface of the semiconductor substrate. The drain region is electrically connected to the drain electrode. The body contact region and the source region are electrically connected to the source electrode. A gate electrode is opposed to the body region that separates the drain region and the source region through a gate insulating film. In the power MOSFET, the drain region, the body region, the source region, and the body contact region are arranged side by side in the horizontal plane in the horizontal plane of the upper surface portion of the semiconductor substrate.
Patent documents relating to this type of semiconductor device are shown below.

特開２００３−１９７６３４号公報JP 2003-197634 A 特開平１１−４０００５号公報Japanese Patent Laid-Open No. 11-40005 特開平８−１２５１７９号公報JP-A-8-125179

パワーMOSFETのオフ状態において、一対の主電極の間に高い電圧が加わると、ドレイン領域とボディ領域のｐｎ接合近傍でインパクトイオン化現象に起因して電子と正孔が生成する。電子と正孔は、これ以外の場所でも生成することがある。いずれも場合でも、電子は、ドレイン領域を介してドレイン電極に排出される。正孔は、ボディ領域及びボディコンタクト領域を介してソース電極に排出される。しかし、正孔の排出経路の途中には、ソース領域が存在している。このため、正孔は、このソース領域を避けるように、ボディ領域の深部側を迂回し、ボディコンタクト領域まで移動する。   When a high voltage is applied between the pair of main electrodes in the off state of the power MOSFET, electrons and holes are generated due to an impact ionization phenomenon in the vicinity of the pn junction between the drain region and the body region. Electrons and holes may be generated elsewhere. In either case, electrons are discharged to the drain electrode through the drain region. The holes are discharged to the source electrode through the body region and the body contact region. However, a source region exists in the middle of the hole discharge path. For this reason, the hole moves to the body contact region by bypassing the deep side of the body region so as to avoid the source region.

この種のパワーMOSFETは、半導体基板の上表面部に、ｎ型のドレイン領域と、ｐ型のボディ領域と、ｎ型のソース領域で構成される寄生のNPNトランジスタを備えている。前記したように、インパクトイオン化現象に起因して発生した正孔は、ソース領域を避けるように、ボディ領域の深部側を迂回し、ボディコンタクト領域まで移動する。このため、正孔の移動方向に沿って、正孔の移動距離に応じた電位差が形成される。この電位差は、ボディ領域とボディコンタクト領域の間に形成される。ボディコンタクト領域とソース領域は同電位であるので、電位差は、ボディ領域とソース領域の間にも形成される。したがって、寄生のNPNトランジスタのゲートに電圧が加わった状態になり、寄生のNPNトランジスタがオン状態に移行する（スナップバック現象という）。このため、パワーMOSFETは、オフ状態を維持することができなくなり、耐圧特性が低下してしまう。
本発明は、スナップバック現象の発生が抑えられた横型の半導体装置を提供することを目的とする。本発明はまた、この種の半導体装置を製造する際に好適に利用することができる製造方法も提供することを目的とする。 This type of power MOSFET includes a parasitic NPN transistor including an n-type drain region, a p-type body region, and an n-type source region on an upper surface portion of a semiconductor substrate. As described above, the holes generated due to the impact ionization phenomenon bypass the deep side of the body region and move to the body contact region so as to avoid the source region. For this reason, a potential difference according to the movement distance of the holes is formed along the movement direction of the holes. This potential difference is formed between the body region and the body contact region. Since the body contact region and the source region have the same potential, a potential difference is also formed between the body region and the source region. Therefore, a voltage is applied to the gate of the parasitic NPN transistor, and the parasitic NPN transistor is turned on (referred to as a snapback phenomenon). For this reason, the power MOSFET cannot maintain the off state, and the breakdown voltage characteristic is deteriorated.
An object of the present invention is to provide a horizontal semiconductor device in which the occurrence of a snapback phenomenon is suppressed. It is another object of the present invention to provide a manufacturing method that can be suitably used when manufacturing this type of semiconductor device.

本発明は、寄生のNPNトランジスタのゲートに加わる電圧を低減し、寄生のNPNトランジスタがオン状態に移行することを抑制する。本発明は、寄生のNPNトランジスタのゲートに加わる電圧を低減するために、例えば上記のパワーMOSFETであれば、ボディ領域内を移動する正孔の移動距離が短くなる形態を採用する。具体的には、上記のパワーMOSFETであれば、ソース領域が、ドレイン領域とボディ領域とボディコンタクト領域が横方向に並んでいる水平面内から外れた位置に形成されていることを特徴としている。このため、正孔は、ボディコンタクト領域に向けてボディ領域の上表面部を直線的に移動することができる。正孔は、ソース領域を避けるように、ボディ領域の深部側を迂回して移動することがない。このため、正孔がボディ領域内を移動する距離が短くなる。正孔の移動距離が短くなれば、正孔の移動距離に応じた電位差が小さくなる。これにより、寄生のNPNトランジスタのゲートに加わる電圧を低減することができ、スナップバック現象の発生が抑えられる。   The present invention reduces the voltage applied to the gate of the parasitic NPN transistor and suppresses the parasitic NPN transistor from shifting to the ON state. In the present invention, in order to reduce the voltage applied to the gate of the parasitic NPN transistor, for example, in the case of the power MOSFET described above, a mode in which the moving distance of holes moving in the body region is shortened is adopted. Specifically, the power MOSFET is characterized in that the source region is formed at a position outside the horizontal plane in which the drain region, the body region, and the body contact region are aligned in the lateral direction. For this reason, holes can move linearly on the upper surface portion of the body region toward the body contact region. The holes do not travel around the deep side of the body region so as to avoid the source region. For this reason, the distance that holes move in the body region is shortened. If the hole moving distance becomes shorter, the potential difference corresponding to the hole moving distance becomes smaller. As a result, the voltage applied to the gate of the parasitic NPN transistor can be reduced, and the occurrence of the snapback phenomenon can be suppressed.

ここで、本明細書で用いられる用語に関して説明する。
「高濃度」と「低濃度」という用語が、不純物濃度の説明に対して使用される。この用語は、両者の相対的な濃度関係を説明するためのものであり、特定の濃度範囲を意味するものではない。
「第２導電型キャリア」という用語が、明細書中で使用される。第２導電型がｎ型を意味する場合は、第２導電型キャリアは電子を意味する。第２導電型がｐ型を意味する場合は、第２導電型キャリアは正孔を意味する。 Here, terms used in this specification will be described.
The terms “high concentration” and “low concentration” are used to describe the impurity concentration. This term is for explaining the relative concentration relationship between the two, and does not mean a specific concentration range.
The term “second conductivity type carrier” is used in the specification. When the second conductivity type means n-type, the second conductivity type carrier means electrons. When the second conductivity type means p-type, the second conductivity type carrier means holes.

本発明は、半導体基板の上表面部に複数の半導体領域を有する横型の半導体装置に具現化することができる。本発明の半導体装置は、少なくとも第１半導体領域と、第２半導体領域と、第３半導体領域と、第４半導体領域と、ゲート電極を備えている。第１半導体領域は、半導体基板の上表面部の一部に形成されており、第１導電型の不純物を含んでいる。第２半導体領域は、半導体基板の上表面部の他の一部に形成されており、第１半導体領域に接しており、第２導電型の不純物を低濃度に含んでいる。第３半導体領域は、第２半導体領域によって第１半導体領域から隔てられており、半導体基板の上表面に露出しており、第２導電型の不純物を高濃度に含んでいる。第４半導体領域は、第２半導体領域によって第１半導体領域から隔てられており、第１半導体領域と第３半導体領域の間に位置しており、半導体基板の上表面に露出しており、第１導電型の不純物を含んでいる。ゲート電極は、第１半導体領域と第４半導体領域を隔てている第２半導体領域に、ゲート絶縁膜を介して対向している。本発明の半導体基板の上表面は、第１表面と、その第１表面よりも上方に位置している第２表面と、第１表面と第２表面の間に形成されている側面を有している。その第２表面と側面は、第１表面上に凸部を構成している。本発明の半導体装置では、第３半導体領域がその凸部以外に設けられており、第４半導体領域がその凸部内に設けられている。
上記の半導体装置は、半導体基板の上表面部に、第１半導体領域と、第２半導体領域と、第４半導体領域で構成される寄生のNPNトランジスタを備えている。上記の半導体装置では、第４半導体領域が凸部内に設けられている。このため、第４半導体領域は、第１半導体領域と第２半導体領域と第３半導体領域が横方向に並んでいる水平面内から外れた位置に形成されている。このため、第２導電型キャリアは、第３半導体領域に向けて第２半導体領域の上表面部を直線的に移動することができる。第２導電型キャリアは、第４半導体領域を避けるように、第２半導体領域の深部側を迂回して移動することがない。このため、第２導電型キャリアがボディ領域内を移動する距離が短くなる。第２導電型キャリアの移動距離が短くなれば、第２導電型キャリアの移動距離に応じた電位差が小さくなる。これにより、寄生のNPNトランジスタのゲートに加わる電圧を低減することができ、スナップバック現象の発生が抑えられる。 The present invention can be embodied in a horizontal semiconductor device having a plurality of semiconductor regions on the upper surface portion of a semiconductor substrate. The semiconductor device of the present invention includes at least a first semiconductor region, a second semiconductor region, a third semiconductor region, a fourth semiconductor region, and a gate electrode. The first semiconductor region is formed in a part of the upper surface portion of the semiconductor substrate and contains a first conductivity type impurity. The second semiconductor region is formed in another part of the upper surface portion of the semiconductor substrate, is in contact with the first semiconductor region, and contains a second conductivity type impurity at a low concentration. The third semiconductor region is separated from the first semiconductor region by the second semiconductor region, is exposed on the upper surface of the semiconductor substrate, and contains a second conductivity type impurity in a high concentration. The fourth semiconductor region is separated from the first semiconductor region by the second semiconductor region, is located between the first semiconductor region and the third semiconductor region, and is exposed on the upper surface of the semiconductor substrate. It contains impurities of one conductivity type. The gate electrode is opposed to the second semiconductor region separating the first semiconductor region and the fourth semiconductor region via a gate insulating film. The upper surface of the semiconductor substrate of the present invention has a first surface, a second surface located above the first surface, and a side surface formed between the first surface and the second surface. ing. The second surface and the side surface form a convex portion on the first surface. In the semiconductor device of the present invention, the third semiconductor region is provided in addition to the convex portion, and the fourth semiconductor region is provided in the convex portion.
The semiconductor device includes a parasitic NPN transistor including a first semiconductor region, a second semiconductor region, and a fourth semiconductor region on the upper surface portion of the semiconductor substrate. In the above semiconductor device, the fourth semiconductor region is provided in the convex portion. For this reason, the fourth semiconductor region is formed at a position away from the horizontal plane in which the first semiconductor region, the second semiconductor region, and the third semiconductor region are aligned in the lateral direction. For this reason, the second conductivity type carrier can move linearly on the upper surface portion of the second semiconductor region toward the third semiconductor region. The second conductivity type carrier does not move around the deep side of the second semiconductor region so as to avoid the fourth semiconductor region. For this reason, the distance that the second conductivity type carrier moves in the body region is shortened. If the moving distance of the second conductivity type carrier becomes shorter, the potential difference corresponding to the moving distance of the second conductivity type carrier becomes smaller. As a result, the voltage applied to the gate of the parasitic NPN transistor can be reduced, and the occurrence of the snapback phenomenon can be suppressed.

本発明の半導体装置では、第４半導体領域が、凸部の範囲内に収められていることが好ましい。
この形態によると、第４半導体領域の存在する範囲が、凸部内に収められている。第４半導体領域の存在する範囲が、凸部の高さを超えて、第２半導体領域内に侵入して形成されていない。このため、第２導電型キャリアが、第４半導体領域を避けるように、第２半導体領域の深部側を迂回する現象が顕著に低減される。第２導電型キャリアの大多数が、第３半導体領域に向けて第２半導体領域の上表面部を直線的に移動することができる。したがって、第２導電型キャリアの移動距離が短くなる現象を有効的に得ることができ、第２導電型キャリアの移動距離に応じた電位差が顕著に小さくなる。これにより、寄生のNPNトランジスタのゲートに加わる電圧を低減することができ、スナップバック現象の発生が抑えられる。 In the semiconductor device of the present invention, it is preferable that the fourth semiconductor region is accommodated within the range of the convex portion.
According to this form, the range in which the fourth semiconductor region exists is housed in the convex portion. The range in which the fourth semiconductor region exists is not formed so as to penetrate the second semiconductor region beyond the height of the convex portion. For this reason, the phenomenon that the second conductivity type carrier bypasses the deep side of the second semiconductor region so as to avoid the fourth semiconductor region is remarkably reduced. The majority of the second conductivity type carriers can move linearly on the upper surface portion of the second semiconductor region toward the third semiconductor region. Therefore, the phenomenon that the moving distance of the second conductivity type carrier is shortened can be effectively obtained, and the potential difference corresponding to the moving distance of the second conductivity type carrier is remarkably reduced. As a result, the voltage applied to the gate of the parasitic NPN transistor can be reduced, and the occurrence of the snapback phenomenon can be suppressed.

本発明の半導体装置では、ゲート電極の一部が、凸部を構成する側面に対向していることが好ましい。
この形態によると、第１半導体領域と第４半導体領域の間のチャネル領域の一部が、凸部を構成する側面を利用して、縦方向に形成されている。したがって、チャネル領域に要する距離の一部を縦方向で確保することができるので、チャネル領域に要する距離を横方向で長く確保する必要がない。チャネル領域のための横方向の面積を小さくすることができるので、半導体装置の全体の面積も小さくなり、半導体装置を小型化することができる。 In the semiconductor device of the present invention, it is preferable that a part of the gate electrode is opposed to the side surface constituting the convex portion.
According to this embodiment, a part of the channel region between the first semiconductor region and the fourth semiconductor region is formed in the vertical direction using the side surface constituting the convex portion. Therefore, since a part of the distance required for the channel region can be secured in the vertical direction, it is not necessary to secure a long distance for the channel region in the horizontal direction. Since the lateral area for the channel region can be reduced, the overall area of the semiconductor device is also reduced, and the semiconductor device can be miniaturized.

本発明は、横型のＭＯＳＦＥＴに具現化することができる。本発明のＭＯＳＦＥＴは、少なくともドレイン領域と、ボディ領域と、ボディコンタクト領域と、ソース領域と、ゲート電極を備えている。ドレイン領域は、半導体基板の上表面部の一部に形成されており、第１導電型の不純物を含んでいる。ボディ領域は、半導体基板の上表面部の他の一部に形成されており、ドレイン領域に接しており、第２導電型の不純物を低濃度に含んでいる。ボディコンタクト領域は、ボディ領域によってドレイン領域から隔てられており、半導体基板の上表面に露出しており、第２導電型の不純物を高濃度に含んでいる。ソース領域は、ボディ領域によってドレイン領域から隔てられており、ドレイン領域とボディコンタクト領域の間に位置しており、半導体基板の上表面に露出しており、第１導電型の不純物を含んでいる。ゲート電極は、ドレイン領域とソース領域を隔てているボディ領域に、ゲート絶縁膜を介して対向している。本発明の半導体基板の上表面は、第１表面と、その第１表面よりも上方に位置している第２表面と、第１表面と第２表面の間に形成されている側面を有している。その第２表面と側面は、第１表面上に凸部を構成している。本発明の半導体装置では、ボディコンタクト領域がその凸部以外に設けられており、ソース領域がその凸部内に設けられている。
上記のＭＯＳＦＥＴでは、ソース領域が、凸部の範囲内に収められていることが好ましい。
さらに、上記のＭＯＳＦＥＴでは、ゲート電極の一部が、凸部を構成する側面に対向していることが好ましい。 The present invention can be embodied in a lateral MOSFET. The MOSFET of the present invention includes at least a drain region, a body region, a body contact region, a source region, and a gate electrode. The drain region is formed in a part of the upper surface portion of the semiconductor substrate and contains a first conductivity type impurity. The body region is formed in another part of the upper surface portion of the semiconductor substrate, is in contact with the drain region, and contains a second conductivity type impurity at a low concentration. The body contact region is separated from the drain region by the body region, is exposed on the upper surface of the semiconductor substrate, and contains a second conductivity type impurity at a high concentration. The source region is separated from the drain region by the body region, is located between the drain region and the body contact region, is exposed on the upper surface of the semiconductor substrate, and contains a first conductivity type impurity. . The gate electrode is opposed to the body region that separates the drain region and the source region through a gate insulating film. The upper surface of the semiconductor substrate of the present invention has a first surface, a second surface located above the first surface, and a side surface formed between the first surface and the second surface. ing. The second surface and the side surface form a convex portion on the first surface. In the semiconductor device of the present invention, the body contact region is provided in addition to the convex portion, and the source region is provided in the convex portion.
In the above MOSFET, the source region is preferably housed within the range of the convex portion.
Furthermore, in the MOSFET described above, it is preferable that a part of the gate electrode is opposed to the side surface constituting the convex portion.

本発明は、上記の半導体装置を製造する際に好適に利用することができる製造方法も提供することができる。本発明は、半導体基板の上表面部に複数の半導体領域を有する横型の半導体装置を製造する方法に関する。本発明の製造方法は、少なくとも以下の各工程を備えている。以下の各工程は、工程を実行する順序が記載する順序と違うこともある。
本発明の製造方法は、第１導電型の不純物を含む半導体基板の一部を残して残部の半導体基板を上表面から所定深さまで除去し、半導体基板の上表面に凸部を形成する工程を備えている。本発明の製造方法は、凸部を含む半導体基板の上表面部の一部に第２導電型の不純物を低濃度に導入し、半導体基板の上表面部を不純物を導入しなかった第１半導体領域と不純物を導入した第２半導体領域に区画する工程を備えている。本発明の製造方法はさらに、凸部の側面と、凸部と第１半導体領域の間の第２半導体領域の上表面に、ゲート絶縁膜を形成し、そのゲート絶縁膜上にゲート電極を形成する工程を備えている。本発明の製造方法はさらに、第２半導体領域の上表面部の一部であって、第１半導体領域との間に凸部が配置されている位置に、第２導電型の不純物を高濃度に導入し、第３半導体領域を形成する工程を備えている。本発明の製造方法はその他に、凸部に第１導電型の不純物を導入し、第４半導体領域を形成する工程を備えている。
半導体基板の上表面部を区画する工程では、不純物の導入の有無によって、第１半導体領域と第２半導体領域が区画される。しかしながら、その後の工程において、第１半導体領域に不純物を導入し、第１半導体領域の不純物濃度を所望の値に調整してもよい。
上記の製造方法は、半導体基板の上表面に、凸部を形成する工程を備えていることを特徴としている。さらに、上記の製造方法は、その凸部内に第４半導体領域を設ける工程を備えていることを特徴としている。これらの工程を実行すれば、本発明の半導体装置に特徴的な形態を形成することができる。 The present invention can also provide a manufacturing method that can be suitably used when manufacturing the semiconductor device. The present invention relates to a method of manufacturing a horizontal semiconductor device having a plurality of semiconductor regions on an upper surface portion of a semiconductor substrate. The production method of the present invention includes at least the following steps. In each of the following steps, the order in which the steps are performed may be different from the order described.
The manufacturing method of the present invention includes a step of leaving a part of the semiconductor substrate containing impurities of the first conductivity type, removing the remaining semiconductor substrate from the upper surface to a predetermined depth, and forming a convex portion on the upper surface of the semiconductor substrate. I have. In the manufacturing method of the present invention, the first semiconductor in which the impurity of the second conductivity type is introduced at a low concentration into a part of the upper surface portion of the semiconductor substrate including the convex portion and the impurity is not introduced into the upper surface portion of the semiconductor substrate. A step of partitioning the region into a second semiconductor region into which impurities are introduced is provided. The manufacturing method of the present invention further forms a gate insulating film on the side surface of the convex portion and the upper surface of the second semiconductor region between the convex portion and the first semiconductor region, and forms a gate electrode on the gate insulating film. The process to do is provided. The manufacturing method of the present invention further provides a high concentration impurity of the second conductivity type in a part of the upper surface portion of the second semiconductor region, where the convex portion is disposed between the first semiconductor region. And a step of forming a third semiconductor region. In addition, the manufacturing method of the present invention further includes a step of introducing a first conductivity type impurity into the convex portion to form a fourth semiconductor region.
In the step of partitioning the upper surface portion of the semiconductor substrate, the first semiconductor region and the second semiconductor region are partitioned depending on whether impurities are introduced. However, in the subsequent process, impurities may be introduced into the first semiconductor region, and the impurity concentration of the first semiconductor region may be adjusted to a desired value.
The manufacturing method includes a step of forming a convex portion on the upper surface of the semiconductor substrate. Furthermore, the manufacturing method includes a step of providing a fourth semiconductor region in the convex portion. By performing these steps, a characteristic form of the semiconductor device of the present invention can be formed.

本発明によると、寄生のNPNトランジスタのゲートに加わる電圧を低減することができ、スナップバック現象の発生が抑えられた横型の半導体装置を提供することができる。また、本発明によると、そのような横型の半導体装置を製造する際に利用できる製造方法も提供することができる。   According to the present invention, it is possible to provide a lateral semiconductor device in which the voltage applied to the gate of the parasitic NPN transistor can be reduced and the occurrence of the snapback phenomenon is suppressed. In addition, according to the present invention, it is possible to provide a manufacturing method that can be used when manufacturing such a horizontal semiconductor device.

本発明の特徴を記載する。
（第１形態） 半導体基板の上表面には、凸部が形成されている。その凸部は、第２半導体領域の上表面に形成されている。第４半導体領域は、その凸部内に形成されている。
（第２形態） 第４半導体領域は、第１半導体領域と第２半導体領域と第３半導体領域が横方向に並んでいる水平面内よりも上側に形成されている。
（第３形態） 第４半導体領域の存在範囲は、含まれる不純物の濃度が１×１０18cm−3以上の領域をいう。第４半導体領域の存在範囲が、凸部の高さを超えないことが好ましい。
（第４形態） 第４半導体領域の存在範囲は、第１半導体領域と第２半導体領域と第３半導体領域が横方向に並んでいる水平面内に形成されていないことが好ましい。 The characteristics of the present invention will be described.
(First Embodiment) A convex portion is formed on the upper surface of the semiconductor substrate. The convex portion is formed on the upper surface of the second semiconductor region. The fourth semiconductor region is formed in the convex portion.
(Second Form) The fourth semiconductor region is formed above the horizontal plane in which the first semiconductor region, the second semiconductor region, and the third semiconductor region are arranged in the horizontal direction.
(Third Embodiment) The existence range of the fourth semiconductor region refers to a region where the concentration of impurities contained is 1 × 10 18 cm −3 or more. It is preferable that the existence range of the fourth semiconductor region does not exceed the height of the convex portion.
(4th form) It is preferable that the existence range of a 4th semiconductor region is not formed in the horizontal surface in which a 1st semiconductor region, a 2nd semiconductor region, and a 3rd semiconductor region are located in a line with the horizontal direction.

以下に、図面を参照して実施例を説明する。以下の実施例では、半導体材料にシリコンが用いられている。シリコンに代えて、他の半導体材料を用いてもよい。
図１に、横型の半導体装置１０の要部断面図を模式的に示す。図１は、半導体装置１０の単位構造を示している。実際の半導体装置１０は、図１の単位構造を反転した構造と組になって、一つの構造を構成する（図８〜図１４の製造方法を参照）。半導体装置１０は、横型のMOSFETである。 Embodiments will be described below with reference to the drawings. In the following examples, silicon is used as the semiconductor material. Instead of silicon, other semiconductor materials may be used.
FIG. 1 schematically shows a cross-sectional view of a main part of a horizontal semiconductor device 10. FIG. 1 shows a unit structure of the semiconductor device 10. The actual semiconductor device 10 is combined with a structure obtained by inverting the unit structure of FIG. 1 to form one structure (see the manufacturing method of FIGS. 8 to 14). The semiconductor device 10 is a lateral MOSFET.

半導体装置１０は、半導体基板２０を備えている。半導体基板２０は、半導体下層２２と、半導体上層２４を備えている。半導体下層２２は、半導体基板２０の下部分に形成されており、ｐ型の不純物（典型的にはボロン）を含んでいる。半導体下層２２の不純物濃度は、概ね１×１０18cm−3〜１×１０20cm−3に調整されている。半導体上層２４は、半導体基板２０の上部分に形成されている。半導体上層２４の上表面部２６には、複数の部分領域が形成されている。複数の部分領域を除いた半導体上層２４は、ｎ型の不純物（典型的にはリン）を含んでおり、その不純物濃度は、概ね１×１０14cm−3〜１×１０16cm−3に調整されている。 The semiconductor device 10 includes a semiconductor substrate 20. The semiconductor substrate 20 includes a semiconductor lower layer 22 and a semiconductor upper layer 24. The semiconductor lower layer 22 is formed in the lower part of the semiconductor substrate 20 and contains p-type impurities (typically boron). The impurity concentration of the semiconductor lower layer 22 is generally adjusted to 1 × 10 18 cm −3 to 1 × 10 20 cm −3 . The semiconductor upper layer 24 is formed on the upper portion of the semiconductor substrate 20. A plurality of partial regions are formed on the upper surface portion 26 of the semiconductor upper layer 24. The semiconductor upper layer 24 excluding the plurality of partial regions contains an n-type impurity (typically phosphorus), and the impurity concentration is approximately 1 × 10 14 cm −3 to 1 × 10 16 cm −3 . It has been adjusted.

半導体装置１０は、半導体上層２４の上表面部２６に、ｎ−型のドレイン領域３２と、ｐ−型のボディ領域３８と、ｐ＋型のボディコンタクト領域３７と、ｎ＋型のソース領域３６を備えている。
ドレイン領域３２は、半導体上層２４の上表面部２６の一部に形成されている。ドレイン領域３２は、ｎ型の不純物（典型的にはリン）を低濃度に含んでおり、その不純物濃度は、概ね１×１０16cm−3〜１×１０18cm−3に調整されている。ドレイン領域３２は、ｎ型の不純物（典型的にはリン）を高濃度に含むドレインコンタクト領域３１を備えている。ドレインコンタクト領域３１は、半導体上層２４の上表面３０に露出している。ドレイン領域３２は、そのドレインコンタクト領域３１介して、ドレイン電極（図示しない）に電気的に接続されている。 The semiconductor device 10 includes an n − type drain region 32, a p − type body region 38, a p + type body contact region 37, and an n + type source region 36 on the upper surface portion 26 of the semiconductor upper layer 24. It has.
The drain region 32 is formed in a part of the upper surface portion 26 of the semiconductor upper layer 24. The drain region 32 contains an n-type impurity (typically phosphorus) at a low concentration, and the impurity concentration is generally adjusted to 1 × 10 16 cm −3 to 1 × 10 18 cm −3 . . The drain region 32 includes a drain contact region 31 containing an n-type impurity (typically phosphorus) at a high concentration. The drain contact region 31 is exposed on the upper surface 30 of the semiconductor upper layer 24. The drain region 32 is electrically connected to a drain electrode (not shown) through the drain contact region 31.

ボディ領域３８は、半導体上層２４の上表面部２６の他の一部に形成されており、ドレイン領域３２にｐｎ接合界面３９を介して接している。ボディ領域３８は、ｐ型の不純物（典型的にはボロン）を低濃度に含んでおり、その不純物濃度は、概ね１×１０16cm−3〜１×１０18cm−3に調整されている。 The body region 38 is formed on the other part of the upper surface portion 26 of the semiconductor upper layer 24 and is in contact with the drain region 32 via the pn junction interface 39. Body region 38 contains a p-type impurity (typically boron) at a low concentration, and the impurity concentration is generally adjusted to 1 × 10 16 cm −3 to 1 × 10 18 cm −3 . .

半導体上層２４の上表面３０は、第１表面３０ｃと、その第１表面３０ｃよりも上方に位置している第２表面３０ａと、第１表面３０ｃと第２表面３０ａの間に形成されている側面３０ｂを有している。第１表面３０ｃは、半導体上層２４の上表面３０の大部分を占めている。第２表面３０ａは凸部５２の頂面を構成しており、側面３０ｂは凸部５２の側面を構成している。第２表面３０ａと側面３０ｂは、第１表面３０ｃ上に凸部５２を構成している。第１表面３０ｃと第２表面３０ａは、略平行に形成されている。側面３０ｂは、第１表面３０ｃと第２表面３０ａに対して直交している。   The upper surface 30 of the semiconductor upper layer 24 is formed between the first surface 30c, the second surface 30a located above the first surface 30c, and the first surface 30c and the second surface 30a. It has a side surface 30b. The first surface 30 c occupies most of the upper surface 30 of the semiconductor upper layer 24. The second surface 30 a constitutes the top surface of the convex portion 52, and the side surface 30 b constitutes the side surface of the convex portion 52. The second surface 30a and the side surface 30b constitute a convex portion 52 on the first surface 30c. The first surface 30c and the second surface 30a are formed substantially in parallel. The side surface 30b is orthogonal to the first surface 30c and the second surface 30a.

ボディコンタクト領域３７は、ボディ領域３８によってドレイン領域３２から隔てられており、半導体上層２４の上表面３０ｃに露出している。ボディコンタクト領域３７は、ｐ型の不純物（典型的にはボロン）を高濃度に含んでおり、その不純物濃度は、概ね１×１０18cm−3〜１×１０21cm−3に調整されている。ボディコンタクト領域３７は、凸部５２以外に形成されている。ボディコンタクト領域３７は、ソース電極（図示しない）に電気的に接続されている。 The body contact region 37 is separated from the drain region 32 by the body region 38 and is exposed to the upper surface 30 c of the semiconductor upper layer 24. The body contact region 37 contains p-type impurities (typically boron) at a high concentration, and the impurity concentration is adjusted to approximately 1 × 10 18 cm −3 to 1 × 10 21 cm −3. Yes. The body contact region 37 is formed other than the convex portion 52. The body contact region 37 is electrically connected to a source electrode (not shown).

ソース領域３６は、ボディ領域３８によってドレイン領域３２から隔てられており、ボディコンタクト領域３７とドレイン領域３２の間に位置している。ソース領域３６は、ｎ型の不純物（典型的にはリン）を含んでおり、その不純物濃度は、概ね１×１０18cm−3〜１×１０21cm−3に調整されている。ソース領域３６は、凸部５２内に形成されている。ソース領域３６は、半導体上層２４の上表面３０ａに露出している。ソース領域３６とボディ領域３８の接合面３６ａは、凸部５２内に存在している。したがって、ソース領域３６は、凸部５２の範囲内に収められている。ソース領域３６は、ソース電極（図示しない）に電気的に接続している。 The source region 36 is separated from the drain region 32 by the body region 38 and is located between the body contact region 37 and the drain region 32. The source region 36 includes an n-type impurity (typically phosphorus), and the impurity concentration is adjusted to approximately 1 × 10 18 cm −3 to 1 × 10 21 cm −3 . The source region 36 is formed in the convex portion 52. The source region 36 is exposed on the upper surface 30 a of the semiconductor upper layer 24. A joint surface 36 a between the source region 36 and the body region 38 exists in the convex portion 52. Therefore, the source region 36 is accommodated within the range of the convex portion 52. The source region 36 is electrically connected to a source electrode (not shown).

半導体装置１０はさらに、ゲート絶縁膜３５とゲート電極３４を備えている。ゲート電極３４は、ドレイン領域３２とソース領域３６を隔てているボディ領域３８に、ゲート絶縁膜３５を介して対向している。ゲート絶縁膜３５の材料には、酸化シリコンが用いられている。ゲート電極３４の材料には、不純物が導入されたポリシリコンが用いられている。図１に示すように、ゲート電極３５の一部は、凸部５２を構成する側面３０ｂに対向している。このため、ドレイン領域３２とソース領域３６の間のチャネル領域の一部が、縦方向に形成されている。したがって、チャネル領域に要する距離の一部を縦方向で確保することができるので、チャネル領域に要する距離を横方向で長く確保する必要がない。チャネル領域のための横方向の面積を小さくすることができるので、半導体装置１０の全体の面積も小さくなっている。   The semiconductor device 10 further includes a gate insulating film 35 and a gate electrode 34. The gate electrode 34 faces the body region 38 that separates the drain region 32 and the source region 36 with a gate insulating film 35 interposed therebetween. Silicon oxide is used as the material of the gate insulating film 35. As a material of the gate electrode 34, polysilicon into which impurities are introduced is used. As shown in FIG. 1, a part of the gate electrode 35 faces the side surface 30 b constituting the convex portion 52. Therefore, a part of the channel region between the drain region 32 and the source region 36 is formed in the vertical direction. Therefore, since a part of the distance required for the channel region can be secured in the vertical direction, it is not necessary to secure a long distance for the channel region in the horizontal direction. Since the lateral area for the channel region can be reduced, the overall area of the semiconductor device 10 is also reduced.

半導体装置１０はさらに、フィールド酸化膜３３を備えている。フィールド酸化膜３３は、ドレイン領域３２の上表面３０ｃに形成されている。フィールド酸化膜３３の上表面の一部には、ゲート電極３４の一部が延設している。このゲート電極３４の一部は、フィールドプレートと呼ばれ、ドレイン領域３２の上表面部の電界を緩和することができる。   The semiconductor device 10 further includes a field oxide film 33. Field oxide film 33 is formed on upper surface 30 c of drain region 32. A part of the gate electrode 34 extends on a part of the upper surface of the field oxide film 33. A part of the gate electrode 34 is called a field plate and can relieve an electric field on the upper surface portion of the drain region 32.

次に、図２を参照して、半導体装置１０の作用に関する特徴を説明する。なお、半導体装置１０の特徴を明瞭にするために、図３の半導体装置１００と図４の半導体装置１１０を比較例として用いる。また、半導体装置１００及び半導体装置１１０の構成要素のうち半導体装置１０と同一の構成要素に関しては、同一符号を付し、その説明を省略する。
図３の第１比較例の半導体装置１００は、凸部を備えていない例である。ボディコンタクト領域２３７とソース領域２３６は、半導体上層２４の上表面部２６の水平面内において、横方向に並んで形成されている。この形態は、一般的な横型のMOSFETの構造に対応している。
図４の第２比較例の半導体装置１１０は、ボディ領域３３８内に凹部を備えている例である。半導体装置１１０のボディコンタクト領域３３７は、その凹部の底に形成されている。 Next, with reference to FIG. 2, the characteristic regarding the effect | action of the semiconductor device 10 is demonstrated. In order to clarify the characteristics of the semiconductor device 10, the semiconductor device 100 in FIG. 3 and the semiconductor device 110 in FIG. 4 are used as comparative examples. In addition, among the components of the semiconductor device 100 and the semiconductor device 110, the same components as those of the semiconductor device 10 are denoted by the same reference numerals, and the description thereof is omitted.
The semiconductor device 100 of the first comparative example in FIG. 3 is an example that does not include a convex portion. The body contact region 237 and the source region 236 are formed side by side in the horizontal direction in the horizontal plane of the upper surface portion 26 of the semiconductor upper layer 24. This form corresponds to a general lateral MOSFET structure.
The semiconductor device 110 of the second comparative example in FIG. 4 is an example in which a recess is provided in the body region 338. The body contact region 337 of the semiconductor device 110 is formed at the bottom of the recess.

まず、図３に示す第１比較例の半導体装置１００に関して検討する。半導体装置１００では、オフ状態において、一対の主電極の間に高い電圧が加わると、フィールド酸化膜３３のバーズビーク近傍７４でインパクトイオン化現象に起因して電子と正孔が生成する。また、ドレイン領域３２とボディ領域２３８のｐｎ接合面３９の近傍でも、インパクトイオン化現象に起因して電子と正孔が生成する。生成した電子は、ドレイン領域３２を介してドレイン電極に排出される（経路７２参照）。正孔は、ボディ領域２３８及びボディコンタクト領域２３７を介してソース電極に排出される（経路７６参照）。しかし、正孔の排出経路の途中には、ソース領域２３６が存在している。このため、正孔は、このソース領域２３６を避けるように、ボディ領域２３８の深部側を迂回し、ボディコンタクト領域２３７まで移動する。このため、正孔の移動方向に沿って、正孔の移動距離に応じた電位差が形成される。   First, the semiconductor device 100 of the first comparative example shown in FIG. In the semiconductor device 100, when a high voltage is applied between the pair of main electrodes in the off state, electrons and holes are generated due to the impact ionization phenomenon near the bird's beak 74 of the field oxide film 33. Electrons and holes are also generated near the pn junction surface 39 of the drain region 32 and the body region 238 due to the impact ionization phenomenon. The generated electrons are discharged to the drain electrode through the drain region 32 (see the path 72). The holes are discharged to the source electrode through the body region 238 and the body contact region 237 (see the path 76). However, the source region 236 exists in the middle of the hole discharge path. Therefore, the holes move to the body contact region 237 by bypassing the deep side of the body region 238 so as to avoid the source region 236. For this reason, a potential difference according to the movement distance of the holes is formed along the movement direction of the holes.

半導体装置１００は、半導体上層２４の上表面部２６に、ｎ型のドレイン領域３２と、ｐ型のボディ領域２３８と、ｎ型のソース領域２３６で構成される寄生のNPNトランジスタを備えている。このため、正孔の移動によって形成された電位差は、寄生のNPNトランジスタを構成するボディ領域２３８と、ボディコンタクト領域２３７の間に形成される。ボディコンタクト領域２３７とソース領域２３６は同電位であるので、電位差は、ボディ領域２３８とソース領域２３６の間にも形成される。したがって、寄生のNPNトランジスタのゲートに電圧が加わった状態になり、寄生のNPNトランジスタがオン状態に移行する（スナップバック現象という）。
図６に、半導体装置１００の電流・電圧特性を示す。横軸にドレイン電圧、縦軸にドレイン電流を示す。図６には、ゲート電圧が、0、5、10、15、20、25Ｖにおける電流・電圧特性が示されている。ゲート電圧が0Ｖの場合、即ち、半導体装置１００がオフ状態において、ドレイン電圧が40Ｖまで上昇すると、ドレイン電流が急激に増加することが分かる。この現象がスナップバック現象であり、寄生のNPNトランジスタがオン状態に移行している。このため、半導体装置１００は、オフ状態を維持することができず、耐圧特性が低下している。 The semiconductor device 100 includes a parasitic NPN transistor including an n-type drain region 32, a p-type body region 238, and an n-type source region 236 on the upper surface portion 26 of the semiconductor upper layer 24. For this reason, the potential difference formed by the movement of holes is formed between the body region 238 and the body contact region 237 constituting the parasitic NPN transistor. Since the body contact region 237 and the source region 236 have the same potential, a potential difference is also formed between the body region 238 and the source region 236. Therefore, a voltage is applied to the gate of the parasitic NPN transistor, and the parasitic NPN transistor is turned on (referred to as a snapback phenomenon).
FIG. 6 shows current / voltage characteristics of the semiconductor device 100. The horizontal axis represents the drain voltage, and the vertical axis represents the drain current. FIG. 6 shows current / voltage characteristics when the gate voltages are 0, 5, 10, 15, 20, and 25V. It can be seen that when the gate voltage is 0 V, that is, when the drain voltage rises to 40 V when the semiconductor device 100 is in the OFF state, the drain current increases rapidly. This phenomenon is a snapback phenomenon, and the parasitic NPN transistor is turned on. For this reason, the semiconductor device 100 cannot maintain the off state, and the breakdown voltage characteristics are deteriorated.

図４に示す第２比較例の半導体装置１１０では、ボディコンタクト領域３３７が凹部の底に形成されている。ボディコンタクト領域３３７は、正孔がボディ領域３３８の深部側を迂回する経路７６に対応して形成されている。これにより、正孔の移動距離が、半導体装置１００の場合に比して、僅かに短縮されている。しかしながら、正孔がボディ領域３３８内を移動する経路７６は、ソース領域３３６を迂回する点において、半導体装置１００と変わらない。インパクトイオン化現象に起因する電子と正孔の大多数は、半導体基板２０の上表面の近傍で生成する。このため、半導体装置１１０の形態であったとしても、正孔がボディ領域３３８の深部側を迂回することを回避することができない。半導体装置１１０の形態では、正孔の移動距離の短縮させる効果は僅かなものである。
図７に、半導体装置１１０の電流・電圧特性を示す。図７に示すように、半導体装置１１０の形態では、正孔の移動距離の短縮化が僅かなものに留まっており、スナップバック現象を実効的に抑えることができない。
図３及び図４の比較例の半導体装置１００及び半導体装置１１０の形態では、スナップバック現象を回避することができないことが確認された。 In the semiconductor device 110 of the second comparative example shown in FIG. 4, the body contact region 337 is formed at the bottom of the recess. The body contact region 337 is formed corresponding to a path 76 in which holes bypass the deep side of the body region 338. Thereby, the moving distance of holes is slightly shortened as compared with the case of the semiconductor device 100. However, the path 76 through which holes move in the body region 338 is the same as that of the semiconductor device 100 in that it bypasses the source region 336. Most of the electrons and holes resulting from the impact ionization phenomenon are generated in the vicinity of the upper surface of the semiconductor substrate 20. For this reason, even if it is the form of the semiconductor device 110, it cannot avoid that a hole detours the deep side of the body region 338. In the form of the semiconductor device 110, the effect of shortening the movement distance of holes is slight.
FIG. 7 shows current / voltage characteristics of the semiconductor device 110. As shown in FIG. 7, in the form of the semiconductor device 110, the shortening of the hole moving distance is limited, and the snapback phenomenon cannot be effectively suppressed.
It was confirmed that the snapback phenomenon cannot be avoided in the semiconductor device 100 and the semiconductor device 110 of the comparative example of FIGS.

一方、図２に示すように、半導体装置１０では、ソース領域３６が凸部５２内に設けられている。ソース領域３６は、ドレイン領域３２とボディ領域３８とボディコンタクト領域３７が横方向に並んでいる水平面内から外れた位置に形成されている。このため、生成した正孔は、ボディコンタクト領域３７に向けてボディ領域３８の上表面部を直線的に移動することができる（経路７６参照）。正孔は、ソース領域３６を避けるように、ボディ領域３８の深部側を迂回して移動することがない。このため、正孔がボディ領域３８内を移動する距離が短くなる。正孔の移動距離が短くなるので、正孔の移動距離に応じた電位差が小さくなる。
図５に、半導体装置１０の電流・電圧特性を示す。図５に示すように、半導体装置１０では、寄生のNPNトランジスタのゲートに加わる電圧を低減することができ、スナップバック現象の発生が抑えられることが確認された。 On the other hand, as shown in FIG. 2, in the semiconductor device 10, the source region 36 is provided in the convex portion 52. The source region 36 is formed at a position away from the horizontal plane in which the drain region 32, the body region 38, and the body contact region 37 are arranged in the horizontal direction. For this reason, the generated holes can move linearly on the upper surface portion of the body region 38 toward the body contact region 37 (see the path 76). The holes do not move around the deep side of the body region 38 so as to avoid the source region 36. For this reason, the distance that holes move in the body region 38 is shortened. Since the hole moving distance is shortened, the potential difference corresponding to the hole moving distance is reduced.
FIG. 5 shows current / voltage characteristics of the semiconductor device 10. As shown in FIG. 5, in the semiconductor device 10, it was confirmed that the voltage applied to the gate of the parasitic NPN transistor can be reduced, and the occurrence of the snapback phenomenon can be suppressed.

以下に、半導体装置１０の他の特徴を記載する。
半導体装置１０は、ソース領域３６が凸部５２の範囲内に収められていることを他の特徴としている。ソース領域３６の存在する範囲が、凸部５２の高さ３０Ｈを超えて、ボディ領域３８内に侵入して形成されていない。また、ソース領域３６の存在する範囲が、ドレイン領域３２とボディ領域３８とボディコンタクト領域３７が横方向に並んでいる水平面内にまで達していない。なお、ソース領域３６の存在範囲は、ソース領域３６の不純物濃度によって画定される。不純物の濃度が１×１０18cm−3以上の領域は、ソース領域３６と評価される。半導体装置１０では、ソース領域３６とボディ領域３８の接合面３６ａの不純物濃度が、５×１０16cm−3である。ソース領域３６が、凸部５２の範囲内に収められていると、正孔がソース領域３６を避けるように、ボディ領域３８の深部側を迂回する現象が顕著に低減される。このため、正孔の大多数が、ボディコンタクト領域３７に向けてボディ領域の上表面部を直線的に移動することができる。したがって、正孔の移動距離が短くなる現象を有効的に得ることができ、正孔の移動距離に応じた電位差が顕著に小さくなる。これにより、寄生のNPNトランジスタのゲートに加わる電圧を低減することができ、スナップバック現象の発生が抑えられる。 Other features of the semiconductor device 10 will be described below.
Another feature of the semiconductor device 10 is that the source region 36 is accommodated within the range of the convex portion 52. The range in which the source region 36 exists is not formed so as to exceed the height 30H of the convex portion 52 and enter the body region 38. Further, the range in which the source region 36 exists does not reach the horizontal plane in which the drain region 32, the body region 38, and the body contact region 37 are arranged in the lateral direction. The existence range of the source region 36 is defined by the impurity concentration of the source region 36. A region having an impurity concentration of 1 × 10 18 cm −3 or more is evaluated as a source region 36. In the semiconductor device 10, the impurity concentration of the junction surface 36a between the source region 36 and the body region 38 is 5 × 10 16 cm −3 . When the source region 36 is accommodated within the range of the convex portion 52, the phenomenon that holes bypass the deep portion of the body region 38 so as to avoid the source region 36 is significantly reduced. For this reason, the majority of holes can move linearly on the upper surface of the body region toward the body contact region 37. Therefore, it is possible to effectively obtain the phenomenon that the hole moving distance is shortened, and the potential difference corresponding to the hole moving distance is significantly reduced. As a result, the voltage applied to the gate of the parasitic NPN transistor can be reduced, and the occurrence of the snapback phenomenon can be suppressed.

（半導体装置１０の製造方法）
以下、図８〜図１４を参照して、半導体装置１０の製造方法を説明する。
まず、図８に示すように、半導体下層２２と半導体上層２４を備えている半導体基板２０を準備する。半導体基板２０は、半導体下層２２の表面に、半導体上層２４をエピタキシャル成長して形成することができる。 (Manufacturing method of the semiconductor device 10)
Hereinafter, a method for manufacturing the semiconductor device 10 will be described with reference to FIGS.
First, as shown in FIG. 8, a semiconductor substrate 20 including a semiconductor lower layer 22 and a semiconductor upper layer 24 is prepared. The semiconductor substrate 20 can be formed by epitaxially growing the semiconductor upper layer 24 on the surface of the semiconductor lower layer 22.

次に、図９に示すように、リソグラフィー技術及びエッチング技術を利用して、半導体上層２４の一部を残して残部の半導体上層２４を上表面から所定深さまで除去する。これにより、半導体上層２４の上表面に、凸部５２を形成することができる。   Next, as shown in FIG. 9, by using a lithography technique and an etching technique, the remaining semiconductor upper layer 24 is removed from the upper surface to a predetermined depth while leaving a part of the semiconductor upper layer 24. Thereby, the convex part 52 can be formed on the upper surface of the semiconductor upper layer 24.

次に、図１０に示すように、LOCOS（Local Oxidation of Silicon）法を利用して、半導体上層２４の上表面の一部に、フィールド酸化膜３３を形成する。LOCOS法は、以下の工程を含む。まず、半導体上層２４の表面に酸化膜と窒化膜の積層膜を形成する。次に、フィールド酸化膜３３を形成したい領域の積層膜を除去し、露出した半導体上層２４の上表面を熱処理する。熱処理の条件は、酸素雰囲気下で、約１１００℃が選択される。これにより、半導体上層２４の上表面の局所的範囲に、約５００nmの厚みを有するフィールド酸化膜３３を形成することができる。   Next, as shown in FIG. 10, a field oxide film 33 is formed on a part of the upper surface of the semiconductor upper layer 24 by using a LOCOS (Local Oxidation of Silicon) method. The LOCOS method includes the following steps. First, a laminated film of an oxide film and a nitride film is formed on the surface of the semiconductor upper layer 24. Next, the laminated film in the region where the field oxide film 33 is to be formed is removed, and the exposed upper surface of the semiconductor upper layer 24 is heat-treated. About 1100 degreeC is selected as the conditions of heat processing in oxygen atmosphere. Thereby, a field oxide film 33 having a thickness of about 500 nm can be formed in a local range of the upper surface of the semiconductor upper layer 24.

次に、図１１に示すように、リソグラフィー技術及びイオン注入技術を利用して、凸部５２を含む半導体上層２４の上表面部の一部に、ｐ型の不純物（典型的にはボロン）を低濃度に導入し、半導体上層２４の上表面部を不純物を導入しなかったドレイン領域３２と不純物を導入したボディ領域３８に区画する。イオン注入は、照射エネルギーを変えて複数回に分けて実施するのが好ましい。これにより、ボディ領域３８は、深さ方向の不純物濃度の変化の小さい状態に形成される。   Next, as shown in FIG. 11, a p-type impurity (typically boron) is applied to a part of the upper surface portion of the semiconductor upper layer 24 including the convex portions 52 by using a lithography technique and an ion implantation technique. Introduced at a low concentration, the upper surface portion of the semiconductor upper layer 24 is partitioned into a drain region 32 into which impurities are not introduced and a body region 38 into which impurities are introduced. The ion implantation is preferably carried out in a plurality of times by changing the irradiation energy. As a result, the body region 38 is formed in a state where the change in the impurity concentration in the depth direction is small.

次に、図１２に示すように、リソグラフィー技術及びイオン注入技術を利用して、ドレイン領域３２の不純物濃度を所望の値に調整する。イオン注入は、照射エネルギーを変えて複数回に分けて実施するのが好ましい。これにより、ドレイン領域３２は、深さ方向の不純物濃度の変化の小さい状態に形成される。   Next, as shown in FIG. 12, the impurity concentration of the drain region 32 is adjusted to a desired value by using a lithography technique and an ion implantation technique. The ion implantation is preferably carried out in a plurality of times by changing the irradiation energy. Thereby, the drain region 32 is formed in a state where the change in the impurity concentration in the depth direction is small.

次に、図１３に示すように、CVD（Chemical Vapor Deposition）法を利用して、凸部５２の頂面の一部からフィールド酸化膜３３までに亘って、ゲート絶縁膜３５を形成する。ゲート絶縁膜３５を形成するのに先立って、半導体上層２４の上表面に犠牲酸化膜を形成し、その犠牲酸化膜をウェットエッチングすることによって、半導体上層２４の上表面に存在する欠陥層を除去しておくことが好ましい。次に、CVD法を利用して、そのゲート絶縁膜３５上にゲート電極３４を形成する。ゲート電極３４には、リンが高濃度に導入されており、低抵抗化されている。ゲート電極３４のパターニングには、リソグラフィー技術及びエッチング技術が利用される。   Next, as shown in FIG. 13, a gate insulating film 35 is formed from a part of the top surface of the convex portion 52 to the field oxide film 33 by using a CVD (Chemical Vapor Deposition) method. Prior to forming the gate insulating film 35, a sacrificial oxide film is formed on the upper surface of the semiconductor upper layer 24, and the sacrificial oxide film is wet-etched to remove a defective layer present on the upper surface of the semiconductor upper layer 24. It is preferable to keep it. Next, a gate electrode 34 is formed on the gate insulating film 35 by using the CVD method. Phosphorus is introduced into the gate electrode 34 at a high concentration to reduce the resistance. Lithography technology and etching technology are used for patterning the gate electrode 34.

次に、図１４に示すように、リソグラフィー技術及びイオン注入技術を利用して、ボディ領域３８の上表面部の一部であって、ドレイン領域３２との間に凸部５２が配置されている位置に、ｐ型の不純物を高濃度に導入し、ボディコンタクト領域３７を形成する。次いで、リソグラフィー技術及びイオン注入技術を利用して、凸部５２にｎ型の不純物を導入し、ソース領域３６を形成する。さらに、リソグラフィー技術及びイオン注入技術を利用して、ドレイン領域３２の上表面部の一部に、ドレインコンタクト領域３１を形成する。
これらの工程を経て、半導体装置１０を製造することができる。 Next, as shown in FIG. 14, a convex portion 52 is disposed between the drain region 32 and a part of the upper surface portion of the body region 38 by using a lithography technique and an ion implantation technique. A p-type impurity is introduced at a high concentration at the position to form the body contact region 37. Next, an n-type impurity is introduced into the convex portion 52 by using a lithography technique and an ion implantation technique to form the source region 36. Further, the drain contact region 31 is formed on a part of the upper surface portion of the drain region 32 by using a lithography technique and an ion implantation technique.
The semiconductor device 10 can be manufactured through these steps.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

実施例の半導体装置の要部断面図を模式的に示す。The principal part sectional drawing of the semiconductor device of an Example is shown typically. 実施例の半導体装置の動作を説明する図を示す。3A and 3B illustrate an operation of a semiconductor device according to an embodiment. 第１比較例の半導体装置の動作を説明する図を示す。The figure explaining operation | movement of the semiconductor device of a 1st comparative example is shown. 第２比較例の半導体装置の動作を説明する図を示す。The figure explaining operation | movement of the semiconductor device of a 2nd comparative example is shown. 実施例の半導体装置の電流・電圧特性を示す。2 shows current / voltage characteristics of a semiconductor device of an example. 第１比較例の半導体装置の電流・電圧特性を示す。2 shows current / voltage characteristics of a semiconductor device of a first comparative example. 第２比較例の半導体装置の電流・電圧特性を示す。10 shows current / voltage characteristics of a semiconductor device of a second comparative example. 実施例の半導体装置の製造過程を示す（１）。A manufacturing process of a semiconductor device of an example is shown (1). 実施例の半導体装置の製造過程を示す（２）。The manufacturing process of the semiconductor device of an Example is shown (2). 実施例の半導体装置の製造過程を示す（３）。The manufacturing process of the semiconductor device of an Example is shown (3). 実施例の半導体装置の製造過程を示す（４）。A manufacturing process of a semiconductor device of an example is shown (4). 実施例の半導体装置の製造過程を示す（５）。A manufacturing process of a semiconductor device of an example is shown (5). 実施例の半導体装置の製造過程を示す（６）。A manufacturing process of a semiconductor device of an example is shown (6). 実施例の半導体装置の製造過程を示す（７）。The manufacturing process of the semiconductor device of an Example is shown (7).

符号の説明Explanation of symbols

２０：半導体基板
２２：半導体下層
２４：半導体上層
２６：上表面部
３０、３０ａ、３０ｂ、３０ｃ：上表面
３１：ドレインコンタクト領域
３２：ドレイン領域
３３：フィールド酸化膜
３４：ゲート電極
３５、３５ａ、３５ｂ：ゲート絶縁膜
３６：ソース領域
３７：ボディコンタクト領域
３８：ボディ領域
５２：凸部 20: Semiconductor substrate 22: Semiconductor lower layer 24: Semiconductor upper layer 26: Upper surface portions 30, 30a, 30b, 30c: Upper surface 31: Drain contact region 32: Drain region 33: Field oxide film 34: Gate electrodes 35, 35a, 35b : Gate insulating film 36: source region 37: body contact region 38: body region 52: convex portion

Claims (7)

半導体基板の上表面部に複数の半導体領域を有する横型の半導体装置であり、
半導体基板の上表面部の一部に形成されており、第１導電型の不純物を含む第１半導体領域と、
半導体基板の上表面部の他の一部に形成されており、第１半導体領域に接しており、第２導電型の不純物を低濃度に含む第２半導体領域と、
第２半導体領域によって第１半導体領域から隔てられており、半導体基板の上表面に露出しており、第２導電型の不純物を高濃度に含む第３半導体領域と、
第２半導体領域によって第１半導体領域から隔てられており、第１半導体領域と第３半導体領域の間に位置しており、半導体基板の上表面に露出しており、第１導電型の不純物を含む第４半導体領域と、
第１半導体領域と第４半導体領域を隔てている第２半導体領域に、ゲート絶縁膜を介して対向しているゲート電極を備え、
半導体基板の上表面は、第１表面と、その第１表面よりも上方に位置している第２表面と、第１表面と第２表面の間に形成されている側面を有しており、第２表面と側面は、第１表面上に凸部を構成しており、
第３半導体領域は、その凸部以外に設けられており、
第４半導体領域は、その凸部内に設けられていることを特徴とする半導体装置。 A horizontal semiconductor device having a plurality of semiconductor regions on an upper surface portion of a semiconductor substrate,
A first semiconductor region formed on a part of an upper surface portion of the semiconductor substrate and including an impurity of a first conductivity type;
A second semiconductor region formed on another part of the upper surface portion of the semiconductor substrate, in contact with the first semiconductor region, and containing a second conductivity type impurity at a low concentration;
A third semiconductor region that is separated from the first semiconductor region by the second semiconductor region, is exposed on the upper surface of the semiconductor substrate, and contains a second conductivity type impurity at a high concentration;
The second semiconductor region is separated from the first semiconductor region, is located between the first semiconductor region and the third semiconductor region, is exposed on the upper surface of the semiconductor substrate, and has impurities of the first conductivity type. A fourth semiconductor region including;
The second semiconductor region separating the first semiconductor region and the fourth semiconductor region is provided with a gate electrode facing through the gate insulating film,
The upper surface of the semiconductor substrate has a first surface, a second surface located above the first surface, and a side surface formed between the first surface and the second surface, The second surface and the side surface constitute a convex portion on the first surface,
The third semiconductor region is provided other than the convex portion,
A semiconductor device, wherein the fourth semiconductor region is provided in the convex portion. 第４半導体領域は、前記凸部の範囲内に収められていることを特徴とする請求項１の半導体装置。   The semiconductor device according to claim 1, wherein the fourth semiconductor region is accommodated within the range of the convex portion. ゲート電極の一部は、前記凸部を構成している側面に対向していることを特徴とする請求項２の半導体装置。   3. The semiconductor device according to claim 2, wherein a part of the gate electrode is opposed to a side surface constituting the convex portion. 半導体基板の上表面部に複数の半導体領域を有する横型の半導体装置であり、
半導体基板の上表面部の一部に形成されており、第１導電型の不純物を含むドレイン領域と、
半導体基板の上表面部の他の一部に形成されており、ドレイン領域に接しており、第２導電型の不純物を低濃度に含むボディ領域と、
ボディ領域によってドレイン領域から隔てられており、半導体基板の上表面に露出しており、第２導電型の不純物を高濃度に含むボディコンタクト領域と、
ボディ領域によってドレイン領域から隔てられており、ドレイン領域とボディコンタクト領域の間に位置しており、半導体基板の表面に露出しており、第１導電型の不純物を含むソース領域と、
ドレイン領域とソース領域を隔てているボディ領域に、ゲート絶縁膜を介して対向しているゲート電極を備え、
半導体基板の表面は、第１表面と、その第１表面よりも上方に位置している第２表面と、第１表面と第２表面の間に形成されている側面を有しており、第２表面と側面は、第１表面上に凸部を構成しており、
ボディコンタクト領域は、その凸部以外に設けられており、
ソース領域は、その凸部内に設けられていることを特徴とする半導体装置。 A horizontal semiconductor device having a plurality of semiconductor regions on an upper surface portion of a semiconductor substrate,
A drain region formed on a part of the upper surface portion of the semiconductor substrate and containing a first conductivity type impurity;
A body region formed on another part of the upper surface portion of the semiconductor substrate, in contact with the drain region, and containing a second conductivity type impurity at a low concentration;
A body contact region that is separated from the drain region by the body region, is exposed on the upper surface of the semiconductor substrate, and contains a second conductivity type impurity in a high concentration;
A source region that is separated from the drain region by the body region, is located between the drain region and the body contact region, is exposed on a surface of the semiconductor substrate, and includes a first conductivity type impurity;
The body region that separates the drain region and the source region is provided with a gate electrode that is opposed via a gate insulating film,
The surface of the semiconductor substrate has a first surface, a second surface located above the first surface, and a side surface formed between the first surface and the second surface, The two surfaces and side surfaces constitute a convex portion on the first surface,
The body contact region is provided other than the convex part,
A semiconductor device, wherein the source region is provided in the convex portion. ソース領域は、前記凸部の範囲内に収められていることを特徴とする請求項４の半導体装置。   5. The semiconductor device according to claim 4, wherein the source region is accommodated within the range of the convex portion. ゲート電極の一部は、前記凸部を構成している側面に対向していることを特徴とする請求項５の半導体装置。   6. The semiconductor device according to claim 5, wherein a part of the gate electrode is opposed to a side surface constituting the convex portion. 半導体基板の上表面部に複数の半導体領域を有する横型の半導体装置を製造する方法であり、
第１導電型の不純物を含む半導体基板の一部を残して残部の半導体基板を上表面から所定深さまで除去し、半導体基板の上表面に凸部を形成する工程と、
凸部を含む半導体基板の上表面部の一部に第２導電型の不純物を低濃度に導入し、半導体基板の上表面部を不純物を導入しなかった第１半導体領域と不純物を導入した第２半導体領域に区画する工程と、
凸部の側面と、凸部と第１半導体領域の間の第２半導体領域の上表面に、ゲート絶縁膜を形成し、そのゲート絶縁膜上にゲート電極を形成する工程と、
第２半導体領域の上表面部の一部であって、第１半導体領域との間に凸部が配置されている領域に、第２導電型の不純物を高濃度に導入し、第３半導体領域を形成する工程と、
凸部に第１導電型の不純物を導入し、第４半導体領域を形成する工程と、
備えている製造方法。
A method of manufacturing a horizontal semiconductor device having a plurality of semiconductor regions on an upper surface portion of a semiconductor substrate,
Removing the remaining semiconductor substrate from the upper surface to a predetermined depth while leaving a part of the semiconductor substrate containing impurities of the first conductivity type, and forming a protrusion on the upper surface of the semiconductor substrate;
The second conductivity type impurity is introduced at a low concentration into a part of the upper surface portion of the semiconductor substrate including the convex portion, and the first semiconductor region into which the impurity is not introduced into the upper surface portion of the semiconductor substrate and the impurities are introduced. Dividing into two semiconductor regions;
Forming a gate insulating film on a side surface of the convex portion and an upper surface of the second semiconductor region between the convex portion and the first semiconductor region, and forming a gate electrode on the gate insulating film;
A second conductive type impurity is introduced at a high concentration into a part of the upper surface portion of the second semiconductor region where the convex portion is disposed between the second semiconductor region and the third semiconductor region. Forming a step;
Introducing a first conductivity type impurity into the convex portion to form a fourth semiconductor region;
Manufacturing method provided.
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