JP2007234155A - Semiconductor memory device - Google Patents
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Abstract
Description
本発明は、半導体記憶装置に関し、特に、複数の冗長回路を有し、不良メモリセルを冗長回路を用いて冗長置換する半導体記憶装置に関する。 The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having a plurality of redundant circuits and redundantly replacing defective memory cells using the redundant circuits.
ＤＲＡＭ等の半導体記憶装置では、記憶容量の大容量化に伴って１つのチップ内に配置されるメモリセルの数が増加している。一方で、微細なメモリセルから発生する信号は非常に微弱となっている。そのため、製造工程のばらつきに伴うメモリセル欠陥の発生確率が高まっている。 In a semiconductor storage device such as a DRAM, the number of memory cells arranged in one chip is increasing as the storage capacity is increased. On the other hand, a signal generated from a fine memory cell is very weak. For this reason, the probability of occurrence of memory cell defects due to variations in the manufacturing process is increasing.
そこで、スペアのメモリセル（以下、「冗長回路」と呼ぶ。）を幾つか用意しており、不良のメモリセル（以下、「不良メモリセル」と呼ぶ。）が見つかれば、これを冗長回路で置換し、不良チップの救済を図っている。 Therefore, several spare memory cells (hereinafter referred to as “redundant circuits”) are prepared, and if a defective memory cell (hereinafter referred to as “defective memory cell”) is found, this is replaced with a redundant circuit. Replacing the defective chip is attempted.
ところで、メモリセルの良／不良の判断は、工場出荷段階において、外部のメモリテスタを用いて行われている。メモリテスタにより不良メモリセルを検出すると、その不良メモリセルのアドレスをヒューズに記憶させる。なお、ヒューズへの記憶はレーザ等で切断することによって行う。 Incidentally, whether the memory cell is good or bad is determined using an external memory tester at the factory shipment stage. When a defective memory cell is detected by the memory tester, the address of the defective memory cell is stored in the fuse. Note that storage in the fuse is performed by cutting with a laser or the like.
不良メモリセルアレイを冗長回路で置換する際には、救済回路がヒューズセットの状態を読み取って不良メモリセルのアドレスを取得しておき、メモリのアクセス時に入力アドレスと不良メモリセルのアドレスとが一致すると予備デコーダを選択して、障害が発生しているワード線及びビット線を置き換え、このときに正規デコーダが不活性化されるような回路構成の半導体記憶装置が用いられている（例えば特許文献１参照。）。 When replacing a defective memory cell array with a redundant circuit, the relief circuit reads the state of the fuse set to obtain the address of the defective memory cell, and if the input address matches the address of the defective memory cell when accessing the memory A semiconductor memory device having a circuit configuration in which a spare decoder is selected to replace a faulty word line and bit line and the normal decoder is inactivated at this time is used (for example, Patent Document 1). reference.).
特許文献１の図３に記載の半導体記憶装置では、アドレスのラッチ回路とメモリセルアレイのデコーダとの間に救済回路が設けられており、その救済回路の内部に実装面積の大きなヒューズセットを含むＣＭＯＳ型アドレス比較回路が設けられている。
In the semiconductor memory device shown in FIG. 3 of
そのため、救済回路を備えた半導体記憶装置を小型化すべく、数百本以上に及ぶヒューズ及びその周辺回路からなるヒューズボックスをメモリセルアレイとは別の領域にまとめて実装し、トリミングしたヒューズの情報を不良メモリセルのアドレスを含むリペアデータとしてメモリセルアレイのデコーダに通信を用いて転送するものが用いられるようになってきた。 Therefore, in order to reduce the size of a semiconductor memory device equipped with a relief circuit, a fuse box consisting of several hundreds of fuses and their peripheral circuits are mounted together in a region separate from the memory cell array, and trimmed fuse information is collected. Data that is transferred to a decoder of a memory cell array by using communication as repair data including an address of a defective memory cell has come to be used.
このヒューズボックス内にはヒューズデータをラッチするラッチ回路とは別にデータ格納領域があり、シフトレジスタで構成されている。また、ヒューズデータを保持するために設けられる救済回路内のレジスタもシフトレジスタで構成されており、この構造により、ヒューズボックスから救済回路内の所望のレジスタにヒューズデータをシリアル転送する構成を実現している。 This fuse box has a data storage area separately from a latch circuit for latching fuse data, and is composed of a shift register. Also, the register in the relief circuit provided to hold the fuse data is also composed of a shift register, and this structure realizes a configuration for serially transferring the fuse data from the fuse box to a desired register in the relief circuit. ing.
図９に、従来のヒューズボックス部200のブロック図を示す。図９に示すヒューズボックス部200は、ｎ個のヒューズF(0)〜F(n-1)と、ｎ個のラッチ回路201(0)〜201(n-1)と、シフトレジスタであるｎ個の送信レジスタ202(0)〜202(n-1)と、選択回路203(1)〜203(n-1)とを備えており、シリアル転送クロックCLK204に基づいてシフト制御を行うことによりシリアル送信を行う。
FIG. 9 shows a block diagram of a conventional
このヒューズボックス部200において、初期値設定信号205が入力されると、ｎ個のラッチ回路201(0)〜201(n-1)は、それぞれｎ個のヒューズF(0)〜F(n-1)の状態（切断状態か、導通状態か）をそれぞれ取得してヒューズデータとして一時的に記憶する。このようにラッチ回路201(0)〜201(n-1)に一時記憶されたヒューズデータは、それぞれ選択回路203(1)〜203(n-1)を介して、送信レジスタ202(0)〜202(n-1)に取り込まれる。
In the
ヒューズデータが送信レジスタ202(0)〜202(n-1)に取り込まれた後、選択回路203(1)〜203(n-1)は、選択信号Sel(1)〜Sel(n-1)に基づいて、ラッチ回路201(0)〜201(n-2)からのヒューズデータを選択して出力するのに代え、送信レジスタ202(1)〜202(n-1)からシフトされるヒューズデータを選択する。そして、送信レジスタ202(0)〜202(n-1)は、シリアル転送クロックCLK204に基づいて、図９の左方向にヒューズデータを順次シフトすることによって、全ヒューズデータをメモリセル領域へ出力する。 After the fuse data is taken into the transmission registers 202 (0) to 202 (n-1), the selection circuits 203 (1) to 203 (n-1) are selected by the selection signals Sel (1) to Sel (n-1). Instead of selecting and outputting the fuse data from the latch circuits 201 (0) to 201 (n-2) based on the above, the fuse data shifted from the transmission registers 202 (1) to 202 (n-1) Select. Then, the transmission registers 202 (0) to 202 (n-1) sequentially output the fuse data in the left direction of FIG. 9 based on the serial transfer clock CLK204, thereby outputting all the fuse data to the memory cell region. .
ところで、上述のように半導体記憶装置では、記憶容量の大容量化に伴って１つのチップ内に配置されるメモリセルの数が増加してきており、ヒューズボックスにおけるヒューズ、ラッチ回路、送信レジスタなどの数もそれに伴い増加している。そのため、ヒューズボックスが占有する面積の増加を招いてしまう。 By the way, in the semiconductor memory device as described above, the number of memory cells arranged in one chip has increased with the increase in the storage capacity, and the fuse, latch circuit, transmission register, etc. in the fuse box have increased. The number has increased accordingly. Therefore, the area occupied by the fuse box is increased.
そこで、図１０に示すように、ヒューズボックス部200におけるデータ格納領域（Ａ）に、リペアデータを含むリペアデータを領域（Ａ）より小さい圧縮データ（Ｂ）として格納しておく技術が提案されている。すなわち、従来であればリペアデータをそのままビット毎に各ヒューズに記憶させていたのを、リペアデータを所定の圧縮アルゴリズムによって圧縮してヒューズに記憶させる。そして、ヒューズに記憶された圧縮データ（Ｂ）をラッチ回路を介して送信レジスタに取り込んだ後、単一方向よりシフトさせ、解凍回路210へ入力する。解凍回路210では、所定の解凍アルゴリズムによって圧縮前のリペアデータに解凍したデータ（Ｄ）を生成する。その後、このデータ（Ｄ）をメモリセル領域内の所望のレジスタへ転送する仕組みである。
ところで、ＤＲＡＭなどの半導体記憶装置においては、そのテストコストを削減させるために、不良メモリセルの検査を複数回行う場合がある。たとえば、安価な低速メモリテスタによって低速動作でも可能な試験を行なって、不良メモリセルをリペアする。すなわち、リペアデータをヒューズに設定して記憶する。さらに、高価な高速メモリテスタによって高速動作でないと出来ない試験を行って不良メモリセルが見つかった場合には、その不良メモリセルに対して追加でリペアすることによって、選別にかかるテストコストの削減に繋がる。 By the way, in a semiconductor memory device such as a DRAM, a defective memory cell may be inspected a plurality of times in order to reduce the test cost. For example, a test capable of low-speed operation is performed by an inexpensive low-speed memory tester to repair a defective memory cell. That is, repair data is set in a fuse and stored. In addition, if a defective memory cell is found through an expensive high-speed memory tester that can only be operated at high speeds, repairing the defective memory cell additionally reduces the test cost for sorting. Connected.
もっとも、高速メモリテスタが十分に確保されているのであれば、敢えて低速メモリテスタでの試験を行なう必要はない。しかし、高速メモリテスタが十分に確保できない状況下でも、低速メモリテスタがあれば、低速動作でも選別可能な項目については、高速メモリテスタを使用しなくても、並行して実施することができ、それによって、選別にかかるテスト時間を抑えることができ、又コスト削減に繋げることができるのである。 However, if a high-speed memory tester is sufficiently secured, it is not necessary to perform a test with a low-speed memory tester. However, even in a situation where a high-speed memory tester cannot be secured sufficiently, if there is a low-speed memory tester, items that can be selected even at low-speed operation can be performed in parallel without using a high-speed memory tester. As a result, the test time required for selection can be reduced, and the cost can be reduced.
ところが、上述のようにリペアデータを圧縮してヒューズに設定する方式では、一度リペアを行なうと、その後の試験で新たに不良が見つかったとしてもリペアデータを追加することは困難である。すなわち、リペアデータは、冗長アドレス順にヒューズに設定されるため、追加のリペアを実行するためには、別のヒューズボックスが必要となり、面積増加を招く。さらに転送経路も複雑になってしまう。 However, in the method in which the repair data is compressed and set in the fuse as described above, once repair is performed, it is difficult to add repair data even if a new defect is found in a subsequent test. That is, since repair data is set in fuses in the order of redundant addresses, a separate fuse box is required to perform additional repair, resulting in an increase in area. Furthermore, the transfer path becomes complicated.
本発明の解決しようとする課題は以上の如くであり、かかる課題を解決するために以下の手段を講じた。 The problems to be solved by the present invention are as described above, and the following measures have been taken in order to solve the problems.
請求項１に記載の発明は、複数の冗長回路を有し、不良メモリセルを前記冗長回路を用いて冗長置換する半導体記憶装置において、前記冗長回路単位毎に前記不良メモリセルの置換情報を圧縮した第１リペアデータを設定すると共に、前記第１リペアデータに含まれない前記不良メモリセルのアドレスの情報とこの不良メモリセルを冗長置換する前記冗長回路のアドレスの情報とを有する第２リペアデータを設定する複数のヒューズと、前記複数のヒューズに設定された前記第１リペアデータ及び前記第２リペアデータを出力する出力回路と、前記出力回路を制御して前記第１リペアデータを取得し、この第１リペアデータを解凍して前記冗長回路のアドレス順にリペアデータとして転送する転送回路と、を備え、前記転送回路は、前記出力回路を制御して前記第２リペアデータを取得し、この第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータを、前記第１リペアデータから前記第２リペアデータへ置き換えて出力する選択回路を有することを特徴とする。 According to a first aspect of the present invention, in a semiconductor memory device having a plurality of redundant circuits and redundantly replacing defective memory cells using the redundant circuits, the replacement information of the defective memory cells is compressed for each redundant circuit unit. Second repair data having the first repair data set and the address information of the defective memory cell not included in the first repair data and the address information of the redundant circuit for redundantly replacing the defective memory cell A plurality of fuses for setting the plurality of fuses, an output circuit for outputting the first repair data and the second repair data set for the plurality of fuses, and controlling the output circuit to obtain the first repair data, A transfer circuit that decompresses the first repair data and transfers it as repair data in the order of addresses of the redundant circuit, and the transfer circuit includes the output The second repair data is acquired by controlling the path, and the repair data corresponding to the address of the redundant circuit included in the second repair data is replaced from the first repair data to the second repair data and output. It has a selection circuit.
また、請求項２に記載の発明は、請求項１に記載の発明であって、前記転送回路は、前記転送すべきリペアデータに対応する冗長回路のアドレスを判定するアドレス判定回路を備え、前記出力回路から順次第１リペアデータを取得すると共に、前記出力回路から第２リペアデータを取得して一時的に格納し、前記転送すべきリペアデータが前記格納した第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータであると前記アドレス判定回路が判定するまで、前記冗長回路のアドレスの順に、解凍した前記第１リペアデータをリペアデータとして転送し、前記転送すべきリペアデータが前記格納した第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータであると前記アドレス判定回路が判定すると、前記選択回路によって、前記格納した第２リペアデータのうち少なくとも前記不良メモリセルのアドレスの情報をリペアデータとして転送することを特徴とする。
The invention according to
また、請求項３に記載の発明は、請求項１又は請求項２に記載の発明において、前記出力回路は、前記第１リペアデータ及び前記第２リペアデータをそれぞれ格納するための複数の送信レジスタを有し、前記複数の送信レジスタのうち、前記第１リペアデータが格納された送信レジスタのシフト方向と、前記第２リペアデータが格納された送信レジスタのシフト方向とを反対方向する出力制御回路を備えたことを特徴とする。
The invention according to
また、請求項４に記載の発明は、請求項１〜３のいずれか１項に記載の発明であって、前記転送回路は、前記出力回路から取り出した第１リペアデータに前記置換情報として前記不良メモリセルのアドレスの情報が含まれているか否かを判定する判定回路を有し、前記判定回路で第１リペアデータに前記不良メモリセルのアドレスの情報が含まれていると判定すると、前記選択回路における前記第２リペアデータへの置き換えを禁止することを特徴とする。
The invention according to claim 4 is the invention according to any one of
また、請求項５に記載の発明は、請求項１に記載の発明において、前記転送回路は、前記転送すべきリペアデータに対応する冗長回路のアドレスを判定するアドレス判定回路を備え、前記出力回路から全ての前記第１リペアデータを順次取得してメモリセル領域へ出力した後、前記メモリセル領域から前記第１リペアデータを順次取得すると共に、前記出力回路から前記第２リペアデータを取得して一時的に格納し、前記転送すべきリペアデータが前記格納した第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータであると前記アドレス判定回路が判定するまで、前記冗長回路のアドレスの順に、解凍した前記第１リペアデータをリペアデータとして転送し、前記転送すべきリペアデータが前記格納した第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータであると前記アドレス判定回路が判定すると、前記選択回路によって、前記格納した第２リペアデータのうち少なくとも前記不良メモリセルのアドレスの情報をリペアデータとして転送することを特徴とする。 According to a fifth aspect of the present invention, in the first aspect of the invention, the transfer circuit includes an address determination circuit that determines an address of a redundant circuit corresponding to the repair data to be transferred, and the output circuit Sequentially acquiring all the first repair data from the memory cell region and outputting the first repair data to the memory cell region, sequentially acquiring the first repair data from the memory cell region, and acquiring the second repair data from the output circuit. The address of the redundancy circuit until the address determination circuit determines that the repair data to be temporarily stored and transferred is the repair data corresponding to the address of the redundancy circuit included in the stored second repair data In this order, the decompressed first repair data is transferred as repair data, and the repair data to be transferred is stored in the stored second repair data. When the address determination circuit determines that the repair data corresponds to the address of the redundant circuit included in the data, the selection circuit repairs at least the address information of the defective memory cell in the stored second repair data. It is characterized by being transferred as data.
請求項１に記載の発明によれば、複数の冗長回路を有し、不良メモリセルを前記冗長回路を用いて冗長置換する半導体記憶装置において、前記冗長回路単位毎に前記不良メモリセルの置換情報を圧縮した第１リペアデータを設定すると共に、前記第１リペアデータに含まれない前記不良メモリセルのアドレスの情報とこの不良メモリセルを冗長置換する前記冗長回路のアドレスの情報とを有する第２リペアデータを設定する複数のヒューズと、前記複数のヒューズに設定された前記第１リペアデータ及び前記第２リペアデータを出力する出力回路と、前記出力回路を制御して前記第１リペアデータを取得し、この第１リペアデータを解凍して前記冗長回路のアドレス順にリペアデータとして転送する転送回路と、を備え、前記転送回路は、前記出力回路を制御して前記第２リペアデータを取得し、この第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータを、前記第１リペアデータから前記第２リペアデータへ置き換えて出力する選択回路を有するので、圧縮した圧縮した第１リペアデータをヒューズデータとしてヒューズに設定した後、メモリテスタの第２回目の試験（たとえば、高速試験）によって見つけだされた不良セルメモリを置換するための第２リペアデータをヒューズデータとしてヒューズに設定することができる。 According to the first aspect of the present invention, in a semiconductor memory device having a plurality of redundant circuits and redundantly replacing defective memory cells using the redundant circuit, replacement information of the defective memory cells for each redundant circuit unit A first repair data obtained by compressing the defective memory cell, and a second address having information on the address of the defective memory cell not included in the first repair data and information on the address of the redundant circuit for redundantly replacing the defective memory cell. A plurality of fuses for setting repair data, an output circuit for outputting the first repair data and the second repair data set for the plurality of fuses, and acquiring the first repair data by controlling the output circuit And a transfer circuit that decompresses the first repair data and transfers the first repair data as repair data in the order of the addresses of the redundant circuit. The output circuit is controlled to acquire the second repair data, and the repair data corresponding to the address of the redundant circuit included in the second repair data is replaced with the second repair data from the first repair data and output. Since the compressed first repair data that has been compressed is set in the fuse as fuse data, the defective cell memory found by the second test (for example, high-speed test) of the memory tester is replaced. Therefore, the second repair data can be set in the fuse as fuse data.
また、請求項２に記載の発明によれば、前記転送回路は、前記転送すべきリペアデータに対応する冗長回路のアドレスを判定するアドレス判定回路を備え、前記出力回路から順次第１リペアデータを取得すると共に、前記出力回路から第２リペアデータを取得して一時的に格納し、前記転送すべきリペアデータが前記格納した第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータであると前記アドレス判定回路が判定するまで、前記冗長回路のアドレスの順に、解凍した前記第１リペアデータをリペアデータとして転送し、前記転送すべきリペアデータが前記格納した第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータであると前記アドレス判定回路が判定すると、前記選択回路によって、前記格納した第２リペアデータのうち少なくとも前記不良メモリセルのアドレスの情報をリペアデータとして転送するので、圧縮した第１リペアデータと第２リペアデータをヒューズデータとしてヒューズに設定した後、半導体記憶装置における不良セルメモリを置換するためリペアデータを容易に転送することができる。 According to a second aspect of the present invention, the transfer circuit includes an address determination circuit that determines an address of a redundant circuit corresponding to the repair data to be transferred, and sequentially receives the first repair data from the output circuit. The second repair data is acquired from the output circuit and temporarily stored, and the repair data to be transferred is repair data corresponding to the address of the redundant circuit included in the stored second repair data. Until the address determination circuit determines that there is, the decompressed first repair data is transferred as repair data in the order of the addresses of the redundant circuit, and the repair data to be transferred is included in the stored second repair data When the address determination circuit determines that the repair data corresponds to the address of the redundancy circuit, the selection circuit Since at least information on the address of the defective memory cell is transferred as repair data among the stored second repair data, the compressed first repair data and second repair data are set as fuse data in the fuse, and then the semiconductor memory device The repair data can be easily transferred to replace the defective cell memory.
また、請求項３に記載の発明によれば、前記出力回路は、前記第１リペアデータ及び前記第２リペアデータをそれぞれ格納するための複数の送信レジスタを有し、前記複数の送信レジスタのうち、前記第１リペアデータが格納された送信レジスタのシフト方向と、前記第２リペアデータが格納された送信レジスタのシフト方向とを反対方向する出力制御回路を備えたので、第１リペアデータの出力に用いる送信レジスタ以外の送信レジスタを第２リペアデータの出力用に用いることができる。しかも、第１リペアデータと第２リペアデータとを異なる方向にシフトさせているため、第１リペアデータと第２リペアデータとを並行して送信用レジスタから取り出すことができ、出力回路から第１リペアデータと第２リペアデータとを取り出す処理速度を上げることができる。 According to a third aspect of the present invention, the output circuit has a plurality of transmission registers for storing the first repair data and the second repair data, respectively. And an output control circuit that reverses the shift direction of the transmission register in which the first repair data is stored and the shift direction of the transmission register in which the second repair data is stored. A transmission register other than the transmission register used for the second repair data can be used. Moreover, since the first repair data and the second repair data are shifted in different directions, the first repair data and the second repair data can be taken out from the transmission register in parallel, and the first repair data and the second repair data can be extracted from the output circuit. The processing speed for retrieving the repair data and the second repair data can be increased.
また、請求項４に記載の発明によれば、前記転送回路は、前記出力回路から取り出した第１リペアデータに前記置換情報として前記不良メモリセルのアドレスの情報が含まれているか否かを判定する判定回路を有し、前記判定回路で第１リペアデータに前記不良メモリセルのアドレスの情報が含まれていると判定すると、前記選択回路における前記第２リペアデータへの置き換えを禁止するので、誤った第２リペアデータがヒューズに設定された場合であっても、第２リペアデータを選択することがない。その結果、第1リペアデータに設定された不良メモリセルに該当するアドレス（以下、「不良アドレス」と呼ぶ。）の情報が第２リペアデータに書き換えられてしまうことがなく、しかも、正しいリペアデータを再度第２リペアデータとしてヒューズに設定して動作させることができる。 According to a fourth aspect of the present invention, the transfer circuit determines whether or not the information on the address of the defective memory cell is included as the replacement information in the first repair data extracted from the output circuit. If the determination circuit determines that the first repair data includes the address information of the defective memory cell, the selection circuit prohibits the replacement to the second repair data. Even when erroneous second repair data is set in the fuse, the second repair data is not selected. As a result, the information of the address (hereinafter referred to as “defective address”) corresponding to the defective memory cell set in the first repair data is not rewritten to the second repair data, and correct repair data is obtained. Can be set to the fuse as the second repair data again to operate.
また、請求項５に記載の発明によれば、前記転送回路は、前記転送すべきリペアデータに対応する冗長回路のアドレスを判定するアドレス判定回路を備え、前記出力回路から全ての前記第１リペアデータを順次取得してメモリセル領域へ出力した後、前記メモリセル領域から前記第１リペアデータを順次取得すると共に、前記出力回路から前記第２リペアデータを取得して一時的に格納し、前記転送すべきリペアデータが前記格納した第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータであると前記アドレス判定回路が判定するまで、前記冗長回路のアドレスの順に、解凍した前記第１リペアデータをリペアデータとして転送し、前記転送すべきリペアデータが前記格納した第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータであると前記アドレス判定回路が判定すると、前記選択回路によって、前記格納した第２リペアデータのうち少なくとも前記不良メモリセルのアドレスの情報をリペアデータとして転送するので、圧縮した第１リペアデータと第２リペアデータをヒューズデータとしてヒューズに設定した後、半導体記憶装置における不良セルメモリを、第１リペアデータが格納された送信レジスタと第２リペアデータが格納された送信レジスタとでそのシフト方向を反対にする上記出力制御回路を使用せずに、格納された送信レジスタのシフト方向のみの制御で置換するため、リペアデータを容易に転送することができる。 According to a fifth aspect of the present invention, the transfer circuit includes an address determination circuit that determines an address of a redundant circuit corresponding to the repair data to be transferred, and all the first repairs from the output circuit. After sequentially obtaining and outputting data to the memory cell region, sequentially obtaining the first repair data from the memory cell region, obtaining the second repair data from the output circuit, and temporarily storing the data, The repair data to be transferred is decompressed in the order of the addresses of the redundant circuit until the address determination circuit determines that the repair data corresponding to the address of the redundant circuit included in the stored second repair data is the repair data. 1 repair data is transferred as repair data, and the repair data to be transferred is included in the stored second repair data. When the address determination circuit determines that the repair data corresponds to the address of the first address, the selection circuit transfers at least the address information of the defective memory cell as repair data among the stored second repair data. After the first repair data and the second repair data are set as fuse data in the fuse, the defective cell memory in the semiconductor memory device is transferred to the transmission register storing the first repair data and the transmission register storing the second repair data. Therefore, repair data can be easily transferred because the output control circuit that reverses the shift direction is replaced by the control of only the shift direction of the stored transmission register.
本実施形態における半導体記憶装置は、複数の冗長回路を有し、不良メモリセルを冗長回路を用いて冗長置換する半導体記憶装置である。 The semiconductor memory device in this embodiment is a semiconductor memory device that has a plurality of redundant circuits and redundantly replaces defective memory cells using the redundant circuits.
そして、メモリテスタの第１回目の試験（たとえば、低速試験）によって最初に見つけだされた不良セルメモリを置換するためリペアデータを圧縮して生成した第１リペアデータをヒューズデータとしてヒューズに設定している。 Then, the first repair data generated by compressing the repair data in order to replace the defective cell memory first found by the first test (for example, the low speed test) of the memory tester is set in the fuse as fuse data. ing.
さらに、上記の如くリペアデータを圧縮した第１リペアデータをヒューズデータとしてヒューズボックスに設定した後、メモリテスタの第２回目の試験（たとえば、高速試験）によって見つけだされた不良セルメモリを置換するための第２リペアデータをヒューズデータとしてヒューズに設定している。 Further, after the first repair data obtained by compressing the repair data as described above is set as fuse data in the fuse box, the defective cell memory found by the second test (for example, high-speed test) of the memory tester is replaced. The second repair data for this purpose is set in the fuse as fuse data.
ここで、第１リペアデータは、不良メモリセルの置換情報を有するデータであり、冗長回路単位ごとの冗長置換データである。すなわち、不良メモリセルの置換情報とは、不良メモリセルを置換するかしないかを冗長回路毎に決めるための情報であり、不良メモリセルを置換する場合には、不良アドレスがその情報となる。 Here, the first repair data is data having replacement information of defective memory cells, and is redundant replacement data for each redundant circuit unit. That is, the replacement information of a defective memory cell is information for determining whether or not a defective memory cell is replaced for each redundant circuit. When a defective memory cell is replaced, the defective address is the information.
また、第２リペアデータは、第１リペアデータに基づいて冗長置換されない不良セルメモリの情報、すなわち第１リペアデータに含まれない新たに発見された不良アドレスの情報と、この不良メモリセルを冗長置換する冗長回路のアドレス（以下、「冗長アドレス」と呼ぶ。）の情報とから構成される。 The second repair data includes information on a defective cell memory that is not redundantly replaced based on the first repair data, that is, information on a newly discovered defective address that is not included in the first repair data, and makes the defective memory cell redundant. Information of the redundant circuit to be replaced (hereinafter referred to as “redundant address”).
ここで、リペアデータを圧縮して第１リペアデータを生成する方法としては、不良メモリセルを置換しない冗長回路に対してはその旨の情報（たとえば、「０」の１ビットデータで表現される）に変換し、不良メモリセルを置換する冗長回路に対してはその旨（たとえば、「１」の１ビットデータで表現される）と置き換える不良アドレスとに変換することによって行うことができる。 Here, as a method of generating the first repair data by compressing the repair data, the redundant circuit that does not replace the defective memory cell is represented by information to that effect (for example, 1-bit data of “0”). The redundancy circuit that replaces a defective memory cell can be converted to that (for example, expressed by 1-bit data of “1”) and a defective address to be replaced.
このように半導体記憶装置には、冗長回路毎に不良メモリセルの置換情報を圧縮した第１リペアデータと、第１リペアデータに含まれない不良アドレスの情報とこの不良メモリセルを冗長置換する冗長アドレスの情報とを有する第２リペアデータとがヒューズボックスに設けられた複数のヒューズに設定される。 As described above, in the semiconductor memory device, the first repair data obtained by compressing the replacement information of the defective memory cell for each redundant circuit, the information on the defective address not included in the first repair data, and the redundant replacement of the defective memory cell. Second repair data having address information is set in a plurality of fuses provided in the fuse box.
したがって、複数のヒューズには、メモリテスタの第１回目の試験（たとえば、低速試験）によって見つけだされた不良セルメモリを置換するためのリペアデータを圧縮して生成した第１リペアデータをヒューズデータとしてヒューズに設定された後、メモリテスタの第２回目の試験（たとえば、高速試験）によって見つけだされた不良セルメモリを置換するための第２リペアデータをヒューズデータとしてヒューズに設定される。 Therefore, the first repair data generated by compressing the repair data for replacing the defective cell memory found by the first test (for example, the low speed test) of the memory tester is used as the fuse data. Then, the second repair data for replacing the defective cell memory found by the second test (for example, high speed test) of the memory tester is set as the fuse data as the fuse data.
また、ヒューズボックスには、複数のヒューズに設定された、圧縮された第１リペアデータ及び第２リペアデータを出力する出力回路と、出力回路を制御して第１リペアデータを取得し、この第１リペアデータを解凍して冗長アドレス順にリペアデータとして転送する転送回路とを備えている。 The fuse box also has an output circuit that outputs the compressed first repair data and the second repair data set in the plurality of fuses, and acquires the first repair data by controlling the output circuit. And a transfer circuit that decompresses one repair data and transfers it as repair data in the order of redundant addresses.
さらに、転送回路は、出力回路を制御して第２リペアデータを取得し、この第２リペアデータに含まれる冗長アドレスに対応するリペアデータを、第１リペアデータから第２リペアデータへ置き換えて出力する選択回路を有している。 Further, the transfer circuit controls the output circuit to acquire the second repair data, and replaces the repair data corresponding to the redundant address included in the second repair data from the first repair data to the second repair data and outputs the second repair data. A selection circuit is provided.
その結果、メモリテスタで発見した不良メモリセルを冗長置換するためのリペアデータを圧縮してヒューズデータとしてヒューズに設定した後であっても、その後さらにメモリテスタによって見つけだされた不良セルメモリを置換するためのリペアデータをヒューズに設定することができる。 As a result, even after the repair data for redundant replacement of defective memory cells found in the memory tester is compressed and set as fuse data in the fuse, the defective cell memory found by the memory tester is then replaced. Repair data to be used can be set in the fuse.
また、データ圧縮された第１リペアデータは、冗長アドレス順に配列されており、出力回路から冗長アドレス順に出力されるように構成している。したがって、転送回路は、冗長アドレス順に第１リペアデータを出力するか第２リペアデータのうち少なくとも不良メモリセルの置換情報を出力するかをいずれか選択することができる。その結果、圧縮した第１リペアデータと第２リペアデータをヒューズデータとしてヒューズに設定した後、半導体記憶装置における不良セルメモリを置換するためリペアデータを容易に転送することができる。 The first repair data that has been compressed is arranged in the order of redundant addresses, and is configured to be output from the output circuit in the order of redundant addresses. Therefore, the transfer circuit can select either to output the first repair data in the order of redundant addresses or to output at least defective memory cell replacement information from the second repair data. As a result, after the compressed first repair data and second repair data are set in the fuse as fuse data, the repair data can be easily transferred to replace the defective cell memory in the semiconductor memory device.
また、転送回路は、出力回路から取り出した第１リペアデータに置換情報として不良アドレスの情報が含まれているか否かを判定する判定回路を有しており、この判定回路で第１リペアデータに不良アドレスの情報が含まれていると判定すると、選択回路における第２リペアデータへの置き換えを禁止する。 Further, the transfer circuit has a determination circuit that determines whether or not defective address information is included as replacement information in the first repair data extracted from the output circuit. If it is determined that the information of the defective address is included, the replacement to the second repair data in the selection circuit is prohibited.
したがって、誤った第２リペアデータがヒューズに設定された場合であっても、第２リペアデータを選択することがない。その結果、第1リペアデータに設定された不良アドレスの情報が第２リペアデータに書き換えられてしまうことがなく、しかも、正しいリペアデータを再度第２リペアデータとしてヒューズに設定して動作させることができる。 Therefore, even if erroneous second repair data is set in the fuse, the second repair data is not selected. As a result, the defective address information set in the first repair data is not rewritten to the second repair data, and the correct repair data is set as the second repair data in the fuse again for operation. it can.
また、転送回路は、転送すべきリペアデータに対応する冗長アドレスを判定するアドレス判定回路を備えている。 The transfer circuit also includes an address determination circuit that determines a redundant address corresponding to the repair data to be transferred.
そして、出力回路から順次第１リペアデータを取得すると共に、出力回路から第２リペアデータを取得して一時的に格納し、転送すべきリペアデータが格納した第２リペアデータに含まれる冗長アドレスに対応するリペアデータであるとアドレス判定回路が判定するまで、冗長アドレスの順に、解凍した第１リペアデータをリペアデータとして転送する。一方、転送すべきリペアデータが格納した第２リペアデータに含まれる冗長アドレスに対応するリペアデータであるとアドレス判定回路が判定すると、選択回路によって、格納した第２リペアデータのうち少なくとも不良アドレスの情報をリペアデータとして転送する。 Then, the first repair data is sequentially acquired from the output circuit, the second repair data is acquired from the output circuit, temporarily stored, and the redundant data included in the second repair data stored by the repair data to be transferred is stored. The decompressed first repair data is transferred as repair data in the order of redundant addresses until the address determination circuit determines that the data is corresponding repair data. On the other hand, when the address determination circuit determines that the repair data to be transferred is repair data corresponding to the redundant address included in the stored second repair data, at least the defective address of the stored second repair data is selected by the selection circuit. Transfer information as repair data.
その結果、第２リペアデータに対応する冗長回路と関係ない第１リペアデータは、解凍してリペアデータとして転送し、第２リペアデータに対応する冗長回路と関係する第１リペアデータは転送せずに、この第１リペアデータに代えて第２リペアデータを転送することができる。 As a result, the first repair data not related to the redundant circuit corresponding to the second repair data is decompressed and transferred as repair data, and the first repair data related to the redundant circuit corresponding to the second repair data is not transferred. In addition, the second repair data can be transferred instead of the first repair data.
したがって、圧縮した第１リペアデータと第２リペアデータをヒューズデータとしてヒューズに設定した後、半導体記憶装置における不良セルメモリを置換するためリペアデータを容易に転送することができる。 Therefore, after the compressed first repair data and second repair data are set in the fuse as fuse data, the repair data can be easily transferred to replace the defective cell memory in the semiconductor memory device.
また、ヒューズに設定された第１リペアデータと第２リペアデータとを同時に取り出すように構成することにより、転送回路の設計を容易にすることができる。 In addition, the transfer circuit can be easily designed by taking out the first repair data and the second repair data set in the fuse at the same time.
たとえば、複数の送信レジスタのうち、第１リペアデータが格納された送信レジスタのシフト方向と、第２リペアデータが格納された送信レジスタのシフト方向とを反対方向する出力制御回路を設ける如くである。 For example, an output control circuit that reverses the shift direction of the transmission register storing the first repair data and the shift direction of the transmission register storing the second repair data among the plurality of transmission registers is provided. .
このように出力制御回路を設けることによって、第１リペアデータの出力に用いる送信レジスタ以外の送信レジスタを第２リペアデータの出力用に用いることができる。しかも、第１リペアデータと第２リペアデータとを異なる方向にシフトさせているため、第１リペアデータと第２リペアデータとを並行して送信用レジスタから取り出すことができ、出力回路から第１リペアデータと第２リペアデータとを取り出す処理速度を上げることができる。 By providing the output control circuit in this way, a transmission register other than the transmission register used for outputting the first repair data can be used for outputting the second repair data. Moreover, since the first repair data and the second repair data are shifted in different directions, the first repair data and the second repair data can be taken out from the transmission register in parallel, and the first repair data and the second repair data can be extracted from the output circuit. The processing speed for retrieving the repair data and the second repair data can be increased.
また、ヒューズに設定された第１リペアデータをまず最初に取り出して解凍してメモリセル領域に記憶させ、その後メモリセル領域に記憶された第１リペアデータを順次取り出すと共にヒューズに設定された第２リペアデータを取り出して、メモリセル領域から取り出した第１リペアデータのうち、第２リペアデータに含まれる冗長アドレスに対応する第１リペアデータに代えて、第２リペアデータのうち少なくとも不良アドレスの情報をリペアデータとして転送するように構成することもでき、この構成によっても選択部の設計を容易にすることができ、しかも、第１リペアデータが格納された送信レジスタと第２リペアデータが格納された送信レジスタとでそのシフト方向を反対にする上記出力制御回路を使用せずに単方向シフトのみの制御で所望のリペアデータの転送が可能となる。 The first repair data set in the fuse is first taken out, decompressed and stored in the memory cell area, and then the first repair data stored in the memory cell area is sequentially taken out and the second repair data set in the fuse is taken out. The repair data is taken out, and the first repair data taken out from the memory cell area is replaced with the first repair data corresponding to the redundant address included in the second repair data, and at least defective address information in the second repair data. Can be configured to be transferred as repair data, and this configuration can also facilitate the design of the selection unit, and the transmission register storing the first repair data and the second repair data can be stored. Without using the above output control circuit that reverses the shift direction with the transmission register. Transfer of the desired repair data can be in control.
すなわち、出力回路から全ての第１リペアデータを順次取得してメモリセル領域へ出力した後、メモリセル領域から第１リペアデータを順次取得すると共に、出力回路から第２リペアデータを取得して一時的に格納し、転送すべきリペアデータが格納した第２リペアデータに含まれる冗長アドレスに対応するリペアデータであるとアドレス判定回路が判定するまで、冗長アドレスの順に、解凍した第１リペアデータをリペアデータとして転送し、転送すべきリペアデータが格納した第２リペアデータに含まれる冗長アドレスに対応するリペアデータであるとアドレス判定回路が判定すると、選択回路によって、格納した第２リペアデータのうち少なくとも不良アドレスの情報をリペアデータとして転送する。 That is, after all the first repair data is sequentially obtained from the output circuit and output to the memory cell region, the first repair data is sequentially obtained from the memory cell region, and the second repair data is obtained from the output circuit temporarily. Until the address determination circuit determines that the repair data to be stored and transferred is the repair data corresponding to the redundant address included in the stored second repair data, the decompressed first repair data in the order of redundant addresses. When the address determination circuit determines that the repair data to be transferred is the repair data corresponding to the redundant address included in the second repair data stored as the repair data to be transferred, the selection circuit stores the second repair data stored in the second repair data. At least the defective address information is transferred as repair data.
このように構成することによって、圧縮した第１リペアデータと第２リペアデータをヒューズデータとしてヒューズに設定した後、半導体記憶装置における不良セルメモリを置換するためリペアデータを容易に転送することができる。 With this configuration, after the compressed first repair data and second repair data are set as fuse data in the fuse, the repair data can be easily transferred to replace the defective cell memory in the semiconductor memory device. .
（第１実施形態）
次に、本発明の第１実施形態における半導体記憶装置Ａについて図面を参照してさらに具体的に説明する。図１は第１実施形態における半導体記憶装置のヒューズボックスの全体的な構成を示す図、図２は第１リペアデータの圧縮方法の説明図、図３は第２リペアデータの構成を示す図である。
(First embodiment)
Next, the semiconductor memory device A according to the first embodiment of the present invention will be described more specifically with reference to the drawings. FIG. 1 is a diagram illustrating an overall configuration of a fuse box of the semiconductor memory device according to the first embodiment, FIG. 2 is an explanatory diagram of a method of compressing first repair data, and FIG. 3 is a diagram illustrating a configuration of second repair data. is there.
図１に示すように、半導体記憶装置Ａは、リペアデータを格納するヒューズボックス部10を備えている。
As shown in FIG. 1, the semiconductor memory device A includes a
このヒューズボックス部10は、メモリテスタの第１回目の試験（たとえば、低速試験）によって最初に見つけだされた不良セルメモリを置換するための置換情報を圧縮して生成した第１リペアデータをヒューズデータとして後述のヒューズF1に格納している。この第１リペアデータは、冗長回路が不良メモリセルを冗長置換すべきか否かの情報であり、不良メモリセルを冗長置換すべき場合には不良アドレスの情報を有するデータであり、冗長回路毎に複数のヒューズに設定される。
The
さらに、上記の如く第１リペアデータをヒューズデータとしてヒューズボックス部10のヒューズF1に格納した後、メモリテスタの第２回目の試験（たとえば、高速試験）によって見つけだされた不良セルメモリを置換するための第２リペアデータをヒューズデータとしてヒューズF1に格納している。この第２リペアデータは、第１リペアデータに含まれない不良アドレスの情報とこの不良アドレスのメモリセルを冗長置換するための冗長アドレスの情報とを有する。
Further, after the first repair data is stored as fuse data in the fuse F1 of the
このように、ヒューズボックス部10には、第１リペアデータ及び第２リペアデータの情報が設定される。
As described above, information of the first repair data and the second repair data is set in the
ここで、第１リペアデータの生成方法について、図２（ａ）（ｂ）を用いて説明する。なお、図２（ａ）では、３２個の冗長回路における第１リペアデータの例を示しており、これらの第１リペアデータは、冗長アドレス順（簡易的に、アドレスを001〜032で表す）に配列され、ヒューズボックスに格納されている。 Here, a method for generating the first repair data will be described with reference to FIGS. FIG. 2A shows an example of the first repair data in 32 redundant circuits, and these first repair data are in the order of redundant addresses (addresses are simply expressed as 001 to 032). Are stored in the fuse box.
第１リペアデータは、冗長回路毎の不良メモリセルの置換情報を有しており、冗長回路毎に設けられるものである。不良メモリセルの置換情報とは、不良メモリセルを置換するかしないかを冗長回路毎に決めるための情報であり、不良メモリセルを置換する場合には、不良アドレスなどの情報となる。 The first repair data has replacement information of defective memory cells for each redundant circuit, and is provided for each redundant circuit. The replacement information of a defective memory cell is information for determining whether or not to replace a defective memory cell for each redundant circuit. When replacing a defective memory cell, the replacement information is information such as a defective address.
図２（ｂ）に示すように、第１リペアデータの生成は、使用ヒューズセットに関しては、冗長回路が置き換える不良アドレス（ｍ−１ビット）の先頭に使用の識別子（ここでは、「１」とする。）を加えたｍビットのデータに変換することによって行い、不使用ヒューズセットに関しては、不使用の識別子（ここでは、「０」とする。）のみの１ビットデータに変換することによって行う。 As shown in FIG. 2 (b), the first repair data is generated with respect to the used fuse set by using the identifier (in this case, “1”) at the head of the defective address (m−1 bits) to be replaced by the redundant circuit. To the m-bit data added, and the unused fuse set is converted to 1-bit data of only the unused identifier (here, “0”). .
ここで、ヒューズセットとは、不良メモリセルの置換情報を設定する一以上のヒューズを表し、置換すべき不良メモリセルがある冗長回路に関しては、ｍビットのヒューズが使用され、置換すべき不良メモリセルがない冗長回路に関しては、１ビットのヒューズが使用される。また、故障等により使用できない冗長回路に関しても、１ビットのヒューズが使用される。すなわち、使用ヒューズセットとしてはｍビットのヒューズが、不使用ヒューズセット及び使用不可ヒューズセットとしては１ビットのヒューズが使用される。 Here, the fuse set represents one or more fuses that set replacement information for a defective memory cell. For a redundant circuit having a defective memory cell to be replaced, an m-bit fuse is used and the defective memory to be replaced. For redundant circuits without cells, a 1-bit fuse is used. A 1-bit fuse is also used for a redundant circuit that cannot be used due to a failure or the like. That is, an m-bit fuse is used as the used fuse set, and a 1-bit fuse is used as the non-use fuse set and the unusable fuse set.
このように、第１リペアデータが生成されてヒューズボックス部10に設定されるため、第１リペアデータを格納するためのヒューズF1の数を可及的に減少させることができる。
Thus, since the first repair data is generated and set in the
たとえば、図２（ａ）における冗長回路001〜008では、不良メモリセルを置換する冗長回路が４個で、不良メモリセルを置換しない冗長回路が４個であるため、（４ｍ＋４）個のヒューズを使用することになり、圧縮しないときの８（ｍ−１）に比べて、第１リペアデータを格納するためのヒューズF1の数を可及的に減少させることができる。
For example, in the
このように、リペアデータの格納領域（Ａ）の全部ではなく、一部を第１リペアデータの格納領域（Ｂ）として使用する。そして、リペアデータの格納領域（Ａ）のうち第１リペアデータの格納領域（Ｂ）以外の格納領域を、第２リペアデータの格納領域（Ｃ）として利用するようにしている。 As described above, a part of the repair data storage area (A) is used as the first repair data storage area (B) instead of the entire repair data storage area (A). A storage area other than the first repair data storage area (B) in the repair data storage area (A) is used as the second repair data storage area (C).
第２リペアデータの構成は、図３に示すように、冗長回路が置換する不良メモリセルのアドレスの情報と、この不良メモリセルを置換する冗長アドレスの情報とから構成される。 As shown in FIG. 3, the configuration of the second repair data includes information on the address of a defective memory cell that is replaced by the redundant circuit and information on a redundant address that replaces the defective memory cell.
また、半導体記憶装置Ａは、図１に示すように、ヒューズボックス部10から出力した第１リペアデータ及び第２リペアデータに基づいてＤＲＡＭ70のメモリセル領域へ転送するリペアデータを生成して転送する転送回路20を有している。この転送回路20は、ヒューズボックス部10から出力される第１リペアデータを入力して解凍する解凍部30と、同じくヒューズボックス部10から転送される第２リペアデータを入力して一時格納するレジスタ部40と、解凍部30から出力されるデータと第２リペアデータとのいずれを出力するのかを選択してリペアデータとしてＤＲＡＭ70のメモリセル領域へ出力する選択部50とを備えている。
Further, as shown in FIG. 1, the semiconductor memory device A generates and transfers repair data to be transferred to the memory cell area of the
解凍部30は、ヒューズボックス部10から冗長アドレス順に出力される第１リペアデータを入力し、この第１リペアデータを圧縮前のリペアデータに解凍する。そして、解凍したリペアデータを冗長アドレス順に出力する。
The decompressing
レジスタ部40は、ヒューズボックス部10から出力される第２リペアデータを入力して一時的に格納する機能を有している。そして、選択部50の出力要求信号に基づいて第２リペアデータを出力する。
The
選択部50は、解凍部30で解凍した第１リペアデータを入力すると共に、レジスタ部40に出力要求信号に出力して第２リペアデータを入力する。また、選択部50は、レジスタ部40から取得した第２リペアデータに含まれる冗長アドレスが選択部50からＤＲＡＭ70のメモリセル領域へ転送すべきリペアデータに対応する冗長アドレスと一致するか否かを判定するアドレス判定回路52を設けている。
The
そして、選択部50は、次のように動作する。すなわち、選択部50は、出力要求信号をレジスタ部40に出力し、このレジスタ部40から出力される１つの第２リペアデータを一時的に格納する。また、選択部50は、解凍部30から、最初の冗長アドレスに対応する第１リペアデータから順に入力する。
Then, the
その後、選択部50は、レジスタ部40から取得した第２リペアデータに含まれる冗長アドレスが、選択部50からＤＲＡＭ70のメモリセル領域へ転送すべきリペアデータに対応する冗長アドレスと一致するとアドレス判定回路52が判定するまで、解凍部30から出力される第１リペアデータをＤＲＡＭ70のメモリセル領域へ出力する。レジスタ部40から取得した第２リペアデータに含まれる不良アドレスが、選択部50からＤＲＡＭ70のメモリセル領域へ転送すべきリペアデータに対応する冗長アドレスと一致するとアドレス判定回路52が判定したとき、第１リペアデータに代えて、格納した第２リペアデータのうち少なくとも不良アドレスの情報をリペアデータとしてＤＲＡＭ70のメモリセル領域へ出力する。
After that, the
選択部50は、第２リペアデータに基づいたリペアデータをＤＲＡＭ70のメモリセル領域へ出力すると、レジスタ部40に出力要求信号を出力し、このレジスタ部40から出力される次の第２リペアデータを格納する。選択部50は、以降、解凍部30から転送される第１リペアデータがなくなるまで、同様の手順で動作する。
When the
このように、本実施形態における半導体記憶装置Ａにおいては、転送回路20は、ヒューズボックス部10から順次第１リペアデータを取得すると共に、ヒューズボックス部10から第２リペアデータを取得して一時的に格納し、ＤＲＡＭ70のメモリセル領域へ転送すべきリペアデータが格納した第２リペアデータに含まれる冗長アドレスのリペアデータとなるまで、冗長アドレスの順に、解凍した第１リペアデータをリペアデータとして転送し、転送すべきリペアデータが格納した第２リペアデータに含まれる冗長アドレスのリペアデータであるとき、選択部50によって、格納した第２リペアデータのうち少なくとも不良アドレスの情報をリペアデータとして転送するようにしている。
As described above, in the semiconductor memory device A according to the present embodiment, the
したがって、圧縮した第１リペアデータと第２リペアデータをヒューズデータとしてヒューズに設定した後、半導体記憶装置Ａにおける不良セルメモリを置換するためリペアデータをヒューズF1から取り出して容易に転送することができる。 Therefore, after the compressed first repair data and second repair data are set in the fuse as fuse data, the repair data can be taken out from the fuse F1 and easily transferred to replace the defective cell memory in the semiconductor memory device A. .
ここで、ヒューズボックス部10の構成について、図４を参照して具体的に説明する。図４は半導体記憶装置Ａのヒューズボックス部10の構成を示す図である。
Here, the configuration of the
図４に示すように、ヒューズボックス部10は、ｎ個のヒューズF1(0)〜F1(n-1)と、ｎ個のラッチ回路11(0)〜11(n-1)と、シフトレジスタであるｎ個の送信レジスタ12(0)〜12(n-1)と、ｎ個の選択回路13(1)〜13(n-1)とを備えており、クロック信号CLK15に基づいて送信レジスタ12(0)〜12(n-1)のシフト制御を行うことによりシリアル送信を行う。
As shown in FIG. 4, the
ここで、ヒューズF1(0)〜F1(n-1)には、第１リペアデータ及び第２リペアデータが複数設定されている。第１リペアデータは、その対応する冗長アドレス順にヒューズF1(0)から順に設定される。たとえば、図２に示すような第１リペアデータを設定する場合には、最初の冗長アドレス001に対応する第１リペアデータとして、F1(0)〜F1(m-1)が使用され、次の冗長アドレス002に対応する第１リペアデータとしてF1(m)が使用され、さらに次の冗長アドレス003に対応する第１リペアデータとしてF1(m+1)が使用される。
Here, a plurality of first repair data and second repair data are set in the fuses F1 (0) to F1 (n-1). The first repair data is set in order from the fuse F1 (0) in the corresponding redundant address order. For example, when setting the first repair data as shown in FIG. 2, F1 (0) to F1 (m-1) are used as the first repair data corresponding to the first
このヒューズボックス部10において、初期値設定信号16が入力されると、ｎ個のラッチ回路11(0)〜11(n-1)は、それぞれｎ個のヒューズF1(0)〜F1(n-1)の状態（切断状態か、導通状態か）をそれぞれ取得してヒューズデータとして一時的に格納する。このようにラッチ回路11(0)〜11(n-1)に一時格納されたヒューズデータは、それぞれ選択回路13(1)〜13(n-1)を介して、送信レジスタ12(0)〜12(n-1)に取り込まれる。
When the initial value setting signal 16 is input to the
ヒューズデータが送信レジスタに12(0)〜12(n-1)に取り込まれた後、選択回路13(1)〜13(n-1)は、出力制御回路61から出力される選択信号Sel1(0)〜Sel1(n-1)に基づいて、ラッチ回路11(0)〜11(n-1)からのヒューズデータを選択して出力するのに代え、後段の送信レジスタ12(1)〜12(n-1)からシフトされるヒューズデータ、或いは前段の送信レジスタ12(0)〜12(n-2)からシフトされるヒューズデータのいずれかを選択回路13(1)〜13(n-1)ごとに制御する。 After the fuse data is taken into 12 (0) to 12 (n-1) by the transmission register, the selection circuits 13 (1) to 13 (n-1) receive the selection signal Sel1 ( Instead of selecting and outputting fuse data from the latch circuits 11 (0) to 11 (n-1) based on 0) to Sel1 (n-1), the transmission registers 12 (1) to 12 in the subsequent stage are selected. Select the fuse data shifted from (n-1) or the fuse data shifted from the transmission registers 12 (0) to 12 (n-2) in the previous stage from the selection circuits 13 (1) to 13 (n-1 ) Control every time.
この出力制御回路61による制御は、送信レジスタ12(0)〜12(n-1)のうち、第１リペアデータが格納された送信レジスタのシフト方向と、前記第２リペアデータが格納された送信レジスタのシフト方向とを反対方向するように、選択信号Sel1(0)〜Sel1(n-1)を選択回路13(1)〜13(n-1)へ出力することによって行われる。
The
なお、クロック信号CLK15に基づいて、第１リペアデータは送信レジスタ12(0)から順次Ｄ１outとして出力され、一方で、第２リペアデータは送信レジスタ12(n-1)から順次Ｄ２outとして出力される。 Based on the clock signal CLK15, the first repair data is sequentially output as D1out from the transmission register 12 (0), while the second repair data is sequentially output as D2out from the transmission register 12 (n-1). .
このようにヒューズボックス部10を構成することにより、ヒューズに設定された第１リペアデータと第２リペアデータとを同時に取り出すことができ、選択部50の設計を容易にすることができる。なお、選択信号Sel1(0)〜Sel1(n-1)、初期値設定信号16及びクロック信号CLK15は、後述の出力制御回路61を有する制御部60から出力される。また、選択信号Sel1(0)〜Sel1(n-1)には、ラッチ回路11(0)〜11(n-2)からのヒューズデータ、後段の送信レジスタ12(1)〜12(n-1)からシフトされるヒューズデータ、前段の送信レジスタ12(0)〜12(n-2)からシフトされるヒューズデータ、更にaビット前段の送信レジスタ12(0)〜12(n-a-1)からシフトされるヒューズデータのいずれかを選択するための複数の選択信号から構成される。
By configuring the
次に、図５を用いて、本発明の第１実施形態における半導体記憶装置Ａのヒューズボックス１をさらに具体的に説明する。図５は本発明の第１実施形態における半導体記憶装置のヒューズボックスの具体的構成を示す図である。なお。この図５において、ヒューズボックス部10は、図４に構成と同様であるため、図５では簡易的に表している。また、転送回路20における解凍部30は、図１における解凍部30と異なる位置に配置している。
Next, the
図５に示すように、転送回路20は、プリアンブルBit判別回路31を有している。このプリアンブルBit判別回路31は、制御部60による制御によって出力回路14から出力される第１リペアデータの先頭ビット（プリアンブルbit）に基づいて、第１リペアデータに置換情報として不良アドレスの情報が含まれているか否かを判定する判定回路である。
As shown in FIG. 5, the
すなわち、プリアンブルBit判別回路31は、ヒューズボックス部10から出力される第１リペアデータ毎に、第１リペアデータの先頭ビットが「０」（ここでは、Ｌｏｗレベルの信号とする。）であるか「１」（ここでは、Ｈｉｇｈレベルの信号とする。）であるかを判定する。先頭ビットが「０」である場合には、判定した第１リペアデータに置換情報として不良アドレスの情報が含まれていないと判定し、一方、先頭ビットが「１」である場合には、判定した第１リペアデータに置換情報として不良アドレスの情報が含まれていると判定する。
That is, for each first repair data output from the
そして、プリアンブルBit判別回路31は、第１リペアデータに置換情報として不良アドレスの情報が含まれていると判定すると、その旨の判定信号（ここでは、Ｌｏｗレベルの信号とする。）を出力し、第１リペアデータに置換情報として不良アドレスの情報が含まれてないと判定すると、その旨の判定信号（ここでは、Ｈｉｇｈレベルの信号とする。）を出力する。
If the preamble
また、制御部60は、出力制御回路61とクロックカウンタ62とを有しており、ヒューズボックス部10を動作させるためのクロック信号CLK15などのクロック信号をクロックカウンタ62で生成すると共に、クロックカウンタ62から出力されるクロック信号に基づいて動作し、出力回路14を制御する出力制御回路61を備えている。
The
そして、出力制御回路61は、クロック信号に基づいて、出力回路14から第１リペアデータと第２リペアデータを出力させるように、クロック信号CLK15、初期値設定信号16及び選択信号Sel1(0)〜Sel1(n-1)を出力回路14に出力する。プリアンブルBit判別回路31からＨｉｇｈレベルの信号が出力されると、出力制御回路61は、クロック信号CLK15の出力を停止し、出力回路14からの第１リペアデータの出力を停止する。なお、図５のように出力回路14と選択部50とを接続するのではなく、プリアンブルBit判別回路31が入力した出力回路14からの第１リペアデータをそのプリアンブルbitを取り除いて選択部50へ出力するようにしてもよい。
Then, the
このように、出力回路14から取り出した第１リペアデータに置換情報として不良アドレスの情報が含まれていないと判定すると、出力回路14からの出力を停止させ、第１リペアデータに置換情報として不良メモリセルのアドレスの情報が含まれていると判定すると、第１リペアデータの不良アドレスをそのまま選択部50へ入力するようにしている。
As described above, when it is determined that the defect information is not included as the replacement information in the first repair data extracted from the
レジスタ部40は、ＦＩＦＯ（First In First Out）形式のレジスタであり、出力回路14から出力される第２リペアデータを一時的に格納する複数のレジスタから構成される。そして、後述のデータ選択回路53から出力要求信号を受信すると、内部のレジスタから出力回路14から出力された第２リペアデータのうち、レジスタ部40に入力された一番古い（すなわち、冗長アドレスが一番若い数値）第２リペアデータを選択部50へ出力する。
The
第２リペアデータのうち、第２リペアデータに含まれる冗長アドレスの情報がレジスタ部40から後述の比較回路51へ出力されて、後述のアドレス判定回路52から出力される冗長アドレスの情報と比較される。また、第２リペアデータに含まれる不良アドレスは後述のデータ選択回路53に入力され、このデータ選択回路53によって第１リペアデータに含まれる不良アドレスの情報と第２リペアデータに含まれる不良アドレスの情報とのいずれか一方が選択されて出力される。
Of the second repair data, the redundant address information included in the second repair data is output from the
選択部50は、比較回路51と、アドレス判定回路52と、データ選択回路53と、ラッチ回路54と、インバータ回路55と、論理和回路56と、論理積回路57とを有している。
The
アドレス判定回路52は、比較回路51と共に上述のアドレス判定回路として、選択部50からＤＲＡＭ70のメモリセル領域へ転送すべきリペアデータに対応する冗長アドレスを判定する機能を有している。より具体的にはアドレス判定回路52は、クロックカウンタ62から出力されるクロック信号CLK15に基づいて、出力回路14から出力されようとしている第１リペアデータに対応する冗長アドレスを演算する。たとえば、図２に示すように第１リペアデータがヒューズに設定され、冗長アドレス001に対応する第１リペアデータから順に出力するように出力制御回路61が出力回路を制御した場合、アドレス判定回路52は、冗長アドレス001から順に数値を所定クロック数毎にインクリメントすることによって出力回路14から出力されようとしている第１リペアデータに対応する冗長アドレスを演算する。
The
アドレス判定回路52によって判定された冗長アドレスは、順次比較回路51へ入力される。比較回路51では、アドレス判定回路52から出力される冗長アドレスの情報と、レジスタ部40から出力される第２リペアデータに含まれる冗長アドレスの情報とを比較する。この比較の結果、アドレス判定回路52からの冗長アドレス情報とレジスタ部40からの冗長アドレスの情報とが一致すると判定すると、比較回路51は、データ選択回路53及びラッチ回路54へ冗長アドレスが一致したことを示す信号（ここでは、Ｈｉｇｈレベルの信号とする。）を出力する。なお、冗長アドレスが一致しない場合には、その旨の信号（ここでは、Ｌｏｗレベルの信号とする。）が比較回路51から出力される。
The redundant addresses determined by the
比較回路51から冗長アドレスが一致したことを示す信号が出力されると、この情報がラッチ回路54によってラッチされる。ここでは、比較回路51からＨｉｇｈレベルの信号が出力されることにしているため、このＨｉｇｈレベルの信号がラッチ回路54によってラッチされる。ラッチ回路54の出力は、出力制御回路61に接続されており、出力制御回路61にラッチ回路54からＨｉｇｈレベルの信号が出力されると、出力回路14を制御して第１リペアデータを出力回路14から出力させるのを停止させる。このようにして出力回路14から次の第１リペアデータが出力されるのを防止する。
When a signal indicating that the redundant addresses match is output from the
また、ラッチ回路54の出力は、論理和回路56に接続されており、論理和回路56にラッチ回路54からＨｉｇｈレベルの信号が出力されると、論理和回路56からＨｉｇｈレベルの信号が出力される。また、論理和回路56の出力は論理積回路57の一方の入力に接続されている。したがって、論理積回路57の一方の入力へはＨｉｇｈレベルの信号が出力される。このように論理積回路57の一方の入力にＨｉｇｈレベルの信号が入力されると、論理積回路57の出力は、論理積回路57の他方の入力と同一の信号が出力されることになる。すなわち、比較回路51から冗長アドレスが一致したことを示す信号が出力されると、データ選択回路53から出力されるリペアデータがＤＲＡＭ70のメモリ領域へ転送されることになる。
The output of the
データ選択回路53は、冗長アドレス毎にその対応するリペアデータとして、出力回路14から出力される解凍された第１リペアデータに含まれる不良アドレスの情報と出力回路14からレジスタ部40を経由して出力される第２リペアデータに含まれる不良アドレスの情報とのいずれかを選択して出力する機能を有している。
For each redundant address, the
このデータ選択回路53は、比較回路51から冗長アドレスが一致していないことを示す信号が出力されると、解凍された第１リペアデータに含まれる不良アドレスの情報を選択して論理積回路57の入力へ出力する。一方、比較回路51から冗長アドレスが一致していることを示す信号が出力されると、第２リペアデータに含まれる不良アドレスの情報を選択して論理積回路57の入力へ出力する。
When the signal indicating that the redundant addresses do not match is output from the
また、プリアンブルBit判別回路31の出力は、インバータ回路55にも接続されている。したがって、ラッチ回路54からの出力がＬｏｗレベルの信号であるとき、すなわち比較回路51から冗長アドレスが一致していないことを示す信号を出力しているときに、さらに、プリアンブルBit判別回路31が第１リペアデータに置換情報として不良アドレスの情報が含まれていないと判定する（このとき、プリアンブルBit判別回路31からＨｉｇｈレベルの信号が出力される。）と、論理和回路56の出力はＬｏｗの信号を出力し、論理積回路57はＬｏｗレベルの信号を出力することになる。したがって、このとき転送回路20から出力されるリペアデータは、置換情報として不良アドレスは含まれない。このように、図５における転送回路20の構成においては、プリアンブルBit判別回路31、インバータ回路55、比較回路51、ラッチ回路54、論理和回路56、論理積回路57とから解凍部30が構成されることになる。
The output of the preamble
ところで、プリアンブルBit判別回路31の出力信号をデータ選択回路53に入力し、データ選択回路53において第１リペアデータの置換情報として不良アドレスの情報が含まれている旨の信号がプリアンブルBit判別回路31から入力されたときに、データ選択回路53における第２リペアデータへの置き換えを禁止するようにしてもよい。すなわち、データ選択回路53において、第１リペアデータの置換情報として不良アドレスの情報が含まれているときには、第２リペアデータを出力しないようにするのである。このように構成することにより、誤った第２リペアデータがヒューズに設定された場合であっても、第２リペアデータを選択することがない。その結果、第1リペアデータに設定された不良アドレスの情報が第２リペアデータに書き換えられてしまうことがなく、しかも、正しいリペアデータを再度第２リペアデータとしてヒューズに設定して動作させることができる。
By the way, the output signal of the preamble
以上のように、本実施形態における転送回路20は、出力回路14から順次第１リペアデータを取得すると共に、出力回路14から第２リペアデータを取得してレジスタ部40に一時的に格納し、転送すべきリペアデータがレジスタ部40に格納した第２リペアデータに含まれる冗長アドレスに対応するリペアデータがあると比較回路51が判定するまで、冗長アドレスの順に、解凍した第１リペアデータをリペアデータとして転送し、転送すべきリペアデータが格納した第２リペアデータに含まれる冗長アドレスに対応するリペアデータがあると比較回路51が判定すると、データ選択回路53によって、格納した第２リペアデータのうち少なくとも不良アドレスの情報をリペアデータとして転送するようにしている。そのため、第１リペアデータをヒューズデータとしてヒューズに設定した後、メモリテスタの第２回目の試験（たとえば、高速試験）によって見つけだされた不良セルメモリを置換するための第２リペアデータをヒューズデータとしてヒューズに設定することができる。
As described above, the
（第２実施形態）
次に、本発明の第２実施形態における半導体記憶装置Ａ’について、図面を参照して具体的に説明する。図６は本発明の実施形態における他の半導体記憶装置Ａ’の全体的な構成を示す図である。
(Second Embodiment)
Next, a semiconductor memory device A ′ according to the second embodiment of the present invention will be specifically described with reference to the drawings. FIG. 6 is a diagram showing an overall configuration of another semiconductor memory device A ′ in the embodiment of the present invention.
半導体記憶装置Ａ’のヒューズボックス１’には、リペアデータを格納するヒューズボックス部80を備えている。
The fuse box 1 'of the semiconductor memory device A' includes a
このヒューズボックス部80は、ヒューズボックス部10と同様に、メモリテスタの第１回目の試験（たとえば、低速試験）によって最初に見つけだされた不良セルメモリを置換するためのリペアデータを圧縮した第１リペアデータをヒューズデータとして後述のヒューズF2に格納している。なお、第１リペアデータ及び第２リペアデータの構成並びにヒューズF2におけるリペアデータの格納領域については、半導体記憶装置Ａの場合と同様であるためここでは説明を省略する。
Like the
さらに、上記の如く圧縮した第１リペアデータをヒューズデータとしてヒューズボックス部80のヒューズF2に設定した後、メモリテスタの第２回目の試験（たとえば、高速試験）によって見つけだされた不良セルメモリを置換するための第２リペアデータをヒューズデータとしてヒューズF2に設定している。
Further, after the first repair data compressed as described above is set as fuse data in the fuse F2 of the
このように、ヒューズボックス部80には、第１リペアデータ及び第２リペアデータの情報が設定される。
As described above, information on the first repair data and the second repair data is set in the
また、半導体記憶装置Ａ’は、図６に示すように、ヒューズボックス部80から出力される第１リペアデータを入力して後述の解凍部120又はレジスタ部140へ出力する第１選択部110と、第１選択部110から出力される第１リペアデータを解凍する解凍部120と、同じく第１選択部110から出力される第２リペアデータを入力して一時格納するレジスタ部140と、レジスタ部140から出力される第２リペアデータを出力するかＤＲＡＭ170のメモリセル領域から出力される解凍後の第１リペアデータを出力するかのいずれかを選択して出力する第３選択部150と、第３選択部150から出力されるリペアデータを出力するか、解凍部120から出力される解凍された第１リペアデータを出力するかをいずれか選択して出力する第２選択部130とを有している。
Further, as shown in FIG. 6, the semiconductor memory device A ′ includes a
第１選択部110は、まずヒューズボックス部80の出力回路84から冗長アドレス順に出力される第１リペアデータをすべて解凍部120へ出力する。解凍部120は、第１リペアデータを解凍したリペアデータを生成し、このリペアデータが冗長アドレス順に第２選択部130へ出力される。第２選択部130は、解凍部120からの第１リペアデータを順次ＤＲＡＭ170のメモリセル領域へ出力する。このように出力された第１リペアデータはメモリセル領域に記憶される。
The
次に、ヒューズボックス部80から第２リペアデータが第１選択部110へ出力される。第１選択部110は、この第２リペアデータをレジスタ部140へ順次転送する。レジスタ部140は、このように転送された第２リペアデータを一時格納する。
Next, the second repair data is output from the
第３選択部は、出力要求信号を出力し、第２リペアデータを一つ取り込む。さらに、第３選択部150は、レジスタ部140から取得した第２リペアデータに含まれる冗長アドレスが第３選択部150からＤＲＡＭ170のメモリセル領域へ転送すべきリペアデータに対応する冗長アドレスと一致するか否かを判定するアドレス判定回路152を設けている。
The third selection unit outputs an output request signal and takes in one second repair data. Further, the
そして、第３選択部150は、次のように動作する。すなわち、第３選択部150は、出力要求信号をレジスタ部140に出力し、このレジスタ部140から出力される第２リペアデータを１つ格納する。また、最初の冗長アドレスに関する第１リペアデータがＤＲＡＭ170のメモリセル領域から第３選択部150へ出力される。
The
その後、第３選択部150は、レジスタ部140から取得した第２リペアデータに含まれる冗長アドレスが、第３選択部150からＤＲＡＭ170のメモリセル領域へ転送すべきリペアデータに対応する冗長アドレスと一致するとアドレス判定回路152が判定するまで、ＤＲＡＭ170のメモリセル領域から出力される第１リペアデータを第２選択部130へ出力する。一方、レジスタ部140から取得した第２リペアデータに含まれる冗長アドレスが、第３選択部150からＤＲＡＭ170のメモリセル領域へ転送すべきリペアデータに対応する冗長アドレスと一致するとアドレス判定回路152が判定したとき、第１リペアデータに代えて、格納した第２リペアデータのうち少なくとも不良アドレスをリペアデータとして第２選択部130へ出力する。そして、第２選択部130は、このように出力されたリペアデータをＤＲＡＭ170のメモリセル領域に格納する。
Thereafter, the
第３選択部150は、第２リペアデータを第２選択部130へ出力すると、レジスタ部140に出力要求信号をレジスタ部140に出力し、このレジスタ部140から出力される次の第２リペアデータを格納する。第３選択部150は、以降、ＤＲＡＭ170のメモリセル領域から転送される第１リペアデータがなくなるまで、同様の手順で動作する。
When the
ここで、ヒューズボックス部80の構成について、図７を参照して具体的に説明する。図７は半導体記憶装置Ａのヒューズボックス部の構成を示す図である。
Here, the configuration of the
図７に示すように、ヒューズボックス部80は、ｎ個のヒューズF2(0)〜F2(n-1)と、ｎ個のラッチ回路81(0)〜81(n-1)と、シフトレジスタであるｎ個の送信レジスタ82(0)〜82(n-1)と、ｎ−１個の選択回路83(1)〜83(n-1)とを備えており、クロック信号CLK85に基づいてシフト制御を行うことによりシリアル送信を行う。
As shown in FIG. 7, the
ここで、ヒューズF2(0)〜F2(n-1)には、第１リペアデータ及び第２リペアデータが複数設定されている。第１リペアデータは、その対応する冗長アドレス順にヒューズF2(0)から順に設定される。たとえば、図２に示すような第１リペアデータを設定する場合には、最初の冗長アドレス001に対応する第１リペアデータとして、F2(0)〜F2(m-1)が使用され、次の冗長アドレス002に対応する第１リペアデータとしてF2(m)が使用され、さらに次の冗長アドレス003に対応する第１リペアデータとしてF2(m+1)が使用される。
Here, a plurality of first repair data and second repair data are set in the fuses F2 (0) to F2 (n-1). The first repair data is set in order from the fuse F2 (0) in the corresponding redundant address order. For example, when setting the first repair data as shown in FIG. 2, F2 (0) to F2 (m-1) are used as the first repair data corresponding to the first
このヒューズボックス部80において、初期値設定信号86が入力されると、ｎ個のラッチ回路81(0)〜81(n-1)は、それぞれｎ個のヒューズF2(0)〜F2(n-1)の状態（切断状態か、導通状態か）をそれぞれ取得してヒューズデータとして一時的に格納する。このようにラッチ回路81(0)〜81(n-1)に一時格納されたヒューズデータは、それぞれ選択回路83(1)〜83(n-1)を介して、送信レジスタ82(0)〜82(n-1)に取り込まれる。
When the initial value setting signal 86 is input to the
ヒューズデータが送信レジスタに82(0)〜82(n-1)に取り込まれた後、選択回路83(1)〜83(n-1)は、後述の出力制御回路161から出力される選択信号Sel2(1)〜Sel2(n-1)に基づいて、ラッチ回路81(0)〜81(n-2)からのヒューズデータを選択して出力するのに代え、後段の送信レジスタ82(1)〜82(n-1)からシフトされるヒューズデータを選択して出力する。
After the fuse data is taken into the transmission register 82 (0) to 82 (n-1), the selection circuits 83 (1) to 83 (n-1) are the selection signals output from the
なお、ヒューズデータの出力は、第１リペアデータの出力と、第２リペアデータの出力との２段階で出力が行われる。すなわち、クロック信号CLK85に基づいて、第１リペアデータを順次送信レジスタ82(0)から出力した後、クロック信号CLK85に基づいて、第２リペアデータが順次送信レジスタ82(0)から出力する。 The fuse data is output in two stages, that is, output of the first repair data and output of the second repair data. That is, after the first repair data is sequentially output from the transmission register 82 (0) based on the clock signal CLK85, the second repair data is sequentially output from the transmission register 82 (0) based on the clock signal CLK85.
このようにヒューズボックス部80を構成することにより、ヒューズF2に設定された第１リペアデータと第２リペアデータとを取り出すことができ、第３選択部150の設計を容易にすることができる。更に、第１リペアデータが格納された送信レジスタと第２リペアデータが格納された送信レジスタとでそのシフト方向を反対にする出力制御回路61は使用せず、図８の出力制御回路161を使用して、単方向シフトのみの制御で所望のリペアデータの転送が可能となる。なお、選択信号Sel2(1)〜Sel2(n-1)、初期値設定信号86及びクロック信号CLK85は、出力制御回路161を有する制御部160から出力される。また、選択信号Sel2(1)〜Sel2(n-1)には、ラッチ回路81(0)〜81(n-2)からのヒューズデータ、後段の送信レジスタ82(1)〜82(n-1)からシフトされるヒューズデータのいずれかを選択するための複数の選択信号から構成される。
By configuring the
次に、図８を用いて、本発明の第２実施形態における半導体記憶装置のヒューズボックス１’をさらに具体的に説明する。図８は本発明の第２実施形態における半導体記憶装置のヒューズボックス部80の具体的構成を示す図である。なお。この図８において、ヒューズボックス部80は、図７に構成と同様であるため、図８では簡易的に表している。
Next, the fuse box 1 'of the semiconductor memory device according to the second embodiment of the present invention will be described more specifically with reference to FIG. FIG. 8 is a diagram showing a specific configuration of the
図８に示すように、転送回路100は、解凍部120として、プリアンブルBit判別回路121と、連続性カウンタ122と、解凍回路123とを有している。プリアンブルBit判別回路121は、ヒューズボックス部80から出力される第１リペアデータの先頭ビット（プリアンブルbit）に基づいて、第１リペアデータに置換情報として不良アドレスの情報が含まれているか否かを判定する判定回路である。
As shown in FIG. 8, the
すなわち、プリアンブルBit判別回路121は、ヒューズボックス部80から出力される第１リペアデータ毎に、第１リペアデータの先頭ビットが「０」（ここでは、Ｌｏｗレベルの信号とする。）であるか「１」（ここでは、Ｈｉｇｈレベルの信号とする。）であるかを判定する。先頭ビットが「０」である場合には、第１リペアデータに置換情報として不良アドレスの情報が含まれていないと判定し、一方、先頭ビットが「１」である場合には、第１リペアデータに置換情報として不良アドレスの情報が含まれていると判定する。
That is, for each of the first repair data output from the
そして、プリアンブルBit判別回路121は、第１リペアデータに置換情報として不良アドレスの情報が含まれていると判定すると、Ｌｏｗレベルの判定信号を出力し、第１リペアデータに置換情報として不良アドレスの情報が含まれていないと判定すると、Ｈｉｇｈレベルの信号を出力する。この判定信号は、連続性カウンタ122へ出力される。また、プリアンブルBit判別回路121は、第１リペアデータに置換情報として不良アドレスの情報が含まれていると判定すると、不良アドレスの情報を解凍回路123へ出力する。
If the preamble
連続性カウンタ122は、プリアンブルBit判別回路121から判定信号が出力されている間、「０」を示すＬｏｗレベルの信号をｍ−１ビット分解凍回路123へ出力する。
The
また、解凍回路123は、プリアンブルBit判別回路121から不良アドレスの情報が送信された場合には、不良アドレスを第２選択部130へ出力し、連続性カウンタ122からＬｏｗレベルの信号が送信された場合、連続性カウンタ122から送信された信号を第２選択部130へ出力する。
Further, when the information on the defective address is transmitted from the preamble
また、制御部160は、出力制御回路161とクロックカウンタ162とを有しており、ヒューズボックス部80を動作させるためのクロック信号CLK85などのクロック信号をクロックカウンタ162で生成すると共に、クロックカウンタ162で生成されたクロック信号に基づいて動作し、出力回路84を制御する出力制御回路161とを備えている。
The
そして、出力制御回路161は、クロックカウンタ162からのクロック信号に基づいて、出力回路84から第１リペアデータと第２リペアデータを出力させるように、クロック信号CLK85、初期値設定信号86及び選択信号Sel2(1)〜Sel2(n-1)を出力回路84に出力する。
Based on the clock signal from the
レジスタ部140は、ＦＩＦＯ（First In First Out）形式のレジスタであり、出力回路84から出力される第２リペアデータを一時的に格納する複数のレジスタから構成される。そして、後述のデータ選択回路153から出力要求信号を受信すると、内部のレジスタから出力回路84から出力された第２リペアデータのうち、レジスタ部140に入力された一番古い第２リペアデータを第３選択部150へ出力する。
The
第２リペアデータのうち、第２リペアデータに含まれる冗長アドレスの情報がレジスタ部140から後述の比較回路151へ出力されて、後述のアドレス判定回路152から出力される冗長アドレスと比較される。また、第２リペアデータに含まれる不良アドレスの情報は後述のデータ選択回路153に入力され、このデータ選択回路153によって第１リペアデータに含まれる不良アドレスの情報と第２リペアデータに含まれる不良アドレスの情報とのいずれか一方が選択されて出力される。
Of the second repair data, the redundant address information included in the second repair data is output from the
第３選択部150は、比較回路151と、アドレス判定回路152と、データ選択回路153とを有している。
The
アドレス判定回路152は、比較回路151と共に上述のアドレス判定回路として、第２選択部130からＤＲＡＭ170のメモリセル領域へ転送すべきリペアデータに対応する冗長アドレスを判定する機能を有している。より具体的にはアドレス判定回路152は、クロックカウンタ162から出力されるクロック信号CLK85に基づいて、出力回路84から出力されようとしている第１リペアデータに対応する冗長アドレスを演算する。たとえば、図２に示すように第１リペアデータがヒューズに設定され、冗長アドレス001に対応する第１リペアデータから順に出力回路から出力するように出力制御回路161が制御した場合、アドレス判定回路152は、冗長アドレス001から順に数値を所定クロック数毎にインクリメントすることによって出力回路84から出力されようとしている第１リペアデータに対応する冗長アドレスを演算する。
The
アドレス判定回路152によって判定された冗長アドレスの情報は、順次比較回路151へ入力される。比較回路151では、アドレス判定回路152から出力される冗長アドレスの情報と、レジスタ部140から出力される第２リペアデータに含まれる冗長アドレスの情報とを比較する。この比較の結果、アドレス判定回路152からの冗長アドレス情報とレジスタ部140からの冗長アドレスの情報とが一致すると判定すると、比較回路151は、データ選択回路153へ冗長アドレスが一致したことを示す信号（ここでは、Ｈｉｇｈレベルの信号とする。）を出力する。なお、冗長アドレスが一致しない場合には、その旨の信号（ここでは、Ｌｏｗレベルの信号とする。）が比較回路151から出力される。
The redundant address information determined by the
データ選択回路153は、ＤＲＡＭ170のメモリセル領域から出力される解凍された第１リペアデータに含まれる不良アドレスの情報と出力回路84からレジスタ部140を経由して出力される第２リペアデータに含まれる不良アドレスの情報とのいずれかを選択して冗長アドレス毎に出力する機能を有している。
The
このデータ選択回路153は、比較回路151から冗長アドレスが一致していないことを示す信号が出力されると、解凍された第１リペアデータに含まれる不良アドレスの情報を選択して第２選択部130へ出力する。一方、比較回路151から冗長アドレスが一致していることを示す信号が出力されると、第２リペアデータに含まれる不良アドレスの情報を選択して第２選択部130へ出力する。
When the signal indicating that the redundant addresses do not match is output from the
以上のように、本実施形態における転送回路100は、出力回路84から全ての第１リペアデータを順次取得し、解凍部120によって解凍し第２選択部130を介してメモリセル領域へ出力する。その後、メモリセル領域から第１選択部110を介して第１リペアデータを順次取得すると共に、出力回路84から第２リペアデータを取得して一時的に格納し、転送すべきリペアデータが格納した第２リペアデータに含まれる冗長回路のアドレスに対応するリペアデータであると比較回路151が判定するまで、冗長回路のアドレスの順に、解凍した第１リペアデータをリペアデータとして転送し、転送すべきリペアデータが格納した第２リペアデータに含まれる冗長回路のアドレスに対応するリペアデータであると比較回路151が判定すると、選択回路であるデータ選択回路153及び第２選択部130によって、格納した第２リペアデータのうち少なくとも不良メモリセルのアドレスの情報をリペアデータとして転送するようにしている。そのため、第１リペアデータをヒューズデータとしてヒューズに設定した後、メモリテスタの第２回目の試験（たとえば、高速試験）によって見つけだされた不良セルメモリを置換するための第２リペアデータをヒューズデータとしてヒューズに設定することができる。
As described above, the
なお、本実施形態においては、第１リペアデータの構成として図２（ｂ）に示すような構成としたが、リペアデータの圧縮方法としてはこれに限られず、ハフマン符号化、算術符号化、ユニバーサル符号化などを用いるようにしてもよい。 In the present embodiment, the configuration of the first repair data is as shown in FIG. 2B, but the compression method of the repair data is not limited to this, and Huffman coding, arithmetic coding, universal coding Encoding or the like may be used.
また、本実施形態においては、冗長アドレス順として、小さいアドレス番号の順番を例にとって説明したがこれに限られるものではなく、大きいアドレス番号の順番としてもよい。すなわち、予め決められたアドレス番号の順番、すなわち所定のアドレス順であればよい。 In the present embodiment, the order of the smaller address numbers is described as an example of the redundant address order. That is, the order of address numbers determined in advance, that is, the order of predetermined addresses may be sufficient.
Ａ，Ａ’ 半導体記憶装置
１，１’ ヒューズボックス
１０，８０ ヒューズボックス部
１４，８４ 出力回路
２０，１００ 転送回路
３０，１２０ 解凍部
４０，１４０ レジスタ部
５０ 選択部
１１０ 第１選択部
１３０ 第２選択部
１５０ 第３選択部
６０，１６０ 制御部
７０，１７０ ＤＲＡＭのメモリ領域
A, A ′
Claims (5)
前記冗長回路単位毎に前記不良メモリセルの置換情報を圧縮した第１リペアデータを設定すると共に、前記第１リペアデータに含まれない前記不良メモリセルの置換情報とこの不良メモリセルを冗長置換する前記冗長回路のアドレスの情報とを有する第２リペアデータを設定する複数のヒューズと、
前記複数のヒューズに設定された前記第１リペアデータ及び前記第２リペアデータを出力する出力回路と、
前記出力回路を制御して前記第１リペアデータを取得し、この第１リペアデータを解凍して前記冗長回路のアドレス順にリペアデータとして転送する転送回路と、を備え、
前記転送回路は、
前記出力回路を制御して前記第２リペアデータを取得し、この第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータを、前記第１リペアデータから前記第２リペアデータへ置き換えて出力する選択回路を有することを特徴とする半導体記憶装置。 In a semiconductor memory device having a plurality of redundant circuits and redundantly replacing defective memory cells using the redundant circuits,
First repair data obtained by compressing the replacement information of the defective memory cell is set for each redundant circuit unit, and the replacement information of the defective memory cell not included in the first repair data is redundantly replaced with the defective memory cell. A plurality of fuses for setting second repair data having address information of the redundant circuit;
An output circuit for outputting the first repair data and the second repair data set in the plurality of fuses;
A transfer circuit that controls the output circuit to acquire the first repair data, decompresses the first repair data, and transfers the first repair data as repair data in the order of addresses of the redundant circuit;
The transfer circuit includes:
The output circuit is controlled to acquire the second repair data, and the repair data corresponding to the address of the redundant circuit included in the second repair data is replaced from the first repair data to the second repair data. A semiconductor memory device comprising a selection circuit for outputting.
前記転送すべきリペアデータに対応する冗長回路のアドレスを判定するアドレス判定回路を備え、
前記出力回路から順次第１リペアデータを取得すると共に、前記出力回路から第２リペアデータを取得して一時的に格納し、前記転送すべきリペアデータが前記格納した第２リペアデータに含まれる前記冗長回路のアドレスに対応すると前記アドレス判定回路が判定するまで、前記冗長回路のアドレスの順に、解凍した前記第１リペアデータをリペアデータとして転送し、前記転送すべきリペアデータが前記格納した第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータであると前記アドレス判定回路が判定すると、前記選択回路によって、前記格納した第２リペアデータのうち少なくとも前記不良メモリセルのアドレスの情報をリペアデータとして転送することを特徴とする請求項１に記載の半導体記憶装置。 The transfer circuit includes:
An address determination circuit for determining an address of a redundant circuit corresponding to the repair data to be transferred;
The first repair data is sequentially acquired from the output circuit, the second repair data is acquired from the output circuit and temporarily stored, and the repair data to be transferred is included in the stored second repair data. The decompressed first repair data is transferred as repair data in the order of the addresses of the redundant circuit until the address determination circuit determines that the address corresponds to the address of the redundant circuit, and the repair data to be transferred is stored in the second stored data. When the address determination circuit determines that the data is repair data corresponding to the address of the redundant circuit included in the repair data, the selection circuit stores at least information on the address of the defective memory cell in the stored second repair data. 2. The semiconductor memory device according to claim 1, wherein the data is transferred as repair data.
前記複数の送信レジスタのうち、前記第１リペアデータが格納された送信レジスタのシフト方向と、前記第２リペアデータが格納された送信レジスタのシフト方向とを反対方向する出力制御回路を備えたことを特徴とする請求項１又は請求項２に記載の半導体記憶装置。 The output circuit has a plurality of transmission registers for storing the first repair data and the second repair data,
Among the plurality of transmission registers, an output control circuit that reverses the shift direction of the transmission register in which the first repair data is stored and the shift direction of the transmission register in which the second repair data is stored is provided. The semiconductor memory device according to claim 1 or 2.
前記出力回路から取り出した第１リペアデータに前記置換情報として前記不良メモリセルのアドレスの情報が含まれているか否かを判定する判定回路を有し、
前記判定回路で第１リペアデータに前記不良メモリセルのアドレスの情報が含まれていると判定すると、前記選択回路における前記第２リペアデータへの置き換えを禁止することを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置。 The transfer circuit includes:
A determination circuit for determining whether or not the information on the address of the defective memory cell is included as the replacement information in the first repair data extracted from the output circuit;
2. When the determination circuit determines that the first repair data includes address information of the defective memory cell, the replacement to the second repair data in the selection circuit is prohibited. 4. The semiconductor memory device according to any one of items 3.
前記転送すべきリペアデータに対応する冗長回路のアドレスを判定するアドレス判定回路を備え、
前記出力回路から全ての前記第１リペアデータを順次取得してメモリセル領域へ出力した後、前記メモリセル領域から前記第１リペアデータを順次取得すると共に、前記出力回路から前記第２リペアデータを取得して一時的に格納し、前記転送すべきリペアデータが前記格納した第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータであると前記アドレス判定回路が判定するまで、前記冗長回路のアドレスの順に、解凍した前記第１リペアデータをリペアデータとして転送し、前記転送すべきリペアデータが前記格納した第２リペアデータに含まれる前記冗長回路のアドレスに対応するリペアデータであると前記アドレス判定回路が判定すると、前記選択回路によって、前記格納した第２リペアデータのうち少なくとも前記不良メモリセルのアドレスの情報をリペアデータとして転送することを特徴とする請求項１に記載の半導体記憶装置。 The transfer circuit includes:
An address determination circuit for determining an address of a redundant circuit corresponding to the repair data to be transferred;
After all the first repair data is sequentially obtained from the output circuit and output to the memory cell region, the first repair data is sequentially obtained from the memory cell region, and the second repair data is obtained from the output circuit. Until the address determination circuit determines that the repair data to be acquired and temporarily stored is the repair data corresponding to the address of the redundancy circuit included in the stored second repair data. The decompressed first repair data is transferred as repair data in the order of circuit addresses, and the repair data to be transferred is repair data corresponding to the address of the redundant circuit included in the stored second repair data. When the address determination circuit determines, at least the stored second repair data is selected by the selection circuit. The semiconductor memory device according to claim 1, characterized in that to transfer the information of the address of the defective memory cell as the repair data.
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