JP2007228357A

JP2007228357A - Current switch circuit

Info

Publication number: JP2007228357A
Application number: JP2006048297A
Authority: JP
Inventors: Koji Matsutake; 浩二松武
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2006-02-24
Filing date: 2006-02-24
Publication date: 2007-09-06

Abstract

<P>PROBLEM TO BE SOLVED: To provide a current switch circuit capable of safely performing a high-speed switch operation without making excessive current flow and without depending upon a power supply voltage. <P>SOLUTION: A current mirror circuit 1b comprising PMOS transistors 12 and 13 for feeding constant current, an NPN transistor 14 and resistances 16 and 17 is connected to a current mirror circuit 1a comprising NMOS transistors 2 and 3 whose gates are connected through a transfer gate 5. When making the transfer gate 5 conduct to obtain a current output from the current mirror circuit 1a, an NMOS transistor 18 for short-circuiting the resistance 17 is made to conduct only for a prescribed period based on the time constant of a capacitor 10 and a resistance 19 connected to the gate, and constant current to be fed to the current mirror circuit whose value is made larger than in normal times to perform a high-speed and safe switch operation. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体集積回路に用いる電流スイッチ回路であり、特に高速でスイッチング動作が可能な電流スイッチ回路に関するものである。 The present invention relates to a current switch circuit used in a semiconductor integrated circuit, and particularly to a current switch circuit capable of performing a switching operation at high speed.

従来のこの種の電流スイッチ回路には、図３に示したようなものがある。図３は特許文献１に開示されている電流スイッチ回路を示す回路図である。図３において、カレントミラー回路１ａを構成するＮＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３のゲート間はスイッチ回路であるトランスファーゲート５により接続されている。 A conventional current switch circuit of this type is shown in FIG. FIG. 3 is a circuit diagram showing a current switch circuit disclosed in Patent Document 1. In FIG. In FIG. 3, the gates of the NMOS transistor 2 and the NMOS transistor 3 constituting the current mirror circuit 1a are connected by a transfer gate 5 which is a switch circuit.

トランスファーゲート５において、非反転入力端子である第１端子５ａの入力信号Ｖinがハイレベル、反転入力端子である第２端子５ｂの入力信号Ｖinがロウレベルの時にトランスファーゲート５がオンして導通状態となり、ＮＭＯＳトランジスタ２，３のゲート間を接続する。また、ＮＭＯＳトランジスタ４がオンからオフに、かつインバータ回路１１の出力がロウレベルからハイレベルとなり、定電流源６より得られる定電流Ｉｏの一部のトランスファーゲート５からの電流と、コンデンサ１０を経たインバータ回路１１からの電流が重畳されカレントミラー回路１ａを構成するＮＭＯＳトランジスタ３のゲートに加わり、ゲート電圧が速やかに上昇する。このことによりＮＭＯＳトランジスタ３は高速にオン状態にすることができる。 In the transfer gate 5, when the input signal Vin of the first terminal 5a which is a non-inverting input terminal is at a high level and the input signal Vin of the second terminal 5b which is an inverting input terminal is at a low level, the transfer gate 5 is turned on and becomes conductive. The gates of the NMOS transistors 2 and 3 are connected. Further, the NMOS transistor 4 is turned from on to off, and the output of the inverter circuit 11 is changed from the low level to the high level, and the current from a part of the transfer gate 5 of the constant current Io obtained from the constant current source 6 and the capacitor 10 are passed. The current from the inverter circuit 11 is superimposed and applied to the gate of the NMOS transistor 3 constituting the current mirror circuit 1a, so that the gate voltage rises quickly. As a result, the NMOS transistor 3 can be turned on at high speed.

また、第１端子５ａの入力信号Ｖinがロウレベル、第２端子５ｂの入力信号Ｖinがハイレベルの時に、トランスファーゲート５は開放状態となり、ＮＭＯＳトランジスタ４がオンして、ＮＭＯＳトランジスタ３がオフとなる。ＮＭＯＳトランジスタ４の電流ドライブ能力を大きくすることにより、ＮＭＯＳトランジスタ３のゲート入力容量およびコンデンサ１０の電荷を急速に放電でき、ＮＭＯＳトランジスタ３は高速にオフ状態とすることができる。以上のように、高速な電流スイッチ動作が可能である。
特開２００２−２３２２７７号公報 Further, when the input signal Vin of the first terminal 5a is low level and the input signal Vin of the second terminal 5b is high level, the transfer gate 5 is opened, the NMOS transistor 4 is turned on, and the NMOS transistor 3 is turned off. . By increasing the current drive capability of the NMOS transistor 4, the gate input capacitance of the NMOS transistor 3 and the charge of the capacitor 10 can be discharged rapidly, and the NMOS transistor 3 can be turned off at high speed. As described above, high-speed current switch operation is possible.
JP 2002-232277 A

しかしながら、このような構成の電流スイッチ回路は、電源端子８に印加される電源電圧が高いと、ＮＭＯＳトランジスタ３をオン状態とする場合、コンデンサ１０を経たインバータ回路１１からの電流が、ＮＭＯＳトランジスタ３のゲートとトランスファーゲート５を経てＮＭＯＳトランジスタ２のゲートに流れ過ぎ、ＮＭＯＳトランジスタ２，３のゲート電圧が高速に上昇する。 However, in the current switch circuit configured as described above, when the power supply voltage applied to the power supply terminal 8 is high, when the NMOS transistor 3 is turned on, the current from the inverter circuit 11 via the capacitor 10 is Overflowing to the gate of the NMOS transistor 2 through the transfer gate 5 and the transfer gate 5, the gate voltages of the NMOS transistors 2 and 3 rise at a high speed.

図４には、図３における第１端子５ａがロウレベルからハイレベルに変化した時刻を「０」とした時からの時間変化を横軸とし、ＮＭＯＳトランジスタ２，３に流れる出力電流Ｉoutの電流量を縦軸としたグラフを示している。このように、ＮＭＯＳトランジスタ２，３のゲート電圧が高速に上昇して、ＮＭＯＳトランジスタ２，３に過大な電流が流れるという課題を有している。 FIG. 4 shows the amount of output current Iout flowing in the NMOS transistors 2 and 3 with the time change from the time when the time when the first terminal 5a in FIG. A graph with the ordinate as the vertical axis is shown. As described above, the gate voltage of the NMOS transistors 2 and 3 rises at a high speed, and an excessive current flows through the NMOS transistors 2 and 3.

本発明は、前記背景技術の問題を解決することに指向するものであり、ＮＭＯＳトランジスタ２，３に過大な電流を流すことなく、電源電圧によらず安全に高速スイッチ動作の可能な電流スイッチ回路を提供することを目的とする。 The present invention is directed to solving the problems of the background art, and a current switch circuit capable of safely performing a high-speed switch operation regardless of the power supply voltage without flowing an excessive current through the NMOS transistors 2 and 3. The purpose is to provide.

前記の目的を達成するために、本発明に係る電流スイッチ回路は、カレントミラー回路を構成する複数のトランジスタのゲート間を導通または遮断するスイッチ回路と、スイッチ回路の導通開始後に所定の時間だけカレントミラー回路の基準電流を所定の値だけ増加させる制御手段とを備えたことを特徴とする。 In order to achieve the above object, a current switch circuit according to the present invention includes a switch circuit for conducting or blocking between the gates of a plurality of transistors constituting a current mirror circuit, and a current for a predetermined time after the conduction of the switch circuit. And a control means for increasing the reference current of the mirror circuit by a predetermined value.

また、電流スイッチ回路における制御手段は、カレントミラー回路に基準電流を供給する定電流回路と、基準電圧を印加する複数の抵抗と、複数の抵抗の一部を短絡する補助スイッチと、スイッチ回路の導通開始に同期して補助スイッチを導通し、所定の時間経過後に補助スイッチを遮断する駆動回路とからなること、さらに、駆動回路は、コンデンサと抵抗からなる直列回路で構成し、スイッチ回路の導通開始を受けてコンデンサと抵抗との時定数に基づき所定の時間を得ることを特徴とする。 The control means in the current switch circuit includes a constant current circuit for supplying a reference current to the current mirror circuit, a plurality of resistors for applying a reference voltage, an auxiliary switch for short-circuiting some of the plurality of resistors, and a switch circuit It consists of a drive circuit that turns on the auxiliary switch in synchronism with the start of conduction and shuts off the auxiliary switch after a lapse of a predetermined time. Further, the drive circuit is composed of a series circuit consisting of a capacitor and a resistor. A predetermined time is obtained based on the time constant of the capacitor and the resistor upon receiving the start.

前記構成によれば、カレントミラー回路の出力端子側のトランジスタを導通させる際に、電源電圧に関係なく、設定可能な所定の時間のみ設定可能な電流値だけ基準電流を増加することができ、これにより高速かつ安全なスイッチング動作を行うことができる。 According to the above configuration, when the transistor on the output terminal side of the current mirror circuit is turned on, the reference current can be increased by a settable current value for a settable predetermined time regardless of the power supply voltage. Thus, a high-speed and safe switching operation can be performed.

本発明によれば、スイッチング動作の際にカレントミラー回路の基準電流を増加させることにより、出力トランジスタを高速かつ安全にオン状態とすることができるという効果を奏する。 According to the present invention, by increasing the reference current of the current mirror circuit during the switching operation, the output transistor can be turned on at high speed and safely.

以下、図面を参照して本発明における実施の形態を詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図１は本発明の実施の形態における電流スイッチ回路を示す回路図である。ここで、前記従来例を示す図３において説明した構成部材に対応し実質的に同等の機能を有するものには同一の符号を付してこれを示し、以下の各図においても同様とする。 FIG. 1 is a circuit diagram showing a current switch circuit according to an embodiment of the present invention. Here, components having substantially the same functions corresponding to the components described in FIG. 3 showing the conventional example are denoted by the same reference numerals, and the same applies to the following drawings.

図１に示すように、カレントミラー回路１ａにおいては、ドレインとゲート間が接続されたＮＭＯＳトランジスタ２とＮＭＯＳトランジスタ３とのゲート間が、スイッチ回路であるトランスファーゲート５を介して接続されている。トランスファーゲート５の第１端子５ａの入力信号Ｖinがハイレベル、第２端子５ｂの入力信号Ｖinがロウレベルの時に、トランスファーゲート５は導通状態となってＮＭＯＳトランジスタ２，３のゲート間を接続する。さらに、ＮＭＯＳトランジスタ３のゲートには、このＮＭＯＳトランジスタ３のゲート−ソース間を接続するＮＭＯＳトランジスタ４のドレインが接続されている。 As shown in FIG. 1, in the current mirror circuit 1a, the gates of the NMOS transistor 2 and the NMOS transistor 3 whose drain and gate are connected are connected via a transfer gate 5 which is a switch circuit. When the input signal Vin at the first terminal 5a of the transfer gate 5 is at a high level and the input signal Vin at the second terminal 5b is at a low level, the transfer gate 5 becomes conductive and connects the gates of the NMOS transistors 2 and 3. Further, the gate of the NMOS transistor 3 is connected to the drain of the NMOS transistor 4 that connects between the gate and the source of the NMOS transistor 3.

また、図１において、トランスファーゲート５の第２端子５ｂには、入力信号Ｖinを反転するインバータ回路１１の出力およびＮＭＯＳトランジスタ４のゲートが接続される。ＮＭＯＳトランジスタ２には後述するカレントミラー回路１ｂからの定電流Ｉｏが常時流されている。すなわち、トランスファーゲート５の導通時には定電流Ｉｏが出力電流Ｉoutとして出力端子７に流れる。 In FIG. 1, the output of the inverter circuit 11 that inverts the input signal Vin and the gate of the NMOS transistor 4 are connected to the second terminal 5 b of the transfer gate 5. The NMOS transistor 2 is constantly supplied with a constant current Io from a current mirror circuit 1b described later. That is, when the transfer gate 5 is conductive, the constant current Io flows to the output terminal 7 as the output current Iout.

定電流回路として機能するカレントミラー回路１ｂは、定電流Ｉｏを出力するＰＭＯＳトランジスタ１２と、ＰＭＯＳトランジスタ１２とともにソースを電源端子８に接続したＰＭＯＳトランジスタ１３と、ＰＭＯＳトランジスタ１２のゲートとＰＭＯＳトランジスタ１３のゲートおよびドレインにコレクタを接続したＮＰＮトランジスタ１４と、ＮＰＮトランジスタ１４のエミッタ−接地間に直列に接続した抵抗１６と抵抗１７から構成される。 The current mirror circuit 1b that functions as a constant current circuit includes a PMOS transistor 12 that outputs a constant current Io, a PMOS transistor 13 that has a source connected to the power supply terminal 8 together with the PMOS transistor 12, a gate of the PMOS transistor 12, and a PMOS transistor 13 An NPN transistor 14 having a collector connected to the gate and drain, and a resistor 16 and a resistor 17 connected in series between the emitter and the ground of the NPN transistor 14 are configured.

ＮＰＮトランジスタ１４のベースは基準電圧端子１５に接続されて基準電圧Ｖrefが印加され、ＮＰＮトランジスタ１４と抵抗１６，１７によりＰＭＯＳトランジスタ１２，１３に流れる定電流Ｉｏを決定している。また、補助スイッチとして機能するＮＭＯＳトランジスタ１８のドレインとソースは抵抗１７の両端に接続されており、ＮＭＯＳトランジスタ１８のゲートにはコンデンサ１０と抵抗１９のそれぞれの一端が接続され駆動回路を構成している。そして、コンデンサ１０の他端は第１端子５ａに接続され、抵抗１９の他端は接地されている。 The base of the NPN transistor 14 is connected to the reference voltage terminal 15 to which the reference voltage Vref is applied, and the constant current Io flowing through the PMOS transistors 12 and 13 is determined by the NPN transistor 14 and the resistors 16 and 17. Further, the drain and source of the NMOS transistor 18 functioning as an auxiliary switch are connected to both ends of the resistor 17, and one end of each of the capacitor 10 and the resistor 19 is connected to the gate of the NMOS transistor 18 to constitute a drive circuit. Yes. The other end of the capacitor 10 is connected to the first terminal 5a, and the other end of the resistor 19 is grounded.

以上のように構成された本実施の形態における電流スイッチ回路について、その動作を、図１を参照しながら説明する。なお、説明の簡易化のため、カレントミラー回路を構成する各トランジスタサイズは等しい、すなわち、各カレントミラー回路のミラー比は１であるものとする。 The operation of the current switch circuit configured as described above in the present embodiment will be described with reference to FIG. For simplification of description, it is assumed that the transistors constituting the current mirror circuit have the same size, that is, the mirror ratio of each current mirror circuit is 1.

初期値としてトランスファーゲート５が導通しておりＮＭＯＳトランジスタ３がオン状態の場合について考える。その状態からスイッチング動作の制御信号として入力端子となる第１端子５ａにロウレベルの電圧が印加された瞬間にトランスファーゲート５はオフ状態となり、ＮＭＯＳトランジスタ２とＮＭＯＳトランジスタ３のゲート間が切り離される。さらに、ＮＭＯＳトランジスタ４がオンとなり、ＮＭＯＳトランジスタ３のゲートはロウレベル（接地電位）に変化するため、ＮＭＯＳトランジスタ３はオフとなる。ＮＭＯＳトランジスタ４の電流ドライブ能力を大きくすることにより、ＮＭＯＳトランジスタ３のゲート入力容量を急速に放電でき、ＮＭＯＳトランジスタ３は高速にオフ状態とすることができる。 Consider a case where the transfer gate 5 is conductive as an initial value and the NMOS transistor 3 is in an ON state. From that state, the transfer gate 5 is turned off at the moment when a low level voltage is applied to the first terminal 5a serving as an input terminal as a control signal for the switching operation, and the gates of the NMOS transistor 2 and the NMOS transistor 3 are disconnected. Further, the NMOS transistor 4 is turned on, and the gate of the NMOS transistor 3 changes to a low level (ground potential), so that the NMOS transistor 3 is turned off. By increasing the current drive capability of the NMOS transistor 4, the gate input capacitance of the NMOS transistor 3 can be discharged rapidly, and the NMOS transistor 3 can be turned off at high speed.

次に、トランスファーゲート５の第１端子５ａの入力信号Ｖinがハイレベルとなった場合の動作を、図２を用いて説明する。図２には、図１における第１端子５ａがロウレベルからハイレベルに変化した時刻を「０」とした時からの時間変化を横軸とし、ＮＭＯＳトランジスタ２，３に流れる出力電流Ｉoutの電流量を縦軸としたグラフを示している。 Next, the operation when the input signal Vin of the first terminal 5a of the transfer gate 5 becomes high level will be described with reference to FIG. FIG. 2 shows the amount of output current Iout flowing in the NMOS transistors 2 and 3 with the time change from the time when the time when the first terminal 5a in FIG. A graph with the ordinate as the vertical axis is shown.

スイッチング動作の制御信号として第１端子５ａにハイレベルの電圧が印加されると、トランスファーゲート５は開放状態から導通状態となり、ＮＭＯＳトランジスタ２とＮＭＯＳトランジスタ３のゲート間が接続される。同時にＮＭＯＳトランジスタ４がオフしてカレントミラー回路１ａが形成される。 When a high level voltage is applied to the first terminal 5a as a control signal for the switching operation, the transfer gate 5 changes from the open state to the conductive state, and the gates of the NMOS transistor 2 and the NMOS transistor 3 are connected. At the same time, the NMOS transistor 4 is turned off to form the current mirror circuit 1a.

また、第１端子５ａからコンデンサ１０を介して抵抗１９に電流が流れ、ＮＭＯＳトランジスタ１８のゲート電圧が速やかに上昇する。このＮＭＯＳトランジスタ１８のゲート電圧が上昇することにより、ＮＭＯＳトランジスタ１８はオンする。このときカレントミラー回路１ｂにおいて、抵抗１６と抵抗１７とで形成されていた直列抵抗値が抵抗１７のみの抵抗値に変化し、ＰＭＯＳトランジスタ１２，１３に流れる電流がＩｏからＩ１（Ｉｏ＜Ｉ１）に増加する。この増加に伴い、カレントミラー回路１ａにおいてＮＭＯＳトランジスタ２，３に流れる電流もＩｏからＩ１に増加する。このことにより、ＮＭＯＳトランジスタ３のゲート電圧が速やかに上昇し、ＮＭＯＳトランジスタ３は高速にオン状態とすることができる。 In addition, a current flows from the first terminal 5a to the resistor 19 via the capacitor 10, and the gate voltage of the NMOS transistor 18 rises quickly. As the gate voltage of the NMOS transistor 18 rises, the NMOS transistor 18 is turned on. At this time, in the current mirror circuit 1b, the series resistance value formed by the resistors 16 and 17 changes to the resistance value of only the resistor 17, and the current flowing through the PMOS transistors 12 and 13 changes from Io to I1 (Io <I1). To increase. With this increase, the current flowing through the NMOS transistors 2 and 3 in the current mirror circuit 1a also increases from Io to I1. As a result, the gate voltage of the NMOS transistor 3 rises quickly, and the NMOS transistor 3 can be turned on at high speed.

定電流Ｉ１は前述のようにカレントミラー回路１ｂにおいて、基準電圧ＶrefとＮＰＮトランジスタ１４および抵抗１６によって設定されており、各カレントミラー回路にとって過大な電流とはならない。 As described above, the constant current I1 is set by the reference voltage Vref, the NPN transistor 14, and the resistor 16 in the current mirror circuit 1b, and does not become an excessive current for each current mirror circuit.

一方、コンデンサ１０の充電に伴い、コンデンサ１０を介して抵抗１９に流れる電流は減少するとともに、ＮＭＯＳトランジスタ１８のゲート電圧は減少し、やがてＮＭＯＳトランジスタ１８はオフする。ＮＭＯＳトランジスタ１８がオフ状態になると、ＰＭＯＳトランジスタ１２，１３とＮＭＯＳトランジスタ２，３に流れる電流はＩ１からＩｏに落ち着いていく。すなわち、コンデンサ１０と抵抗１９との時定数によって定電流Ｉ１が流れている期間（所定の時間）は設定可能である。 On the other hand, as the capacitor 10 is charged, the current flowing through the resistor 19 via the capacitor 10 decreases, the gate voltage of the NMOS transistor 18 decreases, and the NMOS transistor 18 is turned off. When the NMOS transistor 18 is turned off, the current flowing through the PMOS transistors 12 and 13 and the NMOS transistors 2 and 3 settles from I1 to Io. That is, the period (predetermined time) during which the constant current I1 flows can be set by the time constant between the capacitor 10 and the resistor 19.

以上のように、ＮＭＯＳトランジスタ３のオン状態は、定電流Ｉ１の設定とコンデンサ１０と抵抗１９との時定数の設定によって、過大な電流を流すことなく、かつ高速に行うことが可能となる。 As described above, the NMOS transistor 3 can be turned on at high speed without flowing an excessive current by setting the constant current I1 and setting the time constant of the capacitor 10 and the resistor 19.

本発明に係る電流スイッチ回路は、スイッチング動作の際にカレントミラー回路の基準電流を増加させることにより、出力トランジスタを高速かつ安全にオンさせることができ、半導体集積回路に用いる高速なスイッチング動作が可能な電流スイッチ回路として有用である。 The current switch circuit according to the present invention can turn on the output transistor at high speed and safely by increasing the reference current of the current mirror circuit during the switching operation, and can perform the high-speed switching operation used in the semiconductor integrated circuit. It is useful as a current switch circuit.

本発明の実施の形態における電流スイッチ回路を示す回路図The circuit diagram which shows the current switch circuit in embodiment of this invention 本実施の形態における電流スイッチ回路の動作図Operation diagram of current switch circuit in the present embodiment 従来の電流スイッチ回路を示す回路図Circuit diagram showing a conventional current switch circuit 従来の電流スイッチ回路の動作図Operation diagram of conventional current switch circuit

符号の説明Explanation of symbols

１ａ，１ｂカレントミラー回路
２，３，４，１８ＮＭＯＳトランジスタ
５トランスファーゲート
５ａ第１端子
５ｂ第２端子
６定電流源
７出力端子
８電源端子
１０コンデンサ
１１インバータ回路
１２，１３ＰＭＯＳトランジスタ
１４ＮＰＮトランジスタ
１５基準電圧端子
１６，１７，１９抵抗 1a, 1b Current mirror circuit 2, 3, 4, 18 NMOS transistor 5 Transfer gate 5a First terminal 5b Second terminal 6 Constant current source 7 Output terminal 8 Power supply terminal 10 Capacitor 11 Inverter circuit 12, 13 PMOS transistor 14 NPN transistor 15 Reference voltage terminals 16, 17, 19 Resistance

Claims

カレントミラー回路を構成する複数のトランジスタのゲート間を導通または遮断するスイッチ回路と、前記スイッチ回路の導通開始後に所定の時間だけ前記カレントミラー回路の基準電流を所定の値だけ増加させる制御手段とを備えたことを特徴とする電流スイッチ回路。 A switch circuit for conducting or blocking between the gates of a plurality of transistors constituting the current mirror circuit, and a control means for increasing the reference current of the current mirror circuit by a predetermined value for a predetermined time after the start of conduction of the switch circuit. A current switch circuit comprising:

前記制御手段は、カレントミラー回路に基準電流を供給する定電流回路と、基準電圧を印加する複数の抵抗と、前記複数の抵抗の一部を短絡する補助スイッチと、スイッチ回路の導通開始に同期して前記補助スイッチを導通し、所定の時間経過後に前記補助スイッチを遮断する駆動回路とからなることを特徴とする請求項１記載の電流スイッチ回路。 The control means is synchronized with a constant current circuit for supplying a reference current to a current mirror circuit, a plurality of resistors for applying a reference voltage, an auxiliary switch for short-circuiting a part of the plurality of resistors, and a conduction start of the switch circuit. The current switch circuit according to claim 1, further comprising a drive circuit that conducts the auxiliary switch and shuts off the auxiliary switch after a predetermined time has elapsed.

前記駆動回路は、コンデンサと抵抗からなる直列回路で構成し、スイッチ回路の導通開始を受けて前記コンデンサと抵抗との時定数に基づき所定の時間を得ることを特徴とする請求項２記載の電流スイッチ回路。 3. The current according to claim 2, wherein the driving circuit is constituted by a series circuit including a capacitor and a resistor, and a predetermined time is obtained based on a time constant between the capacitor and the resistor upon receiving a conduction start of the switch circuit. Switch circuit.