JP2007228095A - Power-on reset circuit - Google Patents

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Yukihiro Nishida
幸弘 西田
Norihiro Ueda
昇広 植田
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Toshiba Corp
Kioxia Systems Co Ltd
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Toshiba Corp
Toshiba Memory Systems Co Ltd
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a power-on reset circuit capable of outputting a stable reset pulse independently of a rising speed or a trailing speed of a power supply voltage. <P>SOLUTION: The power-on reset circuit 1 is provided with a start time adjustment section 2, a comparison voltage generating section 3, a comparator 4, a constant current source 5, and an Nch MOS transistor NT5. The start time adjustment section 2 adjusts a comparison start time between a reference voltage Vref and an input voltage Vin received by the comparator 4, and the comparison voltage generating section 3 generates a voltage subjected to resistance division in response to a leading or a change in a power supply voltage. The comparator 4 receives the input voltage Vin and the reference voltage Vref and outputs a compared and amplified output signal Out. Thus, the comparator 4 outputs the stable reset pulse independently of the leading speed and the trailing speed of the power supply voltage. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、電源投入時や電源降下時に、所定のリセット信号を出力するパワーオンリセット回路に関する。   The present invention relates to a power-on reset circuit that outputs a predetermined reset signal when power is turned on or when power is turned off.

パワーオンリセット回路は、ＣＭＯＳ（Complementary Metal−Oxide Semiconductor）型の半導体集積回路（ＩＣ又はＬＳＩ）等に搭載され、電源の投入、電源の遮断、又は電源電圧の低下などが発生した場合、半導体集積回路（ＩＣ又はＬＳＩ）が誤動作或いは不動作状態に陥るのを防止するために半導体集積回路（ＩＣ又はＬＳＩ）を初期化（リセット）する（例えば、特許文献１参照。）。   The power-on reset circuit is mounted on a CMOS (Complementary Metal-Oxide Semiconductor) type semiconductor integrated circuit (IC or LSI) or the like, and when power is turned on, the power is turned off, or the power supply voltage is lowered, the semiconductor integrated circuit The semiconductor integrated circuit (IC or LSI) is initialized (reset) in order to prevent the circuit (IC or LSI) from malfunctioning or not operating (see, for example, Patent Document 1).

特許文献１などに記載されているパワーオンリセット回路では、電源電圧の立ち上がり時に、電源電圧を抵抗分割した分圧点の電圧が抵抗分圧比×電源電圧に従って、電源電圧と同様に変化する。そして、電源が、基準電圧発生回路が動作可能な電圧まで立ち上がったとき、基準電圧発生回路から基準電圧が出力され、基準電圧＞分圧点の電圧の関係が成立する期間に電圧検知され、パワーオンリセット回路からリセットパルスが半導体集積回路（ＩＣ又はＬＳＩ）に出力される。ところが、電源投入時に基準電圧発生回路から出力される基準電圧が安定するまで時間がかかり、電源電圧の立ち上がりが早い場合、基準電圧が安定した時点で既に基準電圧＞分圧点の電圧の関係が成立する期間を電源電圧が超えてしまい、リセットパルスが発生しない可能性がある。この場合、基準電圧の安定化時間を早めるために、基準電圧発生回路に供給する電流を増やすと低消費電力化が要求されるマイクロコンピュータ等の半導体集積回路（ＩＣ又はＬＳＩ）に適用できないという問題点がある。   In the power-on reset circuit described in Patent Document 1 or the like, when the power supply voltage rises, the voltage at the voltage dividing point obtained by resistance-dividing the power supply voltage changes in the same manner as the power supply voltage according to the resistance voltage dividing ratio × power supply voltage. When the power supply rises to a voltage at which the reference voltage generation circuit can operate, the reference voltage is output from the reference voltage generation circuit, and the voltage is detected during the period in which the relationship of reference voltage> voltage at the voltage dividing point is established. A reset pulse is output from the on-reset circuit to the semiconductor integrated circuit (IC or LSI). However, it takes time for the reference voltage output from the reference voltage generation circuit to stabilize when the power is turned on, and when the rise of the power supply voltage is fast, the relationship of the reference voltage> the voltage at the voltage dividing point is already present when the reference voltage is stabilized. There is a possibility that the power supply voltage exceeds the established period and a reset pulse is not generated. In this case, if the current supplied to the reference voltage generation circuit is increased in order to advance the stabilization time of the reference voltage, it cannot be applied to a semiconductor integrated circuit (IC or LSI) such as a microcomputer that requires low power consumption. There is a point.

また、高電位側電源と低電位側電源の間に抵抗とコンデンサを縦続接続し、抵抗とコンデンサの間の電圧変化をインバータの入力とするパワーオンリセット回路では、電源電圧の立ち上がりが抵抗とコンデンサから計算されるＲＣ時定数に比べ十分遅い場合、抵抗とコンデンサの間の電圧変化がほぼ電源電圧の変化に追従してしまい、リセットパルスが発生しない可能性がある。
特開平８−１８６４８４号公報（頁８、図１） In a power-on reset circuit in which a resistor and a capacitor are connected in cascade between the high-potential side power supply and the low-potential side power supply, and the voltage change between the resistor and the capacitor is input to the inverter, the rise of the power supply voltage is If the time constant is sufficiently slower than the RC time constant calculated from the above, the voltage change between the resistor and the capacitor almost follows the change in the power supply voltage, and there is a possibility that no reset pulse is generated.
JP-A-8-186484 (page 8, FIG. 1)

本発明は、電源電圧の立ち上がりや立ち下がり速度に依存せずに安定したリセットパルスを出力できるパワーオンリセット回路を提供することにある。   An object of the present invention is to provide a power-on reset circuit that can output a stable reset pulse without depending on the rising or falling speed of a power supply voltage.

上記目的を達成するために、本発明の一態様のパワーオンリセット回路は、電源電圧が立ち上がるときに、前記電源電圧に追随する電圧信号を出力し、前記電源電圧が所定の電圧以上になってからは、徐々に降圧され所定時間後に接地電圧になる電圧信号を出力する起動時間調整部と、前記起動時間調整部から出力される電圧信号にもとづいて、所定の比率で分割された前記電源電圧を入力電圧として出力する比較電圧発生部と、基準電圧と前記入力電圧を入力し、比較増幅して前記基準電圧が前記入力電圧よりも大きい場合にリセットパルス信号を出力し、前記基準電圧が前記入力電圧よりも小さい場合にリセットパルス信号の出力を停止する比較増幅手段とを具備することを特徴とする。   In order to achieve the above object, a power-on reset circuit according to one embodiment of the present invention outputs a voltage signal that follows the power supply voltage when the power supply voltage rises, and the power supply voltage becomes equal to or higher than a predetermined voltage. From the start-up time adjustment unit that outputs a voltage signal that is gradually stepped down and becomes a ground voltage after a predetermined time, and the power supply voltage that is divided at a predetermined ratio based on the voltage signal output from the start-up time adjustment unit A comparison voltage generator for outputting a reference voltage and the input voltage, and amplifying and outputting a reset pulse signal when the reference voltage is greater than the input voltage. Comparing and amplifying means for stopping the output of the reset pulse signal when the input voltage is smaller than the input voltage is provided.

更に、上記目的を達成するために、本発明の他態様のパワーオンリセット回路は、電源投入時の動作を早めるバイアススタート信号が入力されると接地電圧よりも高い電圧信号を出力し、前記電源電圧が立ち上がるときに、前記電源電圧に追随する電圧信号を出力し、前記電源電圧が所定の電圧以上になってからは、徐々に降圧され所定時間後に前記接地電圧になる電圧信号を出力する起動時間調整部と、前記起動時間調整部から出力される電圧信号にもとづいて、所定の比率で分割された前記電源電圧を入力電圧として出力する比較電圧発生部と、基準電圧と前記入力電圧を入力し、比較増幅する比較増幅手段と、前記起動時間調整部から出力される電圧信号を入力し、前記電圧信号の立ち上がりと立ち下がりのときの信号反転が異なるヒステリシス特性を有するシュミット回路と、前記比較増幅手段から出力される出力信号と前記シュミット回路から出力される出力信号を入力し、論理演算して前記比較増幅手段から出力される出力信号と前記シュミット回路から出力される出力信号のいずれかが“Ｈｉｇｈ”レベルのときにリセットパルス信号を出力し、前記比較増幅手段から出力される出力信号と前記シュミット回路から出力される出力信号がともに“Ｌｏｗ”レベルのときにリセットパルス信号の出力を停止する論理演算手段とを具備することを特徴とする。   Furthermore, in order to achieve the above object, a power-on reset circuit according to another aspect of the present invention outputs a voltage signal higher than a ground voltage when a bias start signal for speeding up an operation at power-on is input, When the voltage rises, a voltage signal that follows the power supply voltage is output, and after the power supply voltage becomes equal to or higher than a predetermined voltage, a voltage signal that is gradually stepped down and outputs the ground voltage after a predetermined time is output. A time adjustment unit; a comparison voltage generation unit that outputs the power supply voltage divided at a predetermined ratio as an input voltage based on a voltage signal output from the start-up time adjustment unit; and a reference voltage and the input voltage are input. The comparison amplification means for performing comparison amplification and the voltage signal output from the start-up time adjustment unit are input, and the signal inversion at the rise and fall of the voltage signal is different. A Schmitt circuit having a teresis characteristic, an output signal output from the comparison amplifying means and an output signal output from the Schmitt circuit are input, and an output signal output from the comparison amplifying means by performing a logical operation and the Schmitt circuit A reset pulse signal is output when any of the output signals output from the comparator is at “High” level, and both the output signal output from the comparison amplification means and the output signal output from the Schmitt circuit are at “Low” level. And a logic operation means for stopping the output of the reset pulse signal.

本発明によれば、電源電圧の立ち上がりや立ち下がり速度に依存せずに安定したリセットパルスを出力できるパワーオンリセット回路を提供することができる。   According to the present invention, it is possible to provide a power-on reset circuit capable of outputting a stable reset pulse without depending on the rising or falling speed of the power supply voltage.

以下本発明の実施例について図面を参照しながら説明する。   Embodiments of the present invention will be described below with reference to the drawings.

まず、本発明の実施例１に係るパワーオンリセット回路について、図面を参照して説明する。図１はパワーオンリセット回路を示す回路図である。本実施例では、パワーオンリセット回路に電源電圧の立ち上がりが早い場合でも、リセットパルスを出力できるように起動時間調整部を設けている。   First, a power-on reset circuit according to Embodiment 1 of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing a power-on reset circuit. In this embodiment, a start-up time adjustment unit is provided so that a reset pulse can be output even when the power-on reset circuit has a fast rise in power supply voltage.

図１に示すように、パワーオンリセット回路１には、起動時間調整部２、比較電圧発生部３、コンパレータ４、定電流源５、及びＮｃｈ ＭＯＳトランジスタＮＴ５が設けられている。ＭＯＳトランジスタは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とも呼称される。   As shown in FIG. 1, the power-on reset circuit 1 is provided with a startup time adjustment unit 2, a comparison voltage generation unit 3, a comparator 4, a constant current source 5, and an Nch MOS transistor NT5. The MOS transistor is also called a MOSFET (Metal Oxide Semiconductor Field Effect Transistor).

起動時間調整部２には、コンデンサＣ１及びＮｃｈ ＭＯＳトランジスタＮＴ１が設けられている。コンデンサＣ１は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ１に接続されている。起動時間調整部２は、コンパレータ４に入力される入力電圧Ｖｉｎと基準電圧Ｖｒｅｆの比較開始時間を調整する機能を有する。Ｎｃｈ ＭＯＳトランジスタＮＴ１は、ドレインがノードＮ１に接続され、ソースが接地電圧である低電位側電源Ｖｓｓに接続され、ゲートがノードＮ４に接続されている。   The start-up time adjusting unit 2 is provided with a capacitor C1 and an Nch MOS transistor NT1. One end of the capacitor C1 is connected to the high potential side power source Vdd, and the other end is connected to the node N1. The activation time adjustment unit 2 has a function of adjusting the comparison start time of the input voltage Vin input to the comparator 4 and the reference voltage Vref. The Nch MOS transistor NT1 has a drain connected to the node N1, a source connected to the low potential side power source Vss which is the ground voltage, and a gate connected to the node N4.

比較電圧発生部３には、Ｐｃｈ ＭＯＳトランジスタＰＴ１、抵抗Ｒ１、及び抵抗Ｒ２が設けられている。Ｐｃｈ ＭＯＳトランジスタＰＴ１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートにノードＮ１の信号が入力される。比較電圧発生部３は、電源電圧の立ち上がり或いは変化に対応して、抵抗分割された電圧を発生する。抵抗Ｒ１は、一端がＰｃｈ ＭＯＳトランジスタＰＴ１のドレインに接続され、他端がノードＮ２に接続されている。抵抗Ｒ２は、一端がノードＮ２に接続され、他端が低電位側電源Ｖｓｓに接続されている。そして、ノードＮ１から抵抗分割された電圧が入力電圧Ｖｉｎとしてコンパレータ４に入力される。   The comparison voltage generator 3 is provided with a Pch MOS transistor PT1, a resistor R1, and a resistor R2. The source of the Pch MOS transistor PT1 is connected to the high potential side power supply Vdd, and the signal of the node N1 is input to the gate. The comparison voltage generator 3 generates a resistance-divided voltage in response to the rise or change of the power supply voltage. The resistor R1 has one end connected to the drain of the Pch MOS transistor PT1 and the other end connected to the node N2. The resistor R2 has one end connected to the node N2 and the other end connected to the low potential side power supply Vss. The voltage obtained by resistance division from the node N1 is input to the comparator 4 as the input voltage Vin.

コンパレータ４には、抵抗Ｒ３、抵抗Ｒ４、及びＮｃｈ ＭＯＳトランジスタＮＴ２乃至４が設けられている。コンパレータ４は、（＋）側に基準電圧Ｖｒｅｆと（−）側に入力電圧Ｖｉｎを入力し、比較増幅する反転型コンパレータ（反転比較器）である。   The comparator 4 includes a resistor R3, a resistor R4, and Nch MOS transistors NT2 to NT4. The comparator 4 is an inverting type comparator (inverting comparator) that receives the reference voltage Vref on the (+) side and the input voltage Vin on the (−) side and performs comparison amplification.

抵抗Ｒ３は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ３に接続されている。抵抗Ｒ４は、一端が高電位側電源Ｖｄｄに接続され、他端がＮｃｈ ＭＯＳトランジスタＮＴ３のドレインに接続されている。ここで、抵抗Ｒ３及びＲ４は、コンパレータ４の負荷として機能する。抵抗Ｒ３及びＲ４の代わりに、例えば、Ｐｃｈ ＭＯＳトランジスタで構成されるカレントミラー回路を用いてもよい。   The resistor R3 has one end connected to the high potential side power source Vdd and the other end connected to the node N3. The resistor R4 has one end connected to the high potential side power supply Vdd and the other end connected to the drain of the Nch MOS transistor NT3. Here, the resistors R3 and R4 function as a load of the comparator 4. Instead of the resistors R3 and R4, for example, a current mirror circuit composed of a Pch MOS transistor may be used.

Ｎｃｈ ＭＯＳトランジスタＮＴ２は、ドレインがノードＮ３に接続され、ゲート（コンパレータ４の（−）側）に入力電圧Ｖｉｎが入力される。Ｎｃｈ ＭＯＳトランジスタＮＴ３は、ゲート（コンパレータ４の（＋）側）に基準電圧Ｖｒｅｆが入力される。ここで、Ｎｃｈ ＭＯＳトランジスタＮＴ２及びＮＴ３は、差動対をなす。Ｎｃｈ ＭＯＳトランジスタＮＴ４は、ドレインがＮｃｈ ＭＯＳトランジスタＮＴ２及びＮＴ３のソースに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにノードＮ４の信号が入力される。ノードＮ４の信号が“Ｈｉｇｈ”レベルのとき、Ｎｃｈ ＭＯＳトランジスタＮＴ４は電流源として“ＯＮ”し、コンパレータ４が動作してノードＮ３からコンパレータ４の出力信号Ｏｕｔが出力される。   N-channel MOS transistor NT2 has a drain connected to node N3, and input voltage Vin is input to the gate ((−) side of comparator 4). In Nch MOS transistor NT3, reference voltage Vref is input to the gate (the (+) side of comparator 4). Here, the Nch MOS transistors NT2 and NT3 form a differential pair. In the Nch MOS transistor NT4, the drain is connected to the sources of the Nch MOS transistors NT2 and NT3, the source is connected to the low potential power source Vss, and the signal of the node N4 is input to the gate. When the signal at the node N4 is at “High” level, the Nch MOS transistor NT4 is turned “ON” as a current source, the comparator 4 operates and the output signal Out of the comparator 4 is output from the node N3.

定電流源５は、一端が高電位側電源Ｖｄｄに接続され、他端がＮｃｈ ＭＯＳトランジスタＮＴ５のドレインに接続され、バイアス電流ＩｂをＮｃｈ ＭＯＳトランジスタＮＴ５に供給する。Ｎｃｈ ＭＯＳトランジスタＮＴ５は、ゲートがノードＮ４、ドレイン及びＮｃｈ ＭＯＳトランジスタＮＴ４のゲートに接続され、ソースが低電位側電源Ｖｓｓに接続されている。Ｎｃｈ ＭＯＳトランジスタＮＴ４及びＮＴ５は、カレントミラー回路を構成し、Ｎｃｈ ＭＯＳトランジスタＮＴ５の低電位側電源Ｖｓｓ側に流れるバイアス電流とＮｃｈ ＭＯＳトランジスタＮＴ４の低電位側電源Ｖｓｓ側に流れるバイアス電流は同じ値を有している（バイアス電流Ｉｂ）。そして、バイアス電圧ＶｂであるノードＮ４の信号はＮｃｈ ＭＯＳトランジスタＮＴ１のゲートに入力される。   The constant current source 5 has one end connected to the high potential side power supply Vdd, the other end connected to the drain of the Nch MOS transistor NT5, and supplies the bias current Ib to the Nch MOS transistor NT5. The Nch MOS transistor NT5 has a gate connected to the node N4, a drain and the gate of the Nch MOS transistor NT4, and a source connected to the low potential side power supply Vss. The Nch MOS transistors NT4 and NT5 constitute a current mirror circuit, and the bias current flowing to the low potential side power supply Vss side of the Nch MOS transistor NT5 and the bias current flowing to the low potential side power supply Vss side of the Nch MOS transistor NT4 have the same value. (Bias current Ib). Then, the signal of the node N4 as the bias voltage Vb is input to the gate of the Nch MOS transistor NT1.

次に、パワーオンリセット回路の動作について、図面を参照して説明する。図２はパワーオンリセット回路の動作を示すタイミングチャートである。ここでは、電源電圧の立ち上がりが比較的早い場合のパワーオンリセット回路の動作について説明し、電源電圧の立ち上がりが遅い場合の動作については従来の動作と同じなので説明を省略する。   Next, the operation of the power-on reset circuit will be described with reference to the drawings. FIG. 2 is a timing chart showing the operation of the power-on reset circuit. Here, the operation of the power-on reset circuit when the rise of the power supply voltage is relatively fast will be described, and the operation when the rise of the power supply voltage is slow is the same as the conventional operation, and the description thereof will be omitted.

図２に示すように、まず、電源電圧が０Ｖから立ち上がるとき、起動時間調整部２に設けられているコンデンサＣ１の容量のカップリング効果により、ノードＮ１の電圧は電源電圧に追従して上昇する。このとき、Ｐｃｈ ＭＯＳトランジスタＰＴ１のゲート・ソース間電圧（Ｖｇｓ）は閾値電圧（Ｖｔｈ）以下であるからＰｃｈ ＭＯＳトランジスタＰＴ１は“ＯＦＦ”している。このため、コンパレータ４の（−）に入力される入力電圧Ｖｉｎは接地電圧である低電位側電源Ｖｓｓ電圧である。   As shown in FIG. 2, first, when the power supply voltage rises from 0V, the voltage at the node N1 rises following the power supply voltage due to the coupling effect of the capacitance of the capacitor C1 provided in the start-up time adjusting unit 2. . At this time, since the gate-source voltage (Vgs) of the Pch MOS transistor PT1 is equal to or lower than the threshold voltage (Vth), the Pch MOS transistor PT1 is “OFF”. Therefore, the input voltage Vin input to (−) of the comparator 4 is the low potential side power supply Vss voltage that is the ground voltage.

次に、電源電圧の立ち上がりが比較的早いので、図示しない基準電圧生成部（詳細は図４を用いて後述する）から出力される基準電圧Ｖｒｅｆは、電源電圧の立ち上がりより遅延して立ち上がり、時間ｔ１以降で一定な電圧となる。また、定電流源５は、図示しない定電流生成部（詳細は図４を用いて後述する）にもとづいて生成され、電源電圧がある程度の電圧値になるとバイアス電流Ｉｂを出力し始め、電源電圧が所定値以上になると一定な電流を出力する。コンパレータ４は、バイアス電流Ｉｂの供給により動作を開始する（時間ｔ１から）。時間ｔ１では基準電圧Ｖｒｅｆ＞入力電圧Ｖｉｎであるから、コンパレータ４から出力される出力信号Ｏｕｔは、“Ｈｉｇｈ”レベルとなり、パワーオンリセット回路１からリセットパルスが出力される。   Next, since the rise of the power supply voltage is relatively fast, the reference voltage Vref output from a reference voltage generation unit (not shown) (details will be described later with reference to FIG. 4) rises with a delay from the rise of the power supply voltage. The voltage becomes constant after t1. The constant current source 5 is generated based on a constant current generator (not shown) (details will be described later with reference to FIG. 4), and starts to output the bias current Ib when the power supply voltage reaches a certain voltage value. A constant current is output when becomes more than a predetermined value. The comparator 4 starts operation by supplying the bias current Ib (from time t1). Since the reference voltage Vref> the input voltage Vin at time t1, the output signal Out output from the comparator 4 becomes “High” level, and a reset pulse is output from the power-on reset circuit 1.

続いて、Ｎｃｈ ＭＯＳトランジスタＮＴ１は、定電流源５の動作に合わせてバイアス電圧Ｖｂがゲートに供給され、コンパレータ４と同様に動作を開始する。このとき、電源電圧は上昇途中なので、ノードＮ１の電圧変化は、コンデンサＣ１によるカップリング効果とＮｃｈ ＭＯＳトランジスタＮＴ１に流れる電流による電圧降下の関係により決まり、穏やかに変化する。   Subsequently, the bias voltage Vb is supplied to the gate of the Nch MOS transistor NT1 in accordance with the operation of the constant current source 5, and the operation starts in the same manner as the comparator 4. At this time, since the power supply voltage is rising, the voltage change at the node N1 is determined by the relationship between the coupling effect due to the capacitor C1 and the voltage drop due to the current flowing through the Nch MOS transistor NT1, and changes gently.

そして、電源電圧とノードＮ１の電圧差が大きくなり、Ｐｃｈ ＭＯＳトランジスタＰＴ１のゲート・ソース間電圧（Ｖｇｓ）が閾値電圧（Ｖｔｈ）よりも大きくなったとき、Ｐｃｈ ＭＯＳトランジスタＰＴ１が“ＯＮ”し、入力電圧Ｖｉｎは、
Vin＝{r2／(r1＋r2)}×Vdd・・・・・・・・・・・・式（１）
で表されるように、接地電圧である低電位側電源Ｖｓｓ電圧から昇圧し始める。ここで、ｒ１は抵抗Ｒ１の抵抗値、ｒ２は抵抗Ｒ２の抵抗値である。 When the voltage difference between the power supply voltage and the node N1 increases and the gate-source voltage (Vgs) of the Pch MOS transistor PT1 becomes larger than the threshold voltage (Vth), the Pch MOS transistor PT1 is turned “ON”. The input voltage Vin is
Vin = {r2 / (r1 + r2)} x Vdd ... (1)
As shown, the voltage starts to be boosted from the low potential side power supply Vss voltage which is the ground voltage. Here, r1 is the resistance value of the resistor R1, and r2 is the resistance value of the resistor R2.

次に、時間ｔ２になると、基準電圧Ｖｒｅｆ＜入力電圧Ｖｉｎとなるから、コンパレータ４から出力される出力信号Ｏｕｔは、“Ｌｏｗ”レベルとなり、パワーオンリセット回路１からリセットパルスが時間ｔ２以降出力されない（リセットパルスの解除）。この結果、リセットパルスが出力される期間は（ｔ２−ｔ１）となる。   Next, at time t2, since the reference voltage Vref <the input voltage Vin, the output signal Out output from the comparator 4 becomes “Low” level, and the reset pulse is not output from the power-on reset circuit 1 after the time t2. (Reset pulse release). As a result, the period during which the reset pulse is output is (t2-t1).

上述したように、本実施例のパワーオンリセット回路では、起動時間調整部２、比較電圧発生部３、コンパレータ４、定電流源５、及びＮｃｈ ＭＯＳトランジスタＮＴ５が設けられている。起動時間調整部２は、電源電圧が起動し、０Ｖから上昇するときに、電源電圧に追随した電圧を比較電圧発生部３に供給して、コンパレータ４に入力される入力電圧Ｖｉｎと基準電圧Ｖｒｅｆの比較開始時間を調整する。比較電圧発生部３は電源電圧の立ち上がり或いは変化に対応して、抵抗分割された電圧を発生する。コンパレータ４は入力電圧Ｖｉｎと基準電圧Ｖｒｅｆを入力し、比較増幅した出力信号Ｏｕｔを出力する。   As described above, in the power-on reset circuit of this embodiment, the start-up time adjustment unit 2, the comparison voltage generation unit 3, the comparator 4, the constant current source 5, and the Nch MOS transistor NT5 are provided. When the power supply voltage starts up and rises from 0V, the start-up time adjusting unit 2 supplies a voltage that follows the power supply voltage to the comparison voltage generating unit 3 so that the input voltage Vin and the reference voltage Vref input to the comparator 4 are supplied. Adjust the comparison start time. The comparison voltage generator 3 generates a resistance-divided voltage in response to the rise or change of the power supply voltage. The comparator 4 receives the input voltage Vin and the reference voltage Vref, and outputs an output signal Out that has been compared and amplified.

このため、電源電圧の立ち上がりが早く、電源投入時に基準電圧発生回路から出力される基準電圧が安定するまで時間がかかる場合でも、リセットパルスを安定して出力することができる。また、電源電圧の立ち下がりの場合でもリセットパルスを安定して出力することができる。したがって、電源電圧の立ち上がりや立ち下がり速度に依存せずに安定したリセットパルスがコンパレータ４から出力される。また、基準電圧の安定化時間を早めるために、基準電圧発生回路に供給する電流を増やす必要がないので、低消費電力化が要求されるマイクロコンピュータ等の半導体集積回路（ＩＣ又はＬＳＩ）に適用できる。   Therefore, the reset pulse can be stably output even when the power supply voltage rises quickly and it takes time until the reference voltage output from the reference voltage generation circuit is stabilized when the power is turned on. Further, the reset pulse can be stably output even when the power supply voltage falls. Therefore, a stable reset pulse is output from the comparator 4 without depending on the rising or falling speed of the power supply voltage. Also, since it is not necessary to increase the current supplied to the reference voltage generation circuit in order to accelerate the stabilization time of the reference voltage, it is applied to a semiconductor integrated circuit (IC or LSI) such as a microcomputer that requires low power consumption. it can.

なお、本実施例では、ゲート絶縁膜がシリコン酸化膜からなるＭＯＳトランジスタを用いているが、シリコン酸化膜を熱窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）等がゲート絶縁膜となるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor））を用いてもよい。 In this embodiment, a MOS transistor in which the gate insulating film is made of a silicon oxide film is used. However, a SiNxOy film obtained by thermally nitriding a silicon oxide film, a laminated film of a silicon nitride film (Si 3 N 4 ) / silicon oxide film Alternatively, a MISFET (Metal Insulator Semiconductor Field Effect Transistor) in which a high dielectric film (High-K gate insulating film) or the like serves as a gate insulating film may be used.

次に、本発明の実施例２に係るパワーオンリセット回路について、図面を参照して説明する。図３はパワーオンリセット回路を示す回路図、図４は定電流生成部及び基準電圧生成部を示す回路図である。本実施例では、バイアススタート信号を用いてリセットパルス出力期間を長くしている。   Next, a power-on reset circuit according to Embodiment 2 of the present invention will be described with reference to the drawings. FIG. 3 is a circuit diagram showing a power-on reset circuit, and FIG. 4 is a circuit diagram showing a constant current generator and a reference voltage generator. In this embodiment, the reset pulse output period is lengthened using the bias start signal.

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。   In the following, the same components as those in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted, and only different portions are described.

図３に示すように、パワーオンリセット回路１ａには、起動時間調整部２ａ、比較電圧発生部３ａ、コンパレータ４、定電流源５、及びＮｃｈ ＭＯＳトランジスタＮＴ５が設けられている。   As shown in FIG. 3, the power-on reset circuit 1a is provided with a startup time adjustment unit 2a, a comparison voltage generation unit 3a, a comparator 4, a constant current source 5, and an Nch MOS transistor NT5.

起動時間調整部２ａには、コンデンサＣ１、Ｎｃｈ ＭＯＳトランジスタＮＴ１、及びＰｃｈ ＭＯＳトランジスタＰＴ２が設けられている。Ｐｃｈ ＭＯＳトランジスタＰＴ２は、ソースが高電位側電源Ｖｄｄに接続され、ドレインがノードＮ１に接続され、ゲートにバイアススタート信号ＩＢＳが入力される。   The start-up time adjusting unit 2a is provided with a capacitor C1, an Nch MOS transistor NT1, and a Pch MOS transistor PT2. In the Pch MOS transistor PT2, the source is connected to the high potential side power supply Vdd, the drain is connected to the node N1, and the bias start signal IBS is input to the gate.

比較電圧発生部３ａには、Ｐｃｈ ＭＯＳトランジスタＰＴ１、抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ５、及びコンデンサＣ２が設けられている。抵抗Ｒ５は、一端が高電位側電源Ｖｄｄに接続され、他端がＰｃｈ ＭＯＳトランジスタＰＴ１のソースに接続されている。Ｐｃｈ ＭＯＳトランジスタＰＴ１は、ドレインがノードＮ５に接続され、ゲートにノードＮ１の信号が入力される。コンデンサＣ２は、一端がノードＮ５に接続され、他端が低電位側電源Ｖｓｓに接続されている。抵抗Ｒ１は、一端がノードＮ５に接続され、他端がノードＮ２に接続されている。抵抗Ｒ２は、一端がノードＮ２に接続され、他端が低電位側電源Ｖｓｓに接続されている。そして、ノードＮ１から抵抗分割された電圧が入力電圧Ｖｉｎとしてコンパレータ４に入力される。   The comparison voltage generator 3a is provided with a Pch MOS transistor PT1, a resistor R1, a resistor R2, a resistor R5, and a capacitor C2. The resistor R5 has one end connected to the high potential side power supply Vdd and the other end connected to the source of the Pch MOS transistor PT1. In the Pch MOS transistor PT1, the drain is connected to the node N5, and the signal of the node N1 is input to the gate. The capacitor C2 has one end connected to the node N5 and the other end connected to the low potential side power source Vss. The resistor R1 has one end connected to the node N5 and the other end connected to the node N2. The resistor R2 has one end connected to the node N2 and the other end connected to the low potential side power supply Vss. The voltage obtained by resistance division from the node N1 is input to the comparator 4 as the input voltage Vin.

次に、図４に示すように、定電流生成部６はスタートアップ回路８と定電流回路９から構成され、スタートアップ回路８からバイアススタート信号ＩＢＳが出力される。基準電圧生成部７は、基準電圧Ｖｒｅｆとバイアス電流Ｉｂを出力する。   Next, as shown in FIG. 4, the constant current generator 6 includes a startup circuit 8 and a constant current circuit 9, and a bias start signal IBS is output from the startup circuit 8. The reference voltage generator 7 outputs a reference voltage Vref and a bias current Ib.

スタートアップ回路８には、Ｐｃｈ ＭＯＳトランジスタＰＴ１１、Ｎｃｈ ＭＯＳトランジスタＮＴ１１乃至１４、及び抵抗Ｒ１１が設けられている。スタートアップ回路８は、回路起動時にスタートアップの抵抗Ｒ１１に電流を流し、Ｎｃｈ ＭＯＳトランジスタＮＴ１３及びＮＴ１４を介してノードＮ１３の電圧を下げ、定電流回路９のＰｃｈ ＭＯＳトランジスタＰＴ１２及びＰＴ１３が電流を流さない状態で安定する事を防止する。また、電源電圧が定電流回路安定動作限界電圧以下になったときに、パワーオンリセット回路１ａにバイアススタート信号ＩＢＳ（ここでは、“Ｌｏｗ”レベルの信号）を出力する。   The start-up circuit 8 is provided with a Pch MOS transistor PT11, Nch MOS transistors NT11 to NT14, and a resistor R11. The startup circuit 8 causes a current to flow through the startup resistor R11 at the time of circuit startup, lowers the voltage at the node N13 via the Nch MOS transistors NT13 and NT14, and the Pch MOS transistors PT12 and PT13 of the constant current circuit 9 do not pass current. To prevent it from stabilizing. When the power supply voltage becomes equal to or lower than the constant current circuit stable operation limit voltage, a bias start signal IBS (here, “Low” level signal) is output to the power-on reset circuit 1a.

抵抗Ｒ１１は、一端が高電位側電源Ｖｄｄに接続され、他端がＮｃｈ ＭＯＳトランジスタＮＴ１１のドレインに接続されている。Ｎｃｈ ＭＯＳトランジスタＮＴ１１は、ゲートがノードＮ１１及びドレインに接続され、ソースがＮｃｈ ＭＯＳトランジスタＮＴ１２のドレインに接続されている。Ｎｃｈ ＭＯＳトランジスタＮＴ１２は、ゲートがノードＮ１１に接続され、ソースが低電位側電源Ｖｓｓに接続されている。   The resistor R11 has one end connected to the high potential side power supply Vdd and the other end connected to the drain of the Nch MOS transistor NT11. Nch MOS transistor NT11 has a gate connected to node N11 and the drain, and a source connected to the drain of Nch MOS transistor NT12. The Nch MOS transistor NT12 has a gate connected to the node N11 and a source connected to the low potential side power supply Vss.

Ｐｃｈ ＭＯＳトランジスタＰＴ１１は、ソースが高電位側電源Ｖｄｄに接続され、ドレインがノードＮ１２に接続され、ゲートがノードＮ１３に接続されている。Ｎｃｈ ＭＯＳトランジスタＮＴ１３は、ドレインがノードＮ１３に接続され、ソースがノードＮ１２に接続され、ゲートがノードＮ１１に接続されている。Ｎｃｈ ＭＯＳトランジスタＮＴ１４は、ドレインがノードＮ１２及びＮｃｈ ＭＯＳトランジスタＮＴ１３のソースに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートがノードＮ１１に接続されている。Ｎｃｈ ＭＯＳトランジスタＮＴ１１及びＮＴ１３は、カレントミラー回路を構成している。   In the Pch MOS transistor PT11, the source is connected to the high potential side power supply Vdd, the drain is connected to the node N12, and the gate is connected to the node N13. N-channel MOS transistor NT13 has a drain connected to node N13, a source connected to node N12, and a gate connected to node N11. The Nch MOS transistor NT14 has a drain connected to the node N12 and the source of the Nch MOS transistor NT13, a source connected to the low potential power source Vss, and a gate connected to the node N11. Nch MOS transistors NT11 and NT13 constitute a current mirror circuit.

定電流回路９には、Ｐｃｈ ＭＯＳトランジスタＰＴ１２、Ｐｃｈ ＭＯＳトランジスタＰＴ１３、Ｎｃｈ ＭＯＳトランジスタＮＴ１５、Ｎｃｈ ＭＯＳトランジスタＮＴ１６、及び抵抗Ｒ１２が設けられている。定電流回路９は、電源電圧がある程度の電圧値になると基準電圧生成部７及びスタートアップ回路８に電流を供給し始め、Ｐｃｈ MOSトランジスタＰＴ１３に流れる電流の増加に伴い、スタートアップ回路８のＰｃｈ ＭＯＳトランジスタＰＴ１１の電流も増加する。スタートアップ回路８のＰｃｈ ＭＯＳトランジスタＰＴ１１の電流能力がＮｃｈ ＭＯＳトランジスタＮＴ１４の電流能力を上回った時点で、ノードＮ１２の電圧が上昇し、Ｎｃｈ ＭＯＳトランジスタＮＴ１３を“OFF”する。定電流回路９は、スタートアップ回路がノードＮ１３に影響を与えない安定状態となり、基準電圧生成部７に一定な電流を供給する。   The constant current circuit 9 is provided with a Pch MOS transistor PT12, a Pch MOS transistor PT13, an Nch MOS transistor NT15, an Nch MOS transistor NT16, and a resistor R12. The constant current circuit 9 starts to supply current to the reference voltage generation unit 7 and the startup circuit 8 when the power supply voltage reaches a certain voltage value. As the current flowing through the Pch MOS transistor PT13 increases, the Pch MOS transistor of the startup circuit 8 The current of PT11 also increases. When the current capability of the Pch MOS transistor PT11 of the start-up circuit 8 exceeds the current capability of the Nch MOS transistor NT14, the voltage at the node N12 rises, and the Nch MOS transistor NT13 is turned “OFF”. The constant current circuit 9 is in a stable state where the startup circuit does not affect the node N13, and supplies a constant current to the reference voltage generation unit 7.

Ｐｃｈ ＭＯＳトランジスタＰＴ１２は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがＰｃｈ ＭＯＳトランジスタＰＴ１３のゲートに接続され、ドレインがノードＮ１６に接続されている。Ｐｃｈ ＭＯＳトランジスタＰＴ１３は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがドレイン及びノードＮ１５に接続されている。ここで、Ｐｃｈ ＭＯＳトランジスタＰＴ１３とＰｃｈ ＭＯＳトランジスタＰＴ１２、及びＰｃｈ ＭＯＳトランジスタＰＴ１３とスタートアップ回路８のＰｃｈ ＭＯＳトランジスタＰＴ１１は、それぞれカレントミラー回路を構成している。   In the Pch MOS transistor PT12, the source is connected to the high potential side power supply Vdd, the gate is connected to the gate of the Pch MOS transistor PT13, and the drain is connected to the node N16. The Pch MOS transistor PT13 has a source connected to the high potential side power supply Vdd and a gate connected to the drain and the node N15. Here, the Pch MOS transistor PT13 and the Pch MOS transistor PT12, and the Pch MOS transistor PT13 and the Pch MOS transistor PT11 of the start-up circuit 8 each constitute a current mirror circuit.

抵抗Ｒ１２は、一端がノードＮ１６に接続され、他端がノードＮ１７に接続されている。Ｎｃｈ ＭＯＳトランジスタＮＴ１５は、ドレインがノードＮ１７に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートがノードＮ１６に接続されている。Ｎｃｈ ＭＯＳトランジスタＮＴ１６は、ドレインがノードＮ１５に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートがノードＮ１７に接続されている。   The resistor R12 has one end connected to the node N16 and the other end connected to the node N17. The Nch MOS transistor NT15 has a drain connected to the node N17, a source connected to the low potential power source Vss, and a gate connected to the node N16. The Nch MOS transistor NT16 has a drain connected to the node N15, a source connected to the low potential power source Vss, and a gate connected to the node N17.

基準電圧生成部７には、コンパレータ１０、Ｐｃｈ ＭＯＳトランジスタＰＴ１4、Ｐｃｈ ＭＯＳトランジスタＰＴ１５、抵抗Ｒ１３乃至１５、ダイオードＤ１、及びダイオードＤ２が設けられている。   The reference voltage generation unit 7 includes a comparator 10, a Pch MOS transistor PT14, a Pch MOS transistor PT15, resistors R13 to R15, a diode D1, and a diode D2.

Ｐｃｈ ＭＯＳトランジスタＰＴ１４は、ソースが高電位側電源Ｖｄｄに接続され、ゲートが定電流回路９のノードＮ１５に接続され、ソースがコンパレータ１０に接続されている。定電流回路９のＰｃｈ ＭＯＳトランジスタＰＴ１３とＰｃｈ ＭＯＳトランジスタＰＴ１４は、カレントミラー回路を構成し、定電流回路９の動作時にＰｃｈ ＭＯＳトランジスタＰＴ１４のソース側からコンパレータ１０にバイアス電流が供給される。   The Pch MOS transistor PT14 has a source connected to the high potential side power supply Vdd, a gate connected to the node N15 of the constant current circuit 9, and a source connected to the comparator 10. The Pch MOS transistor PT13 and the Pch MOS transistor PT14 of the constant current circuit 9 constitute a current mirror circuit, and a bias current is supplied to the comparator 10 from the source side of the Pch MOS transistor PT14 when the constant current circuit 9 operates.

Ｐｃｈ ＭＯＳトランジスタＰＴ１５は、ソースが高電位側電源Ｖｄｄに接続され、ゲートが定電流回路９のノードＮ１５に接続されている。定電流回路９のＰｃｈ ＭＯＳトランジスタＰＴ１３とＰｃｈ ＭＯＳトランジスタＰＴ１５は、カレントミラー回路を構成し、定電流回路９の動作時にＰｃｈ ＭＯＳトランジスタＰＴ１５のソース側からバイアス電流Ｉｂが出力される。   The Pch MOS transistor PT15 has a source connected to the high potential side power supply Vdd and a gate connected to the node N15 of the constant current circuit 9. The Pch MOS transistor PT13 and the Pch MOS transistor PT15 of the constant current circuit 9 constitute a current mirror circuit, and a bias current Ib is output from the source side of the Pch MOS transistor PT15 when the constant current circuit 9 operates.

抵抗Ｒ１３は、一端がコンパレータ１０の出力側のノードＮ１９に接続され、他端がノードＮ１７に接続されている。抵抗Ｒ１５は、一端がノードＮ１７に接続され、他端がダイオードＤ１のアノードに接続されている。ダイオードＤ１は、カソードが低電位側電源Ｖｓｓに接続されている。ノードＮ１７からコンパレータ１０の（−）側に抵抗分割された電圧が入力される。ここで、抵抗Ｒ１５の他端の電位は、ダイオードＤ１のＶｆ（順方向電圧）分だけ接地電圧である低電位側電源Ｖｓｓより高く設定されている。   The resistor R13 has one end connected to the node N19 on the output side of the comparator 10 and the other end connected to the node N17. The resistor R15 has one end connected to the node N17 and the other end connected to the anode of the diode D1. The diode D1 has a cathode connected to the low potential side power source Vss. A voltage obtained by resistance division is input from the node N17 to the (−) side of the comparator 10. Here, the potential at the other end of the resistor R15 is set higher than the low-potential-side power supply Vss, which is the ground voltage, by Vf (forward voltage) of the diode D1.

抵抗Ｒ１４は、一端がコンパレータ１０の出力側のノードＮ１９に接続され、他端がノードＮ１８に接続されている。ダイオードＤ２は、アノードがノードＮ１８に接続され、カソードが低電位側電源Ｖｓｓに接続されている。ノードＮ１８の信号がコンパレータ１０の（＋）側に入力される。ここで、抵抗Ｒ１４の他端の電位は、ダイオードＤ２のＶｆ（順方向電圧）分だけ接地電圧である低電位側電源Ｖｓｓより高く設定されている。   The resistor R14 has one end connected to the node N19 on the output side of the comparator 10 and the other end connected to the node N18. The diode D2 has an anode connected to the node N18 and a cathode connected to the low potential power source Vss. The signal of the node N18 is input to the (+) side of the comparator 10. Here, the potential of the other end of the resistor R14 is set higher than the low-potential-side power source Vss, which is the ground voltage, by Vf (forward voltage) of the diode D2.

コンパレータ１０は、（−）側のノードＮ１７の信号を入力し、（＋）側にノード１８の信号を入力して比較増幅した信号をノードＮ１９から基準電圧Ｖｒｅｆとして出力する。   The comparator 10 inputs the signal of the node N17 on the (−) side, inputs the signal of the node 18 on the (+) side, and outputs a signal amplified by comparison as a reference voltage Vref from the node N19.

ここで、定電流回路９は、高電位側電源Ｖｄｄ電圧が、定電流回路９の安定動作限界電圧以上の場合、Ｐｃｈ ＭＯＳトランジスタＰＴ１３に一定電流が流れ、スタートアップ回路８のノードＮ１３と基準電圧生成部７にバイアス電圧としての“Ｈｉｇｈ”レベルの信号を出力する。   Here, in the constant current circuit 9, when the high-potential-side power supply Vdd voltage is equal to or higher than the stable operation limit voltage of the constant current circuit 9, a constant current flows through the Pch MOS transistor PT13, and the node N13 of the startup circuit 8 and the reference voltage generation A “High” level signal as a bias voltage is output to the unit 7.

スタートアップ回路８は、高電位側電源Ｖｄｄ電圧が定電流回路９の安定動作限界電圧以下の場合、Ｐｃｈ ＭＯＳトランジスタＰＴ１３に少ない電流しか流れず、ノードＮ１３の信号が“Ｌｏｗ”レベルとなり、スタートアップ回路８のノードＮ１２から出力されるバイアススタート信号ＩＢＳが“Ｌｏｗ”レベルとなる。一方、高電位側電源Ｖｄｄ電圧が定電流回路９の安定動作限界電圧以上の場合、一定の電流を流す状態となるので、ノードＮ１３をゲート入力とするＰｃｈ ＭＯＳトランジスタＰＴ１１の電流供給能力が高くなり、スタートアップ回路８のノードＮ１２から出力されるバイアススタート信号ＩＢＳが“Ｈｉｇｈ”レベルとなる。   When the high-potential-side power supply Vdd voltage is equal to or lower than the stable operation limit voltage of the constant current circuit 9, the start-up circuit 8 flows only a small amount of current through the Pch MOS transistor PT13, and the signal at the node N13 becomes “Low” level. The bias start signal IBS output from the node N12 of “1” becomes “Low” level. On the other hand, when the high-potential-side power supply Vdd voltage is equal to or higher than the stable operation limit voltage of the constant current circuit 9, a constant current flows, so that the current supply capability of the Pch MOS transistor PT11 using the node N13 as a gate input increases. The bias start signal IBS output from the node N12 of the start-up circuit 8 becomes “High” level.

同様に、基準電圧生成部７は、高電位側電源Ｖｄｄ電圧が定電流回路９の安定動作限界電圧以下の場合、Ｐｃｈ ＭＯＳトランジスタＰＴ１３に少ない電流しか流れず、Ｐｃｈ ＭＯＳトランジスタＰＴ１４のソースを介してコンパレータ１０に供給されるバイアス電流が少ないので、コンパレータ１０から出力される基準電圧Ｖｒｅｆは“Ｌｏｗ”レベルとなる。一方、高電位側電源Ｖｄｄ電圧が定電流回路９の安定動作限界電圧以上の場合、定電流回路９が安定動作するので、Ｐｃｈ ＭＯＳトランジスタＰＴ１３に一定なバイアス電流が流れ、Ｐｃｈ ＭＯＳトランジスタＰＴ１４のソースを介してコンパレータ１０に一定なバイアス電流が供給されるので、コンパレータ１０から出力される基準電圧Ｖｒｅｆは“Ｈｉｇｈ”レベルとなる。   Similarly, when the high-potential-side power supply Vdd voltage is equal to or lower than the stable operation limit voltage of the constant current circuit 9, the reference voltage generation unit 7 flows only a small current through the Pch MOS transistor PT13, and passes through the source of the Pch MOS transistor PT14. Since the bias current supplied to the comparator 10 is small, the reference voltage Vref output from the comparator 10 is at the “Low” level. On the other hand, when the high-potential-side power supply Vdd voltage is equal to or higher than the stable operation limit voltage of the constant current circuit 9, the constant current circuit 9 operates stably, so that a constant bias current flows through the Pch MOS transistor PT13 and the source of the Pch MOS transistor PT14. Since a constant bias current is supplied to the comparator 10 via the reference voltage Vref, the reference voltage Vref output from the comparator 10 is at the “High” level.

次に、パワーオンリセット回路の動作について、図面を参照して説明する。図５はパワーオンリセット回路の動作を示すタイミングチャートである。ここでは、電源電圧が高電位側電源Ｖｄｄ電圧から定電流回路安定動作限界電圧以下となり、再度高電位側電源Ｖｄｄ電圧に上昇したときのパワーオンリセット回路の動作を示している。   Next, the operation of the power-on reset circuit will be described with reference to the drawings. FIG. 5 is a timing chart showing the operation of the power-on reset circuit. Here, the operation of the power-on reset circuit when the power supply voltage falls below the constant current circuit stable operation limit voltage from the high-potential-side power supply Vdd voltage and rises again to the high-potential-side power supply Vdd voltage is shown.

図５に示すように、まず、電源電圧が高電位側電源Ｖｄｄ電圧のとき、ノードＮ１が接地電圧である低電位側電源Ｖｓｓレベル、バイアススタート信号ＩＢＳが“Ｈｉｇｈ”レベル、基準電圧Ｖｒｅｆが“Ｈｉｇｈ”レベル、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆよりも大きいので、コンパレータ４の出力信号は“Ｌｏｗ”レベルとなっている（このとき、半導体集積回路であるＩＣ又はＬＳＩが正常動作）。   As shown in FIG. 5, when the power source voltage is the high potential side power source Vdd voltage, the low potential side power source Vss level at which the node N1 is the ground voltage, the bias start signal IBS is “High” level, and the reference voltage Vref is “ Since the “High” level and the input voltage Vin are higher than the reference voltage Vref, the output signal of the comparator 4 is at the “Low” level (at this time, the IC or LSI which is a semiconductor integrated circuit operates normally).

次に、電源電圧が低下し始め、入力電圧が低下してＶｉｎ＜Ｖｒｅｆになるとコンパレータ４の出力信号は“Ｈｉｇｈ”レベルとなり、パワーオンリセット回路１ａからリセットパルスが出力される。   Next, when the power supply voltage starts to decrease and the input voltage decreases to Vin <Vref, the output signal of the comparator 4 becomes “High” level, and a reset pulse is output from the power-on reset circuit 1a.

続いて、電源電圧が定電流回路安定動作限界電圧以下になると、基準電圧Ｖｒｅｆが“Ｌｏｗ”レベル、バイアススタート信号ＩＢＳが“Ｌｏｗ”レベルとなり、起動時間調整部２ａのＰｃｈ ＭＯＳトランジスタＰＴ２が“ＯＮ”する。このため、ノードＮ１の電圧が接地電圧である低電位側電源Ｖｓｓレベルよりも上昇する。なお、破線に示すようにバイアススタート信号ＩＢＳが供給されない場合、ノードＮ１の信号は接地電圧である低電位側電源Ｖｓｓレベルのままである。   Subsequently, when the power supply voltage becomes equal to or lower than the constant current circuit stable operation limit voltage, the reference voltage Vref becomes “Low” level, the bias start signal IBS becomes “Low” level, and the Pch MOS transistor PT2 of the activation time adjustment unit 2a becomes “ON”. “Yes. For this reason, the voltage at the node N1 rises above the low potential side power supply Vss level which is the ground voltage. When the bias start signal IBS is not supplied as indicated by the broken line, the signal at the node N1 remains at the low potential side power supply Vss level which is the ground voltage.

そして、電源電圧が定電流回路安定動作限界電圧以下である電圧Ｖ１に達する。電源電圧が電圧Ｖ１のとき、コンパレータ４、コンパレータ１０、及び基準電圧生成部７などは動作している。   Then, the power supply voltage reaches a voltage V1 that is equal to or lower than the constant current circuit stable operation limit voltage. When the power supply voltage is the voltage V1, the comparator 4, the comparator 10, the reference voltage generation unit 7, and the like are operating.

次に、電源電圧が電圧Ｖ１から上昇し始めると、ノードＮ１の電圧も上昇し始める。なお、破線に示すようにバイアススタート信号ＩＢＳが供給されない場合、ノードＮ１の信号は接地電圧である低電位側電源Ｖｓｓレベルから上昇する。   Next, when the power supply voltage starts to rise from the voltage V1, the voltage at the node N1 also starts to rise. When the bias start signal IBS is not supplied as shown by the broken line, the signal at the node N1 rises from the low potential side power supply Vss level which is the ground voltage.

続いて、電源電圧が定電流回路安定動作限界電圧以上に復帰すると、基準電圧Ｖｒｅｆが“Ｈｉｇｈ”レベル、バイアススタート信号ＩＢＳが“Ｈｉｇｈ”レベルとなり、起動時間調整部２ａのＮｃｈ ＭＯＳトランジスタＮＴ１が定電流源５の動作に合わせて、ゲートにバイアス電圧Ｖｂが供給され、動作を開始する。一方、Ｐｃｈ ＭＯＳトランジスタＰＴ１２は動作を停止する。このとき、電源電圧は上昇途中なので、ノードＮ１の電圧変化は、コンデンサＣ１の容量のカップリング効果とＮｃｈ ＭＯＳトランジスタＮＴ１に流れる電流による電圧降下の関係により決まり、穏やかに変化する。   Subsequently, when the power supply voltage returns to the constant current circuit stable operation limit voltage or higher, the reference voltage Vref becomes “High” level, the bias start signal IBS becomes “High” level, and the Nch MOS transistor NT1 of the start-up time adjusting unit 2a becomes constant. In accordance with the operation of the current source 5, the bias voltage Vb is supplied to the gate, and the operation is started. On the other hand, the Pch MOS transistor PT12 stops operating. At this time, since the power supply voltage is rising, the voltage change at the node N1 is determined by the relationship between the coupling effect of the capacitance of the capacitor C1 and the voltage drop due to the current flowing through the Nch MOS transistor NT1, and changes gently.

そして、電源電圧とノードＮ１の電圧差が大きくなり、Ｐｃｈ ＭＯＳトランジスタＰＴ１のゲート・ソース間電圧（Ｖｇｓ）が閾値電圧（Ｖｔｈ）よりも大きくなったとき（ノードＮ１の信号が最大値からΔＶ低下したとき）、Ｐｃｈ ＭＯＳトランジスタＰＴ１が“ＯＮ”する。なお、バイアススタート信号ＩＢＳが供給されない場合、Ｐｃｈ ＭＯＳトランジスタＰＴ１が“ＯＮ”するときが早くなる。   When the voltage difference between the power supply voltage and the node N1 increases and the gate-source voltage (Vgs) of the Pch MOS transistor PT1 becomes larger than the threshold voltage (Vth) (the signal at the node N1 decreases by ΔV from the maximum value). The Pch MOS transistor PT1 is turned “ON”. When the bias start signal IBS is not supplied, the time when the Pch MOS transistor PT1 is “ON” is earlier.

次に、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆよりも大きくなると、コンパレータ４から出力される出力信号Ｏｕｔは、“Ｌｏｗ”レベルとなり、パワーオンリセット回路１ａからリセットパルスが出力されない（リセットパルスの解除）。この結果、リセットパルスが出力される期間はＴ２となる。なお、バイアススタート信号ＩＢＳが供給されない場合、リセットパルスが出力される期間はΔｔだけ短くなり、Ｔ１となる。   Next, when the input voltage Vin becomes larger than the reference voltage Vref, the output signal Out output from the comparator 4 becomes “Low” level, and the reset pulse is not output from the power-on reset circuit 1a (release of the reset pulse). As a result, the period during which the reset pulse is output is T2. When the bias start signal IBS is not supplied, the period during which the reset pulse is output is shortened by Δt and becomes T1.

ここでは、ノードＮ１の信号が最大電圧なる時間で、電源電圧は高電位側電源Ｖｄｄ電圧となっているが、実施例１のようにノードＮ１の信号が最大電圧なる時間で、電源電圧はまだ上昇している場合もある。その場合でもリセットパルスは、本実施例のように出力される。   Here, the power supply voltage is the high potential side power supply Vdd voltage at the time when the signal at the node N1 is the maximum voltage, but the power supply voltage is still at the time when the signal at the node N1 is at the maximum voltage as in the first embodiment. It may be rising. Even in this case, the reset pulse is output as in this embodiment.

なお、Ｐｃｈ ＭＯＳトランジスタＰＴ２は、ノードＮ１の信号レベルを定電流回路が動作開始するまでの間、接地電圧である低電位側電源Ｖｓｓレベルよりも高いレベルに保持する役目をする。このため、ノードＮ１の初期信号レベルや電源電圧の初期状態の影響を緩和することができる。また、コンデンサＣ２及び抵抗Ｒ３は、Ｐｃｈ ＭＯＳトランジスタＰＴ１が“ＯＮ”するときのゲート・ソース間電圧（Ｖｇｓ）を調整する役目をする。このため、入力電圧Ｖｉｎの電圧変化を遅延させ、より確実にコンパレータ４が入力電圧Ｖｉｎ＜基準電圧Ｖｒｅｆと判定する時間を確保でき、リセットパルスを確実に出力することができる。   Note that the Pch MOS transistor PT2 serves to hold the signal level of the node N1 at a level higher than the low potential side power supply Vss level, which is the ground voltage, until the constant current circuit starts to operate. For this reason, the influence of the initial signal level of the node N1 and the initial state of the power supply voltage can be reduced. The capacitor C2 and the resistor R3 serve to adjust the gate-source voltage (Vgs) when the Pch MOS transistor PT1 is “ON”. Therefore, it is possible to delay the voltage change of the input voltage Vin, to secure a time for the comparator 4 to determine that the input voltage Vin <the reference voltage Vref more reliably, and to reliably output the reset pulse.

上述したように、本実施例のパワーオンリセット回路では、起動時間調整部２ａ、比較電圧発生部３ａ、コンパレータ４、定電流源５、及びＮｃｈ ＭＯＳトランジスタＮＴ５が設けられている。起動時間調整部２ａは、電源電圧が起動し、０Ｖから上昇するときに、電源電圧に追随した電圧を比較電圧発生部３に供給して、コンパレータ４に入力される入力電圧Ｖｉｎと基準電圧Ｖｒｅｆの比較開始時間を調整する。また、電源電圧が定電流回路安定動作限界電圧以下になるとバイアススタート信号を入力して、ノードＮ１の電圧を接地電圧である低電位側電源Ｖｓｓ電圧よりも上昇させる。比較電圧発生部３は、電源電圧の立ち上がり或いは変化に対応して、抵抗分割された電圧を発生する。コンパレータ４は入力電圧Ｖｉｎと基準電圧Ｖｒｅｆを入力し、比較増幅した出力信号Ｏｕｔを出力する。   As described above, in the power-on reset circuit of this embodiment, the start-up time adjusting unit 2a, the comparison voltage generating unit 3a, the comparator 4, the constant current source 5, and the Nch MOS transistor NT5 are provided. When the power supply voltage starts up and rises from 0V, the start-up time adjusting unit 2a supplies a voltage that follows the power supply voltage to the comparison voltage generating unit 3 so that the input voltage Vin and the reference voltage Vref input to the comparator 4 are supplied. Adjust the comparison start time. When the power supply voltage becomes equal to or lower than the constant current circuit stable operation limit voltage, a bias start signal is input to raise the voltage at the node N1 above the low potential side power supply Vss voltage which is the ground voltage. The comparison voltage generator 3 generates a resistance-divided voltage in response to the rise or change of the power supply voltage. The comparator 4 receives the input voltage Vin and the reference voltage Vref, and outputs an output signal Out that has been compared and amplified.

このため、電源電圧の立ち上がりが早く、電源投入時に基準電圧発生回路から出力される基準電圧が安定するまで時間がかかる場合でも、リセットパルスを安定して出力することができる。また、電源電圧が定電流回路安定動作限界電圧以下になる電源電圧の立ち下がりの場合でもリセットパルスを安定して出力することができる。したがって、電源電圧の立ち上がりや立ち下がり速度に依存せずに安定したリセットパルスがコンパレータ４から出力される。また、基準電圧の安定化時間を早めるために、基準電圧発生回路に供給する電流を増やす必要がないので、低消費電力化が要求されるマイクロコンピュータ等の半導体集積回路（ＩＣ又はＬＳＩ）に適用できる。   Therefore, the reset pulse can be stably output even when the power supply voltage rises quickly and it takes time until the reference voltage output from the reference voltage generation circuit is stabilized when the power is turned on. Further, the reset pulse can be stably output even when the power supply voltage falls when the power supply voltage falls below the constant current circuit stable operation limit voltage. Therefore, a stable reset pulse is output from the comparator 4 without depending on the rising or falling speed of the power supply voltage. Also, since it is not necessary to increase the current supplied to the reference voltage generation circuit in order to accelerate the stabilization time of the reference voltage, it is applied to a semiconductor integrated circuit (IC or LSI) such as a microcomputer that requires low power consumption. it can.

本実施例では、スタートアップ回路８と定電流回路９から構成される定電流生成部６、及び基準電圧生成部７をパワーオンリセット回路１ａの外部に設けているが、定電流生成部６及び基準電圧生成部７をパワーオンリセット回路１ａ内部に設けてもよい。   In the present embodiment, the constant current generating unit 6 and the reference voltage generating unit 7 constituted by the start-up circuit 8 and the constant current circuit 9 are provided outside the power-on reset circuit 1a. The voltage generator 7 may be provided inside the power-on reset circuit 1a.

次に、本発明の実施例３に係るパワーオンリセット回路について、図面を参照して説明する。図６はパワーオンリセット回路を示す回路図である。本実施例では、パワーオンリセット回路にシュミットインバータを設け、電源電圧の立ち上がり時の低電圧からリセットパルスの出力を可能としている。   Next, a power-on reset circuit according to Embodiment 3 of the present invention will be described with reference to the drawings. FIG. 6 is a circuit diagram showing a power-on reset circuit. In this embodiment, a Schmitt inverter is provided in the power-on reset circuit so that a reset pulse can be output from a low voltage when the power supply voltage rises.

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。   In the following, the same components as those in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted, and only different portions are described.

図６に示すように、パワーオンリセット回路１ｂには、起動時間調整部２ａ、比較電圧発生部３ａ、コンパレータ４、定電流源５、Ｎｃｈ ＭＯＳトランジスタＮＴ５、シュミットインバータ１１、及び２入力ＯＲ回路１２が設けられている。   As shown in FIG. 6, the power-on reset circuit 1b includes a startup time adjustment unit 2a, a comparison voltage generation unit 3a, a comparator 4, a constant current source 5, an Nch MOS transistor NT5, a Schmitt inverter 11, and a 2-input OR circuit 12. Is provided.

シュミットインバータ１１は、ノードＮ１の信号を入力し、ヒステリシスな出力信号をノードＮ２０から出力する。ここで、ヒステリシスな出力信号とは、入力電圧であるノードＮ１の信号が変化した場合、０Ｖから上昇して入力電圧が“Ｈｉｇｈ”レベル（出力電圧であるノードＮ２０の信号が“Ｌｏｗ”レベル）とみなす電圧と、“Ｈｉｇｈ”から降下して入力電圧が“Ｌｏｗ”レベル（出力電圧であるノードＮ２０の信号が“Ｈｉｇｈ”レベル）とみなす電圧とが異なることをいう。   The Schmitt inverter 11 receives the signal of the node N1 and outputs a hysteresis output signal from the node N20. Here, the hysteresis output signal means that when the signal at the node N1 that is the input voltage changes, the input voltage rises from 0V and the input voltage is at the “High” level (the signal at the node N20 that is the output voltage is at the “Low” level). And the voltage that drops from “High” and the input voltage is regarded as “Low” level (the signal at the node N20 as the output voltage is “High” level) are different.

２入力ＯＲ回路１２は、コンパレータ４のノードＮ３から出力される出力信号Ｏｕｔとシュミットインバータ１１のノードＮ２０から出力される信号を入力し、論理演算した信号を出力信号Ｏｕｔｏｒとして出力する。   The 2-input OR circuit 12 receives the output signal Out output from the node N3 of the comparator 4 and the signal output from the node N20 of the Schmitt inverter 11, and outputs a logically operated signal as the output signal Outor.

次に、パワーオンリセット回路の動作について、図面を参照して説明する。図７はパワーオンリセット回路の動作を示すタイミングチャートである。   Next, the operation of the power-on reset circuit will be described with reference to the drawings. FIG. 7 is a timing chart showing the operation of the power-on reset circuit.

図７に示すように、まず、電源電圧が０Ｖから立ち上がるとき、起動時間調整部２ａに設けられているコンデンサＣ１の容量により、ノードＮ１の電圧は電源電圧に追従して上昇する。電源電圧が比較的低電圧の時、シュミットインバータ１１が動作を開始し、時間ｔａで出力側のノードＮ２０の信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、２入力ＯＲ回路１２の出力信号Ｏｕｔｏｒが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する。このため、時間ｔａ以降パワーオンリセット回路１ｂからリセットパルスが出力される。なお、Ｐｃｈ ＭＯＳトランジスタＰＴ１のゲート・ソース間電圧（Ｖｇｓ）は閾値電圧（Ｖｔｈ）以下であるからＰｃｈ ＭＯＳトランジスタＰＴ１は“ＯＦＦ”している。このため、コンパレータ４の（−）に入力される入力電圧Ｖｉｎは接地電圧である低電位側電源Ｖｓｓ電圧である。   As shown in FIG. 7, when the power supply voltage rises from 0V, the voltage at the node N1 rises following the power supply voltage due to the capacitance of the capacitor C1 provided in the start-up time adjusting unit 2a. When the power supply voltage is relatively low, the Schmitt inverter 11 starts to operate, and at time ta, the signal at the node N20 on the output side changes from “Low” level to “High” level, and the output of the 2-input OR circuit 12 The signal Outor changes from “Low” level to “High” level. For this reason, the reset pulse is output from the power-on reset circuit 1b after the time ta. Since the gate-source voltage (Vgs) of the Pch MOS transistor PT1 is equal to or lower than the threshold voltage (Vth), the Pch MOS transistor PT1 is “OFF”. Therefore, the input voltage Vin input to (−) of the comparator 4 is the low potential side power supply Vss voltage that is the ground voltage.

次に、電源電圧の立ち上がりが比較的早いので、基準電圧生成部から出力される基準電圧Ｖｒｅｆは、電源電圧の立ち上がりより遅延して立ち上がり、時間ｔ１以降で一定な電圧となる。また、定電流源５は、定電流生成部にもとづいて生成され、電源電圧がある程度の電圧値になってからバイアス電流Ｉｂを出力し始める。コンパレータ４は、バイアス電流Ｉｂの供給により動作を開始する（時間ｔ１から）。時間ｔ１では基準電圧Ｖｒｅｆ＞入力電圧Ｖｉｎであるから、コンパレータ４から出力される出力信号Ｏｕｔは、“Ｈｉｇｈ”レベルとなり、シュミットインバータ１１の出力側のノードＮ２０の信号が“Ｈｉｇｈ”レベルであるから、２入力ＯＲ回路１２の出力信号Ｏｕｔｏｒは“Ｈｉｇｈ”レベルを維持する。２入力ＯＲ回路１２の出力信号Ｏｕｔｏｒが“Ｈｉｇｈ”レベルなのでパワーオンリセット回路１ｂからリセットパルスが出力し続ける。   Next, since the rise of the power supply voltage is relatively fast, the reference voltage Vref output from the reference voltage generator rises with a delay from the rise of the power supply voltage, and becomes a constant voltage after time t1. The constant current source 5 is generated based on the constant current generator, and starts to output the bias current Ib after the power supply voltage reaches a certain voltage value. The comparator 4 starts operation by supplying the bias current Ib (from time t1). Since the reference voltage Vref> the input voltage Vin at time t1, the output signal Out output from the comparator 4 is at “High” level, and the signal at the node N20 on the output side of the Schmitt inverter 11 is at “High” level. The output signal Outor of the 2-input OR circuit 12 maintains the “High” level. Since the output signal Outor of the 2-input OR circuit 12 is at “High” level, the reset pulse continues to be output from the power-on reset circuit 1b.

続いて、Ｎｃｈ ＭＯＳトランジスタＮＴ１は、定電流源５の動作に合わせてバイアス電圧Ｖｂがゲートに供給され、コンパレータ４と同様に動作を開始する。このとき、電源電圧は上昇途中なので、ノードＮ１の電圧変化は、コンデンサＣ１によるカップリング効果とＮｃｈ ＭＯＳトランジスタＮＴ１に流れる電流による電圧降下の関係により決まり、穏やかに変化する。電源電圧とノードＮ１の電圧差が大きくなり、Ｐｃｈ ＭＯＳトランジスタＰＴ１のゲート・ソース間電圧（Ｖｇｓ）が閾値電圧（Ｖｔｈ）よりも大きくなったとき、Ｐｃｈ ＭＯＳトランジスタＰＴ１が“ＯＮ”する。Ｐｃｈ ＭＯＳトランジスタＰＴ１が“ＯＮ”すると、入力電圧Ｖｉｎが接地電圧である低電位側電源Ｖｓｓ電圧から上昇し始める。   Subsequently, the bias voltage Vb is supplied to the gate of the Nch MOS transistor NT1 in accordance with the operation of the constant current source 5, and the operation starts in the same manner as the comparator 4. At this time, since the power supply voltage is rising, the voltage change at the node N1 is determined by the relationship between the coupling effect due to the capacitor C1 and the voltage drop due to the current flowing through the Nch MOS transistor NT1, and changes gently. When the voltage difference between the power supply voltage and the node N1 increases and the gate-source voltage (Vgs) of the Pch MOS transistor PT1 becomes larger than the threshold voltage (Vth), the Pch MOS transistor PT1 is turned “ON”. When the Pch MOS transistor PT1 is “ON”, the input voltage Vin starts to rise from the low potential side power supply Vss voltage which is the ground voltage.

そして、電源電圧と共にＮ１の電圧レベルがある程度上昇した時間ｔｂで、シュミットインバータ１１の出力側のノードＮ２０の信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。シュミットインバータ１１の出力側のノードＮ２０の信号が“Ｌｏｗ”レベルで、コンパレータ４から出力される出力信号Ｏｕｔは“Ｈｉｇｈ”レベルを維持しているから、２入力ＯＲ回路１２の出力信号Ｏｕｔｏｒが“Ｈｉｇｈ”レベルでありパワーオンリセット回路１ｂからリセットパルスが出力し続ける。   Then, at time tb when the voltage level of N1 rises to some extent together with the power supply voltage, the signal at the output side node N20 of the Schmitt inverter 11 changes from “High” level to “Low” level. Since the signal at the node N20 on the output side of the Schmitt inverter 11 is at the “Low” level and the output signal Out output from the comparator 4 is maintained at the “High” level, the output signal Outor of the 2-input OR circuit 12 is “ At the “High” level, the reset pulse continues to be output from the power-on reset circuit 1b.

次に、時間ｔ２になると、基準電圧Ｖｒｅｆ＜入力電圧Ｖｉｎになるから、コンパレータ４から出力される出力信号Ｏｕｔは、“Ｌｏｗ”レベルとなる。シュミットインバータ１１の出力側のノードＮ２０の信号が“Ｌｏｗ”レベルで、コンパレータ４から出力される出力信号Ｏｕｔは“Ｌｏｗ”であるから、２入力ＯＲ回路１２の出力信号Ｏｕｔｏｒが“Ｌｏｗ”レベルとなりパワーオンリセット回路１ｂからリセットパルスの出力が停止される。この結果、時間ｔａと時間ｔ２の間の期間がリセットパルス出力期間（Ｔ３）となる。   Next, at time t2, since the reference voltage Vref <the input voltage Vin, the output signal Out output from the comparator 4 is at the “Low” level. Since the signal of the node N20 on the output side of the Schmitt inverter 11 is “Low” level and the output signal Out output from the comparator 4 is “Low”, the output signal Out of the 2-input OR circuit 12 becomes “Low” level. The reset pulse output from the power-on reset circuit 1b is stopped. As a result, the period between time ta and time t2 becomes the reset pulse output period (T3).

上述したように、本実施例のパワーオンリセット回路では、起動時間調整部２ａ、比較電圧発生部３ａ、コンパレータ４、定電流源５、Ｎｃｈ ＭＯＳトランジスタＮＴ５、シュミットインバータ１１、及び２入力ＯＲ回路１２が設けられている。起動時間調整部２ａは、電源電圧が起動し、０Ｖから上昇するときに、電源電圧に追随した電圧を比較電圧発生部３に供給して、コンパレータ４に入力される入力電圧Ｖｉｎと基準電圧Ｖｒｅｆの比較開始時間を調整する。また、電源電圧が定電流回路安定動作限界電圧以下になるとバイアススタート信号を入力して、ノードＮ１の電圧を接地電圧である低電位側電源Ｖｓｓ電圧よりも上昇させる。比較電圧発生部３は、電源電圧の立ち上がり或いは変化に対応して、抵抗分割された電圧を発生する。コンパレータ４は入力電圧Ｖｉｎと基準電圧Ｖｒｅｆを入力し、比較増幅した出力信号Ｏｕｔを出力する。シュミットインバータ１１は、起動時間調整部２ａのノードＮ１の信号を入力し、ヒステリシスな信号を出力する。２入力ＯＲ回路１２は、コンパレータ４の出力信号Ｏｕｔとシュミットインバータ１１の出力信号を入力し、論理演算した信号をパワーオンリセット回路１ｂの出力信号として出力する。   As described above, in the power-on reset circuit of this embodiment, the start-up time adjustment unit 2a, the comparison voltage generation unit 3a, the comparator 4, the constant current source 5, the Nch MOS transistor NT5, the Schmitt inverter 11, and the 2-input OR circuit 12 Is provided. When the power supply voltage starts up and rises from 0V, the start-up time adjusting unit 2a supplies a voltage that follows the power supply voltage to the comparison voltage generating unit 3 so that the input voltage Vin and the reference voltage Vref input to the comparator 4 are supplied. Adjust the comparison start time. When the power supply voltage becomes equal to or lower than the constant current circuit stable operation limit voltage, a bias start signal is input to raise the voltage at the node N1 above the low-potential-side power supply Vss voltage that is the ground voltage. The comparison voltage generator 3 generates a resistance-divided voltage in response to the rise or change of the power supply voltage. The comparator 4 receives the input voltage Vin and the reference voltage Vref, and outputs an output signal Out that has been compared and amplified. The Schmitt inverter 11 inputs the signal of the node N1 of the activation time adjustment unit 2a and outputs a hysteresis signal. The 2-input OR circuit 12 inputs the output signal Out of the comparator 4 and the output signal of the Schmitt inverter 11, and outputs a logically operated signal as an output signal of the power-on reset circuit 1b.

このため、電源電圧の立ち上がりの比較的低電圧のとき、シミットインバータ１１から“Ｈｉｇｈ”レベルの信号が出力され、リセットパルスが出力される。   For this reason, when the power supply voltage rises at a relatively low voltage, a “High” level signal is output from the smit inverter 11, and a reset pulse is output.

したがって、実施例１よりも電源電圧が低いときから、電源電圧の立ち上がりや立ち下がり速度に依存せずに安定したリセットパルスが出力される。また、基準電圧の安定化時間を早めるために、基準電圧発生回路に供給する電流を増やす必要がないので、低消費電力化が要求されるマイクロコンピュータ等の半導体集積回路（ＩＣ又はＬＳＩ）に適用できる。   Therefore, since the power supply voltage is lower than that in the first embodiment, a stable reset pulse is output without depending on the rising or falling speed of the power supply voltage. Also, since it is not necessary to increase the current supplied to the reference voltage generation circuit in order to accelerate the stabilization time of the reference voltage, it is applied to a semiconductor integrated circuit (IC or LSI) such as a microcomputer that requires low power consumption. it can.

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。   The present invention is not limited to the above-described embodiments, and various modifications may be made without departing from the spirit of the invention.

例えば、実施例では、パワーオンリセット回路、定電流生成部、基準電圧生成部をＣＭＯＳ構成にしているが、ＢｉＣＭＯＳ或いはバイポーラトランジスタで回路を構成してもよい。また、パワーオンリセット回路や基準電圧生成部に反転方コンパレータ（反転比較器）を用いているが、非反転型コンパレータを用いてもよい。   For example, in the embodiment, the power-on reset circuit, the constant current generation unit, and the reference voltage generation unit have a CMOS configuration, but the circuit may be configured by BiCMOS or a bipolar transistor. Further, although an inverting comparator (inverting comparator) is used for the power-on reset circuit and the reference voltage generation unit, a non-inverting comparator may be used.

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 電源投入時の動作を早めるバイアススタート信号が入力されると接地電圧よりも高い電圧信号を出力し、前記電源電圧が立ち上がるときに、前記電源電圧に追随する電圧信号を出力し、前記電源電圧が所定の電圧以上になってからは、徐々に降圧され所定時間後に前記接地電圧になる電圧信号を出力する起動時間調整部と、前記起動時間調整部から出力される電圧信号にもとづいて、所定の比率で分割された前記電源電圧を入力電圧として出力する比較電圧発生部と、基準電圧と前記入力電圧を入力し、比較増幅するコンパレータと、前記起動時間調整部から出力される電圧信号を入力し、前記電圧信号の立ち上がりと立ち下がりのときの信号反転が異なるヒステリシス特性を有するシュミットインバータと、前記コンパレータから出力される出力信号と前記シュミットインバータから出力される出力信号を入力し、論理演算して前記コンパレータから出力される出力信号と前記シュミットインバータから出力される出力信号のいずれかが“Ｈｉｇｈ”レベルのときにリセットパルス信号を出力し、前記コンパレータから出力される出力信号と前記シュミットインバータから出力される出力信号がともに“Ｌｏｗ”レベルのときにリセットパルス信号の出力を停止する２入力ＯＲ回路とを具備するパワーオンリセット回路。 The present invention can be configured as described in the following supplementary notes.
(Supplementary note 1) When a bias start signal for accelerating the operation at power-on is input, a voltage signal higher than the ground voltage is output, and when the power supply voltage rises, a voltage signal that follows the power supply voltage is output, After the power supply voltage becomes equal to or higher than a predetermined voltage, the start time adjustment unit outputs a voltage signal that is gradually stepped down and becomes the ground voltage after a predetermined time, and a voltage signal output from the start time adjustment unit. A comparison voltage generator for outputting the power supply voltage divided at a predetermined ratio as an input voltage, a comparator for inputting a reference voltage and the input voltage for comparison amplification, and a voltage output from the start-up time adjustment unit A Schmitt inverter having a hysteresis characteristic in which signal inversion at the time of rising and falling of the voltage signal is different, and the comparator The output signal output from the Schmitt inverter and the output signal output from the Schmitt inverter are input, and the logical operation is performed and either the output signal output from the comparator or the output signal output from the Schmitt inverter is “High” level. A two-input OR circuit that outputs a reset pulse signal at the time of stopping the reset pulse signal when the output signal output from the comparator and the output signal output from the Schmitt inverter are both at the “Low” level; A power-on reset circuit comprising:

本発明の実施例１に係るパワーオンリセット回路を示す回路図。1 is a circuit diagram showing a power-on reset circuit according to Embodiment 1 of the present invention. 本発明の実施例１に係るパワーオンリセット回路の動作を示すタイミングチャート。3 is a timing chart showing the operation of the power-on reset circuit according to the first embodiment of the present invention. 本発明の実施例２に係るパワーオンリセット回路を示す回路図。The circuit diagram which shows the power-on reset circuit which concerns on Example 2 of this invention. 本発明の実施例２に係る定電流生成部及び基準電圧生成部を示す回路図。The circuit diagram which shows the constant current production | generation part and reference voltage production | generation part which concern on Example 2 of this invention. 本発明の実施例２に係るパワーオンリセット回路の動作を示すタイミングチャート。9 is a timing chart showing the operation of the power-on reset circuit according to the second embodiment of the present invention. 本発明の実施例３に係るパワーオンリセット回路を示す回路図。FIG. 6 is a circuit diagram showing a power-on reset circuit according to Embodiment 3 of the present invention. 本発明の実施例３に係るパワーオンリセット回路の動作を示すタイミングチャート。9 is a timing chart showing an operation of a power-on reset circuit according to Embodiment 3 of the present invention.

符号の説明Explanation of symbols

１、１ａ、１ｂ パワーオンリセット回路
２、２ａ 起動時間調整部
３、３ａ 比較電圧発生部
４、１０ コンパレータ
５ 定電流源
６ 定電流生成部
７ 基準電圧生成部
８ スタートアップ回路
９ 定電流回路
１１ シュミットインバータ
１２ ２入力ＯＲ回路
Ｃ１、Ｃ２ コンデンサ
Ｄ１、Ｄ２ ダイオード
Ｉｂ バイアス電流
ＩＢＳ バイアススタート信号
Ｎ１〜５、Ｎ１１〜２０ ノード
ＮＴ１〜５、ＮＴ１１〜１６ Ｎｃｈ ＭＯＳトランジスタ
Ｏｕｔ、Ｏｕｔｏｒ 出力信号
ＰＴ１、ＰＴ２、ＰＴ１１〜１５ Ｐｃｈ ＭＯＳトランジスタ
Ｒ１〜５、Ｒ１１〜１４ 抵抗
Ｖｂ バイアス電圧
Ｖｄｄ 高電位側電源
Ｖｉｎ 入力電圧
Ｖｒｅｆ 基準電圧
Ｖｓｓ 低電位側電源 DESCRIPTION OF SYMBOLS 1, 1a, 1b Power-on reset circuit 2, 2a Startup time adjustment part 3, 3a Comparison voltage generation part 4, 10 Comparator 5 Constant current source 6 Constant current generation part 7 Reference voltage generation part 8 Startup circuit 9 Constant current circuit 11 Schmidt Inverter 12 Two-input OR circuit C1, C2 Capacitor D1, D2 Diode Ib Bias current IBS Bias start signal N1-5, N11-20 Node NT1-5, NT11-16 Nch MOS transistor Out, Outor output signals PT1, PT2, PT11 15 Pch MOS transistors R 1 to 5, R 11 to 14 Resistor Vb Bias voltage Vdd High potential side power source Vin Input voltage Vref Reference voltage Vss Low potential side power source

Claims (5)

電源電圧が立ち上がるときに、前記電源電圧に追随する電圧信号を出力し、前記電源電圧が所定の電圧以上になってからは、徐々に降圧され所定時間後に接地電圧になる電圧信号を出力する起動時間調整部と、
前記起動時間調整部から出力される電圧信号にもとづいて、所定の比率で分割された前記電源電圧を入力電圧として出力する比較電圧発生部と、
基準電圧と前記入力電圧を入力し、比較増幅して前記基準電圧が前記入力電圧よりも大きい場合にリセットパルス信号を出力し、前記基準電圧が前記入力電圧よりも小さい場合にリセットパルス信号の出力を停止する比較増幅手段と、
を具備することを特徴とするパワーオンリセット回路。 When the power supply voltage rises, a voltage signal that follows the power supply voltage is output, and after the power supply voltage becomes equal to or higher than a predetermined voltage, a voltage signal that is gradually reduced and becomes a ground voltage after a predetermined time is output. A time adjustment unit;
Based on the voltage signal output from the start-up time adjustment unit, a comparison voltage generation unit that outputs the power supply voltage divided at a predetermined ratio as an input voltage;
Input a reference voltage and the input voltage, compare and amplify to output a reset pulse signal when the reference voltage is larger than the input voltage, and output a reset pulse signal when the reference voltage is smaller than the input voltage A comparison amplification means for stopping
A power-on reset circuit comprising: 電源投入時の動作を早めるバイアススタート信号が入力されると接地電圧よりも高い電圧信号を出力し、前記電源電圧が立ち上がるときに、前記電源電圧に追随する電圧信号を出力し、前記電源電圧が所定の電圧以上になってからは、徐々に降圧され所定時間後に前記接地電圧になる電圧信号を出力する起動時間調整部と、
前記起動時間調整部から出力される電圧信号にもとづいて、所定の比率で分割された前記電源電圧を入力電圧として出力する比較電圧発生部と、
基準電圧と前記入力電圧を入力し、比較増幅して前記基準電圧が前記入力電圧よりも大きい場合にリセットパルス信号を出力し、前記基準電圧が前記入力電圧よりも小さい場合にリセットパルス信号の出力を停止する比較増幅手段と、
を具備することを特徴とするパワーオンリセット回路。 When a bias start signal that accelerates the operation at power-on is input, a voltage signal higher than the ground voltage is output, and when the power supply voltage rises, a voltage signal that follows the power supply voltage is output. A starting time adjusting unit that outputs a voltage signal that is gradually stepped down and becomes the ground voltage after a predetermined time after becoming a predetermined voltage or higher;
Based on the voltage signal output from the start-up time adjustment unit, a comparison voltage generation unit that outputs the power supply voltage divided at a predetermined ratio as an input voltage;
Input a reference voltage and the input voltage, compare and amplify to output a reset pulse signal when the reference voltage is larger than the input voltage, and output a reset pulse signal when the reference voltage is smaller than the input voltage A comparison amplification means for stopping
A power-on reset circuit comprising: 電源投入時の動作を早めるバイアススタート信号が入力されると接地電圧よりも高い電圧信号を出力し、前記電源電圧が立ち上がるときに、前記電源電圧に追随する電圧信号を出力し、前記電源電圧が所定の電圧以上になってからは、徐々に降圧され所定時間後に前記接地電圧になる電圧信号を出力する起動時間調整部と、
前記起動時間調整部から出力される電圧信号にもとづいて、所定の比率で分割された前記電源電圧を入力電圧として出力する比較電圧発生部と、
基準電圧と前記入力電圧を入力し、比較増幅する比較増幅手段と、
前記起動時間調整部から出力される電圧信号を入力し、前記電圧信号の立ち上がりと立ち下がりのときの信号反転が異なるヒステリシス特性を有するシュミット回路と、
前記比較増幅手段から出力される出力信号と前記シュミット回路から出力される出力信号を入力し、論理演算して前記比較増幅手段から出力される出力信号と前記シュミット回路から出力される出力信号のいずれかが“Ｈｉｇｈ”レベルのときにリセットパルス信号を出力し、前記比較増幅手段から出力される出力信号と前記シュミット回路から出力される出力信号がともに“Ｌｏｗ”レベルのときにリセットパルス信号の出力を停止する論理演算手段と、
を具備することを特徴とするパワーオンリセット回路。 When a bias start signal that accelerates the operation at power-on is input, a voltage signal higher than the ground voltage is output, and when the power supply voltage rises, a voltage signal that follows the power supply voltage is output. A starting time adjusting unit that outputs a voltage signal that is gradually stepped down and becomes the ground voltage after a predetermined time after becoming a predetermined voltage or higher;
Based on the voltage signal output from the start-up time adjustment unit, a comparison voltage generation unit that outputs the power supply voltage divided at a predetermined ratio as an input voltage;
A comparison amplification means for inputting a reference voltage and the input voltage and performing comparison amplification;
A Schmitt circuit having a hysteresis characteristic that receives a voltage signal output from the start-up time adjustment unit and has different signal inversion when the voltage signal rises and falls;
The output signal output from the comparison amplification means and the output signal output from the Schmitt circuit are input, and the output signal output from the comparison amplification means and the output signal output from the Schmitt circuit are logically calculated. A reset pulse signal is output when the signal is at “High” level, and a reset pulse signal is output when both the output signal output from the comparison amplification means and the output signal output from the Schmitt circuit are at “Low” level. Logical operation means for stopping
A power-on reset circuit comprising: 前記比較増幅手段は、（＋）側に前記基準電圧を入力し、（−）側に前記入力電圧を入力するコンパレータであることを特徴とする請求項１乃至３のいずれか１項に記載のパワーオンリセット回路。   4. The comparator according to claim 1, wherein the comparison amplification unit is a comparator that inputs the reference voltage to a (+) side and inputs the input voltage to a (−) side. 5. Power-on reset circuit. 電源電圧の立ち上がりとともに電流を出力し始め、前記電源電圧が所定値以上になると一定な電流を出力する定電流回路と、
前記定電流回路から出力される信号を入力し、前記定電流回路が安定動作限界以下になったときに、バイアススタート信号を出力するスタートアップ回路と、
前記定電流回路から出力される信号にもとづいて動作し、基準電圧を生成する基準電圧生成部と、
電源投入時の動作を早めるバイアススタート信号が入力されると接地電圧よりも高い電圧信号を出力し、前記電源電圧が立ち上がるときに、前記電源電圧に追随する電圧信号を出力し、前記電源電圧が所定の電圧以上になってからは、徐々に降圧され所定時間後に前記接地電圧になる電圧信号を出力する起動時間調整部と、
起動時間調整部から出力される電圧信号にもとづいて、所定の比率で分割された前記電源電圧を入力電圧として出力する比較電圧発生部と、
前記基準電圧と前記入力電圧を入力し、比較増幅して前記基準電圧が前記入力電圧よりも大きい場合にリセットパルス信号を出力し、前記基準電圧が前記入力電圧よりも小さい場合にリセットパルス信号の出力を停止する比較増幅手段と、
を具備することを特徴とするパワーオンリセット回路。 A constant current circuit that starts outputting current as the power supply voltage rises and outputs a constant current when the power supply voltage exceeds a predetermined value;
A signal input from the constant current circuit is input, and when the constant current circuit falls below the stable operation limit, a startup circuit that outputs a bias start signal;
A reference voltage generator that operates based on a signal output from the constant current circuit and generates a reference voltage;
When a bias start signal that accelerates the operation at power-on is input, a voltage signal higher than the ground voltage is output, and when the power supply voltage rises, a voltage signal that follows the power supply voltage is output. A starting time adjusting unit that outputs a voltage signal that is gradually stepped down and becomes the ground voltage after a predetermined time after becoming a predetermined voltage or higher;
Based on the voltage signal output from the start time adjustment unit, a comparison voltage generation unit that outputs the power supply voltage divided at a predetermined ratio as an input voltage;
The reference voltage and the input voltage are input, compared and amplified to output a reset pulse signal when the reference voltage is larger than the input voltage, and when the reference voltage is smaller than the input voltage, the reset pulse signal Comparative amplification means for stopping output;
A power-on reset circuit comprising:
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* Cited by examiner, † Cited by third party
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CN105425887A (en) * 2015-12-30 2016-03-23 广西师范大学 Correctable low-power consumption voltage reference source with power-on reset function
CN116346103A (en) * 2023-05-23 2023-06-27 成都市易冲半导体有限公司 Reset circuit for detecting power supply signal and circuit reset system

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8766679B1 (en) 2012-12-18 2014-07-01 Samsung Electro-Mechanics Co., Ltd. Power on reset (POR) circuit
CN105425887A (en) * 2015-12-30 2016-03-23 广西师范大学 Correctable low-power consumption voltage reference source with power-on reset function
CN116346103A (en) * 2023-05-23 2023-06-27 成都市易冲半导体有限公司 Reset circuit for detecting power supply signal and circuit reset system
CN116346103B (en) * 2023-05-23 2023-07-25 成都市易冲半导体有限公司 Reset circuit for detecting power supply signal and circuit reset system

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