JP2007227777A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】従来の半導体装置では、キャパシタの誘電膜用の絶縁膜の膜厚が、増速酸化し、所望の膜厚になり難いという問題があった。
【解決手段】本発明の半導体装置では、キャパシタ３の形成領域において、キャパシタの下部電極用のＮ型の拡散層４０上には、キャパシタ３の誘電膜用のシリコン酸化膜４１が形成されている。シリコン酸化膜４１上には、キャパシタ３の上部電極用のポリシリコン膜４２、４３が形成されている。そして、ポリシリコン膜４２の膜厚は、イオン注入の際に、不純物が通過できる膜厚である。この構造により、シリコン酸化膜４１の膜厚が所望の範囲となり、キャパシタ３の容量値は精度よく形成される。
【選択図】図１

Description

本発明は、キャパシタの容量値を安定させることを目的とする半導体装置及びその製造方法に関する。

従来の半導体装置の製造方法の一実施例として、下記のキャパシタが知られている。Ｐ型の半導体基板を準備し、半導体基板上の所望の領域にレジスト膜を形成する。レジスト膜をマスクとして用い、半導体基板に下部電極用のＮ型の拡散層をイオン注入法により形成する。そして、Ｎ型の拡散層上に絶縁膜を形成した後、絶縁膜上に上部電極用のポリシリコン膜とタングステンシリサイド（ＷＳｉ）膜を形成する。このとき、下部電極用のＮ型の拡散層は、専用の拡散工程または他の半導体素子（例えば、バイポーラトランジスタのエミッタ領域用の拡散層）との共用工程で形成される。また、キャパシタの絶縁膜は、ＭＯＳトランジスタのゲート酸化膜と共用工程で形成される。更に、上部電極用のポリシリコン膜とタングステンシリサイド膜は、ＭＯＳトランジスタのゲート電極と共用工程で形成される。（例えば、特許文献１参照。）。
特開平１０−９３０１８号公報（第５−６頁、第１−３図）

従来の半導体装置では、キャパシタの誘電膜として用いられる絶縁膜は、キャパシタの下部電極として用いられるＮ型の拡散層が形成された後に、Ｎ型の拡散層上に形成されている。そして、キャパシタの絶縁膜は、例えば、Ｎ型不純物として用いられたリン（Ｐ）により増速酸化されてしまう。この構造により、キャパシタの絶縁膜の膜厚が厚くなり、キャパシタの容量値が低減するという問題がある。

また、従来の半導体装置の製造方法では、キャパシタの下部電極用のＮ型の拡散層を形成した後に、Ｎ型の拡散層上面にキャパシタの絶縁膜を形成する。この製造方法により、キャパシタの絶縁膜は、例えば、Ｎ型不純物として用いられたリン（Ｐ）により増速酸化し、キャパシタの絶縁膜の膜厚を所望の範囲に形成し難いという問題がある。

特に、上述したように、同一基板上に形成されるバイポーラトランジスタのエミッタ領域用の拡散層とキャパシタの下部電極用のＮ型の拡散層とを共用工程により形成する場合には、Ｎ型の拡散層は高不純物濃度となり、上記増速酸化が顕著となるという問題がある。その結果、キャパシタの絶縁膜の膜厚が厚くなり、キャパシタの容量値が低減するという問題がある。

また、従来の半導体装置の製造方法では、キャパシタの下部電極用のＮ型の拡散層を形成した後に、Ｎ型の拡散層上面にキャパシタの絶縁膜を形成する。このとき、キャパシタのＮ型の拡散層を専用工程で形成し、低不純物濃度とする場合、キャパシタの絶縁膜の増速酸化を低減させることができる。しかしながら、キャパシタのＮ型の拡散層が低不純物濃度のため、空乏層が広がり易く、キャパシタの容量値が印加電圧により大きく変動してしまうという問題がある。更に、下部電極用のＮ型の拡散層を専用工程で形成する場合、マスク枚数が増加する等、製造コストが増大するという問題がある。

上述した各事情に鑑みて成されたものであり、本発明の半導体装置は、半導体層と、前記半導体層表面から形成され、キャパシタの下部電極として用いられる拡散層と、前記半導体層上に形成され、キャパシタの誘電膜として用いられる絶縁膜と、前記絶縁膜上に形成され、キャパシタの上部電極として用いられるシリコン膜とを有し、前記シリコン膜の膜厚は、前記拡散層を形成する際の不純物が、前記シリコン膜を通過し、前記シリコン膜下方の前記半導体層にイオン注入される膜厚であることを特徴とする。従って、本発明では、キャパシタの誘電膜用の絶縁膜が所望の膜厚となり、キャパシタの容量値が安定する。

また、本発明の半導体装置は、前記シリコン膜は、前記絶縁膜上に形成される第１のシリコン膜と、前記第１のシリコン膜上に形成される第２のシリコン膜とから成り、前記第１のシリコン膜の膜厚は、前記拡散層を形成する際の不純物が、前記第１のシリコン膜を通過し、前記第１のシリコン膜下方の前記半導体層にイオン注入される膜厚であることを特徴とする。従って、本発明では、キャパシタの誘電膜として用いられる絶縁膜が、増速酸化することを防止できる。

また、本発明の半導体装置は、前記第１のシリコン膜の膜厚が、１０Å〜５００Åであることを特徴とする。従って、本発明では、キャパシタの下部電極として用いられる拡散層を形成する不純物が、第１のシリコン膜を通過することができる。

また、本発明の半導体装置の製造方法は、半導体層上にキャパシタの誘電膜として用いる絶縁膜を形成し、前記絶縁膜上にキャパシタの上部電極として用いる第１のシリコン膜を形成する工程と、前記第１のシリコン膜上から前記半導体層にイオン注入法により不純物を注入した後熱拡散し、前記第１のシリコン膜下方にキャパシタの下部電極として用いる拡散層を形成する工程と、前記第１のシリコン膜上に第２のシリコン膜を形成し、前記上部電極を形成する工程とを有することを特徴とする。従って、本発明では、キャパシタの誘電膜として用いる絶縁膜が増速酸化することを抑止できる。また、イオン注入時にキャパシタ用の絶縁膜が第１のシリコン膜により被覆されるため、絶縁膜の膜質劣化を防止できる。

また、本発明の半導体装置の製造方法は、前記第１及び第２のシリコン膜を形成する工程は、前記半導体層に形成されるＭＯＳトランジスタのゲート電極を形成する工程と共用工程であることを特徴とする。従って、本発明では、キャパシタの誘電膜として用いる絶縁膜が増速酸化することを抑止しつつ、製造コストを低減することができる。

また、本発明の半導体装置の製造方法は、前記拡散層を形成する工程は、前記半導体層に形成されるＮＰＮトランジスタのエミッタ領域またはコレクタ領域を構成する拡散層を形成する工程と共用工程であることを特徴とする。従って、本発明では、キャパシタの誘電膜として用いる絶縁膜が増速酸化することを抑止しつつ、製造コストを低減することができる。

また、本発明の半導体装置の製造方法は、前記第１のシリコン膜は、１０Å〜５００Åとなる膜厚で形成することを特徴とする。従って、本発明では、第１のシリコン膜上からイオン注入法により、キャパシタの下部電極として用いる拡散層を形成することができる。

本発明では、キャパシタの上部電極が複数層のシリコン膜により形成されている。そして、キャパシタの誘電膜上のシリコン膜の膜厚は、イオン注入法により不純物が通過できる膜厚である。この構造により、キャパシタの誘電膜の膜厚は所望の膜厚となり、キャパシタの容量値は安定する。

また、本発明では、半導体層上にキャパシタの誘電膜及び上部電極のシリコン膜を形成した後に、キャパシタの下部電極の拡散層を形成する。この製造方法により、キャパシタの誘電膜として用いられる酸化膜が増速酸化することを抑止できる。

また、本発明では、誘電膜用の絶縁膜上にシリコン膜を被覆した状態で、シリコン膜上から不純物をイオン注入する。この製造方法より、絶縁膜の膜質劣化を防止できる。

また、本発明では、半導体基板上に形成される他の半導体素子を形成する工程と共用して、キャパシタを形成する。この製造方法により、キャパシタの誘電膜として用いられる酸化膜が増速酸化することを抑止しつつ、製造コストを低減することができる。

以下に、本発明の一実施の形態である半導体装置について、図１を参照し、詳細に説明する。図１は、本実施の形態における半導体装置を説明するための断面図である。

図１に示す如く、ＮＰＮトランジスタ１、Ｎチャネル型ＭＯＳトランジスタ２及びキャパシタ３とが、同一のＰ型の単結晶シリコン基板４上に形成されている。

先ず、ＮＰＮトランジスタ１は、主に、Ｐ型の単結晶シリコン基板４と、Ｎ型のエピタキシャル層５と、コレクタ領域として用いられるＮ型の埋込拡散層６と、コレクタ領域として用いられるＮ型の拡散層７と、ベース領域として用いられるＰ型の拡散層８と、エミッタ領域として用いられるＮ型の拡散層９とから構成されている。

Ｎ型のエピタキシャル層５は、Ｐ型の単結晶シリコン基板４上に形成されている。

Ｎ型の埋込拡散層６は、基板４とエピタキシャル層５とに渡り形成されている。

Ｎ型の拡散層７は、エピタキシャル層５に形成されている。Ｎ型の拡散層７は、コレクタ領域として用いられる。

Ｐ型の拡散層８は、エピタキシャル層５に形成されている。Ｐ型の拡散層８は、ベース領域として用いられる。

Ｎ型の拡散層９は、Ｐ型の拡散層８に形成されている。Ｎ型の拡散層９は、エミッタ領域として用いられる。

絶縁層１０が、エピタキシャル層５上面に形成されている。絶縁層１０は、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、絶縁層１０にコンタクトホール１１、１２、１３が形成されている。

コンタクトホール１１、１２、１３には、アルミ合金、例えば、Ａｌ−Ｓｉ膜１４が選択的に形成され、コレクタ電極１５、エミッタ電極１６及びベース電極１７が形成されている。

次に、Ｎチャネル型ＭＯＳトランジスタ２は、主に、Ｐ型の単結晶シリコン基板４と、Ｎ型のエピタキシャル層５と、Ｎ型の埋込拡散層１８と、バックゲート領域として用いられるＰ型の拡散層１９、２０と、ソース領域として用いられるＮ型の拡散層２１、２２、２３と、ドレイン領域として用いられるＮ型の拡散層２４、２５、２６、２７と、ゲート電極２８、２９とから構成されている。

Ｎ型のエピタキシャル層５は、Ｐ型の単結晶シリコン基板４上に形成されている。

Ｎ型の埋込拡散層１８は、基板４とエピタキシャル層５とに渡り、形成されている。

Ｐ型の拡散層１９が、エピタキシャル層５に形成されている。Ｐ型の拡散層１９には、その形成領域を重畳させるように、Ｐ型の拡散層２０が形成されている。そして、Ｐ型の拡散層１９は、バックゲート領域として用いられ、Ｐ型の拡散層２０は、バックゲート引き出し領域として用いられる。

Ｎ型の拡散層２１、２２、２３が、Ｐ型の拡散層１９に形成されている。Ｎ型の拡散層２１、２２、２３は、ソース領域として用いられる。Ｎ型の拡散層２２、２３とＰ型の拡散層２０とはソース電極３７に接続し、同電位となる。尚、Ｎ型の拡散層２２、２３は、Ｐ型の拡散層２０の周囲に一環状に形成されている場合でも良い。

Ｎ型の拡散層２４、２５、２６、２７が、エピタキシャル層５に形成されている。Ｎ型の拡散層２４、２５、２６、２７はドレイン領域として用いられる。そして、ゲート電極２８、２９下方に位置し、Ｎ型の拡散層２１とＮ型の拡散層２４、２５との間に位置するＰ型の拡散層１９は、チャネル領域として用いられる。尚、Ｎ型の拡散層２４と２５とは、一環状に形成されている場合でも、個別に形成されている場合でもよい。また、Ｎ型の拡散層２６と２７とは、同様に、一環状に形成されている場合でも、個別に形成されている場合でもよい。

ゲート電極２８、２９は、ゲート酸化膜３０上面に形成されている。ゲート電極２８、２９は、例えば、ポリシリコン膜３１、３２の２層構造により形成されている。そして、ポリシリコン膜３１は、その膜厚が、例えば、１０〜５００（Å）の範囲となるように形成されている。一方、ポリシリコン膜３２は、その膜厚が、例えば、５００〜５０００（Å）となるように形成されている。尚、ゲート電極２８と２９とは、一環状に形成されている場合でも、個別に形成されている場合でもよい。また、ゲート電極２８、２９は、ポリシリコン膜とタングステンシリサイド膜とにより所望の膜厚となるように形成されている場合でもよい。

絶縁層１０が、エピタキシャル層５上面に形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、絶縁層１０にコンタクトホール３３、３４、３５が形成されている。尚、コンタクトホール３３と３５とは、一環状に形成されている場合でも、個別に形成されている場合でもよい。

コンタクトホール３３、３４、３５には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜３６が選択的に形成され、ソース電極３７及びドレイン電極３８、３９が形成されている。尚、図１に示した断面では、ゲート電極２８、２９への配線層は図示していないが、その他の領域で配線層と接続している。また、尚、ドレイン電極３８と３９とは、一環状に形成されている場合でも、個別に形成されている場合でもよい。

次に、キャパシタ３は、主に、Ｐ型の単結晶シリコン基板４と、Ｎ型のエピタキシャル層５と、下部電極として用いられるＮ型の拡散層４０と、誘電膜として用いられるシリコン酸化膜４１と、上部電極として用いられるポリシリコン膜４２、４３とから構成されている。

Ｎ型のエピタキシャル層５は、Ｐ型の単結晶シリコン基板４上に形成されている。尚、本実施の形態での基板４及びエピタキシャル層５が本発明の「半導体層」に対応する。そして、本実施の形態では、基板４上に１層のエピタキシャル層５が形成されている場合を示すが、この場合に限定するものではない。例えば、本発明の「半導体層」としては、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。

Ｎ型の拡散層４０が、エピタキシャル層５に形成されている。Ｎ型の拡散層４０は、キャパシタ３の下部電極として用いられる。

シリコン酸化膜４１が、Ｎ型の拡散層４０が配置されているエピタキシャル層５上に形成されている。シリコン酸化膜４１は、キャパシタ３の誘電膜として用いられる。そして、シリコン酸化膜４１は、その膜厚が、例えば、５０〜２００（Å）の範囲となるように形成されている。尚、詳細は後述するが、シリコン酸化膜４１は、ゲート酸化膜３０と共用工程で形成され、シリコン酸化膜４１の膜厚は、ゲート酸化膜３０の膜厚と、実質、同一となる。

ポリシリコン膜４２、４３が、シリコン酸化膜４１上に２層構造により形成されている。ポリシリコン膜４２、４３は、キャパシタの上部電極として用いられる。ポリシリコン膜４２は、その膜厚が、例えば、１０〜５００（Å）の範囲となるように形成されている。一方、ポリシリコン膜４３は、その膜厚が、例えば、５００〜５０００（Å）となるように形成されている。尚、上部電極は、ポリシリコン膜とタングステンシリサイド膜とにより所望の膜厚となるように形成されている場合でもよい。

絶縁層１０が、エピタキシャル層５上面に形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、絶縁層１０にコンタクトホール４４が形成されている。

コンタクトホール４４には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜４５が選択的に形成されている。上部電極を構成するシリコン膜４２、４３には、アルミ合金膜４５等から成る配線層を介して所望の電位が印加される。尚、図１に示した断面では、下部電極として用いられるＮ型の拡散層４０への配線層は図示していないが、その他の領域で配線層と接続し、所望の電位が印加される。

上述したように、本実施の形態では、キャパシタの上部電極は、少なくとも２層のポリシリコン膜４２、４３から形成されている。詳細は、半導体装置の製造方法の説明で後述するが、ポリシリコン膜４２の膜厚は、Ｎ型の拡散層４０を形成するＮ型の不純物、例えば、リン（Ｐ）がイオン注入法により通過できる膜厚である。この構造により、シリコン酸化膜４１及びポリシリコン膜４２が形成された後にＮ型の拡散層４０が形成される。そして、キャパシタ３の誘電膜としてのシリコン酸化膜４１が増速酸化することを抑止し、シリコン酸化膜４１は、所望の膜厚となり、キャパシタ３の容量値が低減することを防止できる。つまり、キャパシタ３の誘電膜としてのシリコン酸化膜４１の膜厚が所望の範囲内で形成されることで、キャパシタ３の容量値を精度良く、安定させることができる。

次に、本発明の一実施の形態である半導体装置の製造方法について、図２〜図９を参照し、詳細に説明する。図２〜図９は、本実施の形態における半導体装置の製造方法を説明するための断面図である。

先ず、図２に示す如く、Ｐ型の単結晶シリコン基板４を準備する。基板４上にシリコン酸化膜４６を形成し、Ｎ型の埋込拡散層６、１８の形成領域上に開口部が形成されるように、シリコン酸化膜４６を選択的に除去する。そして、シリコン酸化膜４６をマスクとして用い、基板４の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース４７を回転塗布法により塗布する。その後、アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込拡散層６、１８を形成した後、シリコン酸化膜４６及び液体ソース４７を除去する。

次に、図３に示す如く、基板４上にシリコン酸化膜４８を形成し、シリコン酸化膜４８上にフォトレジスト４９を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層５０、５１、５２、５３が形成される領域上のフォトレジスト４９に開口部を形成する。その後、基板４の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧４０〜１８０（ｋｅＶ）、導入量１．０×１０^１３〜１．０×１０^１６（／ｃｍ^２）でイオン注入する。そして、フォトレジスト４９を除去し、熱拡散し、Ｐ型の埋込拡散層５０、５１、５２、５３を形成した後、シリコン酸化膜４８を除去する。

次に、図４に示す如く、基板４を気相エピタキシャル成長装置のサセプタ上に配置し、基板４上にＮ型のエピタキシャル層５を形成する。気相エピタキシャル成長装置は、主に、ガス供給系、反応炉、排気系、制御系から構成されている。本実施の形態では、縦型の反応炉を用いることで、エピタキシャル層の膜厚均一性を向上させることができる。このエピタキシャル層５の形成工程における熱処理により、Ｎ型の埋込拡散層６、１８及びＰ型の埋込拡散層５０、５１、５２、５３が熱拡散される。

次に、公知のフォトリソグラフィ技術を用い、エピタキシャル層５にＰ型の拡散層５４、５５、５６、５７を形成する。その後、エピタキシャル層５の所望の領域にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜５８、５９、６０、６１、６２を形成する。このとき、ＬＯＣＯＳ酸化膜５８、５９、６０、６１、６２の平坦部では、その膜厚が、例えば、３０００〜１００００Å程度となる。

次に、図５に示す如く、エピタキシャル層５上にシリコン酸化膜６３を形成し、シリコン酸化膜６３上にフォトレジスト６４を形成する。公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層８、１９が形成される領域上のフォトレジスト６４に開口部を形成する。そして、エピタキシャル層５の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧３０〜２００（ｋｅＶ）、導入量１．０×１０^１３〜１．０×１０^１６（／ｃｍ^２）でイオン注入する。フォトレジスト６４を除去し、熱拡散し、Ｐ型の拡散層８、１９を形成した後、シリコン酸化膜６３を除去する。

次に、図６に示す如く、エピタキシャル層５上にシリコン酸化膜４１を形成する。このとき、Ｎチャネル型ＭＯＳトランジスタ２の形成領域では、シリコン酸化膜４１はゲート酸化膜３０（図１参照）として用いられる。また、キャパシタ３の形成領域では、シリコン酸化膜４１はキャパシタ３の誘電膜として用いられる。つまり、Ｎチャネル型ＭＯＳトランジスタ２のゲート酸化膜３０及びキャパシタ３の誘電膜は、同一の熱酸化工程で形成され、シリコン酸化膜４１は、その膜厚が、例えば、５０〜２００（Å）の範囲となるように形成される。特に、キャパシタ３の形成領域では、エピタキシャル層５にＰ型の拡散層及びＮ型の拡散層が形成されていない状態で熱酸化を行うことで、シリコン酸化膜４１が増速酸化することを抑止し、所望の膜厚の範囲内に形成することができる。

次に、シリコン酸化膜４１上にポリシリコン膜を形成する。公知のフォトリソグラフィ技術を用い、エッチング加工し、ゲート電極２８、２９（図１参照）用のポリシリコン膜３１及びキャパシタ３の上部電極用のポリシリコン膜４２を形成する。尚、ポリシリコン膜３１、４２は、その膜厚が、例えば、１０〜５００（Å）の範囲となるように形成される。

その後、シリコン酸化膜４１上にフォトレジスト６５を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層７、９、４０が形成される領域上のフォトレジスト６５に開口部を形成する。そして、エピタキシャル層５の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧１６０〜１８０（ｋｅＶ）、導入量１．０×１０^１５〜１．０×１０^１６（／ｃｍ^２）でイオン注入する。その後、フォトレジスト６５を除去し、熱拡散し、Ｎ型の拡散層７、９、４０を形成する。このとき、キャパシタ３の形成領域では、ポリシリコン膜４２上から、リン（Ｐ）がエピタキシャル層５へとイオン注入される。その後、リン（Ｐ）が熱拡散され、Ｎ型の拡散層４０が形成される。つまり、上述したように、キャパシタ３の誘電膜として用いられるシリコン酸化膜４１を形成した後に、高不純物濃度のＮ型の拡散層４０を形成することで、シリコン酸化膜４１の増速酸化を抑止できる。

更に、シリコン酸化膜４１上にポリシリコン膜４２を被覆し、ポリシリコン膜４２上から不純物をイオン注入することで、シリコン酸化膜４１の膜質劣化を防止できる。また、シリコン酸化膜４１上にポリシリコン膜４２が形成された状態でＮ型の拡散層４０を熱拡散することで、シリコン酸化膜４１の膜厚を、所望の範囲内に維持することができる。

尚、ＮＰＮトランジスタ１のコレクタ用のＮ型の拡散層７及びエミッタ用のＮ型の拡散層９とキャパシタ３の下部電極用のＮ型の拡散層４０とを共用工程により形成することで、製造コストを低減することができる。

次に、図７に示す如く、シリコン酸化膜４１上にポリシリコン膜を形成する。公知のフォトリソグラフィ技術を用い、エッチング加工し、ゲート電極２８、２９用のポリシリコン膜３２及びキャパシタ３の上部電極用のポリシリコン膜４３を形成する。このとき、ポリシリコン膜３２、４３は、その膜厚が、例えば、５００〜５０００（Å）となるように形成される。つまり、ポリシリコン膜３２、４３の膜厚の調整により、ゲート電極２８、２９及び上部電極は所望の膜厚となる。

その後、シリコン酸化膜４１上にフォトレジスト６６を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層２１、２４、２５が形成される領域上のフォトレジスト６６に開口部を形成する。エピタキシャル層５の表面からＮ型不純物、例えば、リン（Ｐ）を加速電圧４０〜１９０（ｋｅＶ）、導入量１．０×１０^１１〜１．０×１０^１５（／ｃｍ^２）でイオン注入する。その後、フォトレジスト６６を除去し、リン（Ｐ）を熱拡散し、Ｎ型の拡散層２１、２４、２５を形成する。

尚、Ｎチャネル型ＭＯＳトランジスタ２のゲート電極２８、２９を形成する工程と、キャパシタ３の上部電極を形成する工程とが、共用工程で形成されている。この製造方法により、マスク枚数を低減できる等、製造コストを低減することができる。

次に、図８に示す如く、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層２０を形成する。その後、シリコン酸化膜４１上にフォトレジスト６７を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層２２、２３、２６、２７が形成される領域上のフォトレジスト６７に開口部を形成する。そして、エピタキシャル層５の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧７０〜１９０（ｋｅＶ）、導入量１．０×１０^１４〜１．０×１０^１６（／ｃｍ^２）でイオン注入する。その後、フォトレジスト６７を除去し、熱拡散し、Ｎ型の拡散層２２、２３、２６、２７を形成する。

次に、図９に示す如く、エピタキシャル層５上に絶縁層１０として、例えば、ＢＰＳＧ膜及びＳＯＧ膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングで、絶縁層１０にコンタクトホール１１、１２、１３、３３、３４、３５、４４を形成する。コンタクトホール１１、１２、１３、３３、３４、３５、４４には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜を選択的に形成し、コレクタ電極１５、エミッタ電極１６、ベース電極１７、ソース電極３７、ドレイン電極３８、３９及びキャパシタ３の上部電極へ接続する配線層を形成する。

尚、本実施の形態では、Ｎチャネル型ＭＯＳトランジスタのゲート電極及びキャパシタの上部電極が、２層のポリシリコン膜から形成される場合について説明したが、この場合に限定するものではない。少なくともキャパシタの誘電膜用のシリコン酸化膜及びキャパシタの上部電極用のポリシリコン膜の一部を形成した後に、キャパシタの下部電極用の拡散層を形成できる製造方法であれば、キャパシタの上部電極は３層以上の複数層の構造であってもよい。また、キャパシタの上部電極が単層のシリコン膜から形成される場合には、キャパシタの誘電膜用のシリコン酸化膜上に上部電極用の単層のシリコン膜を形成した後に、キャパシタの下部電極用の拡散層を形成する場合でもよい。また、Ｎチャネル型ＭＯＳトランジスタのゲート電極及びキャパシタの上部電極は、例えば、ポリシリコン膜とタングステンシリサイド膜との２層構造の場合でもよい。

また、本実施の形態では、ＮＰＮトランジスタのエミッタ領域及びコレクタ領域用の拡散層を形成する工程と、キャパシタの下部電極用の拡散層を形成する工程とが、共用工程である場合について説明したが、この場合に限定するものではない。例えば、キャパシタの下部電極用の拡散層を形成する工程を専用工程とする場合でもよい。この場合には、キャパシタの下部電極用の拡散層の不純物濃度は、キャパシタの容量値の電圧依存特性に適した範囲に設定することができる。つまり、この場合には、キャパシタの容量値の電圧依存特性を低減したキャパシタを形成することができる。更に、キャパシタの誘電膜用のシリコン酸化膜の増速酸化を抑止し、キャパシタの容量値を安定させることができる。

また、本実施の形態では、Ｎチャネル型ＭＯＳトランジスタのゲート電極を形成する工程と、キャパシタの上部電極を形成する工程とが、共用工程である場合について説明したが、この場合に限定するものではない。例えば、それぞれの形成工程を専用工程とする場合でもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

本発明の実施の形態における半導体装置を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。

符号の説明

１ ＮＰＮトランジスタ
２ Ｎチャネル型ＭＯＳトランジスタ
３ キャパシタ
４ Ｐ型の単結晶シリコン基板
５ Ｎ型のエピタキシャル層
４０ Ｎ型の拡散層
４１ シリコン酸化膜
４２ ポリシリコン膜
４３ ポリシリコン膜

Claims (8)

1. 半導体層と、
   前記半導体層表面から形成され、キャパシタの下部電極として用いられる拡散層と、
   前記半導体層上に形成され、キャパシタの誘電膜として用いられる絶縁膜と、
   前記絶縁膜上に形成され、キャパシタの上部電極として用いられるシリコン膜とを有し、
   前記シリコン膜の膜厚は、前記拡散層を形成する際の不純物が、前記シリコン膜を通過し、前記シリコン膜下方の前記半導体層にイオン注入される膜厚であることを特徴とする半導体装置。
2. 前記シリコン膜は、前記絶縁膜上に形成される第１のシリコン膜と、前記第１のシリコン膜上に形成される第２のシリコン膜とから成り、
   前記第１のシリコン膜の膜厚は、前記拡散層を形成する際の不純物が、前記第１のシリコン膜を通過し、前記第１のシリコン膜下方の前記半導体層にイオン注入される膜厚であることを特徴とする半導体装置。
3. 前記第１のシリコン膜の膜厚が、１０Å〜５００Åであることを特徴とする請求項２に記載の半導体装置。
4. 前記半導体層にはＭＯＳトランジスタが形成され、前記絶縁膜の膜厚と前記ＭＯＳトランジスタのゲート酸化膜の膜厚とが同一の膜厚であることを特徴とする請求項１に記載の半導体装置。
5. 半導体層上にキャパシタの誘電膜として用いる絶縁膜を形成し、前記絶縁膜上にキャパシタの上部電極として用いる第１のシリコン膜を形成する工程と、
   前記第１のシリコン膜上から前記半導体層にイオン注入法により不純物を注入した後熱拡散し、前記第１のシリコン膜下方にキャパシタの下部電極として用いる拡散層を形成する工程と、
   前記第１のシリコン膜上に第２のシリコン膜を形成し、前記上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
6. 前記第１及び第２のシリコン膜を形成する工程は、前記半導体層に形成されるＭＯＳトランジスタのゲート電極を形成する工程と共用工程であることを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記拡散層を形成する工程は、前記半導体層に形成されるＮＰＮトランジスタのエミッタ領域またはコレクタ領域を構成する拡散層を形成する工程と共用工程であることを特徴とする請求項５に記載の半導体装置の製造方法。
8. 前記第１のシリコン膜の膜厚は、１０Å〜５００Åとなることを特徴とする請求項５に記載の半導体装置の製造方法。