JP2007227777A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2007227777A JP2007227777A JP2006048728A JP2006048728A JP2007227777A JP 2007227777 A JP2007227777 A JP 2007227777A JP 2006048728 A JP2006048728 A JP 2006048728A JP 2006048728 A JP2006048728 A JP 2006048728A JP 2007227777 A JP2007227777 A JP 2007227777A
- Authority
- JP
- Japan
- Prior art keywords
- film
- capacitor
- silicon film
- diffusion layer
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 64
- 238000004519 manufacturing process Methods 0.000 title claims description 34
- 238000009792 diffusion process Methods 0.000 claims abstract description 107
- 239000003990 capacitor Substances 0.000 claims abstract description 97
- 239000012535 impurity Substances 0.000 claims abstract description 25
- 238000005468 ion implantation Methods 0.000 claims abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 50
- 229910052710 silicon Inorganic materials 0.000 claims description 50
- 239000010703 silicon Substances 0.000 claims description 50
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 44
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 44
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 35
- 229920005591 polysilicon Polymers 0.000 abstract description 35
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 169
- 238000000034 method Methods 0.000 description 34
- 239000000758 substrate Substances 0.000 description 29
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- 238000000206 photolithography Methods 0.000 description 13
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 10
- 230000003647 oxidation Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 9
- 229910052698 phosphorus Inorganic materials 0.000 description 9
- 239000011574 phosphorus Substances 0.000 description 9
- 229910000838 Al alloy Inorganic materials 0.000 description 5
- 230000001133 acceleration Effects 0.000 description 5
- 229910018125 Al-Si Inorganic materials 0.000 description 4
- 229910018520 Al—Si Inorganic materials 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 description 4
- 229910018182 Al—Cu Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910018594 Si-Cu Inorganic materials 0.000 description 3
- 229910008465 Si—Cu Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000012808 vapor phase Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】従来の半導体装置では、キャパシタの誘電膜用の絶縁膜の膜厚が、増速酸化し、所望の膜厚になり難いという問題があった。
【解決手段】本発明の半導体装置では、キャパシタ3の形成領域において、キャパシタの下部電極用のN型の拡散層40上には、キャパシタ3の誘電膜用のシリコン酸化膜41が形成されている。シリコン酸化膜41上には、キャパシタ3の上部電極用のポリシリコン膜42、43が形成されている。そして、ポリシリコン膜42の膜厚は、イオン注入の際に、不純物が通過できる膜厚である。この構造により、シリコン酸化膜41の膜厚が所望の範囲となり、キャパシタ3の容量値は精度よく形成される。
【選択図】図1
【解決手段】本発明の半導体装置では、キャパシタ3の形成領域において、キャパシタの下部電極用のN型の拡散層40上には、キャパシタ3の誘電膜用のシリコン酸化膜41が形成されている。シリコン酸化膜41上には、キャパシタ3の上部電極用のポリシリコン膜42、43が形成されている。そして、ポリシリコン膜42の膜厚は、イオン注入の際に、不純物が通過できる膜厚である。この構造により、シリコン酸化膜41の膜厚が所望の範囲となり、キャパシタ3の容量値は精度よく形成される。
【選択図】図1
Description
本発明は、キャパシタの容量値を安定させることを目的とする半導体装置及びその製造方法に関する。
従来の半導体装置の製造方法の一実施例として、下記のキャパシタが知られている。P型の半導体基板を準備し、半導体基板上の所望の領域にレジスト膜を形成する。レジスト膜をマスクとして用い、半導体基板に下部電極用のN型の拡散層をイオン注入法により形成する。そして、N型の拡散層上に絶縁膜を形成した後、絶縁膜上に上部電極用のポリシリコン膜とタングステンシリサイド(WSi)膜を形成する。このとき、下部電極用のN型の拡散層は、専用の拡散工程または他の半導体素子(例えば、バイポーラトランジスタのエミッタ領域用の拡散層)との共用工程で形成される。また、キャパシタの絶縁膜は、MOSトランジスタのゲート酸化膜と共用工程で形成される。更に、上部電極用のポリシリコン膜とタングステンシリサイド膜は、MOSトランジスタのゲート電極と共用工程で形成される。(例えば、特許文献1参照。)。
特開平10−93018号公報(第5−6頁、第1−3図)
従来の半導体装置では、キャパシタの誘電膜として用いられる絶縁膜は、キャパシタの下部電極として用いられるN型の拡散層が形成された後に、N型の拡散層上に形成されている。そして、キャパシタの絶縁膜は、例えば、N型不純物として用いられたリン(P)により増速酸化されてしまう。この構造により、キャパシタの絶縁膜の膜厚が厚くなり、キャパシタの容量値が低減するという問題がある。
また、従来の半導体装置の製造方法では、キャパシタの下部電極用のN型の拡散層を形成した後に、N型の拡散層上面にキャパシタの絶縁膜を形成する。この製造方法により、キャパシタの絶縁膜は、例えば、N型不純物として用いられたリン(P)により増速酸化し、キャパシタの絶縁膜の膜厚を所望の範囲に形成し難いという問題がある。
特に、上述したように、同一基板上に形成されるバイポーラトランジスタのエミッタ領域用の拡散層とキャパシタの下部電極用のN型の拡散層とを共用工程により形成する場合には、N型の拡散層は高不純物濃度となり、上記増速酸化が顕著となるという問題がある。その結果、キャパシタの絶縁膜の膜厚が厚くなり、キャパシタの容量値が低減するという問題がある。
また、従来の半導体装置の製造方法では、キャパシタの下部電極用のN型の拡散層を形成した後に、N型の拡散層上面にキャパシタの絶縁膜を形成する。このとき、キャパシタのN型の拡散層を専用工程で形成し、低不純物濃度とする場合、キャパシタの絶縁膜の増速酸化を低減させることができる。しかしながら、キャパシタのN型の拡散層が低不純物濃度のため、空乏層が広がり易く、キャパシタの容量値が印加電圧により大きく変動してしまうという問題がある。更に、下部電極用のN型の拡散層を専用工程で形成する場合、マスク枚数が増加する等、製造コストが増大するという問題がある。
上述した各事情に鑑みて成されたものであり、本発明の半導体装置は、半導体層と、前記半導体層表面から形成され、キャパシタの下部電極として用いられる拡散層と、前記半導体層上に形成され、キャパシタの誘電膜として用いられる絶縁膜と、前記絶縁膜上に形成され、キャパシタの上部電極として用いられるシリコン膜とを有し、前記シリコン膜の膜厚は、前記拡散層を形成する際の不純物が、前記シリコン膜を通過し、前記シリコン膜下方の前記半導体層にイオン注入される膜厚であることを特徴とする。従って、本発明では、キャパシタの誘電膜用の絶縁膜が所望の膜厚となり、キャパシタの容量値が安定する。
また、本発明の半導体装置は、前記シリコン膜は、前記絶縁膜上に形成される第1のシリコン膜と、前記第1のシリコン膜上に形成される第2のシリコン膜とから成り、前記第1のシリコン膜の膜厚は、前記拡散層を形成する際の不純物が、前記第1のシリコン膜を通過し、前記第1のシリコン膜下方の前記半導体層にイオン注入される膜厚であることを特徴とする。従って、本発明では、キャパシタの誘電膜として用いられる絶縁膜が、増速酸化することを防止できる。
また、本発明の半導体装置は、前記第1のシリコン膜の膜厚が、10Å〜500Åであることを特徴とする。従って、本発明では、キャパシタの下部電極として用いられる拡散層を形成する不純物が、第1のシリコン膜を通過することができる。
また、本発明の半導体装置の製造方法は、半導体層上にキャパシタの誘電膜として用いる絶縁膜を形成し、前記絶縁膜上にキャパシタの上部電極として用いる第1のシリコン膜を形成する工程と、前記第1のシリコン膜上から前記半導体層にイオン注入法により不純物を注入した後熱拡散し、前記第1のシリコン膜下方にキャパシタの下部電極として用いる拡散層を形成する工程と、前記第1のシリコン膜上に第2のシリコン膜を形成し、前記上部電極を形成する工程とを有することを特徴とする。従って、本発明では、キャパシタの誘電膜として用いる絶縁膜が増速酸化することを抑止できる。また、イオン注入時にキャパシタ用の絶縁膜が第1のシリコン膜により被覆されるため、絶縁膜の膜質劣化を防止できる。
また、本発明の半導体装置の製造方法は、前記第1及び第2のシリコン膜を形成する工程は、前記半導体層に形成されるMOSトランジスタのゲート電極を形成する工程と共用工程であることを特徴とする。従って、本発明では、キャパシタの誘電膜として用いる絶縁膜が増速酸化することを抑止しつつ、製造コストを低減することができる。
また、本発明の半導体装置の製造方法は、前記拡散層を形成する工程は、前記半導体層に形成されるNPNトランジスタのエミッタ領域またはコレクタ領域を構成する拡散層を形成する工程と共用工程であることを特徴とする。従って、本発明では、キャパシタの誘電膜として用いる絶縁膜が増速酸化することを抑止しつつ、製造コストを低減することができる。
また、本発明の半導体装置の製造方法は、前記第1のシリコン膜は、10Å〜500Åとなる膜厚で形成することを特徴とする。従って、本発明では、第1のシリコン膜上からイオン注入法により、キャパシタの下部電極として用いる拡散層を形成することができる。
本発明では、キャパシタの上部電極が複数層のシリコン膜により形成されている。そして、キャパシタの誘電膜上のシリコン膜の膜厚は、イオン注入法により不純物が通過できる膜厚である。この構造により、キャパシタの誘電膜の膜厚は所望の膜厚となり、キャパシタの容量値は安定する。
また、本発明では、半導体層上にキャパシタの誘電膜及び上部電極のシリコン膜を形成した後に、キャパシタの下部電極の拡散層を形成する。この製造方法により、キャパシタの誘電膜として用いられる酸化膜が増速酸化することを抑止できる。
また、本発明では、誘電膜用の絶縁膜上にシリコン膜を被覆した状態で、シリコン膜上から不純物をイオン注入する。この製造方法より、絶縁膜の膜質劣化を防止できる。
また、本発明では、半導体基板上に形成される他の半導体素子を形成する工程と共用して、キャパシタを形成する。この製造方法により、キャパシタの誘電膜として用いられる酸化膜が増速酸化することを抑止しつつ、製造コストを低減することができる。
以下に、本発明の一実施の形態である半導体装置について、図1を参照し、詳細に説明する。図1は、本実施の形態における半導体装置を説明するための断面図である。
図1に示す如く、NPNトランジスタ1、Nチャネル型MOSトランジスタ2及びキャパシタ3とが、同一のP型の単結晶シリコン基板4上に形成されている。
先ず、NPNトランジスタ1は、主に、P型の単結晶シリコン基板4と、N型のエピタキシャル層5と、コレクタ領域として用いられるN型の埋込拡散層6と、コレクタ領域として用いられるN型の拡散層7と、ベース領域として用いられるP型の拡散層8と、エミッタ領域として用いられるN型の拡散層9とから構成されている。
N型のエピタキシャル層5は、P型の単結晶シリコン基板4上に形成されている。
N型の埋込拡散層6は、基板4とエピタキシャル層5とに渡り形成されている。
N型の拡散層7は、エピタキシャル層5に形成されている。N型の拡散層7は、コレクタ領域として用いられる。
P型の拡散層8は、エピタキシャル層5に形成されている。P型の拡散層8は、ベース領域として用いられる。
N型の拡散層9は、P型の拡散層8に形成されている。N型の拡散層9は、エミッタ領域として用いられる。
絶縁層10が、エピタキシャル層5上面に形成されている。絶縁層10は、BPSG(Boron Phospho Silicate Glass)膜、SOG(Spin On Glass)膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、CHF3またはCF4系のガスを用いたドライエッチングにより、絶縁層10にコンタクトホール11、12、13が形成されている。
コンタクトホール11、12、13には、アルミ合金、例えば、Al−Si膜14が選択的に形成され、コレクタ電極15、エミッタ電極16及びベース電極17が形成されている。
次に、Nチャネル型MOSトランジスタ2は、主に、P型の単結晶シリコン基板4と、N型のエピタキシャル層5と、N型の埋込拡散層18と、バックゲート領域として用いられるP型の拡散層19、20と、ソース領域として用いられるN型の拡散層21、22、23と、ドレイン領域として用いられるN型の拡散層24、25、26、27と、ゲート電極28、29とから構成されている。
N型のエピタキシャル層5は、P型の単結晶シリコン基板4上に形成されている。
N型の埋込拡散層18は、基板4とエピタキシャル層5とに渡り、形成されている。
P型の拡散層19が、エピタキシャル層5に形成されている。P型の拡散層19には、その形成領域を重畳させるように、P型の拡散層20が形成されている。そして、P型の拡散層19は、バックゲート領域として用いられ、P型の拡散層20は、バックゲート引き出し領域として用いられる。
N型の拡散層21、22、23が、P型の拡散層19に形成されている。N型の拡散層21、22、23は、ソース領域として用いられる。N型の拡散層22、23とP型の拡散層20とはソース電極37に接続し、同電位となる。尚、N型の拡散層22、23は、P型の拡散層20の周囲に一環状に形成されている場合でも良い。
N型の拡散層24、25、26、27が、エピタキシャル層5に形成されている。N型の拡散層24、25、26、27はドレイン領域として用いられる。そして、ゲート電極28、29下方に位置し、N型の拡散層21とN型の拡散層24、25との間に位置するP型の拡散層19は、チャネル領域として用いられる。尚、N型の拡散層24と25とは、一環状に形成されている場合でも、個別に形成されている場合でもよい。また、N型の拡散層26と27とは、同様に、一環状に形成されている場合でも、個別に形成されている場合でもよい。
ゲート電極28、29は、ゲート酸化膜30上面に形成されている。ゲート電極28、29は、例えば、ポリシリコン膜31、32の2層構造により形成されている。そして、ポリシリコン膜31は、その膜厚が、例えば、10〜500(Å)の範囲となるように形成されている。一方、ポリシリコン膜32は、その膜厚が、例えば、500〜5000(Å)となるように形成されている。尚、ゲート電極28と29とは、一環状に形成されている場合でも、個別に形成されている場合でもよい。また、ゲート電極28、29は、ポリシリコン膜とタングステンシリサイド膜とにより所望の膜厚となるように形成されている場合でもよい。
絶縁層10が、エピタキシャル層5上面に形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、CHF3またはCF4系のガスを用いたドライエッチングにより、絶縁層10にコンタクトホール33、34、35が形成されている。尚、コンタクトホール33と35とは、一環状に形成されている場合でも、個別に形成されている場合でもよい。
コンタクトホール33、34、35には、例えば、Al−Si膜、Al−Si−Cu膜、Al−Cu膜等から成るアルミ合金膜36が選択的に形成され、ソース電極37及びドレイン電極38、39が形成されている。尚、図1に示した断面では、ゲート電極28、29への配線層は図示していないが、その他の領域で配線層と接続している。また、尚、ドレイン電極38と39とは、一環状に形成されている場合でも、個別に形成されている場合でもよい。
次に、キャパシタ3は、主に、P型の単結晶シリコン基板4と、N型のエピタキシャル層5と、下部電極として用いられるN型の拡散層40と、誘電膜として用いられるシリコン酸化膜41と、上部電極として用いられるポリシリコン膜42、43とから構成されている。
N型のエピタキシャル層5は、P型の単結晶シリコン基板4上に形成されている。尚、本実施の形態での基板4及びエピタキシャル層5が本発明の「半導体層」に対応する。そして、本実施の形態では、基板4上に1層のエピタキシャル層5が形成されている場合を示すが、この場合に限定するものではない。例えば、本発明の「半導体層」としては、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、N型の単結晶シリコン基板、化合物半導体基板でも良い。
N型の拡散層40が、エピタキシャル層5に形成されている。N型の拡散層40は、キャパシタ3の下部電極として用いられる。
シリコン酸化膜41が、N型の拡散層40が配置されているエピタキシャル層5上に形成されている。シリコン酸化膜41は、キャパシタ3の誘電膜として用いられる。そして、シリコン酸化膜41は、その膜厚が、例えば、50〜200(Å)の範囲となるように形成されている。尚、詳細は後述するが、シリコン酸化膜41は、ゲート酸化膜30と共用工程で形成され、シリコン酸化膜41の膜厚は、ゲート酸化膜30の膜厚と、実質、同一となる。
ポリシリコン膜42、43が、シリコン酸化膜41上に2層構造により形成されている。ポリシリコン膜42、43は、キャパシタの上部電極として用いられる。ポリシリコン膜42は、その膜厚が、例えば、10〜500(Å)の範囲となるように形成されている。一方、ポリシリコン膜43は、その膜厚が、例えば、500〜5000(Å)となるように形成されている。尚、上部電極は、ポリシリコン膜とタングステンシリサイド膜とにより所望の膜厚となるように形成されている場合でもよい。
絶縁層10が、エピタキシャル層5上面に形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、CHF3またはCF4系のガスを用いたドライエッチングにより、絶縁層10にコンタクトホール44が形成されている。
コンタクトホール44には、例えば、Al−Si膜、Al−Si−Cu膜、Al−Cu膜等から成るアルミ合金膜45が選択的に形成されている。上部電極を構成するシリコン膜42、43には、アルミ合金膜45等から成る配線層を介して所望の電位が印加される。尚、図1に示した断面では、下部電極として用いられるN型の拡散層40への配線層は図示していないが、その他の領域で配線層と接続し、所望の電位が印加される。
上述したように、本実施の形態では、キャパシタの上部電極は、少なくとも2層のポリシリコン膜42、43から形成されている。詳細は、半導体装置の製造方法の説明で後述するが、ポリシリコン膜42の膜厚は、N型の拡散層40を形成するN型の不純物、例えば、リン(P)がイオン注入法により通過できる膜厚である。この構造により、シリコン酸化膜41及びポリシリコン膜42が形成された後にN型の拡散層40が形成される。そして、キャパシタ3の誘電膜としてのシリコン酸化膜41が増速酸化することを抑止し、シリコン酸化膜41は、所望の膜厚となり、キャパシタ3の容量値が低減することを防止できる。つまり、キャパシタ3の誘電膜としてのシリコン酸化膜41の膜厚が所望の範囲内で形成されることで、キャパシタ3の容量値を精度良く、安定させることができる。
次に、本発明の一実施の形態である半導体装置の製造方法について、図2〜図9を参照し、詳細に説明する。図2〜図9は、本実施の形態における半導体装置の製造方法を説明するための断面図である。
先ず、図2に示す如く、P型の単結晶シリコン基板4を準備する。基板4上にシリコン酸化膜46を形成し、N型の埋込拡散層6、18の形成領域上に開口部が形成されるように、シリコン酸化膜46を選択的に除去する。そして、シリコン酸化膜46をマスクとして用い、基板4の表面にN型不純物、例えば、アンチモン(Sb)を含む液体ソース47を回転塗布法により塗布する。その後、アンチモン(Sb)を熱拡散し、N型の埋込拡散層6、18を形成した後、シリコン酸化膜46及び液体ソース47を除去する。
次に、図3に示す如く、基板4上にシリコン酸化膜48を形成し、シリコン酸化膜48上にフォトレジスト49を形成する。そして、公知のフォトリソグラフィ技術を用い、P型の埋込拡散層50、51、52、53が形成される領域上のフォトレジスト49に開口部を形成する。その後、基板4の表面から、P型不純物、例えば、ホウ素(B)を加速電圧40〜180(keV)、導入量1.0×1013〜1.0×1016(/cm2)でイオン注入する。そして、フォトレジスト49を除去し、熱拡散し、P型の埋込拡散層50、51、52、53を形成した後、シリコン酸化膜48を除去する。
次に、図4に示す如く、基板4を気相エピタキシャル成長装置のサセプタ上に配置し、基板4上にN型のエピタキシャル層5を形成する。気相エピタキシャル成長装置は、主に、ガス供給系、反応炉、排気系、制御系から構成されている。本実施の形態では、縦型の反応炉を用いることで、エピタキシャル層の膜厚均一性を向上させることができる。このエピタキシャル層5の形成工程における熱処理により、N型の埋込拡散層6、18及びP型の埋込拡散層50、51、52、53が熱拡散される。
次に、公知のフォトリソグラフィ技術を用い、エピタキシャル層5にP型の拡散層54、55、56、57を形成する。その後、エピタキシャル層5の所望の領域にLOCOS(Local Oxidation of Silicon)酸化膜58、59、60、61、62を形成する。このとき、LOCOS酸化膜58、59、60、61、62の平坦部では、その膜厚が、例えば、3000〜10000Å程度となる。
次に、図5に示す如く、エピタキシャル層5上にシリコン酸化膜63を形成し、シリコン酸化膜63上にフォトレジスト64を形成する。公知のフォトリソグラフィ技術を用い、P型の拡散層8、19が形成される領域上のフォトレジスト64に開口部を形成する。そして、エピタキシャル層5の表面から、P型不純物、例えば、ホウ素(B)を加速電圧30〜200(keV)、導入量1.0×1013〜1.0×1016(/cm2)でイオン注入する。フォトレジスト64を除去し、熱拡散し、P型の拡散層8、19を形成した後、シリコン酸化膜63を除去する。
次に、図6に示す如く、エピタキシャル層5上にシリコン酸化膜41を形成する。このとき、Nチャネル型MOSトランジスタ2の形成領域では、シリコン酸化膜41はゲート酸化膜30(図1参照)として用いられる。また、キャパシタ3の形成領域では、シリコン酸化膜41はキャパシタ3の誘電膜として用いられる。つまり、Nチャネル型MOSトランジスタ2のゲート酸化膜30及びキャパシタ3の誘電膜は、同一の熱酸化工程で形成され、シリコン酸化膜41は、その膜厚が、例えば、50〜200(Å)の範囲となるように形成される。特に、キャパシタ3の形成領域では、エピタキシャル層5にP型の拡散層及びN型の拡散層が形成されていない状態で熱酸化を行うことで、シリコン酸化膜41が増速酸化することを抑止し、所望の膜厚の範囲内に形成することができる。
次に、シリコン酸化膜41上にポリシリコン膜を形成する。公知のフォトリソグラフィ技術を用い、エッチング加工し、ゲート電極28、29(図1参照)用のポリシリコン膜31及びキャパシタ3の上部電極用のポリシリコン膜42を形成する。尚、ポリシリコン膜31、42は、その膜厚が、例えば、10〜500(Å)の範囲となるように形成される。
その後、シリコン酸化膜41上にフォトレジスト65を形成する。公知のフォトリソグラフィ技術を用い、N型の拡散層7、9、40が形成される領域上のフォトレジスト65に開口部を形成する。そして、エピタキシャル層5の表面から、N型不純物、例えば、リン(P)を加速電圧160〜180(keV)、導入量1.0×1015〜1.0×1016(/cm2)でイオン注入する。その後、フォトレジスト65を除去し、熱拡散し、N型の拡散層7、9、40を形成する。このとき、キャパシタ3の形成領域では、ポリシリコン膜42上から、リン(P)がエピタキシャル層5へとイオン注入される。その後、リン(P)が熱拡散され、N型の拡散層40が形成される。つまり、上述したように、キャパシタ3の誘電膜として用いられるシリコン酸化膜41を形成した後に、高不純物濃度のN型の拡散層40を形成することで、シリコン酸化膜41の増速酸化を抑止できる。
更に、シリコン酸化膜41上にポリシリコン膜42を被覆し、ポリシリコン膜42上から不純物をイオン注入することで、シリコン酸化膜41の膜質劣化を防止できる。また、シリコン酸化膜41上にポリシリコン膜42が形成された状態でN型の拡散層40を熱拡散することで、シリコン酸化膜41の膜厚を、所望の範囲内に維持することができる。
尚、NPNトランジスタ1のコレクタ用のN型の拡散層7及びエミッタ用のN型の拡散層9とキャパシタ3の下部電極用のN型の拡散層40とを共用工程により形成することで、製造コストを低減することができる。
次に、図7に示す如く、シリコン酸化膜41上にポリシリコン膜を形成する。公知のフォトリソグラフィ技術を用い、エッチング加工し、ゲート電極28、29用のポリシリコン膜32及びキャパシタ3の上部電極用のポリシリコン膜43を形成する。このとき、ポリシリコン膜32、43は、その膜厚が、例えば、500〜5000(Å)となるように形成される。つまり、ポリシリコン膜32、43の膜厚の調整により、ゲート電極28、29及び上部電極は所望の膜厚となる。
その後、シリコン酸化膜41上にフォトレジスト66を形成する。公知のフォトリソグラフィ技術を用い、N型の拡散層21、24、25が形成される領域上のフォトレジスト66に開口部を形成する。エピタキシャル層5の表面からN型不純物、例えば、リン(P)を加速電圧40〜190(keV)、導入量1.0×1011〜1.0×1015(/cm2)でイオン注入する。その後、フォトレジスト66を除去し、リン(P)を熱拡散し、N型の拡散層21、24、25を形成する。
尚、Nチャネル型MOSトランジスタ2のゲート電極28、29を形成する工程と、キャパシタ3の上部電極を形成する工程とが、共用工程で形成されている。この製造方法により、マスク枚数を低減できる等、製造コストを低減することができる。
次に、図8に示す如く、公知のフォトリソグラフィ技術を用い、P型の拡散層20を形成する。その後、シリコン酸化膜41上にフォトレジスト67を形成する。公知のフォトリソグラフィ技術を用い、N型の拡散層22、23、26、27が形成される領域上のフォトレジスト67に開口部を形成する。そして、エピタキシャル層5の表面から、N型不純物、例えば、リン(P)を加速電圧70〜190(keV)、導入量1.0×1014〜1.0×1016(/cm2)でイオン注入する。その後、フォトレジスト67を除去し、熱拡散し、N型の拡散層22、23、26、27を形成する。
次に、図9に示す如く、エピタキシャル層5上に絶縁層10として、例えば、BPSG膜及びSOG膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、CHF3またはCF4系のガスを用いたドライエッチングで、絶縁層10にコンタクトホール11、12、13、33、34、35、44を形成する。コンタクトホール11、12、13、33、34、35、44には、例えば、Al−Si膜、Al−Si−Cu膜、Al−Cu膜等から成るアルミ合金膜を選択的に形成し、コレクタ電極15、エミッタ電極16、ベース電極17、ソース電極37、ドレイン電極38、39及びキャパシタ3の上部電極へ接続する配線層を形成する。
尚、本実施の形態では、Nチャネル型MOSトランジスタのゲート電極及びキャパシタの上部電極が、2層のポリシリコン膜から形成される場合について説明したが、この場合に限定するものではない。少なくともキャパシタの誘電膜用のシリコン酸化膜及びキャパシタの上部電極用のポリシリコン膜の一部を形成した後に、キャパシタの下部電極用の拡散層を形成できる製造方法であれば、キャパシタの上部電極は3層以上の複数層の構造であってもよい。また、キャパシタの上部電極が単層のシリコン膜から形成される場合には、キャパシタの誘電膜用のシリコン酸化膜上に上部電極用の単層のシリコン膜を形成した後に、キャパシタの下部電極用の拡散層を形成する場合でもよい。また、Nチャネル型MOSトランジスタのゲート電極及びキャパシタの上部電極は、例えば、ポリシリコン膜とタングステンシリサイド膜との2層構造の場合でもよい。
また、本実施の形態では、NPNトランジスタのエミッタ領域及びコレクタ領域用の拡散層を形成する工程と、キャパシタの下部電極用の拡散層を形成する工程とが、共用工程である場合について説明したが、この場合に限定するものではない。例えば、キャパシタの下部電極用の拡散層を形成する工程を専用工程とする場合でもよい。この場合には、キャパシタの下部電極用の拡散層の不純物濃度は、キャパシタの容量値の電圧依存特性に適した範囲に設定することができる。つまり、この場合には、キャパシタの容量値の電圧依存特性を低減したキャパシタを形成することができる。更に、キャパシタの誘電膜用のシリコン酸化膜の増速酸化を抑止し、キャパシタの容量値を安定させることができる。
また、本実施の形態では、Nチャネル型MOSトランジスタのゲート電極を形成する工程と、キャパシタの上部電極を形成する工程とが、共用工程である場合について説明したが、この場合に限定するものではない。例えば、それぞれの形成工程を専用工程とする場合でもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
1 NPNトランジスタ
2 Nチャネル型MOSトランジスタ
3 キャパシタ
4 P型の単結晶シリコン基板
5 N型のエピタキシャル層
40 N型の拡散層
41 シリコン酸化膜
42 ポリシリコン膜
43 ポリシリコン膜
2 Nチャネル型MOSトランジスタ
3 キャパシタ
4 P型の単結晶シリコン基板
5 N型のエピタキシャル層
40 N型の拡散層
41 シリコン酸化膜
42 ポリシリコン膜
43 ポリシリコン膜
Claims (8)
- 半導体層と、
前記半導体層表面から形成され、キャパシタの下部電極として用いられる拡散層と、
前記半導体層上に形成され、キャパシタの誘電膜として用いられる絶縁膜と、
前記絶縁膜上に形成され、キャパシタの上部電極として用いられるシリコン膜とを有し、
前記シリコン膜の膜厚は、前記拡散層を形成する際の不純物が、前記シリコン膜を通過し、前記シリコン膜下方の前記半導体層にイオン注入される膜厚であることを特徴とする半導体装置。 - 前記シリコン膜は、前記絶縁膜上に形成される第1のシリコン膜と、前記第1のシリコン膜上に形成される第2のシリコン膜とから成り、
前記第1のシリコン膜の膜厚は、前記拡散層を形成する際の不純物が、前記第1のシリコン膜を通過し、前記第1のシリコン膜下方の前記半導体層にイオン注入される膜厚であることを特徴とする半導体装置。 - 前記第1のシリコン膜の膜厚が、10Å〜500Åであることを特徴とする請求項2に記載の半導体装置。
- 前記半導体層にはMOSトランジスタが形成され、前記絶縁膜の膜厚と前記MOSトランジスタのゲート酸化膜の膜厚とが同一の膜厚であることを特徴とする請求項1に記載の半導体装置。
- 半導体層上にキャパシタの誘電膜として用いる絶縁膜を形成し、前記絶縁膜上にキャパシタの上部電極として用いる第1のシリコン膜を形成する工程と、
前記第1のシリコン膜上から前記半導体層にイオン注入法により不純物を注入した後熱拡散し、前記第1のシリコン膜下方にキャパシタの下部電極として用いる拡散層を形成する工程と、
前記第1のシリコン膜上に第2のシリコン膜を形成し、前記上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記第1及び第2のシリコン膜を形成する工程は、前記半導体層に形成されるMOSトランジスタのゲート電極を形成する工程と共用工程であることを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記拡散層を形成する工程は、前記半導体層に形成されるNPNトランジスタのエミッタ領域またはコレクタ領域を構成する拡散層を形成する工程と共用工程であることを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記第1のシリコン膜の膜厚は、10Å〜500Åとなることを特徴とする請求項5に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006048728A JP2007227777A (ja) | 2006-02-24 | 2006-02-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006048728A JP2007227777A (ja) | 2006-02-24 | 2006-02-24 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007227777A true JP2007227777A (ja) | 2007-09-06 |
Family
ID=38549262
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006048728A Pending JP2007227777A (ja) | 2006-02-24 | 2006-02-24 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007227777A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017163013A (ja) * | 2016-03-10 | 2017-09-14 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
-
2006
- 2006-02-24 JP JP2006048728A patent/JP2007227777A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017163013A (ja) * | 2016-03-10 | 2017-09-14 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7485922B2 (en) | Isolation structure for semiconductor device including double diffusion isolation region forming PN junction with neighboring wells and isolation region beneath | |
US20080023796A1 (en) | Semiconductor device and method of manufacturing the same | |
US7560797B2 (en) | Semiconductor device and manufacturing method of the same | |
JP2006128640A (ja) | 半導体装置及びその製造方法 | |
US20070158754A1 (en) | Semiconductor device and method of manufacturing the same | |
US7196393B2 (en) | Semiconductor device including a high voltage transistor | |
US7719081B2 (en) | Semiconductor device and method of manufacturing the same | |
JP4979212B2 (ja) | 半導体装置及びその製造方法 | |
JP5073933B2 (ja) | 半導体装置及びその製造方法 | |
JP2006278932A (ja) | 半導体装置の製造方法 | |
US20070148892A1 (en) | Semiconductor device and method of manufacturing the same | |
US7825442B2 (en) | Semiconductor device and method of manufacturing the same | |
JP4959931B2 (ja) | 半導体装置の製造方法 | |
US20080001185A1 (en) | Semiconductor device and method of manufacturing the same | |
US7732880B2 (en) | Semiconductor device and method of manufacturing the same | |
US7547950B2 (en) | Semiconductor device and method of manufacturing the same | |
JP2007227777A (ja) | 半導体装置及びその製造方法 | |
JP2007180244A (ja) | 半導体装置及びその製造方法 | |
US20070145529A1 (en) | Semiconductor device and method of manufacturing the same | |
JP2007227776A (ja) | 半導体装置及びその製造方法 | |
JP2006100579A (ja) | 半導体装置の製造方法 | |
JP2008177543A (ja) | 半導体装置及びその製造方法 | |
JP2008159675A (ja) | 半導体装置及びその製造方法 | |
JP2005286090A (ja) | 半導体装置の製造方法 | |
JP2004039895A (ja) | 半導体装置及びその製造方法 |