JP2007227709A - Method of manufacturing semiconductor integrated circuit device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To form a buried copper wiring layer having an improved reliability of a connection characteristic at the connected part of a copper wiring line in a process of manufacturing a semiconductor integrated circuit device having the buried wiring line formed by a dual damascene process. <P>SOLUTION: A connection opening 25A and a wiring groove 28 are formed, a barrier conductive film 31A is formed on side walls and bottoms of the connection opening 25A and the wiring groove 28, the barrier conductive film 31A on the bottom of the connection opening 25A is removed, and then a buried wiring layer 15 under the connection opening 25A is partly removed as a cave. Thereafter, under the condition of the improved directivity of sputtering particles in the depthwise direction of the connection opening 25A and the wiring groove 28, a tantalum film is deposited on an interlayer insulating film 19 including the wiring groove 28 and the connection opening 25A by sputtering, the thickness of the barrier conductive film 31A at the bottom of the wiring groove 28 is increased, and the bottom of the connection opening 25A is again covered with the barrier conductive film 31A. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体集積回路装置の製造技術に関し、特に、絶縁膜に形成した溝部内を銅を主成分とする導電性膜で埋め込んで形成された配線を有する半導体集積回路装置の製造に適用して有効な技術に関するものである。   The present invention relates to a manufacturing technique of a semiconductor integrated circuit device, and more particularly, to the manufacturing of a semiconductor integrated circuit device having a wiring formed by embedding a groove formed in an insulating film with a conductive film containing copper as a main component. And effective technology.

特開２００２−２４６４６７号公報（特許文献１）には、ビアホール底の側面のバリア層を除去したデュアルダマシン配線構造を形成する技術が開示されている。すなわち、絶縁膜にビアホールおよび配線用トレンチ溝を形成し、ビア底の下部配線部分をオーバーエッチングしてビアホール底より大きく広げた空隙を形成した後、空隙の底面、ビアホール側面、トレンチ溝の側面およびトレンチ溝の底面にバリアメタルを形成し、ＣＶＤ法でシード層のＣｕ膜を空隙の側面にも形成し、さらにめっき法でビアホールおよび配線用トレンチ溝をＣｕ膜で埋め込むものである。   Japanese Patent Application Laid-Open No. 2002-246467 (Patent Document 1) discloses a technique for forming a dual damascene wiring structure in which a barrier layer on the side surface of the bottom of a via hole is removed. That is, a via hole and a wiring trench groove are formed in the insulating film, and a lower wiring portion at the bottom of the via is over-etched to form a void widened from the bottom of the via hole, and then a bottom surface of the void, a side surface of the via hole, a side surface of the trench groove, and A barrier metal is formed on the bottom surface of the trench groove, a Cu film of the seed layer is formed also on the side surface of the gap by the CVD method, and the via hole and the trench groove for wiring are filled with the Cu film by a plating method.

特開２００３−２４９５４７号公報（特許文献２）、特開２００１−３５１９７７号公報（特許文献３）および特開２００３−１９７７３９号公報（特許文献４）には、孔底の側面のバリア層を除去したデュアルダマシン配線構造を形成する技術が開示されている。すなわち、絶縁膜に孔および配線用溝部を形成し、孔底の下部配線部分をオーバーエッチングして孔底より大きく広げた空隙を形成した後、空隙の底面、孔の側面、溝部の側面および溝部の底面にバリアメタルを形成し、空隙の側面にＣｕ膜をめっき法で埋め込むものである。   In JP-A-2003-249547 (Patent Document 2), JP-A-2001-351977 (Patent Document 3) and JP-A-2003-197739 (Patent Document 4), the barrier layer on the side surface of the hole bottom is removed. A technique for forming a dual damascene wiring structure is disclosed. That is, after forming a hole and a wiring groove in the insulating film and overetching the lower wiring part at the bottom of the hole to form a void wider than the bottom of the hole, the bottom of the void, the side of the hole, the side of the groove, and the groove A barrier metal is formed on the bottom surface of the substrate, and a Cu film is embedded in the side surface of the gap by a plating method.

特開２００５−１２９６７７号公報（特許文献５）には、絶縁膜に接続孔および配線用溝を形成し、接続孔底の下部Ｃｕ配線部分をスパッタエッチングすることにより接続孔底および接続孔側面にＣｕ膜を再付着させた後で、拡散防止膜を溝および接続孔内に形成し、溝および接続孔内にＣｕをめっき法で埋め込んでデュアルダマシン配線構造を形成する技術が開示されている。   In JP-A-2005-129677 (Patent Document 5), a connection hole and a wiring groove are formed in an insulating film, and a lower Cu wiring portion at the bottom of the connection hole is sputter etched to form a connection hole bottom and a side surface of the connection hole. A technique for forming a dual damascene wiring structure by forming a diffusion prevention film in a groove and a connection hole after filling the Cu film again and embedding Cu in the groove and the connection hole by a plating method is disclosed.

特開２００２−６４１３９号公報（特許文献６）には、絶縁膜に孔パターンおよび配線用溝パターンを形成し、孔パターン部分の底部は下層配線を貫通した構造とし、バリア層を溝パターンおよび孔パターン内に形成した後、溝パターンおよび孔パターン内にＣｕをめっき法で埋め込んでデュアルダマシン配線構造を形成する技術が開示されている。   In Japanese Patent Laid-Open No. 2002-64139 (Patent Document 6), a hole pattern and a wiring groove pattern are formed in an insulating film, the bottom of the hole pattern portion has a structure penetrating a lower layer wiring, and the barrier layer is a groove pattern and a hole. A technique for forming a dual damascene wiring structure by embedding Cu in a groove pattern and a hole pattern by a plating method after being formed in the pattern is disclosed.

特開２００１−２８４４４９号公報（特許文献７）には、絶縁膜に接続孔および配線用溝を形成し、基板にバイアスを印加しながらバリア層をスパッタリング法で形成することにより、バリア層を接続孔底には薄くビア側壁および溝には厚く形成した後、溝および接続孔内にＣｕを埋め込んでデュアルダマシン配線構造を形成する技術が開示されている。   In JP 2001-284449 A (Patent Document 7), a connection hole and a wiring groove are formed in an insulating film, and the barrier layer is formed by sputtering while applying a bias to the substrate, thereby connecting the barrier layer. A technique is disclosed in which a dual damascene wiring structure is formed by forming a thin via sidewall and groove at the bottom of the hole and then burying Cu in the groove and connection hole.

特開平９−３２６４３３号公報（特許文献８）には、デュアルダマシン配線の配線溝にシリコン窒化膜の銅拡散防止膜を形成し、層間接続孔底と配線溝上にシリコン窒化膜の銅拡散防止膜を形成し、スパッタエッチングで層間接続孔底の銅拡散防止膜を除去して配線溝の底に銅拡散防止膜を残した後に、配線溝および層間接続孔内にＣｕを埋め込んでデュアルダマシン配線構造を形成する技術が開示されている。   In Japanese Patent Laid-Open No. 9-326433 (Patent Document 8), a copper diffusion prevention film of a silicon nitride film is formed in a wiring groove of a dual damascene wiring, and a copper diffusion prevention film of a silicon nitride film is formed on the bottom of the interlayer connection hole and the wiring groove. After removing the copper diffusion prevention film at the bottom of the interlayer connection hole by sputter etching and leaving the copper diffusion prevention film at the bottom of the wiring groove, Cu is embedded in the wiring groove and the interlayer connection hole to form a dual damascene wiring structure Techniques for forming the are disclosed.

特開２００２−２９９４３６号公報（特許文献９）には、絶縁膜にヴィアホールおよび配線溝を形成し、ヴィアホール底の下部配線部分をオーバーエッチングしてヴィアホール底より大きく広げた空隙を形成した後、ヴィアホール部および配線溝部にバリアメタル膜を形成し、配線溝およびヴィアホール内にＣｕをめっき法で埋め込んでデュアルダマシン配線構造を形成する技術が開示されている。   In JP-A-2002-299436 (Patent Document 9), a via hole and a wiring groove are formed in an insulating film, and a lower wiring portion at the bottom of the via hole is over-etched to form a gap that is wider than the bottom of the via hole. Subsequently, a technique for forming a dual damascene wiring structure by forming a barrier metal film in the via hole part and the wiring groove part and burying Cu in the wiring groove and via hole by a plating method is disclosed.

特開２０００−９１４２５号公報（特許文献１０）には、ヴィアホール底と下部配線層との接続部分にはバリア層を介在しない構造のデュアルダマシン配線を形成する技術が開示されている。すなわち、絶縁膜にヴィアホールおよび配線用トレンチ溝を形成し、ヴィアホール底の下部配線上部のエッチストッパ膜を除去してから、テトラキスジエチルアミノチタン（ＴＤＥＡＴ：tetrakisdiethyl-amino-titanium）を原料としてＭＯＣＶＤ−ＴｉＮ膜のバリア層を形成し、エッチバックによりヴィアホール底と配線溝底部のバリア層を除去する。次いで、斜めスパッタリングによりヴィアホール底にはＴｉＮ膜を形成しないようにして、配線溝底部に優先的にバリア層としてのＴｉＮ膜を成膜し、その後配線溝およびヴィアホール内にＣｕを埋め込むものである。   Japanese Unexamined Patent Publication No. 2000-91425 (Patent Document 10) discloses a technique for forming a dual damascene wiring having a structure in which a barrier layer is not interposed at a connection portion between a via hole bottom and a lower wiring layer. That is, a via hole and a trench for wiring are formed in the insulating film, and the etch stopper film on the lower wiring on the bottom of the via hole is removed, and then MOCVD- using tetrakisdiethyl-amino-titanium (TDEAT) as a raw material. A barrier layer of a TiN film is formed, and the barrier layer at the bottom of the via hole and the bottom of the wiring trench is removed by etch back. Next, a TiN film as a barrier layer is preferentially formed at the bottom of the wiring groove, and a CuN is embedded in the wiring groove and via hole so that the TiN film is not formed at the bottom of the via hole by oblique sputtering. is there.

特開２００３−１５２０７７号公報（特許文献１１）には、コンタクトホール底と下部配線層との接続部分にはバリア膜を介在しない構造のデュアルダマシン配線を形成する技術が開示されている。すなわち、絶縁膜にコンタクトホールおよび配線溝を形成し、コンタクトホール底の下部配線上部のバリア膜を除去してから、イオン化スパッタリング法を用いてＴａＮ膜から形成されたバリア膜を、配線溝の上面の厚さがコンタクトホール底の厚さよりも厚くなるように形成する。次いで、スパッタエッチングによりコンタクトホール底のバリア膜を除去し、配線溝底部のバリア膜を残した後に、配線溝およびコンタクトホール内にＣｕを埋め込むものである。
特開２００２−２４６４６７号公報（段落番号［００１９］〜［００２１］、図１〜図７） 特開２００３−２４９５４７号公報（段落番号［００２５］〜［００３０］、図１〜図４） 特開２００１−３５１９７７号公報（段落番号［００１７］〜［００２０］、図４〜図７） 特開２００３−１９７７３９号公報（段落番号［００２４］〜［００２７］、図３〜図６） 特開２００５−１２９６７７号公報（段落番号［００１９］〜［００２２］、図３〜図６） 特開２００２−６４１３９号公報（段落番号［００２３］〜［００２６］、図８〜図１１） 特開２００１−２８４４４９号公報（段落番号［００１５］〜［００１９］、図１） 特開平９−３２６４３３号公報（段落番号［００１３］〜［００１６］、図１〜図４） 特開２００２−２９９４３６号公報（段落番号［００６４］〜［００６９］、図５） 特開２０００−９１４２５号公報（段落番号［００２０］〜［００２５］、図５〜図１０） 特開２００３−１５２０７７号公報（段落番号［００７０］〜［００８０］、図１２〜図１５） Japanese Patent Laying-Open No. 2003-152077 (Patent Document 11) discloses a technique for forming a dual damascene wiring having a structure in which a barrier film is not interposed at a connection portion between a contact hole bottom and a lower wiring layer. That is, after forming a contact hole and a wiring groove in the insulating film, removing the barrier film on the lower wiring at the bottom of the contact hole, the barrier film formed from the TaN film using the ionized sputtering method is applied to the upper surface of the wiring groove. Is formed to be thicker than the thickness of the bottom of the contact hole. Next, the barrier film at the bottom of the contact hole is removed by sputter etching to leave the barrier film at the bottom of the wiring groove, and then Cu is embedded in the wiring groove and the contact hole.
JP 2002-246467 A (paragraph numbers [0019] to [0021], FIGS. 1 to 7) JP 2003-249547 A (paragraph numbers [0025] to [0030], FIGS. 1 to 4) JP 2001-351977 A (paragraph numbers [0017] to [0020], FIGS. 4 to 7) JP 2003-197739 A (paragraph numbers [0024] to [0027], FIGS. 3 to 6) Japanese Patent Laying-Open No. 2005-129677 (paragraph numbers [0019] to [0022], FIGS. 3 to 6) JP 2002-64139 A (paragraph numbers [0023] to [0026], FIGS. 8 to 11) JP 2001-284449 A (paragraph numbers [0015] to [0019], FIG. 1) Japanese Unexamined Patent Publication No. 9-326433 (paragraph numbers [0013] to [0016], FIGS. 1 to 4) JP 2002-299436 A (paragraph numbers [0064] to [0069], FIG. 5) JP 2000-91425 A (paragraph numbers [0020] to [0025], FIGS. 5 to 10) JP 2003-152077 A (paragraph numbers [0070] to [0080], FIGS. 12 to 15)

半導体集積回路の配線形成方法として、ダマシン（Damascene）法と呼ばれるプロセスがある。この方法は、絶縁膜に配線溝または接続孔を形成した後、半導体基板の主面に配線形成用またはプラグ形成用の導電性膜を堆積し、さらに、その配線溝または接続孔以外の領域の導電性膜を化学機械的研磨法（ＣＭＰ；Chemical Mechanical Polishing）によって除去することにより、配線溝内に埋め込み配線、または接続孔内にプラグを形成する方法である。この方法の場合は、特に、微細なエッチング加工が困難な銅系の導電材料（Ｃｕ（銅）または銅合金）からなる埋め込み配線の形成方法として適している。   As a method for forming a wiring of a semiconductor integrated circuit, there is a process called a damascene method. In this method, after forming a wiring groove or a connection hole in the insulating film, a conductive film for wiring formation or plug formation is deposited on the main surface of the semiconductor substrate, and the region other than the wiring groove or the connection hole is further deposited. In this method, the conductive film is removed by chemical mechanical polishing (CMP) to form a buried wiring in the wiring groove or a plug in the connection hole. This method is particularly suitable as a method for forming a buried wiring made of a copper-based conductive material (Cu (copper) or a copper alloy) that is difficult to be finely etched.

また、ダマシン法の応用としてデュアルダマシン（Dual-Damascene）法がある。この方法は、絶縁膜に配線形成用の溝および下層配線との接続を行なうための接続孔を形成した後、半導体基板の主面に配線形成用の導電性膜を堆積し、さらに、その溝以外の領域の導電性膜をＣＭＰによって除去することにより、配線形成用の溝内に埋め込み配線を形成し、かつ、接続孔内にプラグを形成する方法である。この方法の場合は、特に、多層配線構造を有する半導体集積回路において、工程数の削減が可能であり、配線コストの低減が可能である。   As an application of the damascene method, there is a dual-damascene method. In this method, after forming a wiring formation groove and a connection hole for connection with a lower layer wiring in an insulating film, a conductive film for wiring formation is deposited on the main surface of the semiconductor substrate, and the groove is further formed. In this method, the conductive film in the other region is removed by CMP to form a buried wiring in the wiring formation groove and to form a plug in the connection hole. In the case of this method, in particular, in a semiconductor integrated circuit having a multilayer wiring structure, the number of steps can be reduced, and the wiring cost can be reduced.

本発明者らは、上記デュアルダマシン法による埋め込み配線の形成技術について検討している。その中で、本発明者らは、以下のような課題を見出した。その課題について、図１５〜図１７を用いて説明する。   The present inventors are examining a technique for forming a buried wiring by the dual damascene method. Among them, the present inventors have found the following problems. The problem will be described with reference to FIGS.

デュアルダマシン法により形成された銅系の導電材料からなる埋め込み配線においては、プラグと下層の配線との間でエレクトロマイグレーションおよびストレスマイグレーション等の銅配線の接続部分での断線不良の発生が懸念される。その対策として、そのプラグが形成される接続孔を、下層配線の一部も掘り込むように形成して、プラグと下層の配線との接触面積を増加させる手段がある。このような構造を形成するには、まず図１５に示すように、下層の配線１０１に達する接続孔１０２、底部にて前記接続孔１０２が開孔する埋め込み配線形成用の溝部１０３を形成した後、接続孔１０２および溝部１０３の底部および側壁にバリア導電性膜１０４を形成する。次いで、図１６に示すように、スパッタエッチング法等により接続孔１０２の底部１０２Ｂのバリア導電性膜１０４を除去し、さらに下層の配線１０１を所定量掘り込む。ここで、溝部１０３をエッチングストッパ層無しで形成している場合には、溝部１０３の底部１０３Ｂが下がってしまい、接続孔１０２の底部１０２Ｂと溝部１０３の底部１０３Ｂとが近くなる。スパッタエッチングによる加工では、深い位置ほどエッチングが進むことから、接続孔１０２の底部１０２Ｂと溝部１０３の底部１０３Ｂとが近くなっている場合には、溝部１０３の底部１０３Ｂでもバリア導電性膜１０４がエッチングされ過ぎてしまうことになる。そこで、接続孔１０２の底部１０２Ｂおよび溝部１０３の底部１０３Ｂのバリア導電性膜１０４の膜厚を回復させるべく、再びバリア導電性膜１０４の堆積処理を行う場合には、接続孔１０２および溝部１０３の側壁における膜厚を厚くし過ぎないようにしなければならないことから、接続孔１０２の底部１０２Ｂおよび溝部１０３の底部１０３Ｂでは、十分な膜厚を確保できなくなってしまう課題が存在する（図１７参照）。   In embedded wiring made of a copper-based conductive material formed by the dual damascene method, there is a concern that disconnection failure may occur at the connection portion of the copper wiring such as electromigration and stress migration between the plug and the lower wiring. . As a countermeasure, there is a means for increasing the contact area between the plug and the lower layer wiring by forming a connection hole in which the plug is formed so as to dig a part of the lower layer wiring. In order to form such a structure, first, as shown in FIG. 15, after forming a connecting hole 102 reaching the lower wiring 101 and a groove 103 for forming a buried wiring in which the connecting hole 102 is opened at the bottom. The barrier conductive film 104 is formed on the bottom and side walls of the connection hole 102 and the groove 103. Next, as shown in FIG. 16, the barrier conductive film 104 at the bottom 102 </ b> B of the connection hole 102 is removed by a sputter etching method or the like, and a predetermined amount of wiring 101 is further dug. Here, when the groove 103 is formed without the etching stopper layer, the bottom 103B of the groove 103 is lowered, and the bottom 102B of the connection hole 102 and the bottom 103B of the groove 103 are close to each other. In the processing by sputter etching, since the etching progresses at a deeper position, when the bottom portion 102B of the connection hole 102 and the bottom portion 103B of the groove portion 103 are close to each other, the barrier conductive film 104 is also etched at the bottom portion 103B of the groove portion 103. It will be too much. Therefore, when the barrier conductive film 104 is deposited again to restore the film thickness of the barrier conductive film 104 at the bottom 102B of the connection hole 102 and the bottom 103B of the groove 103, the connection hole 102 and the groove 103 Since it is necessary to prevent the film thickness on the side wall from becoming too thick, there is a problem that a sufficient film thickness cannot be secured at the bottom 102B of the connection hole 102 and the bottom 103B of the groove 103 (see FIG. 17). .

また、本発明者らは、上記バリア導電性膜１０４を成膜する前に接続孔１０２下の配線１０１を掘り込む処理を行う手段について検討した。しかしながら、配線１０１を掘り込んだ際に銅系導電材料が吹き飛ばされ、その残渣が接続孔１０２の側壁に付着してしまうことから、その状況下でバリア導電性膜１０４を成膜することになる。そのため、接続孔１０２の側壁におけるバリア導電性膜１０４の接着性が低下してしまい、バリア導電性膜１０４の接着性が低下した部分においてバリア導電性膜１０４の剥離に起因する経時絶縁破壊への耐性が低下してしまう課題が存在する。   In addition, the present inventors examined a means for performing a process of digging the wiring 101 under the connection hole 102 before forming the barrier conductive film 104. However, since the copper-based conductive material is blown off when the wiring 101 is dug and the residue adheres to the side wall of the connection hole 102, the barrier conductive film 104 is formed under the circumstances. . For this reason, the adhesiveness of the barrier conductive film 104 on the side wall of the connection hole 102 is reduced, and the dielectric breakdown with time due to the peeling of the barrier conductive film 104 is caused in the portion where the adhesiveness of the barrier conductive film 104 is reduced. There is a problem that the tolerance is reduced.

また、バリア導電性膜１０４を成膜する前に接続孔１０２下の配線１０１を掘り込むことから、配線１０１の掘り込み形状を制御することが困難となり、接続孔１０２の深さ方向ばかりでなく横方向へも掘り込みが進んでしまう虞がある。横方向へ掘り込みが進んでしまった場合には、層間絶縁膜に対して掘り込み部分がオーバーハング形状になり掘り込み部をバリア導電性膜１０４で覆うことができなくなり、めっき法で接続孔１０２および溝部１０３を銅系の導電材料で埋め込む場合には、掘り込み部に薬液が残留してしまったり空隙が形成されてしまったりする虞があり、その場合には半導体集積回路の信頼性を低下させてしまう虞がある。   Further, since the wiring 101 under the connection hole 102 is dug before the barrier conductive film 104 is formed, it is difficult to control the dug shape of the wiring 101, and not only in the depth direction of the connection hole 102. There is a risk of digging in the lateral direction. When the digging has progressed in the lateral direction, the digging portion has an overhang shape with respect to the interlayer insulating film, and the digging portion cannot be covered with the barrier conductive film 104. When embedding 102 and the groove portion 103 with a copper-based conductive material, there is a risk that a chemical solution may remain in the digging portion or a void may be formed. In this case, the reliability of the semiconductor integrated circuit is increased. There is a risk of lowering.

本発明の目的は、デュアルダマシン法により形成された埋め込み配線を有する半導体集積回路装置の製造工程において、銅配線の接続部分での接続特性の信頼性の向上した埋め込み配線を形成できる技術を提供することにある。   An object of the present invention is to provide a technique capable of forming a buried wiring with improved reliability of connection characteristics at a connection portion of a copper wiring in a manufacturing process of a semiconductor integrated circuit device having a buried wiring formed by a dual damascene method. There is.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明による半導体集積回路装置の製造方法は、
（ａ）半導体基板上に銅を主成分とする第１配線を形成する工程、
（ｂ）前記第１配線の存在下で前記半導体基板上に第１エッチング速度を有する第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜をエッチングして前記第１配線に達する第１孔部を形成する工程、
（ｄ）前記第１孔部の存在下において前記第１絶縁膜をエッチングし、底部で前記第１孔部が開孔する第１溝部を形成する工程、
（ｅ）前記第１孔部および前記第１溝部の底部および側壁に第１バリア導電性膜を形成する工程、
（ｆ）前記第１孔部の底部にて前記第１バリア導電性膜および前記第１配線の一部をエッチングする工程、
（ｇ）前記（ｆ）工程後、前記第１孔部および前記第１溝部内を含む前記第１絶縁膜上に第２バリア導電性膜を形成する工程、
（ｈ）前記第２バリア導電性膜の存在下において、前記第１孔部および前記第１溝部を銅を主成分とする第１導電性膜で埋め込む工程、
（ｉ）前記第１絶縁膜上の前記第１導電性膜、前記第２バリア導電性膜および前記第１バリア導電性膜を除去し、前記第１孔部および前記第１溝部内に第２配線を形成する工程、
を含み、
前記（ｇ）工程においては、前記第１孔部の前記底部における前記第２バリア導電性膜の膜厚が、前記第１溝部の前記底部における第１バリア導電性膜および前記第２バリア導電性膜の総膜厚より薄くなる条件で前記第２バリア導電性膜を成膜するものである。 A method for manufacturing a semiconductor integrated circuit device according to the present invention includes:
(A) forming a first wiring mainly composed of copper on a semiconductor substrate;
(B) forming a first insulating film having a first etching rate on the semiconductor substrate in the presence of the first wiring;
(C) etching the first insulating film to form a first hole reaching the first wiring;
(D) etching the first insulating film in the presence of the first hole to form a first groove part where the first hole is opened at the bottom;
(E) forming a first barrier conductive film on the bottom and side walls of the first hole and the first groove;
(F) etching the first barrier conductive film and a part of the first wiring at the bottom of the first hole;
(G) After the step (f), a step of forming a second barrier conductive film on the first insulating film including the inside of the first hole and the first groove,
(H) in the presence of the second barrier conductive film, the step of filling the first hole and the first groove with a first conductive film containing copper as a main component;
(I) The first conductive film, the second barrier conductive film, and the first barrier conductive film on the first insulating film are removed, and second in the first hole and the first groove. Forming a wiring;
Including
In the step (g), the film thickness of the second barrier conductive film at the bottom of the first hole is set so that the first barrier conductive film and the second barrier conductive at the bottom of the first groove are formed. The second barrier conductive film is formed under the condition of being thinner than the total film thickness.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

下層の埋め込み配線（第１配線）と接続する上層の埋め込み配線（第２配線）において、その下層の埋め込み配線を掘り込むように形成された接続孔（第１孔部）の底部にてバリア導電性膜を所望の膜厚にできるので、下層の埋め込み配線と上層の埋め込み配線との間における銅配線の接続部分での接続特性の信頼性を向上することができる。   In the upper buried wiring (second wiring) connected to the lower buried wiring (first wiring), barrier conductivity is formed at the bottom of the connection hole (first hole) formed so as to dig up the lower buried wiring. Since the conductive film can have a desired film thickness, the reliability of the connection characteristics at the connection portion of the copper wiring between the lower buried wiring and the upper buried wiring can be improved.

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。   In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like.

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。   Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number.

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。   Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say. In addition, when referring to the constituent elements in the embodiments, etc., “consisting of A” and “consisting of A” do not exclude other elements unless specifically stated that only the elements are included. Needless to say.

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。   Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.

また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。   In addition, when referring to materials, etc., unless specified otherwise, or in principle or not in principle, the specified material is the main material, and includes secondary elements, additives It does not exclude additional elements. For example, unless otherwise specified, the silicon member includes not only pure silicon but also an additive impurity, a binary or ternary alloy (for example, SiGe) having silicon as a main element.

また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。   In addition, components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.

また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。   In the drawings used in the present embodiment, even a plan view may be partially hatched to make the drawings easy to see.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

まず、図１に示すように、比抵抗が１０Ωｃｍ程度の単結晶シリコンからなる半導体基板１を８５０℃程度で熱処理して、その主面に膜厚１０ｎｍ程度の薄い酸化シリコン膜（パッド酸化膜）を形成する。次いで、この酸化シリコン膜の上に膜厚１２０ｎｍ程度の窒化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法で堆積した後、フォトレジスト膜をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜と酸化シリコン膜とを除去する。酸化シリコン膜は、後の工程で素子分離溝の内部に埋め込まれる酸化シリコン膜をデンシファイ（焼き締め）するときなどに基板に加わるストレスを緩和する目的で形成される。また、窒化シリコン膜は酸化されにくい性質を持つので、その下部（活性領域）の基板表面の酸化を防止するマスクとして利用される。   First, as shown in FIG. 1, a semiconductor substrate 1 made of single crystal silicon having a specific resistance of about 10 Ωcm is heat-treated at about 850 ° C., and a thin silicon oxide film (pad oxide film) having a thickness of about 10 nm is formed on the main surface. Form. Next, after depositing a silicon nitride film having a thickness of about 120 nm on the silicon oxide film by a CVD (Chemical Vapor Deposition) method, the silicon nitride film and the silicon oxide in the element isolation region are formed by dry etching using a photoresist film as a mask. Remove the membrane. The silicon oxide film is formed for the purpose of alleviating stress applied to the substrate when the silicon oxide film embedded in the element isolation trench is densified (baked) in a later step. In addition, since the silicon nitride film is difficult to oxidize, the silicon nitride film is used as a mask for preventing oxidation of the lower surface (active region) of the substrate surface.

続いて、窒化シリコン膜をマスクにしたドライエッチングで素子分離領域の半導体基板１に深さ３５０ｎｍ程度の溝を形成した後、エッチングで溝の内壁に生じたダメージ層を除去するために、半導体基板１を１０００℃程度で熱処理して溝の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜を形成する。   Subsequently, a trench having a depth of about 350 nm is formed in the semiconductor substrate 1 in the element isolation region by dry etching using a silicon nitride film as a mask, and then the semiconductor substrate is removed in order to remove a damaged layer formed on the inner wall of the trench by etching. 1 is heat-treated at about 1000 ° C. to form a thin silicon oxide film having a thickness of about 10 nm on the inner wall of the groove.

続いて、ＣＶＤ法にて半導体基板１上に酸化シリコン膜を堆積した後、この酸化シリコン膜の膜質を改善するために、半導体基板１を熱処理して酸化シリコン膜をデンシファイ（焼き締め）する。その後、窒化シリコン膜をストッパに用いた化学機械的研磨（Chemical Mechanical Polishing；ＣＭＰ）法でその酸化シリコン膜を研磨して溝の内部に残すことにより、表面が平坦化された素子分離溝２を形成する。   Subsequently, after depositing a silicon oxide film on the semiconductor substrate 1 by the CVD method, in order to improve the film quality of the silicon oxide film, the semiconductor substrate 1 is heat treated to densify the silicon oxide film. Thereafter, the silicon oxide film is polished and left inside the groove by a chemical mechanical polishing (CMP) method using the silicon nitride film as a stopper, so that the element isolation groove 2 having a planarized surface is formed. Form.

続いて、熱リン酸を用いたウェットエッチングで半導体基板１の活性領域上に残った窒化シリコン膜を除去した後、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域にＢ（ホウ素）をイオン注入してｐ型ウエル３を形成する。次いで、半導体基板１のｐチャネル型ＭＩＳＦＥＴを形成する領域にＰ（リン）をイオン注入してｎ型ウエル４を形成する。   Subsequently, the silicon nitride film remaining on the active region of the semiconductor substrate 1 is removed by wet etching using hot phosphoric acid, and then B (boron) is ion-implanted into the region of the semiconductor substrate 1 where the n-channel MISFET is to be formed. Thus, the p-type well 3 is formed. Next, P (phosphorus) is ion-implanted into the region of the semiconductor substrate 1 where the p-channel MISFET is to be formed, thereby forming the n-type well 4.

続いて、半導体基板１を熱処理することによって、ｐ型ウエル３およびｎ型ウエル４の表面にゲート酸化膜５を形成した後、ゲート酸化膜５の上部にゲート電極６を形成する。ゲート電極６は、たとえばＰをドープした低抵抗多結晶シリコン膜、ＷＮ（窒化タングステン）膜、およびＷ（タングステン）膜をこの順で積層した３層の導電性膜によって形成することができる。   Subsequently, the semiconductor substrate 1 is heat-treated to form the gate oxide film 5 on the surfaces of the p-type well 3 and the n-type well 4, and then the gate electrode 6 is formed on the gate oxide film 5. The gate electrode 6 can be formed of, for example, a three-layer conductive film in which a low-resistance polycrystalline silicon film doped with P, a WN (tungsten nitride) film, and a W (tungsten) film are stacked in this order.

次いで、ｐ型ウエル３にＰまたはＡｓ（ヒ素）をイオン注入することよってｎ型半導体領域（ソース、ドレイン）７を形成し、ｎ型ウエル４にＢをイオン注入することによってｐ型半導体領域（ソース、ドレイン）８を形成する。ここまでの工程によって、ｐ型ウエル３にｎチャネル型ＭＩＳＦＥＴＱｎが形成され、ｎ型ウエル４にｐチャネル型ＭＩＳＦＥＴＱｐが形成される。   Next, P or As (arsenic) is ion-implanted into the p-type well 3 to form an n-type semiconductor region (source, drain) 7, and B is ion-implanted into the n-type well 4 to form a p-type semiconductor region ( (Source, drain) 8 is formed. Through the steps so far, the n-channel MISFET Qn is formed in the p-type well 3 and the p-channel MISFET Qp is formed in the n-type well 4.

続いて、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部に酸化シリコンからなる層間絶縁膜９を形成する。   Subsequently, an interlayer insulating film 9 made of silicon oxide is formed on the n-channel MISFET Qn and the p-channel MISFET Qp.

次に、図２に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクにして層間絶縁膜９をドライエッチングすることにより、ｎ型半導体領域（ソース、ドレイン）７およびｐ型半導体領域（ソース、ドレイン）８の上部にコンタクトホール１０を形成する。続いて、コンタクトホール１０内を含む半導体基板１上に、たとえばスパッタリング法により窒化チタン膜を堆積した後、さらにＣＶＤ法によりＷ（タングステン）膜を堆積し、コンタクトホール１０をそのＷ膜で埋め込む。その後、コンタクトホール１０以外の層間絶縁膜９上の窒化チタン膜およびＷ膜を、たとえばＣＭＰ法により除去し、プラグ１１を形成する。   Next, as shown in FIG. 2, an n-type semiconductor region (source, drain) 7 is formed by dry etching the interlayer insulating film 9 using a photoresist film (not shown) patterned by photolithography as a mask. A contact hole 10 is formed on the p-type semiconductor region (source / drain) 8. Subsequently, after a titanium nitride film is deposited on the semiconductor substrate 1 including the inside of the contact hole 10 by, for example, a sputtering method, a W (tungsten) film is further deposited by the CVD method, and the contact hole 10 is filled with the W film. Thereafter, the titanium nitride film and the W film on the interlayer insulating film 9 other than the contact hole 10 are removed by, for example, the CMP method, and the plug 11 is formed.

続いて、半導体基板１上に、たとえばプラズマＣＶＤ法でＳｉＣ（炭化シリコン）膜またはＳｉＣ膜の成分中にＮ（窒素）を所定量含むＳｉＣＮ（炭窒化シリコン）膜を堆積することにより、エッチングストッパ膜１２を形成する。エッチングストッパ膜１２は、その上層の絶縁膜に配線形成用の溝や孔を形成する際に、その掘り過ぎにより下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避するためのものである。ＳｉＣ膜およびＳｉＣＮ膜は、たとえば窒化シリコン膜より相対的に比誘電率が低いので、このエッチングストッパ膜１２としてＳｉＣ膜またはＳｉＣＮ膜を用いることにより、本実施の形態のＣＭＯＳロジックＬＳＩにおける配線遅延を改善することができる。   Subsequently, an SiC (silicon carbide) film or a SiCN (silicon carbonitride) film containing a predetermined amount of N (nitrogen) in a component of the SiC film is deposited on the semiconductor substrate 1 by, for example, a plasma CVD method. A film 12 is formed. The etching stopper film 12 is for avoiding damage to the lower layer due to excessive digging or deterioration in processing dimensional accuracy when forming a wiring forming groove or hole in the upper insulating film. Is. Since the SiC film and the SiCN film have a relative dielectric constant relatively lower than that of, for example, a silicon nitride film, by using the SiC film or the SiCN film as the etching stopper film 12, the wiring delay in the CMOS logic LSI of the present embodiment can be reduced. Can be improved.

次に、たとえばＣＶＤ法でエッチングストッパ膜１２の表面に、酸化シリコンにＣ（炭素）が添加されたＳｉＯＣ膜を堆積し、膜厚が約２００ｎｍの層間絶縁膜１３を形成する。このＳｉＯＣ膜は、塗布法によって堆積した後、熱処理を施すことによって成膜してもよい。このようなＳｉＯＣ膜を層間絶縁膜１３として用いることにより、層間絶縁膜１３の誘電率を下げることができるので、半導体集積回路装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善できる。また、層間絶縁膜１３として、ＳｉＯＣ膜の代わりにＦ（フッ素）が添加された酸化シリコン膜を用いてもよい。   Next, an SiOC film in which C (carbon) is added to silicon oxide is deposited on the surface of the etching stopper film 12 by, for example, a CVD method to form an interlayer insulating film 13 having a thickness of about 200 nm. The SiOC film may be deposited by a heat treatment after being deposited by a coating method. By using such a SiOC film as the interlayer insulating film 13, the dielectric constant of the interlayer insulating film 13 can be lowered, so that the total dielectric constant of the wiring of the semiconductor integrated circuit device can be lowered. Delay can be improved. Further, as the interlayer insulating film 13, a silicon oxide film to which F (fluorine) is added may be used instead of the SiOC film.

続いて、エッチングストッパ膜１２および層間絶縁膜１３を、フォトリソグラフィ技術およびドライエッチング技術を用いて加工し、複数の埋め込み配線形成用の配線溝１４を形成する。   Subsequently, the etching stopper film 12 and the interlayer insulating film 13 are processed using a photolithography technique and a dry etching technique to form a plurality of wiring grooves 14 for forming embedded wiring.

次いで、配線溝１４の底部に露出したプラグ１１の表面の反応層を除去するために、Ａｒ（アルゴン）雰囲気中にてスパッタエッチングによる半導体基板１の表面処理を行う。   Next, in order to remove the reaction layer on the surface of the plug 11 exposed at the bottom of the wiring groove 14, surface treatment of the semiconductor substrate 1 is performed by sputter etching in an Ar (argon) atmosphere.

続いて、半導体基板１の全面に、バリア導電性膜１５Ａとなる、たとえば窒化タンタル膜を、タンタルターゲットをアルゴン／窒素混合雰囲気中にて反応性スパッタリングを行なうことで堆積する。この窒化タンタル膜の堆積は、この後の工程において堆積するＣｕ（銅）膜の密着性の向上およびＣｕの拡散防止のために行うもので、その膜厚は約３０ｎｍとすることを例示できる。なお、本実施の形態においては、バリア導電性膜１５Ａとして窒化タンタル膜を例示するが、タンタル等の金属膜、窒化タンタルとタンタルとの積層膜、窒化チタン膜あるいは金属膜と窒化チタン膜との積層膜等であってもよい。バリア導電性膜１５Ａがタンタルまたは窒化タンタルの場合には、窒化チタンを用いた場合よりＣｕ膜との密着性がよい。また、バリア導電性膜１５Ａが窒化チタン膜の場合、この後の工程であるＣｕ膜の堆積直前に窒化チタン膜の表面をスパッタエッチングすることも可能である。このようなスパッタエッチングにより、窒化チタン膜の表面に吸着した水、酸素分子等を除去し、Ｃｕ膜の接着性を改善することができる。この技術は、特に、窒化チタン膜の堆積後、真空破壊して表面を大気に曝し、Ｃｕ膜を堆積する場合に効果が大きい。なお、この技術は窒化チタン膜に限られず、窒化タンタル膜においても、効果の差こそあるが有効である。   Subsequently, a tantalum nitride film, for example, serving as the barrier conductive film 15A is deposited on the entire surface of the semiconductor substrate 1 by reactive sputtering of a tantalum target in an argon / nitrogen mixed atmosphere. The deposition of the tantalum nitride film is performed in order to improve the adhesion of the Cu (copper) film deposited in the subsequent process and to prevent the diffusion of Cu, and the film thickness can be exemplified as about 30 nm. In this embodiment, a tantalum nitride film is exemplified as the barrier conductive film 15A. However, a metal film such as tantalum, a laminated film of tantalum nitride and tantalum, a titanium nitride film, or a metal film and a titanium nitride film are used. A laminated film or the like may be used. When the barrier conductive film 15A is tantalum or tantalum nitride, the adhesion with the Cu film is better than when titanium nitride is used. When the barrier conductive film 15A is a titanium nitride film, the surface of the titanium nitride film can be sputter-etched immediately before the Cu film is deposited in the subsequent process. By such sputter etching, water, oxygen molecules, etc. adsorbed on the surface of the titanium nitride film can be removed, and the adhesion of the Cu film can be improved. This technique is particularly effective when a Cu film is deposited by vacuum breaking after deposition of the titanium nitride film and exposing the surface to the atmosphere. This technique is not limited to a titanium nitride film, but is effective even with a tantalum nitride film, although there is a difference in effect.

続いて、バリア導電性膜１５Ａが堆積された半導体基板１の全面に、シード膜となる、たとえばＣｕ膜またはＣｕ合金膜を堆積する。このシード膜をＣｕ合金膜とする場合には、その合金中にＣｕを８０重量パーセント程度以上含むようにする。シード膜は、Ｃｕスパッタリング原子をイオン化することでスパッタリングの指向性を高めるイオン化スパッタリング法によって堆積し、その膜厚は、配線溝１４の内部を除いたバリア導電性膜１５Ａの表面において１００ｎｍ〜２００ｎｍ程度、好ましくは１５０ｎｍ程度となるようにする。本実施の形態においては、シード膜の堆積にイオン化スパッタリング法を用いる場合を例示するが、長距離スパッタリング法を用いてもよい。また、シード膜の堆積はＣＶＤ法によって行ってもよく、ＣＶＤ成膜ユニットがバリア導電性膜１５Ａの形成室と結合していれば高真空状態を維持できるので、堆積したバリア導電性膜１５Ａの表面が酸化してしまうことを防ぐことができる。   Subsequently, for example, a Cu film or a Cu alloy film to be a seed film is deposited on the entire surface of the semiconductor substrate 1 on which the barrier conductive film 15A is deposited. When the seed film is a Cu alloy film, Cu is contained in the alloy at about 80 weight percent or more. The seed film is deposited by an ionization sputtering method that increases the directivity of sputtering by ionizing Cu sputtering atoms, and the film thickness is about 100 nm to 200 nm on the surface of the barrier conductive film 15A excluding the inside of the wiring groove 14. The thickness is preferably about 150 nm. In this embodiment, the case where an ionized sputtering method is used for depositing a seed film is illustrated, but a long-distance sputtering method may be used. The seed film may be deposited by a CVD method, and a high vacuum state can be maintained if the CVD film forming unit is coupled to the formation chamber of the barrier conductive film 15A. It is possible to prevent the surface from being oxidized.

次に、シード膜が堆積された半導体基板１の全面に、Ｃｕ膜を配線溝１４を埋め込むように堆積し、このＣｕ膜と上記したシード膜とを合わせて導電性膜１５Ｂとする。この配線溝１４を埋め込むＣｕ膜は、たとえば電解めっき法にて形成し、めっき液としては、たとえばＨ２ＳＯ４（硫酸）に１０％のＣｕＳＯ４（硫酸銅）および銅膜のカバレージ向上用の添加剤を加えたものを用いる。配線溝１４を埋め込むＣｕ膜の形成に電解めっき法を用いた場合、そのＣｕ膜の成長速度を電気的に制御できるので、配線溝１４の内部におけるＣｕ膜のカバレージを向上することができる。なお、本実施の形態においては、配線溝１４を埋め込むＣｕ膜の堆積に電解めっき法を用いる場合を例示しているが、無電解めっき法を用いてもよい。無電解めっき法を用いた場合、電圧印加を必要としないので、電圧印加に起因する半導体基板１のダメージを、電解めっき法を用いた場合よりも低減することができる。 Next, a Cu film is deposited on the entire surface of the semiconductor substrate 1 on which the seed film has been deposited so as to fill the wiring groove 14, and the Cu film and the seed film are combined to form a conductive film 15B. The Cu film for embedding the wiring groove 14 is formed by, for example, an electrolytic plating method. As a plating solution, for example, H 2 SO 4 (sulfuric acid) is added with 10% CuSO 4 (copper sulfate) and copper film for improving the coverage. Use with additives. When the electroplating method is used for forming the Cu film for embedding the wiring groove 14, the growth rate of the Cu film can be electrically controlled, so that the coverage of the Cu film inside the wiring groove 14 can be improved. In the present embodiment, the case where the electroplating method is used for the deposition of the Cu film for embedding the wiring groove 14 is illustrated, but the electroless plating method may be used. When the electroless plating method is used, no voltage application is required, so that damage to the semiconductor substrate 1 due to the voltage application can be reduced as compared with the case where the electroplating method is used.

続いて、アニール処理によってＣｕ膜の歪みを緩和させることにより、良質なＣｕ膜を得ることができる。   Subsequently, a good quality Cu film can be obtained by relaxing the distortion of the Cu film by annealing treatment.

続いて、層間絶縁膜１３上の余分なバリア導電性膜１５Ａおよび導電性膜１５Ｂを除去し、配線溝１４内にバリア導電性膜１５Ａおよび導電性膜１５Ｂを残すことにより、埋め込み配線（第１配線）１５を形成する。バリア導電性膜１５Ａおよび導電性膜１５Ｂの除去は、ＣＭＰ法を用いた研磨により行う。   Subsequently, the excess barrier conductive film 15A and the conductive film 15B on the interlayer insulating film 13 are removed, and the barrier conductive film 15A and the conductive film 15B are left in the wiring trench 14 to thereby embed the embedded wiring (first Wiring) 15 is formed. The removal of the barrier conductive film 15A and the conductive film 15B is performed by polishing using a CMP method.

次いで、たとえば０．１％アンモニア水溶液と純水とを用いた２段階のブラシスクラブ洗浄により、半導体基板１の表面に付着した研磨砥粒および銅を除去する。   Next, the abrasive grains and copper adhering to the surface of the semiconductor substrate 1 are removed by two-step brush scrub cleaning using, for example, a 0.1% aqueous ammonia solution and pure water.

次に、図３に示すように、埋め込み配線１５および層間絶縁膜１３上にＳｉＣ膜またはＳｉＣＮ膜を堆積してエッチングストッパ膜１６を形成する。ＳｉＣ膜またはＳｉＣＮ膜の堆積には、たとえばプラズマＣＶＤ法を用いることができ、その膜厚は約５０ｎｍとする。エッチングストッパ膜１６は、後の工程において、エッチングを行なう際のエッチングストッパ層として機能させることができる。また、エッチングストッパ膜１６は、埋め込み配線１５の導電性膜１５ＢをなすＣｕの拡散を抑制する機能も有し、バリア導電性膜１５Ａ（図３参照）とともに層間絶縁膜９、１３および後でエッチングストッパ膜１６上に形成する絶縁膜への銅の拡散を防止してそれらの絶縁性を保持する。   Next, as shown in FIG. 3, a SiC film or a SiCN film is deposited on the buried wiring 15 and the interlayer insulating film 13 to form an etching stopper film 16. For the deposition of the SiC film or the SiCN film, for example, a plasma CVD method can be used, and the film thickness is about 50 nm. The etching stopper film 16 can function as an etching stopper layer when etching is performed in a later process. The etching stopper film 16 also has a function of suppressing the diffusion of Cu forming the conductive film 15B of the buried wiring 15, and the interlayer insulating films 9 and 13 and the later etching together with the barrier conductive film 15A (see FIG. 3). Copper is prevented from diffusing into the insulating film formed on the stopper film 16 and the insulating properties thereof are maintained.

次に、エッチングストッパ膜１６の表面に層間絶縁膜（第１絶縁膜）１９を堆積する。本実施の形態では、この層間絶縁膜１９として、ＳｉＯＣ膜などの低誘電率膜を例示することができ、ＳｉＯＣ膜とした場合には、前述の層間絶縁膜１３と同様の方法によって成膜することができる。このような低誘電率膜を用いた場合には、半導体集積回路装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善することができる。   Next, an interlayer insulating film (first insulating film) 19 is deposited on the surface of the etching stopper film 16. In the present embodiment, the interlayer insulating film 19 can be exemplified by a low dielectric constant film such as a SiOC film. When an SiOC film is used, the interlayer insulating film 19 is formed by the same method as the interlayer insulating film 13 described above. be able to. When such a low dielectric constant film is used, the total dielectric constant of the wiring of the semiconductor integrated circuit device can be lowered, and the wiring delay can be improved.

次に、層間絶縁膜１９の表面に膜厚１２０ｎｍ程度の反射防止膜２３を形成する。続いて、その反射防止膜２３の表面に、たとえばポリヒドロキシスチレンと酸発生剤からなり、膜厚が４８０ｎｍ程度のフォトレジスト膜２４を形成する。次いで、そのフォトレジスト膜２４に対して加熱処理、露光処理および現像処理を施すことにより、フォトレジスト膜２４をパターニングする。このフォトレジスト膜２４のパターンは、下層の埋め込み配線１５に接続する接続孔を形成するためのマスクパターンであって、接続孔形成領域が露出され、それ以外の領域が覆われるように形成されている。   Next, an antireflection film 23 having a thickness of about 120 nm is formed on the surface of the interlayer insulating film 19. Subsequently, a photoresist film 24 made of, for example, polyhydroxystyrene and an acid generator and having a thickness of about 480 nm is formed on the surface of the antireflection film 23. Next, the photoresist film 24 is patterned by subjecting the photoresist film 24 to heat treatment, exposure processing, and development processing. The pattern of the photoresist film 24 is a mask pattern for forming a connection hole connected to the buried wiring 15 in the lower layer, and is formed so that the connection hole formation region is exposed and the other region is covered. Yes.

次に、図４に示すように、上記フォトレジスト膜２４をマスクとし、反射防止膜２３および層間絶縁膜１９を順次エッチングし、孔部（第１孔部）２５を形成する。次いで、図５に示すように、アッシング法により上記フォトレジスト膜２４および反射防止膜２３を除去する。   Next, as shown in FIG. 4, using the photoresist film 24 as a mask, the antireflection film 23 and the interlayer insulating film 19 are sequentially etched to form a hole (first hole) 25. Next, as shown in FIG. 5, the photoresist film 24 and the antireflection film 23 are removed by an ashing method.

次に、図６に示すように、半導体基板１上に膜厚１２０ｎｍ程度の反射防止膜２６を形成する。この反射防止膜２６は、孔部２５を埋め込むように形成される。   Next, as shown in FIG. 6, an antireflection film 26 having a thickness of about 120 nm is formed on the semiconductor substrate 1. The antireflection film 26 is formed so as to fill the hole 25.

続いて、その反射防止膜２６の表面に、ポリヒドロキシスチレンと酸発生剤からなる膜厚が４８０ｎｍ程度のフォトレジスト膜２７を形成する。次いで、そのフォトレジスト膜２７に対して加熱処理、露光処理および現像処理を施すことにより、フォトレジスト膜２７をパターニングする。このフォトレジスト膜２７のパターンは、たとえば平面帯状または長方形状の配線溝を形成するためのマスクパターンであって、配線溝形成領域が露出され、それ以外の領域が覆われるように形成されている。   Subsequently, a photoresist film 27 having a thickness of about 480 nm made of polyhydroxystyrene and an acid generator is formed on the surface of the antireflection film 26. Next, the photoresist film 27 is patterned by subjecting the photoresist film 27 to heat treatment, exposure processing, and development processing. The pattern of the photoresist film 27 is, for example, a mask pattern for forming a planar or rectangular wiring groove, and is formed so that the wiring groove forming region is exposed and the other regions are covered. .

次に、図７に示すように、パターニングされたフォトレジスト膜２７をマスクとして反射防止膜２６をエッチングする。続いて、そのフォトレジスト膜２７をマスクとして層間絶縁膜１９を所定の深さだけエッチングし、底部で孔部２５が開孔する配線溝（第１溝部）２８を形成する。次いで、図８に示すように、アッシング法によりフォトレジスト膜２７および反射防止膜２６を除去する。   Next, as shown in FIG. 7, the antireflection film 26 is etched using the patterned photoresist film 27 as a mask. Subsequently, the interlayer insulating film 19 is etched by a predetermined depth using the photoresist film 27 as a mask to form a wiring groove (first groove) 28 in which the hole 25 is opened at the bottom. Next, as shown in FIG. 8, the photoresist film 27 and the antireflection film 26 are removed by an ashing method.

次に、図９に示すように、層間絶縁膜１９をマスクとして孔部２５下のエッチングストッパ膜１６をエッチングすることにより、配線溝２８から下層の埋め込み配線１５に達する接続孔（第１孔部）２５Ａを形成する。   Next, as shown in FIG. 9, by using the interlayer insulating film 19 as a mask, the etching stopper film 16 below the hole 25 is etched, so that a connection hole (first hole) reaching the buried wiring 15 below the wiring groove 28 is formed. ) 25A is formed.

このような工程により配線溝２８および接続孔２５Ａを形成することにより、配線溝２８と接続孔２５Ａとの間においてエッチング速度の異なる配線溝２８の形成用のエッチストッパ膜（たとえばＳｉＣＮ膜）を省略することができる。そのようなエッチストッパ膜を設けた場合には、エッチストッパ膜を境に２層の層間絶縁膜を設けることが必要となり、またそのエッチストッパ膜も成膜する必要があることから、工程数が増加してしまうことになる。すなわち、そのエッチストッパ膜を省略した本実施の形態によれば、半導体集積回路装置の製造工程数を削減することができる。また、エッチストッパ膜を省略したことにより、半導体集積回路装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善することが可能となる。   By forming the wiring groove 28 and the connection hole 25A by such a process, an etching stopper film (for example, a SiCN film) for forming the wiring groove 28 having a different etching rate between the wiring groove 28 and the connection hole 25A is omitted. can do. When such an etch stopper film is provided, it is necessary to provide a two-layer interlayer insulating film with the etch stopper film as a boundary, and it is also necessary to form the etch stopper film. It will increase. That is, according to the present embodiment in which the etch stopper film is omitted, the number of manufacturing steps of the semiconductor integrated circuit device can be reduced. Further, by omitting the etch stopper film, the overall dielectric constant of the wiring of the semiconductor integrated circuit device can be lowered, and the wiring delay can be improved.

ここで、図１０は、上記配線溝２８および接続孔２５Ａ付近を拡大して示した要部断面図である。接続孔２５Ａを形成した後、前述のバリア導電性膜１５Ａを堆積した工程と同様の工程により、配線溝２８および接続孔２５Ａの側壁および底部を含む層間絶縁膜１９上にバリア導電性膜（第１バリア導電性膜）３１Ａを堆積する。本実施の形態において、このバリア導電性膜３１Ａとしては、たとえば窒化タンタル膜およびタンタル膜を順次下層から積層した積層膜を例示することができる。このバリア導電性膜３１Ａの成膜には、図１１に示すようなスパッタリング装置を用いる。このスパッタリング装置は、チャンバ（処理室）ＣＭＢ内にターゲットＴＧＴおよび半導体基板１が載置されるステージＳＴＧを備え、ターゲットＴＧＴおよびステージＳＴＧには、それぞれ直流電源および交流電源が電気的に接続されている。また、チャンバＣＭＢの外部側壁には、ターゲットＴＧＴとステージＳＴＧとの間となる高さで直流コイルＴＣＬおよび高周波コイルＫＣＬが備えられ、これら直流コイルＴＣＬおよび高周波コイルＫＣＬから作用する磁力により、チャンバＣＭＢ内の粒子の指向性を調節することができる。本実施の形態において、バリア導電性膜３１Ａを形成する窒化タンタル膜を成膜する際には、ターゲットＴＧＴに５０００Ｗ〜３００００Ｗ程度、好ましくは１００００Ｗ〜２００００Ｗ程度の直流電力を印加し、ステージＳＴＧに５０Ｗ〜１５００Ｗ程度、好ましくは５００Ｗ〜１３００Ｗ程度の交流電力を印加することを例示できる。また、バリア導電性膜３１Ａを形成するタンタル膜を成膜する際には、ターゲットＴＧＴに５０００Ｗ〜３００００Ｗ程度、好ましくは１００００Ｗ〜２００００Ｗ程度の直流電力を印加し、ステージＳＴＧに５０Ｗ〜１５００Ｗ程度、好ましくは１００Ｗ〜９００Ｗ程度の交流電力を印加することを例示できる。   Here, FIG. 10 is an enlarged cross-sectional view showing the vicinity of the wiring groove 28 and the connection hole 25A. After the connection hole 25A is formed, the barrier conductive film (first film) is formed on the interlayer insulating film 19 including the side wall and bottom of the wiring groove 28 and the connection hole 25A by a process similar to the process of depositing the barrier conductive film 15A described above. 1 barrier conductive film) 31A is deposited. In the present embodiment, examples of the barrier conductive film 31A include a laminated film in which a tantalum nitride film and a tantalum film are sequentially laminated from the lower layer. A sputtering apparatus as shown in FIG. 11 is used for forming the barrier conductive film 31A. This sputtering apparatus includes a stage STG on which a target TGT and a semiconductor substrate 1 are placed in a chamber (processing chamber) CMB, and a DC power source and an AC power source are electrically connected to the target TGT and the stage STG, respectively. Yes. Further, a DC coil TCL and a high frequency coil KCL are provided on the outer side wall of the chamber CMB at a height between the target TGT and the stage STG, and the magnetic force acting from the DC coil TCL and the high frequency coil KCL generates a chamber CMB. The directionality of the particles inside can be adjusted. In this embodiment, when a tantalum nitride film for forming the barrier conductive film 31A is formed, DC power of about 5000 W to 30000 W, preferably about 10000 W to 20000 W is applied to the target TGT, and 50 W is applied to the stage STG. The application of AC power of about ˜1500 W, preferably about 500 W to 1300 W can be exemplified. Further, when the tantalum film forming the barrier conductive film 31A is formed, DC power of about 5000 W to 30000 W, preferably about 10000 W to 20000 W is applied to the target TGT, and about 50 W to 1500 W, preferably Can be exemplified by applying AC power of about 100W to 900W.

次に、図１２に示すように、スパッタエッチング法により接続孔２５Ａの底部のバリア導電性膜３１Ａを除去し、さらに接続孔２５Ａ下の埋め込み配線１５の一部を掘り込む。このスパッタエッチング処理は、図１１に示したスパッタリング装置のチャンバＣＭＢ内において、高周波放電によるＡｒ（アルゴン）プラズマを用いたイオン衝撃によって実施するものである。その際には、ターゲットＴＧＴに５０Ｗ〜１５００Ｗ程度、好ましくは１００Ｗ〜１０００Ｗ程度の直流電力を印加し、高周波コイルに５００Ｗ〜２０００Ｗ程度、好ましくは８００Ｗ〜１７００Ｗ程度の交流電力を印加し、ステージＳＴＧに２００Ｗ〜１５００Ｗ程度、好ましくは５００Ｗ〜１２００Ｗ程度の交流電力を、直流コイルに１００Ｗ〜２０００Ｗ程度、好ましくは２００Ｗ〜１０００Ｗ程度の直流電力を印加することを例示できる。このように下層の埋め込み配線１５の一部を掘り込んでから後の工程で配線溝２８および接続孔２５Ａ内に埋め込み配線およびプラグを一体に形成することにより、プラグと下層の埋め込み配線１５との接触面積を増加させることができる。それにより、そのプラグと下層の埋め込み配線１５との間では、エレクトロマイグレーションおよびストレスマイグレーション等の銅配線の接続部分での接続特性の信頼性を向上することが可能となる。   Next, as shown in FIG. 12, the barrier conductive film 31A at the bottom of the connection hole 25A is removed by sputter etching, and a part of the embedded wiring 15 under the connection hole 25A is further dug. This sputter etching process is performed by ion bombardment using Ar (argon) plasma by high frequency discharge in the chamber CMB of the sputtering apparatus shown in FIG. In that case, DC power of about 50 W to 1500 W, preferably about 100 W to 1000 W is applied to the target TGT, AC power of about 500 W to 2000 W, preferably about 800 W to 1700 W is applied to the high frequency coil, and the stage STG is applied. Examples include applying AC power of about 200 W to 1500 W, preferably about 500 W to 1200 W, and applying DC power of about 100 W to 2000 W, preferably about 200 W to 1000 W, to the DC coil. In this way, a part of the buried wiring 15 in the lower layer is dug and then the buried wiring and the plug are integrally formed in the wiring groove 28 and the connection hole 25A in a later process, so that the plug and the buried wiring 15 in the lower layer are formed. The contact area can be increased. Thereby, it is possible to improve the reliability of the connection characteristics at the connection portion of the copper wiring such as electromigration and stress migration between the plug and the underlying buried wiring 15.

また、下層の埋め込み配線１５の掘り込みをバリア導電性膜３１Ａの成膜前に行うと、埋め込み配線１５を形成しているＣｕが接続孔２５Ａの側壁に付着し、バリア導電性膜３１Ａの接続孔２５Ａの側壁における接着性の低下、およびＣｕの層間絶縁膜１９への拡散等の不具合を引き起こす虞がある。このような不具合を引き起こした場合には、その接続孔２５Ａにおける銅配線の接続部分での接続特性の信頼性の低下等、半導体集積回路装置の信頼性を低下させてしまう虞があることから、本実施の形態のように下層の埋め込み配線１５の掘り込みをバリア導電性膜３１Ａの成膜後に行うことが好ましい。   Further, if the buried wiring 15 in the lower layer is dug before the barrier conductive film 31A is formed, Cu forming the embedded wiring 15 adheres to the side wall of the connection hole 25A, and the connection of the barrier conductive film 31A is performed. There is a risk of causing problems such as a decrease in adhesiveness on the side wall of the hole 25A and diffusion of Cu into the interlayer insulating film 19. When such a problem is caused, the reliability of the semiconductor integrated circuit device may be reduced, such as a reduction in the reliability of the connection characteristics at the connection portion of the copper wiring in the connection hole 25A. As in the present embodiment, it is preferable that the buried wiring 15 in the lower layer is dug after the barrier conductive film 31A is formed.

スパッタエッチング法によるエッチング処理においては、半導体基板１の主面（素子形成面）における深さ方向で深い位置ほどエッチングが進む。また、本実施の形態のように、エッチストッパ膜を用いずに配線溝２８を形成した場合には、配線溝２８が深く形成されてしまう傾向がある。そのため、上記スパッタエッチング処理後には、配線溝２８の底部のバリア導電性膜３１Ａも薄くなることになる。   In the etching process by the sputter etching method, the etching progresses at a deeper position in the depth direction on the main surface (element formation surface) of the semiconductor substrate 1. Further, when the wiring groove 28 is formed without using the etch stopper film as in the present embodiment, the wiring groove 28 tends to be formed deeply. Therefore, after the sputter etching process, the barrier conductive film 31A at the bottom of the wiring groove 28 is also thinned.

次に、図１３に示すように、前述のスパッタリング装置（図１１参照）を用いたスパッタリング法にて、配線溝２８および接続孔２５Ａ内を含む層間絶縁膜１９上にタンタル膜（第２バリア導電性膜）を堆積する。このタンタル膜を成膜する際には、図１１に示したスパッタリング装置において、ターゲットＴＧＴに５０００Ｗ〜３００００Ｗ程度、好ましくは１００００Ｗ〜２００００Ｗ程度の直流電力を印加し、ステージＳＴＧに５０Ｗ〜１５００Ｗ程度、好ましくは１００Ｗ〜９００Ｗ程度の交流電力を印加することを例示できる。それにより、配線溝２８の底部のバリア導電性膜３１Ａの膜厚を増加し、接続孔２５Ａの底部を再びバリア導電性膜３１Ａで覆う。本実施の形態において、このスパッタリング処理は、チャンバＣＭＢ内において、半導体基板１の主面に垂直な方向（接続孔２５Ａおよび配線溝２８の深さ方向）におけるスパッタリング粒子の指向性を向上させた条件で行う。この条件は、図１０を用いて説明したバリア導電性膜３１Ａの成膜直後における配線溝２８の底部および接続孔２５Ａの底部におけるバリア導電性膜３１Ａの膜厚をそれぞれＴ１およびＴ２（図１０参照）とし、図１３を用いて説明したタンタル膜の成膜後における配線溝２８の底部および接続孔２５Ａの底部におけるバリア導電性膜３１Ａの膜厚をそれぞれＴ１およびＴ２（図１３参照）とすると、本実施の形態においては次のようになる。すなわち、Ｔ１＜Ｔ３およびＴ２＞Ｔ４である。それにより、配線溝２８および接続孔２５Ａの側壁におけるバリア導電性膜３１Ａの膜厚の増加を抑制しつつタンタル膜の成膜処理を実施し、配線溝２８および接続孔２５Ａの底部で十分な膜厚のバリア導電性膜３１Ａを確保することが可能となる。   Next, as shown in FIG. 13, a tantalum film (second barrier conductive film) is formed on the interlayer insulating film 19 including the wiring groove 28 and the connection hole 25A by the sputtering method using the above-described sputtering apparatus (see FIG. 11). Deposit). When forming this tantalum film, in the sputtering apparatus shown in FIG. 11, DC power of about 5000 W to 30000 W, preferably about 10000 W to 20000 W is applied to the target TGT, and about 50 W to 1500 W, preferably about Can be exemplified by applying AC power of about 100W to 900W. As a result, the thickness of the barrier conductive film 31A at the bottom of the wiring groove 28 is increased, and the bottom of the connection hole 25A is again covered with the barrier conductive film 31A. In the present embodiment, this sputtering treatment is a condition in which the directivity of the sputtering particles in the direction perpendicular to the main surface of the semiconductor substrate 1 (the depth direction of the connection hole 25A and the wiring groove 28) is improved in the chamber CMB. To do. This condition is that the film thickness of the barrier conductive film 31A at the bottom of the wiring groove 28 and the bottom of the connection hole 25A immediately after the formation of the barrier conductive film 31A described with reference to FIG. 10 is set to T1 and T2, respectively (see FIG. 10). ) And the thickness of the barrier conductive film 31A at the bottom of the wiring groove 28 and the bottom of the connection hole 25A after the formation of the tantalum film described with reference to FIG. 13 is T1 and T2 (see FIG. 13), respectively. In the present embodiment, it is as follows. That is, T1 <T3 and T2> T4. Thus, the tantalum film is formed while suppressing an increase in the thickness of the barrier conductive film 31A on the side walls of the wiring groove 28 and the connection hole 25A, and a sufficient film is formed at the bottom of the wiring groove 28 and the connection hole 25A. A thick barrier conductive film 31A can be secured.

本実施の形態のように、バリア導電性膜３１Ａを成膜した後に埋め込み配線１５の掘り込みを行うことにより、埋め込み配線１５の掘り込みを接続孔２５Ａの深さ方向のみで進めることが可能となり、断面ではラウンド形状とすることが可能となる。それにより、その掘り込み形状を維持したまま接続孔２５Ａの底部に上記タンタル膜を成膜することができ、その掘り込み形状に沿って十分な膜厚のタンタル膜（バリア導電性膜３１Ａ）で覆うことができる。また、埋め込み配線１５の掘り込みを接続孔２５Ａの深さ方向のみにできるので、後の工程においてめっき法で接続孔２５Ａおよび配線溝２８を銅系の導電材料で埋め込む場合でも、掘り込み部に薬液が残留してしまったり空隙が形成されてしまったりすることを防ぐことができる。すなわち、本実施の形態の半導体集積回路装置の信頼性の低下を防ぐことが可能となる。   By digging the buried wiring 15 after forming the barrier conductive film 31A as in the present embodiment, the digging of the buried wiring 15 can be advanced only in the depth direction of the connection hole 25A. The cross section can be round. Accordingly, the tantalum film can be formed on the bottom of the connection hole 25A while maintaining the digging shape, and the tantalum film (barrier conductive film 31A) having a sufficient film thickness along the digging shape. Can be covered. Further, since the buried wiring 15 can be dug only in the depth direction of the connection hole 25A, even when the connection hole 25A and the wiring groove 28 are buried with a copper-based conductive material by a plating method in a later process, It can prevent that a chemical | medical solution remains or a space | gap is formed. That is, it is possible to prevent a decrease in the reliability of the semiconductor integrated circuit device of the present embodiment.

本実施の形態においては、バリア導電性膜３１Ａとして窒化タンタル膜およびタンタル膜の積層膜を例示したが、タンタル膜、窒化タンタル膜、窒化チタン膜、ＷＳｉＮ膜、ＴａＮＳｉ膜、Ｒｕ膜、もしくはＷＮ膜等の単層膜や、これらの積層膜であってもよい。また、バリア導電性膜３１Ａとして窒化タンタル膜およびタンタル膜の積層膜以外の薄膜を用いた場合でも、下層の埋め込み配線１５を掘り込んだ後に配線溝２８および接続孔２５Ａ内に堆積する薄膜は、本実施の形態と同様にタンタル膜でよい。Ｒｕ単膜及びＷＮ/Ｒｕ積層膜の場合はＲｕ膜を用いても良い。   In the present embodiment, a laminated film of a tantalum nitride film and a tantalum film is exemplified as the barrier conductive film 31A, but a tantalum film, a tantalum nitride film, a titanium nitride film, a WSiN film, a TaNSi film, a Ru film, or a WN film Such a single layer film or a laminated film thereof may be used. Further, even when a thin film other than the laminated film of the tantalum nitride film and the tantalum film is used as the barrier conductive film 31A, the thin film deposited in the wiring groove 28 and the connection hole 25A after digging the lower buried wiring 15 is A tantalum film may be used as in the present embodiment. In the case of a Ru single film and a WN / Ru laminated film, a Ru film may be used.

次に、図１４に示すように、半導体基板１の全面に、シード膜となる、たとえばＣｕ膜またはＣｕ合金膜を堆積する。このシード膜をＣｕ合金膜とする場合には、その合金中にＣｕを約８０重量パーセント程度以上含むようにする。シード膜は、長距離スパッタリング法によって堆積することを例示できる。本実施の形態においては、シード膜の堆積に長距離スパッタリング法を用いる場合を例示するが、Ｃｕスパッタリング原子をイオン化することで、スパッタリングの指向性を高めるイオン化スパッタリング法を用いてもよい。また、シード膜の堆積はＣＶＤ法によって行ってもよい。   Next, as shown in FIG. 14, for example, a Cu film or a Cu alloy film to be a seed film is deposited on the entire surface of the semiconductor substrate 1. When this seed film is a Cu alloy film, Cu is contained in the alloy at about 80 weight percent or more. It can be exemplified that the seed film is deposited by a long-distance sputtering method. In this embodiment, the case where the long-distance sputtering method is used for depositing the seed film is illustrated, but an ionized sputtering method that increases the directivity of sputtering by ionizing Cu sputtering atoms may be used. The seed film may be deposited by a CVD method.

次に、シード膜が堆積された半導体基板１の全面に、たとえばＣｕ膜からなる導電性膜を接続孔２５Ａおよび配線溝２８を埋め込むように堆積し、この導電性膜と上記したシード膜とを合わせて導電性膜３１Ｂとする。この接続孔２５Ａおよび配線溝２８を埋め込む導電性膜は、たとえば電解めっき法にて形成することができる。続いて、アニール処理によってその導電性膜３１Ｂの歪みを除去し安定化させる。   Next, a conductive film made of, for example, a Cu film is deposited on the entire surface of the semiconductor substrate 1 on which the seed film is deposited so as to fill the connection hole 25A and the wiring groove 28, and this conductive film and the seed film described above are deposited. Together, the conductive film 31B is obtained. The conductive film filling the connection hole 25A and the wiring groove 28 can be formed by, for example, an electrolytic plating method. Subsequently, the distortion of the conductive film 31B is removed and stabilized by annealing.

次に、絶縁膜１９上の余分なバリア導電性膜３１Ａおよび導電性膜３１Ｂを除去し、接続孔２５Ａおよび配線溝２８内にバリア導電性膜３１Ａおよび導電性膜３１Ｂを残すことで、埋め込み配線（第２配線）３１を形成する。バリア導電性膜３１Ａおよび導電性膜３１Ｂの除去は、ＣＭＰ法を用いた研磨により行うことを例示できる。   Next, the excess barrier conductive film 31A and the conductive film 31B on the insulating film 19 are removed, and the barrier conductive film 31A and the conductive film 31B are left in the connection hole 25A and the wiring groove 28, so that the embedded wiring (Second wiring) 31 is formed. For example, the removal of the barrier conductive film 31A and the conductive film 31B can be performed by polishing using a CMP method.

上記のように形成した本実施の形態の埋め込み配線３１によれば、下層の埋め込み配線１５との接触面積、つまりバリア導電性膜３１Ａと埋め込み配線１５との接触面積を増加することができる。それにより、埋め込み配線１５と埋め込み配線３１との界面における電界集中を緩和することができるので、埋め込み配線１５と埋め込み配線３１との間においてはエレクトロマイグレーションに対する耐性を向上することができる。また、接続孔２５Ａ下の埋め込み配線１５の掘り込み形状を断面ラウンド形状としているので、埋め込み配線１５と埋め込み配線３１との界面に作用する応力を緩和することができる。それにより、埋め込み配線１５と埋め込み配線３１との間においてはストレスマイグレーションに対する耐性を向上することができる。すなわち、本実施の形態によれば、埋め込み配線１５と埋め込み配線３１との間における銅配線の接続部分での接続特性の信頼性を向上することができるので、半導体集積回路装置の信頼性を向上することができる。   According to the buried wiring 31 of the present embodiment formed as described above, the contact area with the underlying buried wiring 15, that is, the contact area between the barrier conductive film 31A and the buried wiring 15 can be increased. As a result, electric field concentration at the interface between the embedded wiring 15 and the embedded wiring 31 can be relaxed, so that resistance to electromigration can be improved between the embedded wiring 15 and the embedded wiring 31. In addition, since the digging shape of the embedded wiring 15 under the connection hole 25A has a round cross section, the stress acting on the interface between the embedded wiring 15 and the embedded wiring 31 can be relaxed. Thereby, resistance to stress migration can be improved between the embedded wiring 15 and the embedded wiring 31. That is, according to the present embodiment, the reliability of the connection characteristic at the connection portion of the copper wiring between the embedded wiring 15 and the embedded wiring 31 can be improved, so that the reliability of the semiconductor integrated circuit device is improved. can do.

続いて、たとえば０．１％アンモニア水溶液と純水とを用いた２段階のブラシスクラブ洗浄により、半導体基板１の表面に付着した研磨砥粒および銅を除去し、本実施の形態の半導体集積回路装置を製造する。   Subsequently, the abrasive grains and copper adhering to the surface of the semiconductor substrate 1 are removed by two-step brush scrub cleaning using, for example, a 0.1% aqueous ammonia solution and pure water, and the semiconductor integrated circuit of the present embodiment Manufacture equipment.

なお、図３〜図１４を用いて説明した工程と同様の工程を繰り返すことにより、埋め込み配線３１の上部にさらに多層に配線を形成してもよい。   Note that wirings may be formed in multiple layers above the embedded wiring 31 by repeating the same processes as those described with reference to FIGS.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

本発明の絶縁ゲート型電界効果トランジスタの製造方法は、たとえばデュアルダマシン法により形成された埋め込み配線を有する半導体集積回路装置の製造工程に適用することができる。   The method for manufacturing an insulated gate field effect transistor of the present invention can be applied to a manufacturing process of a semiconductor integrated circuit device having a buried wiring formed by, for example, a dual damascene method.

本発明の一実施の形態である半導体集積回路装置の製造方法を説明する要部断面図である。It is principal part sectional drawing explaining the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 図１に続く半導体集積回路装置の製造工程中の要部断面図である。FIG. 2 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 1; 図２に続く半導体集積回路装置の製造工程中の要部断面図である。FIG. 3 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 2; 図３に続く半導体集積回路装置の製造工程中の要部断面図である。FIG. 4 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 3; 図４に続く半導体集積回路装置の製造工程中の要部断面図である。FIG. 5 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 4; 図５に続く半導体集積回路装置の製造工程中の要部断面図である。FIG. 6 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 5; 図６に続く半導体集積回路装置の製造工程中の要部断面図である。FIG. 7 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 6; 図７に続く半導体集積回路装置の製造工程中の要部断面図である。FIG. 8 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 7; 図８に続く半導体集積回路装置の製造工程中の要部断面図である。FIG. 9 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 8; 本発明の一実施の形態である半導体集積回路装置の製造工程中の要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造工程にて用いるスパッタリング装置の説明図である。It is explanatory drawing of the sputtering device used in the manufacturing process of the semiconductor integrated circuit device which is one embodiment of this invention. 図１０に続く半導体集積回路装置の製造工程中の要部断面図である。FIG. 11 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 10; 図１１に続く半導体集積回路装置の製造工程中の要部断面図である。FIG. 12 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 11; 本発明の一実施の形態である半導体集積回路装置の製造工程中の要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明者らが検討した半導体集積回路装置の製造工程を説明する要部断面図である。It is principal part sectional drawing explaining the manufacturing process of the semiconductor integrated circuit device which the present inventors examined. 図１５に続く半導体集積回路装置の製造工程を説明する要部断面図である。FIG. 16 is a main part cross-sectional view illustrating the manufacturing process of the semiconductor integrated circuit device following FIG. 15; 図１６に続く半導体集積回路装置の製造工程を説明する要部断面図である。FIG. 17 is a main part cross-sectional view illustrating the manufacturing process of the semiconductor integrated circuit device following FIG. 16;

符号の説明Explanation of symbols

１ 半導体基板
２ 素子分離溝
３ ｐ型ウエル
４ ｎ型ウエル
５ ゲート酸化膜
６ ゲート電極
７ ｎ型半導体領域（ソース、ドレイン）
８ ｐ型半導体領域（ソース、ドレイン）
９ 層間絶縁膜
１０ コンタクトホール
１１ プラグ
１２ エッチングストッパ膜
１３ 層間絶縁膜
１４ 配線溝
１５ 埋め込み配線（第１配線）
１５Ａ バリア導電性膜
１５Ｂ 導電性膜
１６ エッチングストッパ膜
１９ 層間絶縁膜（第１絶縁膜）
２３ 反射防止膜
２４ フォトレジスト膜
２５ 孔部（第１孔部）
２５Ａ 接続孔（第１孔部）
２６ 反射防止膜
２７ フォトレジスト膜
２８ 配線溝（第１溝部）
３１ 埋め込み配線（第２配線）
３１Ａ バリア導電性膜（第１バリア導電性膜）
３１Ｂ 導電性膜
１０１ 配線
１０２ 接続孔
１０２Ｂ 底部
１０３ 溝部
１０３Ｂ 底部
１０４ バリア導電性膜
ＣＭＢ チャンバ（処理室）
ＫＣＬ 高周波コイル
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
ＳＴＧ ステージ
ＴＣＬ 直流コイル
ＴＧＴ ターゲット 1 semiconductor substrate 2 element isolation trench 3 p-type well 4 n-type well 5 gate oxide film 6 gate electrode 7 n-type semiconductor region (source, drain)
8 p-type semiconductor region (source, drain)
9 Interlayer insulating film 10 Contact hole 11 Plug 12 Etching stopper film 13 Interlayer insulating film 14 Wiring groove 15 Embedded wiring (first wiring)
15A Barrier conductive film 15B Conductive film 16 Etching stopper film 19 Interlayer insulating film (first insulating film)
23 Antireflection film 24 Photoresist film 25 Hole (first hole)
25A Connection hole (1st hole)
26 Antireflection film 27 Photoresist film 28 Wiring groove (first groove)
31 Embedded wiring (second wiring)
31A barrier conductive film (first barrier conductive film)
31B conductive film 101 wiring 102 connection hole 102B bottom 103 groove 103B bottom 104 barrier conductive film CMB chamber (processing chamber)
KCL high frequency coil Qn n channel type MISFET
Qp p-channel MISFET
STG stage TCL DC coil TGT target

Claims (10)

（ａ）半導体基板上に銅を主成分とする第１配線を形成する工程、
（ｂ）前記第１配線の存在下で前記半導体基板上に第１エッチング速度を有する第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜をエッチングして前記第１配線に達する第１孔部を形成する工程、
（ｄ）前記第１孔部の存在下において前記第１絶縁膜をエッチングし、底部で前記第１孔部が開孔する第１溝部を形成する工程、
（ｅ）前記第１孔部および前記第１溝部の底部および側壁に第１バリア導電性膜を形成する工程、
（ｆ）前記第１孔部の底部にて前記第１バリア導電性膜および前記第１配線の一部をエッチングする工程、
（ｇ）前記（ｆ）工程後、前記第１孔部および前記第１溝部内を含む前記第１絶縁膜上に第２バリア導電性膜を形成する工程、
（ｈ）前記第２バリア導電性膜の存在下において、前記第１孔部および前記第１溝部を銅を主成分とする第１導電性膜で埋め込む工程、
（ｉ）前記第１絶縁膜上の前記第１導電性膜、前記第２バリア導電性膜および前記第１バリア導電性膜を除去し、前記第１孔部および前記第１溝部内に第２配線を形成する工程、
を含み、
前記（ｇ）工程においては、前記第１孔部の前記底部における前記第２バリア導電性膜の膜厚が、前記第１溝部の前記底部における第１バリア導電性膜および前記第２バリア導電性膜の総膜厚より薄くなる条件で前記第２バリア導電性膜を成膜することを特徴とする半導体集積回路装置の製造方法。 (A) forming a first wiring mainly composed of copper on a semiconductor substrate;
(B) forming a first insulating film having a first etching rate on the semiconductor substrate in the presence of the first wiring;
(C) etching the first insulating film to form a first hole reaching the first wiring;
(D) etching the first insulating film in the presence of the first hole to form a first groove part where the first hole is opened at the bottom;
(E) forming a first barrier conductive film on the bottom and side walls of the first hole and the first groove;
(F) etching the first barrier conductive film and a part of the first wiring at the bottom of the first hole;
(G) After the step (f), a step of forming a second barrier conductive film on the first insulating film including the inside of the first hole and the first groove,
(H) a step of filling the first hole and the first groove with a first conductive film containing copper as a main component in the presence of the second barrier conductive film;
(I) The first conductive film, the second barrier conductive film, and the first barrier conductive film on the first insulating film are removed, and second in the first hole and the first groove. Forming a wiring;
Including
In the step (g), the film thickness of the second barrier conductive film at the bottom of the first hole is set so that the first barrier conductive film and the second barrier conductive at the bottom of the first groove are formed. A method of manufacturing a semiconductor integrated circuit device, wherein the second barrier conductive film is formed under a condition that it is thinner than a total film thickness of the film. 請求項１記載の半導体集積回路装置の製造方法において、
前記第２バリア導電性膜は、前記半導体基板の主面と垂直な方向でのスパッタリング粒子の指向性を向上させたスパッタリング法により行うことを特徴とする半導体集積回路装置の製造方法。 The method of manufacturing a semiconductor integrated circuit device according to claim 1,
The method of manufacturing a semiconductor integrated circuit device, wherein the second barrier conductive film is formed by a sputtering method in which directivity of sputtering particles in a direction perpendicular to a main surface of the semiconductor substrate is improved. 請求項１記載の半導体集積回路装置の製造方法において、
前記第１バリア導電性膜は、ＷＳｉＮ膜、ＴａＮＳｉ膜、Ｒｕ膜またはＷＮ膜を含むことを特徴とする半導体集積回路装置の製造方法。 The method of manufacturing a semiconductor integrated circuit device according to claim 1,
The method of manufacturing a semiconductor integrated circuit device, wherein the first barrier conductive film includes a WSiN film, a TaNSi film, a Ru film, or a WN film. 請求項１記載の半導体集積回路装置の製造方法において、
前記第１バリア導電性膜は、ＴａＮ膜、タンタル膜、もしくはＴａＮ膜とタンタル膜との積層膜から形成することを特徴とする半導体集積回路装置の製造方法。 The method of manufacturing a semiconductor integrated circuit device according to claim 1,
The method of manufacturing a semiconductor integrated circuit device, wherein the first barrier conductive film is formed of a TaN film, a tantalum film, or a stacked film of a TaN film and a tantalum film. 請求項１記載の半導体集積回路装置の製造方法において、
前記第１絶縁膜の比誘電率は２．８以下であることを特徴とする半導体集積回路装置の製造方法。 The method of manufacturing a semiconductor integrated circuit device according to claim 1,
The method of manufacturing a semiconductor integrated circuit device, wherein the first dielectric film has a relative dielectric constant of 2.8 or less. 請求項５記載の半導体集積回路装置の製造方法において、
前記第１絶縁膜は、ＳｉＯＣを主成分とすることを特徴とする半導体集積回路装置の製造方法。 In the manufacturing method of the semiconductor integrated circuit device according to claim 5,
The method of manufacturing a semiconductor integrated circuit device, wherein the first insulating film contains SiOC as a main component. 請求項１記載の半導体集積回路装置の製造方法において、
前記第２配線は、断面で一部が前記第１孔部下で前記第１配線内に埋め込まれるように形成することを特徴とする半導体集積回路装置の製造方法。 The method of manufacturing a semiconductor integrated circuit device according to claim 1,
The method of manufacturing a semiconductor integrated circuit device, wherein the second wiring is formed so that a part thereof is embedded in the first wiring under the first hole in a cross section. 請求項１記載の半導体集積回路装置の製造方法において、
前記（ｄ）工程におけるエッチングは、エッチングストッパ膜を用いずに停止することを特徴とする半導体集積回路装置の製造方法。 The method of manufacturing a semiconductor integrated circuit device according to claim 1,
Etching in the step (d) is stopped without using an etching stopper film. A method of manufacturing a semiconductor integrated circuit device, wherein: （ａ）半導体基板上の第１絶縁膜に銅を主成分とする第１埋め込み配線を形成する工程、
（ｂ）前記第1絶縁膜上に第２絶縁膜を形成する工程、
（ｃ）前記第２絶縁膜上に第３絶縁膜を形成する工程、
（ｄ）前記第３絶縁膜をエッチングして前記第２絶縁膜に達する第１孔部を形成する工程、
（ｅ）前記第３絶縁膜をエッチングし、前記第１孔部を含み前記第１孔部より大きい開口部を有し、底部が前記第３絶縁膜の途中の深さに達する第１溝部を形成する工程、
（ｆ）前記第１孔部の底部の前記第２絶縁膜をエッチングして前記第１埋め込み配線を露出する工程、
（ｇ）前記第１孔部および前記第１溝部の底部および側壁に第１バリア導電性膜を形成し、前記第１溝部の底部での膜厚がｔ１で前記第１孔部の底部での膜厚がｔ２となるように形成する工程、
（ｈ）前記第１孔部の底部にて前記第１バリア導電性膜および前記第１埋め込み配線の一部をエッチングする工程、
（ｉ）前記（ｆ）工程後、前記第１孔部および前記第１溝部内を含む前記第３絶縁膜上に第２バリア導電性膜を形成し、前記第１溝部の底部での膜厚がｔ１より大きいｔ３で、前記第１孔部の底部での膜厚がｔ２より小さいｔ４となるように形成する工程、
（ｊ）前記第２バリア導電性膜上に前記第１孔部および前記第１溝部を埋め込むように銅を主成分とする第１導電性膜で埋め込む工程、
（ｋ）前記第３絶縁膜上の前記第１導電性膜、前記第２バリア導電性膜および前記第１バリア導電性膜を除去し、前記第１孔部および前記第１溝部内に第２埋め込み配線を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。 (A) forming a first buried wiring mainly composed of copper in a first insulating film on a semiconductor substrate;
(B) forming a second insulating film on the first insulating film;
(C) forming a third insulating film on the second insulating film;
(D) forming a first hole reaching the second insulating film by etching the third insulating film;
(E) etching the third insulating film, and including a first groove portion including the first hole portion and having an opening larger than the first hole portion, and having a bottom portion reaching a middle depth of the third insulating film. Forming step,
(F) etching the second insulating film at the bottom of the first hole to expose the first embedded wiring;
(G) A first barrier conductive film is formed on the bottom and side walls of the first hole and the first groove, and the film thickness at the bottom of the first groove is t1 and at the bottom of the first hole. A step of forming the film thickness to be t2,
(H) etching the first barrier conductive film and a part of the first embedded wiring at the bottom of the first hole;
(I) After the step (f), a second barrier conductive film is formed on the third insulating film including the inside of the first hole and the first groove, and the film thickness at the bottom of the first groove is formed. A step of forming t3 larger than t1 so that the film thickness at the bottom of the first hole is t4 smaller than t2.
(J) a step of embedding with a first conductive film containing copper as a main component so as to embed the first hole and the first groove on the second barrier conductive film;
(K) The first conductive film, the second barrier conductive film, and the first barrier conductive film on the third insulating film are removed, and a second is formed in the first hole and the first groove. Forming a buried wiring;
A method for manufacturing a semiconductor integrated circuit device, comprising: 請求項９記載の半導体集積回路装置の製造方法において、
前記第２バリア導電性膜の形成は、前記第１バリア導電性膜の形成に対して前記半導体基板の主面と垂直な方向でのスパッタリング粒子の指向性を向上させた条件でスパッタリング行うを特徴とする半導体集積回路装置の製造方法。 In the manufacturing method of the semiconductor integrated circuit device according to claim 9,
The formation of the second barrier conductive film is performed by sputtering under conditions that improve the directivity of the sputtered particles in a direction perpendicular to the main surface of the semiconductor substrate with respect to the formation of the first barrier conductive film. A method for manufacturing a semiconductor integrated circuit device.
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