JP2007227602A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は半導体装置の製造方法に関し、特に、ＳｉとＳｉＧｅとのエッチング時の選択
比を向上させる方法に適用して好適なものである。
The present invention relates to a method for manufacturing a semiconductor device, and is particularly suitable for application to a method for improving the selection ratio during etching of Si and SiGe.
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアッ
プフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されてい
る。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧
駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛ん
に行われている。ここで、非特許文献１には、バルク基板上にＳＯＩ層を形成することで
、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１
に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとのエ
ッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基
板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出されたＳｉの熱酸化を行
うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との
間にＢＯＸ層を形成する。
In the method disclosed in (1), a Si / SiGe layer is formed on a Si substrate, and only the SiGe layer is selectively removed by utilizing a difference in etching rate between Si and SiGe. A cavity is formed between the two. Then, by performing thermal oxidation of Si exposed in the cavity, an SiO 2 layer is buried between the Si substrate and the Si layer, and a BOX layer is formed between the Si substrate and the Si layer.
しかしながら、非特許文献１に開示された方法では、ＳｉＧｅ層のみを選択的に除去す
るときに、ＳｉとＳｉＧｅとのエッチング時の選択比がばらつき、ＳｉＧｅのみならずＳ
ｉもエッチングされるため、ＳＯＩ層の膜厚がばらつくようになる。このため、ＳＯＩト
ランジスタの閾値やオン電流やオフ電流がばらつく原因となり、ＳＯＩ基板上に形成され
た電界効果型トランジスタの製造歩留まりが低下するという問題があった。
そこで、本発明の目的は、ＳｉとＳｉＧのエッチング時の選択比を向上させ、SOI層膜
厚バラツキ低減が可能な半導体装置の製造方法を提供することである。
However, in the method disclosed in Non-Patent Document 1, when only the SiGe layer is selectively removed, the selection ratio during etching of Si and SiGe varies, and not only SiGe but also S
Since i is also etched, the film thickness of the SOI layer varies. For this reason, the threshold value, on-current, and off-current of the SOI transistor vary, and there is a problem that the manufacturing yield of the field effect transistor formed on the SOI substrate is lowered.
SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device capable of improving the selection ratio during etching of Si and SiG and reducing variations in the thickness of the SOI layer.
上述した課題を解決するために、本発明の一態様に係る半導体装置の製造方法によれば
、Ｓｉ層とＳｉＧｅ層とを同一基板上に形成する工程と、３０℃以下の温度範囲で前記Ｓ
ｉＧｅ層をフッ硝酸処理にて選択的にエッチング除去する工程とを備えることを特徴とす
る。
In order to solve the above-described problem, according to a method for manufacturing a semiconductor device according to one embodiment of the present invention, the step of forming the Si layer and the SiGe layer on the same substrate, and the S in a temperature range of 30 ° C. or less.
and a step of selectively removing the iGe layer by hydrofluoric acid treatment.
これにより、ＳｉＧｅに対するＳｉのエッチング時の選択比の劣化を抑制しつつ、Ｓｉ
Ｇｅをエッチングすることができ、ＳｉとＳｉＧｅとのエッチング時の選択比のばらつき
を少なくさせることができる。このため、ＳｉＧｅ層上にＳｉ層を積層させた場合におい
ても、Ｓｉ層の膜厚のばらつきを低減しつつ、Ｓｉ層下のＳｉＧｅ層を除去することがで
き、ＳＯＩ層の膜厚のばらつきを低減することができる。このため、ＳＢＳＩ法にてＳＯ
Ｉ層を形成した場合においても、ＳＯＩトランジスタの閾値やオン電流やオフ電流のばら
つきを低減させることが可能となり、ＳＯＩトランジスタの製造コストを抑制しつつ、Ｓ
ＯＩトランジスタの製造歩留まりを向上させることができる。
Thereby, while suppressing the deterioration of the selection ratio at the time of etching of Si with respect to SiGe, Si
Ge can be etched, and variation in the selection ratio between Si and SiGe can be reduced. For this reason, even when the Si layer is stacked on the SiGe layer, the SiGe layer under the Si layer can be removed while reducing the variation in the thickness of the Si layer, and the variation in the thickness of the SOI layer can be reduced. Can be reduced. For this reason, the SBSI method uses SO
Even in the case where the I layer is formed, it is possible to reduce variations in the threshold value, on-current, and off-current of the SOI transistor, and while suppressing the manufacturing cost of the SOI transistor, S
The production yield of the OI transistor can be improved.
また、本発明の一態様に係る半導体装置の製造方法によれば、Ｓｉ層とＳｉＧｅ層とを
同一基板上に形成する工程と、３分以内の時間内でＳｉＧｅ層をフッ硝酸処理にて選択的
にエッチング除去する工程とを備えることを特徴とする。
これにより、ＳｉＧｅのエッチング時間の増大に起因するＳｉの増速エッチングを抑制
することができる。このため、ＳｉＧｅ層上にＳｉ層を積層させた場合においても、Ｓｉ
層の膜厚の低下を低減しつつ、Ｓｉ層下のＳｉＧｅ層を除去することができ、ＳＯＩ層の
膜厚の均一性を向上させることができる。このため、ＳＢＳＩ法にてＳＯＩ層を形成した
場合においても、ＳＯＩトランジスタの閾値やオン電流やオフ電流のばらつきを低減させ
ることが可能となり、ＳＯＩトランジスタの製造コストを抑制しつつ、ＳＯＩトランジス
タの製造歩留まりを向上させることができる。
In addition, according to the method for manufacturing a semiconductor device according to one embodiment of the present invention, the SiGe layer and the SiGe layer are formed on the same substrate, and the SiGe layer is selected by hydrofluoric acid treatment within 3 minutes. And a step of etching away.
Thereby, the accelerated etching of Si resulting from the increase in the etching time of SiGe can be suppressed. For this reason, even when the Si layer is stacked on the SiGe layer, Si
The SiGe layer under the Si layer can be removed while reducing the decrease in the layer thickness, and the uniformity of the SOI layer thickness can be improved. For this reason, even when the SOI layer is formed by the SBSI method, it is possible to reduce variations in the threshold value, on-current, and off-current of the SOI transistor, and manufacturing the SOI transistor while suppressing the manufacturing cost of the SOI transistor. Yield can be improved.
また、本発明の一態様に係る半導体装置の製造方法によれば、Ｓｉ層とＳｉＧｅ層とを
同一基板上に形成する工程と、前記ＳｉＧｅ層をフッ硝酸処理にて選択的にエッチングす
る工程と、前記ＳｉＧｅ層をフッ硝酸処理した後、アンモニア過水処理を行う工程とを備
えることを特徴とする。
これにより、フッ硝酸処理によるエッチング時に発生する亜硝酸の発生を抑制すること
ができ、純水リンス時のＳｉの増速エッチングを抑制することができる。このため、Ｓｉ
Ｇｅ層上にＳｉ層を積層させた場合においても、Ｓｉ層の膜厚の低下を低減しつつ、Ｓｉ
層下のＳｉＧｅ層を除去することができ、ＳＯＩ層の膜厚の均一性を向上させることがで
きる。このため、ＳＢＳＩ法にてＳＯＩ層を形成した場合においても、ＳＯＩトランジス
タの閾値やオン電流やオフ電流のばらつきを低減させることが可能となり、ＳＯＩトラン
ジスタの製造コストを抑制しつつ、ＳＯＩトランジスタの製造歩留まりを向上させること
ができる。
According to the method for manufacturing a semiconductor device of one embodiment of the present invention, a step of forming the Si layer and the SiGe layer on the same substrate, and a step of selectively etching the SiGe layer by a hydrofluoric acid treatment, And a step of performing an ammonia hydrogen peroxide treatment after the SiGe layer is treated with hydrofluoric acid.
Thereby, generation | occurrence | production of the nitrous acid generate | occur | produced at the time of the etching by a hydrofluoric acid process can be suppressed, and the accelerated etching of Si at the time of pure water rinse can be suppressed. For this reason, Si
Even when the Si layer is stacked on the Ge layer, Si layer is reduced while reducing the decrease in the thickness of the Si layer.
The SiGe layer under the layer can be removed, and the uniformity of the thickness of the SOI layer can be improved. For this reason, even when the SOI layer is formed by the SBSI method, it is possible to reduce variations in the threshold value, on-current, and off-current of the SOI transistor, and manufacturing the SOI transistor while suppressing the manufacturing cost of the SOI transistor. Yield can be improved.
また、本発明の一態様に係る半導体装置の製造方法によれば、Ｓｉ層とＳｉＧｅ層とを
同一基板上に形成する工程と、前記ＳｉＧｅ層をフッ硝酸処理にて選択的にエッチングす
る工程と、前記ＳｉＧｅ層をフッ硝酸処理した後、過酸化水素水を含むフッ硝酸処理を行
う工程とを備えることを特徴とする。
これにより、フッ硝酸処理によるエッチング時に発生する亜硝酸の発生を抑制すること
ができ、純水リンス時のＳｉの増殖エッチングを抑制することができる。このため、Ｓｉ
Ｇｅ層上にＳｉ層を積層させた場合においても、Ｓｉ層の膜厚の低下を低減しつつ、Ｓｉ
層下のＳｉＧｅ層を除去することができ、ＳＯＩ層の膜厚の均一性を向上させることがで
きる。このため、ＳＢＳＩ法にてＳＯＩ層を形成した場合においても、ＳＯＩトランジス
タの閾値やオン電流やオフ電流のばらつきを低減させることが可能となり、ＳＯＩトラン
ジスタの製造コストを抑制しつつ、ＳＯＩトランジスタの製造歩留まりを向上させること
ができる。
According to the method for manufacturing a semiconductor device of one embodiment of the present invention, a step of forming the Si layer and the SiGe layer on the same substrate, and a step of selectively etching the SiGe layer by a hydrofluoric acid treatment, And a step of performing a hydrofluoric acid treatment including hydrogen peroxide after the SiGe layer is subjected to a hydrofluoric acid treatment.
Thereby, generation | occurrence | production of the nitrous acid generate | occur | produced at the time of the etching by a hydrofluoric acid process can be suppressed, and the proliferation etching of Si at the time of pure water rinse can be suppressed. For this reason, Si
Even when the Si layer is stacked on the Ge layer, Si layer is reduced while reducing the decrease in the thickness of the Si layer.
The SiGe layer under the layer can be removed, and the uniformity of the thickness of the SOI layer can be improved. For this reason, even when the SOI layer is formed by the SBSI method, it is possible to reduce variations in the threshold value, on-current, and off-current of the SOI transistor, and manufacturing the SOI transistor while suppressing the manufacturing cost of the SOI transistor. Yield can be improved.
また、本発明の一態様に係る半導体装置の製造方法によれば、前記フッ硝酸処理に用い
るフッ硝酸溶液は、ＨＦに対してＨＮＯ3およびＨ2Ｏを５０％以上含むことを特徴とする
。
これにより、フッ硝酸処理によるエッチング時に発生する亜硝酸の発生を抑制しつつ、
ＳｉＧｅ層をエッチングすることができ、Ｓｉ層の膜厚のばらつきを低減しつつ、ＳｉＧ
ｅ層を除去することができる。
According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the hydrofluoric acid solution used for the hydrofluoric acid treatment includes 50% or more of HNO 3 and H 2 O with respect to HF.
As a result, while suppressing the generation of nitrous acid that occurs during etching by the hydrofluoric acid treatment,
SiG layer can be etched, SiG layer thickness variation is reduced, while SiG
The e layer can be removed.
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明
する。
ＳＢＳＩ法にてＳＯＩ層を形成する場合、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、Ｓ
ｉとＳｉＧｅとのエッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去する
ことにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出され
たＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓ
ｉ基板とＳｉ層との間にＢＯＸ層を形成する。
Hereinafter, a semiconductor device manufacturing method according to an embodiment of the present invention will be described with reference to the drawings.
When an SOI layer is formed by the SBSI method, a Si / SiGe layer is formed on a Si substrate, and S
A cavity is formed between the Si substrate and the Si layer by selectively removing only the SiGe layer using the difference in etching rate between i and SiGe. Then, by performing thermal oxidation of Si exposed in the cavity, an SiO 2 layer is embedded between the Si substrate and the Si layer, and S
A BOX layer is formed between the i substrate and the Si layer.
ここで、図１に示すように、Ｓｉ層とＳｉＧｅ層（Ｇｅが３０％）とのフッ硝酸処理に
よる選択比は、ＳｉＧｅ層のエッチング時間が３分以内ならば、５００〜１０００の範囲
内で一定に保つことができるが、３分を超えると、Ｓｉ層とＳｉＧｅ層との選択比が低下
するとともに、Ｓｉ層とＳｉＧｅ層との選択比がばらつくようになる。
このため、Ｓｉ基板上に積層されたＳｉ／ＳｉＧｅ層からＳｉＧｅ層を選択的に除去す
る場合、ＳｉＧｅ層のエッチング時間を３分以内に設定することが好ましい。
Here, as shown in FIG. 1, the selectivity ratio between the Si layer and the SiGe layer (Ge is 30%) by the hydrofluoric acid treatment is within a range of 500 to 1000 if the etching time of the SiGe layer is within 3 minutes. Although it can be kept constant, when it exceeds 3 minutes, the selectivity between the Si layer and the SiGe layer is lowered and the selectivity between the Si layer and the SiGe layer is varied.
For this reason, when the SiGe layer is selectively removed from the Si / SiGe layer stacked on the Si substrate, it is preferable to set the etching time of the SiGe layer within 3 minutes.
また、Ｓｉ層とＳｉＧｅ層（とのフッ硝酸処理による選択比は、ＳｉＧｅ層のエッチン
グ温度が３０℃を越えると、Ｓｉ層とＳｉＧｅ層との選択比が低下するとともに、Ｓｉ層
とＳｉＧｅ層との選択比がばらつくようになる。このため、Ｓｉ基板上に積層されたＳｉ
／ＳｉＧｅ層からＳｉＧｅ層を選択的に除去する場合、ＳｉＧｅ層のエッチング温度を３
０℃以下に設定することが好ましい。
In addition, the selectivity ratio between the Si layer and the SiGe layer (with the nitric acid hydrofluoric acid treatment is such that when the etching temperature of the SiGe layer exceeds 30 ° C., the selectivity ratio between the Si layer and the SiGe layer decreases, and Therefore, the selective ratio of Si varies, so that the Si stacked on the Si substrate
When the SiGe layer is selectively removed from the / GeGe layer, the etching temperature of the SiGe layer is set to 3
It is preferable to set it to 0 ° C. or lower.
これにより、ＳｉＧｅに対するＳｉのエッチング時の選択比の劣化を抑制しつつ、Ｓｉ
Ｇｅをエッチングすることができ、ＳｉとＳｉＧｅとのエッチング時の選択比のばらつき
を低下させることができる。このため、ＳｉＧｅ層上にＳｉ層を積層させた場合において
も、Ｓｉ層の膜厚のばらつきを低減しつつ、Ｓｉ層下のＳｉＧｅ層を除去することができ
、ＳＯＩ層の膜厚のばらつきを低減することができる。このため、ＳＢＳＩ法にてＳＯＩ
層を形成した場合においても、ＳＯＩトランジスタの閾値やオン電流やオフ電流のばらつ
きを低減させることが可能となり、ＳＯＩトランジスタの製造コストを抑制しつつ、ＳＯ
Ｉトランジスタの製造歩留まりを向上させることができる。
Thereby, while suppressing the deterioration of the selection ratio at the time of etching of Si with respect to SiGe, Si
Ge can be etched, and variation in the selection ratio between Si and SiGe can be reduced. For this reason, even when the Si layer is stacked on the SiGe layer, the SiGe layer under the Si layer can be removed while reducing the variation in the thickness of the Si layer, and the variation in the thickness of the SOI layer can be reduced. Can be reduced. For this reason, SOI by the SBSI method
Even when the layers are formed, it is possible to reduce variations in the threshold value, on-current, and off-current of the SOI transistor, and while suppressing the manufacturing cost of the SOI transistor, the SO transistor
The manufacturing yield of the I transistor can be improved.
また、ＳｉＧｅ層の選択エッチングにおけるフッ硝酸処理後、アンモニア過水処理また
は過酸化水素水（Ｈ2Ｏ2）を含むフッ硝酸処理を行うことが好ましい。なお、フッ硝酸処
理に用いるフッ硝酸溶液は、ＨＦに対してＨＮＯ3およびＨ2Ｏを５０倍以上含むことが好
ましい。これにより、フッ硝酸処理によるエッチング時に発生する亜硝酸の発生を抑制す
ることができ、フッ硝酸処理後の純水リンス時における、Ｓｉの増速エッチングを抑制す
ることができる。このため、ＳｉＧｅ層上にＳｉ層を積層させた場合においても、Ｓｉ層
の膜厚の低下を低減しつつ、Ｓｉ層下のＳｉＧｅ層を除去することができ、ＳＯＩ層の膜
厚の均一性を向上させることができる。
In addition, after the hydrofluoric acid treatment in the selective etching of the SiGe layer, it is preferable to perform an ammonia overwater treatment or a hydrofluoric acid treatment containing hydrogen peroxide water (H 2 O 2 ). Note that the hydrofluoric acid solution used for the hydrofluoric acid treatment preferably contains 50 times or more of HNO 3 and H 2 O with respect to HF. Thereby, generation | occurrence | production of the nitrous acid generate | occur | produced at the time of the etching by a hydrofluoric acid process can be suppressed, and the accelerated etching of Si at the time of the pure water rinse after a hydrofluoric acid process can be suppressed. Therefore, even when the Si layer is stacked on the SiGe layer, the SiGe layer under the Si layer can be removed while reducing the decrease in the thickness of the Si layer, and the uniformity of the SOI layer thickness Can be improved.
Claims (5)
３０℃以下の温度範囲で前記ＳｉＧｅ層をフッ硝酸処理にて選択的にエッチング除去す
る工程とを備えることを特徴とする半導体装置の製造方法。 Forming a Si layer and a SiGe layer on the same substrate;
And a step of selectively removing the SiGe layer by a hydrofluoric acid treatment in a temperature range of 30 ° C. or lower.
３分以内の時間内でＳｉＧｅ層をフッ硝酸処理にて選択的にエッチング除去する工程と
を備えることを特徴とする半導体装置の製造方法。 Forming a Si layer and a SiGe layer on the same substrate;
And a step of selectively removing the SiGe layer by hydrofluoric acid treatment within a time of 3 minutes or less.
前記ＳｉＧｅ層をフッ硝酸処理にて選択的にエッチングする工程と、
前記ＳｉＧｅ層をフッ硝酸処理した後、アンモニア過水処理を行う工程とを備えること
を特徴とする半導体装置の製造方法。 Forming a Si layer and a SiGe layer on the same substrate;
Selectively etching the SiGe layer by hydrofluoric acid treatment;
And a step of performing an ammonia overwater treatment after the SiGe layer is treated with hydrofluoric acid.
前記ＳｉＧｅ層をフッ硝酸処理にて選択的にエッチングする工程と、
前記ＳｉＧｅ層をフッ硝酸処理した後、過酸化水素水を含むフッ硝酸処理を行う工程と
を備えることを特徴とする半導体装置の製造方法。 Forming a Si layer and a SiGe layer on the same substrate;
Selectively etching the SiGe layer by hydrofluoric acid treatment;
And a step of performing a hydrofluoric acid treatment including hydrogen peroxide after the SiGe layer is subjected to a hydrofluoric acid treatment.
以上含むことを特徴とする請求項１から４のいずれか１項記載の半導体装置の製造方法。 5. The method of manufacturing a semiconductor device according to claim 1, wherein the hydrofluoric acid solution used for the hydrofluoric acid treatment contains 50 times or more of HNO 3 and H 2 O with respect to HF.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006046449A JP2007227602A (en) | 2006-02-23 | 2006-02-23 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006046449A JP2007227602A (en) | 2006-02-23 | 2006-02-23 | Method of manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007227602A true JP2007227602A (en) | 2007-09-06 |
Family
ID=38549119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006046449A Withdrawn JP2007227602A (en) | 2006-02-23 | 2006-02-23 | Method of manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2007227602A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10414978B2 (en) | 2016-12-14 | 2019-09-17 | Samsung Electronics Co., Ltd. | Etching composition and method for fabricating semiconductor device by using the same |
-
2006
- 2006-02-23 JP JP2006046449A patent/JP2007227602A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10414978B2 (en) | 2016-12-14 | 2019-09-17 | Samsung Electronics Co., Ltd. | Etching composition and method for fabricating semiconductor device by using the same |
| US10793775B2 (en) | 2016-12-14 | 2020-10-06 | Samsung Electronics Co., Ltd. | Etching composition and method for fabricating semiconductor device by using the same |
| US11198815B2 (en) | 2016-12-14 | 2021-12-14 | Samsung Electronics Co., Ltd. | Etching composition and method for fabricating semiconductor device by using the same |
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