JP2007226748A

JP2007226748A - Control bus data receiving circuit and bus data detection method using the same

Info

Publication number: JP2007226748A
Application number: JP2006050406A
Authority: JP
Inventors: Hiroyoshi Mori; 浩義森
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 2006-02-27
Filing date: 2006-02-27
Publication date: 2007-09-06

Abstract

<P>PROBLEM TO BE SOLVED: To perform stable bus data detection without depending on signal amplitude. <P>SOLUTION: A control bus data receiving circuit 10 is provided with a comparator circuit 1, a comparator circuit 2, a data bus detection circuit 3, a voltage detection circuit 4 and a threshold voltage setting circuit 5. The data bus detection circuit 3 detects a falling edge when an SCL signal is at a "High" level and the SCL signal changes from the "High" level to a "Low" level. The voltage detection circuit 4 detects SCL signal amplitude based on an edge detection signal of SDA output from the data bus detection circuit 3. The threshold voltage setting circuit 5 selects threshold voltage corresponding to SCL signal amplitude information output from the voltage detection circuit 4 and outputs it to the comparator circuits 1 and 2. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、バスインターフェースでの複数の異なる入力振幅に対応する受信回路に関する。 The present invention relates to a receiving circuit corresponding to a plurality of different input amplitudes in a bus interface.

複数の電子機器の間や複数のＩＣ（半導体集積回路）間での双方向通信を行うためのバス方式が種々提案されている。この中で、オランダのＰｈｉｌｌｉｐｓ社から提唱されたＩ２Ｃバス（Inter Integrated Circuit Bus）が広く知られている。Ｉ２Ｃバスは、クロックとデータによる２本のバスラインにより、簡単且つ確実にシリアルバスが構成できるので、携帯電話、ＰＤＡ（Personal Digital Assistant）などの電子システムやＴＶ、ＶＴＲなどの家電製品等に広く採用されている。Ｉ２Ｃバスでの入出力部では、Ｉ２Ｃバスに接続される他のデバイスとの間でシリアルデータ（これ以降、ＳＤＡと呼称する）の入出力を行うとともに、転送レートに対応するシリアルクロック（これ以降、ＳＣＬと呼称する）の入出力を行う。Ｉ２Ｃバスの信号振幅は、異なる電源電圧に対応するために複数の規格が設定されている（例えば、特許文献１参照。）。 Various bus systems have been proposed for bidirectional communication between a plurality of electronic devices and between a plurality of ICs (semiconductor integrated circuits). Among these, an I2C bus (Inter Integrated Circuit Bus) proposed by Phillips in the Netherlands is widely known. The I2C bus can be configured easily and reliably with two bus lines with clock and data, so it can be widely used in electronic systems such as mobile phones and PDAs (Personal Digital Assistants), and home appliances such as TVs and VTRs. It has been adopted. In the input / output unit of the I2C bus, serial data (hereinafter referred to as SDA) is input / output to / from other devices connected to the I2C bus, and a serial clock corresponding to the transfer rate (hereinafter referred to as SDA). , Referred to as SCL). A plurality of standards are set for the signal amplitude of the I2C bus in order to cope with different power supply voltages (see, for example, Patent Document 1).

特許文献１などに記載されているＩ２Ｃバスインターフェースでは、Ｉ２Ｃバスの信号振幅が送信側の電源電圧に依存し、受信側では接続が想定される全ての信号振幅の受信を可能としなければならない。 In the I2C bus interface described in Patent Document 1 or the like, the signal amplitude of the I2C bus depends on the power supply voltage on the transmission side, and the reception side must be able to receive all signal amplitudes assumed to be connected.

ところが、複数の信号振幅の入力信号を受信する場合、受信回路の閾値を想定される一番低い電圧に設定すると、振幅の大きな信号では立ち上がりと立ち下がりのクロスポイントが閾値電圧からずれてデータの誤検出が発生する可能性がある。
特開２００２−６３０８０号公報（頁７、図４） However, when receiving input signals with multiple signal amplitudes, if the threshold value of the receiving circuit is set to the lowest possible voltage, the rising and falling crosspoints will deviate from the threshold voltage for signals with large amplitudes, and the data False detection may occur.
JP 2002-63080 A (Page 7, FIG. 4)

本発明は、信号振幅によらず安定してデータ検出ができる制御バスデータ受信回路及びそれを用いたバスデータ検出方法を提供することにある。 An object of the present invention is to provide a control bus data receiving circuit capable of stably detecting data regardless of signal amplitude and a bus data detecting method using the control bus data receiving circuit.

上記目的を達成するために、本発明の一態様の制御バスデータ受信回路は、双方向バスでのクロック信号又はデータ信号の電圧振幅を検出する電圧検出回路と、前記電圧検出回路から出力される電圧振幅信号を入力し、前記電圧振幅に対応する閾値電圧信号を生成する閾値電圧設定回路とを具備することを特徴とする。 In order to achieve the above object, a control bus data receiving circuit according to an aspect of the present invention includes a voltage detection circuit that detects a voltage amplitude of a clock signal or a data signal in a bidirectional bus, and is output from the voltage detection circuit. And a threshold voltage setting circuit for inputting a voltage amplitude signal and generating a threshold voltage signal corresponding to the voltage amplitude.

更に、上記目的を達成するために、本発明の一態様の制御バスデータ受信回路を用いたバスデータ検出方法は、双方向バスでのクロック信号が“Ｈｉｇｈ”レベルのとき、前記双方向バスでのデータ信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化するときのエッジをエッジ検出信号として検出するステップと、前記エッジ検出信号にもとづいて、前記クロック信号の電圧振幅を検出するステップと、前記電圧振幅に対応した閾値電圧を選択するステップと、前記閾値電圧にもとづいて、前記クロック信号及び前記データ信号の信号レベルを判定するステップとを具備することを特徴とする。 Furthermore, in order to achieve the above object, the bus data detection method using the control bus data receiving circuit according to one aspect of the present invention is configured such that when the clock signal in the bidirectional bus is at “High” level, Detecting an edge when the data signal changes from “High” level to “Low” level as an edge detection signal; detecting a voltage amplitude of the clock signal based on the edge detection signal; Selecting a threshold voltage corresponding to a voltage amplitude; and determining signal levels of the clock signal and the data signal based on the threshold voltage.

本発明によれば、信号振幅によらず安定してデータ検出ができる制御バスデータ受信回路及びそれを用いたバスデータ検出方法を提供することができる。 According to the present invention, it is possible to provide a control bus data receiving circuit capable of stably detecting data regardless of signal amplitude and a bus data detecting method using the control bus data receiving circuit.

以下本発明の実施例について図面を参照しながら説明する。 Embodiments of the present invention will be described below with reference to the drawings.

まず、本発明の実施例１に係る制御バスデータ受信回路について、図面を参照して説明する。図１は制御バスデータ受信回路を示すブロック図である。本実施例では、Ｉ２Ｃバスの信号振幅を検出するバスデータ検出回路を設けている。 First, a control bus data receiving circuit according to Embodiment 1 of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a control bus data receiving circuit. In this embodiment, a bus data detection circuit for detecting the signal amplitude of the I2C bus is provided.

図１に示すように、制御バスデータ受信回路１０には、比較回路１、比較回路２、データバス検出回路３、電圧検出回路４、及び閾値電圧設定回路５が設けられている。 As shown in FIG. 1, the control bus data receiving circuit 10 is provided with a comparison circuit 1, a comparison circuit 2, a data bus detection circuit 3, a voltage detection circuit 4, and a threshold voltage setting circuit 5.

制御バスデータ受信回路１０は、図示しないＩ２Ｃバスに接続される送信側のＩＣ或いは双方バッファなどから出力されるシリアルデータ（これ以降、ＳＤＡと呼称する）とシリアルクロック（これ以降、ＳＣＬと呼称される）の信号を入力し、バスデータ信号Ｏｕｔｂｄを出力する。バスデータ信号Ｏｕｔｂｄは、例えば、図示しないシフトレジスタに入力されてパラレルデータに変換され、内部バスを介して制御部などへ出力される。 The control bus data receiving circuit 10 includes serial data (hereinafter referred to as SDA) and serial clock (hereinafter referred to as SCL) output from a transmission-side IC connected to an I2C bus (not shown) or both buffers. And a bus data signal Outbd are output. For example, the bus data signal Outbd is input to a shift register (not shown), converted into parallel data, and output to a control unit or the like via an internal bus.

ＳＤＡは、通常、最上位ｂｉｔ（Ａ６）から最下位ｂｉｔ（Ａ０）からなる７ｂｉｔデータ、読み書きｂｉｔ（Ｒ／Ｗ）、及びＡｃｔｂｉｔから構成される。ＳＣＬは、ＳＤＡに同期するクロックパルスとして送信される。そして、ＳＣＬ信号の立ち下りエッジのとき、ＳＤＡ信号のｂｉｔデータの“１”、“０”判定が行われる。 The SDA is generally composed of 7-bit data consisting of the most significant bit (A6) to the least significant bit (A0), a read / write bit (R / W), and an Actbit. The SCL is transmitted as a clock pulse synchronized with the SDA. Then, at the falling edge of the SCL signal, “1” and “0” determination of the bit data of the SDA signal is performed.

Ｉ２Ｃバスの信号振幅であるＳＤＡ信号振幅及びＳＣＬ信号振幅は、異なる高電位側電源Ｖｄｄ電圧、例えば、Ｖｄｄ５Ｖ、Ｖｄｄ３．３Ｖ、Ｖｄｄ３Ｖなどに対応するために複数の規格が設定され、これらの規格のＳＤＡ信号振幅及びＳＣＬ信号振幅が制御バスデータ受信回路１０に入力される。 A plurality of standards are set for the SDA signal amplitude and the SCL signal amplitude, which are signal amplitudes of the I2C bus, to correspond to different high-potential-side power supply Vdd voltages, for example, Vdd5V, Vdd3.3V, Vdd3V, etc. The SDA signal amplitude and the SCL signal amplitude are input to the control bus data receiving circuit 10.

比較回路１は、ＳＤＡ信号と閾値電圧設定回路５から出力される出力信号Ｏｕｔ３を入力し、比較増幅した信号をバスデータ検出回路３に出力する。比較回路２は、ＳＣＬ信号と閾値電圧設定回路５から出力される出力信号Ｏｕｔ３を入力し、比較増幅した信号をバスデータ検出回路３に出力する。バスデータ検出回路３は、比較回路１から出力される信号と比較回路２から出力される信号を入力し、出力信号Ｏｕｔ１とバスデータ信号Ｏｕｔｂｄを出力する。 The comparison circuit 1 receives the SDA signal and the output signal Out3 output from the threshold voltage setting circuit 5, and outputs a comparatively amplified signal to the bus data detection circuit 3. The comparison circuit 2 receives the SCL signal and the output signal Out3 output from the threshold voltage setting circuit 5, and outputs a comparatively amplified signal to the bus data detection circuit 3. The bus data detection circuit 3 receives the signal output from the comparison circuit 1 and the signal output from the comparison circuit 2, and outputs an output signal Out1 and a bus data signal Outbd.

電圧検出回路４は、ＳＣＬ信号とバスデータ検出回路３から出力信号Ｏｕｔ１を入力し、出力信号Ｓ２を閾値電圧設定回路５に出力する。閾値電圧設定回路５は、出力信号Ｏｕｔ２を入力し、出力信号Ｏｕｔ３を出力する。なお、出力信号Ｏｕｔ１乃至３については後に詳述する。 The voltage detection circuit 4 receives the SCL signal and the output signal Out1 from the bus data detection circuit 3, and outputs the output signal S2 to the threshold voltage setting circuit 5. The threshold voltage setting circuit 5 receives the output signal Out2 and outputs the output signal Out3. The output signals Out1 to Out3 will be described in detail later.

次に、制御バスデータ受信回路の動作について図２を参照して説明する。図２は制御バスデータ受信回路の動作を示すフローチャートである。ここでは、Ｉ２Ｃバスで規定されているデータホールド時間ｔｈｄが最小値０μｓで、ＳＤＡ信号とＳＣＬ信号が同時変化する場合である。 Next, the operation of the control bus data receiving circuit will be described with reference to FIG. FIG. 2 is a flowchart showing the operation of the control bus data receiving circuit. Here, the data hold time thd defined by the I2C bus is the minimum value 0 μs, and the SDA signal and the SCL signal change simultaneously.

図２に示すように、まず、バスデータ検出回路３は、比較回路１及び２を介して入力されるＳＤＡ信号及びＳＣＬ信号を入力する。図３に示すように、Ｉ２Ｃバスのスタートシーケンスにおいて、バスデータ検出回路３は、ＳＣＬ信号が“Ｈｉｇｈ”レベルで、ＳＤＡ信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化するときのＳＤＡ信号のエッジ検出を行い、ＳＤＡのエッジ検出信号を出力信号Ｏｕｔ１として電圧検出回路４に出力する。電圧検出回路４は、出力信号Ｏｕｔ１を入力したときのＳＣＬ信号の“Ｈｉｇｈ”電圧、例えば、Ｖｄｄ５ＶでのＳＣＬ信号振幅の“Ｈｉｇｈ”レベルを検出する（ステップＳ１）。 As shown in FIG. 2, first, the bus data detection circuit 3 inputs the SDA signal and the SCL signal input via the comparison circuits 1 and 2. As shown in FIG. 3, in the start sequence of the I2C bus, the bus data detection circuit 3 determines the SDA signal when the SCL signal is “High” level and the SDA signal changes from “High” level to “Low” level. Edge detection is performed, and an edge detection signal of SDA is output to the voltage detection circuit 4 as an output signal Out1. The voltage detection circuit 4 detects the “High” voltage of the SCL signal when the output signal Out1 is input, for example, the “High” level of the SCL signal amplitude at Vdd 5 V (step S1).

次に、閾値電圧設定回路５は、電圧検出回路４から出力されるＳＣＬ信号振幅の“Ｈｉｇｈ”レベル信号としての出力信号Ｏｕｔ２を入力し、例えば、内蔵するメモリに格納されているＳＣＬ信号振幅の“Ｈｉｇｈ”レベル情報とそれに対応する閾値電圧情報から、出力信号Ｏｕｔ２に対応する閾値電圧を選択して出力信号Ｏｕｔ３として比較回路１及び２に出力する（ステップＳ２）。 Next, the threshold voltage setting circuit 5 receives the output signal Out2 as a “High” level signal of the SCL signal amplitude output from the voltage detection circuit 4, and, for example, the SCL signal amplitude stored in the built-in memory. From the “High” level information and the corresponding threshold voltage information, the threshold voltage corresponding to the output signal Out2 is selected and output to the comparison circuits 1 and 2 as the output signal Out3 (step S2).

続いて、図４に示すように、比較回路１は、閾値電圧設定回路５から出力される出力信号Ｏｕｔ３としての閾値電圧情報（ここでは、２．５Ｖ）にもとづいて、ＳＤＡ信号の“Ｌｏｗ”或いは“Ｈｉｇｈ”の比較判定を行う。一方、比較回路２は、閾値電圧設定回路５から出力される出力信号Ｏｕｔ３としての閾値電圧情報（ここでは、２．５Ｖ）にもとづいて、ＳＣＬ信号の“Ｌｏｗ”或いは“Ｈｉｇｈ”の比較判定を行う。 Subsequently, as illustrated in FIG. 4, the comparison circuit 1 determines that the SDA signal is “Low” based on the threshold voltage information (2.5 V in this case) as the output signal Out3 output from the threshold voltage setting circuit 5. Alternatively, “High” is compared and determined. On the other hand, the comparison circuit 2 performs the comparison determination of “Low” or “High” of the SCL signal based on the threshold voltage information (2.5 V in this case) as the output signal Out3 output from the threshold voltage setting circuit 5. Do.

ここでは、送信側でのＶｄｄ５Ｖ信号レベルであるＳＤＡ信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに判定され、送信側でのＶｄｄ５Ｖ信号レベルであるＳＣＬ信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに判定される判定時間（判定時刻）はＴ１である。一方、受信側では、バスデータ検出回路３において送信側でのＶｄｄ５Ｖ信号レベルに対応する閾値電圧情報（ここでは、２．５Ｖ）が、Ｉ２Ｃバスの種々の規格の中から選択されているので、ＳＤＡ信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに判定され、ＳＣＬ信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに判定される判定時間（判定時刻）はＴ２である。つまり、受信側でのＳＤＡ信号とＳＣＬ信号のクロスポイント電圧と閾値電圧が一致しているので、データホールド時間ｔｄｈを０μｓに維持することができる。 Here, the SDA signal that is the Vdd5V signal level on the transmission side is determined from the “Low” level to the “High” level, and the SCL signal that is the Vdd5V signal level on the transmission side is changed from the “High” level to the “Low” level. The determination time (determination time) to be determined is T1. On the other hand, the threshold voltage information (2.5V in this case) corresponding to the Vdd5V signal level on the transmission side is selected from various standards of the I2C bus in the bus data detection circuit 3 on the reception side. The determination time (determination time) at which the SDA signal is determined from the “Low” level to the “High” level and the SCL signal is determined from the “High” level to the “Low” level is T2. That is, since the cross-point voltage and the threshold voltage of the SDA signal and the SCL signal at the receiving side match, the data hold time tdh can be maintained at 0 μs.

ところが、バスデータ検出回路３を設けず、Ｉ２Ｃバスの種々の規格の中から、例えば、Ｖｄｄ３．３Ｖに対応する比較的低い閾値電圧１．６５Ｖが選択された場合（破線で示す場合）、ＳＤＡ信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに判定される判定時間（判定時刻）はｔ１であるのに対し、ＳＣＬ信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに判定される判定時間（判定時刻）はｔ２となる。つまり、受信側でのＳＤＡ信号とＳＣＬ信号のクロスポイント電圧（２．５Ｖ）と閾値電圧（１．６５Ｖ）が一致しないので、遅延時間Δｔだけｔ２が遅延する（ステップＳ３）。 However, when the bus data detection circuit 3 is not provided and a relatively low threshold voltage 1.65 V corresponding to Vdd 3.3 V is selected from various standards of the I2C bus (indicated by a broken line), the SDA The determination time (determination time) at which the signal is determined from the “Low” level to the “High” level is t1, whereas the determination time (determination time) at which the SCL signal is determined from the “High” level to the “Low” level. ) Becomes t2. That is, since the cross-point voltage (2.5 V) and the threshold voltage (1.65 V) of the SDA signal and the SCL signal on the receiving side do not match, t2 is delayed by the delay time Δt (step S3).

そして、バスデータ検出回路３は、比較回路１から出力されるＳＤＡ信号のＬ／Ｈ判定信号と比較回路２から出力されるＳＣＬ信号のＬ／Ｈ判定信号を入力し、ＳＣＬ信号が“Ｈｉｇｈ”から“Ｌｏｗ”に変化するときのＳＤＡ信号レベルを検出する（ＳＣＬ信号にもとづいて、ＳＤＡ信号のデータがラッチされる）。ここで、Ｖｄｄ５Ｖ信号レベルに対応する閾値電圧（ここでは、２．５Ｖ）でＳＤＡ信号及びＳＣＬ信号のレベル判定を行っているのでデータホールドｔｄｈが０μｓの場合でも誤検出されない。 The bus data detection circuit 3 receives the L / H determination signal of the SDA signal output from the comparison circuit 1 and the L / H determination signal of the SCL signal output from the comparison circuit 2, and the SCL signal is “High”. The SDA signal level when the signal changes from “Low” to “Low” is detected (the data of the SDA signal is latched based on the SCL signal). Here, since the level determination of the SDA signal and the SCL signal is performed with the threshold voltage (2.5 V in this case) corresponding to the Vdd5V signal level, no erroneous detection is made even when the data hold tdh is 0 μs.

ところが、バスデータ検出回路３を設けず、Ｉ２Ｃバスの種々の規格の中から比較的低い閾値電圧、例えば、１．６５Ｖが選択された場合（図４の破線で示す場合）、ＳＣＬ信号にもとづいて、ＳＤＡ信号の信号レベルを判定する場合、本来ならば“Ｌｏｗ”レベルと判定すべきところを“Ｈｉｇｈ”レベルと誤判定する可能性がある。 However, when the bus data detection circuit 3 is not provided and a relatively low threshold voltage, for example, 1.65 V, is selected from various standards of the I2C bus (indicated by a broken line in FIG. 4), it is based on the SCL signal. Thus, when the signal level of the SDA signal is determined, there is a possibility that a place that should be determined as the “Low” level is erroneously determined as the “High” level.

次に、ＳＤＡ信号上のアドレスバイト（Address Byte）及びデータバイト（Data Byte）とそれに対応するＳＣＬ信号がバスデータ検出回路３に入力され、ＳＣＬ信号の電圧振幅に対応した閾値電圧で信号検出され、バスデータ信号Ｏｕｔｂｄとして出力される（ステップＳ４）。なお、Ｉ２Ｃバスのストップシーケンスは、ＳＣＬ信号が“Ｈｉｇｈ”レベルで、ＳＤＡ信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化するときに検出されるエッジ検出信号をもとに行われる。 Next, an address byte (Address Byte) and a data byte (Data Byte) on the SDA signal and an SCL signal corresponding to the address byte are input to the bus data detection circuit 3 and signal detection is performed with a threshold voltage corresponding to the voltage amplitude of the SCL signal. The bus data signal Outbd is output (step S4). The stop sequence of the I2C bus is performed based on an edge detection signal detected when the SCL signal is “High” level and the SDA signal is changed from “Low” level to “High” level.

上述したように、本実施例の制御バスデータ受信回路では、比較回路１、比較回路２、データバス検出回路３、電圧検出回路４、及び閾値電圧設定回路５が設けられている。データバス検出回路３は、ＳＣＬ信号が“Ｈｉｇｈ”レベルのとき、ＳＣＬ信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化するときの立ち下りエッジを検出する。電圧検出回路４はデータバス検出回路３から出力されるＳＤＡのエッジ検出信号にもとづいて、ＳＣＬ信号振幅を検出する。閾値電圧設定回路５は電圧検出回路４から出力されるＳＣＬ信号振幅情報に対応する閾値電圧を選択して、比較回路１及び２に出力する。 As described above, the control bus data receiving circuit of this embodiment includes the comparison circuit 1, the comparison circuit 2, the data bus detection circuit 3, the voltage detection circuit 4, and the threshold voltage setting circuit 5. The data bus detection circuit 3 detects a falling edge when the SCL signal changes from the “High” level to the “Low” level when the SCL signal is at the “High” level. The voltage detection circuit 4 detects the SCL signal amplitude based on the SDA edge detection signal output from the data bus detection circuit 3. The threshold voltage setting circuit 5 selects a threshold voltage corresponding to the SCL signal amplitude information output from the voltage detection circuit 4 and outputs the threshold voltage to the comparison circuits 1 and 2.

このため、受信側で複数の信号振幅の入力信号を受信する場合でも、送信側から送信される信号振幅に対応する閾値電圧がその都度選択される。したがって、振幅の大きな信号でも立ち上がりと立ち下りのクロスポイント電圧が閾値電圧と一致するのでデータの誤検出を防止することができる。 For this reason, even when an input signal having a plurality of signal amplitudes is received on the receiving side, a threshold voltage corresponding to the signal amplitude transmitted from the transmitting side is selected each time. Therefore, even when the signal has a large amplitude, the rising and falling crosspoint voltages coincide with the threshold voltage, so that erroneous detection of data can be prevented.

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。 The present invention is not limited to the above-described embodiments, and various modifications may be made without departing from the spirit of the invention.

例えば、実施例では、バス方式にＩ２Ｃバスを用いているが、シリアルデータをＳＭＢＤａｔａ、シリアルクロックをＳＭＢＣｌｋにした、双方向バス規格であるＳＭＢｕｓ（System Management Bus）などに適用してもよい。また、電圧検出回路にシリアルクロック（ＳＣＬ）信号を入力しているが、シリアルデータ（ＳＤＡ）信号を入力して、ＳＤＡ信号振幅の“Ｈｉｇｈ”レベルの電圧を検出してもよい。 For example, in the embodiment, the I2C bus is used for the bus system. However, the present invention may be applied to the SMBus (System Management Bus) which is a bidirectional bus standard in which the serial data is SMDBData and the serial clock is SMBClk. Further, although a serial clock (SCL) signal is input to the voltage detection circuit, a serial data (SDA) signal may be input to detect a “High” level voltage of the SDA signal amplitude.

本発明の実施例１に係る制御バスデータ受信回路を示すブロック図。1 is a block diagram showing a control bus data receiving circuit according to Embodiment 1 of the present invention. 本発明の実施例１に係る制御バスデータ受信回路の動作を示すフローチャート。3 is a flowchart showing the operation of the control bus data receiving circuit according to the first embodiment of the present invention. 本発明の実施例１に係るＳＣＬ電圧検出を説明する図。The figure explaining the SCL voltage detection which concerns on Example 1 of this invention. 本発明の実施例１に係るクロスポイント電圧設定を説明する図。The figure explaining the crosspoint voltage setting which concerns on Example 1 of this invention.

符号の説明Explanation of symbols

１、２比較回路
３バスデータ検出回路
４電圧検出回路
５閾値設定回路
１０制御バスデータ受信回路
Ｏｕｔｂｄバスデータ信号
Ｏｕｔ１〜３出力信号
ｔｄｈデータホールド時間
Ｔ１、Ｔ２、ｔ１、ｔ２判定時間
Δｔ遅延時間 1, 2 Comparison circuit 3 Bus data detection circuit 4 Voltage detection circuit 5 Threshold setting circuit 10 Control bus data reception circuit Outbd Bus data signal Out1 to 3 Output signal tdh Data hold time T1, T2, t1, t2 Determination time Δt Delay time

Claims

双方向バスでのクロック信号又はデータ信号の電圧振幅を検出する電圧検出回路と、
前記電圧検出回路から出力される電圧振幅信号を入力し、前記電圧振幅に対応する閾値電圧信号を生成する閾値電圧設定回路と、
を具備することを特徴とする制御バスデータ受信回路。 A voltage detection circuit for detecting a voltage amplitude of a clock signal or a data signal in a bidirectional bus;
A threshold voltage setting circuit for inputting a voltage amplitude signal output from the voltage detection circuit and generating a threshold voltage signal corresponding to the voltage amplitude;
A control bus data receiving circuit comprising:

双方向バスでのクロック信号と閾値電圧信号を入力し、比較増幅した信号を出力する第１の比較回路と、
前記双方向バスでのデータ信号と前記閾値電圧信号を入力し、比較増幅した信号を出力する第２の比較回路と、
前記第１の比較回路から出力される信号と前記第２の比較回路から出力される信号を入力し、前記クロック信号が“Ｈｉｇｈ”レベルのとき、前記データ信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化するエッジ検出信号を検出し、前記クロック信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化するときの前記データ信号の信号レベルを検出し、バスデータ信号として検出するバスデータ検出回路と、
前記エッジ検出信号を入力し、前記クロック信号の電圧振幅を検出する電圧検出回路と、
前記クロック信号の電圧振幅に対応した閾値電圧を生成して、前記第１及び第２の比較回路に出力する閾値電圧設定回路と、
を具備することを特徴とする制御バスデータ受信回路。 A first comparison circuit for inputting a clock signal and a threshold voltage signal in a bidirectional bus and outputting a comparatively amplified signal;
A second comparison circuit for inputting a data signal and the threshold voltage signal on the bidirectional bus and outputting a comparatively amplified signal;
When the signal output from the first comparison circuit and the signal output from the second comparison circuit are input and the clock signal is at the “High” level, the data signal is changed from the “High” level to the “Low” level. A bus data detection circuit that detects an edge detection signal that changes to a level, detects a signal level of the data signal when the clock signal changes from a “High” level to a “Low” level, and detects the signal level as a bus data signal; ,
A voltage detection circuit that inputs the edge detection signal and detects a voltage amplitude of the clock signal;
A threshold voltage setting circuit that generates a threshold voltage corresponding to the voltage amplitude of the clock signal and outputs the threshold voltage to the first and second comparison circuits;
A control bus data receiving circuit comprising:

前記クロック信号はＳＣＬ信号であり、前記データ信号はＳＤＡ信号であることを特徴とする請求項１又は２に記載の制御バスデータ受信回路。 3. The control bus data receiving circuit according to claim 1, wherein the clock signal is an SCL signal and the data signal is an SDA signal.

双方向バスでのクロック信号が“Ｈｉｇｈ”レベルのとき、前記双方向バスでのデータ信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化するときのエッジをエッジ検出信号として検出するステップと、
前記エッジ検出信号にもとづいて、前記クロック信号の電圧振幅を検出するステップと、
前記電圧振幅に対応した閾値電圧を選択するステップと、
前記閾値電圧にもとづいて、前記クロック信号及び前記データ信号の信号レベルを判定するステップと、
を具備することを特徴とする制御バスデータ受信回路を用いたバスデータ検出方法。 Detecting, as an edge detection signal, an edge when the data signal in the bidirectional bus changes from the “High” level to the “Low” level when the clock signal in the bidirectional bus is at the “High” level;
Detecting a voltage amplitude of the clock signal based on the edge detection signal;
Selecting a threshold voltage corresponding to the voltage amplitude;
Determining signal levels of the clock signal and the data signal based on the threshold voltage;
A bus data detecting method using a control bus data receiving circuit.

ＳＣＬ信号が“Ｈｉｇｈ”レベルのとき、ＳＤＡ信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化するときのエッジをエッジ検出信号として検出するステップと、
前記エッジ検出信号にもとづいて、前記ＳＣＬ信号の電圧振幅を検出するステップと、
前記電圧振幅に対応した閾値電圧を選択するステップと、
前記閾値電圧にもとづいて、前記ＳＣＬ信号及び前記ＳＤＡ信号の信号レベルを判定するステップと、
前記ＳＣＬ信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化するときの前記ＳＤＡ信号の信号レベルを判定し、その判定情報をバスデータ信号として出力するステップと、
を具備することを特徴とする制御バスデータ受信回路を用いたバスデータ検出方法。 Detecting the edge when the SDA signal changes from the “High” level to the “Low” level as the edge detection signal when the SCL signal is at the “High” level;
Detecting a voltage amplitude of the SCL signal based on the edge detection signal;
Selecting a threshold voltage corresponding to the voltage amplitude;
Determining signal levels of the SCL signal and the SDA signal based on the threshold voltage;
Determining the signal level of the SDA signal when the SCL signal changes from “High” level to “Low” level, and outputting the determination information as a bus data signal;
A bus data detecting method using a control bus data receiving circuit.