JP2007225514A - Semiconductor integrated circuit device and its inspection method - Google Patents
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Abstract
Description
本発明は組み合わせ回路をテスト対象とするスキャンチェーンを含む半導体集積回路装置及びその検査方法に関する。 The present invention relates to a semiconductor integrated circuit device including a scan chain for testing a combinational circuit, and an inspection method thereof.
スキャンテスト回路設計は従来から広く用いられているテスト容易化設計技術である。順序回路内のレジスタをスキャンレジスタ(スキャン記憶素子)と呼ばれる特殊なレジスタに置き換え、複数のスキャンレジスタをシリアルに接続してスキャンチェーンを形成し、通常は難しい回路内部のレジスタの制御・観測を、外部の入出力端子を用いて直接行う。 Scan test circuit design is a testability design technique that has been widely used. Replace the registers in the sequential circuit with special registers called scan registers (scan storage elements), connect multiple scan registers serially to form a scan chain, and usually control and observe the registers inside the circuit, which is difficult, Directly using an external input / output terminal.
スキャンテストを実施する場合、スキャン記憶素子をシリアルに接続したスキャンチェーンが正常に動作することが前提となり、スキャンチェーンに故障がある場合には、シフトテスト以外のスキャンテストや各種機能テストを実施することができない。また、一本の独立したスキャンチェーンの場合、スキャン記憶素子の個数が数千個あった場合には、それら全てが故障解析の対象となり、故障解析は非常に困難となる。 When performing a scan test, it is assumed that the scan chain with serially connected scan storage elements operates normally. If there is a fault in the scan chain, a scan test other than the shift test and various function tests are performed. I can't. Further, in the case of a single independent scan chain, if there are several thousand scan storage elements, all of them are subject to failure analysis, and failure analysis becomes very difficult.
スキャンチェーンの一部に故障が生じた場合でも、スキャンテストを続行できる可能性を高め、また、故障箇所の解析を容易化するための技術が提案されている(例えば、特許文献1及び特許文献2参照)。特許文献1に記載の技術は、一本に独立していたスキャンチェーンを、ある複数個のスキャン記憶素子を単位としたグループに分割し、各グループの出力を複数のスキャンチェーンに分配することにより、1本のスキャンチェーンにある程度の故障が生じていてもシフトテストを可能とする。また、スキャン記憶素子に入力可能なスキャンチェーンからの信号の数は1つであったが、特許文献2は、スキャン記憶素子の入力端子の数を2個に増やす構成とする。独立した一本のスキャンチェーンの一部に故障が生じた場合には、故障箇所の解析を行うことが困難であるが、スキャンチェーンからの信号を受ける入力端子が二つあるタイプのスキャン記憶素子を用いると、第1のスキャンチェーンおよび第2のスキャンチェーンからの入力を選択的に受け付けることができるため、例えば、第1のスキャンチェーンに故障が含まれていた場合にも、第2のスキャンチェーンを使用することにより、故障解析が可能となる。
しかしながら、特許文献1に記載の技術では、スキャン記憶素子のグループ内のスキャンチェーン上に不良が存在した場合には、シフト動作中に不良判定となるため、シフトテスト以外のスキャンテストや各種機能テストを実施することができない。したがって、このような場合には、結局、そのシフトテストで不良となった半導体集積回路装置は、詳細な故障解析等に使用することができず、また、故障診断システム(ATPG(Automatic Test Pattern Generation)により発生させたテストパターンを用いて半導体集積回路装置を検査した結果出力から、半導体集積回路装置の故障箇所を推測するシステム)を適用した解析を実行できず、故障箇所の絞込み等の解析が困難となる。また、特許文献2に記載の技術では、スキャン記憶素子が2本のスキャンチェーンからの信号を入力信号として選択できるが、第1のスキャンチェーンと第2のスキャンチェーンの双方に不良が存在していた場合には、シフトテストで不良となるため、結局、故障解析が困難となる。また、特許文献1および特許文献2の双方において、スキャン記憶素子自体に不良が存在した場合に、そのスキャン記憶素子を通過するスキャンチェーンにおいて、シフトテストで不良となるために、そのスキャンチェーンを使用しているスキャン記憶素子や周辺の組み合わせ回路部の故障解析が困難となる。 However, in the technique described in Patent Document 1, if there is a defect on the scan chain in the scan storage element group, the defect is determined during the shift operation. Therefore, a scan test other than the shift test and various function tests are performed. Can not be carried out. Therefore, in such a case, the semiconductor integrated circuit device that has failed in the shift test after all cannot be used for detailed failure analysis or the like, and a failure diagnosis system (ATPG (Automatic Test Pattern Generation) ) Cannot be performed by applying the system that estimates the failure location of the semiconductor integrated circuit device from the output of the result of inspecting the semiconductor integrated circuit device using the test pattern generated by It becomes difficult. In the technique described in Patent Document 2, the scan storage element can select signals from two scan chains as input signals, but there is a defect in both the first scan chain and the second scan chain. In such a case, it becomes defective in the shift test, and eventually failure analysis becomes difficult. Further, in both Patent Document 1 and Patent Document 2, when there is a defect in the scan storage element itself, the scan chain that passes through the scan storage element is used in order to become defective in the shift test. It becomes difficult to analyze the failure of the scan storage element and the peripheral combinational circuit portion.
本発明は、新たなスキャンチェーン構成の自由度を向上させ、スキャンチェーンに生じる故障の位置や故障の数に左右されずにその後のシフトテストを続行できる可能性を高め、複雑な構成をもつLSIの故障解析や故障箇所の特定を容易化することを目的とする。 The present invention improves the degree of freedom of a new scan chain configuration, increases the possibility that a subsequent shift test can be continued without being influenced by the position and number of failures occurring in the scan chain, and an LSI having a complicated configuration The purpose is to facilitate failure analysis and identification of failure locations.
本発明の半導体集積回路装置は、組み合わせ回路をテスト対象とするスキャンチェーンを含む半導体集積回路装置であって、各スキャンチェーンは、それぞれ、各スキャン経路から選択した1つの信号をスキャンチェーンを構成する後段のスキャン記憶素子へ供給するセレクタを備える。この構成によれば、各スキャン経路からの信号選択が可能となるため、スキャン記憶素子を単位とした経路の切り替えが可能となり、複数本のスキャンチェーンを相互に接続して、新たなスキャンチェーンを構築することが可能となり、スキャンチェーン構築の自由度が高まる。したがって、スキャンチェーンに生じる故障の位置や故障の数に左右されずにその後のシフトテストを続行できる可能性が高まる。 The semiconductor integrated circuit device of the present invention is a semiconductor integrated circuit device including a scan chain whose test target is a combinational circuit, and each scan chain constitutes one signal selected from each scan path. A selector is provided to supply to the subsequent scan storage element. According to this configuration, since a signal can be selected from each scan path, the path can be switched in units of scan storage elements, and a plurality of scan chains can be connected to each other to form a new scan chain. It becomes possible to construct, and the degree of freedom in constructing a scan chain is increased. Therefore, the possibility that the subsequent shift test can be continued regardless of the position of the failure occurring in the scan chain and the number of failures increases.
本発明の半導体集積回路装置は、組み合わせ回路をテスト対象とするスキャンチェーンを含む半導体集積回路装置であって、前記スキャンチェーンは、前段に配置されたスキャンチェーンを構成するスキャン記憶素子への入力信号及びスキャン記憶素子からの出力信号から選択した信号を後段のスキャン記憶素子へ供給するセレクタを備える。この構成によれば、任意のスキャン記憶素子をバイバスさせたスキャンチェーンを構築できるため、あるスキャン記憶素子自体に不良が存在していた場合、従来ではシフトテストで不良となるため、その不良となった半導体集積回路の故障解析の実施が困難であったのに対しシフトテストで不良となる割合を減らすことが可能となり、シフトテストを実施した後にスキャンテストや各種機能テスト等が実施できるため、故障解析に有利である。またスキャンテストが実施できることにより故障診断システムも実施可能となる。 The semiconductor integrated circuit device of the present invention is a semiconductor integrated circuit device including a scan chain whose test target is a combinational circuit, and the scan chain is an input signal to a scan storage element constituting the scan chain arranged in the preceding stage. And a selector for supplying a signal selected from the output signal from the scan storage element to the subsequent scan storage element. According to this configuration, it is possible to construct a scan chain that bypasses an arbitrary scan storage element. Therefore, if there is a defect in a certain scan storage element itself, it will be defective in the conventional shift test. Although it is difficult to conduct failure analysis of semiconductor integrated circuits, it is possible to reduce the rate of failure in the shift test, and after performing the shift test, it is possible to carry out scan tests and various functional tests. It is advantageous for analysis. In addition, since a scan test can be performed, a failure diagnosis system can also be implemented.
本発明の半導体集積回路装置の検査方法は、組み合わせ回路をテスト対象とするスキャンチェーンを含み、各スキャンチェーンが、それぞれ、各スキャン経路から選択した1つの信号をスキャンチェーンを構成する後段のスキャン記憶素子へ供給するセレクタを備える半導体集積回路装置の検査方法であって、前記組み合わせ回路内又は前記スキャンチェーン内の不良の情報を前記セレクタの操作により外部に出力し、外部で観測した不良の情報及び前記セレクタの制御信号の組み合わせに基づいて不良個所を推測又は解析する。この構成によれば、従来にない、多様に変形されたスキャンチェーンを用いて外部から不良の観測を行うことができ、スキャンチェーンに生じる故障の位置や故障の数に左右されずに、複雑な構成をもつLSIの故障解析や故障箇所の特定を確実に行うことができる。 The inspection method for a semiconductor integrated circuit device according to the present invention includes a scan chain whose test target is a combinational circuit, and each scan chain includes one signal selected from each scan path in the subsequent stage of the scan chain. A method for inspecting a semiconductor integrated circuit device including a selector to be supplied to an element, wherein information on defects in the combinational circuit or in the scan chain is output to the outside by operating the selector, and information on defects observed externally and A defective portion is estimated or analyzed based on a combination of control signals of the selector. According to this configuration, it is possible to observe defects from the outside using a scan chain that has been variously modified, which is not conventional, and it is complicated regardless of the position and number of failures occurring in the scan chain. It is possible to reliably perform failure analysis and identification of a failure location of an LSI having a configuration.
本発明の半導体集積回路装置の検査方法は、組み合わせ回路をテスト対象とするスキャンチェーンを含み、前記スキャンチェーンが、前段に配置されたスキャンチェーンを構成するスキャン記憶素子への入力信号及びスキャン記憶素子からの出力信号から選択した信号を後段のスキャン記憶素子へ供給するセレクタを備える半導体集積回路装置の検査方法であって、任意のスキャン記憶素子を前記セレクタの操作によりバイパスさせたスキャンチェーンの出力に基づいて不良個所を推測若しくは解析又は状態を解析する。この構成によれば、スキャンチェーン中に故障が検出されたとき、例えば、スキャン記憶素子をバイパスする経路を順に形成していけば、故障のあるスキャン記憶素子を通過しない正常なスキャンチェーンが得られ、スキャンテストを続行することができる確率が格段に高くなる。また、スキャンチェーン中で、どのスキャン記憶素子が故障しているかを、正確かつ確実に特定することが可能となる。 An inspection method for a semiconductor integrated circuit device according to the present invention includes a scan chain whose test target is a combinational circuit, and the scan chain includes an input signal to a scan storage element and a scan storage element constituting the scan chain arranged in the preceding stage. A method for inspecting a semiconductor integrated circuit device comprising a selector for supplying a signal selected from an output signal from an output signal to a scan storage element at a subsequent stage, wherein an arbitrary scan storage element is bypassed by the operation of the selector. Based on this, the defective part is estimated or analyzed, or the state is analyzed. According to this configuration, when a failure is detected in the scan chain, for example, if a path that bypasses the scan storage element is sequentially formed, a normal scan chain that does not pass through the faulty scan storage element can be obtained. The probability that the scan test can be continued is significantly increased. In addition, it is possible to accurately and reliably specify which scan storage element has failed in the scan chain.
本発明によれば、スキャンチェーン構成の自由度を格段に向上し、スキャンチェーンに生じる故障の位置や故障の数に左右されずにその後のスキャンテストを続行できる可能性が格段に高まる。これにより、従来シフトテストで不良となっていた半導体集積回路も、シフトテストで良品となる割合が増える。また、シフトテストを実施した後にスキャンテストや各種機能テスト等が実施でき、故障解析や故障箇所の特定が容易となる。 According to the present invention, the degree of freedom of the scan chain configuration is remarkably improved, and the possibility that the subsequent scan test can be continued regardless of the position and number of failures occurring in the scan chain is greatly increased. As a result, the proportion of semiconductor integrated circuits that have been defective in the conventional shift test also becomes non-defective products in the shift test increases. In addition, a scan test and various function tests can be performed after the shift test is performed, so that failure analysis and failure location can be easily performed.
(実施の形態1)
図1は本発明の半導体集積回路装置の構成を示す図である。図中、200a〜200cは、テスト対象の組み合わせ回路であり、104a〜104cはスキャン入力端子であり、105a〜105cはスキャン出力端子である。
(Embodiment 1)
FIG. 1 is a diagram showing a configuration of a semiconductor integrated circuit device of the present invention. In the figure, 200a to 200c are test target combinational circuits, 104a to 104c are scan input terminals, and 105a to 105c are scan output terminals.
スキャン入力端子104aとスキャン端子105aに挟まれた、複数のスキャン記憶素子102a〜102dと、3:1(3入力1出力)のセレクタ107a〜107cを含んで構成されるスキャンチェーンは、「第1のスキャンチェーン」を構成する。同様に、スキャン入力端子104bとスキャン端子105bに挟まれた、複数のスキャン記憶素子102e〜102hと、3:1(3入力1出力)のセレクタ107d〜107fを含んで構成されるスキャンチェーンは、「第2のスキャンチェーン」を構成する。同様に、スキャン入力端子104cとスキャン端子105cに挟まれた、複数のスキャン記憶素子102i〜102lと、3:1(3入力1出力)のセレクタ107g〜107iを含んで構成されるスキャンチェーンは、「第3のスキャンチェーン」を構成する。
A scan chain including a plurality of
103a〜103cは、各スキャンチェーンの出力ラインである。セレクタ107a〜107iは、初段のスキャン記憶素子102a,102e,102iを除く、他のすべてのスキャン記憶素子の直前に配置されている。セレクタ107a〜107iの各々には、第1〜第3のスキャンチェーンにおける同じ段の信号が入力信号として集まっており、各セレクタ107a〜107iの各々の動作(3つの入力信号の中からどの信号を選択するか)は、制御端子106から入力される制御信号によって、個別に自在に制御される。セレクタ107aを例にとると、第1のスキャンチェーンからの信号L1,第2のスキャンチェーンからの信号L2,第3のスキャンチェーンからの信号L3が入力され、そのうちの一つが選択され、その選択された信号L4が、次段のスキャン記憶素子102bに与えられることになる。
図1の半導体集積回路装置では、スキャンチェーン中の複数のセレクタに、近接して配置されている他のスキャンチェーンからの信号も入力信号として集め、入力を自由に選択することによって、複数本のスキャンチェーンを、きめ細かに相互に接続して新たなスキャンチェーンを柔軟に構築して、検査を行うことが可能となる。 In the semiconductor integrated circuit device of FIG. 1, signals from other scan chains arranged close to a plurality of selectors in the scan chain are also collected as input signals, and a plurality of lines are selected by freely selecting inputs. It is possible to perform inspection by connecting scan chains in detail and flexibly constructing a new scan chain.
図1中、×印で示される箇所P1,P2は、故障箇所(仮定)である。このような故障箇所(仮定)P1,P2が存在するスキャンチェーンを特定する方法は、以下のとおりである。制御端子106から制御信号を入力してスキャンチェーンを形成し、そのスキャンチェーンを用いてシフトテストを実施する。当然、故障箇所(仮定)P1,P2が存在するスキャンチェーンを選んでシフトテストを実施した場合は不良となるため、そのスキャンチェーンに不良が含まれていることが発見される。この場合でも、制御端子106に与える制御信号を変化させてシフトテストを続行する。シフトテストを続行していくと、良品となるスキャンチェーンが存在する場合があるので、そのスキャンチェーンを用いることで、スキャンテスト等のテストや故障解析を実施することができる。
In FIG. 1, locations P1 and P2 indicated by crosses are failure locations (assumed). A method for specifying a scan chain in which such failure points (assumed) P1 and P2 exist is as follows. A control signal is input from the
(実施の形態2)
図2は本発明の実施形態2に係る半導体集積回路装置の構成を示す図である。図2において、図1と共通する部分には、同じ参照符号を付して説明する。本実施形態では、スキャン記憶素子自体が故障したことを想定し、その故障したスキャン記憶素子をバイパスしてスキャンチェーンを構築する。図2の構成が図1と異なる点は、セレクタ202a〜202lの機能と、そのセレクタ202a〜202lへの入力信号の種類である。
(Embodiment 2)
FIG. 2 is a diagram showing a configuration of a semiconductor integrated circuit device according to the second embodiment of the present invention. In FIG. 2, the same reference numerals are assigned to the portions common to FIG. In the present embodiment, assuming that the scan storage element itself has failed, the scan chain is constructed by bypassing the failed scan storage element. 2 differs from FIG. 1 in the functions of the
図2に示されるように、セレクタ202a〜202lは、すべてのスキャン記憶素子102a〜102lの直後に設けられている。そして、各セレクタ202a〜202lには、直前のスキャン記憶素子(102a〜102l)からの出力信号と、そのスキャン記憶素子への入力信号(すなわち、スキャン記憶素子をスルーした信号:図2中、点線で示される経路を介して伝達される信号)が入力され、セレクタ202a〜202lは、その2つの入力のうちの一つを選択する。セレクタ202a〜202lの動作は、選択端子201から入力される制御信号によって適宜、制御される。例えば、図2のセレクタ202aには、スキャン記憶素子102aの出力信号L5と、そのスキャン記憶素子102aをスルーした信号L6が入力され、セレクタ202aは、その内の一つを選択して、その選択した信号L7を、次段のスキャン記憶素子102bに送る。
As shown in FIG. 2, the
この構成によれば、個々のスキャン記憶素子を、スキャンチェーンの構成要素に含めるか否かの選択を、制御端子201から自由に制御することができるため、特定のスキャン記憶素子を意図的に排除したスキャンチェーンを自由に構築して、半導体集積回路装置の内部回路の検査を実施することができる。
According to this configuration, since the selection of whether or not to include individual scan storage elements in the components of the scan chain can be freely controlled from the
図2中、×印で示されるP3、P4は、スキャン記憶素子自体に生じた故障を示している。すなわち、図2では、スキャン記憶素子102c,102jが故障していることになる。図2の構成において、故障しているスキャン記憶素子(仮定)102c,102jを特定する方法は、以下のとおりである。
In FIG. 2, P3 and P4 indicated by crosses indicate failures that occurred in the scan storage element itself. That is, in FIG. 2, the
制御端子201からの制御信号を用いて、スキャン記憶素子を無視するか否かの選択を行いながらシフトテストを実施する。故障したスキャン記憶素子(仮定)102c,102jが存在するスキャンチェーンを選んでシフトテストを実施した場合は不良となるため、そのスキャンチェーンに、故障したスキャン記憶素子(仮定)203が含まれている可能性があることが明らかとなる。次に、制御端子201からの制御信号を変化させ、そのスキャンチェーンの初段のスキャン記憶素子を通過しない経路を選択して、それ以外のスキャン記憶素子は通過させてシフトテストを実施する。次に、2段目のスキャン記憶素子を通過しない経路を選択して、それ以外のスキャン記憶素子は通過させてシフトテストを実施する。以降、最終段までスキャン記憶素子を通過しない経路を選択させつつシフトテストを実施していくことにより、そのそれぞれのシフトテストの結果とスキャンチェーンのチェーン数、スキャン記憶素子数から、故障しているスキャン記憶素子(仮定)203を特定することができる。故障しているスキャン記憶素子が特定できれば、そのスキャン記憶素子を含まないスキャンチェーンを用いてシフトテストや、後続の機能テストを実施することができる。
A shift test is performed using the control signal from the
(実施の形態3)
図3は本発明の実施形態3に係る半導体集積回路の構成示す図である。本実施形態では、実施の形態1と実施の形態2の構成を組み合わせた構成を実現する。図3において、図1および図2と共通する部分には同じ参照符号を付して説明する。本実施形態のスキャンテスト回路の機能については、実施の形態1と実施の形態2と同様であり、スキャンチェーンに含まれている不良箇所を発見でき、また故障しているスキャン記憶素子が含まれていることも同時に発見することができる。また、複数のスキャンチェーンをきめ細かく相互に接続して、新たなスキャンチェーンを構築し、そのスキャンチェーンに含まれている故障を回避してスキャンテストを実施することができ、さらに、スキャン記憶素子の不良を回避した経路を選択してシフトテストを実施し、良品を確認することができた場合に、スキャンテスト等のテストや故障解析を実施することもできる。
(Embodiment 3)
FIG. 3 is a diagram showing a configuration of a semiconductor integrated circuit according to Embodiment 3 of the present invention. In the present embodiment, a configuration in which the configurations of the first embodiment and the second embodiment are combined is realized. In FIG. 3, the same reference numerals are assigned to the portions common to FIGS. The function of the scan test circuit according to the present embodiment is the same as that of the first and second embodiments, and can detect a defective portion included in the scan chain and includes a faulty scan storage element. Can also be found at the same time. In addition, it is possible to connect a plurality of scan chains finely to each other to construct a new scan chain, to avoid a failure included in the scan chain, and to perform a scan test. When a shift test is performed by selecting a path that avoids a defect and a non-defective product can be confirmed, a test such as a scan test or a failure analysis can be performed.
(実施の形態4)
本実施形態では、第1の実施形態のスキャンテスト機能を用いて、半導体集積回路装置の内部回路のスキャンテストを実施する場合の具体例について説明する。図4は、図1に示される実施の形態1において、図1の故障箇所(仮定)P1,P2が存在した場合の、故障箇所を避けてシフトテスト等のテストを実施するときのスキャンチェーンの構築例を示す図である。図4において、太線で示されるルートが、セレクタを制御して構築される、新たなスキャンチェーンQ1であり、二重線で示されるルートは、新たなスキャンチェーンQ2であり、通常の実線で示されるルートは、新たなスキャンチェーンQ3である。
(Embodiment 4)
In the present embodiment, a specific example in which a scan test of an internal circuit of a semiconductor integrated circuit device is performed using the scan test function of the first embodiment will be described. FIG. 4 shows a scan chain in the first embodiment shown in FIG. 1 when a test such as a shift test is performed while avoiding the fault location when the fault locations (assumed) P1 and P2 of FIG. 1 exist. It is a figure which shows the construction example. In FIG. 4, a route indicated by a bold line is a new scan chain Q1 constructed by controlling a selector, and a route indicated by a double line is a new scan chain Q2, which is indicated by a normal solid line. The route to be routed is the new scan chain Q3.
図4において、制御端子106に入力される制御信号の値は、各セレクタ共に同じであり、これによって、各セレクタ107a〜107iの入力選択の動作は、どれも同じである。このように、簡単な制御でもって、2箇所の故障を避けて、柔軟にスキャンチェーンを構築することができる。なお、これに限定されるものではなく、各セレクタについての制御信号の値を個別に変化させ、複数のスキャンチェーンの組み合わせによって多様なスキャンチェーンを構築することも可能である。
In FIG. 4, the value of the control signal input to the
図4では、故障箇所(仮定)P1,P2を避けるスキャンチェーンの経路を作成するために、スキャン入力端子104a〜104cの各々から入力されたデータを、スキャン出力端子105a〜105cの各々から出力させるように、個々のセレクタ107a〜107iを制御している。故障箇所(仮定)P1,P2の存在する配線は使用する必要がないため、シフトテスト、スキャンテスト等には全く関与しない。故障箇所(仮定)P1,P2を避けたスキャンチェーンが作成されることにより、そのスキャンチェーンを使用したシフトテスト、スキャンテスト等が実施できるようになる。また故障診断システムを用いる場合は、あらかじめテストパターン自動生成をしておく必要がある。つまり、事前に、セレクタの状態別にテストパターンの自動生成を実施し、想定されるスキャンチェーン毎にテストパターンを生成しておく。そのテストパターンを用いることにより、故障診断システムが実施でき、故障解析が実施できる。
In FIG. 4, in order to create a scan chain path that avoids failure points (assumed) P1 and P2, the data input from each of the
このように、従来にない、多様に変形されたスキャンチェーンを用いて外部から不良の観測を行うことができ、スキャンチェーンに生じる故障の位置や故障の数に左右されずに、複雑な構成をもつLSIの故障解析や故障箇所の特定を確実に行うことができる。 In this way, it is possible to observe defects from the outside using a scan chain that has been variously modified, which has not been heretofore, and a complicated configuration can be achieved regardless of the position and number of failures occurring in the scan chain. It is possible to reliably perform failure analysis of LSIs and identification of failure locations.
(実施の形態5)
本実施形態では、第2の実施形態のスキャンテスト機能を用いて、半導体集積回路装置の内部回路のスキャンテストを実施する場合の具体例について説明する。図5は、図2の実施の形態2において、故障したスキャン記憶素子が存在した場合に、その故障したスキャン記憶素子を避けてシフトテスト等のテストを実施するときのスキャンチェーンの構築例を示す図である。
(Embodiment 5)
In the present embodiment, a specific example in which a scan test of an internal circuit of a semiconductor integrated circuit device is performed using the scan test function of the second embodiment will be described. FIG. 5 shows an example of construction of a scan chain when a test such as a shift test is performed while avoiding the faulty scan storage element when there is a faulty scan storage element in the second embodiment of FIG. FIG.
図示されるように、セレクタ202c,202jを制御し、故障P3,P4があるスキャン記憶素子102c,102jの出力ではなく、そのスキャン記憶素子102c,102jをスルーした信号を選択するようにする。これによって、障P3,P4があるスキャン記憶素子102c,102jを、スキャンチェーンの構成要素から除外することができる。故障したスキャン記憶素子102c,102jを避けてシフトテスト等を実施することにより、その故障したスキャン記憶素子102c,102j以外での詳細なテストや故障解析が実施することができる。
As shown in the figure, the
次に、故障したスキャン記憶素子の検出方法について説明する。ここでは、図5の一番下のスキャンチェーンにおける故障したスキャン記憶素子102jの発見方法について説明する。スキャン入力端子104cから2段目に故障スキャン記憶素子102jが存在しているが、まずは全てのスキャン記憶素子(102i〜102l)を通過する経路でシフトテストを実施すると不良となる。次に、そのスキャンチェーンの初段のスキャン記憶素子102iを通過しない経路を選択して、それ以外のスキャン記憶素子(102j〜102l)は通過させてシフトテストを実施すると、やはり不良となる。次に、2段目のスキャン記憶素子102j(故障したスキャン記憶素子)を通過しない経路を選択して、それ以外のスキャン記憶素子(102i,102k,102l)は通過させてシフトテストを実施すると良品となるため、2段目のスキャン記憶素子が不良していることが発見できる。この状態で故障解析を実施する場合は、その状態でテストパターンの自動生成を実施し、生成されたそのテストパターンを用いることにより、故障診断システムを用いた検査を実施でき、詳細な故障解析を行える。
Next, a method for detecting a failed scan storage element will be described. Here, a method for finding the failed
以上説明したように、従来シフトテストで不良となっていた半導体集積回路装置も、シフトテストで良品となる割合が増えることにより、シフトテスト実施した後のスキャンテストや各種機能テスト等が実施できるために、故障解析が実施しやすくなり、解析時間やコストを大幅に減らすことが可能となる。 As described above, the semiconductor integrated circuit device that has been defective in the conventional shift test can also be subjected to a scan test and various function tests after the shift test because the ratio of non-defective products in the shift test increases. In addition, failure analysis can be easily performed, and analysis time and cost can be greatly reduced.
本発明の半導体集積回路及びその検査方法は、スキャンチェーン構成の自由度を格段に向上し、スキャンチェーンに生じる故障の位置や故障の数に左右されずにその後のスキャンテストを続行できる可能性が格段に高まるという効果を有し、組み合わせ回路をテスト対象とするスキャンチェーンを含む半導体集積回路装置及びその検査方法等として有用である。 The semiconductor integrated circuit and the inspection method thereof according to the present invention can greatly improve the degree of freedom of the scan chain configuration and can continue the subsequent scan test regardless of the position and number of failures occurring in the scan chain. The semiconductor integrated circuit device including a scan chain whose test target is a combinational circuit, and an inspection method thereof, have the effect of significantly increasing.
200a〜200c テスト対象の組み合わせ回路
102a〜102l スキャン記憶素子(スキャンレジスタ)
103a〜103c 各スキャンチェーンの出力ライン
104a〜104c スキャン入力端子
105a〜105c スキャン出力端子
106,201 セレクタの制御信号を入力するための制御端子
107a〜107i,202a〜202l セレクタ
P1〜P4 故障箇所
200a to 200c Test
103a to 103c Output line of each
Claims (5)
各スキャン経路から選択した1つの信号をスキャンチェーンを構成する後段のスキャン記憶素子へ供給するセレクタを備える半導体集積回路装置。 A semiconductor integrated circuit device including a scan chain for testing a combinational circuit, and each scan chain is
A semiconductor integrated circuit device comprising a selector for supplying one signal selected from each scan path to a subsequent scan storage element constituting a scan chain.
前段に配置されたスキャンチェーンを構成するスキャン記憶素子への入力信号及びスキャン記憶素子からの出力信号から選択した信号を後段のスキャン記憶素子へ供給するセレクタを備える半導体集積回路装置。 A semiconductor integrated circuit device including a scan chain for testing a combinational circuit, wherein the scan chain includes:
A semiconductor integrated circuit device comprising a selector for supplying a signal selected from an input signal to a scan storage element constituting a scan chain arranged in the preceding stage and an output signal from the scan storage element to a subsequent scan storage element.
各スキャン経路から選択した1つの信号をスキャンチェーンを構成するスキャン記憶素子へ供給するセレクタと、
前段に配置されたスキャンチェーンを構成するスキャン記憶素子への入力信号及びスキャン記憶素子から選択した信号を後段のスキャン記憶素子へ供給するセレクタとを備える半導体集積回路装置。 A semiconductor integrated circuit device including a scan chain for testing a combinational circuit, and each scan chain is
A selector for supplying one signal selected from each scan path to the scan storage elements constituting the scan chain;
A semiconductor integrated circuit device comprising: a selector that supplies an input signal to a scan storage element that constitutes a scan chain arranged in a preceding stage and a signal selected from the scan storage element to a subsequent scan storage element.
前記組み合わせ回路内又は前記スキャンチェーン内の不良の情報を前記セレクタの操作により外部に出力し、外部で観測した不良の情報及び前記セレクタの制御信号の組み合わせに基づいて不良個所を推測又は解析する検査方法。 An inspection method for a semiconductor integrated circuit device according to claim 1,
Inspection that outputs information on defects in the combinational circuit or in the scan chain to the outside by the operation of the selector, and infers or analyzes a defect location based on a combination of the defect information observed on the outside and the control signal of the selector Method.
任意のスキャン記憶素子を前記セレクタの操作によりバイパスさせたスキャンチェーンの出力に基づいて不良個所を推測若しくは解析又は状態を解析する検査方法。 An inspection method for a semiconductor integrated circuit device according to claim 2,
An inspection method for estimating or analyzing a defective portion or analyzing a state based on an output of a scan chain in which an arbitrary scan storage element is bypassed by the operation of the selector.
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JP2014137292A (en) * | 2013-01-17 | 2014-07-28 | Fujitsu Semiconductor Ltd | Scan circuit, semiconductor device, and method of testing semiconductor device |
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-
2006
- 2006-02-24 JP JP2006048925A patent/JP2007225514A/en not_active Withdrawn
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