JP2007225514A - Semiconductor integrated circuit device and its inspection method - Google Patents

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Mitsuya Nakano
三矢 中野
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Abstract

<P>PROBLEM TO BE SOLVED: To facilitate failure analysis and specifying of a failure portion of an LSI having a complex composition by improving the flexibility of a new scan chain composition and enhancing possibility continuing a shift test thereafter, without being influenced by the failure locations and the number of failures occurred in a scan chain. <P>SOLUTION: A semiconductor integrated circuit device includes the scan chain making test objects of combining circuits 200a, 200b, 200c. Each scan chain comprises selectors 107a-107i for supplying one signal selected from each scan route to a scan storage element respectively; and selectors 202a-202l for supplying an input signal to the scan storage element, arranged in a prior stage and a signal selected from the scan storage element to a post stage scan storage element. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は組み合わせ回路をテスト対象とするスキャンチェーンを含む半導体集積回路装置及びその検査方法に関する。   The present invention relates to a semiconductor integrated circuit device including a scan chain for testing a combinational circuit, and an inspection method thereof.

スキャンテスト回路設計は従来から広く用いられているテスト容易化設計技術である。順序回路内のレジスタをスキャンレジスタ（スキャン記憶素子）と呼ばれる特殊なレジスタに置き換え、複数のスキャンレジスタをシリアルに接続してスキャンチェーンを形成し、通常は難しい回路内部のレジスタの制御・観測を、外部の入出力端子を用いて直接行う。   Scan test circuit design is a testability design technique that has been widely used. Replace the registers in the sequential circuit with special registers called scan registers (scan storage elements), connect multiple scan registers serially to form a scan chain, and usually control and observe the registers inside the circuit, which is difficult, Directly using an external input / output terminal.

スキャンテストを実施する場合、スキャン記憶素子をシリアルに接続したスキャンチェーンが正常に動作することが前提となり、スキャンチェーンに故障がある場合には、シフトテスト以外のスキャンテストや各種機能テストを実施することができない。また、一本の独立したスキャンチェーンの場合、スキャン記憶素子の個数が数千個あった場合には、それら全てが故障解析の対象となり、故障解析は非常に困難となる。   When performing a scan test, it is assumed that the scan chain with serially connected scan storage elements operates normally. If there is a fault in the scan chain, a scan test other than the shift test and various function tests are performed. I can't. Further, in the case of a single independent scan chain, if there are several thousand scan storage elements, all of them are subject to failure analysis, and failure analysis becomes very difficult.

スキャンチェーンの一部に故障が生じた場合でも、スキャンテストを続行できる可能性を高め、また、故障箇所の解析を容易化するための技術が提案されている（例えば、特許文献１及び特許文献２参照）。特許文献１に記載の技術は、一本に独立していたスキャンチェーンを、ある複数個のスキャン記憶素子を単位としたグループに分割し、各グループの出力を複数のスキャンチェーンに分配することにより、１本のスキャンチェーンにある程度の故障が生じていてもシフトテストを可能とする。また、スキャン記憶素子に入力可能なスキャンチェーンからの信号の数は１つであったが、特許文献２は、スキャン記憶素子の入力端子の数を２個に増やす構成とする。独立した一本のスキャンチェーンの一部に故障が生じた場合には、故障箇所の解析を行うことが困難であるが、スキャンチェーンからの信号を受ける入力端子が二つあるタイプのスキャン記憶素子を用いると、第１のスキャンチェーンおよび第２のスキャンチェーンからの入力を選択的に受け付けることができるため、例えば、第１のスキャンチェーンに故障が含まれていた場合にも、第２のスキャンチェーンを使用することにより、故障解析が可能となる。
特開２００５−１４７７４９号公報 特開２００３−１３０９１７号公報 Techniques have been proposed for increasing the possibility that the scan test can be continued even when a failure occurs in a part of the scan chain, and for facilitating the analysis of the failure part (for example, Patent Document 1 and Patent Document). 2). The technique described in Patent Document 1 divides an independent scan chain into groups each having a plurality of scan storage elements, and distributes the output of each group to a plurality of scan chains. A shift test is possible even if a certain degree of failure occurs in one scan chain. Although the number of signals from the scan chain that can be input to the scan storage element is one, Patent Document 2 is configured to increase the number of input terminals of the scan storage element to two. When a failure occurs in a part of an independent scan chain, it is difficult to analyze the failure location, but there are two types of scan storage elements that receive signals from the scan chain. Can selectively accept inputs from the first scan chain and the second scan chain. For example, even if a failure is included in the first scan chain, the second scan By using a chain, failure analysis becomes possible.
JP 2005-147749 A JP 2003-130917 A

しかしながら、特許文献１に記載の技術では、スキャン記憶素子のグループ内のスキャンチェーン上に不良が存在した場合には、シフト動作中に不良判定となるため、シフトテスト以外のスキャンテストや各種機能テストを実施することができない。したがって、このような場合には、結局、そのシフトテストで不良となった半導体集積回路装置は、詳細な故障解析等に使用することができず、また、故障診断システム（ＡＴＰＧ（Automatic Test Pattern Generation）により発生させたテストパターンを用いて半導体集積回路装置を検査した結果出力から、半導体集積回路装置の故障箇所を推測するシステム）を適用した解析を実行できず、故障箇所の絞込み等の解析が困難となる。また、特許文献２に記載の技術では、スキャン記憶素子が２本のスキャンチェーンからの信号を入力信号として選択できるが、第１のスキャンチェーンと第２のスキャンチェーンの双方に不良が存在していた場合には、シフトテストで不良となるため、結局、故障解析が困難となる。また、特許文献１および特許文献２の双方において、スキャン記憶素子自体に不良が存在した場合に、そのスキャン記憶素子を通過するスキャンチェーンにおいて、シフトテストで不良となるために、そのスキャンチェーンを使用しているスキャン記憶素子や周辺の組み合わせ回路部の故障解析が困難となる。   However, in the technique described in Patent Document 1, if there is a defect on the scan chain in the scan storage element group, the defect is determined during the shift operation. Therefore, a scan test other than the shift test and various function tests are performed. Can not be carried out. Therefore, in such a case, the semiconductor integrated circuit device that has failed in the shift test after all cannot be used for detailed failure analysis or the like, and a failure diagnosis system (ATPG (Automatic Test Pattern Generation) ) Cannot be performed by applying the system that estimates the failure location of the semiconductor integrated circuit device from the output of the result of inspecting the semiconductor integrated circuit device using the test pattern generated by It becomes difficult. In the technique described in Patent Document 2, the scan storage element can select signals from two scan chains as input signals, but there is a defect in both the first scan chain and the second scan chain. In such a case, it becomes defective in the shift test, and eventually failure analysis becomes difficult. Further, in both Patent Document 1 and Patent Document 2, when there is a defect in the scan storage element itself, the scan chain that passes through the scan storage element is used in order to become defective in the shift test. It becomes difficult to analyze the failure of the scan storage element and the peripheral combinational circuit portion.

本発明は、新たなスキャンチェーン構成の自由度を向上させ、スキャンチェーンに生じる故障の位置や故障の数に左右されずにその後のシフトテストを続行できる可能性を高め、複雑な構成をもつＬＳＩの故障解析や故障箇所の特定を容易化することを目的とする。   The present invention improves the degree of freedom of a new scan chain configuration, increases the possibility that a subsequent shift test can be continued without being influenced by the position and number of failures occurring in the scan chain, and an LSI having a complicated configuration The purpose is to facilitate failure analysis and identification of failure locations.

本発明の半導体集積回路装置は、組み合わせ回路をテスト対象とするスキャンチェーンを含む半導体集積回路装置であって、各スキャンチェーンは、それぞれ、各スキャン経路から選択した１つの信号をスキャンチェーンを構成する後段のスキャン記憶素子へ供給するセレクタを備える。この構成によれば、各スキャン経路からの信号選択が可能となるため、スキャン記憶素子を単位とした経路の切り替えが可能となり、複数本のスキャンチェーンを相互に接続して、新たなスキャンチェーンを構築することが可能となり、スキャンチェーン構築の自由度が高まる。したがって、スキャンチェーンに生じる故障の位置や故障の数に左右されずにその後のシフトテストを続行できる可能性が高まる。   The semiconductor integrated circuit device of the present invention is a semiconductor integrated circuit device including a scan chain whose test target is a combinational circuit, and each scan chain constitutes one signal selected from each scan path. A selector is provided to supply to the subsequent scan storage element. According to this configuration, since a signal can be selected from each scan path, the path can be switched in units of scan storage elements, and a plurality of scan chains can be connected to each other to form a new scan chain. It becomes possible to construct, and the degree of freedom in constructing a scan chain is increased. Therefore, the possibility that the subsequent shift test can be continued regardless of the position of the failure occurring in the scan chain and the number of failures increases.

本発明の半導体集積回路装置は、組み合わせ回路をテスト対象とするスキャンチェーンを含む半導体集積回路装置であって、前記スキャンチェーンは、前段に配置されたスキャンチェーンを構成するスキャン記憶素子への入力信号及びスキャン記憶素子からの出力信号から選択した信号を後段のスキャン記憶素子へ供給するセレクタを備える。この構成によれば、任意のスキャン記憶素子をバイバスさせたスキャンチェーンを構築できるため、あるスキャン記憶素子自体に不良が存在していた場合、従来ではシフトテストで不良となるため、その不良となった半導体集積回路の故障解析の実施が困難であったのに対しシフトテストで不良となる割合を減らすことが可能となり、シフトテストを実施した後にスキャンテストや各種機能テスト等が実施できるため、故障解析に有利である。またスキャンテストが実施できることにより故障診断システムも実施可能となる。   The semiconductor integrated circuit device of the present invention is a semiconductor integrated circuit device including a scan chain whose test target is a combinational circuit, and the scan chain is an input signal to a scan storage element constituting the scan chain arranged in the preceding stage. And a selector for supplying a signal selected from the output signal from the scan storage element to the subsequent scan storage element. According to this configuration, it is possible to construct a scan chain that bypasses an arbitrary scan storage element. Therefore, if there is a defect in a certain scan storage element itself, it will be defective in the conventional shift test. Although it is difficult to conduct failure analysis of semiconductor integrated circuits, it is possible to reduce the rate of failure in the shift test, and after performing the shift test, it is possible to carry out scan tests and various functional tests. It is advantageous for analysis. In addition, since a scan test can be performed, a failure diagnosis system can also be implemented.

本発明の半導体集積回路装置の検査方法は、組み合わせ回路をテスト対象とするスキャンチェーンを含み、各スキャンチェーンが、それぞれ、各スキャン経路から選択した１つの信号をスキャンチェーンを構成する後段のスキャン記憶素子へ供給するセレクタを備える半導体集積回路装置の検査方法であって、前記組み合わせ回路内又は前記スキャンチェーン内の不良の情報を前記セレクタの操作により外部に出力し、外部で観測した不良の情報及び前記セレクタの制御信号の組み合わせに基づいて不良個所を推測又は解析する。この構成によれば、従来にない、多様に変形されたスキャンチェーンを用いて外部から不良の観測を行うことができ、スキャンチェーンに生じる故障の位置や故障の数に左右されずに、複雑な構成をもつＬＳＩの故障解析や故障箇所の特定を確実に行うことができる。   The inspection method for a semiconductor integrated circuit device according to the present invention includes a scan chain whose test target is a combinational circuit, and each scan chain includes one signal selected from each scan path in the subsequent stage of the scan chain. A method for inspecting a semiconductor integrated circuit device including a selector to be supplied to an element, wherein information on defects in the combinational circuit or in the scan chain is output to the outside by operating the selector, and information on defects observed externally and A defective portion is estimated or analyzed based on a combination of control signals of the selector. According to this configuration, it is possible to observe defects from the outside using a scan chain that has been variously modified, which is not conventional, and it is complicated regardless of the position and number of failures occurring in the scan chain. It is possible to reliably perform failure analysis and identification of a failure location of an LSI having a configuration.

本発明の半導体集積回路装置の検査方法は、組み合わせ回路をテスト対象とするスキャンチェーンを含み、前記スキャンチェーンが、前段に配置されたスキャンチェーンを構成するスキャン記憶素子への入力信号及びスキャン記憶素子からの出力信号から選択した信号を後段のスキャン記憶素子へ供給するセレクタを備える半導体集積回路装置の検査方法であって、任意のスキャン記憶素子を前記セレクタの操作によりバイパスさせたスキャンチェーンの出力に基づいて不良個所を推測若しくは解析又は状態を解析する。この構成によれば、スキャンチェーン中に故障が検出されたとき、例えば、スキャン記憶素子をバイパスする経路を順に形成していけば、故障のあるスキャン記憶素子を通過しない正常なスキャンチェーンが得られ、スキャンテストを続行することができる確率が格段に高くなる。また、スキャンチェーン中で、どのスキャン記憶素子が故障しているかを、正確かつ確実に特定することが可能となる。   An inspection method for a semiconductor integrated circuit device according to the present invention includes a scan chain whose test target is a combinational circuit, and the scan chain includes an input signal to a scan storage element and a scan storage element constituting the scan chain arranged in the preceding stage. A method for inspecting a semiconductor integrated circuit device comprising a selector for supplying a signal selected from an output signal from an output signal to a scan storage element at a subsequent stage, wherein an arbitrary scan storage element is bypassed by the operation of the selector. Based on this, the defective part is estimated or analyzed, or the state is analyzed. According to this configuration, when a failure is detected in the scan chain, for example, if a path that bypasses the scan storage element is sequentially formed, a normal scan chain that does not pass through the faulty scan storage element can be obtained. The probability that the scan test can be continued is significantly increased. In addition, it is possible to accurately and reliably specify which scan storage element has failed in the scan chain.

本発明によれば、スキャンチェーン構成の自由度を格段に向上し、スキャンチェーンに生じる故障の位置や故障の数に左右されずにその後のスキャンテストを続行できる可能性が格段に高まる。これにより、従来シフトテストで不良となっていた半導体集積回路も、シフトテストで良品となる割合が増える。また、シフトテストを実施した後にスキャンテストや各種機能テスト等が実施でき、故障解析や故障箇所の特定が容易となる。   According to the present invention, the degree of freedom of the scan chain configuration is remarkably improved, and the possibility that the subsequent scan test can be continued regardless of the position and number of failures occurring in the scan chain is greatly increased. As a result, the proportion of semiconductor integrated circuits that have been defective in the conventional shift test also becomes non-defective products in the shift test increases. In addition, a scan test and various function tests can be performed after the shift test is performed, so that failure analysis and failure location can be easily performed.

（実施の形態１）
図１は本発明の半導体集積回路装置の構成を示す図である。図中、２００ａ〜２００ｃは、テスト対象の組み合わせ回路であり、１０４ａ〜１０４ｃはスキャン入力端子であり、１０５ａ〜１０５ｃはスキャン出力端子である。 (Embodiment 1)
FIG. 1 is a diagram showing a configuration of a semiconductor integrated circuit device of the present invention. In the figure, 200a to 200c are test target combinational circuits, 104a to 104c are scan input terminals, and 105a to 105c are scan output terminals.

スキャン入力端子１０４ａとスキャン端子１０５ａに挟まれた、複数のスキャン記憶素子１０２ａ〜１０２ｄと、３：１（３入力１出力）のセレクタ１０７ａ〜１０７ｃを含んで構成されるスキャンチェーンは、「第１のスキャンチェーン」を構成する。同様に、スキャン入力端子１０４ｂとスキャン端子１０５ｂに挟まれた、複数のスキャン記憶素子１０２ｅ〜１０２ｈと、３：１（３入力１出力）のセレクタ１０７ｄ〜１０７ｆを含んで構成されるスキャンチェーンは、「第２のスキャンチェーン」を構成する。同様に、スキャン入力端子１０４ｃとスキャン端子１０５ｃに挟まれた、複数のスキャン記憶素子１０２ｉ〜１０２ｌと、３：１（３入力１出力）のセレクタ１０７ｇ〜１０７ｉを含んで構成されるスキャンチェーンは、「第３のスキャンチェーン」を構成する。   A scan chain including a plurality of scan storage elements 102a to 102d and a 3: 1 (three inputs and one output) selectors 107a to 107c sandwiched between the scan input terminal 104a and the scan terminal 105a is “first The scan chain. Similarly, a scan chain including a plurality of scan storage elements 102e to 102h and 3: 1 (three inputs and one output) selectors 107d to 107f sandwiched between the scan input terminal 104b and the scan terminal 105b is: A “second scan chain” is configured. Similarly, a scan chain configured by including a plurality of scan storage elements 102i to 102l and a 3: 1 (3 inputs and 1 output) selectors 107g to 107i sandwiched between the scan input terminal 104c and the scan terminal 105c, The “third scan chain” is configured.

１０３ａ〜１０３ｃは、各スキャンチェーンの出力ラインである。セレクタ１０７ａ〜１０７ｉは、初段のスキャン記憶素子１０２ａ，１０２ｅ，１０２ｉを除く、他のすべてのスキャン記憶素子の直前に配置されている。セレクタ１０７ａ〜１０７ｉの各々には、第１〜第３のスキャンチェーンにおける同じ段の信号が入力信号として集まっており、各セレクタ１０７ａ〜１０７ｉの各々の動作（３つの入力信号の中からどの信号を選択するか）は、制御端子１０６から入力される制御信号によって、個別に自在に制御される。セレクタ１０７ａを例にとると、第１のスキャンチェーンからの信号Ｌ１，第２のスキャンチェーンからの信号Ｌ２，第３のスキャンチェーンからの信号Ｌ３が入力され、そのうちの一つが選択され、その選択された信号Ｌ４が、次段のスキャン記憶素子１０２ｂに与えられることになる。   Reference numerals 103a to 103c denote output lines of the scan chains. The selectors 107a to 107i are arranged immediately before all other scan storage elements except the first-stage scan storage elements 102a, 102e, and 102i. In each of the selectors 107a to 107i, signals at the same stage in the first to third scan chains are collected as input signals, and each of the selectors 107a to 107i operates (which signal is selected from the three input signals). The selection is controlled individually and freely by a control signal input from the control terminal 106. Taking the selector 107a as an example, a signal L1, a signal L2 from the second scan chain, a signal L3 from the third scan chain are input, and one of them is selected and selected. The signal L4 is supplied to the next-stage scan storage element 102b.

図１の半導体集積回路装置では、スキャンチェーン中の複数のセレクタに、近接して配置されている他のスキャンチェーンからの信号も入力信号として集め、入力を自由に選択することによって、複数本のスキャンチェーンを、きめ細かに相互に接続して新たなスキャンチェーンを柔軟に構築して、検査を行うことが可能となる。   In the semiconductor integrated circuit device of FIG. 1, signals from other scan chains arranged close to a plurality of selectors in the scan chain are also collected as input signals, and a plurality of lines are selected by freely selecting inputs. It is possible to perform inspection by connecting scan chains in detail and flexibly constructing a new scan chain.

図１中、×印で示される箇所Ｐ１，Ｐ２は、故障箇所（仮定）である。このような故障箇所（仮定）Ｐ１，Ｐ２が存在するスキャンチェーンを特定する方法は、以下のとおりである。制御端子１０６から制御信号を入力してスキャンチェーンを形成し、そのスキャンチェーンを用いてシフトテストを実施する。当然、故障箇所（仮定）Ｐ１，Ｐ２が存在するスキャンチェーンを選んでシフトテストを実施した場合は不良となるため、そのスキャンチェーンに不良が含まれていることが発見される。この場合でも、制御端子１０６に与える制御信号を変化させてシフトテストを続行する。シフトテストを続行していくと、良品となるスキャンチェーンが存在する場合があるので、そのスキャンチェーンを用いることで、スキャンテスト等のテストや故障解析を実施することができる。   In FIG. 1, locations P1 and P2 indicated by crosses are failure locations (assumed). A method for specifying a scan chain in which such failure points (assumed) P1 and P2 exist is as follows. A control signal is input from the control terminal 106 to form a scan chain, and a shift test is performed using the scan chain. Naturally, if a shift chain is selected by selecting a scan chain in which the fault locations (assumed) P1 and P2 exist, it becomes defective, and it is found that the scan chain includes a defect. Even in this case, the shift test is continued by changing the control signal applied to the control terminal 106. If the shift test is continued, there may be a non-defective scan chain. By using the scan chain, a test such as a scan test and a failure analysis can be performed.

（実施の形態２）
図２は本発明の実施形態２に係る半導体集積回路装置の構成を示す図である。図２において、図１と共通する部分には、同じ参照符号を付して説明する。本実施形態では、スキャン記憶素子自体が故障したことを想定し、その故障したスキャン記憶素子をバイパスしてスキャンチェーンを構築する。図２の構成が図１と異なる点は、セレクタ２０２ａ〜２０２ｌの機能と、そのセレクタ２０２ａ〜２０２ｌへの入力信号の種類である。 (Embodiment 2)
FIG. 2 is a diagram showing a configuration of a semiconductor integrated circuit device according to the second embodiment of the present invention. In FIG. 2, the same reference numerals are assigned to the portions common to FIG. In the present embodiment, assuming that the scan storage element itself has failed, the scan chain is constructed by bypassing the failed scan storage element. 2 differs from FIG. 1 in the functions of the selectors 202a to 202l and the types of input signals to the selectors 202a to 202l.

図２に示されるように、セレクタ２０２ａ〜２０２ｌは、すべてのスキャン記憶素子１０２ａ〜１０２ｌの直後に設けられている。そして、各セレクタ２０２ａ〜２０２ｌには、直前のスキャン記憶素子（１０２ａ〜１０２ｌ）からの出力信号と、そのスキャン記憶素子への入力信号（すなわち、スキャン記憶素子をスルーした信号：図２中、点線で示される経路を介して伝達される信号）が入力され、セレクタ２０２ａ〜２０２ｌは、その２つの入力のうちの一つを選択する。セレクタ２０２ａ〜２０２ｌの動作は、選択端子２０１から入力される制御信号によって適宜、制御される。例えば、図２のセレクタ２０２ａには、スキャン記憶素子１０２ａの出力信号Ｌ５と、そのスキャン記憶素子１０２ａをスルーした信号Ｌ６が入力され、セレクタ２０２ａは、その内の一つを選択して、その選択した信号Ｌ７を、次段のスキャン記憶素子１０２ｂに送る。   As shown in FIG. 2, the selectors 202a to 202l are provided immediately after all the scan storage elements 102a to 102l. Each selector 202a to 202l has an output signal from the immediately preceding scan storage element (102a to 102l) and an input signal to the scan storage element (that is, a signal passed through the scan storage element: dotted line in FIG. And the selectors 202a to 202l select one of the two inputs. The operations of the selectors 202a to 202l are appropriately controlled by a control signal input from the selection terminal 201. For example, the selector 202a in FIG. 2 receives the output signal L5 of the scan storage element 102a and the signal L6 that has passed through the scan storage element 102a, and the selector 202a selects one of them and selects it. The signal L7 is sent to the next-stage scan storage element 102b.

この構成によれば、個々のスキャン記憶素子を、スキャンチェーンの構成要素に含めるか否かの選択を、制御端子２０１から自由に制御することができるため、特定のスキャン記憶素子を意図的に排除したスキャンチェーンを自由に構築して、半導体集積回路装置の内部回路の検査を実施することができる。   According to this configuration, since the selection of whether or not to include individual scan storage elements in the components of the scan chain can be freely controlled from the control terminal 201, specific scan storage elements are intentionally excluded. Thus, the scan chain can be freely constructed and the internal circuit of the semiconductor integrated circuit device can be inspected.

図２中、×印で示されるＰ３、Ｐ４は、スキャン記憶素子自体に生じた故障を示している。すなわち、図２では、スキャン記憶素子１０２ｃ，１０２ｊが故障していることになる。図２の構成において、故障しているスキャン記憶素子（仮定）１０２ｃ，１０２ｊを特定する方法は、以下のとおりである。   In FIG. 2, P3 and P4 indicated by crosses indicate failures that occurred in the scan storage element itself. That is, in FIG. 2, the scan storage elements 102c and 102j are out of order. In the configuration of FIG. 2, a method of identifying the scan storage elements (assumed) 102c and 102j that are in failure is as follows.

制御端子２０１からの制御信号を用いて、スキャン記憶素子を無視するか否かの選択を行いながらシフトテストを実施する。故障したスキャン記憶素子（仮定）１０２ｃ，１０２ｊが存在するスキャンチェーンを選んでシフトテストを実施した場合は不良となるため、そのスキャンチェーンに、故障したスキャン記憶素子（仮定）２０３が含まれている可能性があることが明らかとなる。次に、制御端子２０１からの制御信号を変化させ、そのスキャンチェーンの初段のスキャン記憶素子を通過しない経路を選択して、それ以外のスキャン記憶素子は通過させてシフトテストを実施する。次に、２段目のスキャン記憶素子を通過しない経路を選択して、それ以外のスキャン記憶素子は通過させてシフトテストを実施する。以降、最終段までスキャン記憶素子を通過しない経路を選択させつつシフトテストを実施していくことにより、そのそれぞれのシフトテストの結果とスキャンチェーンのチェーン数、スキャン記憶素子数から、故障しているスキャン記憶素子（仮定）２０３を特定することができる。故障しているスキャン記憶素子が特定できれば、そのスキャン記憶素子を含まないスキャンチェーンを用いてシフトテストや、後続の機能テストを実施することができる。   A shift test is performed using the control signal from the control terminal 201 while selecting whether to ignore the scan storage element. When the shift test is performed by selecting a scan chain in which the failed scan storage elements (assumed) 102c and 102j exist, the scan chain includes a failed scan storage element (assumed) 203. It becomes clear that there is a possibility. Next, the control signal from the control terminal 201 is changed, a path that does not pass through the first scan storage element of the scan chain is selected, and the other scan storage elements are allowed to pass through to perform a shift test. Next, a path that does not pass through the second-stage scan storage element is selected, and the other scan storage elements are allowed to pass through to perform a shift test. Thereafter, by performing a shift test while selecting a path that does not pass through the scan storage element until the final stage, a failure occurs from the result of each shift test, the number of scan chain chains, and the number of scan storage elements. The scan storage element (assumed) 203 can be specified. If a faulty scan storage element can be identified, a shift test or a subsequent function test can be performed using a scan chain that does not include the scan storage element.

（実施の形態３）
図３は本発明の実施形態３に係る半導体集積回路の構成示す図である。本実施形態では、実施の形態１と実施の形態２の構成を組み合わせた構成を実現する。図３において、図１および図２と共通する部分には同じ参照符号を付して説明する。本実施形態のスキャンテスト回路の機能については、実施の形態１と実施の形態２と同様であり、スキャンチェーンに含まれている不良箇所を発見でき、また故障しているスキャン記憶素子が含まれていることも同時に発見することができる。また、複数のスキャンチェーンをきめ細かく相互に接続して、新たなスキャンチェーンを構築し、そのスキャンチェーンに含まれている故障を回避してスキャンテストを実施することができ、さらに、スキャン記憶素子の不良を回避した経路を選択してシフトテストを実施し、良品を確認することができた場合に、スキャンテスト等のテストや故障解析を実施することもできる。 (Embodiment 3)
FIG. 3 is a diagram showing a configuration of a semiconductor integrated circuit according to Embodiment 3 of the present invention. In the present embodiment, a configuration in which the configurations of the first embodiment and the second embodiment are combined is realized. In FIG. 3, the same reference numerals are assigned to the portions common to FIGS. The function of the scan test circuit according to the present embodiment is the same as that of the first and second embodiments, and can detect a defective portion included in the scan chain and includes a faulty scan storage element. Can also be found at the same time. In addition, it is possible to connect a plurality of scan chains finely to each other to construct a new scan chain, to avoid a failure included in the scan chain, and to perform a scan test. When a shift test is performed by selecting a path that avoids a defect and a non-defective product can be confirmed, a test such as a scan test or a failure analysis can be performed.

（実施の形態４）
本実施形態では、第１の実施形態のスキャンテスト機能を用いて、半導体集積回路装置の内部回路のスキャンテストを実施する場合の具体例について説明する。図４は、図１に示される実施の形態１において、図１の故障箇所（仮定）Ｐ１，Ｐ２が存在した場合の、故障箇所を避けてシフトテスト等のテストを実施するときのスキャンチェーンの構築例を示す図である。図４において、太線で示されるルートが、セレクタを制御して構築される、新たなスキャンチェーンＱ１であり、二重線で示されるルートは、新たなスキャンチェーンＱ２であり、通常の実線で示されるルートは、新たなスキャンチェーンＱ３である。 (Embodiment 4)
In the present embodiment, a specific example in which a scan test of an internal circuit of a semiconductor integrated circuit device is performed using the scan test function of the first embodiment will be described. FIG. 4 shows a scan chain in the first embodiment shown in FIG. 1 when a test such as a shift test is performed while avoiding the fault location when the fault locations (assumed) P1 and P2 of FIG. 1 exist. It is a figure which shows the construction example. In FIG. 4, a route indicated by a bold line is a new scan chain Q1 constructed by controlling a selector, and a route indicated by a double line is a new scan chain Q2, which is indicated by a normal solid line. The route to be routed is the new scan chain Q3.

図４において、制御端子１０６に入力される制御信号の値は、各セレクタ共に同じであり、これによって、各セレクタ１０７ａ〜１０７ｉの入力選択の動作は、どれも同じである。このように、簡単な制御でもって、２箇所の故障を避けて、柔軟にスキャンチェーンを構築することができる。なお、これに限定されるものではなく、各セレクタについての制御信号の値を個別に変化させ、複数のスキャンチェーンの組み合わせによって多様なスキャンチェーンを構築することも可能である。   In FIG. 4, the value of the control signal input to the control terminal 106 is the same for each selector, whereby the input selection operations of the selectors 107 a to 107 i are the same. Thus, with simple control, it is possible to flexibly construct a scan chain while avoiding two failures. Note that the present invention is not limited to this, and it is also possible to construct various scan chains by combining the plurality of scan chains by individually changing the value of the control signal for each selector.

図４では、故障箇所（仮定）Ｐ１，Ｐ２を避けるスキャンチェーンの経路を作成するために、スキャン入力端子１０４ａ〜１０４ｃの各々から入力されたデータを、スキャン出力端子１０５ａ〜１０５ｃの各々から出力させるように、個々のセレクタ１０７ａ〜１０７ｉを制御している。故障箇所（仮定）Ｐ１，Ｐ２の存在する配線は使用する必要がないため、シフトテスト、スキャンテスト等には全く関与しない。故障箇所（仮定）Ｐ１，Ｐ２を避けたスキャンチェーンが作成されることにより、そのスキャンチェーンを使用したシフトテスト、スキャンテスト等が実施できるようになる。また故障診断システムを用いる場合は、あらかじめテストパターン自動生成をしておく必要がある。つまり、事前に、セレクタの状態別にテストパターンの自動生成を実施し、想定されるスキャンチェーン毎にテストパターンを生成しておく。そのテストパターンを用いることにより、故障診断システムが実施でき、故障解析が実施できる。   In FIG. 4, in order to create a scan chain path that avoids failure points (assumed) P1 and P2, the data input from each of the scan input terminals 104a to 104c is output from each of the scan output terminals 105a to 105c. Thus, the individual selectors 107a to 107i are controlled. Since it is not necessary to use the wiring in which the fault locations (assumed) P1 and P2 exist, it is not involved in the shift test, the scan test, etc. at all. By creating a scan chain that avoids the failure points (assumed) P1 and P2, a shift test, a scan test, and the like using the scan chain can be performed. When using a fault diagnosis system, it is necessary to generate test patterns automatically. In other words, test patterns are automatically generated for each selector state in advance, and a test pattern is generated for each assumed scan chain. By using the test pattern, a failure diagnosis system can be implemented and failure analysis can be performed.

このように、従来にない、多様に変形されたスキャンチェーンを用いて外部から不良の観測を行うことができ、スキャンチェーンに生じる故障の位置や故障の数に左右されずに、複雑な構成をもつＬＳＩの故障解析や故障箇所の特定を確実に行うことができる。   In this way, it is possible to observe defects from the outside using a scan chain that has been variously modified, which has not been heretofore, and a complicated configuration can be achieved regardless of the position and number of failures occurring in the scan chain. It is possible to reliably perform failure analysis of LSIs and identification of failure locations.

（実施の形態５）
本実施形態では、第２の実施形態のスキャンテスト機能を用いて、半導体集積回路装置の内部回路のスキャンテストを実施する場合の具体例について説明する。図５は、図２の実施の形態２において、故障したスキャン記憶素子が存在した場合に、その故障したスキャン記憶素子を避けてシフトテスト等のテストを実施するときのスキャンチェーンの構築例を示す図である。 (Embodiment 5)
In the present embodiment, a specific example in which a scan test of an internal circuit of a semiconductor integrated circuit device is performed using the scan test function of the second embodiment will be described. FIG. 5 shows an example of construction of a scan chain when a test such as a shift test is performed while avoiding the faulty scan storage element when there is a faulty scan storage element in the second embodiment of FIG. FIG.

図示されるように、セレクタ２０２ｃ，２０２ｊを制御し、故障Ｐ３，Ｐ４があるスキャン記憶素子１０２ｃ，１０２ｊの出力ではなく、そのスキャン記憶素子１０２ｃ，１０２ｊをスルーした信号を選択するようにする。これによって、障Ｐ３，Ｐ４があるスキャン記憶素子１０２ｃ，１０２ｊを、スキャンチェーンの構成要素から除外することができる。故障したスキャン記憶素子１０２ｃ，１０２ｊを避けてシフトテスト等を実施することにより、その故障したスキャン記憶素子１０２ｃ，１０２ｊ以外での詳細なテストや故障解析が実施することができる。   As shown in the figure, the selectors 202c and 202j are controlled so that signals that pass through the scan storage elements 102c and 102j are selected instead of the outputs of the scan storage elements 102c and 102j having the faults P3 and P4. Accordingly, the scan storage elements 102c and 102j having the obstacles P3 and P4 can be excluded from the components of the scan chain. By performing a shift test or the like while avoiding the failed scan storage elements 102c and 102j, detailed tests and failure analysis other than the failed scan storage elements 102c and 102j can be performed.

次に、故障したスキャン記憶素子の検出方法について説明する。ここでは、図５の一番下のスキャンチェーンにおける故障したスキャン記憶素子１０２ｊの発見方法について説明する。スキャン入力端子１０４ｃから２段目に故障スキャン記憶素子１０２ｊが存在しているが、まずは全てのスキャン記憶素子（１０２ｉ〜１０２ｌ）を通過する経路でシフトテストを実施すると不良となる。次に、そのスキャンチェーンの初段のスキャン記憶素子１０２ｉを通過しない経路を選択して、それ以外のスキャン記憶素子（１０２ｊ〜１０２ｌ）は通過させてシフトテストを実施すると、やはり不良となる。次に、２段目のスキャン記憶素子１０２ｊ（故障したスキャン記憶素子）を通過しない経路を選択して、それ以外のスキャン記憶素子（１０２ｉ，１０２ｋ，１０２ｌ）は通過させてシフトテストを実施すると良品となるため、２段目のスキャン記憶素子が不良していることが発見できる。この状態で故障解析を実施する場合は、その状態でテストパターンの自動生成を実施し、生成されたそのテストパターンを用いることにより、故障診断システムを用いた検査を実施でき、詳細な故障解析を行える。   Next, a method for detecting a failed scan storage element will be described. Here, a method for finding the failed scan storage element 102j in the lowermost scan chain in FIG. 5 will be described. The fault scan storage element 102j exists in the second stage from the scan input terminal 104c. First, if a shift test is performed on a path passing through all the scan storage elements (102i to 102l), it becomes defective. Next, if a path that does not pass through the first scan storage element 102i of the scan chain is selected and the other scan storage elements (102j to 102l) are passed through and a shift test is performed, the result is still defective. Next, a path that does not pass through the second-stage scan storage element 102j (failed scan storage element) is selected, and the other scan storage elements (102i, 102k, 102l) are allowed to pass through and a shift test is performed. Therefore, it can be found that the second-stage scan storage element is defective. When performing failure analysis in this state, test patterns are automatically generated in that state, and using the generated test patterns, inspection using a failure diagnosis system can be performed, and detailed failure analysis can be performed. Yes.

以上説明したように、従来シフトテストで不良となっていた半導体集積回路装置も、シフトテストで良品となる割合が増えることにより、シフトテスト実施した後のスキャンテストや各種機能テスト等が実施できるために、故障解析が実施しやすくなり、解析時間やコストを大幅に減らすことが可能となる。   As described above, the semiconductor integrated circuit device that has been defective in the conventional shift test can also be subjected to a scan test and various function tests after the shift test because the ratio of non-defective products in the shift test increases. In addition, failure analysis can be easily performed, and analysis time and cost can be greatly reduced.

本発明の半導体集積回路及びその検査方法は、スキャンチェーン構成の自由度を格段に向上し、スキャンチェーンに生じる故障の位置や故障の数に左右されずにその後のスキャンテストを続行できる可能性が格段に高まるという効果を有し、組み合わせ回路をテスト対象とするスキャンチェーンを含む半導体集積回路装置及びその検査方法等として有用である。   The semiconductor integrated circuit and the inspection method thereof according to the present invention can greatly improve the degree of freedom of the scan chain configuration and can continue the subsequent scan test regardless of the position and number of failures occurring in the scan chain. The semiconductor integrated circuit device including a scan chain whose test target is a combinational circuit, and an inspection method thereof, have the effect of significantly increasing.

本発明の半導体集積回路装置の構成を示す図The figure which shows the structure of the semiconductor integrated circuit device of this invention 本発明の半導体集積回路装置の構成を示す図The figure which shows the structure of the semiconductor integrated circuit device of this invention 本発明の半導体集積回路の構成を示す図The figure which shows the structure of the semiconductor integrated circuit of this invention 故障箇所を避けてシフトテスト等のテストを実施するときのスキャンチェーンの構築例を示す図A diagram showing an example of scan chain construction when a test such as a shift test is performed while avoiding a failure location 故障したスキャン記憶素子を避けてシフトテスト等のテストを実施するときのスキャンチェーンの構築例を示す図The figure which shows the example of the construction of the scan chain when executing the test such as the shift test avoiding the failed scan memory element

符号の説明Explanation of symbols

２００ａ〜２００ｃ テスト対象の組み合わせ回路
１０２ａ〜１０２ｌ スキャン記憶素子（スキャンレジスタ）
１０３ａ〜１０３ｃ 各スキャンチェーンの出力ライン
１０４ａ〜１０４ｃ スキャン入力端子
１０５ａ〜１０５ｃ スキャン出力端子
１０６，２０１ セレクタの制御信号を入力するための制御端子
１０７ａ〜１０７ｉ，２０２ａ〜２０２ｌ セレクタ
Ｐ１〜Ｐ４ 故障箇所 200a to 200c Test target combinational circuit 102a to 102l Scan storage element (scan register)
103a to 103c Output line of each scan chain 104a to 104c Scan input terminal 105a to 105c Scan output terminal 106, 201 Control terminal for inputting selector control signal 107a to 107i, 202a to 202l Selector P1 to P4 Fault location

Claims (5)

組み合わせ回路をテスト対象とするスキャンチェーンを含む半導体集積回路装置であって、各スキャンチェーンは、それぞれ、
各スキャン経路から選択した１つの信号をスキャンチェーンを構成する後段のスキャン記憶素子へ供給するセレクタを備える半導体集積回路装置。 A semiconductor integrated circuit device including a scan chain for testing a combinational circuit, and each scan chain is
A semiconductor integrated circuit device comprising a selector for supplying one signal selected from each scan path to a subsequent scan storage element constituting a scan chain. 組み合わせ回路をテスト対象とするスキャンチェーンを含む半導体集積回路装置であって、前記スキャンチェーンは、
前段に配置されたスキャンチェーンを構成するスキャン記憶素子への入力信号及びスキャン記憶素子からの出力信号から選択した信号を後段のスキャン記憶素子へ供給するセレクタを備える半導体集積回路装置。 A semiconductor integrated circuit device including a scan chain for testing a combinational circuit, wherein the scan chain includes:
A semiconductor integrated circuit device comprising a selector for supplying a signal selected from an input signal to a scan storage element constituting a scan chain arranged in the preceding stage and an output signal from the scan storage element to a subsequent scan storage element. 組み合わせ回路をテスト対象とするスキャンチェーンを含む半導体集積回路装置であって、各スキャンチェーンは、それぞれ、
各スキャン経路から選択した１つの信号をスキャンチェーンを構成するスキャン記憶素子へ供給するセレクタと、
前段に配置されたスキャンチェーンを構成するスキャン記憶素子への入力信号及びスキャン記憶素子から選択した信号を後段のスキャン記憶素子へ供給するセレクタとを備える半導体集積回路装置。 A semiconductor integrated circuit device including a scan chain for testing a combinational circuit, and each scan chain is
A selector for supplying one signal selected from each scan path to the scan storage elements constituting the scan chain;
A semiconductor integrated circuit device comprising: a selector that supplies an input signal to a scan storage element that constitutes a scan chain arranged in a preceding stage and a signal selected from the scan storage element to a subsequent scan storage element. 請求項１記載の半導体集積回路装置の検査方法であって、
前記組み合わせ回路内又は前記スキャンチェーン内の不良の情報を前記セレクタの操作により外部に出力し、外部で観測した不良の情報及び前記セレクタの制御信号の組み合わせに基づいて不良個所を推測又は解析する検査方法。 An inspection method for a semiconductor integrated circuit device according to claim 1,
Inspection that outputs information on defects in the combinational circuit or in the scan chain to the outside by the operation of the selector, and infers or analyzes a defect location based on a combination of the defect information observed on the outside and the control signal of the selector Method. 請求項２記載の半導体集積回路装置の検査方法であって、
任意のスキャン記憶素子を前記セレクタの操作によりバイパスさせたスキャンチェーンの出力に基づいて不良個所を推測若しくは解析又は状態を解析する検査方法。 An inspection method for a semiconductor integrated circuit device according to claim 2,
An inspection method for estimating or analyzing a defective portion or analyzing a state based on an output of a scan chain in which an arbitrary scan storage element is bypassed by the operation of the selector.
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JP2014137292A (en) * 2013-01-17 2014-07-28 Fujitsu Semiconductor Ltd Scan circuit, semiconductor device, and method of testing semiconductor device
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8667346B2 (en) 2010-07-29 2014-03-04 Fujitsu Limited Semiconductor integrated circuit device, method of controlling the semiconductor integrated circuit device and information processing system
JP2014137292A (en) * 2013-01-17 2014-07-28 Fujitsu Semiconductor Ltd Scan circuit, semiconductor device, and method of testing semiconductor device
CN113076647A (en) * 2021-04-07 2021-07-06 国电南瑞科技股份有限公司 Power grid cascading failure element failure probability evaluation method and system under fire disaster

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