JP2007221036A - Semiconductor package and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、インダクター、キャパシター及び抵抗を組み込んだ半導体パッケージ及びその製造方法に関する。 The present invention relates to a semiconductor package incorporating an inductor, a capacitor, and a resistor, and a manufacturing method thereof.
半導体パッケージの製造においては、ウエハの状態でパッケージングを行った後、チップ寸法にダイシングするウエハレベルパッケージ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ）が広く行われている。高密度実装の動きが加速する中、シリコンチップレベルでのパッケージが徐々に汎用品へ適用されてきている（例えば特許文献１〜３参照）。従来の半導体パッケージは、ほとんどがシリコンチップに再配線とバンプを施すだけのものであるが、中には再配線を利用してインダクターを組み込んだものもある。
またこの技術に関しては、米国ＡＳＭＥが主催するＩｎｔｅｒＰＡＣＫ’０５（２００５年７月１７〜２２日）において、Ｔｅｓｓｅｒａ社のＶｅｒｎ Ｓｏｌｂｅｒｇによる報告もなされている（非特許文献１参照）。
Regarding this technology, InterPACK'05 (July 17-22, 2005) hosted by US ASME has also been reported by Vers Solberg of Tessera (see Non-Patent Document 1).
従来、ＡｎａｌｏｇやＭｉｘｅｄ Ｓｉｇｎａｌ等のデバイスは、ＷＬＰ化しても受動素子が必要になる。しかしながら外付け受動素子は高密度実装の妨げになる。また、一般的なアナログデバイスにおけるキャパシターの占有面積はチップの５０％を超えるものもあり、微細化の足かせになっている。 Conventionally, devices such as Analog and Mixed Signal require passive elements even if they are made WLP. However, external passive elements interfere with high-density mounting. In addition, the area occupied by a capacitor in a general analog device exceeds 50% of the chip, which is an obstacle to miniaturization.
本発明は、上記事情に鑑みてなされたものであり、本発明の課題は、インダクター、キャパシター及び抵抗を半導体基板上の配線に組み込んで、高密度実装を容易にすることが可能な半導体パッケージ及びその製造方法を提供することにある。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor package capable of facilitating high-density mounting by incorporating an inductor, a capacitor, and a resistor in a wiring on a semiconductor substrate. It is in providing the manufacturing method.
前記課題を解決するため、本発明は、一主面に電極パッド及びパッシベーション膜が形成されている半導体基板と、前記半導体基板を覆うように設けられた第１の絶縁膜と、前記第１の絶縁膜の上に設けられた再配線層と、前記第１の絶縁膜及び再配線層を覆うように設けられた第２の絶縁膜とを少なくとも有する半導体パッケージであって、前記再配線層はインダクター領域及び抵抗領域を有するとともに、前記電極パッド上には下部電極／誘電体層／上部電極の３層構造からなるキャパシターが形成され、該キャパシターは前記第１の絶縁膜に形成された開口部を通じて前記再配線層と電気的に接続されていることを特徴とする半導体パッケージを提供する。 In order to solve the above problems, the present invention provides a semiconductor substrate having an electrode pad and a passivation film formed on one main surface, a first insulating film provided to cover the semiconductor substrate, and the first A semiconductor package having at least a rewiring layer provided on an insulating film and a second insulating film provided so as to cover the first insulating film and the rewiring layer, wherein the rewiring layer includes: A capacitor having an inductor region and a resistance region and having a three-layer structure of a lower electrode / dielectric layer / upper electrode is formed on the electrode pad, and the capacitor has an opening formed in the first insulating film. A semiconductor package is provided, wherein the semiconductor package is electrically connected to the rewiring layer.
本発明の半導体パッケージにおいて、前記第１の絶縁膜はポリベンゾオキサゾールからなり、前記抵抗領域には、第１の絶縁膜が表面からの高温アルゴンプラズマ処理により絶縁性を低下させてなる高温アルゴンプラズマ処理層により抵抗体が形成されていることが好ましい。 In the semiconductor package of the present invention, the first insulating film is made of polybenzoxazole, and the high-temperature argon plasma in which the first insulating film is lowered in insulation property by high-temperature argon plasma treatment from the surface in the resistance region. It is preferable that a resistor is formed by the treatment layer.
また本発明は、一主面に電極パッド及びパッシベーション膜が形成されている半導体基板と、前記半導体基板を覆うように設けられた第１の絶縁膜と、前記第１の絶縁膜の上に設けられた再配線層と、前記第１の絶縁膜及び再配線層を覆うように設けられた第２の絶縁膜とを少なくとも有する半導体パッケージの製造方法であって、一主面に電極パッド及びパッシベーション膜が形成されている半導体基板の電極パッド上に下部電極／誘電体層／上部電極の３層構造からなるキャパシターを形成するキャパシター形成工程と、前記キャパシター上に開口部を有するように第１の絶縁膜を形成する第１の絶縁膜形成工程と、インダクター領域及び抵抗領域を有するとともに前記第１の絶縁膜に形成された開口部を通じて前記キャパシターと電気的に接続された再配線層を第１の絶縁膜上に形成する再配線層形成工程と、前記第１の絶縁膜及び再配線層を覆うように第２の絶縁膜を形成する第２の絶縁膜形成工程とを有することを特徴とする半導体パッケージの製造方法を提供する。 The present invention also provides a semiconductor substrate having an electrode pad and a passivation film formed on one main surface, a first insulating film provided so as to cover the semiconductor substrate, and a first insulating film provided on the first insulating film. A method of manufacturing a semiconductor package having at least a redistribution layer formed thereon and a second insulation film provided so as to cover the first insulation film and the redistribution layer, wherein an electrode pad and passivation are provided on one main surface A capacitor forming step of forming a capacitor having a three-layer structure of a lower electrode / dielectric layer / upper electrode on an electrode pad of a semiconductor substrate on which a film is formed; and a first step so as to have an opening on the capacitor A first insulating film forming step of forming an insulating film; an inductor region and a resistance region; and an electrical connection between the capacitor and the capacitor through an opening formed in the first insulating film. A rewiring layer forming step of forming a rewiring layer connected to the first insulating film on the first insulating film, and a second insulating film forming a second insulating film so as to cover the first insulating film and the rewiring layer A method for manufacturing a semiconductor package, comprising: a film forming step.
本発明の半導体パッケージの製造方法において、前記絶縁膜の材料としてポリベンゾオキサゾールを用い、前記第１の絶縁膜形成工程と再配線層形成工程との間において、第１の絶縁膜に表面から高温アルゴンプラズマ処理を施して該表面の絶縁性を低下させる工程を有するとともに、前記再配線層形成工程においては、抵抗領域に導体間隙を有する再配線層を形成し、導体間隙に絶縁膜を構成する絶縁体を埋め込んだ後に、第１の絶縁膜に表面から低温アルゴンプラズマ処理を施して、抵抗領域以外の高温アルゴンプラズマ処理層の絶縁性を回復させる工程を有することが好ましい。 In the method for manufacturing a semiconductor package of the present invention, polybenzoxazole is used as a material for the insulating film, and the first insulating film is heated from the surface to a high temperature between the first insulating film forming step and the rewiring layer forming step. In the rewiring layer forming step, a rewiring layer having a conductor gap is formed in the resistance region, and an insulating film is formed in the conductor gap. After embedding the insulator, it is preferable that the first insulating film is subjected to a low-temperature argon plasma treatment from the surface to recover the insulating property of the high-temperature argon plasma treatment layer other than the resistance region.
本発明によれば、インダクター、キャパシター及び抵抗を半導体基板上の配線に組み込んで高密度実装を容易に実現することが可能になる。また、絶縁膜の材料として用いたポリイミド系樹脂（ＰＢＯ：ポリベンゾオキサゾール）を制御可能な抵抗体に変化させることが可能になる。
本発明によれば、大容量のキャパシターをＷＬＰに組み込むことができるので、従来アナログＩＣの微細化を拒むキャパシター占有面積をＷＬＰに組み込まれたキャパシターにて補うことが可能となり、アナログデバイスの微細化を進めることが可能になる。
According to the present invention, it is possible to easily realize high-density mounting by incorporating an inductor, a capacitor, and a resistor in a wiring on a semiconductor substrate. Further, it is possible to change the polyimide resin (PBO: polybenzoxazole) used as the material of the insulating film into a controllable resistor.
According to the present invention, since a large-capacity capacitor can be incorporated into the WLP, it becomes possible to compensate for the capacitor occupation area, which has been refused to be miniaturized in the conventional analog IC, with the capacitor incorporated into the WLP. It becomes possible to proceed.
以下、最良の形態に基づき、図面を参照して本発明を説明する。
図１（ａ）は本発明の半導体パッケージの構造の一例を示す断面図であり、図１（ｂ）は再配線層に形成されたインダクターの一例を示す平面図であり、図１（ｃ）は再配線層に形成された抵抗の一例を示す平面図である。図２〜図１２は、図１に示す半導体パッケージの製造方法を工程順に示す断面図である。図１３（ａ）〜（ｄ）は、半導体パッケージの再配線層に抵抗を形成する方法を工程順に示す断面図である。
なお、断面図では図中にキャパシター２又は抵抗４を１つ含むように断面を部分的に図示したが、同様の構造を半導体基板１０上に複数形成可能であることは言うまでもない。
The present invention will be described below with reference to the drawings based on the best mode.
FIG. 1A is a cross-sectional view showing an example of the structure of the semiconductor package of the present invention, FIG. 1B is a plan view showing an example of an inductor formed in the rewiring layer, and FIG. These are top views which show an example of the resistance formed in the rewiring layer. 2 to 12 are cross-sectional views showing a method of manufacturing the semiconductor package shown in FIG. 13A to 13D are cross-sectional views showing a method of forming a resistor in the rewiring layer of the semiconductor package in the order of steps.
In the cross-sectional view, the cross section is partially illustrated so as to include one
（半導体パッケージの構造）
図１（ａ）に示すように、本形態例の半導体パッケージ１は、一主面に電極パッド１１ａ，１１ｂ，１１ｃ及びパッシベーション膜１２が形成されている半導体基板１０と、この半導体基板１０を覆うように設けられた第１の絶縁膜２０と、第１の絶縁膜２０の上に設けられた再配線層３０と、第１の絶縁膜２０及び再配線層３０を覆うように設けられた第２の絶縁膜４０と、第２の絶縁膜４０上に露出された外部への端子としてのバンプ５０を有して構成されている。
(Semiconductor package structure)
As shown in FIG. 1A, a
半導体基板１０は例えばシリコンからなり、不図示の集積回路（ＩＣ）等が形成されたものである。パッシベーション膜１２は例えばＳｉＮやＳｉＯ２からなり、電極パッド１１ａ，１１ｂ，１１ｃと整合する位置に開口部１３ａ，１３ｂ，１３ｃを有する。
本形態例に係る以下の説明では、説明の都合上、キャパシター２が形成される電極パッド１１ａを第１の電極パッドといい、それ以外の電極パッド１１ｂ，１１ｃを第２の電極パッドというものとする。
The
In the following description of this embodiment, for convenience of explanation, the
第１の電極パッド１１ａ上には、順に下部電極（第１の金属層）２ａと誘電体層２ｂと上部電極（第２の金属層）２ｃからなるＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）のキャパシター２が形成されている。下部電極２ａは、パッシベーション膜１２に形成された開口部１３ａを通じて電極パッド１１ａと電気的に接続されており、上部電極２ｃは、第１の絶縁膜２０に形成された開口部２１ａを通じて再配線層３０と電気的に接続されている。
On the
キャパシター２の下部電極２ａ及び上部電極２ｃに用いる材料としては、耐酸化性、熱安定性、密着性、加工性の観点から例えばスパッタによるＣｒ、ＴｉＮ、ＴｉＷ等の金属が好ましい。下部電極２ａ及び上部電極２ｃに用いる金属は、互いに同種の金属でも異種の金属でも良く、適宜選択することができる。
誘電体層２ｂとしては、例えばプラズマＣＶＤ（ＰＥＣＶＤ）によるＳｉＯ２、Ｓｉ３Ｎ４などの誘電体（電気絶縁体）を用いることができる。
The material used for the
As the
第１の絶縁膜２０は、キャパシター２の上部電極２ｃの上を覆って再配線層３０を絶縁する層間絶縁膜であり、例えばポリイミドなどの絶縁性樹脂から形成することができる。とりわけポリベンゾオキサゾール（ＰＢＯ）が好ましい。第１の絶縁膜２０にはキャパシター２の上部電極２ｃ又は第２の電極パッド１１ｂ，１１ｃと再配線層３０とを接続するための開口部２１ａ，２１ｂ，２１ｃが形成されている。
第１の絶縁膜２０は、例えば回転塗布法、印刷法、ラミネート法などにより形成することができる。また、開口部２１ａ，２１ｂ，２１ｃは、例えばフォトリソグラフィ技術を利用したパターニングなどにより形成することができる。
The first
The first
再配線層３０は、銅（Ｃｕ）やクロム（Ｃｒ）、またはＴｉＷ等の金属からなる導体層であり、例えば、メッキ法、スパッタリング法、蒸着法、または２つ以上の方法の組み合わせにより形成することができる。本形態例では、再配線層３０は、下地の層間絶縁膜２０との密着性を確保するためのＣｒシード層３１、電解銅メッキの給電のためのＣｕシード層３２、Ｃｕメッキ層３３の３層から構成されている。
The rewiring
インダクター領域は、再配線層３０に例えば図１（ｂ）に示すようなスパイラル形状を設けてインダクター３を形成したものである。スパイラルコイル３の両端３ａ，３ｂは、再配線層３０の他の領域（再配線領域）と電気的に接続される。又は、コイルの一端をバンプ５０と接続することもできる。スパイラルコイル３の寸法は、例えばコア１００μｍ以上、線幅１０μｍ以上、線の間隙１０μｍ以上とすることができるが、特にこれに限定されるものではない。
スパイラルコイルの周回数は、図１（ｂ）には４．５回の例を図示したが、特にこれに限定されるものではなく、例えば１回、１．５回、２回、２．５回、３回、３．５回、４回、４．５回、５回、５．５回、６回、６．５回、７回など、適宜設定が可能である。
In the inductor region, the
The example of the number of turns of the spiral coil is 4.5 in FIG. 1B, but is not particularly limited to this. For example, the number of turns of the spiral coil is 1.5 times, 2 times, 2.5 times, for example. Times, 3.5 times, 4 times, 4.5 times, 5 times, 5.5 times, 6 times, 6.5 times, 7 times, etc. can be set as appropriate.
抵抗領域は、再配線層３０に例えば図１（ｃ）に示すように、間隙４ｃを介して互いに分離された第１の導体部４ａ及び第２の導体部４ｂを設け、第１の導体部４ａと第２の導体部４ｂとの間に抵抗４を形成したものである。抵抗領域には、回路に接続されていないダミーの導体部４ｄを設けることもできる。
As shown in FIG. 1C, for example, the resistance region includes a
抵抗４を構成する抵抗体は、例えば図１３（ｄ）に示すように第１の絶縁膜２０を表面から高温アルゴンプラズマ処理して電気抵抗を低下させた高温アルゴンプラズマ処理層２２により形成することができる。図１３（ａ）に示すように第１の絶縁膜２０の表面から高温アルゴンプラズマ処理することにより、最終的には図１３（ｂ）に示すように第１の絶縁膜２０の厚さ全体にわたって、第１の絶縁膜２０を高温アルゴンプラズマ処理層２２へと改質することができる。なお本発明においては、高温アルゴンプラズマ処理層２２は第１の絶縁膜２０の表面の一部（面方向の一部、厚さ方向の一部）に存在すればよい。
本発明において、高温アルゴンプラズマ処理層２２は、第１の絶縁膜２０の少なくとも表面に、もしくは厚さ全体に設けられているので、このような高温アルゴンプラズマ処理層２２は、第１の絶縁膜２０上の再配線層３０に間隙４ｃを設けた箇所の下に形成することにより、高温アルゴンプラズマ処理層２２を該再配線中に組み込まれる抵抗体として利用することができる。
第１の導体部４ａと第２の導体部４ｂとの短絡を防ぐため、再配線層３０を構成する導体層３１〜３３に形成された間隙４ｃには、絶縁膜４０を構成する絶縁体５が埋め込まれている。このようにして、再配線層３０の配線中、第１の導体部４ａと第２の導体部４ｂとの間に、高温アルゴンプラズマ処理層２２からなる抵抗４を組み込むことができる。抵抗４の電気抵抗は、高温アルゴンプラズマ処理の処理条件、例えばＡｒプラスマのパワーによって制御することが可能である。
この具体例として、図１４に、ＩＣＰ方式によるＡｒプラズマによってポリイミド（ＰＢＯ）の抵抗値を変化させた試験結果を示す。図１４は、Ａｒプラズマのパワーに対する抵抗変化の一例を示すグラフである。この試験例において、Ａｒプラズマ（Ａｒ流量：１５ｓｃｃｍ／圧力：０．１７Ｐａで固定）のパワーは１５０Ｗ、２５０Ｗ、４００Ｗの３通りで試験を行い、プラズマを印加する時間は、Ｔｈｅｒｍａｌ ＳｉＯ２が約３０ｎｍスパッタエッチングする時間に設定した（１５０Ｗ：１１２ｓ、２５０Ｗ：５５ｓ、４００Ｗ：２７ｓ）。測定器にはＡｇｉｌｅｎｔ４１５５Ｃを用い、また、測定電極間隔は６７μｍとした。図１４に示す本試験例の結果から明らかなように、もともと絶縁体であったポリイミドを高温アルゴンプラズマ処理することによって、１０7Ω以下の電気抵抗値を有する導電体に改質することができた。
For example, as shown in FIG. 13D, the resistor constituting the
In the present invention, the high-temperature argon
In order to prevent a short circuit between the
As a specific example, FIG. 14 shows a test result in which the resistance value of polyimide (PBO) is changed by Ar plasma using the ICP method. FIG. 14 is a graph showing an example of resistance change with respect to the power of Ar plasma. In this test example, Ar plasma (Ar flow rate: 15 sccm / pressure: fixed at 0.17 Pa) was tested at three powers of 150 W, 250 W, and 400 W, and the plasma application time was about 30 nm for Thermal SiO 2. The sputter etching time was set (150 W: 112 s, 250 W: 55 s, 400 W: 27 s). Agilent 4155C was used for the measuring device, and the measurement electrode interval was 67 μm. As is clear from the results of this test example shown in FIG. 14, the polyimide, which was originally an insulator, can be modified to a conductor having an electric resistance value of 10 7 Ω or less by treating it with high-temperature argon plasma. It was.
抵抗４の寸法は、例えば導体部４ａ，４ｂの幅（Ｗ）＝１００μｍ以上、導体部４ａ，４ｂの長さ（Ｌ）＝２００μｍ以上、間隔（ｓｐａｃｅ）＝１００μｍ以上とすることができるが、特にこれに限定されるものではない。
図１（ｃ）に示すように、第１の導体部４ａ及び第２の導体部４ｂをそれぞれ櫛状に形成して間隙４ｃの個数を増やした場合、間隙４ｃが一箇所のみの場合よりも電気抵抗が低い抵抗を得ることができる。高温アルゴンプラズマ処理の処理条件に加えて導体部４ａ，４ｂの形状や寸法を制御することにより、広い範囲（例えば数ｋΩから数十ＭΩ）から所望の電気抵抗を有する抵抗を形成することができる。
この具体例として、図１５に、６インチ（６"）Ｓｉウエハにレジスタアレイを作製し、その面内４チップのデータを示す。ここで作製したレジスタアレイは、図１５（ｂ）の平面図（また図１３（ｂ）の断面図も参照のこと。）に示すように、導電体に改質されたポリイミド（ＰＢＯ）層の上に５つのＣｕ電極を有し、電極のＬｉｎｅ Ｓｐａｃｅがそれぞれ異なるものである。
図１５（ａ）は、図１５（ｂ）に示すレジスタアレイの各電極間に２０Ｖ印加したときの抵抗値を示すグラフである。測定器にはＡｇｉｌｅｎｔ４１５５Ｃを用い、ポリイミドの改質条件は、パワー２５０Ｗ／印加時間５５ｓ（Ａｒ流量：１５ｓｃｃｍ、圧力：０．７Ｐａ）のアルゴンプラズマを用いた。図１５に示す本試験例の結果から明らかなように、電極間隔を変更することによって電極間の電気抵抗値を制御することができた。
The dimensions of the
As shown in FIG. 1C, when the
As a specific example, FIG. 15 shows a register array produced on a 6-inch (6 ") Si wafer, and the data of four chips in the surface are shown. The produced register array is a plan view of FIG. (Also refer to the cross-sectional view of FIG. 13B.) As shown in FIG. 13B, five Cu electrodes are provided on a polyimide (PBO) layer modified to a conductor, and the line space of the electrodes is Is different.
FIG. 15A is a graph showing a resistance value when 20 V is applied between the electrodes of the register array shown in FIG. Agilent 4155C was used as the measuring device, and the polyimide reforming conditions were argon plasma with a power of 250 W / application time of 55 s (Ar flow rate: 15 sccm, pressure: 0.7 Pa). As is clear from the results of this test example shown in FIG. 15, the electrical resistance value between the electrodes could be controlled by changing the electrode spacing.
第２の絶縁膜４０は、例えばポリイミドなどの絶縁性樹脂から形成することができる。とりわけポリベンゾオキサゾール（ＰＢＯ）が好ましい。第２の絶縁膜４０には再配線層３０とバンプ５０とを接続するための開口部４１，４２が形成されている。
第２の絶縁膜４０は、例えば回転塗布法、印刷法、ラミネート法などにより形成することができる。また、開口部４１，４２は、例えばフォトリソグラフィ技術を利用したパターニングなどにより形成することができる。
The second insulating
The second insulating
（半導体パッケージの製造方法）
次に、図２〜図１２を参照しながら、図１に示す半導体パッケージの製造方法について説明する。
(Semiconductor package manufacturing method)
Next, a method for manufacturing the semiconductor package shown in FIG. 1 will be described with reference to FIGS.
（第１の電極パッド露出工程）
まず、図２に示すように、一主面に電極パッド１１ａ，１１ｂ，１１ｃ及びパッシベーション膜１２が形成された半導体基板１０を用意し、パッシベーション膜１２をエッチングして第１の電極パッド１１ａ上に開口部１３ａを形成し、この開口部１３ａから第１の電極パッド１１ａを露出させる。開口部１３ａの形成方法は特に限定されないが、例えばレジスト（図示略）の形成／パターニング／現像、パッシベーション膜１２のドライエッチング、レジストの除去（Ａｓｈｉｎｇ）などを行う方法によることができる。
(First electrode pad exposure step)
First, as shown in FIG. 2, a
（キャパシター形成工程）
次に、第１の電極パッド１１ａ上にキャパシター２を作製するため、図２に示すようにパッシベーション膜１２及び開口部１３ａから露出した第１の電極パッド１１ａの上に、第１の金属層２ａ、誘電体層２ｂ、第２の金属層２ｃを形成したのち、レジスト（図示略）を設け、電極２ａ，２ｃとして所望の大きさにパターニングしたのち、パッシベーション膜１２をエッチングストッパーとして３つの層２ａ，２ｂ，２ｃを一気にエッチングし、図３に示すようなキャパシター２を作製する。
(Capacitor formation process)
Next, in order to produce the
（第２の電極パッド露出工程）
キャパシター２の形成後、図４に示すようにパッシベーション膜１２をエッチングして第２の電極パッド１１ｂ，１１ｃ上に開口部１３ｂ，１３ｃを形成し、この開口部１３ｂ，１３ｃから第２の電極パッド１１ｂ，１１ｃを露出させる。開口部１３ｂ，１３ｃの形成方法は、特に限定されないが、例えばレジスト（図示略）の形成／パターニング／現像、パッシベーション膜１２のドライエッチング、レジストの除去を行う方法によることができる。
(Second electrode pad exposure step)
After the
（第１の絶縁膜形成工程）
次に、図６に示すようにキャパシター２の上部電極２ｃ及び第２の電極パッド１１ｂ，１１ｃの上に開口部２１ａ，２１ｂ，２１ｃを有するように第１の絶縁膜２０を形成し、キャパシター２を覆うとともに平坦化する。第１の絶縁膜２０の形成方法は特に限定されないが、ＰＢＯをコート／パターニング／現像し、次いでキャパシター２への影響を抑制するため低温、短時間（３００℃、３０分以下）で硬化させる方法が好ましい。
(First insulating film forming step)
Next, as shown in FIG. 6, the first insulating
（高温アルゴンプラズマ処理工程）
再配線層３０に抵抗を作製するため、再配線層形成工程に先立ち、図１３（ａ）に示すように第１の絶縁膜２０に表面から高温アルゴンプラズマ（Ｈｏｔ Ａｒ＋）処理を施す。アルゴンプラズマは例えばＩＣＰによって発生することができる。本発明において、高温アルゴンプラズマの温度は、第１の絶縁膜２０の構成材料の電気抵抗を低下させる（通電可能な抵抗体となる）効果を有する温度とされる。例えば第１の絶縁膜２０がＰＢＯからなる場合には、２５０〜３００℃の範囲を採用することができる。
ＰＢＯに表面から高温アルゴンプラズマ処理（例えば０．１７Ｐａ、２５０Ｗ、約２８０℃）を施すことにより、第１の絶縁膜２０をすべて導電体（ＰＢＯの電気抵抗が低下してなる高温アルゴンプラズマ処理層２２）に改質することができる（図１３（ｂ）、図１４及び上記説明を参照）。
(High temperature argon plasma treatment process)
In order to produce a resistance in the
By subjecting PBO to high-temperature argon plasma treatment (for example, 0.17 Pa, 250 W, about 280 ° C.) from the surface, the first insulating
（再配線層形成工程）
第１の絶縁膜２０に形成された開口部２１ａ，２１ｂ，２１ｃを通じて、キャパシター２の上部電極２ｃ及び第２の電極パッド１１ｂ，１１ｃと電気的に接続されるように、再配線層３０を第１の絶縁膜２０上に形成する。
本形態例では、まず、電解メッキのためのシードとして、図７に示すように第１の絶縁膜２０及び開口部２１ａ，２１ｂ，２１ｃから露出された上部電極２ｃ及び第２の電極パッド１１ｂ，１１ｃの上に、Ｃｒシード層３１及びＣｕシード層３２を形成し、次いで、図８に示すように電解メッキする領域を区画するためのレジスト３４をコート／パターニング／現像により形成したのち、図９に示すように電解銅メッキによりＣｕメッキ層３３を形成し、脱イオン水で洗浄後、図１０に示すようにレジスト３４を剥離し、さらにメッキ層３３をマスクとしてシード層３１，３２をエッチングすることにより、所定のパターンを有する再配線層３０を形成する。
(Rewiring layer formation process)
Through the
In this embodiment, first, as seeds for electrolytic plating, as shown in FIG. 7, the
再配線層３０を抵抗４を形成するため、抵抗領域には、配線のパターニングと同一の工程により、図１３（ｂ）に示すように導体間に間隙４ｃを介して分離された導体部４ａ，４ｂを形成する。
なお、図７〜図１０では、第１の絶縁膜２０から形成される高温アルゴンプラズマ処理層２２の図示を省略している。
In order to form the
7 to 10, the illustration of the high-temperature argon
（低温アルゴンプラズマ処理工程）
抵抗領域においては、再配線層３０の導体間の抵抗を回復させるため、図１３（ｃ）に示すように、第２の絶縁膜４０を構成する絶縁体５としてＰＢＯを導体間の間隙４ｃに埋め込んだ後、第１の絶縁膜２０に表面から低温アルゴンプラズマ（Ｃｏｌｄ Ａｒ＋）処理を施す。
本発明において、低温アルゴンプラズマの温度は、上記の高温アルゴンプラズマ処理層２２の電気抵抗を回復させる（抵抗領域以外における再配線層３０の導体間の絶縁性を確保することができる程度に）効果を有する温度とされる。また、低温アルゴンプラズマの温度は、高温アルゴンプラズマの温度よりも低い温度である。例えば第１の絶縁膜２０がＰＢＯからなる場合には、２０〜８０℃の範囲を採用することができる。
この具体例として、図１６に、抵抗体だったポリイミド（ＰＢＯ）を、平行平板の電極を持つプラズマ装置（低温アルゴンプラズマ）にて、絶縁体へ改質した試験結果を示す。プラズマ条件は、パワー：２００Ｗ、圧力：５０Ｐａ、Ａｒ流量：１００ｓｃｃｍ、Ｓｕｓｃｅｐｔｅｒの温度：５０℃、Ｃｈａｍｂｅｒ ｗａｌｌの温度：５０℃とした。図１６に示す本試験例の結果から明らかなように、１０7Ω以下の電気抵抗値を有する導電体に改質されたポリイミドを再び絶縁体へと改質することができた。また、プラズマ装置の電極のＧａｐの制御により、電気抵抗の回復の程度を制御することが可能であることも示された。
(Low-temperature argon plasma treatment process)
In the resistance region, in order to restore the resistance between the conductors of the
In the present invention, the temperature of the low-temperature argon plasma is effective in restoring the electrical resistance of the high-temperature argon plasma treatment layer 22 (to the extent that insulation between the conductors of the
As a specific example, FIG. 16 shows a test result obtained by modifying polyimide (PBO), which was a resistor, into an insulator using a plasma apparatus (low temperature argon plasma) having parallel plate electrodes. The plasma conditions were power: 200 W, pressure: 50 Pa, Ar flow rate: 100 sccm, Suscepter temperature: 50 ° C., Chamber wall temperature: 50 ° C. As is apparent from the results of this test example shown in FIG. 16, the polyimide modified to a conductor having an electric resistance value of 10 7 Ω or less could be modified again into an insulator. It was also shown that the degree of recovery of electrical resistance can be controlled by controlling the gap of the electrode of the plasma device.
抵抗領域以外では、高温アルゴンプラズマ処理されたＰＢＯに低温アルゴンプラズマ（Ｃｏｌｄ Ａｒ）処理（例えば５０Ｐａ、２００Ｗ、５０℃）を施すことにより、高温アルゴンプラズマ（Ｈｏｔ Ａｒ）処理で低下したＰＢＯの電気抵抗を、高温アルゴンプラズマ未処理のＰＢＯと同程度にまで回復させることができる。
低温アルゴンプラズマ処理によるＰＢＯの絶縁性回復の度合いはパワー及び温度によって変わってくるが、例えば５０Ｐａ、２００Ｗ、５０℃の平行平板式のＲＩＥモードプラスマ条件の場合、２０秒以上であればＰＢＯの絶縁性を完全に回復させることができる。
この具体例として、６インチＳｉウエハ上に作製したレジスタアレイ（電極間隔は５６μｍで固定）に対して、ポリイミド（ＰＢＯ）にＨｏｔ Ａｒ処理を施した後にＣｏｌｄ Ａｒ処理を施し、電極間リーク電流変化を測定した。この試験例による各処理後の面内リーク電流分布（累積分布）を図１７に示す。測定器としてはＡｇｉｌｅｎｔ４１５５Ｃ及びＡｃｃｒｅｔｅｃｈ１９０Ａを用いた。図１７に示す本試験例の結果から明らかなように、Ｈｏｔ Ａｒ処理後の電極間リーク電流は１０-4Ａ〜１０-3Ａ前後となったのに対して、Ｃｏｌｄ Ａｒ処理後の電極間リーク電流は１０-9Ａ〜１０-8Ａ前後となった。
Outside of the resistance region, the PBO electrical resistance decreased by the high-temperature argon plasma (Hot Ar) treatment by applying a low-temperature argon plasma (Cold Ar) treatment (for example, 50 Pa, 200 W, 50 ° C.) to the PBO treated with the high-temperature argon plasma. Can be recovered to the same extent as PBO that has not been treated with high-temperature argon plasma.
The degree of PBO insulation recovery by low-temperature argon plasma treatment varies depending on power and temperature. For example, in the case of a parallel plate RIE mode plasma condition of 50 Pa, 200 W, 50 ° C., the insulation of PBO is 20 seconds or longer. Sex can be fully restored.
As a specific example of this, a resistor array fabricated on a 6-inch Si wafer (electrode spacing is fixed at 56 μm) is subjected to Hot Ar treatment on polyimide (PBO) and then Cold Ar treatment to change the leakage current between the electrodes. Was measured. FIG. 17 shows the in-plane leakage current distribution (cumulative distribution) after each treatment according to this test example. Agilent 4155C and Accutech 190A were used as measuring instruments. As is clear from the results of this test example shown in FIG. 17, the leakage current between the electrodes after Hot Ar treatment was about 10 −4 A to 10 −3 A, whereas between the electrodes after Cold Ar treatment. The leakage current was around 10 −9 A to 10 −8 A.
また、低温アルゴンプラズマ処理する際に抵抗領域にある高温アルゴンプラズマ処理層２２上にさらに遮光性のＰＢＯ層５を設けて保護することにより、抵抗領域には高温アルゴンプラズマ処理層２２が残存し、再配線層３０の導体間に組み込まれた抵抗４として機能させることができる。抵抗領域の導体間隙４ｃへの絶縁体５の形成は、ＰＢＯのコート／パターニング／現像の手順により行うことができる。
Further, when the low temperature argon plasma treatment is performed, the light shielding
（第２の絶縁膜形成工程）
再配線層３０の形成後、第１の絶縁膜２０及び再配線層３０を覆うとともに、バンプ５０のため再配線層３０を露出させた開口部４１，４２を有するように第２の絶縁膜４０を形成する。第２の絶縁膜４０の形成方法は特に限定されないが、ＰＢＯをコート／パターニング／現像し、次いでキャパシター２への影響を抑制するため低温、短時間（３００℃、３０分以下）で硬化させる方法が好ましい。
(Second insulating film forming step)
After the
（バンプ形成工程）
スカムを除去した後、第２の絶縁膜４０の開口部４１，４２に半田バンプ５０を置き、リフローして半田バンプ５０を再配線層３０に固着させる。フラックスを洗浄したのち、検査を行う。
以上の工程により、図１に示す半導体パッケージ１を製造することができる。
(Bump formation process)
After removing the scum, the solder bumps 50 are placed in the
Through the above steps, the
本形態例の半導体パッケージ１の製造方法によれば、キャパシター２、インダクター３、及び抵抗４を半導体基板１０上の配線に組み込んで高密度実装を容易に実現することが可能になる。キャパシターをＷＬＰ側で保管するので、Ｍｉｘｅｄ Ｓｉｇｎａｌやアナログデバイス等において、キャパシターの占有面積によって高密度実装が阻害されることを防ぎ、需要家（ＩＤＭ）側の設計自由度を向上できる利点がある。
According to the manufacturing method of the
層間絶縁膜２０を高温アルゴンプラズマ処理して電気抵抗を低下させる方法によれば、絶縁膜の材料として用いたＰＢＯを制御可能な抵抗体に変化させることが可能になる。さらに、高温アルゴンプラズマ処理した層間絶縁膜２０に対して低温アルゴンプラズマ処理を施して、抵抗領域以外の高温アルゴンプラズマ処理層２２の絶縁性を回復させる方法によれば、高温アルゴンプラズマ処理の際に抵抗領域以外の部分を保護する手段を省略することができるので、作業性に優れる。
According to the method of reducing the electrical resistance by treating the
（キャパシターの作製）
パッシベーション成膜後のＳｉウエハの電極パッド上に、Ｃｒをスパッタして厚さ４０ｎｍの下部電極を形成したのち、テトラエトキシシラン（ＴＥＯＳ）を原料としてプラズマＣＶＤ（温度：１５０℃、パワー：１５０Ｗ、圧力：３５Ｐａ、Ｇａｓ（ＴＥＯＳ／Ｏ２＝８／４００ｓｃｃｍ）により厚さＥＯＴ６０ｎｍのＳｉＯ２層を形成し、さらにスパッタにより厚さ１００ｎｍのＴｉＮの上部電極を形成した。
パッシベーションをエッチングストッパーとして所望の寸法にドライエッチングすることにより、キャパシターを作製した。このとき得られたキャパシターの特性を表１の左列に示す。なお表１の右列には、ＳｉＯ２層の厚さをＥＯＴ（Ｅｌｅｃｔｒｉｃａｌ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）３０ｎｍとした以外は同様にして作製したキャパシターの特性を併記した。図１８には、これら実施例に係るキャパシター（ＥＯＴ６０ｎｍ及び３０ｎｍ）のＩ−Ｖ特性曲線を示す。図１８に示す結果から明らかなように、半導体基板の配線上に良好な特性を示すキャパシターを作製することができた。
(Manufacture of capacitors)
After forming a lower electrode having a thickness of 40 nm by sputtering Cr on the electrode pad of the Si wafer after the passivation film formation, plasma CVD (temperature: 150 ° C., power: 150 W, tetraethoxysilane (TEOS) as a raw material) A SiO 2 layer having a thickness of EOT 60 nm was formed by pressure: 35 Pa, Gas (TEOS / O 2 = 8/400 sccm), and an upper electrode of TiN having a thickness of 100 nm was formed by sputtering.
A capacitor was fabricated by dry etching to a desired dimension using passivation as an etching stopper. The characteristics of the capacitors obtained at this time are shown in the left column of Table 1. In the right column of Table 1, the characteristics of capacitors fabricated in the same manner except that the thickness of the SiO 2 layer was set to 30 nm (EOT (Electrical Oxide Thickness)) are also shown. FIG. 18 shows IV characteristic curves of capacitors (EOT 60 nm and 30 nm) according to these examples. As is clear from the results shown in FIG. 18, a capacitor exhibiting good characteristics on the wiring of the semiconductor substrate could be produced.
（抵抗の作製）
層間絶縁膜の材料としてＰＢＯ（住友ベークライト社製ＣＲＣ−８６５２）を用い、コート後、キャパシターの上部電極を覆うと同時に平坦化した。この層間絶縁膜に対し、０．１７Ｐａ、２５０Ｗ、約２８０℃の条件にて高温アルゴンプラズマ処理を施したのち、Ｃｒシード層とＣｕシード層を順にスパッタ形成し、電解銅メッキ後にＣｕメッキ層をマスクとして余分なシード層をエッチング除去した。
(Production of resistors)
PBO (CRC-8652 manufactured by Sumitomo Bakelite Co., Ltd.) was used as a material for the interlayer insulating film, and after coating, the upper electrode of the capacitor was covered and planarized. This interlayer insulating film is subjected to high-temperature argon plasma treatment under the conditions of 0.17 Pa, 250 W, and about 280 ° C., and then a Cr seed layer and a Cu seed layer are sequentially formed by sputtering. The excess seed layer as a mask was removed by etching.
次に、抵抗領域以外の再配線間の絶縁性を回復するため、抵抗領域だけＰＢＯをコートしたのち、高温アルゴンプラズマ処理後の配線間抵抗が１０７Ω程度の箇所について、５０Ｐａ、２００Ｗ、５０℃の条件にて低温アルゴンプラズマ処理を施した。低温アルゴンプラズマ処理を２０秒以上施したところ、ＰＢＯの絶縁性を１０１１Ω以上に回復させることができた。 Then, to recover the insulation between the rewiring other than resistance area, after only the resistance region coated with PBO, the high-temperature argon plasma treatment portion of the wiring resistance between about 10 7 Omega after, 50 Pa, 200 W, 50 A low-temperature argon plasma treatment was performed under the condition of ° C. When the low-temperature argon plasma treatment was applied for 20 seconds or longer, the insulating property of PBO could be recovered to 10 11 Ω or higher.
本発明は、インダクター、キャパシター及び抵抗を組み込んだ半導体パッケージの製造に利用することができる。
なお、本発明による受動部品の形成手法は半導体基板以外にも応用することが可能であり、例えばＦＰＣ上にも同様の回路を組み入れることが可能である。
The present invention can be used to manufacture a semiconductor package incorporating an inductor, a capacitor, and a resistor.
Note that the passive component forming method according to the present invention can be applied to other than a semiconductor substrate, and for example, a similar circuit can be incorporated on an FPC.
１…半導体パッケージ、２…キャパシター、２ａ…下部電極、２ｂ…誘電体層、２ｃ…上部電極、３…スパイラルコイル（インダクター）、４…抵抗、４ｃ…間隙、５…絶縁体、１０…半導体基板、１１ａ…第１の電極パッド、１１ｂ，１１ｃ…第２の電極パッド、１２…パッシベーション膜、２０…第１の絶縁膜（層間絶縁膜）、２１ａ，２１ｂ，２１ｃ…開口部、２２…高温アルゴンプラズマ処理層、３０…再配線層、３１…密着層（シード層）、３２…シード層、３３…メッキ層、４０…第２の絶縁膜（オーバーコート膜）、４１，４２…開口部、５０…バンプ。
DESCRIPTION OF
Claims (4)
前記再配線層はインダクター領域及び抵抗領域を有するとともに、前記電極パッド上には下部電極／誘電体層／上部電極の３層構造からなるキャパシターが形成され、該キャパシターは前記第１の絶縁膜に形成された開口部を通じて前記再配線層と電気的に接続されていることを特徴とする半導体パッケージ。 A semiconductor substrate having an electrode pad and a passivation film formed on one main surface, a first insulating film provided so as to cover the semiconductor substrate, and a rewiring layer provided on the first insulating film And a second insulating film provided so as to cover the first insulating film and the rewiring layer,
The redistribution layer has an inductor region and a resistance region, and a capacitor having a three-layer structure of a lower electrode / dielectric layer / upper electrode is formed on the electrode pad, and the capacitor is formed on the first insulating film. A semiconductor package, wherein the semiconductor package is electrically connected to the rewiring layer through the formed opening.
一主面に電極パッド及びパッシベーション膜が形成されている半導体基板の電極パッド上に下部電極／誘電体層／上部電極の３層構造からなるキャパシターを形成するキャパシター形成工程と、
前記キャパシター上に開口部を有するように第１の絶縁膜を形成する第１の絶縁膜形成工程と、
インダクター領域及び抵抗領域を有するとともに前記第１の絶縁膜に形成された開口部を通じて前記キャパシターと電気的に接続された再配線層を第１の絶縁膜上に形成する再配線層形成工程と、
前記第１の絶縁膜及び再配線層を覆うように第２の絶縁膜を形成する第２の絶縁膜形成工程とを有することを特徴とする半導体パッケージの製造方法。 A semiconductor substrate having an electrode pad and a passivation film formed on one main surface, a first insulating film provided so as to cover the semiconductor substrate, and a rewiring layer provided on the first insulating film And a method of manufacturing a semiconductor package having at least a second insulating film provided so as to cover the first insulating film and the rewiring layer,
A capacitor forming step of forming a capacitor having a three-layer structure of a lower electrode / dielectric layer / upper electrode on an electrode pad of a semiconductor substrate having an electrode pad and a passivation film formed on one main surface;
A first insulating film forming step of forming a first insulating film so as to have an opening on the capacitor;
A rewiring layer forming step of forming on the first insulating film a rewiring layer having an inductor region and a resistance region and electrically connected to the capacitor through an opening formed in the first insulating film;
And a second insulating film forming step of forming a second insulating film so as to cover the first insulating film and the rewiring layer.
前記第１の絶縁膜形成工程と再配線層形成工程との間において、第１の絶縁膜に表面から高温アルゴンプラズマ処理を施して該表面の絶縁性を低下させる工程を有するとともに、
前記再配線層形成工程においては、抵抗領域に導体間隙を有する再配線層を形成し、導体間隙に絶縁膜を構成する絶縁体を埋め込んだ後に、第１の絶縁膜に表面から低温アルゴンプラズマ処理を施して、抵抗領域以外の高温アルゴンプラズマ処理層の絶縁性を回復させる工程を有することを特徴とする請求項３に記載の半導体パッケージの製造方法。 Using polybenzoxazole as the material of the insulating film,
Between the first insulating film forming step and the rewiring layer forming step, the first insulating film is subjected to a high-temperature argon plasma treatment from the surface to reduce the insulating property of the surface,
In the rewiring layer forming step, a rewiring layer having a conductor gap is formed in the resistance region, an insulator constituting an insulating film is embedded in the conductor gap, and then the first insulating film is subjected to low-temperature argon plasma treatment from the surface. The method for manufacturing a semiconductor package according to claim 3, further comprising: a step of recovering insulation of the high-temperature argon plasma treatment layer other than the resistance region.
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