JP2007221022A

JP2007221022A - Thin film transistor, method for manufacturing same, and tft array substrate

Info

Publication number: JP2007221022A
Application number: JP2006041925A
Authority: JP
Inventors: Hideo Yabiku; 英夫屋比久; Takuji Oda; 拓嗣小田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2006-02-20
Filing date: 2006-02-20
Publication date: 2007-08-30

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for manufacturing a thin film transistor with a stable characteristic by suppressing the dispersion of etching amount of a lower layer semiconductor film in dry-etching a metallic film to form source-drain electrodes without increasing the number of manufacturing processes. <P>SOLUTION: A gate electrode 22 is formed on a substrate 21 and the semiconductor film 4 is formed on the gate electrode 22 via a gate insulating film 3. The source electrode 24 and the drain electrode 25 are connected onto the main surface of the semiconductor film 4 via ohmic contact films 5 arranged to hold a channel region 28. Etching stopper layers 26 are formed on the ohmic contact films 5, so as to be partially exposed and to hold the channel region 28. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、電気光学表示装置に用いられる薄膜トランジスタ、ＴＦＴアレイ基板、及び薄膜トランジスタの製造方法に関する。 The present invention relates to a thin film transistor used in an electro-optic display device, a TFT array substrate, and a method for manufacturing the thin film transistor.

電気光学素子として液晶や有機ＥＬを用いた電気光学表示装置には、基板上に薄膜トランジスタ（ＴＦＴ）等のスイッチング素子をアレイ状に設けて各表示画素に独立した映像信号を印加するアクティブマトリックス型のＴＦＴアレイ基板が広く用いられている。 An electro-optic display device using liquid crystal or organic EL as an electro-optic element is an active matrix type in which switching elements such as thin film transistors (TFTs) are provided in an array on a substrate and an independent video signal is applied to each display pixel. TFT array substrates are widely used.

このような電気光学表示装置の生産性を向上するためには、ＴＦＴアレイ基板の製造工程数を削減することが必要である。例えば特許文献１には、写真製版工程数を削減する製造方法が開示され、その製造方法によれば、ＴＦＴアレイ基板を５回の写真製版工程で製造できる。 In order to improve the productivity of such an electro-optic display device, it is necessary to reduce the number of manufacturing steps of the TFT array substrate. For example, Patent Document 1 discloses a manufacturing method that reduces the number of photoengraving steps, and according to the manufacturing method, a TFT array substrate can be manufactured in five photoengraving steps.

具体的には、ＴＦＴのソース・ドレイン電極と、チャネル領域を形成するための製造工程において、Ｔｉ等の金属膜を成膜した後に、写真製版工程を用いてフォトレジストをパターニングしている（特許文献１の図５８，５９参照）。 Specifically, in a manufacturing process for forming a source / drain electrode of a TFT and a channel region, a metal film such as Ti is formed, and then a photoresist is patterned using a photoengraving process (patent) (Refer to FIGS. 58 and 59 of Document 1).

そして、このフォトレジストをマスクに用いて、弗酸＋硝酸系の組成の薬液を用いたウェットエッチングにより、Ｔｉ膜とオーミックコンタクト（ｎ⁺型ａ−Ｓｉ）膜をエッチングして、ソース・ドレイン電極とチャネル領域を形成している。 Then, using this photoresist as a mask, the Ti film and the ohmic contact (n ⁺ -type a-Si) film are etched by wet etching using a chemical solution having a hydrofluoric acid + nitric acid composition to form source / drain electrodes. And forming a channel region.

しかしながら、特許文献１には、ソース・ドレイン電極及びチャネル領域の形成時における、チャネル領域のａ−Ｓｉ膜（半導体膜）の削れ量を制御する方法は開示されていない。 However, Patent Document 1 does not disclose a method for controlling the amount of abrasion of the a-Si film (semiconductor film) in the channel region when the source / drain electrodes and the channel region are formed.

このことは、画素の開口率向上に伴うソース・ドレイン電極の微細化のため、ソース・ドレイン電極の加工にドライエッチングを用いる際に特に問題となってくる。 This is a particular problem when dry etching is used for processing of the source / drain electrodes due to miniaturization of the source / drain electrodes accompanying the improvement of the aperture ratio of the pixel.

例えば、ソース・ドレイン電極として膜厚３００ｎｍのＡｌ合金膜、オーミックコンタクト膜として膜厚５０ｎｍのｎ⁺型ａ−Ｓｉ膜、半導体膜として膜厚１５０ｎｍのａ−Ｓｉ膜を用いるものとする。 For example, an Al alloy film with a thickness of 300 nm is used as the source / drain electrode, an n ⁺ -type a-Si film with a thickness of 50 nm is used as the ohmic contact film, and an a-Si film with a thickness of 150 nm is used as the semiconductor film.

通常のエッチングプロセスでは、被エッチング膜がひととおり除去された後にエッチング残渣を防ぐ目的で、さらにエッチング時間を延長するオーバーエッチングが行われる。 In a normal etching process, overetching for further extending the etching time is performed for the purpose of preventing etching residues after the film to be etched is removed.

そして、塩素系ガスを用いてＡｌ合金膜のドライエッチングを行う場合、Ａｌ合金膜と下地のオーミックコンタクト膜のエッチレートはほぼ同程度である。そのため、Ａｌ合金膜のエッチングが完了しオーミックコンタクト膜が露出しても、オーミックコンタクト膜のエッチングは停止せずにそのままの速度で進行する。 When dry etching of the Al alloy film is performed using a chlorine-based gas, the etching rates of the Al alloy film and the underlying ohmic contact film are approximately the same. Therefore, even if the etching of the Al alloy film is completed and the ohmic contact film is exposed, the etching of the ohmic contact film does not stop and proceeds at the same speed.

従って、Ａｌ合金膜のエッチングが終了した時点で、エッチングレートの基板面内均一性に対応して、オーミックコンタクト膜の削れ量ばらつきが発生する。 Therefore, at the time when the etching of the Al alloy film is completed, a variation in the amount of abrasion of the ohmic contact film occurs corresponding to the uniformity of the etching rate within the substrate surface.

引き続き、弗素系ガスを用いたドライエッチングで、残りのオーミックコンタクト膜及び、オーミックコンタクト膜／半導体膜の界面層を除去するためのバックチャネルエッチを行う。 Subsequently, back channel etching for removing the remaining ohmic contact film and the interface layer of the ohmic contact film / semiconductor film is performed by dry etching using a fluorine-based gas.

すると、その際のばらつきが前記のＡｌ合金膜エッチング時のばらつきに加算され、最終的な半導体膜の削れ量のばらつきが決定される。 Then, the variation at that time is added to the variation during the etching of the Al alloy film, and the final variation in the amount of chipping of the semiconductor film is determined.

バックチャネルエッチ時の半導体膜の削り量の狙い値を４０ｎｍとし、また、Ａｌ合金膜のエッチング、及びバックチャネルエッチの基板面内のエッチレート均一性を±１０％とすると、±３９ｎｍ程度の半導体膜の膜厚ばらつきが一連のエッチング工程によって新たに発生する。 When the target value of the semiconductor film shaving amount during back channel etching is 40 nm, and the etching rate uniformity within the substrate surface of the etching of the Al alloy film and the back channel etching is ± 10%, the semiconductor is about ± 39 nm. The film thickness variation is newly generated by a series of etching processes.

このばらつきは、ＴＦＴアレイ基板上に形成されたＴＦＴ間のオンオフ特性のばらつきとなり、このようなＴＦＴアレイ基板を電気光学表示装置に用いると、表示ムラなどの問題を生じる。 This variation becomes a variation in on / off characteristics between TFTs formed on the TFT array substrate. When such a TFT array substrate is used in an electro-optic display device, problems such as display unevenness occur.

そこで、特許文献２には、半導体膜上にエッチストッパー層を設けたＴＦＴの製造方法が開示されている。 Therefore, Patent Document 2 discloses a method for manufacturing a TFT in which an etch stopper layer is provided on a semiconductor film.

特許文献２に記載の製造方法によれば、半導体層上にエッチストッパー層を設けているので、ソース・ドレイン電極及びチャネル領域の形成のためのエッチング時には、エッチストッパー層によってチャネル領域の半導体膜は保護される。 According to the manufacturing method described in Patent Document 2, since the etch stopper layer is provided on the semiconductor layer, the semiconductor film in the channel region is formed by the etch stopper layer at the time of etching for forming the source / drain electrodes and the channel region. Protected.

また、チャネル領域において半導体膜と接するのはエッチストッパー層であるので界面層を除去するバックチャネルエッチの必要がない。 In addition, since the etch stopper layer is in contact with the semiconductor film in the channel region, there is no need for back channel etching to remove the interface layer.

従って、半導体膜の膜厚ばらつきは一連のエッチング工程によって新たに発生しない。 Therefore, the film thickness variation of the semiconductor film does not newly occur by a series of etching processes.

しかしながら、エッチストッパー層を形成するには、コストの高い写真製版工程を追加する必要がある。 However, in order to form an etch stopper layer, it is necessary to add an expensive photoengraving process.

そのため、電気光学表示装置の生産性が低下するという問題を生じる。 Therefore, there arises a problem that the productivity of the electro-optical display device is lowered.

一方、特許文献３に記載の発明では、ゲート電極及びゲート配線を形成した基板上に第１絶縁膜、半導体膜、オーミックコンタクト膜、及び第２絶縁膜を連続して成膜している。そして、ゲート電極及びゲート配線をマスクに用いた背面露光により、第２絶縁膜上にレジストパターンを形成している。そして、このレジストパターンをマスクに用いることで、ゲート電極及びゲート配線と同様のパターンで第２絶縁膜をパターニングしてエッチング速度調整層を形成している。 On the other hand, in the invention described in Patent Document 3, the first insulating film, the semiconductor film, the ohmic contact film, and the second insulating film are continuously formed on the substrate on which the gate electrode and the gate wiring are formed. Then, a resist pattern is formed on the second insulating film by back exposure using the gate electrode and the gate wiring as a mask. Then, by using this resist pattern as a mask, the etching rate adjusting layer is formed by patterning the second insulating film with the same pattern as the gate electrode and the gate wiring.

その後、基板上に第２金属膜を成膜し、写真製版工程を用いてソース・ドレイン電極パターンにフォトレジストをパターニングした後に、このフォトレジストをマスクに用いて、第２金属膜、エッチング速度調整層、オーミックコンタクト膜、半導体膜を単一のドライエッチング工程で除去している。 Then, after forming a second metal film on the substrate and patterning a photoresist on the source / drain electrode pattern using a photoengraving process, the second metal film and etching rate adjustment are performed using this photoresist as a mask. The layer, ohmic contact film, and semiconductor film are removed by a single dry etching process.

このとき、チャネル領域では、ゲート電極及びゲート配線に対応するパターンで第２絶縁膜からなるエッチング速度調整層が形成されているので、第２金属膜、エッチング速度調整層、オーミックコンタクト膜の順に除去される。 At this time, in the channel region, since the etching rate adjustment layer made of the second insulating film is formed in a pattern corresponding to the gate electrode and the gate wiring, the second metal film, the etching rate adjustment layer, and the ohmic contact film are removed in this order. Is done.

一方、エッチング速度調整層が残されていない領域では、第２金属膜、オーミックコンタクト膜、半導体膜の順に除去される。 On the other hand, in the region where the etching rate adjusting layer is not left, the second metal film, the ohmic contact film, and the semiconductor film are removed in this order.

ここで、エッチング速度調整層の膜厚は、半導体膜のエッチング時間とほぼ等しくなるように調整されている。 Here, the film thickness of the etching rate adjusting layer is adjusted to be substantially equal to the etching time of the semiconductor film.

そのため、エッチング速度調整層がない領域で半導体膜を完全に除去した時に、チャネル領域では半導体膜を残すことができ、単一のドライエッチング工程でＴＦＴを形成できる。 Therefore, when the semiconductor film is completely removed in a region where there is no etching rate adjusting layer, the semiconductor film can be left in the channel region, and a TFT can be formed by a single dry etching process.

この製造方法では、エッチング速度調整層のパターニングに写真製版工程が一工程追加されるものの、第２金属膜と半導体膜のパターニングを同一写真製版工程で行うため、特許文献１の製造方法と同じ写真製版工程数でＴＦＴ素子を形成できる。 In this manufacturing method, although one photolithography process is added to the patterning of the etching rate adjusting layer, since the second metal film and the semiconductor film are patterned in the same photolithography process, the same photograph as the manufacturing method of Patent Document 1 is used. A TFT element can be formed by the number of plate making steps.

特開平０８−５０３０８号公報（段落［００８３］〜［００８９］、図５４〜６３参照）Japanese Patent Laid-Open No. 08-50308 (see paragraphs [0083] to [0089], FIGS. 54 to 63) 特開平０７−２０４９０号公報Japanese Patent Application Laid-Open No. 07-20490 特開平１０−４１５２１号公報Japanese Patent Laid-Open No. 10-41521

しかしながら、エッチング速度調整層を用いる製造方法では、チャネル領域の半導体膜のエッチングを停止する層がない。そのため、一連の積層膜のエッチングが完了した時に、各種の膜をエッチングする際に発生した基板面内のばらつきが累積され、最終的にＴＦＴの特性に大きな影響を与える半導体膜の膜厚ばらつきが大きくなる。 However, in the manufacturing method using the etching rate adjusting layer, there is no layer that stops the etching of the semiconductor film in the channel region. For this reason, when the etching of a series of stacked films is completed, the variations in the substrate surface that occur when etching various films are accumulated, and the semiconductor film thickness variations that ultimately have a large effect on the TFT characteristics are accumulated. growing.

例えば、第２金属膜として、３００ｎｍの膜厚のＡｌ合金膜を用い、オーミックコンタクト膜として５０ｎｍのｎ⁺型ａ−Ｓｉ膜を用い、半導体膜として１５０ｎｍの膜厚のａ−Ｓｉ膜を用いる。 For example, an Al alloy film with a thickness of 300 nm is used as the second metal film, an n ⁺ type a-Si film with a thickness of 50 nm is used as the ohmic contact film, and an a-Si film with a thickness of 150 nm is used as the semiconductor film.

そして、第２絶縁膜は窒化シリコン膜とし、半導体膜とのエッチング時間を調整するために、第２絶縁膜の膜厚は１５０ｎｍとする。 The second insulating film is a silicon nitride film, and the thickness of the second insulating film is 150 nm in order to adjust the etching time with the semiconductor film.

また、オーミックコンタクト膜／半導体膜の界面層を除去するためのバックチャネルエッチの削り量狙い値を４０ｎｍとする。 Further, the target value of the back channel etch for removing the ohmic contact film / semiconductor film interface layer is set to 40 nm.

また、塩素系ドライエッチングでのＡｌ合金膜のエッチレートを３５０ｎｍ／ｍｉｎ±１０％、ＳｉＮ膜のエッチレートを１００ｎｍ／ｍｉｎ±１０％とする。そして、弗素系ドライエッチングでのＳｉＮ膜のエッチレートを２８０ｎｍ／ｍｉｎ±１０％、ｎ⁺型ａ−Ｓｉ膜のエッチレートを３３０ｎｍ／ｍｉｎ±１０％、ａ−Ｓｉ膜のエッチレートを３００ｎｍ／ｍｉｎ±１０％とする。 Further, the etching rate of the Al alloy film in chlorine dry etching is set to 350 nm / min ± 10%, and the etching rate of the SiN film is set to 100 nm / min ± 10%. Then, the etch rate of the SiN film in fluorine-based dry etching is 280 nm / min ± 10%, the etch rate of the n ⁺ -type a-Si film is 330 nm / min ± 10%, and the etch rate of the a-Si film is 300 nm / min. ± 10%.

この場合、Ａｌ合金膜が基板面内で完全に除去された（ジャストエッチ）時点でチャネル領域上のエッチング速度調整層の削れ量ばらつきは±８．９ｎｍとなる。 In this case, when the Al alloy film is completely removed within the substrate plane (just etch), the variation in the amount of etching of the etching rate adjusting layer on the channel region becomes ± 8.9 nm.

同様に、チャネル領域において、エッチング速度調整層がジャストエッチされた時点でオーミックコンタクト膜の削れ量のばらつきは±１７．７ｎｍとなり、オーミックコンタクト膜のジャストエッチ時点での半導体膜の削れ量のばらつきは±４．５ｎｍとなる。また、バックチャネルエッチで発生する半導体膜の削れ量のばらつきは±４ｎｍとなる。 Similarly, in the channel region, when the etching rate adjustment layer is just etched, the variation in the amount of abrasion of the ohmic contact film becomes ± 17.7 nm, and the variation in the amount of abrasion of the semiconductor film at the time of just etching the ohmic contact film is ± 4.5 nm. Further, the variation in the amount of semiconductor film scraping caused by back channel etching is ± 4 nm.

従って、全てのエッチングステップが完了した時点では、±３５ｎｍ程度の半導体膜の膜厚のばらつきが基板内で発生する。 Therefore, when all the etching steps are completed, the semiconductor film thickness variation of about ± 35 nm occurs in the substrate.

すなわち、特許文献３のエッチング速度調整層を用いる製造方法は、特許文献２のエッチストッパー層を用いる製造方法に比べて、製造工程数の増加を抑えることはできるが、半導体膜の膜厚のばらつきを抑える効果は十分ではない。 That is, the manufacturing method using the etching rate adjusting layer of Patent Document 3 can suppress an increase in the number of manufacturing steps as compared with the manufacturing method using the etch stopper layer of Patent Document 2, but the variation in the film thickness of the semiconductor film. The effect of suppressing is not sufficient.

また、背面露光により、ゲート電極及びゲート配線に対応するように第２絶縁膜をパターニングしてエッチング速度調整層を形成している。 Further, the second insulating film is patterned by back exposure so as to correspond to the gate electrode and the gate wiring, thereby forming an etching rate adjusting layer.

そして、エッチング速度調整層下の半導体膜は、最終的にエッチングされずに残される。エッチング速度調整層は、ゲート配線に対応するように形成されているため、ゲート配線上にゲート絶縁膜を介して半導体膜が残される。 Then, the semiconductor film under the etching rate adjusting layer is left without being finally etched. Since the etching rate adjusting layer is formed so as to correspond to the gate wiring, the semiconductor film is left on the gate wiring through the gate insulating film.

そのため、全ての画素に用いられるＴＦＴのチャネル領域が、ゲート配線に対応する位置に残された半導体膜により連結される。 For this reason, the channel regions of the TFTs used for all the pixels are connected by the semiconductor film left at the position corresponding to the gate wiring.

さらに、ソース・ドレイン電極のパターンを用いて半導体膜をエッチングしているので、ソース・ドレイン電極下に半導体膜が残される。 Further, since the semiconductor film is etched using the pattern of the source / drain electrodes, the semiconductor film is left under the source / drain electrodes.

そのため、全ての画素に用いられるＴＦＴのチャネル領域がソース電極下に残された半導体膜で連結される。 Therefore, the channel regions of the TFTs used for all the pixels are connected by the semiconductor film left under the source electrode.

その結果、各画素のＴＦＴ素子の動作が干渉しないように、回路の追加若しくは画素を切り離すための工程の追加が必要となる。 As a result, it is necessary to add a circuit or add a process for separating the pixels so that the operation of the TFT element of each pixel does not interfere.

本発明は、以上の問題点に鑑みて為されたものであり、薄膜トランジスタの微細化に伴ってソース・ドレイン電極をドライエッチングにより形成した場合であっても、半導体膜の膜厚ばらつきを抑えることができる薄膜トランジスタ及びその製造方法を提供する。 The present invention has been made in view of the above problems, and suppresses variations in the thickness of the semiconductor film even when the source / drain electrodes are formed by dry etching as the thin film transistor is miniaturized. Provided is a thin film transistor and a method for manufacturing the same.

請求項１に記載の薄膜トランジスタは、絶縁性基板上に選択的に形成されたゲート電極と、前記ゲート電極及び前記絶縁性基板上にゲート絶縁膜を介して形成された半導体膜と、前記半導体膜の主面上に、チャネル領域を挟んで対抗して配置された１対のオーミックコンタクト膜と、前記１対のオーミックコンタクト膜上に、前記１対のオーミックコンタクト膜の各一部が露出するように、かつ前記チャネル領域を挟んで対抗して配置された１対のエッチストッパー層と、前記１対のオーミックコンタクト膜及び前記１対のエッチストッパー層上に形成され、前記１対のオーミックコンタクト膜と前記各一部においてそれぞれ接合されたソース電極及びドレイン電極と、を備えることを特徴とする。 The thin film transistor according to claim 1, wherein a gate electrode selectively formed on an insulating substrate, a semiconductor film formed on the gate electrode and the insulating substrate via a gate insulating film, and the semiconductor film A pair of ohmic contact films disposed opposite to each other across the channel region, and a part of the pair of ohmic contact films is exposed on the pair of ohmic contact films. And a pair of etch stopper layers disposed opposite to each other across the channel region, the pair of ohmic contact films and the pair of etch stopper layers, and the pair of ohmic contact films And a source electrode and a drain electrode joined to each of the parts.

請求項１に記載の薄膜トランジスタによれば、オーミックコンタクト膜上にエッチストッパー層が形成されている。 According to the thin film transistor of the first aspect, the etch stopper layer is formed on the ohmic contact film.

そのため、半導体膜、オーミックコンタクト膜、及びエッチストッパー層となる絶縁膜を所定の形状にエッチングするためのマスクを用いて、絶縁膜を側面からエッチングすることでエッチストッパー層を形成できる。 Therefore, the etch stopper layer can be formed by etching the insulating film from the side surface using a mask for etching the semiconductor film, the ohmic contact film, and the insulating film to be the etch stopper layer into a predetermined shape.

その結果、エッチストッパー層を形成するための写真製版工程を省略でき、工程間搬送回数の低減による製造リードタイムの低減、工程数減少に伴う異物の付着確率の低下による歩留まり向上により製造コストの低減が可能になる。 As a result, the photoengraving process for forming the etch stopper layer can be omitted, and the manufacturing lead time can be reduced by reducing the number of inter-process conveyances, and the production cost can be reduced by improving the yield by reducing the probability of adhesion of foreign substances accompanying the reduction in the number of processes. Is possible.

さらに、ソース・ドレイン電極を形成するためのエッチング時には、エッチストッパー層によりチャネル領域の半導体膜は保護されるので、半導体膜がエッチングされることによって生じる膜厚のばらつきを抑制できる。 Further, during etching for forming the source / drain electrodes, the semiconductor film in the channel region is protected by the etch stopper layer, so that variations in film thickness caused by etching the semiconductor film can be suppressed.

以上から、請求項１に記載の薄膜トランジスタは、写真製版工程数の増加なく、チャネル領域における半導体膜の膜厚のばらつきを抑制できる。 From the above, the thin film transistor according to claim 1 can suppress variations in the thickness of the semiconductor film in the channel region without increasing the number of photolithography processes.

＜実施の形態１＞
＜Ａ．構成＞
図１は、本実施の形態１に係る薄膜トランジスタの構成を示す断面図である。 <Embodiment 1>
<A. Configuration>
FIG. 1 is a cross-sectional view showing the configuration of the thin film transistor according to the first embodiment.

ガラス基板などの透明絶縁性基板（以下、「絶縁性基板」又は単に「基板」と称する場合がある。）２１上に選択的にゲート電極２２が形成されている。ゲート電極２２を覆うようにゲート絶縁膜３が形成されている。そして、半導体膜４がゲート絶縁膜３上のゲート電極２２及び絶縁性基板２１に対応する位置に形成されている。すなわち、半導体膜４は、ゲート電極２２及び絶縁性基板２１上にゲート絶縁膜３を介して形成されている。 A gate electrode 22 is selectively formed on a transparent insulating substrate (hereinafter sometimes referred to as “insulating substrate” or simply “substrate”) 21 such as a glass substrate. A gate insulating film 3 is formed so as to cover the gate electrode 22. The semiconductor film 4 is formed at a position corresponding to the gate electrode 22 and the insulating substrate 21 on the gate insulating film 3. That is, the semiconductor film 4 is formed on the gate electrode 22 and the insulating substrate 21 via the gate insulating film 3.

そして、半導体膜４の主面上に、チャネル領域２８を挟んで対抗して１対のオーミックコンタクト膜５が配置されている。 A pair of ohmic contact films 5 are disposed on the main surface of the semiconductor film 4 so as to face each other with the channel region 28 interposed therebetween.

そして、１対のエッチストッパー層２６が、１対のオーミックコンタクト膜５上に、１対のオーミックコンタクト膜５の各一部が露出するように、かつチャネル領域２８を挟んで対抗して配置されている。 A pair of etch stopper layers 26 are disposed on the pair of ohmic contact films 5 so as to expose each part of the pair of ohmic contact films 5 and sandwich the channel region 28 therebetween. ing.

そして、ソース電極２４及びドレイン電極２５が、１対のオーミックコンタクト膜５及び１対のエッチストッパー層２６上に形成されている。ソース電極２４及びドレイン電極２５は、１対のオーミックコンタクト膜５と前記各一部においてそれぞれ接合されている。 A source electrode 24 and a drain electrode 25 are formed on the pair of ohmic contact films 5 and the pair of etch stopper layers 26. The source electrode 24 and the drain electrode 25 are joined to the pair of ohmic contact films 5 at the respective portions.

ここで、半導体膜４及びオーミックコンタクト膜５により薄膜トランジスタ部２３を形成している。 Here, the thin film transistor portion 23 is formed by the semiconductor film 4 and the ohmic contact film 5.

また、エッチストッパー層２６の材料は、ゲート絶縁膜３、半導体膜４、及びオーミックコンタクト膜５に対して、高い選択比で等方的にエッチング可能な材料である。 The material of the etch stopper layer 26 is a material that is isotropically etched with a high selectivity with respect to the gate insulating film 3, the semiconductor film 4, and the ohmic contact film 5.

そして、エッチストッパー層２６の材料は、ソース電極２４及びドレイン電極２５の材料に比べてエッチング耐性を有し、かつ、オーミックコンタクト膜５に対し高い選択比でエッチング可能な材料である。 The material of the etch stopper layer 26 is a material that has etching resistance compared to the material of the source electrode 24 and the drain electrode 25 and can be etched with a high selectivity with respect to the ohmic contact film 5.

本実施の形態１では、エッチストッパー層２６の材料として酸化シリコンを用いている。 In the first embodiment, silicon oxide is used as the material of the etch stopper layer 26.

また、エッチストッパー層２６は絶縁膜であるが、オーミックコンタクト膜５の一部が露出するように形成されているので、ソース電極２４及びドレイン電極２５は、オーミックコンタクト膜５を介して半導体膜４に電気的に接続できる。 The etch stopper layer 26 is an insulating film, but is formed so that a part of the ohmic contact film 5 is exposed. Therefore, the source electrode 24 and the drain electrode 25 are connected to the semiconductor film 4 via the ohmic contact film 5. Can be electrically connected.

次に、図２を参照して、本実施の形態１に係るＴＦＴアレイ基板の画素部の構成について説明する。 Next, the configuration of the pixel portion of the TFT array substrate according to the first embodiment will be described with reference to FIG.

図２は、本実施の形態１に係るＴＦＴアレイ基板の画素部の構成を示す上面図である。 FIG. 2 is a top view showing the configuration of the pixel portion of the TFT array substrate according to the first embodiment.

ここで、図２の破線で囲われた領域Ｂは薄膜トランジスタに対応し、図１はＡ−Ａ線断面図に対応する。 Here, a region B surrounded by a broken line in FIG. 2 corresponds to a thin film transistor, and FIG. 1 corresponds to a cross-sectional view taken along line AA.

図２に示すように、基板２１上にゲート配線３１が形成されている。ゲート配線３１はゲート電極２２（図１参照）に接続されている。 As shown in FIG. 2, a gate wiring 31 is formed on the substrate 21. The gate wiring 31 is connected to the gate electrode 22 (see FIG. 1).

そして、基板２１上には、補助容量電極３３がさらに形成されている。 An auxiliary capacitance electrode 33 is further formed on the substrate 21.

ゲート電極２２が形成された領域には、ゲート絶縁膜３を介して薄膜トランジスタ部２３が形成されている。薄膜トランジスタ部２３の上部には、チャネル領域２８を挟んでソース電極２４、及びドレイン電極２５が形成されている。 In the region where the gate electrode 22 is formed, a thin film transistor portion 23 is formed via the gate insulating film 3. A source electrode 24 and a drain electrode 25 are formed on the thin film transistor portion 23 with the channel region 28 interposed therebetween.

ソース電極２４はソース配線３２に接続され、ドレイン電極２５は画素コンタクト３４を介して、透明画素電極３５に接続されている。 The source electrode 24 is connected to the source wiring 32, and the drain electrode 25 is connected to the transparent pixel electrode 35 via the pixel contact 34.

そして、透明画素電極３５の外周に対応する位置には補助容量電極３３が形成されている。 An auxiliary capacitance electrode 33 is formed at a position corresponding to the outer periphery of the transparent pixel electrode 35.

＜Ｂ．製造方法＞
次に、本実施の形態１に係る薄膜トランジスタの製造方法を図３から図１９を参照して説明する。 <B. Manufacturing method>
Next, a method for manufacturing the thin film transistor according to the first embodiment will be described with reference to FIGS.

図３から図１４は、本実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。また、図１５から図１９は、本実施の形態１に係る薄膜トランジスタの製造工程を示す上面図である。 3 to 14 are cross-sectional views showing manufacturing steps of the thin film transistor according to the first embodiment. 15 to 19 are top views showing manufacturing steps of the thin film transistor according to the first embodiment.

ここで、図３から図１４は、図２のＡ−Ａ線断面図に対応し、図１５から図１９は、図２の領域Ｂに対応している。 Here, FIGS. 3 to 14 correspond to the cross-sectional view taken along the line AA in FIG. 2, and FIGS. 15 to 19 correspond to the region B in FIG.

まず、図３に示す工程では、ガラス基板などの透明絶縁性基板２１上に第１金属膜２を成膜する。 First, in the step shown in FIG. 3, the first metal film 2 is formed on the transparent insulating substrate 21 such as a glass substrate.

ここで、第１金属膜２は比抵抗値の低いＡｌ、Ｍｏやこれらを主成分とする合金を用いることが好ましい。本実施の形態１では、第１金属膜２としてＭｏ合金膜を用い、公知のＡｒガスを用いたスパッタリング法により２００ｎｍの厚さで成膜した。 Here, the first metal film 2 is preferably made of Al, Mo having a low specific resistance value, or an alloy containing these as a main component. In the first embodiment, a Mo alloy film is used as the first metal film 2 and is formed with a thickness of 200 nm by a sputtering method using a known Ar gas.

次に、図４に示す工程では、一回目の写真製版工程により、ゲート電極２２及びゲート配線３１を形成するためのレジストパターン１０を形成する。 Next, in the process shown in FIG. 4, the resist pattern 10 for forming the gate electrode 22 and the gate wiring 31 is formed by the first photolithography process.

次に、図５及び図１５に示す工程では、レジストパターン１０をマスクに用いてドライエッチングした後、レジストパターン１０を除去してゲート電極２２並びにゲート配線３１を基板２１上に選択的に形成する。 Next, in the steps shown in FIGS. 5 and 15, after the dry etching using the resist pattern 10 as a mask, the resist pattern 10 is removed and the gate electrode 22 and the gate wiring 31 are selectively formed on the substrate 21. .

ここで、第１金属膜２をエッチングするために、エッチングガスとして、公知の弗素系ガス（例えばＳＦ₆＋Ｏ₂混合ガス）を用いてドライエッチングを行った。 Here, in order to etch the first metal film 2, dry etching was performed using a known fluorine-based gas (for example, SF ₆ + O ₂ mixed gas) as an etching gas.

次に、図６に示す工程では、透明絶縁性基板２１上に選択的形成されたゲート電極２２を覆うようにゲート絶縁膜３、第１半導体膜４４、第２半導体膜４５、絶縁膜７を透明絶縁性基板２１上に順に積層する。 Next, in the process shown in FIG. 6, the gate insulating film 3, the first semiconductor film 44, the second semiconductor film 45, and the insulating film 7 are formed so as to cover the gate electrode 22 selectively formed on the transparent insulating substrate 21. The layers are sequentially laminated on the transparent insulating substrate 21.

本実施の形態１では、ゲート絶縁膜３として窒化シリコン膜を４００ｎｍ、第１半導体膜４４としてａ−Ｓｉ膜を１５０ｎｍの厚さで形成した。また、第２半導体膜４５としてリンを不純物として注入したｎ⁺型ａ−Ｓｉ膜を５０ｎｍ、絶縁膜７として酸化シリコン膜を５０ｎｍの厚さで形成した。それぞれの膜は、化学的気相成膜（ＣＶＤ）法により、同一装置内で連続して順次成膜した。 In the first embodiment, a silicon nitride film is formed with a thickness of 400 nm as the gate insulating film 3, and an a-Si film is formed with a thickness of 150 nm as the first semiconductor film 44. Further, an n ⁺ type a-Si film implanted with phosphorus as an impurity was formed as the second semiconductor film 45 with a thickness of 50 nm, and a silicon oxide film was formed as the insulating film 7 with a thickness of 50 nm. Each film was successively and sequentially formed in the same apparatus by chemical vapor deposition (CVD).

以上の工程により、ゲート電極２２を覆うように順に積層された、ゲート絶縁膜３、第１半導体膜４４、第２半導体膜４５、及び絶縁膜７を有する基板を準備する。 Through the above steps, a substrate having the gate insulating film 3, the first semiconductor film 44, the second semiconductor film 45, and the insulating film 7 sequentially stacked so as to cover the gate electrode 22 is prepared.

次に、図７に示す工程では、２回目の写真製版工程で、絶縁膜７上に、薄膜トランジスタの形成領域を覆うようにレジストパターン（レジスト）１１を形成する。 Next, in the process shown in FIG. 7, a resist pattern (resist) 11 is formed on the insulating film 7 so as to cover the formation region of the thin film transistor in the second photolithography process.

続いて、図８及び図１６に示す工程では、公知のＣＨＦ₃＋Ｏ₂混合ガスを用いたドライエッチングにより、絶縁膜７をエッチングする。そして、公知の弗素系ガス（例えばＳＦ₆＋ＨＣｌ混合ガス）を用いたドライエッチングで第２半導体膜４５、第１半導体膜４４を順次エッチングする。 Subsequently, in the steps shown in FIGS. 8 and 16, the insulating film 7 is etched by dry etching using a known CHF ₃ + O ₂ mixed gas. Then, the second semiconductor film 45 and the first semiconductor film 44 are sequentially etched by dry etching using a known fluorine-based gas (for example, SF ₆ + HCl mixed gas).

すなわち、レジストパターン１１をマスクに用いて、第１半導体膜４４、第２半導体膜４５及び絶縁膜７をエッチングする。そして、第１半導体膜４４をエッチングすることで、半導体膜４を形成し、第２半導体膜４５をエッチングすることでオーミックコンタクト膜５を形成する。すなわち、エッチング後の第１半導体膜４４及び第２半導体膜４５が、それぞれ半導体膜４及びオーミックコンタクト膜５に相当する。 That is, the first semiconductor film 44, the second semiconductor film 45, and the insulating film 7 are etched using the resist pattern 11 as a mask. Then, the semiconductor film 4 is formed by etching the first semiconductor film 44, and the ohmic contact film 5 is formed by etching the second semiconductor film 45. That is, the first semiconductor film 44 and the second semiconductor film 45 after etching correspond to the semiconductor film 4 and the ohmic contact film 5, respectively.

そして、半導体膜４及びオーミックコンタクト膜５により薄膜トランジスタ部２３を構成する。 The thin film transistor portion 23 is configured by the semiconductor film 4 and the ohmic contact film 5.

次に、図９に示す工程では、レジストパターン１１及びオーミックコンタクト膜５に挟まれた絶縁膜７の側面から、フッ酸溶液を用いたウェットエッチングにより、絶縁膜７を等方的にエッチングすることにより絶縁膜７の面積を縮小する。そうして、エッチストッパー層２６を形成する。 Next, in the step shown in FIG. 9, the insulating film 7 is isotropically etched from the side surface of the insulating film 7 sandwiched between the resist pattern 11 and the ohmic contact film 5 by wet etching using a hydrofluoric acid solution. Thus, the area of the insulating film 7 is reduced. Thus, the etch stopper layer 26 is formed.

ここで、絶縁膜７の面積を縮小することで、ソース電極コンタクト領域２７ａ及びドレイン電極コンタクト領域２７ｂのオーミックコンタクト膜５の表面が露出する。 Here, by reducing the area of the insulating film 7, the surface of the ohmic contact film 5 in the source electrode contact region 27a and the drain electrode contact region 27b is exposed.

続いて、図１０及び図１７に示す工程では、レジストパターン１１を除去する。 Subsequently, in the process shown in FIGS. 10 and 17, the resist pattern 11 is removed.

以上説明した工程により、フッ酸溶液による等方性エッチングを用いることで、写真製版工程を増やすことなくエッチストッパー層２６を形成できる。 By using the isotropic etching with a hydrofluoric acid solution by the process described above, the etch stopper layer 26 can be formed without increasing the photolithography process.

次に、図１１に示す工程では、エッチストッパー層２６を覆うように基板２１上に、金属膜である第２金属膜６を成膜する。本実施の形態１では、公知のＡｒガスを用いたスパッタリング法により、第２金属膜６としてＡｌ合金膜を３００ｎｍの厚さで成膜した。 Next, in the step shown in FIG. 11, the second metal film 6, which is a metal film, is formed on the substrate 21 so as to cover the etch stopper layer 26. In the first embodiment, an Al alloy film having a thickness of 300 nm is formed as the second metal film 6 by a sputtering method using a known Ar gas.

次に、図１２に示す工程では、３回目の写真製版工程により第２金属膜６上にレジストパターン１２を形成する。 Next, in the step shown in FIG. 12, a resist pattern 12 is formed on the second metal film 6 by the third photolithography process.

次に、図１３及び図１８に示す工程では、レジストパターン１２をマスクに用いて第２金属膜６をエッチングすることで、ソース配線３２、ソース電極２４、及びドレイン電極２５を形成する。 Next, in the process shown in FIGS. 13 and 18, the second metal film 6 is etched using the resist pattern 12 as a mask to form the source wiring 32, the source electrode 24, and the drain electrode 25.

ここで、誘導結合型（ＩＣＰ）のドライエッチング装置により、公知のＣｌ₂＋ＢＣｌ₃混合ガスを用いてエッチングを行った。 Here, etching was performed using a known Cl ₂ + BCl ₃ mixed gas by an inductively coupled (ICP) dry etching apparatus.

ここで、エッチストッパー層２６の材料は、ソース電極２４、ドレイン電極２５の材料に比べてエッチング耐性を有している。 Here, the material of the etch stopper layer 26 has etching resistance as compared with the material of the source electrode 24 and the drain electrode 25.

そのため、第２金属膜６のエッチング時にはエッチストッパー層２６は、殆ど削られず、第２金属膜６をエッチングした後のエッチストッパー層２６の削れ量は、基板面内のばらつきを考慮して１０±３ｎｍであった。 Therefore, the etch stopper layer 26 is hardly scraped when the second metal film 6 is etched, and the scraping amount of the etch stopper layer 26 after etching the second metal film 6 is 10 ± in consideration of the variation in the substrate surface. It was 3 nm.

続いて、図１４及び図１９に示す工程では、第２金属膜６をパターニングするのに用いたレジストパターン１２をそのままマスクに用いて、公知のＣＨＦ₃＋Ｏ₂混合ガスを用いたドライエッチングにより、チャネル領域２８のエッチストッパー層２６を除去する。 Subsequently, in the steps shown in FIGS. 14 and 19, the resist pattern 12 used for patterning the second metal film 6 is directly used as a mask, and dry etching using a known CHF ₃ + O ₂ mixed gas is performed. The etch stopper layer 26 in the channel region 28 is removed.

ここで、ＣＨＦ₃＋Ｏ₂混合ガスを用いた酸化シリコン膜のエッチングはＳｉに対して２０以上の高い選択比を有し、オーミックコンタクト膜５に対して高い選択比を有するのでオーミックコンタクト膜５を殆ど削らずにエッチストッパー層２６を除去できる。 Here, the etching of the silicon oxide film using the CHF ₃ + O ₂ mixed gas has a high selection ratio of 20 or more with respect to Si and a high selection ratio with respect to the ohmic contact film 5, so that the ohmic contact film 5 is formed. The etch stopper layer 26 can be removed with little shaving.

そのため、エッチストッパー層２６のエッチング完了時点における下地オーミックコンタクト膜５の削れ量のばらつきは、無視できる程度に抑えることができた。 Therefore, the variation in the amount of abrasion of the underlying ohmic contact film 5 when the etching of the etch stopper layer 26 is completed can be suppressed to a negligible level.

続いて、同一装置内において、ソース電極２４及びドレイン電極２５を形成するのに用いたレジストパターン１２を用いて、公知の弗素系ガス（例えばＳＦ₆＋ＨＣｌ混合ガス）を用いたドライエッチングでオーミックコンタクト膜５、及びオーミックコンタクト膜５と半導体膜４の界面層を除去するためにバックチャネルエッチを行う。 Subsequently, ohmic contact is performed by dry etching using a known fluorine-based gas (for example, SF ₆ + HCl mixed gas) using the resist pattern 12 used for forming the source electrode 24 and the drain electrode 25 in the same apparatus. Back channel etching is performed to remove the film 5 and the interface layer between the ohmic contact film 5 and the semiconductor film 4.

ここで、半導体膜４の削り量の狙い値は、４０ｎｍとした。最終的に半導体膜４の膜厚の基板面内におけるばらつきは±９ｎｍとなり、表示特性に影響を与えない程度に抑えることができた。 Here, the target value of the shaving amount of the semiconductor film 4 was 40 nm. Finally, the variation in the film thickness of the semiconductor film 4 in the substrate surface was ± 9 nm, which could be suppressed to the extent that the display characteristics were not affected.

次に、レジストパターン１２を除去することで、図１に示す薄膜トランジスタを得ることができる。 Next, the thin film transistor shown in FIG. 1 can be obtained by removing the resist pattern 12.

最後に、パッシベーション膜を成膜して４回目の写真製版工程で画素コンタクト３４を形成した後に、透明導電膜を成膜する。そして、５回目の写真製版工程で透明導電膜から透明画素電極３５を形成することで、図２に示す画素構造を有したＴＦＴアレイ基板を完成する。 Finally, after forming a passivation film and forming the pixel contact 34 in the fourth photolithography process, a transparent conductive film is formed. Then, by forming the transparent pixel electrode 35 from the transparent conductive film in the fifth photolithography process, the TFT array substrate having the pixel structure shown in FIG. 2 is completed.

＜Ｃ．効果＞
本実施の形態１に係る薄膜トランジスタの製造方法によれば、レジストパターン１１及びオーミックコンタクト膜５に挟まれた絶縁膜７の側面から等方的にエッチングすることにより、絶縁膜７の面積を縮小してエッチストッパー層２６を形成する工程を備えている。 <C. Effect>
According to the method for manufacturing the thin film transistor according to the first embodiment, the area of the insulating film 7 is reduced by isotropic etching from the side surface of the insulating film 7 sandwiched between the resist pattern 11 and the ohmic contact film 5. A step of forming an etch stopper layer 26.

その結果、写真製版工程を追加することなく、エッチストッパー層２６を形成できる。 As a result, the etch stopper layer 26 can be formed without adding a photolithography process.

さらに、ソース・ドレイン電極を形成するためのエッチング時には、エッチストッパー層２６によりチャネル領域２８の半導体膜４は保護されるので、半導体膜４がエッチングされることによって生じる膜厚のばらつきを抑制できる。 Further, during the etching for forming the source / drain electrodes, the semiconductor film 4 in the channel region 28 is protected by the etch stopper layer 26, so that variations in film thickness caused by etching the semiconductor film 4 can be suppressed.

本実施の形態１に係る薄膜トランジスタの製造方法によれば、オーミックコンタクト膜５に対して高い選択比を有するドライエッチングにより、チャネル領域２８のエッチストッパー層２６を除去している。そのため、エッチストッパー層２６の除去時にオーミックコンタクト膜５の膜厚のばらつきを抑制できる。 According to the method of manufacturing the thin film transistor according to the first embodiment, the etch stopper layer 26 in the channel region 28 is removed by dry etching having a high selectivity with respect to the ohmic contact film 5. Therefore, variation in the film thickness of the ohmic contact film 5 can be suppressed when the etch stopper layer 26 is removed.

そして、チャネル領域２８において、エッチストッパー層２６を除去後に、オーミックコンタクト膜５及び半導体膜４とオーミックコンタクト膜５との間の界面層を除去している。 In the channel region 28, after removing the etch stopper layer 26, the ohmic contact film 5 and the interface layer between the semiconductor film 4 and the ohmic contact film 5 are removed.

オーミックコンタクト膜５と界面層を除去するだけなので、エッチングする膜厚が薄くエッチング後に生じるばらつきを抑制できる。その結果、半導体膜４に生じるばらつきを抑制できる。 Since only the ohmic contact film 5 and the interface layer are removed, the film thickness to be etched is thin, and variations occurring after the etching can be suppressed. As a result, variations occurring in the semiconductor film 4 can be suppressed.

本実施の形態１に係る薄膜トランジスタによれば、エッチストッパー層２６がオーミックコンタクト膜５上に形成されているので前述した製造方法を適用することができる。 In the thin film transistor according to the first embodiment, since the etch stopper layer 26 is formed on the ohmic contact film 5, the manufacturing method described above can be applied.

その結果、写真製版工程数の増加なく、チャネル領域２８における半導体膜４の膜厚のばらつきを抑制できる。 As a result, variation in the film thickness of the semiconductor film 4 in the channel region 28 can be suppressed without increasing the number of photolithography processes.

本実施の形態１に係る薄膜トランジスタは、エッチストッパー層２６の材料として、ゲート絶縁膜３、半導体膜４、及びオーミックコンタクト膜５に対し、高い選択比で等方的にエッチング可能な材料が用いられている。 In the thin film transistor according to the first embodiment, a material that is isotropically etched with a high selectivity with respect to the gate insulating film 3, the semiconductor film 4, and the ohmic contact film 5 is used as the material of the etch stopper layer 26. ing.

そのため、半導体膜４、オーミックコンタクト膜５、及び絶縁膜７をエッチングするためのレジストパターン１１を用いて絶縁膜７の面積を縮小してエッチストッパー層２６を形成できる。 Therefore, the etch stopper layer 26 can be formed by reducing the area of the insulating film 7 using the resist pattern 11 for etching the semiconductor film 4, the ohmic contact film 5, and the insulating film 7.

その結果、写真製版工程を追加することなく、絶縁膜７からエッチストッパー層２６を形成できる。 As a result, the etch stopper layer 26 can be formed from the insulating film 7 without adding a photolithography process.

本実施の形態１に係る薄膜トランジスタは、エッチストッパー層２６の材料として、ソース電極２４及びドレイン電極２５の材料に比べてエッチング耐性を有する材料を用いている。 In the thin film transistor according to the first embodiment, as the material of the etch stopper layer 26, a material having etching resistance as compared with the material of the source electrode 24 and the drain electrode 25 is used.

そのため、ソース電極２４及びドレイン電極２５のドライエッチングをエッチストッパー層２６上で止めることができる。 Therefore, dry etching of the source electrode 24 and the drain electrode 25 can be stopped on the etch stopper layer 26.

さらに、エッチストッパー層２６の材料は、オーミックコンタクト膜５に対し高い選択比でエッチング可能な材料を用いている。 Further, the etch stopper layer 26 is made of a material that can be etched with a high selectivity with respect to the ohmic contact film 5.

そのため、エッチストッパー層２６をエッチングにより除去しても、オーミックコンタクト膜５は殆ど削られず、オーミックコンタクト膜５の膜厚のばらつきを抑制できる。 Therefore, even if the etch stopper layer 26 is removed by etching, the ohmic contact film 5 is hardly scraped off, and variations in the thickness of the ohmic contact film 5 can be suppressed.

その結果、オーミックコンタクト膜５の除去後に半導体膜４上に生じる膜厚のばらつきを抑制できる。 As a result, film thickness variations that occur on the semiconductor film 4 after the removal of the ohmic contact film 5 can be suppressed.

本実施の形態１に係るＴＦＴアレイ基板は、ゲート電極２２に接続されたゲート配線３１、を備えている。そして、半導体膜４は、ゲート配線３１を形成するレジストパターンとは別のレジストパターン１１を用いて形成されるため、ゲート配線３１上には形成されていない。 The TFT array substrate according to the first embodiment includes a gate wiring 31 connected to the gate electrode 22. The semiconductor film 4 is not formed on the gate wiring 31 because it is formed using the resist pattern 11 different from the resist pattern for forming the gate wiring 31.

そのため、ＴＦＴ間のチャネル領域２８が、ゲート配線３１上の半導体膜４で連結されることがなく、各画素のＴＦＴ素子の動作が干渉しないように、回路の追加若しくは画素を切り離すための工程の追加が必要ない。 Therefore, the channel region 28 between the TFTs is not connected by the semiconductor film 4 on the gate wiring 31, and a process for adding a circuit or separating a pixel is performed so that the operation of the TFT element of each pixel does not interfere. No need to add.

本実施の形態１に係るＴＦＴアレイ基板は、ソース電極２４に接合されたソース配線３２を備えている。そして、半導体膜４は、ソース配線３２を形成するためのレジストパターン１２とは別のレジストパターン１１を用いて形成されるため、少なくともソース配線３２下には、半導体膜４が形成されていない。 The TFT array substrate according to the first embodiment includes a source wiring 32 bonded to the source electrode 24. Since the semiconductor film 4 is formed using the resist pattern 11 different from the resist pattern 12 for forming the source wiring 32, the semiconductor film 4 is not formed at least under the source wiring 32.

そのため、ＴＦＴ間のチャネル領域２８が、ソース配線３２下の半導体膜４で連結されることがなく、各画素のＴＦＴ素子の動作が干渉しないように、回路の追加若しくは画素を切り離すための工程の追加が必要ない。 Therefore, the channel region 28 between TFTs is not connected by the semiconductor film 4 under the source wiring 32, and a process for adding a circuit or separating a pixel is performed so that the operation of the TFT element of each pixel does not interfere. No need to add.

＜実施の形態２＞
＜Ａ．構成＞
本実施の形態２に係る薄膜トランジスタの構成は、実施の形態１の図１，２に示した構成と同一であるため、詳細な説明は省略する。 <Embodiment 2>
<A. Configuration>
Since the configuration of the thin film transistor according to the second embodiment is the same as the configuration shown in FIGS. 1 and 2 of the first embodiment, detailed description thereof is omitted.

＜Ｂ．製造方法＞
次に、本実施の形態２に係る薄膜トランジスタの製造方法を図２０から図２３を参照して説明する。図２０から図２３は、本実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。ここで、図２０から図２３は、図２のＡ−Ａ線断面図に対応している。 <B. Manufacturing method>
Next, a method for manufacturing the thin film transistor according to the second embodiment will be described with reference to FIGS. 20 to 23 are cross-sectional views showing manufacturing steps of the thin film transistor according to the first embodiment. Here, FIGS. 20 to 23 correspond to the cross-sectional view taken along the line AA of FIG.

まず、実施の形態１において説明した製造工程に従って図６と同一の構成を得る。 First, the same configuration as that in FIG. 6 is obtained according to the manufacturing process described in the first embodiment.

次に、図２０に示す工程では、２回目の写真製版工程においてポジ型のフォトレジスト１４を塗布する。 Next, in the process shown in FIG. 20, a positive photoresist 14 is applied in the second photolithography process.

続いて、露光光４２の透過量が２０〜４０％になるような半透過領域４１ａと、露光光４２を完全に透過する透過領域４１ｂと、露光光４２を完全に遮光する遮光領域４１ｃを有するフォトマスク４１を準備する。 Subsequently, a semi-transmissive area 41a in which the transmission amount of the exposure light 42 is 20 to 40%, a transmissive area 41b that completely transmits the exposure light 42, and a light-shielding area 41c that completely blocks the exposure light 42 are provided. A photomask 41 is prepared.

そして、フォトマスク４１をマスクに用いて、露光光４２によってフォトレジスト１４の一括露光を行う。そうして、図２０に示すように、フォトレジスト１４に非露光部１４ａと露光部１４ｂが形成される。 Then, the photoresist 14 is collectively exposed by the exposure light 42 using the photomask 41 as a mask. Thus, as shown in FIG. 20, a non-exposed portion 14 a and an exposed portion 14 b are formed in the photoresist 14.

露光後に現像することで、図２１に示すレジストパターン１６を得ることができる。図２１に示すように、レジストパターン１６は、薄膜トランジスタ部２３の形成領域を覆うように形成されている。そして、レジストパターン１６は、エッチストッパー層２６が形成される領域に形成された厚い膜厚の第１部分１６ａと、それ以外の領域に形成された膜厚の薄い第２部分１６ｂを有している。 By developing after exposure, a resist pattern 16 shown in FIG. 21 can be obtained. As shown in FIG. 21, the resist pattern 16 is formed so as to cover the formation region of the thin film transistor portion 23. The resist pattern 16 has a thick first portion 16a formed in a region where the etch stopper layer 26 is formed and a thin second portion 16b formed in other regions. Yes.

すなわち、絶縁膜７上に、中央部である第１部分１６ａの膜厚が外周部である第２部分１６ｂの膜厚に比べて厚いレジストパターン１６を薄膜トランジスタの形成領域を覆うように形成する。 That is, on the insulating film 7, a resist pattern 16 is formed so as to cover the region where the thin film transistor is formed, in which the film thickness of the first portion 16 a that is the central portion is larger than the film thickness of the second portion 16 b that is the outer peripheral portion.

続いて、図２２に示す工程では、レジストパターン１６をマスクに用いて、公知のＣＨＦ₃＋Ｏ₂混合ガスを用いたドライエッチングで絶縁膜７を、公知の弗素系ガス（例えばＳＦ₆＋ＨＣｌ混合ガス）を用いたドライエッチングで第１半導体膜４４、及び第２半導体膜４５を順次エッチングする。 Subsequently, in the process shown in FIG. 22, the insulating film 7 is formed by dry etching using a known CHF ₃ + O ₂ mixed gas by using the resist pattern 16 as a mask to form a known fluorine-based gas (for example, SF ₆ + HCl mixed gas). The first semiconductor film 44 and the second semiconductor film 45 are sequentially etched by dry etching using ().

ここで、エッチング後の第１半導体膜４４及び第２半導体膜４５が、それぞれ半導体膜４及び前記オーミックコンタクト膜５に相当する。 Here, the first semiconductor film 44 and the second semiconductor film 45 after etching correspond to the semiconductor film 4 and the ohmic contact film 5, respectively.

次に図２３に示す工程では、同一装置内でレジストパターン１６をハーフアッシング（アッシング）することにより、レジストパターン１６の外周部（第２部分１６ｂ）を除去し、外周部が除去されたレジストパターン１６を形成する。 Next, in the step shown in FIG. 23, the resist pattern 16 is half-ashed (ashed) in the same apparatus, thereby removing the outer peripheral portion (second portion 16b) of the resist pattern 16 and removing the outer peripheral portion. 16 is formed.

ここで。ハーフアッシングは、Ｏ₂ガスを用いて、レジストパターン１６の部分１６ａが残るように時間を制御したアッシングにより行う。 here. Half ashing is performed by ashing using O ₂ gas and controlling the time so that the portion 16a of the resist pattern 16 remains.

続いて、レジストパターン１６をマスクに用いて、同一装置内で、公知のＣＨＦ₃＋Ｏ₂混合ガスを用いたドライエッチングで絶縁膜７を除去する。 Subsequently, using the resist pattern 16 as a mask, the insulating film 7 is removed by dry etching using a known CHF ₃ + O ₂ mixed gas in the same apparatus.

その後、レジストパターン１６を除去することによって、実施の形態１の図１０と同一の構成を得ることができる。 Thereafter, by removing the resist pattern 16, the same configuration as that of FIG. 10 of the first embodiment can be obtained.

このようにグレートーンマスクを用いて写真製版工程を行うことにより、写真製版工程を増やすことなくエッチストッパー層２６を形成することができる。 By performing the photolithography process using the gray tone mask in this way, the etch stopper layer 26 can be formed without increasing the photolithography process.

その後は、実施の形態１において説明した製造方法に従って、図１と同一の構成の薄膜トランジスタを得ることができる。詳細な説明は、実施の形態１と同様であるので省略する。 After that, according to the manufacturing method described in Embodiment Mode 1, a thin film transistor having the same structure as that in FIG. 1 can be obtained. The detailed description is the same as that of the first embodiment, and will be omitted.

＜Ｃ．効果＞
本実施の形態２に係る薄膜トランジスタの製造方法は、絶縁膜７上に、中央部の膜厚が外周部の膜厚に比べて厚いレジストパターン１６を薄膜トランジスタの形成領域を覆うように形成している。 <C. Effect>
In the method of manufacturing a thin film transistor according to the second embodiment, a resist pattern 16 having a thicker central portion than the outer peripheral portion is formed on the insulating film 7 so as to cover the thin film transistor formation region. .

そして、レジストパターン１６をマスクに用いて、第１半導体膜４４、第２半導体膜４５、及び絶縁膜７をエッチングしている。その後、レジストパターン１６をアッシングすることにより、レジストパターン１６の外周部を除去している。 Then, the first semiconductor film 44, the second semiconductor film 45, and the insulating film 7 are etched using the resist pattern 16 as a mask. Thereafter, the outer periphery of the resist pattern 16 is removed by ashing the resist pattern 16.

そして、外周部が除去されたレジストパターン１６をマスクに用いて、絶縁膜７をエッチングすることにより、絶縁膜７の面積を縮小してエッチストッパー層２６を形成している。 Then, by using the resist pattern 16 from which the outer peripheral portion has been removed as a mask, the insulating film 7 is etched, whereby the area of the insulating film 7 is reduced and the etch stopper layer 26 is formed.

＜実施の形態３＞
＜Ａ．構成＞
本実施の形態３に係る薄膜トランジスタの構成は、実施の形態１の図１，２に示した構成と同様であるため、詳細な説明は省略する。 <Embodiment 3>
<A. Configuration>
Since the configuration of the thin film transistor according to the third embodiment is the same as the configuration shown in FIGS. 1 and 2 of the first embodiment, detailed description thereof is omitted.

＜Ｂ．製造方法＞
次に、本実施の形態３に係る薄膜トランジスタの製造方法を図２４から図２６を参照して説明する。図２４から図２６は、本実施の形態３に係る薄膜トランジスタの製造工程を示す断面図である。ここで、図２４から図２６は、図２のＡ−Ａ線断面図に対応している。 <B. Manufacturing method>
Next, a method for manufacturing the thin film transistor according to the third embodiment will be described with reference to FIGS. 24 to 26 are cross-sectional views showing the manufacturing process of the thin film transistor according to the third embodiment. Here, FIGS. 24 to 26 correspond to the cross-sectional view taken along the line AA of FIG.

まず、実施の形態１において説明した製造工程に従って実施の形態１の図６と同一の構成を得る。次に、図２４に示す工程では、２回目の写真製版工程により、薄膜トランジスタの形成領域を覆うようにレジストパターン１５を形成する。そして、ポストベークを行うことでレジストパターン１５の断面形状をテーパー形状にする。 First, the same configuration as that of FIG. 6 of the first embodiment is obtained according to the manufacturing process described in the first embodiment. Next, in the process shown in FIG. 24, a resist pattern 15 is formed so as to cover the formation region of the thin film transistor by the second photolithography process. Then, the cross-sectional shape of the resist pattern 15 is tapered by performing post baking.

次に、図２５に示す工程では、公知のＣＨＦ₃＋Ｏ₂混合ガスを用いたドライエッチングで絶縁膜７を、公知の弗素系ガス（例えばＳＦ₆＋ＨＣｌ混合ガス）を用いたドライエッチングで第１半導体膜４４、第２半導体膜４５を順次エッチングする。 Next, in the process shown in FIG. 25, the insulating film 7 is first etched by dry etching using a known CHF ₃ + O ₂ mixed gas, and the first etching by dry etching using a known fluorine-based gas (for example, SF ₆ + HCl mixed gas). The semiconductor film 44 and the second semiconductor film 45 are sequentially etched.

ここで、エッチング後の第１半導体膜４４及び第２半導体膜４５が、それぞれ半導体膜４及びオーミックコンタクト膜５に相当する。 Here, the first semiconductor film 44 and the second semiconductor film 45 after etching correspond to the semiconductor film 4 and the ohmic contact film 5, respectively.

次に図２６に示す工程では、レジストパターン１５がエッチストッパー層２６を形成する部分のみを残すように同一装置内でＯ₂ガスを用いたハーフアッシングを行う。 Next, in the step shown in FIG. 26, half ashing using O ₂ gas is performed in the same apparatus so that only a portion where the resist pattern 15 forms the etch stopper layer 26 is left.

すなわち、レジストパターン１５をアッシングすることによりレジストパターン１５が絶縁膜７を覆う面積を縮小する。 That is, by ashing the resist pattern 15, the area where the resist pattern 15 covers the insulating film 7 is reduced.

引き続き同一装置内で、絶縁膜７を覆う面積が縮小されたレジストパターン１５をマスクに用いて、公知のＣＨＦ₃＋Ｏ₂混合ガスを用いたドライエッチングで絶縁膜７を除去する。 Subsequently, in the same apparatus, the insulating film 7 is removed by dry etching using a known CHF ₃ + O ₂ mixed gas using the resist pattern 15 whose area covering the insulating film 7 is reduced as a mask.

その後、レジストパターン１５を除去することにより、実施の形態１の図１０と同様の構成を得ることができる。 Thereafter, by removing the resist pattern 15, the same configuration as that of FIG. 10 of the first embodiment can be obtained.

このように薄膜トランジスタ部２３を形成するドライエッチングの途中でレジストパターン１５のハーフアッシングを行うことにより写真製版工程を増やすことなくエッチストッパー層２６を形成することができる。 In this way, by performing half ashing of the resist pattern 15 during the dry etching for forming the thin film transistor portion 23, the etch stopper layer 26 can be formed without increasing the photolithography process.

その後は、実施の形態１において説明した製造方法に従って、図１と同様の構成の薄膜トランジスタを得ることができる。詳細な説明は、実施の形態１と同様であるので省略する。 After that, according to the manufacturing method described in Embodiment Mode 1, a thin film transistor having the same structure as that in FIG. 1 can be obtained. The detailed description is the same as that of the first embodiment, and will be omitted.

＜Ｃ．効果＞
本実施の形態３に係る薄膜トランジスタの製造方法は、絶縁膜７上に、薄膜トランジスタの形成領域を覆うようにレジストパターン１５を形成し、レジストパターン１５をマスクに用いて、第１半導体膜４４、第２半導体膜４５、及び絶縁膜７をエッチングしている。 <C. Effect>
In the method of manufacturing a thin film transistor according to the third embodiment, a resist pattern 15 is formed on the insulating film 7 so as to cover a region where the thin film transistor is formed, and the first semiconductor film 44, 2 The semiconductor film 45 and the insulating film 7 are etched.

その後に、レジストパターン１５をアッシングすることにより、レジストパターン１５が絶縁膜７を覆う面積を縮小している。その後、レジストパターン１５をマスクに用いて、絶縁膜７をエッチングすることにより面積を縮小してエッチストッパー層２６を形成している。 Thereafter, the area of the resist pattern 15 covering the insulating film 7 is reduced by ashing the resist pattern 15. Thereafter, using the resist pattern 15 as a mask, the insulating film 7 is etched to reduce the area, thereby forming an etch stopper layer 26.

実施の形態１に係る薄膜トランジスタの構成を示す断面図である。3 is a cross-sectional view illustrating a structure of a thin film transistor according to Embodiment 1. FIG. 実施の形態１に係るＴＦＴアレイ基板の画素部の構成を示す上面図である。3 is a top view showing a configuration of a pixel portion of the TFT array substrate according to Embodiment 1. FIG. 実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。5 is a cross-sectional view showing a manufacturing process of the thin film transistor according to the first embodiment. FIG. 実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。5 is a cross-sectional view showing a manufacturing process of the thin film transistor according to the first embodiment. FIG. 実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。5 is a cross-sectional view showing a manufacturing process of the thin film transistor according to the first embodiment. FIG. 実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。5 is a cross-sectional view showing a manufacturing process of the thin film transistor according to the first embodiment. FIG. 実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。5 is a cross-sectional view showing a manufacturing process of the thin film transistor according to the first embodiment. FIG. 実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。5 is a cross-sectional view showing a manufacturing process of the thin film transistor according to the first embodiment. FIG. 実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。5 is a cross-sectional view showing a manufacturing process of the thin film transistor according to the first embodiment. FIG. 実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。5 is a cross-sectional view showing a manufacturing process of the thin film transistor according to the first embodiment. FIG. 実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。5 is a cross-sectional view showing a manufacturing process of the thin film transistor according to the first embodiment. FIG. 実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。5 is a cross-sectional view showing a manufacturing process of the thin film transistor according to the first embodiment. FIG. 実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。5 is a cross-sectional view showing a manufacturing process of the thin film transistor according to the first embodiment. FIG. 実施の形態１に係る薄膜トランジスタの製造工程を示す断面図である。5 is a cross-sectional view showing a manufacturing process of the thin film transistor according to the first embodiment. FIG. 実施の形態１に係る薄膜トランジスタの製造工程を示す上面図である。FIG. 6 is a top view showing a manufacturing process of the thin film transistor according to the first embodiment. 実施の形態１に係る薄膜トランジスタの製造工程を示す上面図である。FIG. 6 is a top view showing a manufacturing process of the thin film transistor according to the first embodiment. 実施の形態１に係る薄膜トランジスタの製造工程を示す上面図である。FIG. 6 is a top view showing a manufacturing process of the thin film transistor according to the first embodiment. 実施の形態１に係る薄膜トランジスタの製造工程を示す上面図である。FIG. 6 is a top view showing a manufacturing process of the thin film transistor according to the first embodiment. 実施の形態１に係る薄膜トランジスタの製造工程を示す上面図である。FIG. 6 is a top view showing a manufacturing process of the thin film transistor according to the first embodiment. 実施の形態２に係る薄膜トランジスタの製造工程を示す断面図である。5 is a cross-sectional view showing a manufacturing process of a thin film transistor according to Embodiment 2. FIG. 実施の形態２に係る薄膜トランジスタの製造工程を示す断面図である。5 is a cross-sectional view showing a manufacturing process of a thin film transistor according to Embodiment 2. FIG. 実施の形態２に係る薄膜トランジスタの製造工程を示す断面図である。5 is a cross-sectional view showing a manufacturing process of a thin film transistor according to Embodiment 2. FIG. 実施の形態２に係る薄膜トランジスタの製造工程を示す断面図である。5 is a cross-sectional view showing a manufacturing process of a thin film transistor according to Embodiment 2. FIG. 実施の形態３に係る薄膜トランジスタの製造工程を示す断面図である。7 is a cross-sectional view showing a manufacturing process of a thin film transistor according to Embodiment 3. FIG. 実施の形態３に係る薄膜トランジスタの製造工程を示す断面図である。7 is a cross-sectional view showing a manufacturing process of a thin film transistor according to Embodiment 3. FIG. 実施の形態３に係る薄膜トランジスタの製造工程を示す断面図である。7 is a cross-sectional view showing a manufacturing process of a thin film transistor according to Embodiment 3. FIG.

符号の説明Explanation of symbols

２第１金属膜、３ゲート絶縁膜、４半導体膜、５オーミックコンタクト膜、６第２金属膜、７第２絶縁膜、１０，１１，１２，１５，１６，１７レジストパターン、１４フォトレジスト、１４ａ中間露光部、１６ａ第１部分、１６ｂ第２部分、２１透明絶縁性基板、２２ゲート電極、２３薄膜トランジスタ部、２４ソース電極、２５ドレイン電極、２６エッチストッパー層、２７ａソース電極コンタクト領域、２７ｂドレイン電極コンタクト領域、２８チャネル領域、３１ゲート配線、３２ソース配線、３３補助容量電極、３４画素コンタクト、３５透明画素電極、４１フォトマスク、４１ａ半透過領域、４１ｂ透過領域、４１ｃ遮光領域、４２露光光、４４第１半導体膜、４５第２半導体膜。
2 1st metal film, 3 gate insulating film, 4 semiconductor film, 5 ohmic contact film, 6 2nd metal film, 7 2nd insulating film, 10, 11, 12, 15, 16, 17 resist pattern, 14 photoresist, 14a Intermediate exposure portion, 16a first portion, 16b second portion, 21 transparent insulating substrate, 22 gate electrode, 23 thin film transistor portion, 24 source electrode, 25 drain electrode, 26 etch stopper layer, 27a source electrode contact region, 27b drain Electrode contact region, 28 channel region, 31 gate wiring, 32 source wiring, 33 auxiliary capacitance electrode, 34 pixel contact, 35 transparent pixel electrode, 41 photomask, 41a transflective region, 41b transmissive region, 41c light shielding region, 42 exposure light , 44 first semiconductor film, 45 second semiconductor film.

Claims

絶縁性基板上に選択的に形成されたゲート電極と、
前記ゲート電極及び前記絶縁性基板上にゲート絶縁膜を介して形成された半導体膜と、
前記半導体膜の主面上に、チャネル領域を挟んで対抗して配置された１対のオーミックコンタクト膜と、
前記１対のオーミックコンタクト膜上に、前記１対のオーミックコンタクト膜の各一部が露出するように、かつ前記チャネル領域を挟んで対抗して配置された１対のエッチストッパー層と、
前記１対のオーミックコンタクト膜及び前記１対のエッチストッパー層上に形成され、前記１対のオーミックコンタクト膜と前記各一部においてそれぞれ接合されたソース電極及びドレイン電極と、
を備えることを特徴とする薄膜トランジスタ。 A gate electrode selectively formed on an insulating substrate;
A semiconductor film formed on the gate electrode and the insulating substrate via a gate insulating film;
A pair of ohmic contact films disposed opposite to each other across the channel region on the main surface of the semiconductor film;
A pair of etch stopper layers disposed on the pair of ohmic contact films so as to expose each part of the pair of ohmic contact films and across the channel region;
A source electrode and a drain electrode formed on the pair of ohmic contact films and the pair of etch stopper layers, and joined to the pair of ohmic contact films at each of the parts,
A thin film transistor comprising:

前記エッチストッパー層の材料は、前記ゲート絶縁膜、前記半導体膜、及び前記オーミックコンタクト膜に対して、高い選択比で等方的にエッチング可能な材料であることを特徴とする請求項１に記載の薄膜トランジスタ。 The material of the etch stopper layer is a material that is isotropically etched with a high selectivity with respect to the gate insulating film, the semiconductor film, and the ohmic contact film. Thin film transistor.

前記エッチストッパー層の材料は、前記ソース電極及び前記ドレイン電極の材料に比べて高いエッチング耐性を有し、かつ、前記オーミックコンタクト膜に対して高い選択比でエッチング可能な材料であることを特徴とする請求項１又は２に記載の薄膜トランジスタ。 The material of the etch stopper layer is a material that has higher etching resistance than the material of the source electrode and the drain electrode and can be etched with a high selectivity with respect to the ohmic contact film. The thin film transistor according to claim 1 or 2.

請求項１から３の何れかに記載の薄膜トランジスタと、
前記ゲート電極に接続されたゲート配線と、
を備え、
前記半導体膜は、前記ゲート配線上には形成されていないことを特徴とするＴＦＴアレイ基板。 The thin film transistor according to any one of claims 1 to 3,
A gate wiring connected to the gate electrode;
With
The TFT array substrate, wherein the semiconductor film is not formed on the gate wiring.

前記ソース電極に接合されたソース配線をさらに備え、
少なくとも前記ソース配線下には、前記半導体膜が形成されていないことを特徴とする請求項４に記載のＴＦＴアレイ基板。 A source line joined to the source electrode;
The TFT array substrate according to claim 4, wherein the semiconductor film is not formed at least under the source wiring.

請求項１に記載の薄膜トランジスタの製造方法であって、
（ａ）前記絶縁性基板上に選択的に形成された前記ゲート電極を覆うように、前記ゲート絶縁膜、第１半導体膜、第２半導体膜、及び絶縁膜を前記絶縁性基板上に順に積層する工程と、
（ｂ）前記絶縁膜上に、前記薄膜トランジスタの形成領域を覆うようにレジストパターンを形成し、前記レジストパターンをマスクに用いて前記第１半導体膜、前記第２半導体膜及び前記絶縁膜をエッチングする工程と、
を備え、
エッチング後の前記第１半導体膜及び前記第２半導体膜が、それぞれ前記半導体膜及び前記オーミックコンタクト膜に相当し、
（ｃ）前記レジストパターン及び前記オーミックコンタクト膜に挟まれた前記絶縁膜の側面から、前記絶縁膜を等方的にエッチングすることにより、前記絶縁膜の面積を縮小して前記エッチストッパー層を形成する工程をさらに備えることを特徴とする薄膜トランジスタの製造方法。 A method of manufacturing a thin film transistor according to claim 1,
(A) The gate insulating film, the first semiconductor film, the second semiconductor film, and the insulating film are sequentially stacked on the insulating substrate so as to cover the gate electrode selectively formed on the insulating substrate. And a process of
(B) A resist pattern is formed on the insulating film so as to cover a formation region of the thin film transistor, and the first semiconductor film, the second semiconductor film, and the insulating film are etched using the resist pattern as a mask. Process,
With
The first semiconductor film and the second semiconductor film after etching correspond to the semiconductor film and the ohmic contact film, respectively.
(C) forming the etch stopper layer by reducing the area of the insulating film by isotropically etching the insulating film from a side surface of the insulating film sandwiched between the resist pattern and the ohmic contact film The manufacturing method of the thin-film transistor characterized by further providing the process to perform.

請求項１に記載の薄膜トランジスタの製造方法であって、
（ａ）前記絶縁性基板上に選択的に形成された前記ゲート電極を覆うように、前記ゲート絶縁膜、第１半導体膜、第２半導体膜、及び絶縁膜を前記絶縁性基板上に順に積層する工程と、
（ｂ）前記絶縁膜上に、中央部の膜厚が外周部の膜厚に比べて厚いレジストパターンを前記薄膜トランジスタの形成領域を覆うように形成し、前記レジストパターンをマスクに用いて、前記第１半導体膜、前記第２半導体膜及び前記絶縁膜をエッチングする工程と、を備え、
エッチング後の前記第１半導体膜及び前記第２半導体膜が、それぞれ前記半導体膜及び前記オーミックコンタクト膜に相当し、
（ｃ）前記工程（ｂ）の後に、前記レジストパターンをアッシングすることにより、前記レジストパターンの外周部を除去し、前記外周部が除去された前記レジストパターンをマスクに用いて前記絶縁膜をエッチングすることにより前記エッチストッパー層を形成する工程をさらに備えることを特徴とする薄膜トランジスタの製造方法。 A method of manufacturing a thin film transistor according to claim 1,
(A) The gate insulating film, the first semiconductor film, the second semiconductor film, and the insulating film are sequentially stacked on the insulating substrate so as to cover the gate electrode selectively formed on the insulating substrate. And a process of
(B) On the insulating film, a resist pattern having a thicker central portion than the outer peripheral portion is formed so as to cover a region where the thin film transistor is formed, and the resist pattern is used as a mask. Etching the first semiconductor film, the second semiconductor film, and the insulating film, and
The first semiconductor film and the second semiconductor film after etching correspond to the semiconductor film and the ohmic contact film, respectively.
(C) After the step (b), the outer periphery of the resist pattern is removed by ashing the resist pattern, and the insulating film is etched using the resist pattern from which the outer periphery has been removed as a mask. A method for manufacturing a thin film transistor, further comprising the step of forming the etch stopper layer.

請求項１に記載の薄膜トランジスタの製造方法であって、
（ａ）前記絶縁性基板上に選択的に形成された前記ゲート電極を覆うように、前記ゲート絶縁膜、第１半導体膜、第２半導体膜、及び絶縁膜を前記絶縁性基板上に順に積層する工程と、
（ｂ）前記絶縁膜上に、前記薄膜トランジスタの形成領域を覆うようにレジストパターンを形成し、前記レジストパターンをマスクに用いて、前記第１半導体膜、前記第２半導体膜、及び前記絶縁膜をエッチングする工程と、
を備え、
エッチング後の前記第１半導体膜及び前記第２半導体膜が、それぞれ前記半導体膜及び前記オーミックコンタクト膜に相当し、
（ｃ）前記工程（ｂ）の後に、前記レジストパターンをアッシングすることにより前記レジストパターンが前記絶縁膜を覆う面積を縮小し、前記絶縁膜を覆う面積が縮小された前記レジストパターンをマスクに用いて前記絶縁膜をエッチングすることにより前記エッチストッパー層を形成する工程と、
を備えることを特徴とする薄膜トランジスタの製造方法。 A method of manufacturing a thin film transistor according to claim 1,
(A) The gate insulating film, the first semiconductor film, the second semiconductor film, and the insulating film are sequentially stacked on the insulating substrate so as to cover the gate electrode selectively formed on the insulating substrate. And a process of
(B) A resist pattern is formed on the insulating film so as to cover a formation region of the thin film transistor, and the first semiconductor film, the second semiconductor film, and the insulating film are formed using the resist pattern as a mask. Etching process;
With
The first semiconductor film and the second semiconductor film after etching correspond to the semiconductor film and the ohmic contact film, respectively.
(C) After the step (b), the area of the resist pattern covering the insulating film is reduced by ashing the resist pattern, and the resist pattern in which the area covering the insulating film is reduced is used as a mask. Forming the etch stopper layer by etching the insulating film;
A method for producing a thin film transistor, comprising:

（ｄ）前記絶縁性基板上に前記エッチストッパー層を覆うように金属膜を形成した後に、前記金属膜をエッチングすることにより、前記ソース電極及び前記ドレイン電極を形成する工程と、
（ｅ）前記ソース電極及び前記ドレイン電極を形成するのに用いたマスクを用いて、前記オーミックコンタクト膜に対して高い選択比を有するドライエッチングにより、前記チャネル領域の前記エッチストッパー層を除去する工程と、
（ｆ）前記工程（ｅ）の後に、前記ソース電極及び前記ドレイン電極を形成するのに用いたマスクを用いて、前記チャネル領域において、前記オーミックコンタクト膜、及び前記半導体膜と前記オーミックコンタクト膜間の界面層を除去する工程と、
をさらに備えることを特徴とする請求項６から８の何れかに記載の薄膜トランジスタの製造方法。
(D) forming the source electrode and the drain electrode by etching the metal film after forming a metal film on the insulating substrate so as to cover the etch stopper layer;
(E) removing the etch stopper layer in the channel region by dry etching having a high selection ratio with respect to the ohmic contact film, using the mask used to form the source electrode and the drain electrode When,
(F) After the step (e), using the mask used to form the source electrode and the drain electrode, in the channel region, the ohmic contact film, and between the semiconductor film and the ohmic contact film Removing the interface layer of
The method of manufacturing a thin film transistor according to claim 6, further comprising: