JP2007220259A - 半導体記憶装置 - Google Patents

Abstract

【課題】読み出し／書き込み動作後のビット線のチャージにおける消費電流を削減する。
【解決手段】SRAMは、制御回路２０及びチャージ回路５０−０〜５０−ｎを有している。制御回路２０は、メモリセルMCに対するデータの読み出し時及び書き込み時にチャージ制御信号CHL_及びアドレスADを出力すると共に、メモリセルMCからのデータの読み出し時のみプリチャージ信号RPCを出力する。各チャージ回路５０は、データの読み出し時において、アドレスADにより選択される選択対象のビット線対BL/BLBのみを、プリチャージ信号RPCに基づいてVDDレベルへプリチャージし、データの読み出し動作又はデータの書き込み動作後にビット線対BL/BLBを、VDDレベルよりも低い電位VDD-xを維持するようにチャージする。各チャージ回路５０は、読み出し／書き込みの動作後に、ビット線対BL/BLBを一定の電位VDD-xにチャージし、それ以上の電位の時はチャージをしない。
【選択図】図１

Description

本発明は、カラム（列）方向のアドレスを制御する回路によって選択される複数のメモリセルの列と複数のビット線を有する半導体記憶装置、特に、ビット線のチャージ（充電）の制御方式に関するものである。

半導体記憶装置には、随時読み書き可能なランダム・アクセス・メモリ（以下「RAM」という。）や、読み出し専用メモリ（以下「ROM」という。）等がある。

従来、マスクROM等の不揮発性メモリにおいて、低消費電力化及び高速化のための手法として、例えば、次のような文献に記載されるものが知られている。

特開平８−１８５６９８号公報

この特許文献１の技術では、マスクROM等の不揮発性メモリにおいて、あるアドレスのデータ読み出しを行っている間に、次にアクセスすべきアドレスのビット線のみを選択的にプリチャージすることにより、非選択ビット線の全てをプリチャージすることによる消費電力の増大を抑制して消費電力を減らし、高速アクセスを可能にしている。

又、特許文献１とは異なる手法であるが、従来、スタテックRAM（以下「SRAM」とう。）の高速化や低消費電力化のための手法の１つとして、ビット線のチャージを制御する技術が知られている。この手法を用いた一般的なSRAMについて、図５及び図６を参照しつつ説明する。

図５は、従来のSRAMの一例を示す概略の構成図である。
このSRAMは、アドレスAD、ライトイネーブル信号WE及びクロック信号CLK等を入力してロウ（行）アドレスADR、カラムアドレスADC、及び逆相のチャージ制御信号CHL_等を出力する制御回路１と、ロウアドレスADRをデコードして複数のワード線WL(WL0〜WLn)の内の１つを選択するロウデコーダ２と、このロウデコーダ２で選択された１つのワード線WLを駆動するワードドライバ３と、カラムアドレスADCをデコードして複数のビット線BL(BL0〜BLn)及び複数の逆相のビット線BLB(BLB0〜BLBn)からなる複数のビット線対BL/BLB(BL0/BLBn〜BLn/BLBn)の内の１つを選択するための複数のカラムセレクタ制御信号CSL(CSL0〜CSLn)を出力するカラムデコーダ４と、メモリセルアレイを含む入／出力（以下「I/O」という。）バンク１０とを備えている。

I/Oバンク１０は、複数のワード線WLと複数のビット線対BL/BLBとの交差箇所に接続された複数のメモリセルMC(MC00〜MCnn)がマトリックス状に配列されたメモリセルアレイと、チャージ制御信号CHL_に基づいて各ビット線対BL/BLBを所定の電源電位までそれぞれチャージする複数のチャージ回路１２−０〜１２−ｎと、複数のカラムセレクタ制御信号CSL(CSL0〜CSLn)に基づいてビット線対BL/BLBを選択する複数のカラムセレクタ１３−０〜１３−ｎと、書き込みデータDiを入力してカラムセレクタ１３−０〜１３−ｎへ与えると共に、カラムセレクタ１３−０〜１３−ｎからの読み出しデータDoを出力するI/O回路１４とを有している。

図６（ａ）、（ｂ）は、図５のメモリセルMCを示す回路図である。
各メモリセルMC（MC00〜MCnn)は、ノードIN,INB間に２つのインバータ１１ａ，１１ｂが逆並列に接続されて構成された電荷保持用のフリップフロップ回路（以下「FF」という。）と、ワード線WLの電位によりノードIN,INBとビット線BL,BLBとを接続／遮断する電荷転送用のトランジスタ（例えば、Nチャネル型MOSトランジスタ、以下「NMOS」という。）１１ｃ，１１ｄとにより構成されている。インバータ１１ａは、Pチャネル型MOSトランジスタ（以下「PMOS」という。）１１ａ−１とNMOS１１a−２を有し、これらが電源電位（以下「VDD」という。）とグランド（以下「GND」という。）との間に直列に接続され、そのPMOS１１a−１及びNMOS１１a−２のゲートがノードINに接続され、PMOS１１a−１及びNMOS１１a−２のドレインがノードINBに接続されている。インバータ１１ｂは、インバータ１１ａと同様に、PMOS１１ｂ−１及びNMOS１１ｂ−２により構成され、このPMOS１１ｂ−１及びNMOS１１ｂ−２のゲートがノードINBに接続され、PMOS１１ｂ−１及びNMOS１１ｂ−２のドレインがノードINに接続されている。

図７は、図５のSRAMにおいてワード線WL0、ビット線対BL0/BLB0、カラムセレクタ１２−０が選択され、メモリセルMC00とI/O回路１４が接続された場合の動作波形図であり、横軸は時間、及び縦軸は電位である。

図７を参照しつつ、図５のSRAMの（ａ）読み出し動作、（ｂ）書き込み動作、及び、（ｃ）読み出し／書き込みの動作に伴うビット線のチャージ動作、について説明する。
初期状態は、例えば、ワード線WLが全て低レベル（以下「Ｌレベル」という。）、ビット線BL,BLBが全て高レベル（以下「Ｈレベル」という。）とする。

（ａ） 読み出し動作
例えば、メモリセルMC00のアドレスヘのアクセスを例に、読み出し動作について説明する。

先ず、外部からクロック信号CLK、ライトイネーブル信号WE、アドレスAD等の制御信号が制御回路１に入力されると、この制御回路１では、ロウアドレスADR、カラムアドレスADC、及びチャージ制御信号CHL_等を出力してロウデコーダ２、ワードドライバ３、カラムセレクタ１３−０〜１３−ｎ、チャージ回路１２−０〜１２−ｎ、及びI/O回路１４等を制御する。

ロウデコーダ２は、入力されたロウアドレスADRをデコードし、対応するワードドライバ３を選択する。同時に、カラムデコーダ４は、入力されたカラムアドレスADCをデコードし、カラムセレクタ制御信号CSL0〜CSLnを出力して、対応するカラムセレクタ１３−０とチャージ回路１２−０を選択する。

選択されたワードドライバ３は、ワード線WL0をオンし（Ｈレベルに立ち上げ）、メモリセルMC00~MCn0内のNMOS１１ｃ，１１ｄをオンさせ、各メモリセルMC00~MCn0とそれぞれに繋がるビット線対BL0/BLB0~BLn/BLBnの間に接続が完成する。同時に、制御回路１はカラムセレクタ制御信号CSL0をオン（活性化）し、カラムセレクタ１３−０をオンさせ、それに接続するビット線対BL0/BLB0とI/O回路１４の間に接続が完成する。又、同時に制御回路１はチャージ制御信号CHL_をオフし（Ｌレベルにし）、チャージ回路１２−０〜１２−ｎを全てオフする。

その後、メモリセルMC00内のインバータ１１ａ，１１ｂからなるFFに保持されたデータが、NMOS１１ｃ，１１ｄ及びビット線対BL0/BLB0を介し、カラムセレクタ１３−０を通って、読み出しデータDoとしてI/O回路１４へ読み出される。

（ｂ） 書き込み動作
メモリセルMC00のアドレスヘのアクセスを例に、書き込み動作について説明する。
クロック信号CLK、ライトイネーブル信号WE、アドレスAD等の制御信号が制御回路１へ入力されてから、ワード線WL0、メモリセルMC00、ビット線対BL0/BLB0の選択までの動作は、読み出し時と同様である。読み出し動作との違いは、書き込みデータDiがI/O回路１４より入力され、カラムセレクタ１３−０及びビット線対BL0/BLB0を介してメモリセルMC00ヘ、データが書き換えられる点である。この時、ビット線対BL0/BLB0の内、Ｌレベル側の電位は、メモリセルMC00ヘＬを書き込むレベルを得るため、GNDレベルまで下げる設計が一般的である。例えば、図６のメモリセルMCにおいて、ビット線BL側にＬレベルが入る書き込みの場合、ビット線BLはVDD-xレベルからGNDレベルへ変化する。

ここで、例えば、VDD＝２．５V、インバータ１１ａ，１１ｂの閾値電圧Vth＝１Vの場合、ノードINBの電位が閾値電圧Vth以下になると、ノードINへＨレベルが出力されて、ノードINへＬレベルを書き込めない。ノードINBが１．５V以上もあれば、ノードINは安定してＬレベルを出力され、このノードINへＬレベルを書き込める。

（ｃ） 読み出し／書き込みの動作に伴うビット線のチャージ動作
例えば、初期状態として、全てのビット線対BL0/BLB0〜BLn/BLBnは、チャージ回路１２−０〜１２−ｎによってVDDレベルヘチャージされているとする。

読み出し/書き込みの動作が始まると、この動作に必要な時間だけチャージ回路１２−０〜１２−ｎがオフし、ビット線BL,BLBのチャージが切れる。この時、チャージが切れるビット線BL,BLBは全てのビット線対BL0/BLB0~BLn/BLBnが対象になるため、ビット線対BL/BLBのどちらか一方がVDDレベルからGNDレベルへ電位が下がり、ビット線BL-BLB間に電位差を持つ信号として動作する。読み出し／書き込みの動作の終了後、ビット線対BL/BLBのレベルはVDDレベルヘチャージされる。

メモリセルMC00のアドレスに読み出し／書き込み動作（アクセス）をした場合を例に、従来のSRAMの課題を説明する。

メモリセルMC00への動作においては、選択されたワード線WL0に接続されるｎ個のメモリセルMC00~MCn0の内、アクセスの対象外のメモリセルMC10~MCn0についても選択メモリセルMC00と同様にワードWL0が開き、ビット線対BL1/BLB1~BLn/BLBnから各メモリセルMC10~MCn0ヘ放電による電流を生じる。又、その動作の後においては、放電により電位の下がったビット線対BL1/BLB1~BLn/BLBnをVDDレベルヘチャージするために、チャージ回路１２−１〜１２−nからビット線対BL1/BLB1~BLn/BLBnへ充電による電流を生じる（図７に放電と充電と示される部分）。

ここで、チャージ回路１２−１〜１２−nからの各ビット線対BL1/BLB1~BLn/BLBnへの充電は、次のアクセスにて安定した読み出し／書き込みの動作をするための初期化を意図している。

しかしながら、書き込み動作の前に要求されるビット線対BL/BLBの電位は、上述したように、VDDレベルよりも低いVDD-x レベルで十分であり、VDDレベルに完全にチャージされている必要はない。つまり、書き込み動作前の初期化に限っては、ビット線対BL/BLBを必要以上に充電して初期化する分だけ、余分に電流を消費する結果となっていた。

VDD-xレベルは、書き込み動作にてメモリセルMCが開いた時に、正しくデータDiが書き込まれるために必要なビット線BL,BLBの電位である。インバータ１１a，１１bの閾値電圧VthやメモリセルMCの設計により変わるが、通常VDDレベルの1/2〜2/3が目安である。

本発明の半導体記憶装置は、複数のビット線と複数のワード線との交差箇所にそれぞれ接続された複数のメモリセルと、前記メモリセルに対するデータの読み出し時及び書き込み時にチャージ制御信号及びアドレスを出力すると共に、前記メモリセルからのデータの読み出し時のみプリチャージ信号を出力する制御手段と、前記データの読み出し時において、前記アドレスにより選択される選択対象の前記ビット線のみを、前記プリチャージ信号に基づいて第１の電位へプリチャージし、前記データの読み出し動作又は前記データの書き込み動作後に前記ビット線を、前記第１の電位よりも低い第２の電位を維持するようにチャージするチャージ回路とを有している。

本発明の半導体記憶装置によれば、読み出し時のみ、制御手段が一定時間のプリチャージ信号を発生し、このプリチャージ信号を利用して、選択対象のビット線のみをチャージ回路により第１の電位ヘプリチャージし、読み出し／書き込みの動作後のビット線のチャージについて、チャージ回路により第２の電位にチャージし、それ以上の電位の時はチャージをしないようにしている。このように、読み出し／書き込み動作後のビット線のチャージにおいて、第１の電位ヘのチャージを行わず第２の電位へ下げているので、チャージによる消費電流を削減することができる。

SRAMは、複数のビット線対と複数のワード線との交差箇所にそれぞれ接続された複数のメモリセルと、前記メモリセルに対するデータの読み出し時及び書き込み時にチャージ制御信号及びアドレスを出力すると共に、前記メモリセルからのデータの読み出し時のみプリチャージ信号を出力する制御回路と、前記データの読み出し時において、前記アドレスにより選択される選択対象の前記ビット線対のみを、前記プリチャージ信号に基づいて第１の電位（例えば、VDDレベル）へプリチャージし、前記データの読み出し動作又は前記データの書き込み動作後に前記ビット線対を、前記第１の電位よりも低い第２の電位（例えば、VDD-xレベル）を維持するようにチャージするチャージ回路とを有している。

前記チャージ回路は、読み出し／書き込みの動作後に、ビット線対を一定の電位（VDD-x)にチャージし、それ以上の電位の時はチャージをしない。

（実施例１の構成）
図１は、本発明の実施例１を示すSRAMの概略の構成図である。
本実施例１のSRAMは、アドレスAD、ライトイネーブル信号WE及びクロック信号CLK等を入力してロウアドレスADR、カラムアドレスADC、逆相のチャージ制御信号CHL_、及びプリチャージ信号RPC等を出力する従来と異なる制御手段（例えば、制御回路）２０と、ロウアドレスADRをデコードして複数のワード線WL(WL0〜WLn)の内の１つを選択する従来と同様のロウデコーダ３０と、このロウデコーダ３０で選択された１つのワード線WLを駆動する従来と同様のワードドライバ３１と、カラムアドレスADCをデコードして複数のカラムセレクタ制御信号CSL(CSL0〜CSLn)を出力する従来と同様のカラムデコーダ３２と、メモリセルアレイを含む従来と異なるI/Oバンク４０とを備えている。

I/Oバンク４０は、複数のワード線WL(WL0〜WLn)と複数のビット線対BL/BLB（BL0/BLB0〜BLn/BLBn)との交差箇所に接続された従来と同様の複数のメモリセルMC(MC00〜MCnn)がマトリックス状に配列されたメモリセルアレイと、チャージ制御信号CHL_、プリチャージ信号RPC、及びカラムセレクタ制御信号CSL(CSL0〜CSLn)に基づいて各ビット線対BL/BLBを所定の電位にそれぞれチャージする従来と異なる複数のチャージ回路５０−０〜５０−ｎと、複数のカラムセレクタ制御信号CSL(CSL0〜CSLn)に基づいてビット線対BL/BLBを選択する従来と同様の複数のカラムセレクタ６０−０〜６０−ｎと、書き込みデータDiを入力してカラムセレクタ６０−０〜６０−nへ与えると共に、カラムセレクタ６０−０〜６０−nからの読み出しデータDoを出力する従来と同様のI/O回路６１とを有している。

図２（ａ）、（ｂ）は、図１の制御回路２０内に設けられたプリチャージ信号生成回路２０ａを示す構成図であり、同図（ａ）は回路図、及び同図（ｂ）はその動作波形図である。

このプリチャージ信号生成回路２０ａは、データの読み出しの場合のみ、読み出し動作の前に、プリチャージ信号RPCを生成して出力する回路であり、クロック信号CLKを遅延して逆相のクロック信号CLK_を出力する遅延手段（例えば、複数段のインバータ２１−０〜２１−nからなる遅延素子）２１と、読み出し許可信号（例えば、ライトイネーブル信号WEの逆相信号)とクロック信号CLK_とに基づいて所定パルス幅のプリチャージ信号RPCを出力する論理回路（例えば、２入力の論理積ゲート（以下「ANDゲート」という。）２２）とにより、構成されている。

図３は、図１の各チャージ回路５０（５０−０〜５０−ｎ)を示す回路図である。
このチャージ回路５０は、プリチャージ信号RPCと各カラムセレクタ制御信号CSL(CSL0〜CSLn)との双方の制御によって選択される機能と、この機能により読み出し動作の前に選択ビット線BL,BLBのみを第１の電位（例えば、ＶＤＤレベル）ヘプリチャージする機能と、読み出し／書き込み動作後に、全ビット線BL0,BLB0〜BLn,BLBnを対象に電位がVDDレベルよりも低い第２の電位（例えば、VDD-xレベル）より下がった場合はチャージを行い、VDD-xレベルを保持する機能とを有している。

このチャージ回路５０は、例えば、プリチャージ信号RPC及び各カラムセレクタ制御信号CSL(CSL0〜CSLn)に基づいてビット対BL/BLBをVDDレベルへプルアップするプルアップ手段５１と、チャージ制御信号CHL_に基づいてVDD-xレベルを維持するようにビット線対BL/BLBをチャージするチャージ手段５２とにより構成されている。

プルアップ手段５１は、プリチャージ信号RPCとカラムセレクタ制御信号CSLの否定論理積を求める２入力の否定論理積ゲート（以下「NANDゲート」という。）５１ａと、ビット線BLとVDDとの間に接続されてNANDゲート５１ａの出力信号によりゲート制御されるPMOS５１ｂと、逆相のビット線BLBとVDDとの間に接続されてNANDゲート５１ａの出力信号によりゲート制御されるPMOS５１ｃとにより構成されている。

チャージ手段５２は、VDDとビット線BLとの間に直列に接続されたPMOS５２ａ及びNMOS５２ｂと、VDDと逆相のビット線BLBとの間に直列に接続されたPMOS５２ｃ及びNMOS５２ｄとにより構成されている。各PMOS５２ａ,５２ｃは、ゲートとドレインが接続されている。各NMOS５２ｂ，５２ｄは、チャージ制御信号CHL_によりゲート制御される。

（実施例１の動作）
図４は、図１のSRAMにおいてワード線WL0、ビット線対BL0/BLB0、カラムセレクタ６０−０が選択され、メモリセルMC00とI/O回路６１が接続された場合の読み出し／書き込み動作を示す波形図であり、横軸は時間、及び縦軸は電位である。

ワード線WL0、ビット線対BL0/BLB0、カラムセレクタ６０−０が選択され、メモリセルMC00とI/O回路６１が接続される状態を例に、従来と異なる機能の動作、（Ａ）読み出し動作、（Ｂ）書き込み動作、及び、（Ｃ）読み出し／書き込み動作の後のチャージ動作、を説明する。

初期状態は、例えば、全てのビット線対BL0/BL0~BBLn/BLBnが、チャージ回路５０−０〜５０−ｎにより一定電位VDD-x以上の電位を保つようにチャージされているとする。

（Ａ） 読み出し動作
アドレスAD、Ｌレベルのライトイネーブル信号WE、及びクロック信号CLK等が制御回路２０に入力されると、この制御回路２０からロウアドレスADR及びカラムアドレスADCが出力されてロウデコーダ３０及びカラムデコード３２へ送られると共に、読み出し動作の前に、該制御回路２０からＨレベルのプリチャージ信号RPC、及びＬレベルのチャージ制御信号CH_が出力されてチャージ回路５０−０〜５０−ｎへ送られる。即ち、制御回路２０内の図２のプリチャージ信号生成回路２０ａにおいて、クロック信号CLK（＝Ｈレベル）とライトイネーブル信号WE（＝Ｌレベル＝読み出し）が入力されると、遅延素子２１の伝播遅延分の時間だけ、ANDゲート２２から、一定のパルス幅のプリチャージ信号RPCが出力されてチャージ回路５０−０〜５０−ｎへ送られる。

制御回路２０から出力されたロウアドレスADR及びカラムアドレスADCの内、ロウアドレスADRは、ロウデコーダ３０によりデコードされてワードドライバ３１が選択される。カラムアドレスADCは、カラムデコーダ３２によりデコードされ、カラムセレクタ制御信号CSL(CSL0〜CSLn)が生成されてカラムセレクタ６０−０〜６０−n及びチャージ回路５０−０〜５０−ｎへ送られる。

チャージ回路５０−０に、Ｌレベルのチャージ制御信号CHL_と、読み出しのプリチャージ信号RPC（＝Ｈレベル）と、Ｈレベルのカラムセレクタ制御信号CSL0とが入力されると、選択ビット線対BL0/BLB0の電位がVDDレベルヘプルアップされる。即ち、図３のチャージ回路５０−０において、Ｌレベルのチャージ制御信号CHL_と、プリチャージ信号RPC（＝Ｈレベル）と、カラムセレクタ制御信号CSL0（＝Ｈレベル）とが入力されると、PMOS５２ｂ，５２ｄがオンすると共に、NANDゲート５１ａの出力信号がＬレベルになってPMOS５１ｂ,５１ｃがオンし、選択ビット線対BL0/BLB0の電位がVDDレベルヘプルアップされる。同時に、Ｈレベルのカラムセレクタ制御信号CSL0により、カラムセレクタ６０−０がオンし、選択ビット線対BL0/BLB0とI/0回路６１とが接続される。

次に、ロウデコーダ３０によりワードドライバ３１が選択されると、対応するワード線WL0がオンし（Ｈレベルになり）、メモリセルMC00~MCn0がオンし、各メモリセルMC00~MCn0とそれぞれに繋がるビット線対BL0/BLB0~BLn/BLBnの間に接続が完成する。同時に、制御回路２０はチャージ制御信号CHL_をオフする（Ｈレベルにする）ので、全てのチャージ回路５０−０〜５０−ｎ内のPMOS５２ｂ，５２ｄがオフする。
その後、メモリセルMC00に保持されたデータが、ビット線BL0/BLB0を介し、カラムセレクタ６０−０を通ってI/O回路６１へ読み出され、読み出しデータDoが出力される。

（Ｂ） 書き込み動作
書き込みの場合、ライトイネーブル信号WEがＨレベルになるので、制御回路２０内のANDゲート２２はプリチャージ信号RPCを発生しない（つまり、プリチャージ信号RPCがＬレベルとなる）。次に、制御回路２０の出力から、ワード線WL0、メモリセルMC00、及びビット線対BL0/BLB0の選択までは、読み出し時と同様に動作する。違いは、書き込みデータDiがI/O回路６１に入力され、カラムセレクタ６０−０及びビット線対BL0/BLB0を介してメモリセルMC00ヘデータが書き換えられる点である。この時、ビット線対BL0/BLB0の内、Ｌレベル側の電位は、メモリセルMC00ヘＬを書き込むレベルを得るため、GNDレベルまで下げる設計が一般的である。

（Ｃ） 読み出し／書き込み動作の後のチャージ動作
読み出し／書き込みの動作の終了後、制御回路２０がチャージ制御信号CHL_をオンするので（Ｌレベルにするので）、チャージ回路５０−０〜５０−ｎはチャージ制御信号CHL_（＝Ｌレベル）の入力より、全てのビット線対BL0/BLB0~BLn/BLBnのレベルを一定以上の電位VDD-xを保つようにチャージする。これは、図３のチャージ回路５０において、チャージ制御信号CHL_（＝Ｌレベル）が入力され、PMOS５２ｂ，５２ｄがオンすることで、ビット線対BL/BLBがチャージがされ、このビット線対BL/BLBのレベルが電位VDD-xに充電されるまで、PMOS５２ａ,５２ｃがオンする動作により行われる。この時、PMOS５２ａ,５２ｃがオンする電位差は、このPMOS５２ａ,５２ｃの闇値電圧xであり、ビット線対BL/BLBのレベルが電位VDD-xへ達すると、該PMOS５２ａ,５２ｃがオフする。

これにより、ビット線対BL/BLBが一定の電位VDD-xであればチャージは発生しないが、チャージが無い場合、動作を重ねる毎にビット線対BL/BLBの電位が次第に下がるため、ある電位まで下がるとチャージ回路５０が働き、一定の電位VDD-xを保つ動作を繰り返す。

（実施例１の効果）
本実施例１によれば、次の（１）、（２）のような効果がある。

（１） 読み出し／書き込み動作後のビット線対BL/BLBのチャージにおいて、VDDレベルヘのチャージを行わず電位VDD-xへ下げているので、チャージによる消費電流を削減することができる。但し、読み出し時は、ビット線対BL/BLBをVDDレベルヘプリチャージする必要があるため、読み出しの動作においては、消費電流を減らすことにはならず、従来と同等である。

（２） チャージ電流の削減効果について以下の条件を仮定し見積もる。
・従来の回路におけるビット線対１組のチャージに必要な電流の消費量；Ic
・1つのI/Oバンク４０に存在するビット線対BL/BLBの数；ｎ組
・書き込みになる確率；５０％、読み出しになる確率；５０％
・読み出し動作によるプリチャージが無い時、ビット線対BL/BLBの電位がVDDレベルから一定の電位VDD-x［V] に落ちるまでの動作回数（アクセス回数）；ｍ回
従来の回路における１回のアクセス動作に伴うチャージに必要な総消費電流は、次のようになる。
Ic＊n

一方、本実施例１の回路における１回のアクセス動作に伴うチャージに必要な電流は、次の３つ(i)〜(iii)に分類される。

(i) 読み出し時の選択されたビット対BL/BLBにて消費するチャージ電流は、実はVDDレベルヘチャージするプリチャージ分であるので、次のようになる。
Ic＊m

(ii) 書き込み時の選択されたビット対BL/BLBにて消費するチャージ電流は、ビット線対BL/BLBの電位がVDDレベルから一定の電位VDD-x[V]に落ちるまでの動作回数ｍ回とビット線対BL/BLBの数ｎに依存し、チャージの要る確率は、m/nであるので、次のようになる。
Ic＊m/n

(iii) 読み出し／書き込み時に非選択のビット対１組にて消費するチャージ電流は、書き込み時の選択ビット線対BL/BLBと同様であり、
Ic＊m/n
となる。そのため、全ての非選択ビット対n-1本の合計は次のようになる。
Ic＊m/n＊（n-1）
従って、総消費電流は（i）〜（iii）の合計より求まり（（i）と（ii）の確率はそれぞれ５０％なので）、
Ic＊m＊1/2＋Ic＊m/n＊1/2＋Ic＊m/n＊（n-1）
となり、ｎ(ビット線対の数)が多いほど、又、ｍ(ビット線対の電位がVDDレベルから一定の電位VDD-x[V]に落ちるまでの動作回数)が少ないほど効果がある。
例えば、ｎ＝８，ｍ＝４の時は、次のようになる。
Ic＊4＊1/2＋Ic＊4/8＊1/2＋Ic＊4/8＊（8−1）＝ 5.75 Ic
ｎ＝８の時、従来の回路における総消費電流は８Icなので、約−２８％近くの削減効果である。

なお、本発明は、上記実施例１に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、下記の（ａ）、（ｂ）のようなものがある。

（ａ） プリチャージ生成回路２０ａやチャージ回路５０（５０−０〜５０−ｎ）は、図示以外の回路構成に変更しても良い。

（ｂ） 実施例１ではSRAMにて適用する例を説明したが、ビット線が対でなく１本で構成されるタイプのSRAM等の他の半導体記憶装置への適用も可能である。ビット線が１本で構成されるタイプのSRAMは、例えば、図６のメモリセルMCにおいて、NMOS１１d及びビット線BLBが削除された構成であり、このようなメモリセルを用いた半導体記憶装置にも、本発明を適用出来る。

本発明の実施例１を示すSRAMの概略の構成図である。 図１の制御回路２０内に設けられたプリチャージ信号生成回路２０ａを示す構成図である。 図１の各チャージ回路５０（５０−０〜５０−ｎ）を示す回路図である。 図１のSRAMの読み出し／書き込み動作を示す波形図である。 従来のSRAMの一例を示す概略の構成図である。 図５のメモリセルMCを示す回路図である。 図５のSRAMの動作波形図である。

符号の説明

２０ 制御回路
２０ａ プリチャージ信号生成回路
３０ ロウデコーダ
３１ ワードドライバ
３２ カラムデコーダ
５０，５０−１〜５０−n チャージ回路
５１ プルアップ手段
５２ チャージ手段
６０−０〜６０−n カラムセレクタ
BL/BLB(BL0/BLB0〜BLn/BLBn) ビット線対
MC(MC00〜MCnn) メモリセル
WL(WL0〜WLn) ワード線

Claims (4)

1. 複数のビット線と複数のワード線との交差箇所にそれぞれ接続された複数のメモリセルと、
   前記メモリセルに対するデータの読み出し時及び書き込み時にチャージ制御信号及びアドレスを出力すると共に、前記メモリセルからのデータの読み出し時のみプリチャージ信号を出力する制御手段と、
   前記データの読み出し時において、前記アドレスにより選択される選択対象の前記ビット線のみを、前記プリチャージ信号に基づいて第１の電位へプリチャージし、前記データの読み出し動作又は前記データの書き込み動作後に前記ビット線を、前記第１の電位よりも低い第２の電位を維持するようにチャージするチャージ回路と、
   を有することを特徴とする半導体記憶装置。
2. 前記プリチャージ信号は、
   クロック信号を遅延する遅延手段と、
   前記遅延手段の出力信号と読み出し許可信号とに基づき、所定パルス幅の前記プリチャージ信号を出力する論理回路と、
   により生成されることを特徴とする請求項１記載の半導体記憶装置。
3. 前記ビット線は、前記アドレスの内のカラムアドレスをデコードしてカラムセレクタ制御信号を出力するカラムデコーダと、前記カラムセレクタ制御信号によりオン状態になるカラムセレクタとにより選択されることを特徴とする請求項１又は２記載の半導体記憶装置。
4. 前記チャージ回路は、
   前記プリチャージ信号及び前記カラムセレクタ制御信号に基づき、前記選択対象の前記ビット線のみを前記第１の電位へプリチャージするプルアップ手段と、
   前記チャージ制御信号に基づき、前記第２の電位を維持するように前記ビット線をチャージするチャージ手段と、
   を有することを特徴とする請求項３記載の半導体記憶装置。

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