JP2007219205A - 電気光学装置および電子機器 - Google Patents
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Abstract
【課題】低消費電力化と通常の使用時における高解像度化とを両立する。
【解決手段】第1表示領域100の副画素110は、走査線112が選択されたときにデ
ータ線114に供給されたデータ信号の電圧に応じた階調となる。第2表示領域200の
画素210は、メモリ回路220を有し、メモリ回路220に保持された論理レベルが一
方である場合にオン表示となり、他方である場合にオフ表示となる。Yドライバ30は、
全画面表示モードである場合に走査線112を1行ずつ選択する一方、部分表示モードで
ある場合には走査線112を選択しない。Xドライバ40は、全画面表示モードであれば
、選択された走査線112に対応する副画素110の階調に応じたデータ信号を出力し、
部分表示モードであれば、選択された行選択線212に対応する画素210のオン表示ま
たはオフ表示を指定するデータ信号を出力する。
【選択図】図1
【解決手段】第1表示領域100の副画素110は、走査線112が選択されたときにデ
ータ線114に供給されたデータ信号の電圧に応じた階調となる。第2表示領域200の
画素210は、メモリ回路220を有し、メモリ回路220に保持された論理レベルが一
方である場合にオン表示となり、他方である場合にオフ表示となる。Yドライバ30は、
全画面表示モードである場合に走査線112を1行ずつ選択する一方、部分表示モードで
ある場合には走査線112を選択しない。Xドライバ40は、全画面表示モードであれば
、選択された走査線112に対応する副画素110の階調に応じたデータ信号を出力し、
部分表示モードであれば、選択された行選択線212に対応する画素210のオン表示ま
たはオフ表示を指定するデータ信号を出力する。
【選択図】図1
Description
本発明は、電気光学装置の低消費電力化の技術に関する。
携帯電話や個人向情報端末などの携帯型電子機器では、電池駆動が原則であるので、低
消費電力であることの要求が強い。したがって、携帯型電子機器に用いられる表示装置に
も低消費電力であることの要求が強く求められている。このため、通常では全画面表示モ
ード(第1表示モード)とする一方、待機時などでは画面の一部領域だけを表示させ、他
の領域をオフ状態とした部分表示モード(第2表示モード)として、低消費電力化を図る
試みがなされている(特許文献1参照)。
特開2001−255850号公報(図5参照)
消費電力であることの要求が強い。したがって、携帯型電子機器に用いられる表示装置に
も低消費電力であることの要求が強く求められている。このため、通常では全画面表示モ
ード(第1表示モード)とする一方、待機時などでは画面の一部領域だけを表示させ、他
の領域をオフ状態とした部分表示モード(第2表示モード)として、低消費電力化を図る
試みがなされている(特許文献1参照)。
ところで、このような電気光学装置は、もともと低消費電力であるが、近年の電子機器
には、連続使用時間の拡大や電池の小型化など様々な理由により、電気光学装置単体のさ
らなる低消費電力化も強く求められている。一方で、通常の使用時において表示装置の性
能指針の1つである高解像度の表示が可能であることの要求は依然として強い。
本発明は上述した事情に鑑みてなされたもので、その目的とするところは、低消費電力
であることと、通常の使用時において高解像度であることとを両立することが可能な電気
光学装置および電子機器を提供することにある。
には、連続使用時間の拡大や電池の小型化など様々な理由により、電気光学装置単体のさ
らなる低消費電力化も強く求められている。一方で、通常の使用時において表示装置の性
能指針の1つである高解像度の表示が可能であることの要求は依然として強い。
本発明は上述した事情に鑑みてなされたもので、その目的とするところは、低消費電力
であることと、通常の使用時において高解像度であることとを両立することが可能な電気
光学装置および電子機器を提供することにある。
上記課題を解決するために本発明に係る電気光学装置は、第1表示領域に、複数の走査
線と複数のデータ線との交差に対応して設けられ、各々は、前記走査線が選択されたとき
に前記データ線に供給されたデータ信号に応じた階調となる複数の第1画素と、第2表示
領域に、複数の行選択線と、前記複数のデータ線の一部に対応する複数のビット線との交
差に対応して設けられ、各々は、1ビットを保持するメモリ回路を有し、前記メモリ回路
に保持された1ビットの論理レベルが一方である場合にオン表示となる一方、前記論理レ
ベルが他方である場合にオフ表示となる複数の第2画素と、前記走査線および前記行選択
線を選択するための走査線駆動回路であって、所定の第1表示モードである場合に、少な
くとも前記複数の走査線を選択する一方、所定の第2表示モードである場合に、少なくと
も前記複数の走査線を選択しない走査線駆動回路と、前記第1表示モードである場合、選
択された走査線に対応する画素の階調に応じたデータ信号を、前記データ線に出力する一
方、前記第2表示モードである場合、選択された行選択線に対応する画素のオン表示また
はオフ表示を指定するデータ信号を、前記ビット線に対応するデータ線に出力するデータ
線駆動回路と、を具備することを特徴とする。本発明によれば、第1表示モードとした場
合には第1表示領域において高解像度な表示が可能となる一方、第2表示モードとした場
合には少なくとも第2表示領域を用いた表示によって消費電力を抑えることが可能となる
。
線と複数のデータ線との交差に対応して設けられ、各々は、前記走査線が選択されたとき
に前記データ線に供給されたデータ信号に応じた階調となる複数の第1画素と、第2表示
領域に、複数の行選択線と、前記複数のデータ線の一部に対応する複数のビット線との交
差に対応して設けられ、各々は、1ビットを保持するメモリ回路を有し、前記メモリ回路
に保持された1ビットの論理レベルが一方である場合にオン表示となる一方、前記論理レ
ベルが他方である場合にオフ表示となる複数の第2画素と、前記走査線および前記行選択
線を選択するための走査線駆動回路であって、所定の第1表示モードである場合に、少な
くとも前記複数の走査線を選択する一方、所定の第2表示モードである場合に、少なくと
も前記複数の走査線を選択しない走査線駆動回路と、前記第1表示モードである場合、選
択された走査線に対応する画素の階調に応じたデータ信号を、前記データ線に出力する一
方、前記第2表示モードである場合、選択された行選択線に対応する画素のオン表示また
はオフ表示を指定するデータ信号を、前記ビット線に対応するデータ線に出力するデータ
線駆動回路と、を具備することを特徴とする。本発明によれば、第1表示モードとした場
合には第1表示領域において高解像度な表示が可能となる一方、第2表示モードとした場
合には少なくとも第2表示領域を用いた表示によって消費電力を抑えることが可能となる
。
本発明において、前記データ線駆動回路は、選択された走査線に対応する画素の階調を
指定するデータを、当該階調に応じた電圧に変換するD/A変換回路を備え、前記第2表
示モードである場合に、前記D/A変換回路による変換動作を停止させる構成としても良
い。
本発明において、前記第2表示領域に光を照射する光源を有し、前記第2表示モードで
ある場合に、前記光源による照射を停止させる構成としても良い。
また、本発明において、前記第1画素は、前記走査線が選択されたときの論理レベルが
一方または他方である場合に、オンするスイッチング素子を有し、前記第2画素における
メモリ回路は、前記行選択線が選択されたときの論理レベルが一方または他方である場合
に、前記ビット線に供給されたデータ信号の論理レベルを保持し、前記走査線の論理レベ
ルの一方と他方との差である論理振幅は、前記行選択線の論理レベルの一方と他方との差
である論理振幅よりも大きい構成が好ましい。
この構成において、前記第2画素は、前記メモリ回路に保持された1ビットの論理レベ
ルが一方である場合に、前記コモン信号と同一論理のオフ信号を選択し、前記保持された
1ビットの論理レベルが他方である場合に、前記オフ信号と論理反転の関係にあるオン信
号を選択する選択回路と、前記選択回路により選択されたオン信号またはオフ信号が印加
される画素電極と、を備え、当該画素電極は、前記オフ信号と同一論理のコモン信号が印
加されるコモン電極と対向しても良い。さらに、前記コモン信号、前記オン信号および前
記オフ信号は、前記行選択線の論理振幅と同一の低振幅幅である構成が望ましい。
指定するデータを、当該階調に応じた電圧に変換するD/A変換回路を備え、前記第2表
示モードである場合に、前記D/A変換回路による変換動作を停止させる構成としても良
い。
本発明において、前記第2表示領域に光を照射する光源を有し、前記第2表示モードで
ある場合に、前記光源による照射を停止させる構成としても良い。
また、本発明において、前記第1画素は、前記走査線が選択されたときの論理レベルが
一方または他方である場合に、オンするスイッチング素子を有し、前記第2画素における
メモリ回路は、前記行選択線が選択されたときの論理レベルが一方または他方である場合
に、前記ビット線に供給されたデータ信号の論理レベルを保持し、前記走査線の論理レベ
ルの一方と他方との差である論理振幅は、前記行選択線の論理レベルの一方と他方との差
である論理振幅よりも大きい構成が好ましい。
この構成において、前記第2画素は、前記メモリ回路に保持された1ビットの論理レベ
ルが一方である場合に、前記コモン信号と同一論理のオフ信号を選択し、前記保持された
1ビットの論理レベルが他方である場合に、前記オフ信号と論理反転の関係にあるオン信
号を選択する選択回路と、前記選択回路により選択されたオン信号またはオフ信号が印加
される画素電極と、を備え、当該画素電極は、前記オフ信号と同一論理のコモン信号が印
加されるコモン電極と対向しても良い。さらに、前記コモン信号、前記オン信号および前
記オフ信号は、前記行選択線の論理振幅と同一の低振幅幅である構成が望ましい。
一方、本発明において、前記走査線駆動回路は、前記第2表示モードである場合に、前
記メモリ回路に保持された1ビットのデータを書き換える第2画素に対応する行選択線を
選択する構成としても良い。また、本発明において、前記複数のデータ線は、2以上の所
定列数毎にブロック化され、各ブロックに属する1列のデータ線に、前記ビット線が1列
対応し、前記データ線駆動回路は、前記第1表示モードにおいて、前記各ブロックに属す
る所定列数のデータ線を、順次選択する一方、前記第2表示モードにおいて、前記各ブロ
ックに属する所定列数のデータ線のうち、前記ビット線に対応するデータ線を選択するデ
マルチプレクサを備える構成としても良い。
記メモリ回路に保持された1ビットのデータを書き換える第2画素に対応する行選択線を
選択する構成としても良い。また、本発明において、前記複数のデータ線は、2以上の所
定列数毎にブロック化され、各ブロックに属する1列のデータ線に、前記ビット線が1列
対応し、前記データ線駆動回路は、前記第1表示モードにおいて、前記各ブロックに属す
る所定列数のデータ線を、順次選択する一方、前記第2表示モードにおいて、前記各ブロ
ックに属する所定列数のデータ線のうち、前記ビット線に対応するデータ線を選択するデ
マルチプレクサを備える構成としても良い。
上記課題は、第1表示領域に、複数の走査線と複数のデータ線との交差に対応して設け
られ、各々は、前記走査線が選択されたときに前記データ線に供給されたデータ信号に応
じた階調となる複数の第1画素と、第2表示領域に、複数の行選択線と、複数のビット線
との交差に対応して設けられ、各々は、1ビットを保持するメモリ回路を有し、前記メモ
リ回路に保持された1ビットの論理レベルが一方である場合にオン表示となる一方、前記
論理レベルが他方である場合にオフ表示となる複数の第2画素と、前記複数のデータ線の
うち、一部に設けられるとともに、当該データ線に供給された論理信号を、前記複数のビ
ット線の一部であって指定された列のビット線に供給されたデコーダと、前記走査線およ
び前記行選択線を選択するための走査線駆動回路であって、所定の第1表示モードである
場合に、少なくとも前記複数の走査線を選択する一方、所定の第2表示モードである場合
に、少なくとも前記複数の走査線を選択しない走査線駆動回路と、第1表示モードである
場合、選択された走査線に対応する画素の階調に応じたデータ信号を、前記データ線に出
力する一方、第2表示モードである場合、選択された行選択線に対応する画素のオン表示
またはオフ表示を指定するデータ信号を、前記デコーダが設けられたデータ線に出力する
データ線駆動回路と、を具備する電気光学装置によっても解決することが可能である。
なお、本発明は、電気光学装置のみならず、当該電気光学装置を有する電子機器として
も概念することが可能である。
られ、各々は、前記走査線が選択されたときに前記データ線に供給されたデータ信号に応
じた階調となる複数の第1画素と、第2表示領域に、複数の行選択線と、複数のビット線
との交差に対応して設けられ、各々は、1ビットを保持するメモリ回路を有し、前記メモ
リ回路に保持された1ビットの論理レベルが一方である場合にオン表示となる一方、前記
論理レベルが他方である場合にオフ表示となる複数の第2画素と、前記複数のデータ線の
うち、一部に設けられるとともに、当該データ線に供給された論理信号を、前記複数のビ
ット線の一部であって指定された列のビット線に供給されたデコーダと、前記走査線およ
び前記行選択線を選択するための走査線駆動回路であって、所定の第1表示モードである
場合に、少なくとも前記複数の走査線を選択する一方、所定の第2表示モードである場合
に、少なくとも前記複数の走査線を選択しない走査線駆動回路と、第1表示モードである
場合、選択された走査線に対応する画素の階調に応じたデータ信号を、前記データ線に出
力する一方、第2表示モードである場合、選択された行選択線に対応する画素のオン表示
またはオフ表示を指定するデータ信号を、前記デコーダが設けられたデータ線に出力する
データ線駆動回路と、を具備する電気光学装置によっても解決することが可能である。
なお、本発明は、電気光学装置のみならず、当該電気光学装置を有する電子機器として
も概念することが可能である。
以下、本発明の実施の形態について図面を参照して説明する。図1は、本発明の実施の
形態に係る電気光学装置の電気的な構成を示す図であり、図2は、当該電気光学装置の構
成を示す平面図である。
図1に示されるように、この電気光学装置10は、電圧生成回路12、制御回路14お
よび表示パネル20に大別される。このうち、表示パネル20は、図2に示されるように
、素子基板22と対向基板24とが互いに貼付された構成となっている。
なお、後述するように、素子基板22と対向基板24とは、互いに電極形成面が対向す
るように、一定の間隙を保って貼り合わせられるとともに、この間隙に例えばTN(twis
ted nematic)型の液晶を挟持する。
形態に係る電気光学装置の電気的な構成を示す図であり、図2は、当該電気光学装置の構
成を示す平面図である。
図1に示されるように、この電気光学装置10は、電圧生成回路12、制御回路14お
よび表示パネル20に大別される。このうち、表示パネル20は、図2に示されるように
、素子基板22と対向基板24とが互いに貼付された構成となっている。
なお、後述するように、素子基板22と対向基板24とは、互いに電極形成面が対向す
るように、一定の間隙を保って貼り合わせられるとともに、この間隙に例えばTN(twis
ted nematic)型の液晶を挟持する。
表示パネル20は、矩形形状であってX方向の長さが互いにほぼ同一である第1表示領
域100と第2表示領域200とに分かれている。また、素子基板22にはYドライバ3
0が、第1表示領域100と第2表示領域200とに隣接するY方向に沿った辺に形成さ
れる一方、デマルチプレクサ50が、第1表示領域100における外側のX方向の辺に沿
って形成されている。さらに、素子基板22では、デマルチプレクサ50の形成領域の外
側であって、対向基板24から張り出した部分に、半導体集積回路であるXドライバ40
が、COG(chip on glass)技術等により実装されている。
光源102は、白色LED等を有する、いわゆるバックライトユニットであり、背面の
素子基板22の側から光を第1表示領域100に対して均等に照射する。同様に光源20
2は、背面の素子基板22の側から光を第2表示領域200に対して均等に照射する。
域100と第2表示領域200とに分かれている。また、素子基板22にはYドライバ3
0が、第1表示領域100と第2表示領域200とに隣接するY方向に沿った辺に形成さ
れる一方、デマルチプレクサ50が、第1表示領域100における外側のX方向の辺に沿
って形成されている。さらに、素子基板22では、デマルチプレクサ50の形成領域の外
側であって、対向基板24から張り出した部分に、半導体集積回路であるXドライバ40
が、COG(chip on glass)技術等により実装されている。
光源102は、白色LED等を有する、いわゆるバックライトユニットであり、背面の
素子基板22の側から光を第1表示領域100に対して均等に照射する。同様に光源20
2は、背面の素子基板22の側から光を第2表示領域200に対して均等に照射する。
図1に示されるように、第1表示領域100では、120行の走査線112が行(X)
方向に延在するように設けられ、また、3列毎にグループ化された360(=120×3
)列のデータ線114が列(Y)方向に延在するように、かつ、各走査線112と互いに
電気的な絶縁を保つように設けられている。
副画素(第1画素)110は、120行の走査線112と360列のデータ線114と
の交差部に対応して、それぞれ配列している。このうち、同一の走査線112と同一のグ
ループに属する3列のデータ線114との交差に対応した3つの副画素110は、それぞ
れR(赤)、G(緑)、B(青)に対応して1つのドットを構成している。したがって、
本実施形態では、第1表示領域100において副画素110でみれば、縦120行×横3
60列でマトリクス状に配列することになる。
ここで便宜的に、表示領域における列を一般化して説明するために、1以上120以下
の整数jを用いると、図1において左から数えて(3j−2)列目、(3j−2)列目お
よび(3j)列目のデータ線114は、それぞれj番目のブロックに属し、かつ、R、G
、Bの系列である、ということになる。
方向に延在するように設けられ、また、3列毎にグループ化された360(=120×3
)列のデータ線114が列(Y)方向に延在するように、かつ、各走査線112と互いに
電気的な絶縁を保つように設けられている。
副画素(第1画素)110は、120行の走査線112と360列のデータ線114と
の交差部に対応して、それぞれ配列している。このうち、同一の走査線112と同一のグ
ループに属する3列のデータ線114との交差に対応した3つの副画素110は、それぞ
れR(赤)、G(緑)、B(青)に対応して1つのドットを構成している。したがって、
本実施形態では、第1表示領域100において副画素110でみれば、縦120行×横3
60列でマトリクス状に配列することになる。
ここで便宜的に、表示領域における列を一般化して説明するために、1以上120以下
の整数jを用いると、図1において左から数えて(3j−2)列目、(3j−2)列目お
よび(3j)列目のデータ線114は、それぞれj番目のブロックに属し、かつ、R、G
、Bの系列である、ということになる。
一方、第2表示領域200では、20行の行選択線212がX方向に延在するように設
けられ、また、120列のビット線214がY方向に延在するように、かつ、各行選択線
212と互いに電気的な絶縁を保つように設けられている。そして、画素(第2画素)2
10が、20行の行選択線212と120列のビット線214との交差部に対応して、そ
れぞれ配列している。したがって、本実施形態では、第2表示領域200において画素2
10が、縦20行×横120列でマトリクス状に配列することになる。
なお、第1表示領域100における副画素110は、R、G、Bのいずれかに対応して
各色の階調を表示するが、第2表示領域200における画素210は、白色(オン表示)
または黒色(オフ表示)のみの表示を行う構成となっている。
けられ、また、120列のビット線214がY方向に延在するように、かつ、各行選択線
212と互いに電気的な絶縁を保つように設けられている。そして、画素(第2画素)2
10が、20行の行選択線212と120列のビット線214との交差部に対応して、そ
れぞれ配列している。したがって、本実施形態では、第2表示領域200において画素2
10が、縦20行×横120列でマトリクス状に配列することになる。
なお、第1表示領域100における副画素110は、R、G、Bのいずれかに対応して
各色の階調を表示するが、第2表示領域200における画素210は、白色(オン表示)
または黒色(オフ表示)のみの表示を行う構成となっている。
第1表示領域100におけるデータ線114と第2表示領域200におけるビット線2
14とは、各ブロックにおいて、R系列のデータ線114における論理レベルをNOT回
路152で反転し、さらに当該反転論理レベルをNOT回路154で再反転したものが当
該ブロックに対応するビット線214に供給される、という関係にある。
したがって、j番目のブロックに対応して供給されるデータ信号をdjと表記した場合
、当該データ信号djの論理レベルと、j番目のブロックに対応するビット線214の論
理レベルとは、互いに同一となるので、当該ビット線に供給されるデータ信号を同一符号
のdjと表記している。
また、第1表示領域100において副画素110は、各ブロックのR、G、B系列のデ
ータ線に対応するので、1ブロックに対し3列設けられるのに対し、第2表示領域200
において画素210は、R系列のデータ線114に供給された論理信号の正転信号がビッ
ト線214に供給される関係にある。このため、副画素210は、各ブロックに1列ずつ
設けられることになる。
一方、本実施形態において画素210は、後述するように相補型のメモリ回路を有する
ので、各列のビット線214には一対一に反転ビット線215が設けられるとともに、N
OT回路152による反転信号が供給される構成となっている。このため、データ信号d
jの論理レベルと、j番目のブロックに対応する反転ビット線215の論理レベルとは、
互いに反転の関係となるので、当該反転ビット線に供給される信号については、反転を示
す「/」を付して/djと表記している。なお、NOT回路152、154については、
後述する低振幅論理である。
14とは、各ブロックにおいて、R系列のデータ線114における論理レベルをNOT回
路152で反転し、さらに当該反転論理レベルをNOT回路154で再反転したものが当
該ブロックに対応するビット線214に供給される、という関係にある。
したがって、j番目のブロックに対応して供給されるデータ信号をdjと表記した場合
、当該データ信号djの論理レベルと、j番目のブロックに対応するビット線214の論
理レベルとは、互いに同一となるので、当該ビット線に供給されるデータ信号を同一符号
のdjと表記している。
また、第1表示領域100において副画素110は、各ブロックのR、G、B系列のデ
ータ線に対応するので、1ブロックに対し3列設けられるのに対し、第2表示領域200
において画素210は、R系列のデータ線114に供給された論理信号の正転信号がビッ
ト線214に供給される関係にある。このため、副画素210は、各ブロックに1列ずつ
設けられることになる。
一方、本実施形態において画素210は、後述するように相補型のメモリ回路を有する
ので、各列のビット線214には一対一に反転ビット線215が設けられるとともに、N
OT回路152による反転信号が供給される構成となっている。このため、データ信号d
jの論理レベルと、j番目のブロックに対応する反転ビット線215の論理レベルとは、
互いに反転の関係となるので、当該反転ビット線に供給される信号については、反転を示
す「/」を付して/djと表記している。なお、NOT回路152、154については、
後述する低振幅論理である。
第1表示領域100および第2表示領域200は便宜的に区別しているが、すべての副
画素110を最も暗い状態にさせるとともに、すべての画素210をオフ表示(黒色表示
)にさせたとき、表示上の差を視認することが困難である。そこで、第1表示領域100
および第2表示領域200を区別しないで一体の表示領域として説明するため、画素行に
ついては、1〜120行目の走査線112および121〜140行目の行選択線212と
いうように、行選択線212の行番目を走査線112に続いた連番で説明する。
画素110を最も暗い状態にさせるとともに、すべての画素210をオフ表示(黒色表示
)にさせたとき、表示上の差を視認することが困難である。そこで、第1表示領域100
および第2表示領域200を区別しないで一体の表示領域として説明するため、画素行に
ついては、1〜120行目の走査線112および121〜140行目の行選択線212と
いうように、行選択線212の行番目を走査線112に続いた連番で説明する。
電圧生成回路12は、本実施形態において用いられる電圧を生成して各部に供給するも
のである。詳細には、電気光学装置10の論理レベルは、高振幅論理と低振幅論理との2
種類があるので、電圧生成回路12は、高振幅論理においてHレベルに相当する電圧Vdh
-H、高振幅論理においてLレベルに相当する電圧Vdh-L、低振幅論理においてHレベルに
相当する電圧Vdl-H、および、低振幅論理においてLレベルに相当する電圧Vdl-Lを、そ
れぞれ生成する。このうち、電圧Vdh-Lは、実際には電圧基準の0ボルトであって接地電
位Gndであり、また、電圧の高低関係は、Vdh-L(=0)<Vdl-L<Vdl-H<Vdh-Hであ
る(例えば図8、図9参照)。
のである。詳細には、電気光学装置10の論理レベルは、高振幅論理と低振幅論理との2
種類があるので、電圧生成回路12は、高振幅論理においてHレベルに相当する電圧Vdh
-H、高振幅論理においてLレベルに相当する電圧Vdh-L、低振幅論理においてHレベルに
相当する電圧Vdl-H、および、低振幅論理においてLレベルに相当する電圧Vdl-Lを、そ
れぞれ生成する。このうち、電圧Vdh-Lは、実際には電圧基準の0ボルトであって接地電
位Gndであり、また、電圧の高低関係は、Vdh-L(=0)<Vdl-L<Vdl-H<Vdh-Hであ
る(例えば図8、図9参照)。
制御回路14は、表示モードに合わせて表示パネル20を制御するための各種制御信号
を出力するものである。本実施形態では、表示モードとして、第1表示領域100および
第2表示領域200の双方を用いて表示を行う全画面表示モード(第1表示モード)と、
第2表示領域200だけを用いて表示を行う部分表示モード(第2表示モード)との2つ
があり、この表示モードに合わせてYドライバ30を制御するための制御信号群Cty、X
ドライバ40を制御するための制御信号群Ctx、デマルチプレクサ50に対し各ブロック
においてR、G、B系列のいずれかのデータ線114を選択させるための制御信号Sel-R
、Sel-G、Sel-Bを出力する。
なお、表示モードは、制御回路14自体によって規定する場合もあれば、図示省略した
上位制御回路または操作子によって指定される場合もある。いずれにしても、制御回路1
4は、全画面表示モードを指定する場合には、後述する信号ModをHレベルとする一方、
部分表示モードを指定する場合には、信号ModをLレベルとする。
を出力するものである。本実施形態では、表示モードとして、第1表示領域100および
第2表示領域200の双方を用いて表示を行う全画面表示モード(第1表示モード)と、
第2表示領域200だけを用いて表示を行う部分表示モード(第2表示モード)との2つ
があり、この表示モードに合わせてYドライバ30を制御するための制御信号群Cty、X
ドライバ40を制御するための制御信号群Ctx、デマルチプレクサ50に対し各ブロック
においてR、G、B系列のいずれかのデータ線114を選択させるための制御信号Sel-R
、Sel-G、Sel-Bを出力する。
なお、表示モードは、制御回路14自体によって規定する場合もあれば、図示省略した
上位制御回路または操作子によって指定される場合もある。いずれにしても、制御回路1
4は、全画面表示モードを指定する場合には、後述する信号ModをHレベルとする一方、
部分表示モードを指定する場合には、信号ModをLレベルとする。
また、制御回路14は、表示モードに合わせて光源102、202の点灯/非点灯を制
御するほか、表示モードとは無関係に約16.7ミリ秒毎に論理レベルが反転する低振幅
論理のコモン信号Vcom2と、当該コモン信号Vcom2と論理レベルが同一のオフ信号Voff
と、当該コモン信号Vcom2と論理レベルが反転の関係にあるオン信号Vonとを生成して、
第2表示領域200に供給する。
なお、図1においてはオフ信号Voff、オン信号Vonの図示が省略されている。また、
制御回路14は、電源が投入されている限り、コモン信号Vcom2の論理反転動作を継続し
て実行する。オフ信号Voffおよびオン信号Vonについても同様である。
御するほか、表示モードとは無関係に約16.7ミリ秒毎に論理レベルが反転する低振幅
論理のコモン信号Vcom2と、当該コモン信号Vcom2と論理レベルが同一のオフ信号Voff
と、当該コモン信号Vcom2と論理レベルが反転の関係にあるオン信号Vonとを生成して、
第2表示領域200に供給する。
なお、図1においてはオフ信号Voff、オン信号Vonの図示が省略されている。また、
制御回路14は、電源が投入されている限り、コモン信号Vcom2の論理反転動作を継続し
て実行する。オフ信号Voffおよびオン信号Vonについても同様である。
Yドライバ30は、全画面表示モードであれば、1〜120行目の走査線112および
121〜140行目の行選択線212を順番に選択するとともに、選択した走査線112
または行選択線212にHレベルの論理信号を供給する一方、部分表示モードであれば、
1〜120行目のすべての走査線112を非選択としてLレベルの論理信号を供給すると
ともに、第2表示領域200において画素210の表示内容を変更する行に対応する行選
択線212にHレベルの論理信号を供給する。
ここで、1〜120行目の走査線112および121〜140行目の行選択線212に
出力される論理信号を、G1〜G120およびG121〜G140と表記する。なお便宜上、走査線
112に出力される論理信号を、行番目を特定しないで一般的に説明する場合には、Gm
と表記し(mは1以上120以下の整数である)、行選択線212に出力される論理信号
を、行番目を特定しないで一般的に説明する場合には、Gnと表記する(nは121以上
140以下の整数である)。
また、後述するように、論理信号G1〜G120は高振幅論理であるのに対し、論理信号G
121〜G140は低振幅論理である。
121〜140行目の行選択線212を順番に選択するとともに、選択した走査線112
または行選択線212にHレベルの論理信号を供給する一方、部分表示モードであれば、
1〜120行目のすべての走査線112を非選択としてLレベルの論理信号を供給すると
ともに、第2表示領域200において画素210の表示内容を変更する行に対応する行選
択線212にHレベルの論理信号を供給する。
ここで、1〜120行目の走査線112および121〜140行目の行選択線212に
出力される論理信号を、G1〜G120およびG121〜G140と表記する。なお便宜上、走査線
112に出力される論理信号を、行番目を特定しないで一般的に説明する場合には、Gm
と表記し(mは1以上120以下の整数である)、行選択線212に出力される論理信号
を、行番目を特定しないで一般的に説明する場合には、Gnと表記する(nは121以上
140以下の整数である)。
また、後述するように、論理信号G1〜G120は高振幅論理であるのに対し、論理信号G
121〜G140は低振幅論理である。
Xドライバ40は、全画面表示モードの場合に、Yドライバ30によって走査線112
が選択されたときには、当該走査線112と、各ブロックにおける3列のデータ線114
のうち、制御信号Sel-R、Sel-G、Sel-Bで指定されたデータ線との交差に対応する副画
素110の階調に応じた電圧のデータ信号を出力する一方、Yドライバ30によって行選
択線212が選択されるときには、当該行選択線212と各ブロックとに対応する画素2
10の表示内容に応じた論理レベルのデータ信号を出力するものである。
ここで便宜的に、1〜120番目のブロックに対応して出力されるデータ信号を、d1
〜d120と表記する。なお、各ブロックに対応して出力されるデータ信号d1〜d120を、
ブロックの番目を特定しないで一般的に説明する場合には、Gjと表記する(jは1以上
120以下の整数である)。
また、Yドライバ30およびXドライバ40の詳細な構成については後述する。
が選択されたときには、当該走査線112と、各ブロックにおける3列のデータ線114
のうち、制御信号Sel-R、Sel-G、Sel-Bで指定されたデータ線との交差に対応する副画
素110の階調に応じた電圧のデータ信号を出力する一方、Yドライバ30によって行選
択線212が選択されるときには、当該行選択線212と各ブロックとに対応する画素2
10の表示内容に応じた論理レベルのデータ信号を出力するものである。
ここで便宜的に、1〜120番目のブロックに対応して出力されるデータ信号を、d1
〜d120と表記する。なお、各ブロックに対応して出力されるデータ信号d1〜d120を、
ブロックの番目を特定しないで一般的に説明する場合には、Gjと表記する(jは1以上
120以下の整数である)。
また、Yドライバ30およびXドライバ40の詳細な構成については後述する。
デマルチプレクサ50は、データ線114毎に設けられたトランスミッションゲート5
4の集合体である。ここで、同一ブロックに属するデータ線114に対応する3個のトラ
ンスミッションゲート54の入力端は共通接続されて、当該ブロックに対応するデータ信
号が供給される一方、各トランスミッションゲート54の出力端は、データ線114の一
端に接続されている。さらに、R系列のデータ線114に対応するトランスミッションゲ
ート54の制御端(ゲート)には、制御信号Sel-Rが供給される一方、その反転制御端(
反転ゲート)には、制御信号Sel-RをNOT回路28で論理反転させた信号が供給される
。同様に、G、B系列のデータ線114に対応するトランスミッションゲート54の制御
端には、制御信号Sel-G、Sel-Bが供給される一方、その反転制御端には、制御信号Sel
-G、Sel-Bの論理反転信号が供給される。
すなわち、j番目のブロックは、R系列の(3j−2)列目、G系列の(3j−1)列
目およびB系列の(3j)列目のデータ線114から構成されるので、これら3列のデー
タ線114に対応するトランスミッションゲート54の入力端は共通接続されるとともに
、データ信号djが供給された構成となっている。
なお、Xドライバ40およびデマルチプレクサ50によって、データ線114にデータ
信号を供給することになるので、Xドライバ40およびデマルチプレクサ50を合わせた
概念がデータ線駆動回路になる。
4の集合体である。ここで、同一ブロックに属するデータ線114に対応する3個のトラ
ンスミッションゲート54の入力端は共通接続されて、当該ブロックに対応するデータ信
号が供給される一方、各トランスミッションゲート54の出力端は、データ線114の一
端に接続されている。さらに、R系列のデータ線114に対応するトランスミッションゲ
ート54の制御端(ゲート)には、制御信号Sel-Rが供給される一方、その反転制御端(
反転ゲート)には、制御信号Sel-RをNOT回路28で論理反転させた信号が供給される
。同様に、G、B系列のデータ線114に対応するトランスミッションゲート54の制御
端には、制御信号Sel-G、Sel-Bが供給される一方、その反転制御端には、制御信号Sel
-G、Sel-Bの論理反転信号が供給される。
すなわち、j番目のブロックは、R系列の(3j−2)列目、G系列の(3j−1)列
目およびB系列の(3j)列目のデータ線114から構成されるので、これら3列のデー
タ線114に対応するトランスミッションゲート54の入力端は共通接続されるとともに
、データ信号djが供給された構成となっている。
なお、Xドライバ40およびデマルチプレクサ50によって、データ線114にデータ
信号を供給することになるので、Xドライバ40およびデマルチプレクサ50を合わせた
概念がデータ線駆動回路になる。
次に、第1表示領域100における副画素110、および、第2表示領域200におけ
る画素210の構成について説明する。図3(a)は、副画素110の電気的な構成を示
す図であり、図3(b)は、画素210の電気的な構成を示す図である。
ここで、図3(a)は、m行目の走査線112と、図1において左から数えてj番目の
グループに属する3列のデータ線114との交差に対応する3つの副画素110の構成が
示されている。
る画素210の構成について説明する。図3(a)は、副画素110の電気的な構成を示
す図であり、図3(b)は、画素210の電気的な構成を示す図である。
ここで、図3(a)は、m行目の走査線112と、図1において左から数えてj番目の
グループに属する3列のデータ線114との交差に対応する3つの副画素110の構成が
示されている。
さて、図3(a)に示されるように、3つの副画素110は互いに同一構成であり、そ
れぞれ、nチャネル型の薄膜トランジスタ(Thin Film Transistor:以下単に「TFT」
と略称する)116と、液晶容量140と、を有する。このうち、TFT116のゲート
はm行目の走査線112に接続される一方、そのソースは、画素に対応するデータ線11
4に接続され、そのドレインは液晶容量140の一端たる画素電極118に接続されてい
る。また、液晶容量140の他端は第1コモン電極108である。この第1コモン電極1
08は、第1表示領域100における全ての副画素110にわたって共通であって、時間
的に一定の電圧Vdl-Lのコモン信号Vcom1が印加されている。
この副画素110において、m行目の走査線112に供給する論理信号をHレベルとし
(選択電圧を印加し)、TFT116をオン(導通)させるとともに、画素電極118に
対し、データ線114およびオン状態のTFT116を経由して、コモン信号Vcom1の電
圧Vdl-Lと比較して目標とする階調(明るさ)に応じた電圧だけ高位(正極性)または低
位(負極性)の電圧を印加することにより、当該液晶容量140に、階調に応じた電圧を
保持させることが可能となる。
なお、副画素110の各々には、液晶容量140に対し電気的に並列となるように蓄積
容量が設けられるが、本発明と直接関連しないので図示省略している。
れぞれ、nチャネル型の薄膜トランジスタ(Thin Film Transistor:以下単に「TFT」
と略称する)116と、液晶容量140と、を有する。このうち、TFT116のゲート
はm行目の走査線112に接続される一方、そのソースは、画素に対応するデータ線11
4に接続され、そのドレインは液晶容量140の一端たる画素電極118に接続されてい
る。また、液晶容量140の他端は第1コモン電極108である。この第1コモン電極1
08は、第1表示領域100における全ての副画素110にわたって共通であって、時間
的に一定の電圧Vdl-Lのコモン信号Vcom1が印加されている。
この副画素110において、m行目の走査線112に供給する論理信号をHレベルとし
(選択電圧を印加し)、TFT116をオン(導通)させるとともに、画素電極118に
対し、データ線114およびオン状態のTFT116を経由して、コモン信号Vcom1の電
圧Vdl-Lと比較して目標とする階調(明るさ)に応じた電圧だけ高位(正極性)または低
位(負極性)の電圧を印加することにより、当該液晶容量140に、階調に応じた電圧を
保持させることが可能となる。
なお、副画素110の各々には、液晶容量140に対し電気的に並列となるように蓄積
容量が設けられるが、本発明と直接関連しないので図示省略している。
一方、図3(b)は、n行目の行選択線212と、図1において左から数えてj列目の
ビット線214との交差に対応する画素210の構成が示されている。
この図に示されるように、画素210は、スタティック型のメモリ回路220、選択回
路230および液晶容量240を有する。このうち、メモリ回路220は、nチャネル型
TFT221、222と、NOT回路225、226を備える。TFT221については
、そのソースがj列目のビット線214に接続され、そのドレインがNOT回路225の
入力端に接続され、そのゲートがn行目の行選択線212に接続されている。NOT回路
225の出力端は、NOT回路226の入力端に接続され、NOT回路226の出力端は
、NOT回路225の入力端に帰還されている。
なお、メモリ回路220は相補型であるので、TFT222については、そのソースが
j列目の反転ビット線215に接続され、そのドレインがNOT回路226の入力端に接
続され、そのゲートがn行目の行選択線212に接続されている。
ビット線214との交差に対応する画素210の構成が示されている。
この図に示されるように、画素210は、スタティック型のメモリ回路220、選択回
路230および液晶容量240を有する。このうち、メモリ回路220は、nチャネル型
TFT221、222と、NOT回路225、226を備える。TFT221については
、そのソースがj列目のビット線214に接続され、そのドレインがNOT回路225の
入力端に接続され、そのゲートがn行目の行選択線212に接続されている。NOT回路
225の出力端は、NOT回路226の入力端に接続され、NOT回路226の出力端は
、NOT回路225の入力端に帰還されている。
なお、メモリ回路220は相補型であるので、TFT222については、そのソースが
j列目の反転ビット線215に接続され、そのドレインがNOT回路226の入力端に接
続され、そのゲートがn行目の行選択線212に接続されている。
したがって、メモリ回路220では、n行目の行選択線212に供給された論理信号G
nがHレベルになると、TFT221、222がともにオンして、ビット線214に供給
されたデータ信号djの論理レベルが端子Qにて記憶される(反転ビット線215に供給
された反転データ信号/djが端子/Qにて記憶される)とともに、以後、論理信号Gnが
LレベルになってTFT221、222がオフしても、当該記憶内容がスタティックに保
持される構成となる。
nがHレベルになると、TFT221、222がともにオンして、ビット線214に供給
されたデータ信号djの論理レベルが端子Qにて記憶される(反転ビット線215に供給
された反転データ信号/djが端子/Qにて記憶される)とともに、以後、論理信号Gnが
LレベルになってTFT221、222がオフしても、当該記憶内容がスタティックに保
持される構成となる。
選択回路230は、トランスミッションゲート232、234を有する。ここで、トラ
ンスミッションゲート232の入力端は、オン信号Vonが供給される信号線251に接続
される一方、トランスミッションゲート234の入力端は、オフ信号Voffが供給される
信号線252に接続され、トランスミッションゲート232、234の出力端は、画素毎
に個別に形成された画素電極218に共通接続されている。
また、トランスミッションゲート232の制御ゲートおよびトランスミッションゲート
234の反転制御ゲートは、メモリ回路220における端子Qに接続される一方、トラン
スミッションゲート232の反転制御ゲートおよびトランスミッションゲート234の制
御ゲートは、メモリ回路220における端子/Qに接続されている。
したがって、端子Qで保持される論理信号がHレベルであれば(端子/QがLレベルで
あれば)、トランスミッションゲート232、234がそれぞれオン、オフして、オン信
号Vonが画素電極218に印加される一方、端子Qで保持される論理信号がLレベルであ
れば(端子/QがHレベルであれば)、トランスミッションゲート232、234がそれ
ぞれオフ、オンして、オフ信号Voffが画素電極218に印加される構成となっている。
液晶容量240は、その一端たる画素電極218と、他端である第2コモン電極208
とで、液晶105を挟持した構成である。ここで、第2コモン電極208は、第2表示領
域200における全ての画素210にわたって共通であって、1フレームの期間毎に論理
反転する上記コモン信号Vcom2が印加されている。
ンスミッションゲート232の入力端は、オン信号Vonが供給される信号線251に接続
される一方、トランスミッションゲート234の入力端は、オフ信号Voffが供給される
信号線252に接続され、トランスミッションゲート232、234の出力端は、画素毎
に個別に形成された画素電極218に共通接続されている。
また、トランスミッションゲート232の制御ゲートおよびトランスミッションゲート
234の反転制御ゲートは、メモリ回路220における端子Qに接続される一方、トラン
スミッションゲート232の反転制御ゲートおよびトランスミッションゲート234の制
御ゲートは、メモリ回路220における端子/Qに接続されている。
したがって、端子Qで保持される論理信号がHレベルであれば(端子/QがLレベルで
あれば)、トランスミッションゲート232、234がそれぞれオン、オフして、オン信
号Vonが画素電極218に印加される一方、端子Qで保持される論理信号がLレベルであ
れば(端子/QがHレベルであれば)、トランスミッションゲート232、234がそれ
ぞれオフ、オンして、オフ信号Voffが画素電極218に印加される構成となっている。
液晶容量240は、その一端たる画素電極218と、他端である第2コモン電極208
とで、液晶105を挟持した構成である。ここで、第2コモン電極208は、第2表示領
域200における全ての画素210にわたって共通であって、1フレームの期間毎に論理
反転する上記コモン信号Vcom2が印加されている。
本実施形態において、第1表示領域100における液晶容量140および第2表示領域
200における液晶容量240は、いずれも保持された電圧実効値に応じて単位時間にお
ける平均的な透過光量が変化する。詳細には、液晶容量140、240のいずれも、保持
された電圧が低くなるにつれて、透過光量が小さくなるノーマリーブラックモードとなる
ように設定されている。
ただし、液晶容量140には、階調に応じた電圧が保持されるので、階調表示が可能で
あるのに対し、液晶容量240には、オンまたはオフに相当する電圧のみが保持されるの
で、明るい状態(白色)または暗い状態(黒色)の2値的な表示のみが可能となっている
。
200における液晶容量240は、いずれも保持された電圧実効値に応じて単位時間にお
ける平均的な透過光量が変化する。詳細には、液晶容量140、240のいずれも、保持
された電圧が低くなるにつれて、透過光量が小さくなるノーマリーブラックモードとなる
ように設定されている。
ただし、液晶容量140には、階調に応じた電圧が保持されるので、階調表示が可能で
あるのに対し、液晶容量240には、オンまたはオフに相当する電圧のみが保持されるの
で、明るい状態(白色)または暗い状態(黒色)の2値的な表示のみが可能となっている
。
次に、Yドライバ(走査線駆動回路)30の詳細について説明する。図4は、Yドライ
バ30の構成を示す図である。
図において、シフトレジスタ31は、低振幅論理の電圧Vdl-Hと電圧Vdl-Lと(の差電
圧)を電源とし、走査線数「120」と行選択線「20」との和である「140」の段数
を有する。ここで、シフトレジスタ31は、図5に示されるように、クロック信号CLY
が立ち上がる毎に当該クロック信号CLYの半周期分のパルス幅を持つ転送開始パルスD
Yを順次シフトし、そのシフト信号をY1、Y2、Y3、…、Y120、Y121、…、Y140とし
て出力する。
なお、本実施形態においてシフトレジスタ31は、全画面表示モードであっても、部分
表示モードであって、電源が投入されている限りシフト動作を継続して実行する。
また、どのシフト信号がHレベルとなるかについては、転送開始パルスDYの入力後に
、クロック信号CLYの論理レベルの遷移回数によって定まる。このため、シフトレジス
タ31におけるシフト動作の状態については、転送開始パルスDYとクロック信号CLY
との出力から制御回路14の側で把握することができる。
バ30の構成を示す図である。
図において、シフトレジスタ31は、低振幅論理の電圧Vdl-Hと電圧Vdl-Lと(の差電
圧)を電源とし、走査線数「120」と行選択線「20」との和である「140」の段数
を有する。ここで、シフトレジスタ31は、図5に示されるように、クロック信号CLY
が立ち上がる毎に当該クロック信号CLYの半周期分のパルス幅を持つ転送開始パルスD
Yを順次シフトし、そのシフト信号をY1、Y2、Y3、…、Y120、Y121、…、Y140とし
て出力する。
なお、本実施形態においてシフトレジスタ31は、全画面表示モードであっても、部分
表示モードであって、電源が投入されている限りシフト動作を継続して実行する。
また、どのシフト信号がHレベルとなるかについては、転送開始パルスDYの入力後に
、クロック信号CLYの論理レベルの遷移回数によって定まる。このため、シフトレジス
タ31におけるシフト動作の状態については、転送開始パルスDYとクロック信号CLY
との出力から制御回路14の側で把握することができる。
レベルシフタ(LS)32、NAND回路33およびNOT回路34は、それぞれ1〜
120行目の走査線112に対応して設けられるとともに、高振幅論理の電圧Vdh-Hと電
圧Vdh-Lとを電源として動作する。このうち、1〜120行目のレベルシフタ32は、そ
れぞれ低振幅論理のシフト信号Y1、Y2、Y3、…、Y120を、高振幅論理の信号に変換す
る。
一方、レベルシフタ(LS)36は、高振幅論理の電圧Vdh-Hと電圧Vdh-Lとを電源と
して動作して、低振幅論理の出力許可信号Oeを高振幅論理の信号に変換する。
NAND回路33は、高振幅論理に変換されたシフト信号と出力許可信号Oeとの否定
論理積信号を出力し、NOT回路34は当該否定論理積信号の論理を再反転して走査線1
12に供給する。すなわち、m行目に対応するNOT回路34から出力される信号が論理
信号Gmとしてm行目の走査線112に供給される構成となっている。
120行目の走査線112に対応して設けられるとともに、高振幅論理の電圧Vdh-Hと電
圧Vdh-Lとを電源として動作する。このうち、1〜120行目のレベルシフタ32は、そ
れぞれ低振幅論理のシフト信号Y1、Y2、Y3、…、Y120を、高振幅論理の信号に変換す
る。
一方、レベルシフタ(LS)36は、高振幅論理の電圧Vdh-Hと電圧Vdh-Lとを電源と
して動作して、低振幅論理の出力許可信号Oeを高振幅論理の信号に変換する。
NAND回路33は、高振幅論理に変換されたシフト信号と出力許可信号Oeとの否定
論理積信号を出力し、NOT回路34は当該否定論理積信号の論理を再反転して走査線1
12に供給する。すなわち、m行目に対応するNOT回路34から出力される信号が論理
信号Gmとしてm行目の走査線112に供給される構成となっている。
一方、NAND回路37およびNOT回路38は、それぞれ121〜140行目の行選
択線212に対応して設けられるとともに、低振幅論理の電圧Vdl-Hと電圧Vdl-Lとを電
源として動作する。
詳細には、NAND回路37は、低振幅論理のシフト信号と出力許可信号Oeとの否定
論理積信号を出力し、NOT回路38は当該否定論理積信号の論理を再反転して行選択線
212に供給する。すなわち、n行目に対応するNOT回路38から出力される信号が論
理信号Gnとしてn行目の行選択線212に供給される構成となっている。
なお、低振幅論理のクロック信号CLY、転送開始パルスDYおよび出力許可信号Oe
は、制御回路14(図1参照)から供給され、これらを総称したものが制御信号群Ctyで
ある。
択線212に対応して設けられるとともに、低振幅論理の電圧Vdl-Hと電圧Vdl-Lとを電
源として動作する。
詳細には、NAND回路37は、低振幅論理のシフト信号と出力許可信号Oeとの否定
論理積信号を出力し、NOT回路38は当該否定論理積信号の論理を再反転して行選択線
212に供給する。すなわち、n行目に対応するNOT回路38から出力される信号が論
理信号Gnとしてn行目の行選択線212に供給される構成となっている。
なお、低振幅論理のクロック信号CLY、転送開始パルスDYおよび出力許可信号Oe
は、制御回路14(図1参照)から供給され、これらを総称したものが制御信号群Ctyで
ある。
続いて、Xドライバ40の詳細について説明する。図6は、Xドライバ40の構成を示
す図である。
この図に示されるように、記憶回路402、ラッチ回路(L)404、D/A変換回路
(DAC)406、正転・反転増幅回路408およびスイッチ410、412が、各ブロ
ックに対応して設けられる。このうち、記憶回路402は、120行×3列および20行
×1列の記憶領域を有する。ここで例えば1番目のブロックに対応する記憶回路402は
、120行×3列の記憶領域に、それぞれ1〜120行目であって1列目の画素を構成す
るR、G、Bの副画素110の階調を規定するデータを記憶する一方、20行×1列の記
憶領域に、それぞれ121〜140行目であって1列目の画素210のオンまたはオフを
規定するデータを記憶する。
す図である。
この図に示されるように、記憶回路402、ラッチ回路(L)404、D/A変換回路
(DAC)406、正転・反転増幅回路408およびスイッチ410、412が、各ブロ
ックに対応して設けられる。このうち、記憶回路402は、120行×3列および20行
×1列の記憶領域を有する。ここで例えば1番目のブロックに対応する記憶回路402は
、120行×3列の記憶領域に、それぞれ1〜120行目であって1列目の画素を構成す
るR、G、Bの副画素110の階調を規定するデータを記憶する一方、20行×1列の記
憶領域に、それぞれ121〜140行目であって1列目の画素210のオンまたはオフを
規定するデータを記憶する。
さらに、記憶回路402では、制御信号Syで指定される行が1〜120行目である場
合に、当該指定される行に対応する記憶領域から、制御信号Sel-RがHレベルであればR
の副画素110の階調を規定するデータが読み出され、同様に、制御信号Sel-G、Sel-B
がHレベルであればB、Gの副画素110の階調を規定するデータが読み出される。また
、記憶回路402では、制御信号Syで指定される行が121〜140行目である場合に
、当該指定される行に対応する記憶領域から、画素210のオンまたはオフを規定するデ
ータが読み出される。ここで、制御信号Syで指定される行は、シフトレジスタ31によ
るシフト動作、すなわち、Hレベルとなるシフト信号に対応した走査線112または行選
択線212に一致する。
なお、副画素110の階調を規定するデータは、複数ビット(例えば8ビット)である
が、画素210のオンまたはオフを規定するデータは1ビットであり、これらのデータは
、表示内容が変更された場合に、図示省略した上位制御回路によって書き換えられる構成
となっている。
合に、当該指定される行に対応する記憶領域から、制御信号Sel-RがHレベルであればR
の副画素110の階調を規定するデータが読み出され、同様に、制御信号Sel-G、Sel-B
がHレベルであればB、Gの副画素110の階調を規定するデータが読み出される。また
、記憶回路402では、制御信号Syで指定される行が121〜140行目である場合に
、当該指定される行に対応する記憶領域から、画素210のオンまたはオフを規定するデ
ータが読み出される。ここで、制御信号Syで指定される行は、シフトレジスタ31によ
るシフト動作、すなわち、Hレベルとなるシフト信号に対応した走査線112または行選
択線212に一致する。
なお、副画素110の階調を規定するデータは、複数ビット(例えば8ビット)である
が、画素210のオンまたはオフを規定するデータは1ビットであり、これらのデータは
、表示内容が変更された場合に、図示省略した上位制御回路によって書き換えられる構成
となっている。
ラッチ回路404は、記憶回路402から読み出されたデータをラッチするものである
。D/A変換回路406は、ラッチ回路404によってラッチされたデータが副画素11
0の階調を規定する複数ビットのデータである場合に、電圧Vdl-L(第1コモン電極10
8の電位)を基準にして、当該複数ビットのデータに応じた電圧だけ高位のアナログ信号
に変換するものである。正転・反転増幅回路408は、極性指示信号PolがHレベルであ
れば、D/A変換回路406によるアナログ信号を正転出力(電圧増幅係数「+1」)す
る一方、極性指示信号PolがLレベルであれば、アナログ信号を、電圧Vdl-Lを基準にし
て反転出力(電圧増幅係数「−1」)するものである。
なお、D/A変換回路406および正転・反転増幅回路408は、信号ModがLレベル
となって部分表示モードが指定された場合に動作停止する構成となっている。
また、極性指示信号Polは、液晶容量140に対する書込極性を指定する信号であり、
例えばHレベルであれば正極性書込を、Lレベルであれば負極性書込を指定する。なお、
本実施形態において極性指示信号Polは、図7に示されるように1フレームの期間毎に極
性反転する。このため、1フレームの期間において、すべての液晶容量140は同一の書
込極性となり、かつ、当該書込極性が1フレーム毎に反転するので、本実施形態では、い
わゆる面反転駆動となるが、本発明をこれに限定する趣旨ではない。
。D/A変換回路406は、ラッチ回路404によってラッチされたデータが副画素11
0の階調を規定する複数ビットのデータである場合に、電圧Vdl-L(第1コモン電極10
8の電位)を基準にして、当該複数ビットのデータに応じた電圧だけ高位のアナログ信号
に変換するものである。正転・反転増幅回路408は、極性指示信号PolがHレベルであ
れば、D/A変換回路406によるアナログ信号を正転出力(電圧増幅係数「+1」)す
る一方、極性指示信号PolがLレベルであれば、アナログ信号を、電圧Vdl-Lを基準にし
て反転出力(電圧増幅係数「−1」)するものである。
なお、D/A変換回路406および正転・反転増幅回路408は、信号ModがLレベル
となって部分表示モードが指定された場合に動作停止する構成となっている。
また、極性指示信号Polは、液晶容量140に対する書込極性を指定する信号であり、
例えばHレベルであれば正極性書込を、Lレベルであれば負極性書込を指定する。なお、
本実施形態において極性指示信号Polは、図7に示されるように1フレームの期間毎に極
性反転する。このため、1フレームの期間において、すべての液晶容量140は同一の書
込極性となり、かつ、当該書込極性が1フレーム毎に反転するので、本実施形態では、い
わゆる面反転駆動となるが、本発明をこれに限定する趣旨ではない。
一方、スイッチ410は、双投型であり、ラッチ回路404によってラッチされたデー
タが画素210の階調を規定する1ビットのデータである場合に、当該データの論理が「
1」であれば、実線で示されるように低振幅論理のHレベルに相当する電圧Vdl-Hの給電
線を選択し、当該データの「0」であれば、破線で示されるように低振幅論理のLレベル
に相当する電圧Vdl-Lの給電線を選択する。
スイッチ412は、双投型であり、制御信号ScnがHレベルであれば、実線で示される
ように正転・反転増幅回路408による出力信号を選択する一方、Lレベルであれば、波
線で示されるようにスイッチ410の出力端(共通端)を選択する。ここで、制御信号S
cnは、シフトレジスタ31によるシフト信号Y1からY120までのいずれかがHレベルとな
る期間にわたってHレベルとなり、シフト信号Y121からY140までのいずれかがHレベル
となる期間にわたってLレベルとなる(図5参照)。
タが画素210の階調を規定する1ビットのデータである場合に、当該データの論理が「
1」であれば、実線で示されるように低振幅論理のHレベルに相当する電圧Vdl-Hの給電
線を選択し、当該データの「0」であれば、破線で示されるように低振幅論理のLレベル
に相当する電圧Vdl-Lの給電線を選択する。
スイッチ412は、双投型であり、制御信号ScnがHレベルであれば、実線で示される
ように正転・反転増幅回路408による出力信号を選択する一方、Lレベルであれば、波
線で示されるようにスイッチ410の出力端(共通端)を選択する。ここで、制御信号S
cnは、シフトレジスタ31によるシフト信号Y1からY120までのいずれかがHレベルとな
る期間にわたってHレベルとなり、シフト信号Y121からY140までのいずれかがHレベル
となる期間にわたってLレベルとなる(図5参照)。
このような記憶回路402、ラッチ回路(L)404、D/A変換回路(DAC)40
6、正転・反転増幅回路408およびスイッチ410、412の組が1〜120番目の各
ブロックに対応して設けられて、スイッチ412によって選択された信号がデータ信号d
1〜d120として出力される。
なお、極性指示信号Polや、制御信号Scn、Sy、信号Mod、記憶回路402へのアク
セス信号(図示省略)は、制御回路14から供給され、これらを総称したものが図1にお
ける制御信号群Ctxに相当する。
6、正転・反転増幅回路408およびスイッチ410、412の組が1〜120番目の各
ブロックに対応して設けられて、スイッチ412によって選択された信号がデータ信号d
1〜d120として出力される。
なお、極性指示信号Polや、制御信号Scn、Sy、信号Mod、記憶回路402へのアク
セス信号(図示省略)は、制御回路14から供給され、これらを総称したものが図1にお
ける制御信号群Ctxに相当する。
この構成において、信号ModがHレベルであって全画面表示モードであれば、Xドライ
バ40では、D/A変換回路406および正転・反転増幅回路408が動作するとともに
、シフト信号Y1からY120までのいずれかがHレベルであれば(制御信号ScnがHレベル
)スイッチ412が正転・反転増幅回路408による出力信号を選択するので、j番目の
ブロックに対応するデータ信号djは、Hレベルの論理信号が供給される走査線112で
あって、ブロックにおけるR、G、Bうち、制御信号Sel-R、Sel-G、Sel-Bで指定され
た副画素110の階調に応じた電圧であって、かつ、極性指示信号Polで指定された極性
の電圧となる。
また、全画面表示モードであって、シフト信号Y121からY140までのいずれかがHレベ
ルであれば(制御信号ScnがLレベル)、スイッチ412がスイッチ410の出力端を選
択するので、データ信号djは、Hレベルの論理信号が供給される行選択線212とブロ
ックとに対応する画素210のオンまたはオフを指定する低振幅の論理信号となる。
バ40では、D/A変換回路406および正転・反転増幅回路408が動作するとともに
、シフト信号Y1からY120までのいずれかがHレベルであれば(制御信号ScnがHレベル
)スイッチ412が正転・反転増幅回路408による出力信号を選択するので、j番目の
ブロックに対応するデータ信号djは、Hレベルの論理信号が供給される走査線112で
あって、ブロックにおけるR、G、Bうち、制御信号Sel-R、Sel-G、Sel-Bで指定され
た副画素110の階調に応じた電圧であって、かつ、極性指示信号Polで指定された極性
の電圧となる。
また、全画面表示モードであって、シフト信号Y121からY140までのいずれかがHレベ
ルであれば(制御信号ScnがLレベル)、スイッチ412がスイッチ410の出力端を選
択するので、データ信号djは、Hレベルの論理信号が供給される行選択線212とブロ
ックとに対応する画素210のオンまたはオフを指定する低振幅の論理信号となる。
一方、信号ModがLレベルであって部分表示モードであれば、Xドライバ40では、D
/A変換回路406および正転・反転増幅回路408が動作停止するので、スイッチ41
2が正転・反転増幅回路408による出力信号を選択しても、データ線114は駆動され
ない。
また、部分表示モードであって、シフト信号Y121からY140までのいずれかがHレベル
であれば(制御信号ScnがLレベル)、データ信号djは、全画面表示モードと同様に、
データ信号djは、Hレベルの論理信号が供給される行選択線212とブロックとに対応
する画素210のオンまたはオフを指定する低振幅の論理信号となる。
/A変換回路406および正転・反転増幅回路408が動作停止するので、スイッチ41
2が正転・反転増幅回路408による出力信号を選択しても、データ線114は駆動され
ない。
また、部分表示モードであって、シフト信号Y121からY140までのいずれかがHレベル
であれば(制御信号ScnがLレベル)、データ信号djは、全画面表示モードと同様に、
データ信号djは、Hレベルの論理信号が供給される行選択線212とブロックとに対応
する画素210のオンまたはオフを指定する低振幅の論理信号となる。
次に、電気光学装置10の動作について説明する。
本実施形態では、上述したように表示モードとして、全画面表示モードと、部分表示モ
ードとの2つが存在するので、先に全画面表示モードの場合について説明し、その後に部
分表示モードの場合について説明することにする。
本実施形態では、上述したように表示モードとして、全画面表示モードと、部分表示モ
ードとの2つが存在するので、先に全画面表示モードの場合について説明し、その後に部
分表示モードの場合について説明することにする。
図7は、全画面表示モードにおけるY側の動作を説明するための図であり、図8および
図9は、X側の動作を説明するための図である。
まず、全画面表示モードにおいて、制御回路14は、信号ModをHレベルにするととも
に、第1表示領域100および第2表示領域200の双方を用いた表示を行うために、光
源102、202の両方を点灯させる。
さらに、全画面表示モードにおいて制御回路14は、出力許可信号OeをHレベルに固
定する。これにより、Yドライバ30では、シフトレジスタ31によるシフト信号Y1〜
Y140のうち、Y1〜Y120についてはレベルシフタ32による高振幅論理に変換されて、
Y121〜Y140については低振幅論理に保たれた状態で、それぞれ論理信号G1〜G140とし
て出力される。
すなわち、全画面表示モードでは、論理信号G1〜G120は、1フレームの期間にわたっ
て期間H毎に順番に排他的にHレベルとなる。ここで、1フレームの期間は、約16.7
ミリ秒(60Hzの逆数)である。なお、図7は、論理信号のレベルを問題としているの
で、低振幅論理と高振幅論理とにおける振幅の相違は、無視してある。
図9は、X側の動作を説明するための図である。
まず、全画面表示モードにおいて、制御回路14は、信号ModをHレベルにするととも
に、第1表示領域100および第2表示領域200の双方を用いた表示を行うために、光
源102、202の両方を点灯させる。
さらに、全画面表示モードにおいて制御回路14は、出力許可信号OeをHレベルに固
定する。これにより、Yドライバ30では、シフトレジスタ31によるシフト信号Y1〜
Y140のうち、Y1〜Y120についてはレベルシフタ32による高振幅論理に変換されて、
Y121〜Y140については低振幅論理に保たれた状態で、それぞれ論理信号G1〜G140とし
て出力される。
すなわち、全画面表示モードでは、論理信号G1〜G120は、1フレームの期間にわたっ
て期間H毎に順番に排他的にHレベルとなる。ここで、1フレームの期間は、約16.7
ミリ秒(60Hzの逆数)である。なお、図7は、論理信号のレベルを問題としているの
で、低振幅論理と高振幅論理とにおける振幅の相違は、無視してある。
次に、全画面表示モードのうち、第1表示領域100の表示動作について説明する。全
画面表示モードにおいて、論理信号G1〜G120は期間H毎に順次排他的にHレベルとなる
。このとき、制御回路14は、図7に示されるように、論理信号G1(シフト信号Y1)か
ら論理信号G120(シフト信号Y120)までがHレベルとなる期間にわたって制御信号Scn
をHレベルにする。
ここで、論理信号G1〜G120のうち、行を特定しないで一般化するために、論理信号G
mがHレベルとなる期間について説明すると、図8に示されるように、制御回路14は、
当該期間において、制御信号Sel-R、Sel-G、Sel-Bを、この順番で排他的にHレベルと
する。
画面表示モードにおいて、論理信号G1〜G120は期間H毎に順次排他的にHレベルとなる
。このとき、制御回路14は、図7に示されるように、論理信号G1(シフト信号Y1)か
ら論理信号G120(シフト信号Y120)までがHレベルとなる期間にわたって制御信号Scn
をHレベルにする。
ここで、論理信号G1〜G120のうち、行を特定しないで一般化するために、論理信号G
mがHレベルとなる期間について説明すると、図8に示されるように、制御回路14は、
当該期間において、制御信号Sel-R、Sel-G、Sel-Bを、この順番で排他的にHレベルと
する。
m行目の走査線112に供給される論理信号GmがHレベルとなる期間において、制御
信号Sel-RがHレベルになったとき、例えばj番目のブロックに対応して出力されるデー
タ信号djは、上述したように、m行目の走査線112と、j番目のブロックにおけるR
系列のデータ線114とに対応する副画素110の階調に応じた電圧であって、かつ、極
性指示信号Polで指定され極性の電圧となる。また、制御信号Sel-RがHレベルになると
、R系列のデータ線114に対応するトランスミッションゲート54がオンになるので、
当該データ信号djは、j番目のブロックにおけるR系列のデータ線114に供給される
。
また、論理信号GmがHレベルになると、m行目の走査線112に対応する副画素11
0のすべてにおいてTFT116がオンするので、j番目のブロックにおけるR系列のデ
ータ線114に供給されたデータ信号djは、オンしたTFT116を介して、m行目の
走査線112とj番目のブロックにおけるR系列のデータ線114との交差に対応するR
の副画素110の画素電極118に印加される。これにより、当該Rの副画素の液晶容量
140には、第1コモン電極108の電圧Vdl-Lとデータ信号djの電圧との差、すなわ
ち、当該Rの副画素の階調に応じた電圧が書き込まれる。
信号Sel-RがHレベルになったとき、例えばj番目のブロックに対応して出力されるデー
タ信号djは、上述したように、m行目の走査線112と、j番目のブロックにおけるR
系列のデータ線114とに対応する副画素110の階調に応じた電圧であって、かつ、極
性指示信号Polで指定され極性の電圧となる。また、制御信号Sel-RがHレベルになると
、R系列のデータ線114に対応するトランスミッションゲート54がオンになるので、
当該データ信号djは、j番目のブロックにおけるR系列のデータ線114に供給される
。
また、論理信号GmがHレベルになると、m行目の走査線112に対応する副画素11
0のすべてにおいてTFT116がオンするので、j番目のブロックにおけるR系列のデ
ータ線114に供給されたデータ信号djは、オンしたTFT116を介して、m行目の
走査線112とj番目のブロックにおけるR系列のデータ線114との交差に対応するR
の副画素110の画素電極118に印加される。これにより、当該Rの副画素の液晶容量
140には、第1コモン電極108の電圧Vdl-Lとデータ信号djの電圧との差、すなわ
ち、当該Rの副画素の階調に応じた電圧が書き込まれる。
次に、制御信号Sel-G、Sel-Bの順にHレベルになったとき、データ信号djは、m行
目の走査線112とj番目のブロックのうちG、B系列のデータ線114との交差に対応
するG、Bの副画素110の階調に応じた電圧であって、かつ、極性指示信号Polで指定
され極性の電圧となって、j番目のブロックにおけるG、B系列のデータ線114に順番
に供給され、当該G、Bの副画素の液晶容量140には、それぞれ当該G、Bの副画素の
階調に応じた電圧が書き込まれる。
これにより、m行目の走査線112とj番目のブロックを構成するR、G、B系列のデ
ータ線114との交差に対応する3つの副画素には、階調に応じた電圧が順番に書き込ま
れたことになる。
目の走査線112とj番目のブロックのうちG、B系列のデータ線114との交差に対応
するG、Bの副画素110の階調に応じた電圧であって、かつ、極性指示信号Polで指定
され極性の電圧となって、j番目のブロックにおけるG、B系列のデータ線114に順番
に供給され、当該G、Bの副画素の液晶容量140には、それぞれ当該G、Bの副画素の
階調に応じた電圧が書き込まれる。
これにより、m行目の走査線112とj番目のブロックを構成するR、G、B系列のデ
ータ線114との交差に対応する3つの副画素には、階調に応じた電圧が順番に書き込ま
れたことになる。
図8では、論理信号GmがHレベルとなる期間Hにおいて、j番目のブロックに対応し
て出力されるデータ信号djの電圧変化が示されている。
当該期間Hにおけるデータ信号djの電圧は、極性指示信号PolがHレベルとなって正
極性書込が指定されていれば、ノーマリーブラックモードにおいて最も暗い状態に相当す
る電圧Vbpから最も明るい状態に相当する電圧Vwpまでの範囲で、一方、極性指示信号P
olがLレベルとなって負極性書込が指定されていれば、最も暗い状態に相当する電圧Vbm
から最も明るい状態に相当する電圧Vwmまでの範囲で、それぞれ第1コモン電極108の
電圧Vdl-Lから画素の階調に応じた差を有する電圧となる。
ここで、正極性電圧Vwp(およびVbp)と、負極性電圧Vwm(Vbm)とは、それぞれ電
圧Vdl-Lを中心にして、互いに対称の関係にある。
また、上述したように、本実施形態における電圧の基準はVdh-L(=Gnd)であるが、
書込極性については、液晶容量140において第1コモン電極108の電圧に対する画素
電極118の電圧が高位であるか低位であるかを問題とするので、当該書込極性の基準電
位については、第1コモン電極108の電圧Vdh-Lである。すなわち、電圧Vdh-Lよりも
高位側を正極性とし、低位側を負極性としている。
なお、図8におけるデータ信号djの電圧の縦スケールは、他の論理信号の電圧波形と
比較して拡大してある(この点については、図9についても同様である)。
て出力されるデータ信号djの電圧変化が示されている。
当該期間Hにおけるデータ信号djの電圧は、極性指示信号PolがHレベルとなって正
極性書込が指定されていれば、ノーマリーブラックモードにおいて最も暗い状態に相当す
る電圧Vbpから最も明るい状態に相当する電圧Vwpまでの範囲で、一方、極性指示信号P
olがLレベルとなって負極性書込が指定されていれば、最も暗い状態に相当する電圧Vbm
から最も明るい状態に相当する電圧Vwmまでの範囲で、それぞれ第1コモン電極108の
電圧Vdl-Lから画素の階調に応じた差を有する電圧となる。
ここで、正極性電圧Vwp(およびVbp)と、負極性電圧Vwm(Vbm)とは、それぞれ電
圧Vdl-Lを中心にして、互いに対称の関係にある。
また、上述したように、本実施形態における電圧の基準はVdh-L(=Gnd)であるが、
書込極性については、液晶容量140において第1コモン電極108の電圧に対する画素
電極118の電圧が高位であるか低位であるかを問題とするので、当該書込極性の基準電
位については、第1コモン電極108の電圧Vdh-Lである。すなわち、電圧Vdh-Lよりも
高位側を正極性とし、低位側を負極性としている。
なお、図8におけるデータ信号djの電圧の縦スケールは、他の論理信号の電圧波形と
比較して拡大してある(この点については、図9についても同様である)。
ここでは、j番目のブロックに対応した3つの副画素について書込動作について説明し
たが、論理信号GmがHレベルとなる期間においては、m行目であって、1、2、3、…
、120番目のブロックに対応する副画素110についても同様な書込動作が同時並行的
に実行される。
さらに、ここではm行目の走査線112に位置する画素1行分についての書込動作につ
いて説明したが、実際には、論理信号G1〜G120が順次Hレベルとなるから、画素1行分
についての書込動作は、1、2、3、…、120行目の順番で実行されることになる。
たが、論理信号GmがHレベルとなる期間においては、m行目であって、1、2、3、…
、120番目のブロックに対応する副画素110についても同様な書込動作が同時並行的
に実行される。
さらに、ここではm行目の走査線112に位置する画素1行分についての書込動作につ
いて説明したが、実際には、論理信号G1〜G120が順次Hレベルとなるから、画素1行分
についての書込動作は、1、2、3、…、120行目の順番で実行されることになる。
続いて、全画面表示モードのうち、第2表示領域200の表示動作について説明する。
全画面表示モードにおいて、論理信号G121〜G140は同様に期間H毎に順次排他的にHレ
ベルとなるが、制御回路14は、図7に示されるように、論理信号G121(シフト信号Y1
21)から論理信号G140(シフト信号Y140)までがHレベルとなる期間にわたって制御信
号ScnをLレベルにするとともに、当該期間において、制御信号Sel-RをHレベルとし、
制御信号Sel-G、Sel-BをLレベルとする。
全画面表示モードにおいて、論理信号G121〜G140は同様に期間H毎に順次排他的にHレ
ベルとなるが、制御回路14は、図7に示されるように、論理信号G121(シフト信号Y1
21)から論理信号G140(シフト信号Y140)までがHレベルとなる期間にわたって制御信
号ScnをLレベルにするとともに、当該期間において、制御信号Sel-RをHレベルとし、
制御信号Sel-G、Sel-BをLレベルとする。
ここで、論理信号G121〜G140のうち、行を特定しないで一般化するために、論理信号
GnがHレベルとなる期間について説明する。図9に示されるように、n行目の行選択線
212に供給される論理信号GnがHレベルとなる期間において、例えばj番目のブロッ
クに対応して出力されるデータ信号djは、上述したように、n行目の行選択線212と
j番目のブロックとに対応する画素210のオンまたはオフに応じた電圧となる。
詳細には、図9に示されるように、当該画素210をオン(ノーマリーブラックモード
において白色表示)させる場合、データ信号djは、実線で示されるように低振幅論理の
Hレベルに相当する電圧Vdl-Hとなる。このため、反転データ信号/djは、破線で示さ
れるように低振幅論理のLレベルに相当する電圧Vdl-Lとなる。
一方、当該画素210をオフ(ノーマリーブラックモードにおいて黒色表示)させる場
合、データ信号djは、実線で示されるように電圧Vdl-Lとなる。このため、反転データ
信号/djは、破線で示されるように電圧Vdl-Hとなる。
GnがHレベルとなる期間について説明する。図9に示されるように、n行目の行選択線
212に供給される論理信号GnがHレベルとなる期間において、例えばj番目のブロッ
クに対応して出力されるデータ信号djは、上述したように、n行目の行選択線212と
j番目のブロックとに対応する画素210のオンまたはオフに応じた電圧となる。
詳細には、図9に示されるように、当該画素210をオン(ノーマリーブラックモード
において白色表示)させる場合、データ信号djは、実線で示されるように低振幅論理の
Hレベルに相当する電圧Vdl-Hとなる。このため、反転データ信号/djは、破線で示さ
れるように低振幅論理のLレベルに相当する電圧Vdl-Lとなる。
一方、当該画素210をオフ(ノーマリーブラックモードにおいて黒色表示)させる場
合、データ信号djは、実線で示されるように電圧Vdl-Lとなる。このため、反転データ
信号/djは、破線で示されるように電圧Vdl-Hとなる。
また、制御信号Sel-RがHレベルになると、R系列のデータ線114に対応するトラン
スミッションゲート54がオンになるので、当該データ信号djは、j番目のブロックに
おけるR系列のデータ線114に供給された後、NOT回路152、154による2回の
反転を経てビット線214に供給される一方、NOT回路152のみによる1回の反転を
経て反転ビット線215に供給される。
論理信号GnがHレベルになると、n行目の画素210におけるTFT221、222
がオン状態となるので、ビット線214に供給されたデータ信号djの論理レベルがメモ
リ回路220における端子Qに、反転データ信号/djの論理レベルが端子/Qに、それ
ぞれ書き込まれる。
スミッションゲート54がオンになるので、当該データ信号djは、j番目のブロックに
おけるR系列のデータ線114に供給された後、NOT回路152、154による2回の
反転を経てビット線214に供給される一方、NOT回路152のみによる1回の反転を
経て反転ビット線215に供給される。
論理信号GnがHレベルになると、n行目の画素210におけるTFT221、222
がオン状態となるので、ビット線214に供給されたデータ信号djの論理レベルがメモ
リ回路220における端子Qに、反転データ信号/djの論理レベルが端子/Qに、それ
ぞれ書き込まれる。
ここでは、j番目のブロックに対応した画素210について書込動作について説明した
が、論理信号GnがHレベルとなる期間においては、n行目であって、1、2、3、…、
120番目のブロックの画素210についても同様な書込動作が同時並行的に実行される
。
さらに、ここではn行目の走査線112に位置する画素1行分についての書込動作につ
いて説明したが、実際には、論理信号G121〜G140が順次Hレベルとなるから、画素1行
分についての書込動作は、第1表示領域100における最終120行目の書込終了後に、
121、122、123、…、140行目の順番で実行されることになる。
が、論理信号GnがHレベルとなる期間においては、n行目であって、1、2、3、…、
120番目のブロックの画素210についても同様な書込動作が同時並行的に実行される
。
さらに、ここではn行目の走査線112に位置する画素1行分についての書込動作につ
いて説明したが、実際には、論理信号G121〜G140が順次Hレベルとなるから、画素1行
分についての書込動作は、第1表示領域100における最終120行目の書込終了後に、
121、122、123、…、140行目の順番で実行されることになる。
次に、メモリ回路220においてデータ信号の論理レベルが書き込まれた場合に、液晶
容量240がどうなるか、という観点で説明する。図10は、液晶容量240に印加され
る電圧を、メモリ回路220に保持される論理レベルに応じて、かつ、コモン信号Vcom2
、オン信号Vonおよびオフ信号Vof fとの関係において示す図である。
上述したように、また図10に示されるように、オフ信号Voffおよびオン信号Vonは
、第2コモン電極208に印加されるコモン信号Vcom2の論理レベルと同一および反転の
関係にある。画素210のメモリ回路220において、端子QにLレベルの論理信号が保
持されているとき(端子/QにHレベルの論理信号が保持されているとき)、トランスミ
ッションゲート232、234はそれぞれオフ、オンするので、当該画素の画素電極21
8には、コモン信号Vcom2と同一論理レベルの関係にあるオフ信号Vof fが印加される。
このため、液晶容量240に印加される電圧VLC、ここでは、画素電極218の電位か
ら第2コモン電極208の電位を差し引いた電圧は、図に示されるように、ゼロとなるの
で、ノーマリーブラックモードであれば、当該画素は、暗くなるオフ状態となる。
容量240がどうなるか、という観点で説明する。図10は、液晶容量240に印加され
る電圧を、メモリ回路220に保持される論理レベルに応じて、かつ、コモン信号Vcom2
、オン信号Vonおよびオフ信号Vof fとの関係において示す図である。
上述したように、また図10に示されるように、オフ信号Voffおよびオン信号Vonは
、第2コモン電極208に印加されるコモン信号Vcom2の論理レベルと同一および反転の
関係にある。画素210のメモリ回路220において、端子QにLレベルの論理信号が保
持されているとき(端子/QにHレベルの論理信号が保持されているとき)、トランスミ
ッションゲート232、234はそれぞれオフ、オンするので、当該画素の画素電極21
8には、コモン信号Vcom2と同一論理レベルの関係にあるオフ信号Vof fが印加される。
このため、液晶容量240に印加される電圧VLC、ここでは、画素電極218の電位か
ら第2コモン電極208の電位を差し引いた電圧は、図に示されるように、ゼロとなるの
で、ノーマリーブラックモードであれば、当該画素は、暗くなるオフ状態となる。
一方、メモリ回路220において、端子QにHレベルの論理信号が保持されているとき
(端子/QにLレベルの論理信号が保持されているとき)、トランスミッションゲート2
32、234はそれぞれオン、オフするので、当該画素の画素電極218には、コモン信
号Vcom2の論理レベルを反転した関係にあるオン信号Vonが印加される。このため、液晶
容量240に印加される電圧VLCは、+(Vdh-H)または−(Vdh-L)となるので、ノ
ーマリーブラックモードであれば、当該画素は明るくなるオン状態となる。
(端子/QにLレベルの論理信号が保持されているとき)、トランスミッションゲート2
32、234はそれぞれオン、オフするので、当該画素の画素電極218には、コモン信
号Vcom2の論理レベルを反転した関係にあるオン信号Vonが印加される。このため、液晶
容量240に印加される電圧VLCは、+(Vdh-H)または−(Vdh-L)となるので、ノ
ーマリーブラックモードであれば、当該画素は明るくなるオン状態となる。
このように、全画面表示モードであれば、1フレームの期間にわたって論理信号G1〜
G140が、この順番で期間H毎にHレベルとなり、このうち、論理信号G1〜G120が順番
にHレベルになることによって第1表示領域100における各副画素110に対しデータ
信号の電圧が書き込まれ、当該電圧に応じた階調表示が行われる一方、論理信号G121〜
G140が順番にHレベルになることによって第2表示領域200における各画素210の
メモリ回路220に対しオン/オフを指定するデータ信号の論理レベルが書き込まれて、
当該論理レベルに応じたオン(白色)/オフ(黒色)の表示が行われる。
G140が、この順番で期間H毎にHレベルとなり、このうち、論理信号G1〜G120が順番
にHレベルになることによって第1表示領域100における各副画素110に対しデータ
信号の電圧が書き込まれ、当該電圧に応じた階調表示が行われる一方、論理信号G121〜
G140が順番にHレベルになることによって第2表示領域200における各画素210の
メモリ回路220に対しオン/オフを指定するデータ信号の論理レベルが書き込まれて、
当該論理レベルに応じたオン(白色)/オフ(黒色)の表示が行われる。
本実施形態では、1フレームの期間毎に、液晶容量140に対する書込極性を指定する
極性指示信号Polの論理レベルが反転するとともに、第2コモン電極208に印加される
コモン信号Vcom2の論理レベルも反転するので、例えば、奇数nフレームにおいて極性指
示信号PolがHレベルになるとともに(図7参照)、コモン信号Vcom2がLレベルであれ
ば(図10参照)、当該奇数nフレームにおいて、第1表示領域100における副画素1
10の画素電極118では正極性電圧が書き込まれ、第2表示領域200における画素2
10の画素電極218ではオン表示であれば、第2コモン電極電位よりも高位電圧が書き
込まれる一方、続く偶数(n+1)フレームにおいて、画素電極118では負極性電圧が
書き込まれ、画素電極218ではオン表示であれば、第2コモン電極電位よりも低位電圧
が書き込まれる。
このため、第1表示領域100の液晶容量140においても第2表示領域200の液晶
容量240においても、1フレーム毎に保持電圧が反転(交流駆動)されるので、直流成
分の印加による液晶105の劣化が防止されることとなる。
極性指示信号Polの論理レベルが反転するとともに、第2コモン電極208に印加される
コモン信号Vcom2の論理レベルも反転するので、例えば、奇数nフレームにおいて極性指
示信号PolがHレベルになるとともに(図7参照)、コモン信号Vcom2がLレベルであれ
ば(図10参照)、当該奇数nフレームにおいて、第1表示領域100における副画素1
10の画素電極118では正極性電圧が書き込まれ、第2表示領域200における画素2
10の画素電極218ではオン表示であれば、第2コモン電極電位よりも高位電圧が書き
込まれる一方、続く偶数(n+1)フレームにおいて、画素電極118では負極性電圧が
書き込まれ、画素電極218ではオン表示であれば、第2コモン電極電位よりも低位電圧
が書き込まれる。
このため、第1表示領域100の液晶容量140においても第2表示領域200の液晶
容量240においても、1フレーム毎に保持電圧が反転(交流駆動)されるので、直流成
分の印加による液晶105の劣化が防止されることとなる。
なお、本実施形態において、全画面表示モードである場合に論理信号G121〜G140を順
番にHレベルとしたが、メモリ回路220はスタティック型であるので、オンまたはオフ
状態が変更されない画素210については、当該メモリ回路220の保持内容を書き換え
る必要がない。このため、全画面表示モードであっても、オンまたはオフ状態が変更され
ない1行分の画素210については、当該行に対応するシフト信号がHレベルとなるタイ
ミングにおいて出力許可信号OeをLレベルとして、当該行の行選択線212に供給され
る論理信号をLレベルとしても良い。
番にHレベルとしたが、メモリ回路220はスタティック型であるので、オンまたはオフ
状態が変更されない画素210については、当該メモリ回路220の保持内容を書き換え
る必要がない。このため、全画面表示モードであっても、オンまたはオフ状態が変更され
ない1行分の画素210については、当該行に対応するシフト信号がHレベルとなるタイ
ミングにおいて出力許可信号OeをLレベルとして、当該行の行選択線212に供給され
る論理信号をLレベルとしても良い。
次に、部分表示モードの動作について説明することにする。
全画面表示モードから部分表示モードに移行する場合、制御回路14は、全画面表示モ
ードにおける最終の1フレームの期間を用いて、第1表示領域100におけるすべての副
画素110を最も暗い状態とさせる電圧VbpまたはVbmを書き込む。これにより、記憶回
路402に記憶された副画素110の階調を規定するデータにかかわらず、強制的にすべ
ての副画素110が、ノーマリーブラックモードにおいてオフ表示に相当する黒色表示と
なる。
次に、部分表示モードにおいて、制御回路14は、信号ModをLレベルにするとともに
、第2表示領域200のみを用いた表示を行うために、光源102を消灯させて、光源2
02のみを点灯させる。
全画面表示モードから部分表示モードに移行する場合、制御回路14は、全画面表示モ
ードにおける最終の1フレームの期間を用いて、第1表示領域100におけるすべての副
画素110を最も暗い状態とさせる電圧VbpまたはVbmを書き込む。これにより、記憶回
路402に記憶された副画素110の階調を規定するデータにかかわらず、強制的にすべ
ての副画素110が、ノーマリーブラックモードにおいてオフ表示に相当する黒色表示と
なる。
次に、部分表示モードにおいて、制御回路14は、信号ModをLレベルにするとともに
、第2表示領域200のみを用いた表示を行うために、光源102を消灯させて、光源2
02のみを点灯させる。
ところで、部分表示モードは、当該領域の画素210の表示内容を変更する場合と、し
ない場合とに分けられる。
部分表示モードにおいて、第2表示領域200の画素210の表示内容を変更する場合
、制御回路14は、第2表示領域200において表示内容を書き換える必要のある行に対
応するシフト信号がHレベルとなる期間のみ、出力許可信号OeをHレベルとし、他の期
間については出力許可信号OeをLレベルとする。
ない場合とに分けられる。
部分表示モードにおいて、第2表示領域200の画素210の表示内容を変更する場合
、制御回路14は、第2表示領域200において表示内容を書き換える必要のある行に対
応するシフト信号がHレベルとなる期間のみ、出力許可信号OeをHレベルとし、他の期
間については出力許可信号OeをLレベルとする。
図11は、部分表示モードにおいて、第2表示領域200に属する121〜140行目
における全行の画素210の表示内容を変更する場合の例である。
部分表示モードにおいて、シフト信号Y1〜Y120がHレベルとなる期間では出力許可信
号OeがLレベルになるので、論理信号G1〜G120はいずれもLレベルとなる。このため
、第1表示領域100におけるすべての副画素110は黒色表示を維持することになる。
第2表示領域200において表示内容を書き換える必要のある行に対応するシフト信号
がHレベルになると、出力許可信号OeがHレベルになり、このため、当該Hレベルのシ
フト信号がそのまま論理信号として行選択線212に供給される。このとき、n行目の行
選択線212に供給される論理信号GnがHレベルになると、上述したように、n行目で
あって、1、2、3、…、120番目のブロックの画素210(のメモリ回路220)に
対し、それぞれオンまたはオフを指定するデータが書き込まれる。
そして、メモリ回路220に保持されたデータの論理レベルにしたがってオン信号Von
またはオフ信号Voffが選択回路230により選択されて画素電極218に印加されるの
で、各画素210は、当該データの論理レベルにしたがってオン表示(白色)またはオフ
表示(黒色)となる。
における全行の画素210の表示内容を変更する場合の例である。
部分表示モードにおいて、シフト信号Y1〜Y120がHレベルとなる期間では出力許可信
号OeがLレベルになるので、論理信号G1〜G120はいずれもLレベルとなる。このため
、第1表示領域100におけるすべての副画素110は黒色表示を維持することになる。
第2表示領域200において表示内容を書き換える必要のある行に対応するシフト信号
がHレベルになると、出力許可信号OeがHレベルになり、このため、当該Hレベルのシ
フト信号がそのまま論理信号として行選択線212に供給される。このとき、n行目の行
選択線212に供給される論理信号GnがHレベルになると、上述したように、n行目で
あって、1、2、3、…、120番目のブロックの画素210(のメモリ回路220)に
対し、それぞれオンまたはオフを指定するデータが書き込まれる。
そして、メモリ回路220に保持されたデータの論理レベルにしたがってオン信号Von
またはオフ信号Voffが選択回路230により選択されて画素電極218に印加されるの
で、各画素210は、当該データの論理レベルにしたがってオン表示(白色)またはオフ
表示(黒色)となる。
一方、部分表示モードにおいて、第2表示領域200の画素210の表示内容をすべて
変更しない場合、制御回路14は、出力許可信号OeをLレベルに固定する。
このため、論理信号G1〜G120のみならず、論理信号G121〜G140についても、シフト
信号とは無関係にすべてLレベルになるので、第1表示領域における副画素110のすべ
てが黒色表示を維持するとともに、第2表示領域における画素210は、保持されたデー
タの論理レベルにしたがってオン表示(白色)またはオフ表示(黒色)となる。
なお、コモン信号Vcom2(オン信号Vonおよびオフ信号Voff)は、部分表示モードに
おいても1フレームの期間毎に論理反転するので、オン表示となる画素210の液晶容量
240に直流成分が印加されることはない。
変更しない場合、制御回路14は、出力許可信号OeをLレベルに固定する。
このため、論理信号G1〜G120のみならず、論理信号G121〜G140についても、シフト
信号とは無関係にすべてLレベルになるので、第1表示領域における副画素110のすべ
てが黒色表示を維持するとともに、第2表示領域における画素210は、保持されたデー
タの論理レベルにしたがってオン表示(白色)またはオフ表示(黒色)となる。
なお、コモン信号Vcom2(オン信号Vonおよびオフ信号Voff)は、部分表示モードに
おいても1フレームの期間毎に論理反転するので、オン表示となる画素210の液晶容量
240に直流成分が印加されることはない。
このように部分表示モードでは、第2表示領域200において表示内容を書き換える必
要のある行に対応する論理信号のみをHレベルにするので、書き換える必要のない走査線
112や行選択線212が駆動されない。このため、これらに寄生する容量によって消費
される電力を抑えることが可能となる。
また、部分表示モードでは、論理信号G1〜G120がHレベルにならないので、Xドライ
バ40におけるD/A変換回路406およびバッファ回路408を動作させる必要がない
。このため、本実施形態において、モード信号Modによって部分表示モードが指定された
場合には、D/A変換回路406およびバッファ回路408の動作を禁止させているので
、これらの回路によって消費される電力のみならず、データ線114を駆動しないので、
低消費電力化を図ることが可能となる。同様に、第1表示領域100に光を照射する光源
102を非点灯としているので、その分、低消費電力化が図られる。
なお、出力許可信号OeがLレベルである期間には、Yドライバ30におけるレベルシ
フタ32は、高振幅論理においてHレベルに相当する電圧Vdh-Hを出力することはないの
で、昇圧動作を停止させる構成としても良い。
要のある行に対応する論理信号のみをHレベルにするので、書き換える必要のない走査線
112や行選択線212が駆動されない。このため、これらに寄生する容量によって消費
される電力を抑えることが可能となる。
また、部分表示モードでは、論理信号G1〜G120がHレベルにならないので、Xドライ
バ40におけるD/A変換回路406およびバッファ回路408を動作させる必要がない
。このため、本実施形態において、モード信号Modによって部分表示モードが指定された
場合には、D/A変換回路406およびバッファ回路408の動作を禁止させているので
、これらの回路によって消費される電力のみならず、データ線114を駆動しないので、
低消費電力化を図ることが可能となる。同様に、第1表示領域100に光を照射する光源
102を非点灯としているので、その分、低消費電力化が図られる。
なお、出力許可信号OeがLレベルである期間には、Yドライバ30におけるレベルシ
フタ32は、高振幅論理においてHレベルに相当する電圧Vdh-Hを出力することはないの
で、昇圧動作を停止させる構成としても良い。
なお、上述した実施形態では、第2表示領域における画素210は、メモリ回路220
において保持したデータ信号の論理レベルに応じてオン表示またはオフ表示の2値的な表
示しかできないが、1画素を、上述した副画素110と同様に複数の副画素によって表現
するとともに、これら複数の副画素のオン表示(またはオフ表示)の個数(面積)によっ
て、1画素を階調表示する構成としても良いし、面積階調を併用してカラー階調表示を行
う構成としても良い。
また、実施形態では、第1表示領域100のR、G、Bの3系列に対して、第2表示領
域200の画素210を1列設ける構成としたが、6、9、12…の列に対して、1列の
設ける構成としても良いし、色の関係を無視して、3の倍数以外の2系列以上に対して1
列設ける構成としても良い。
さらに、RGBに例えばC(シアン)等を加えて4色以上の副画素によって1ドットを
構成しても良い。
において保持したデータ信号の論理レベルに応じてオン表示またはオフ表示の2値的な表
示しかできないが、1画素を、上述した副画素110と同様に複数の副画素によって表現
するとともに、これら複数の副画素のオン表示(またはオフ表示)の個数(面積)によっ
て、1画素を階調表示する構成としても良いし、面積階調を併用してカラー階調表示を行
う構成としても良い。
また、実施形態では、第1表示領域100のR、G、Bの3系列に対して、第2表示領
域200の画素210を1列設ける構成としたが、6、9、12…の列に対して、1列の
設ける構成としても良いし、色の関係を無視して、3の倍数以外の2系列以上に対して1
列設ける構成としても良い。
さらに、RGBに例えばC(シアン)等を加えて4色以上の副画素によって1ドットを
構成しても良い。
一方、画素210は、副画素110に対して回路構成が複雑であるので(図3参照)、
配線や素子スペースの関係から、開口率を高くすることができない。そこで、画素210
については反射型としても良い。画素210を反射型とする場合、副画素210にも反射
型の特性を持たせるために、透過型と反射型の両性質を有する半透過としても良い。なお
、画素210を反射型とする場合、光源202は不要となる。
配線や素子スペースの関係から、開口率を高くすることができない。そこで、画素210
については反射型としても良い。画素210を反射型とする場合、副画素210にも反射
型の特性を持たせるために、透過型と反射型の両性質を有する半透過としても良い。なお
、画素210を反射型とする場合、光源202は不要となる。
上述した実施形態では、第1表示領域における3列の副画素110に対して、第2表示
領域200における画素210が1列設けられるので、走査線112および行選択線21
2の配列ピッチが等しければ、第2表示領域200の表示解像度は、第1表示領域100
の表示解像度よりも劣ることになる。
そこで、第2表示領域200の表示解像度を、第1表示領域100の表示解像度と同等
にしても良い。ただし単純に1列のデータ線114に、ビット線214と反転ビット線2
15との1組を対応させた構成では、第2表示領域200における、ある行の画素210
(メモリ回路220)に対してデータ信号の論理レベルを書き込むためには、すべてのデ
ータ線114を低振幅論理で駆動することになり、低消費電力化を図る観点からいえば得
策ではない。
領域200における画素210が1列設けられるので、走査線112および行選択線21
2の配列ピッチが等しければ、第2表示領域200の表示解像度は、第1表示領域100
の表示解像度よりも劣ることになる。
そこで、第2表示領域200の表示解像度を、第1表示領域100の表示解像度と同等
にしても良い。ただし単純に1列のデータ線114に、ビット線214と反転ビット線2
15との1組を対応させた構成では、第2表示領域200における、ある行の画素210
(メモリ回路220)に対してデータ信号の論理レベルを書き込むためには、すべてのデ
ータ線114を低振幅論理で駆動することになり、低消費電力化を図る観点からいえば得
策ではない。
このため、図12に示されるように、データ線114の論理レベルおよび反転論理レベ
ルを、デコーダ160によって、R、G、Bの組のいずれかに分配する構成としても良い
。
詳細には、第1表示領域100のR、G、B系列のデータ線114の配列ピッチと同一
となるように、第2表示領域200においても、ビット線214および反転ビット線21
5のR、G、B組が設けられて、これらの各組と行選択線との交差に対応して、R、G、
Bの副画素210が設けられることになる。なお、図12において、第2表示領域200
では、符号210が画素から副画素となるが、回路構成自体は、図3(b)と同一である
。
ここで、図12に示される例において、デコーダ160は、R系列のデータ線114の
論理レベルをNOT回路152、154で正転したものと、NOT回路152で反転した
ものとの対を、制御信号Sel-1、Sel-2の2ビットで指定されたR、G、Bのいずれかの
組(ビット線214および反転ビット線215)に、順番に分配する構成となっている。
なお、図12では、表示パネル20のうち、Xドライバ40およびYドライバ30につ
いては都合上省略されている。
ルを、デコーダ160によって、R、G、Bの組のいずれかに分配する構成としても良い
。
詳細には、第1表示領域100のR、G、B系列のデータ線114の配列ピッチと同一
となるように、第2表示領域200においても、ビット線214および反転ビット線21
5のR、G、B組が設けられて、これらの各組と行選択線との交差に対応して、R、G、
Bの副画素210が設けられることになる。なお、図12において、第2表示領域200
では、符号210が画素から副画素となるが、回路構成自体は、図3(b)と同一である
。
ここで、図12に示される例において、デコーダ160は、R系列のデータ線114の
論理レベルをNOT回路152、154で正転したものと、NOT回路152で反転した
ものとの対を、制御信号Sel-1、Sel-2の2ビットで指定されたR、G、Bのいずれかの
組(ビット線214および反転ビット線215)に、順番に分配する構成となっている。
なお、図12では、表示パネル20のうち、Xドライバ40およびYドライバ30につ
いては都合上省略されている。
この構成によれば、第2表示領域200における、ある行の副画素210に対してデー
タ信号の論理レベルを書き込むためには、R系列のデータ線114のみを低振幅論理で駆
動すれば良いので、その分、低消費電力化を図ることが可能となる。
なお、ここではデコーダ160を、第1表示領域における3列に1個の割合で設けたが
、2以上の列に対して1個の割合で設ければ良い。例えば6列に対して1個の割合で設け
ても良い。このように、列に対してデコーダ160を設ける割合を少なくするにつれて、
副画素210に対してデータ信号の論理レベルを書き込む際に、データ線114を駆動す
る列数を少なくすることができるので、低消費電力化を図るのに都合が良いが、デコーダ
160の構成が複雑化するとともに、制御信号の多ビット化によって配線数が増加する点
に留意しなければならない。
タ信号の論理レベルを書き込むためには、R系列のデータ線114のみを低振幅論理で駆
動すれば良いので、その分、低消費電力化を図ることが可能となる。
なお、ここではデコーダ160を、第1表示領域における3列に1個の割合で設けたが
、2以上の列に対して1個の割合で設ければ良い。例えば6列に対して1個の割合で設け
ても良い。このように、列に対してデコーダ160を設ける割合を少なくするにつれて、
副画素210に対してデータ信号の論理レベルを書き込む際に、データ線114を駆動す
る列数を少なくすることができるので、低消費電力化を図るのに都合が良いが、デコーダ
160の構成が複雑化するとともに、制御信号の多ビット化によって配線数が増加する点
に留意しなければならない。
また、上述した説明では、書込極性の基準を第1コモン電極108に印加される電圧V
dl-Lとしているが、これは、副画素110におけるTFT116が理想的なスイッチとし
て機能する場合であり、実際には、TFT116のゲート・ドレイン間の寄生容量に起因
して、オンからオフに状態変化するときにドレイン(画素電極118)の電位が低下する
現象(プッシュダウン、突き抜け、フィールドスルーなどと呼ばれる)が発生する。液晶
の劣化を防止するため、液晶容量については交流駆動が原則であるが、第1コモン電極1
08に印加される電圧Vdl-Lを書込極性の基準として交流駆動すると、プッシュダウンの
ために、負極性書込による液晶容量140の電圧実効値が、正極性書込による実効値より
も若干大きくなってしまう(TFT116がnチャネルの場合)。このため、実際には、
書込極性の基準電圧と第1コモン電極108の電圧Vdl-Lとを別々とし、詳細には、書込
極性の基準電圧を、プッシュダウンの影響が相殺されるように、電圧Vdl-Lよりも高位側
にオフセットして設定される。
dl-Lとしているが、これは、副画素110におけるTFT116が理想的なスイッチとし
て機能する場合であり、実際には、TFT116のゲート・ドレイン間の寄生容量に起因
して、オンからオフに状態変化するときにドレイン(画素電極118)の電位が低下する
現象(プッシュダウン、突き抜け、フィールドスルーなどと呼ばれる)が発生する。液晶
の劣化を防止するため、液晶容量については交流駆動が原則であるが、第1コモン電極1
08に印加される電圧Vdl-Lを書込極性の基準として交流駆動すると、プッシュダウンの
ために、負極性書込による液晶容量140の電圧実効値が、正極性書込による実効値より
も若干大きくなってしまう(TFT116がnチャネルの場合)。このため、実際には、
書込極性の基準電圧と第1コモン電極108の電圧Vdl-Lとを別々とし、詳細には、書込
極性の基準電圧を、プッシュダウンの影響が相殺されるように、電圧Vdl-Lよりも高位側
にオフセットして設定される。
上述した説明では、コモン信号Vcom2と、これと論理反転の関係にあるオン信号Vonと
を1フレームの周期でレベル反転したが、コモン信号Vcom2とオン信号Vonとをレベル反
転する理由は、液晶容量140、240を交流駆動するために過ぎない。このため例えば
、コモン信号Vcom2とオン信号Vonとを2フレーム以上の周期でレベル反転する構成とし
ても良い。
さらに、液晶容量140、240はノーマリーブラックモードとしたが、電圧無印加状
態において明るい状態となるノーマリーホワイトモードとしても良い。
また、電気光学素子としては、液晶容量な素子に限られず、例えばEL(エレクトロル
ミネッセンス)素子にも適用可能である。すなわち、本発明は、データ信号の電圧または
電流に応じた階調となる画素を第1表示領域に配し、メモリ回路に保持されたデータ信号
の論理レベルに応じてオン表示またはオフ表示となる画素を第2表示領域に配した電気光
学装置のすべてに適用可能である。
を1フレームの周期でレベル反転したが、コモン信号Vcom2とオン信号Vonとをレベル反
転する理由は、液晶容量140、240を交流駆動するために過ぎない。このため例えば
、コモン信号Vcom2とオン信号Vonとを2フレーム以上の周期でレベル反転する構成とし
ても良い。
さらに、液晶容量140、240はノーマリーブラックモードとしたが、電圧無印加状
態において明るい状態となるノーマリーホワイトモードとしても良い。
また、電気光学素子としては、液晶容量な素子に限られず、例えばEL(エレクトロル
ミネッセンス)素子にも適用可能である。すなわち、本発明は、データ信号の電圧または
電流に応じた階調となる画素を第1表示領域に配し、メモリ回路に保持されたデータ信号
の論理レベルに応じてオン表示またはオフ表示となる画素を第2表示領域に配した電気光
学装置のすべてに適用可能である。
次に、上述した実施形態に係る電気光学装置10を表示装置として有する電子機器につ
いて説明する。図13は、実施形態に係る電気光学装置10を用いた携帯電話1200の
構成を示す図である。
この図に示されるように、携帯電話1200は、複数の操作ボタン1202のほか、受
話口1204、送話口1206を備え、上述した第1表示領域100および第2表示領域
200が示面として用いられるものである。なお、電気光学装置10のうち、第1表示領
域100および第2表示領域200以外の構成要素については外観としては現れない。
いて説明する。図13は、実施形態に係る電気光学装置10を用いた携帯電話1200の
構成を示す図である。
この図に示されるように、携帯電話1200は、複数の操作ボタン1202のほか、受
話口1204、送話口1206を備え、上述した第1表示領域100および第2表示領域
200が示面として用いられるものである。なお、電気光学装置10のうち、第1表示領
域100および第2表示領域200以外の構成要素については外観としては現れない。
なお、電気光学装置10が適用される電子機器としては、図13に示される携帯電話の
他にも、デジタルスチルカメラや、ノートパソコン、液晶テレビ、ビューファインダ型(
またはモニタ直視型)のビデオレコーダ、カーナビゲーション装置、ページャ、電子手帳
、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネ
ルを備えた機器等などが挙げられる。そして、これらの各種電子機器の表示装置として、
上述した電気光学装置1が適用可能であることは言うまでもない。そして、いずれの電子
機器においても、電気光学装置10による低消費電力化の恩恵を受けることになる。
他にも、デジタルスチルカメラや、ノートパソコン、液晶テレビ、ビューファインダ型(
またはモニタ直視型)のビデオレコーダ、カーナビゲーション装置、ページャ、電子手帳
、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネ
ルを備えた機器等などが挙げられる。そして、これらの各種電子機器の表示装置として、
上述した電気光学装置1が適用可能であることは言うまでもない。そして、いずれの電子
機器においても、電気光学装置10による低消費電力化の恩恵を受けることになる。
10…電気光学装置、30…Yドライバ、40…Xドライバ、50…デマルチプレクサ、
100…第1表示領域、105…液晶、108…第1コモン電極、110…副画素、11
2…走査線、114…データ線、116…TFT、118…画素電極、140…液晶容量
、200…第2表示領域、208…第2コモン電極、210…画素、212…行選択線、
214…ビット線、215…反転ビット線、218…画素電極、220…メモリ回路、2
30…選択回路、240…液晶容量、1200…携帯電話
100…第1表示領域、105…液晶、108…第1コモン電極、110…副画素、11
2…走査線、114…データ線、116…TFT、118…画素電極、140…液晶容量
、200…第2表示領域、208…第2コモン電極、210…画素、212…行選択線、
214…ビット線、215…反転ビット線、218…画素電極、220…メモリ回路、2
30…選択回路、240…液晶容量、1200…携帯電話
Claims (10)
- 第1表示領域に、複数の走査線と複数のデータ線との交差に対応して設けられ、各々は
、前記走査線が選択されたときに前記データ線に供給されたデータ信号に応じた階調とな
る複数の第1画素と、
第2表示領域に、複数の行選択線と、前記複数のデータ線の一部に対応する複数のビッ
ト線との交差に対応して設けられ、各々は、1ビットを保持するメモリ回路を有し、前記
メモリ回路に保持された1ビットの論理レベルが一方である場合にオン表示となる一方、
前記論理レベルが他方である場合にオフ表示となる複数の第2画素と、
前記走査線および前記行選択線を選択するための走査線駆動回路であって、所定の第1
表示モードである場合に、少なくとも前記複数の走査線を選択する一方、所定の第2表示
モードである場合に、少なくとも前記複数の走査線を選択しない走査線駆動回路と、
前記第1表示モードである場合、選択された走査線に対応する画素の階調に応じたデー
タ信号を、前記データ線に出力する一方、
前記第2表示モードである場合、選択された行選択線に対応する画素のオン表示または
オフ表示を指定するデータ信号を、前記ビット線に対応するデータ線に出力するデータ線
駆動回路と、
を具備することを特徴とする電気光学装置。 - 前記データ線駆動回路は、
選択された走査線に対応する画素の階調を指定するデータを、当該階調に応じた電圧に
変換するD/A変換回路を備え、
前記第2表示モードである場合に、前記D/A変換回路による変換動作を停止させる
ことを特徴とする請求項1に記載の電気光学装置。 - 前記第2表示領域に光を照射する光源を更に有し、
前記第2表示モードである場合に、前記光源による照射を停止させる
ことを特徴とする請求項1に記載の電気光学装置。 - 前記第1画素は、前記走査線が選択されたときの論理レベルが一方または他方である場
合に、オンするスイッチング素子を有し、
前記第2画素におけるメモリ回路は、前記行選択線が選択されたときの論理レベルが一
方または他方である場合に、前記ビット線に供給されたデータ信号の論理レベルを保持し
、
前記走査線の論理レベルの一方と他方との差である論理振幅は、前記行選択線の論理レ
ベルの一方と他方との差である論理振幅よりも大きい、
ことを特徴とする請求項1に記載の電気光学装置。 - 前記第2画素は、
前記メモリ回路に保持された1ビットの論理レベルが一方である場合に、前記コモン信
号と同一論理のオフ信号を選択し、前記保持された1ビットの論理レベルが他方である場
合に、前記オフ信号と論理反転の関係にあるオン信号を選択する選択回路と、
前記選択回路により選択されたオン信号またはオフ信号が印加される画素電極と、
を備え、当該画素電極は、前記オフ信号と同一論理のコモン信号が印加されるコモン電
極と対向する
ことを特徴とする請求項4に記載の電気光学装置。 - 前記コモン信号、前記オン信号および前記オフ信号は、前記行選択線の論理振幅と同一
の低振幅幅である、
ことを特徴とする請求項5に記載の電気光学装置。 - 前記走査線駆動回路は、前記第2表示モードである場合に、前記メモリ回路に保持され
た1ビットのデータを書き換える第2画素に対応する行選択線を選択する、
ことを特徴とする請求項1に記載の電気光学装置。 - 前記複数のデータ線は、2以上の所定列数毎にブロック化され、
各ブロックに属する1列のデータ線に、前記ビット線が1列対応し、
前記データ線駆動回路は、
前記第1表示モードにおいて、前記各ブロックに属する所定列数のデータ線を、順次選
択する一方、前記第2表示モードにおいて、前記各ブロックに属する所定列数のデータ線
のうち、前記ビット線に対応するデータ線を選択するデマルチプレクサを備える、
ことを特徴とする請求項1に記載の電気光学装置。 - 第1表示領域に、複数の走査線と複数のデータ線との交差に対応して設けられ、各々は
、前記走査線が選択されたときに前記データ線に供給されたデータ信号に応じた階調とな
る複数の第1画素と、
第2表示領域に、複数の行選択線と、複数のビット線との交差に対応して設けられ、各
々は、1ビットを保持するメモリ回路を有し、前記メモリ回路に保持された1ビットの論
理レベルが一方である場合にオン表示となる一方、前記論理レベルが他方である場合にオ
フ表示となる複数の第2画素と、
前記複数のデータ線のうち、一部に設けられるとともに、当該データ線に供給された論
理信号を、前記複数のビット線の一部であって指定された列のビット線に供給されたデコ
ーダと、
前記走査線および前記行選択線を選択するための走査線駆動回路であって、所定の第1
表示モードである場合に、少なくとも前記複数の走査線を選択する一方、所定の第2表示
モードである場合に、少なくとも前記複数の走査線を選択しない走査線駆動回路と、
第1表示モードである場合、選択された走査線に対応する画素の階調に応じたデータ信
号を、前記データ線に出力する一方、
第2表示モードである場合、選択された行選択線に対応する画素のオン表示またはオフ
表示を指定するデータ信号を、前記デコーダが設けられたデータ線に出力するデータ線駆
動回路と、
を具備することを特徴とする電気光学装置。 - 請求項1乃至9のいずれか1項に記載の電気光学装置を備える
ことを特徴とする電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006040388A JP2007219205A (ja) | 2006-02-17 | 2006-02-17 | 電気光学装置および電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006040388A JP2007219205A (ja) | 2006-02-17 | 2006-02-17 | 電気光学装置および電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007219205A true JP2007219205A (ja) | 2007-08-30 |
JP2007219205A5 JP2007219205A5 (ja) | 2009-01-15 |
Family
ID=38496580
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006040388A Withdrawn JP2007219205A (ja) | 2006-02-17 | 2006-02-17 | 電気光学装置および電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007219205A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009276547A (ja) * | 2008-05-14 | 2009-11-26 | Toppoly Optoelectronics Corp | アクティブマトリクス型ディスプレイ装置及びこれを備える携帯機器 |
KR101777868B1 (ko) * | 2010-12-17 | 2017-09-13 | 엘지디스플레이 주식회사 | 액정표시장치와 그 저전력 구동 방법 |
CN107851416A (zh) * | 2015-07-31 | 2018-03-27 | 三星电子株式会社 | 电子设备的显示方法和装置 |
CN110888547A (zh) * | 2018-09-11 | 2020-03-17 | 乐金显示有限公司 | 触摸显示面板和触摸显示装置 |
-
2006
- 2006-02-17 JP JP2006040388A patent/JP2007219205A/ja not_active Withdrawn
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009276547A (ja) * | 2008-05-14 | 2009-11-26 | Toppoly Optoelectronics Corp | アクティブマトリクス型ディスプレイ装置及びこれを備える携帯機器 |
KR101777868B1 (ko) * | 2010-12-17 | 2017-09-13 | 엘지디스플레이 주식회사 | 액정표시장치와 그 저전력 구동 방법 |
CN107851416A (zh) * | 2015-07-31 | 2018-03-27 | 三星电子株式会社 | 电子设备的显示方法和装置 |
US10872556B2 (en) | 2015-07-31 | 2020-12-22 | Samsung Electronics Co., Ltd. | Display method and apparatus for electronic device |
CN107851416B (zh) * | 2015-07-31 | 2022-01-25 | 三星电子株式会社 | 电子设备的显示方法和装置 |
CN110888547A (zh) * | 2018-09-11 | 2020-03-17 | 乐金显示有限公司 | 触摸显示面板和触摸显示装置 |
CN110888547B (zh) * | 2018-09-11 | 2023-05-30 | 乐金显示有限公司 | 触摸显示面板和触摸显示装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081126 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081126 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20110125 |