JP2007219046A - Liquid crystal display panel - Google Patents
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Abstract
Description
本発明は、液晶表示パネルに係り、特に、表示パネルを駆動する半導体チップ搭載前の中間検査においてパネル不良率を低減できるようにした液晶表示パネルに関するものである。 The present invention relates to a liquid crystal display panel, and more particularly to a liquid crystal display panel that can reduce a panel defect rate in an intermediate inspection before mounting a semiconductor chip for driving the display panel.
近年、情報通信機器のみならず一般の電気機器においても液晶表示パネルが広く使用されている。この液晶表示パネルは、マトリクス状に複数本の配線が形成され周辺部がシール材で貼り合わされ間に液晶が封入された一対の基板を有し、一方の基板に液晶駆動用半導体チップ（以下、ＩＣチップという）を搭載するＩＣチップ搭載領域が設けられ、この搭載領域内にはそれぞれの配線に接続された複数本の引出線が導入されて、これらの引出線にＩＣチップのバンプ端子と接続されるバンプ用端子が設けられた構成を有している。 In recent years, liquid crystal display panels have been widely used not only in information communication equipment but also in general electric equipment. This liquid crystal display panel has a pair of substrates in which a plurality of wirings are formed in a matrix, the periphery is bonded with a sealing material, and the liquid crystal is sealed between the substrates. IC chip mounting area for mounting the IC chip) is provided, and a plurality of lead lines connected to the respective wirings are introduced into this mounting area, and these lead lines are connected to bump terminals of the IC chip. The bump terminal is provided.
このような液晶表示パネルは、通常、ＩＣチップが搭載される前に、配線の断線や配線間の短絡の有無、或いはそれぞれの配線に所定の電圧を印加したときに設計どおりの表示がされるか否かの中間検査が行なわれている。この検査は、一般に、複数配線の所定箇所に針状の検査ピンを接触させ、この検査ピンに所定電圧を印加することによって行われている。 Such a liquid crystal display panel is normally displayed as designed when a predetermined voltage is applied to each wiring, before or after the IC chip is mounted, whether or not there is a disconnection of the wiring or a short circuit between the wirings. An intermediate inspection is being conducted. In general, this inspection is performed by bringing a needle-like inspection pin into contact with a predetermined portion of a plurality of wirings and applying a predetermined voltage to the inspection pin.
このような検査ピンを用いた検査方法は、配線本数が少なく、しかも配線間隔が広い場合は手順通りスムーズに実行できる。しかしながら、近年、液晶表示パネルは小型、高精細化が要求され、この高精細化に伴って配線本数が増え、しかも線間間隔が極めて狭くなるとともにＩＣチップ搭載領域には多数本の引出線が高密度で集結された回路設計となってきている。このため、個々の配線に検査ピンを当てることは、極めて困難な作業となることから、この検査作業の軽減策として、複数のバンプ用端子のうち、所定のバンプ用端子を選択、例えば一つおきに選択して検査ピンを当てるようにした簡易な検査法が採用されている。しかし、この方法では、全ての配線を検査しないので検査対象とならない配線に不良があるとその不良を発見できないことになる。しかも、この方法によっても、バンプ用端子数が多くなればそれに比例して検査作業の時間も多くかかり、検査ミスも発生し易くなってしまうことになる。更に、この方法では、バンプ用端子に検査ピンを接触させるので、バンプ用端子を損傷させる恐れもある。 Such an inspection method using inspection pins can be smoothly executed according to the procedure when the number of wirings is small and the wiring interval is wide. However, in recent years, liquid crystal display panels have been required to be small and have high definition. With this increase in definition, the number of wirings has increased, the distance between lines has become extremely narrow, and a large number of lead lines have been provided in the IC chip mounting area. The circuit design has become dense and concentrated. For this reason, it is extremely difficult to apply an inspection pin to each wiring. Therefore, as a measure for reducing the inspection work, a predetermined bump terminal is selected from a plurality of bump terminals, for example, one A simple inspection method is adopted in which an inspection pin is applied every other selection. However, in this method, since all the wirings are not inspected, if there is a defect in the wiring not to be inspected, the defect cannot be found. Moreover, even with this method, if the number of bump terminals is increased, the time required for the inspection work is proportionally increased, and an inspection error is likely to occur. Further, in this method, since the inspection pins are brought into contact with the bump terminals, there is a risk of damaging the bump terminals.
そこで、このような不都合を解消するために、バンプ用端子とは別に検査用端子を設け、ＩＣチップ搭載前の検査を行うようにした液晶表示パネルも知られている（例えば、下記特許文献１参照）。 Therefore, in order to eliminate such inconvenience, there is also known a liquid crystal display panel in which an inspection terminal is provided in addition to the bump terminal so as to perform an inspection before mounting an IC chip (for example, Patent Document 1 below). reference).
図１１は、下記特許文献１に記載された液晶表示パネルの要部拡大平面図である。 FIG. 11 is an enlarged plan view of a main part of the liquid crystal display panel described in Patent Document 1 below.
この液晶表示パネル８０は、図１１に示すように、フロントガラス基板８１と、この基板８１より若干大きい面積を有するリアガラス基板８２とを備え、各基板８１、８２が対向する部分には、周辺シール材８３を介してそれらの間に液晶が封入されて表示領域が形成され、また、リアガラス基板８２の張り出し部分には、液晶駆動用ＩＣチップ（図示省略）が搭載されるＩＣチップ搭載領域ＭＡが設けられ、このＩＣチップ搭載領域ＭＡ内に各引回し線８４の端部が引き込まれた構成となっている。そして、それぞれの引回し線８４ａ〜８４ｉは、ＩＣチップ搭載領域ＭＡ内において所定の長さ部分がＩＣチップのバンプ端子に接続されるバンプ接続部Ａとされている。また各バンプ接続部Ａは、周辺シール材８３とは反対側に延びる、すなわちＩＣチップ搭載領域ＭＡ内に向けて更に延びる引出線Ｂがそれぞれ連設されて、各引出線Ｂの終端部にバンプ接続部Ａの幅よりも幅広の四角形状の拡幅ランドＲがそれぞれ形成されている。各引出線Ｂは、交互にその長さが異なり、奇数番目の引回し線８４ａ、８４ｃ、８４ｅ、８４ｇ、８４ｉから延長した各引出線Ｂは短長、一方偶数番目の引回し線８４ｂ、８４ｄ、８４ｆ、８４ｈから延長した各引出線Ｂは奇数番目の拡幅ランドＲを越える長さとなっている。
As shown in FIG. 11, the liquid
したがって、各引回し線８４ａ〜８４ｉの終端部に拡幅ランドＲが形成されると、検査ピンを用いた検査法では、図１１の黒丸で示されている拡幅ランドＲに検査ピンを当てればよいので、従来のバンプ接続部Ａに検査ピンを当てる方法に比べて厳密な位置合わせ精度が不要となり検査が容易になる。
ところが、近年の液晶表示パネル、特に携帯電話機に使用されるものは、小型及び高精細化が要求されている。このうち小型化に対しては、例えば外枠を狭額縁化して表示画面の拡大を図り、また高精細化に対しては画素数を増大させる方策が採用されている。ところが外枠を狭額縁化すると表示領域外の配線スペースが極端に減少して、このスペースが減少した領域に配線が集結されて、各配線の線間距離が極端に狭くなり、またＩＣチップ搭載領域へは、多数本の配線が表示領域の外周囲から引回されて線間距離が狭められながら密集状態でＩＣチップ搭載領域へ集結されることになる。この領域へ集結された配線には、更にその延長線上にＩＣチップが接続される引出線が延出されるので、これらの引出線の本数も増大する一方で線間距離が極端に狭くなった回路設計となってきている。 However, recent liquid crystal display panels, particularly those used for mobile phones, are required to be small and have high definition. Among them, for the miniaturization, for example, a method of increasing the display screen by narrowing the frame of the outer frame and increasing the number of pixels is adopted for high definition. However, if the outer frame is made narrower, the wiring space outside the display area is extremely reduced, wiring is concentrated in the area where the space is reduced, and the distance between each wiring becomes extremely narrow, and the IC chip is mounted. A large number of wires are routed from the outer periphery of the display area to the area, and the distance between the lines is reduced, and the area is concentrated in the IC chip mounting area. In the wiring concentrated in this region, the leader line to which the IC chip is connected is further extended on the extension line, so that the number of these leader lines is increased while the distance between the lines is extremely narrowed. It has become a design.
このためＩＣチップ搭載領域内の引出線の線間距離も極めて狭くなり、以って線間での短絡事故が発生する率が極めて高くなっている。なお、上記特許文献１に記載の液晶表示パネルのように、ＩＣチップ搭載領域内にバンプ接続部Ａの幅より幅広のランドＲを形成することは極めて困難となり、上記のような高精細化の表示パネルへの採用が極めて困難である。 For this reason, the distance between the leader lines in the IC chip mounting area is also extremely narrow, and the rate of occurrence of a short-circuit accident between the lines is extremely high. As in the liquid crystal display panel described in Patent Document 1, it is extremely difficult to form a land R that is wider than the width of the bump connection portion A in the IC chip mounting region. It is extremely difficult to adopt for display panels.
このような線間短絡が発生すると、ＩＣチップ搭載前の中間検査において、画像を表示する表示パネル側に何ら異常がない表示パネルであっても不良品と判定されてしまうことになる。このような不良判定は、表示側に何ら異常のない表示パネルを不良として扱い最終的に廃棄等してしまうので、パネルの生産性の低下を招来するばかりでなく、資源の無駄になってしまうことになる。 When such a line short-circuit occurs, even in the intermediate inspection before mounting the IC chip, even a display panel that has no abnormality on the display panel side that displays an image is determined as a defective product. Such a defect determination treats a display panel having no abnormality on the display side as a defect and eventually discards it, which not only causes a reduction in panel productivity but also wastes resources. It will be.
本発明は、このような従来技術に鑑みてなされたものであって、本発明の目的は、液晶表示パネルを駆動する半導体チップ搭載領域内の配線不良を低減できるようにして液晶表示パネルの製造歩留まりを向上させた液晶表示パネルを提供することにある。 The present invention has been made in view of such prior art, and an object of the present invention is to manufacture a liquid crystal display panel by reducing wiring defects in a semiconductor chip mounting region for driving the liquid crystal display panel. The object is to provide a liquid crystal display panel with improved yield.
また、本発明の他の目的は、上記目的に加えて表示パネルの周辺に引回す配線スペースの省スペース化を図った液晶表示パネルを提供することにある。 Another object of the present invention is to provide a liquid crystal display panel that saves wiring space routed around the display panel in addition to the above object.
上記目的を達成するために、本願の請求項１に記載の液晶表示パネルに関する発明は、マトリクス状に配置された複数のソース線及びゲート線と、前記ソース線及び前記ゲート線の交点近傍に設けられた薄膜トランジスタとを備えるアレイ基板と、前記アレイ基板と対向して間に液晶層が形成された対向透明基板とを備え、前記アレイ基板は、該アレイ基板に形成された画像表示部外の周辺部に前記薄膜トランジスタを駆動するゲート駆動用半導体チップ及びソース駆動用半導体チップを搭載する半導体チップ搭載領域を備えた液晶表示パネルにおいて、
前記半導体チップ搭載領域には、前記ゲート線に接続されて前記アレイ基板の周辺部に引回された複数本の引回し線を互いに隣接する２本の引回し線を組にして一方を低位に、間に絶縁層を介在させて他方を高位に積層して導入し、これらの引回し線に半導体チップと接続する実装用端子を設けるとともに、これらの実装用端子から長さの異なる数種類の引出線を引出して所定の規則性を持たせて配列し、これらの引出線にはそれぞれ検査用端子を形成したことを特徴とする。
In order to achieve the above object, an invention relating to a liquid crystal display panel according to claim 1 of the present application is provided in the vicinity of a plurality of source lines and gate lines arranged in a matrix and intersections of the source lines and the gate lines. An array substrate having a thin film transistor formed thereon, and a counter transparent substrate having a liquid crystal layer formed between and facing the array substrate, the array substrate having a periphery outside the image display unit formed on the array substrate In a liquid crystal display panel having a semiconductor chip mounting region in which a gate driving semiconductor chip for driving the thin film transistor and a source driving semiconductor chip are mounted in a part,
In the semiconductor chip mounting region, a plurality of lead lines connected to the gate lines and routed to the periphery of the array substrate are paired with two lead lines adjacent to each other, and one of the lead lines is set to a lower position. In addition, an insulating layer is interposed between the other, and the other is stacked at a high level, and these lead wires are provided with mounting terminals to be connected to the semiconductor chip, and several types of leads with different lengths are provided from these mounting terminals. Lines are drawn out and arranged with a predetermined regularity, and inspection terminals are formed on these lead lines.
請求項２の発明は、請求項１に記載の液晶表示パネルにおいて、前記検査用端子は、種類の異なる引出線毎に隣接する端子が直線上に整列・配置されていることを特徴とする。 According to a second aspect of the present invention, in the liquid crystal display panel according to the first aspect, the test terminals are arranged such that adjacent terminals are arranged and arranged on a straight line for each of different types of lead lines.
請求項３の発明は、請求項１又は２に記載の液晶表示パネルにおいて、前記引出線に形成された検査用端子のうち、低位に位置する検査用端子は高位に位置する検査用端子より前記半導体チップ搭載領域の内側に突出した位置に整列・配置されていることを特徴とする。 According to a third aspect of the present invention, in the liquid crystal display panel according to the first or second aspect, among the inspection terminals formed on the lead lines, the inspection terminal located at a lower position is more than the inspection terminal located at a higher position. The semiconductor device is characterized by being aligned and arranged at a position protruding inside the semiconductor chip mounting region.
請求項４の発明は、請求項１に記載の液晶表示パネルにおいて、前記低位の引回し線と高位の引回し線とは、前記絶縁層を介して上下に全部又は一部が重複するように、あるいは互いに上下に重複しないように積層されていることを特徴とする。 According to a fourth aspect of the present invention, in the liquid crystal display panel according to the first aspect, the lower lead line and the high lead line are overlapped with each other in the vertical direction through the insulating layer. Alternatively, they are stacked so as not to overlap each other.
請求項５の発明は、請求項４に記載の液晶表示パネルにおいて、前記全部又は一部が重複するように積層された前記低位及び前記高位の引回し線は、前記半導体チップ搭載領域の外又は内部で二股に分岐されて前記引出線に接続されていることを特徴とする。 According to a fifth aspect of the present invention, in the liquid crystal display panel according to the fourth aspect, the lower and higher lead lines stacked so as to overlap all or part of the liquid crystal display panel are located outside the semiconductor chip mounting region. It is bifurcated internally and connected to the leader line.
請求項６の発明は、請求項１〜５のいずれかに記載の液晶表示パネルにおいて、前記低位の引回し線及び引出線は前記ゲート線の配線材料で形成され、前記及び高位の引回し線及び引出線は、前記ソース線の配線材料で形成され、前記絶縁層は前記ゲート線を覆うゲート絶縁材料で形成されていることを特徴とする。 According to a sixth aspect of the present invention, in the liquid crystal display panel according to any one of the first to fifth aspects, the lower lead lines and lead lines are formed of a wiring material of the gate lines, and the higher lead lines are provided. And the lead line is formed of a wiring material of the source line, and the insulating layer is formed of a gate insulating material covering the gate line.
請求項７の発明は、請求項６に記載の液晶表示パネルにおいて、前記ソース線材料で形成された引出線に設けられた検査用端子は、前記ゲート線材料で形成された引出線に設けられた検査用端子より前記半導体チップ搭載領域の内側に突出した位置に配列されていることを特徴とする。 According to a seventh aspect of the present invention, in the liquid crystal display panel according to the sixth aspect, the inspection terminal provided on the lead line formed of the source line material is provided on the lead line formed of the gate line material. The semiconductor chip mounting area is arranged at a position protruding from the inspection terminal to the inside of the semiconductor chip mounting area.
本発明は上記構成を備えることにより、以下に示すような優れた効果を奏する。すなわち、請求項１の発明によれば、引回し線は、互いに絶縁膜を介して二層配線されているので、複数本の引回し線を所定の幅線にして高密度に配線することが可能となり、各引回し線間の短絡事故を回避できる。また、引回し線を配線するスペースが省スペース化できるので、表示パネルを覆う枠体の狭額縁化とともに表示画面を大きくすることが可能になる。更に、引出線も互いに絶縁膜を介して二層配線されるので、複数本の引出線を所定の幅線にして高密度に配線できるととともに、各引出線間の短絡事故を回避できる。したがって、この構成によると、表示パネルのチップ搭載前の中間検査において、引出線の短絡等の不良により、表示側に異常のない表示パネルが不良品と判定されず、表示パネル製造の歩留まりを向上させることができる。 By providing the above configuration, the present invention has the following excellent effects. That is, according to the first aspect of the present invention, since the lead wires are wired in two layers via the insulating film, it is possible to wire a plurality of lead wires with a predetermined width line at a high density. This makes it possible to avoid a short circuit accident between each lead line. In addition, since the space for wiring the lead lines can be saved, the display screen can be enlarged together with the narrow frame of the frame that covers the display panel. Furthermore, since the lead lines are also wired in two layers via an insulating film, a plurality of lead lines can be wired with a predetermined width and high density, and a short-circuit accident between the lead lines can be avoided. Therefore, according to this configuration, in the intermediate inspection before chip mounting of the display panel, a display panel having no abnormality on the display side is not determined as a defective product due to a defect such as a short circuit of the leader line, and the display panel manufacturing yield is improved. Can be made.
請求項２の発明によれば、検査用端子は、種類の異なる引出線毎に隣接する端子が直線上に整列・配置されているので、シート状導電プローブの使用が可能になり、パネルの中間検査が効率よく簡単にできる。 According to the second aspect of the present invention, since the adjacent terminals for the different types of lead wires are aligned and arranged on a straight line, the sheet-like conductive probe can be used and the inspection terminal can be used in the middle of the panel. Inspection can be done efficiently and easily.
請求項３の発明によれば、シート状導電プローブを検査用端子に接触させる際に、低位の検査用端子が高位の検査端子より半導体チップ搭載領域の内側に突出した位置に配列されているので、隣接する低位の検査用端子間に他の引出線又は検査用端子が存在せず、これらにより持ち上げられることなく良好な接触をさせることができる。
According to the invention of
請求項４の発明によれば、低位の引回し線と高位の引回し線とを絶縁層を介して上下に全部又は一部重複或いは重複しないいずれかの状態で積層されているので、それぞれの重複の度合いに応じて、引回し線の配線スペースを省スペース化できる。 According to the invention of claim 4, the lower lead wire and the high lead wire are laminated in a state where they are all or partially overlapped or not overlapped with each other through the insulating layer. Depending on the degree of overlap, the wiring space of the lead wires can be saved.
請求項５の発明によれば、積層された引回し線が二股に分岐されているので、引出線への検査用端子の形成が簡単になる。 According to the invention of claim 5, since the laminated lead wire is branched into two, the formation of the inspection terminal on the lead wire is simplified.
請求項６の発明によれば、低位及び高位の引回し線及び引出線は、薄膜トランジスタ素子形成プロセス時に同時に作成できるので製造工程を増やすことなく簡単に作成できる。 According to the sixth aspect of the present invention, the low-level and high-level lead lines and lead lines can be formed at the same time during the thin film transistor element forming process, so that they can be easily formed without increasing the number of manufacturing steps.
請求項７の発明によれば、ゲート線材料で形成された引出線に設けられた検査用端子はソース線材料で形成された引出線に設けられた検査用端子に比べて高位に位置するので、低位に位置するソース線材料で形成された引出線に設けられた検査用端子が高位に位置する検査用端子より半導体チップ搭載領域の内側に突出した位置に配列されるので、請求項３の効果と同じ効果を奏することができる。 According to the seventh aspect of the present invention, the inspection terminal provided on the lead line formed of the gate line material is positioned higher than the inspection terminal provided on the lead line formed of the source line material. The inspection terminals provided on the lead lines formed of the source line material located at the lower level are arranged at positions projecting inside the semiconductor chip mounting region from the inspection terminals positioned at the higher level. The same effect can be achieved.
以下、図面を参照して本発明の最良の実施形態を説明する。但し、以下に示す実施形態は、本発明の技術思想を具体化するための液晶表示パネルを例示するものであって、本発明をこの液晶表示パネルに特定することを意図するものではなく、特許請求の範囲に含まれるその他の実施形態のものも等しく適応するものである。 Hereinafter, the best embodiment of the present invention will be described with reference to the drawings. However, the embodiment shown below exemplifies a liquid crystal display panel for embodying the technical idea of the present invention, and is not intended to specify the present invention for this liquid crystal display panel. Other embodiments within the scope of the claims are equally applicable.
図１は本発明の一実施例に係る液晶表示パネルであって、積層された上基板から下基板の配線が透視して見えるように図示した平面図、図２は図１のＡ−Ａ線断面図、図３は図１のＢ部分の配線を示し、図３（ａ）は拡大平面図、図３（ｂ）図３（ａ）のＢ’−Ｂ’線の断面図、図４は図１のＣ部分の配線を示し、図４（ａ）は拡大平面図、図４（ｂ）は図４（ａ）のＣ’−Ｃ’線の断面図である。 FIG. 1 is a liquid crystal display panel according to an embodiment of the present invention, and is a plan view illustrating wiring of a lower substrate seen through from a laminated upper substrate, and FIG. 2 is a line AA in FIG. FIG. 3 is a cross-sectional view, FIG. 3 shows the wiring of B part in FIG. 1, FIG. 3A is an enlarged plan view, FIG. 3B is a cross-sectional view taken along line B′-B ′ in FIG. FIG. 4A is an enlarged plan view, and FIG. 4B is a cross-sectional view taken along line C′-C ′ in FIG.
液晶表示パネル１は、アクティブマトリクス方式を採用したものであって、図１及び図２に示すように、互いに対向配置される矩形状の透明材料、例えばガラス板からなる一対のアレイ基板２及びカラーフィルタ基板（対向透明基板）１０を有し、アレイ基板２は、カラーフィルタ基板１０と対向配置させたときに張出し部２ａが形成されるようにカラーフィルタ基板１０よりサイズが大きいものが使用され、これらアレイ基板２及びカラーフィルタ基板１０の外周囲がシール材８でシール貼付されて、内部に液晶９が封入された構成となっている。
The liquid crystal display panel 1 employs an active matrix system, and as shown in FIGS. 1 and 2, a pair of
アレイ基板２及びカラーフィルタ基板１０上の対向面側には、種々の配線等が形成されている。このうち、カラーフィルタ基板１０には、図示しないがアレイ基板２の画素領域に合わせてマトリクス状に設けられたブラックマトリクスと、このブラックマトリクスで囲まれた領域に設けた例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）等のカラーフィルタと、アレイ基板２側の電極に電気的に接続されカラーフィルタを覆うように設けた共通電極とが設けられている。
Various wirings and the like are formed on the opposing surface side on the
アレイ基板２は、図１に示すように、その表面すなわち液晶９と接触する面に、行方向（横方向）に所定間隔をあけて配列された複数本のゲート線ＧＷ１〜ＧＷｎ（ｎ＝１、２、３…）と、これらのゲート線と絶縁されて列方向（縦方向）に配列された複数本のソース線ＳＷ１〜ＳＷｎ（ｎ＝１、２、３…）とを有し、これらのゲート線ＧＷ１〜ＧＷｎとソース線ＳＷ１〜ＳＷｎとがマトリクス状に配線され、互いに交差するゲート線ＧＷ１〜ＧＷｎとソース線ＳＷ１〜ＳＷｎとで囲まれる各領域に、ゲート線ＧＷ１〜ＧＷｎからの走査信号によってオン状態となるスイッチング素子（図示省略）及びソース線ＳＷ１〜ＳＷｎからの映像信号がスイッチング素子を介して供給される画素電極（図示省略）が形成されている。アレイ基板２の張出し部２ａには、ソースドライバ用半導体チップ及び２個のゲートドライバ用半導体チップが搭載されるＩＣチップ搭載領域ＳＤＲ、ＧＤＲ１、ＧＤＲ２がそれぞれ設けられている。これらのＩＣチップ搭載領域は、ＩＣチップの形状に合わせた形状、例えば矩形状のスペースとなっている。そしてこれらの領域にそれぞれのドライバ（図示省略）が搭載される。
As shown in FIG. 1, the
これらのゲート線ＧＷ１〜ＧＷｎとソース線ＳＷ１〜ＳＷｎとで囲まれる各領域は、いわゆるそれぞれ画素を構成し、これらの画素が形成されたエリアが表示領域ＤＡとなっている。スイッチング素子には、電界効果型薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が使用されている。それぞれのゲート線及びソース線のうち、各ゲート線ＧＷ１〜ＧＷｎは、アレイ基板２上に所定幅長及び長さを有する導電パターンにより形成され、各ソース線ＳＷ１〜ＳＷｎは、各ゲート線ＧＷ１〜ＧＷｎ上にゲート絶縁膜を設け、このゲート絶縁膜上に所定幅長及び長さを有する導電パターンを設けることにより形成されている。各ゲート線ＧＷ１〜ＧＷｎ及び各ソース線ＳＷ１〜ＳＷｎは、表示領域ＤＡから表示領域外へ引出されて各ＩＣチップ搭載領域ＳＤＲ、ＧＤＲ１、ＧＤＲ２へ導入されてそれぞれのドライバに接続されるようになっている。
Each area surrounded by the gate lines GW 1 to GW n and the source lines SW 1 to SW n constitutes a so-called pixel, and an area where these pixels are formed is a display area DA. As the switching element, a field effect thin film transistor (TFT) is used. Among the gate lines and the source lines, the gate lines GW 1 to GW n are formed on the
これらのゲート線ＧＷ１〜ＧＷｎ及び各ソース線ＳＷ１〜ＳＷｎのうち、各ゲート線ＧＷ１〜ＧＷｎは、アレイ基板２の表示領域ＤＡの外、すなわち表示領域ＤＡの両側周辺の領域ＷＡ１、ＷＡ２へ引出されて、列方向（縦方向）に設けたゲート線用の各引回し線ＧＬ１〜ＧＬｎ（ｎ＝１、２、３…）に接続される。このとき、奇数行のゲート線、例えばＧＷ１、ＧＷ３、ＧＷ５…は、図１の左側の領域ＷＡ１に引出されてそれぞれ引回し線ＧＬ１、ＧＬ２、ＧＬ３…に接続される。一方、偶数行のゲート線、例えばＧＷ２、ＧＷ４、ＧＷ６…は、図１の右側の領域ＷＡ２に引出されてそれぞれ引回し線ＧＬｍ＋１、ＧＬｍ＋２、ＧＬｍ＋３…ＧＬｎに接続される。各ゲート線のうち、奇数行のゲート線を一方の領域ＷＡ１に、偶数行のゲート線を領域ＷＡ２に振分けて配線することにより、基板上にバランスよく配線することが可能になる。
Of these gate lines GW 1 to GW n and source lines SW 1 to SW n , the gate lines GW 1 to GW n are outside the display area DA of the
各引回し線ＧＬ１〜ＧＬｍは、表示領域外の両領域ＷＡ１、ＷＡ２内において、隣接する引回し線、すなわち奇数番目の引回し線とこれに隣接する偶数番目の引回し線とは、アレイ基板上に上下方向で重ならないように、この奇数番目の引回し線から水平方向に若干ずらすとともにその間に絶縁膜３を設け、この絶縁膜３の上に偶数番目の引回し線ＧＬ２が配線されている。この配線構造を奇数番目の引回し線、例えば引回し線ＧＬ１とこの引回し線に隣接する偶数番目の引回し線ＧＬ２とを用いて説明すると、図３に示すように、奇数番目の引回し線ＧＬ１は、アレイ基板２上に形成され、一方、偶数番目の引回し線ＧＬ２は、奇数番目の引回し線ＧＬ１を覆った絶縁膜３上に形成される。引回し線ＧＬ２上には、保護絶縁膜４が設けられる。他の引回し線も同じようにして形成される。このように奇数番目の引回し線と偶数番目の引回し線とを絶縁膜を介在して積層すると、奇数番目の引回し線ＧＬ１は、アレイ基板２の表面に接触乃至近接した低位の低位配線となり、偶数番目の引回し線は、奇数番目の引回し線に対して高位に位置する高位配線となる。
In each of the areas WA 1 and WA 2 outside the display area, the respective lead lines GL 1 to GL m are adjacent lead lines, that is, odd-numbered lead lines and even-numbered lead lines adjacent thereto. Is slightly shifted in the horizontal direction from the odd-numbered lead lines so as not to overlap the array substrate in the vertical direction, and an insulating
次に、この低位及び高位配線並びに絶縁膜の形成方法の一例を図１及び図３を参照して説明する。 Next, an example of a method for forming the low and high wirings and the insulating film will be described with reference to FIGS.
先ず、アレイ基板２には、それぞれ引回し線ＧＬ１〜ＧＬｎが形成されるが、これらの引回し線のうち、奇数番目の引回し線（低位配線）は、表示領域外の両領域ＷＡ１、ＷＡ２において、表示領域ＤＡ内に配線されるゲート線ＧＷ１〜ＧＷｎと同一材料を用い同じ工程で形成される。このようにアレイ基板２に低位配線を形成した後に、この低位配線をゲート線ＧＷ１〜ＧＷｎとともにゲート絶縁膜３で覆う。その後、このゲート絶縁膜３の上に高位配線となる偶数番目の引回し線を形成する。この偶数番目の引回し線は、表示領域ＤＡ内に配線されるソース線ＳＷ１〜ＳＷｎと同一材料を用い同じ工程で形成される。次いで、この偶数番目の引回し線をソース線ＳＷ１〜ＳＷｎとともに保護絶縁膜４で覆う。この製法によると、それぞれの引回し線及び絶縁膜はゲート線、ソース線及びゲート絶縁膜形成時に同じ材料を使用することで同じ又はほぼ同じ工程で配線できるので、これらの引回し線を形成するために特別な製造工程を増やすことなく配線できて引回し線の配線が簡単に形成できる。
First, lead lines GL 1 to GL n are respectively formed on the
また、各引回し線ＧＬ１〜ＧＬｎは、両領域ＷＡ１、ＷＡ２内においてゲート線ＧＷ１〜ＧＷｎと接続される。このとき各引回し線は、互いに隣接する引回し線が低位及び高位配線となっており、高位配線と各ゲート線との間に絶縁膜３が介在されて段差が生じているので、図４に示すように絶縁膜３にコンタクトホール３０を形成して、このコンタクトホール３０内に導電材を詰めてゲート線と引回し線とが接続される。図１の符号Ｊａはこの接続点を示し、また図４は、引回し線ＧＬ２とゲート線ＧＷ３との接続状態を示している。なお、高位配線としての引回し線とゲート線とを接続する導電材は、前記高位配線としての引回し線をコンタクトホール３０上に延在させることで形成するとこの導電材を形成する工程を省くことができる。
The routing lines GL 1 to GL n are connected to the gate lines GW 1 to GW n in both the areas WA 1 and WA 2 . At this time, each routing line has a low level and a high level wiring line adjacent to each other, and a step is generated because the insulating
このように引回し線を二層配線構造にすると、隣接する引回し線は互いに上下に絶縁層を介して積層されるので、引回し線間の短絡事故の発生を防止できるとともに、積層により横方向に隣接する引回し線の本数を少なくすることができるので、表示領域外の各領域ＷＡ１、ＷＡ２により多くの引回し線を配設することができ各領域の幅長Ｗ１、Ｗ２を狭くすることができる。 In this way, when the lead wires have a two-layer wiring structure, adjacent lead wires are stacked on top of each other with an insulating layer interposed therebetween. Since the number of lead lines adjacent to each other in the direction can be reduced, more lead lines can be provided in each of the areas WA 1 and WA 2 outside the display area, and the width lengths W 1 and W of each area. 2 can be narrowed.
この実施形態では、上記の各引回し線ＧＬ１〜ＧＬｎを表示領域外の両領域ＷＡ１、ＷＡ２内で隣接する引回し線をアレイ基板２上に絶縁膜３を介して上下方向で若干ずらして重ならないようにしたが、上下方向に全部、すなわちぴったり重なるように又は一部のみが重なるように積層してもよい。また、それぞれのＩＣチップ搭載領域ＳＤＲ、ＧＤＲ１、ＧＤＲ２は、アレイ基板２の一辺に並設して設けたが、アレイ基板２の形状を変更して他の辺、例えば、図１の上辺或いは両側辺のいずれかに設けるようにしてもよい。
In this embodiment, the above-mentioned lead lines GL 1 to GL n are routed in the vertical direction via the insulating
また、各引回し線ＧＬ１〜ＧＬｎは、それぞれＩＣチップ搭載領域ＧＤＲ１、ＧＤＲ２内へ導入されて実装用端子が設けられるとともに、更にこれらの実装用端子から長さの異なる２種類の引出線ＧＬ’１、ＧＬ’２、ＧＬ’３、ＧＬ’４、…が引出されてそれらの先端部に検査用端子が形成される。すなわち各引出線ＧＬ’１、ＧＬ’２、ＧＬ’３、ＧＬ’４、…は、所定の長さを有し規則性を持った配列、例えば、奇数番目の引出線ＧＬ’１、ＧＬ’３、…は長く、偶数番目の引出線はＧＬ’２、ＧＬ’４、…は短く引出されて、これらの先端部に検査用端子がそれぞれ形成される。これらの実装用端子及び検査用端子の構造は、各搭載領域ＧＤＲ１、ＧＤＲ２内で同じ構造になっているので、以下に、一方のＩＣチップ搭載領域ＧＤＲ１内の配線構造について説明する。 Further, each of the lead lines GL 1 to GL n is introduced into the IC chip mounting regions GDR 1 and GDR 2 to be provided with mounting terminals, and two types of different lengths from these mounting terminals are provided. Lead lines GL ′ 1 , GL ′ 2 , GL ′ 3 , GL ′ 4 ,... Are drawn to form inspection terminals at their tips. That is, each of the leader lines GL ′ 1 , GL ′ 2 , GL ′ 3 , GL ′ 4 ,... Has an arrangement with a predetermined length and regularity, for example, odd-numbered leader lines GL ′ 1 , GL ′. 3 are long, and even-numbered leader lines GL ′ 2 , GL ′ 4 ,... Are drawn short, and inspection terminals are respectively formed at the tip portions thereof. Since the structures of these mounting terminals and inspection terminals are the same in each of the mounting regions GDR 1 and GDR 2 , the wiring structure in one IC chip mounting region GDR 1 will be described below.
図５は図１のＤ部分の配線の一例を模式して示す拡大平面図、図６は図５のＥ−Ｅ線の拡大断面図、図７は検査用端子の構造を示し、図７（ａ）は図５のＦ−Ｆ線の拡大断面図、図７（ｂ）は図５のＧ−Ｇ線の拡大断面図である。 FIG. 5 is an enlarged plan view schematically showing an example of the wiring of D portion in FIG. 1, FIG. 6 is an enlarged sectional view taken along line EE of FIG. 5, FIG. 7 shows the structure of the inspection terminal, and FIG. FIG. 7A is an enlarged sectional view taken along line FF in FIG. 5, and FIG. 7B is an enlarged sectional view taken along line GG in FIG.
各引回し線ＧＬ１〜ＧＬ５、…は、領域ＷＡ１内において隣接する引回し線、例えば引回し線ＧＬ３とＧＬ４とが、一方の引回し線（奇数番目）ＧＬ３は低位配線となるアレイ基板２上に、他の引回し線（偶数番目）ＧＬ４は高位配線となる絶縁膜３上に配設されているので、これらの引回し線から延長された各引出線ＧＬ’３、ＧＬ’４も同じ低位及び高位の２層配線構造となっている。すなわち、各引出線ＧＬ’３〜ＧＬ’５、…は、図６に示すように、引出線ＧＬ’３はアレイ基板２上に、また引出線ＧＬ’４は絶縁膜３上に平面視で隣接する引出線、例えば引出線ＧＬ’３と重ならないように横方向に若干位置をずらして形成され、更に引出線ＧＬ’５も引出線ＧＬ’３と同じようにアレイ基板２上に形成されている。他の引出線も同じように、奇数番目の引出線は低位配線としてアレイ基板２上に、また偶数番目の引出線は高位配線として奇数番目の引出線を覆っている絶縁膜３上に形成されている。
Each of the lead lines GL 1 to GL 5 ,... Is an adjacent lead line in the area WA 1 , for example, the lead lines GL 3 and GL 4, and one lead line (odd number) GL 3 is a low-level wiring. Since the other lead lines (even-numbered) GL 4 are arranged on the insulating
各引回し線ＧＬ１〜ＧＬ５、…には、実装用端子６１〜６５、…が形成されている。また、各引出線ＧＬ’１〜ＧＬ’５、…には、それぞれ検査用端子７１〜７５、…が設けられる。これらの実装用及び検査用端子のうち、各実装用端子は矩形状のＩＣチップ搭載領域ＧＤＲ１内の手前側、すなわちＩＣチップ搭載領域ＧＤＲ１の外周縁近傍に搭載されるＩＣチップのバンプ端子の配列に合わせた配列、例えば横一列に形成される。なお、この実装用端子６１〜６５、…が形成される位置は各引回し線ＧＬ１〜ＧＬ５、…の先端部となっている。
Mounting
また、実装用端子６１〜６５、…が設けられた各引回し線ＧＬ１〜ＧＬ５、…の先端部から延設され、所定の長さを有し規則性を持って配列された各引出線ＧＬ’１〜ＧＬ’４…の先端部には、それぞれ検査用端子７１〜７５、…が形成される。このうち奇数番目の引出線ＧＬ’１、ＧＬ’３、…は偶数番目の引出線ＧＬ’２、ＧＬ’４、…よりも長く配線されており、その先端部に設けられた検査用端子７１〜７５、…は、奇数番目の検査用端子７１、７３、…と偶数番目の検査用端子７２、７４、…とは異なる直線上に横一列で配設されている。
Also, the mounting
各検査用端子のうち奇数番目の引出線、例えば引出線ＧＬ’３、ＧＬ’５に設けられた検査用端子７３、７５は、図７（ｂ）に示すように、引出線ＧＬ’３、ＧＬ’５へ達するコンタクトホール７０が絶縁膜３及び保護絶縁膜４に穿孔されて、このコンタクトホール７０に導電材を充填することで形成される。また、偶数番目の引出線、例えば引出線ＧＬ’４に設けられた検査用端子７４は、図７（ａ）に示すように、引出線ＧＬ’４へ達するコンタクトホール７０が保護絶縁膜４に穿孔されて、このコンタクトホール７０に導電材を充填して形成される。
As shown in FIG. 7B, the
奇数番目の検査用端子７１、７３、…と偶数番目の検査用端子７２、７４、…とをそれぞれ略平行な異なる直線上に配列することにより、所定の幅長を有するシート状導電プローブを使用した検査が可能になり検査を効率よく簡単にできる。加えて、１つの引出線に隣接する引出線の先端部に形成された検査用端子は、異なる直線上に配列されているために検査用端子自体を大きくしても検査用端子同士が接触して短絡する恐れがない。また奇数番目だけ、或いは偶数番目だけ点灯状態として検査することができるので、例えば隣接する画素における短絡発生の有無等も検査することができる。また、この配線構造によると、隣接する引出線は、互いに上下に絶縁膜を介して積層するので、引出線間の短絡事故の発生を防止できるとともに、積層されていることにより横方向の線間距離を短縮できる。なお、各引回し線を上下方向に全部、すなわちぴったり重なるように又は一部のみが重なるように積層した場合は、ＩＣチップ搭載領域の近傍で二股に分岐してこの分岐した引回し線及び引出線に実装用端子及び検査用端子が形成される。この分岐点は、ＩＣチップ搭載領域内でもよい。
The odd-numbered
ところで、各引出線がＧＬ’１〜ＧＬ’５、…は、長短の長さを有し規則性、すなわち交互に配列されており、これらの引出線のうち、奇数番目の引出線は低位配線となるアレイ基板２上にゲート線材料で形成されており、また、偶数番目の引出線は高位配線となる絶縁膜３上にソース線材料で形成されており、それぞれの引出線が絶縁膜３及び／又は保護絶縁膜４で覆われている。ところが、液晶表示パネルでは、通常、ゲート線を形成する導電パターンの肉厚がソース線の導電パターンの肉厚より厚く形成されるので、アレイ基板上ではゲート線材料及びソース線材料での層厚が異なり、両者の間に段差Ｈ（図１０（ａ）参照）、すなわち、ゲート線材料からなる引出線が設けられた部分の層厚が、ソース線材料からなる引出線が設けられた部分の層厚より厚くなることで段差が発生する。同様にこれらの肉厚の異なる引出線に検査用端子を形成すると、これらの間にも段差が発生してしまう。そのため、このような高低の段差がある検査用端子に帯状の検査プローブを接触させるとき、隣接する検査用端子間に層厚の厚い部分が存在すると、検査プローブが持ち上げられて、低位の検査用端子に均等に接触させることができなくなる恐れがある。そこでこの検査用端子同士の段差を考慮した配線の変形例を以下に図８〜図１０を参照して説明する。
By the way, each leader line GL ′ 1 to GL ′ 5 ,... Has a long and short length and is regularly arranged, that is, alternately arranged. Of these leader lines, the odd-numbered leader line is a low-level wiring. The even-numbered lead lines are formed of the source line material on the insulating
図８は図１のＤ部分の配線の変形例を模式して示す拡大平面図、図９は図８のＥ’−Ｅ’線の拡大断面図、図１０は検査用端子の構造を示し、図１０（ａ）は図８のＦ’−Ｆ’線の拡大断面図、図１０（ｂ）は図８のＧ’−Ｇ’線の拡大断面図である。 FIG. 8 is an enlarged plan view schematically showing a modification of the wiring of the D part in FIG. 1, FIG. 9 is an enlarged sectional view taken along line E′-E ′ of FIG. 8, and FIG. 10 shows the structure of the inspection terminal. 10A is an enlarged sectional view taken along line F′-F ′ in FIG. 8, and FIG. 10B is an enlarged sectional view taken along line G′-G ′ in FIG. 8.
この変形例は、図８及び図９に示すように、各引出線ＧＬ’１〜ＧＬ’４、…のうち、奇数番目の引出線ＧＬ’１、ＧＬ’３、…と偶数番目の引出線ＧＬ’２、ＧＬ’４、…を入れ替えて、奇数番目の引出線（低位配線）を短く、偶数番目の引出線（高位配線）を長くして、それぞれの先端部に検査用端子７１〜７５…を形成した点が異なり、他の部分は上述の構成と同一である。このような構成とすると、図１０に示すように、奇数番目の引出線、例えば引出線ＧＬ’３、ＧＬ’５に設けられた検査用端子７３、７５は、偶数番目の引出線、例えば引出線ＧＬ’４に設けた検査用端子よりＩＣチップ搭載領域ＧＤＲ１の端部に近い位置に形成されるので、偶数番目の引出線ＧＬ’４の先端部に設けられた検査用端子７４が形成される直線上には奇数番目の引出線ＧＬ’３、ＧＬ’５等がないので、帯状の検査プローブを押し当てたときに各検査用端子に良好に接触でき、検査ミスがなくなる。
This modification, as shown in FIGS. 8 and 9, each lead wire GL '1 ~GL' 4, ... of the odd-numbered lead line GL '1, GL' 3, ... and the even-numbered lead wire GL ′ 2 , GL ′ 4 ,... Are replaced, the odd-numbered lead lines (low-level wiring) are shortened, the even-numbered lead lines (high-level wiring) are lengthened, and the
また、各ソース線ＳＷ１〜ＳＷｎは、表示領域ＤＡから延出して複数本のソース線用の引回し線ＳＬ１〜ＳＬｎを形成し、これらの引回し線をＩＣチップ搭載領域ＳＤＲへ導入して、この領域内で引出線を形成し、これらの引回し線及び引出線にＩＣチップの実装用端子及び検査用端子が設けられる。なお、このソース線ＳＷ１〜ＳＷｎの引回し線及び引出線も、ゲート線ＧＷ１〜ＧＷｎ材の引回し線及び引出線と同様に積層構造とするのが好ましい。この２層配線は、例えばアレイ基板２上にゲート線材料からなる引回し線を配設し、この引回し線を覆う絶縁膜にコンタクトホールを穿孔し、ソース線をこのコンタクトホール上まで延設することで接続して形成する。
The source lines SW 1 to SW n extend from the display area DA to form a plurality of source line lead lines SL 1 to SL n , and these lead lines are connected to the IC chip mounting area SDR. Introduced, lead lines are formed in this region, and IC chip mounting terminals and inspection terminals are provided on these lead lines and lead lines. The lead lines and lead lines of the source lines SW 1 to SW n preferably have a laminated structure as well as the lead lines and lead lines of the gate lines GW 1 to GW n . The two-layer wiring is formed, for example, by arranging a lead line made of a gate line material on the
１ 液晶表示パネル
２ アレイ基板
３ 絶縁膜
４ 保護絶縁膜
８ シール材
９ 液晶
１０ カラーフィルタ基板
ＳＷ１〜ＳＷｎ ソース線
ＧＷ１〜ＧＷｎ ゲート線
ＳＬ１〜ＳＬｎ （ソース線の）引回し線
ＧＬ１〜ＧＬｎ （ゲート線の）引回し線
ＧＬ’１〜ＧＬ’ｎ （ゲート線の）引出線
ＧＤＲ１ 、ＧＤＲ２、ＳＤＲ ＩＣチップ搭載領域
1 (source line) liquid
Claims (7)
前記半導体チップ搭載領域には、前記ゲート線に接続されて前記アレイ基板の周辺部に引回された複数本の引回し線を互いに隣接する２本の引回し線を組にして一方を低位に、間に絶縁層を介在させて他方を高位に積層して導入し、これらの引回し線に半導体チップと接続する実装用端子を設けるとともに、これらの実装用端子から長さの異なる数種類の引出線を引出して所定の規則性を持たせて配列し、これらの引出線にはそれぞれ検査用端子を形成したことを特徴とする液晶表示パネル。 An array substrate comprising a plurality of source lines and gate lines arranged in a matrix, and a thin film transistor provided in the vicinity of the intersection of the source lines and the gate lines, and a liquid crystal layer formed between and facing the array substrate A semiconductor chip for mounting a gate driving semiconductor chip and a source driving semiconductor chip for driving the thin film transistor in a peripheral portion outside the image display portion formed on the array substrate. In liquid crystal display panels with mounting areas,
In the semiconductor chip mounting region, a plurality of lead lines connected to the gate lines and routed to the periphery of the array substrate are paired with two lead lines adjacent to each other, and one of the lead lines is set to a lower position. In addition, an insulating layer is interposed between the other, and the other is stacked at a high level, and these lead wires are provided with mounting terminals to be connected to the semiconductor chip, and several types of leads with different lengths are provided from these mounting terminals. A liquid crystal display panel, wherein lines are drawn out and arranged with a predetermined regularity, and inspection terminals are formed on each of the lead lines.
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