JP2007212897A

JP2007212897A - Integrated circuit device and electronic apparatus

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Publication number: JP2007212897A
Application number: JP2006034498A
Authority: JP
Inventors: Isamu Moriya; 勇守屋; Satoru Ito; 悟伊藤; Masahiko Moriguchi; 昌彦森口; Kazuhiro Maekawa; 和広前川; Takashi Kumagai; 敬熊谷
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-02-10
Filing date: 2006-02-10
Publication date: 2007-08-23
Anticipated expiration: 2026-02-10
Also published as: JP4650291B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide an integrated circuit and the like with which the miniaturization in the area of the circuit and the fault prevention in packaging can be achieved. <P>SOLUTION: The integrated circuit device 1 includes a power source circuit block PB which generates a power source voltage by boosting the voltage by a charge pump using a capacitor for boosting, and a pad arrangement region arranged with pads. A primary step-up transistor TR1 of a primary booster circuit which performs primary boosting of the voltage by the charge pump is arranged within the power source circuit block PB. The ternary and the quaternary (Kth order) step-up transistors of the ternary and the quaternary (Kth order) booster circuits which generate the voltage greater in the absolute value than that of the primary booster circuit by performing the ternary and the quaternary (Kth order) step-up of the voltage by the charge pump are arranged in an input side I/F region 14 which is the pad arrangement region. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、集積回路装置及び電子機器に関する。 The present invention relates to an integrated circuit device and an electronic apparatus.

液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバ（ＬＣＤドライバ）がある。この表示ドライバでは、低コスト化のためにチップサイズの縮小が要求される。 There is a display driver (LCD driver) as an integrated circuit device for driving a display panel such as a liquid crystal panel. This display driver is required to reduce the chip size in order to reduce the cost.

しかしながら、携帯電話機などに組み込まれる表示パネルの大きさはほぼ一定である。従って、微細プロセスを採用し、表示ドライバの集積回路装置を単純にシュリンクしてチップサイズを縮小しようとすると、実装が困難になるなどの問題を招く。
特開２００１−２２２２４９号公報 However, the size of a display panel incorporated in a mobile phone or the like is almost constant. Therefore, if a fine process is adopted and the integrated circuit device of the display driver is simply shrunk to reduce the chip size, problems such as difficulty in mounting are caused.
JP 2001-222249 A

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、回路の小面積化や実装時の不具合防止を実現できる集積回路装置及びこれを含む電子機器を提供することにある。 The present invention has been made in view of the technical problems as described above, and an object of the present invention is to provide an integrated circuit device capable of realizing a reduction in circuit area and prevention of problems during mounting, and an electronic apparatus including the integrated circuit device. Is to provide.

本発明は、昇圧用キャパシタを用いたチャージポンプにより電圧を昇圧して電源電圧を生成する電源回路ブロックと、パッドが配置されるパッド配置領域とを含み、チャージポンプにより電圧の１次昇圧を行う１次昇圧回路の１次昇圧トランジスタが、前記電源回路ブロック内に配置され、チャージポンプにより電圧のＫ次昇圧（Ｋは２以上の整数）を行い、前記１次昇圧回路よりも絶対値が大きな電圧を生成するＫ次昇圧回路のＫ次昇圧トランジスタが、前記パッド配置領域に配置される集積回路装置に関係する。 The present invention includes a power supply circuit block that generates a power supply voltage by boosting a voltage by a charge pump using a boosting capacitor, and a pad placement region in which a pad is placed, and performs a primary boosting of the voltage by the charge pump. A primary boosting transistor of a primary boosting circuit is disposed in the power supply circuit block, and performs a K-order boosting of voltage (K is an integer of 2 or more) by a charge pump, and has an absolute value larger than that of the primary boosting circuit. The K-order boosting transistor of the K-order boosting circuit for generating a voltage is related to the integrated circuit device arranged in the pad arrangement region.

本発明では、１次昇圧回路の１次昇圧トランジスタについては、電源回路ブロック内に配置される。一方、Ｋ次昇圧回路のＫ次昇圧トランジスタについては、電源回路ブロックではなくパッド配置領域に配置される。このようにすれば、１次昇圧回路の昇圧動作の高効率を維持しながら、集積回路装置の小面積化を図れる。 In the present invention, the primary boosting transistor of the primary boosting circuit is arranged in the power supply circuit block. On the other hand, the K-order boosting transistor of the K-order boosting circuit is arranged not in the power supply circuit block but in the pad arrangement region. In this way, the area of the integrated circuit device can be reduced while maintaining the high efficiency of the boosting operation of the primary booster circuit.

また本発明では、前記パッド配置領域には、前記１次昇圧トランジスタのドレイン又はソースと１次昇圧用キャパシタとを電気的に接続するための１次昇圧用パッドと、前記Ｋ次昇圧トランジスタのドレイン又はソースとＫ次昇圧用キャパシタとを電気的に接続するためのＫ次昇圧用パッドとが配置され、前記１次昇圧用パッドの第１の方向側に、前記Ｋ次昇圧用パッドが配置され、前記第１の方向に直交する方向を第２の方向とした場合に、前記１次昇圧用パッドの前記第２の方向側に、前記１次昇圧トランジスタが配置されてもよい。 In the present invention, the pad arrangement region includes a primary boost pad for electrically connecting a drain or source of the primary boost transistor and a primary boost capacitor, and a drain of the K-order boost transistor. Alternatively, a K-order boost pad for electrically connecting the source and the K-order boost capacitor is disposed, and the K-order boost pad is disposed on the first direction side of the primary boost pad. The primary boosting transistor may be disposed on the second direction side of the primary boosting pad when the direction orthogonal to the first direction is the second direction.

このようにすれば、１次昇圧トランジスタの近くに１次昇圧用パッドを配置できるようになり、１次昇圧回路の昇圧動作の高効率を維持できる。 In this way, the primary boosting pad can be arranged near the primary boosting transistor, and the high efficiency of the boosting operation of the primary boosting circuit can be maintained.

また本発明では、前記Ｋ次昇圧トランジスタは、その少なくとも一部が前記Ｋ次昇圧用パッドにオーバラップするように、前記Ｋ次昇圧用パッドの下層に配置されてもよい。 In the present invention, the K-order boosting transistor may be disposed below the K-order boosting pad so that at least a part of the K-order boosting transistor overlaps the K-order boosting pad.

このようにすれば、パッドの下層の領域を有効活用してＫ次昇圧トランジスタを配置でき、集積回路装置の小面積化を図れる。 In this way, the K-th boost transistor can be arranged by effectively utilizing the region under the pad, and the area of the integrated circuit device can be reduced.

また本発明では、複数の前記１次昇圧用パッドの中にはダミーパッドが配置されず、複数の前記Ｋ次昇圧用パッドの中にはダミーパッドが配置されてもよい。 In the present invention, dummy pads may not be disposed among the plurality of primary boost pads, and dummy pads may be disposed among the plurality of K-order boost pads.

このようにすれば、Ｋ次昇圧用パッド間の距離を離すことが可能になり、実装時の不具合等を解消できる。 In this way, it is possible to increase the distance between the K-order boosting pads and solve problems during mounting.

また本発明では、前記電源回路ブロックを含む第１〜第Ｎの回路ブロック（Ｎは２以上の整数）が、前記第１の方向に沿って配置され、前記第２の方向の反対方向を第４の方向とした場合に、前記Ｋ次昇圧トランジスタは、前記第１〜第Ｎの回路ブロックの前記第４の方向側に、前記第１の方向に沿って配置されてもよい。 In the present invention, first to Nth circuit blocks (N is an integer of 2 or more) including the power supply circuit block are arranged along the first direction, and the first direction is opposite to the second direction. In the fourth direction, the K-th boost transistor may be disposed along the first direction on the fourth direction side of the first to Nth circuit blocks.

このようにすれば、配線効率の向上や昇圧用キャパシタの実装の容易化等を図れる。 In this way, it is possible to improve wiring efficiency and facilitate mounting of the boosting capacitor.

また本発明では、前記１次昇圧トランジスタに昇圧クロックを供給する１次昇圧制御回路と、前記Ｋ次昇圧トランジスタに昇圧クロックを供給するＫ次昇圧制御回路を含み、前記１次昇圧制御回路は前記電源回路ブロック内に配置され、前記Ｋ次昇圧制御回路は前記パッド配置領域に配置されてもよい。 The present invention also includes a primary boost control circuit that supplies a boost clock to the primary boost transistor, and a K-order boost control circuit that supplies a boost clock to the K-order boost transistor. Arranged in the power supply circuit block, the K-th order boost control circuit may be arranged in the pad arrangement region.

このようにすれば、昇圧クロックの配線長が長くなったり、配線長にバラツキが生じることなどによる不具合の発生を防止できる。 In this way, it is possible to prevent the occurrence of problems due to an increase in the wiring length of the boosting clock or a variation in the wiring length.

また本発明では、データ線を駆動するための少なくとも１つのデータドライバブロックと、昇圧電圧を調整し、調整電圧を少なくとも前記データドライバブロックに供給するレギュレータを含み、前記レギュレータは、前記電源回路ブロック内に配置され、且つ、前記１次昇圧トランジスタと前記データドライバブロックとの間に配置されてもよい。 The present invention further includes at least one data driver block for driving the data line, and a regulator that adjusts the boosted voltage and supplies the adjusted voltage to at least the data driver block. The regulator is included in the power supply circuit block. And may be disposed between the primary boost transistor and the data driver block.

このようにすれば、無駄の無いショートパスの経路で電源電圧を供給できる。 In this way, the power supply voltage can be supplied through a short path without waste.

また本発明では、前記パッド配置領域には、前記レギュレータからの調整電圧を出力するためのレギュレータ用パッドと、前記１次昇圧トランジスタのドレイン又はソースと１次昇圧用キャパシタとを電気的に接続するための１次昇圧用パッドと、前記Ｋ次昇圧トランジスタのドレイン又はソースとＫ次昇圧用キャパシタとを電気的に接続するためのＫ次昇圧用パッドとが配置され、前記レギュレータ用パッドは、前記１次昇圧用パッドと前記Ｋ次昇圧用パッドの間に配置されてもよい。 In the present invention, a regulator pad for outputting an adjustment voltage from the regulator, a drain or source of the primary boost transistor, and a primary boost capacitor are electrically connected to the pad arrangement region. And a K-order boosting pad for electrically connecting a drain or source of the K-order boosting transistor and a K-order boosting capacitor, and the regulator pad includes: It may be disposed between the primary boosting pad and the K-order boosting pad.

このようにすれば、パッド配置領域の無駄の無い利用が可能になる。 In this way, the pad arrangement area can be used without waste.

また本発明では、チャージポンプにより電圧の２次昇圧を行う２次昇圧回路の２次昇圧トランジスタが、前記電源回路ブロック内に配置されてもよい。 In the present invention, a secondary boosting transistor of a secondary boosting circuit that performs secondary boosting of a voltage by a charge pump may be disposed in the power supply circuit block.

このようにすれば、２次昇圧回路の昇圧動作の高効率を維持できる。 In this way, high efficiency of the boost operation of the secondary boost circuit can be maintained.

また本発明は、集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、前記第１〜第Ｎの回路ブロックの前記第２の方向側に前記第４の辺に沿って設けられ、パッド配置領域となる第１のインターフェース領域と、前記第２の方向の反対方向を第４の方向とした場合に、前記第１〜第Ｎの回路ブロックの前記第４の方向側に前記第２の辺に沿って設けられ、パッド配置領域となる第２のインターフェース領域とを含み、前記第１〜第Ｎの回路ブロックは、昇圧用キャパシタを用いたチャージポンプにより電圧を昇圧して電源電圧を生成する電源回路ブロックと、他の回路ブロックを含み、チャージポンプにより電圧の１次昇圧を行う１次昇圧回路の１次昇圧トランジスタが、前記電源回路ブロック内に配置され、チャージポンプにより電圧のＫ次昇圧（Ｋは２以上の整数）を行い、前記１次昇圧回路よりも絶対値が大きな電圧を生成するＫ次昇圧回路のＫ次昇圧トランジスタが、前記第２のインターフェース領域に配置される集積回路装置に関係する。 According to the present invention, the direction from the first side, which is the short side of the integrated circuit device, to the third side facing the first side is the first direction, and the second side is the long side of the integrated circuit device. When the direction toward the fourth side is the second direction, the first to Nth circuit blocks (N is an integer of 2 or more) arranged along the first direction, and the first A first interface region that is provided along the fourth side on the second direction side of the Nth circuit block and serves as a pad arrangement region, and a direction opposite to the second direction is a fourth direction The second interface region provided along the second side on the fourth direction side of the first to Nth circuit blocks and serving as a pad arrangement region. The voltage of the Nth circuit block is increased by a charge pump using a boosting capacitor. A primary boosting transistor of a primary boosting circuit that includes a power supply circuit block that generates a power supply voltage and another circuit block and performs primary boosting of the voltage by a charge pump is disposed in the power supply circuit block, and is charged. The K-order boosting transistor of the K-order boosting circuit that performs the K-order boosting of the voltage by the pump (K is an integer of 2 or more) and generates a voltage whose absolute value is larger than that of the primary boosting circuit is the second interface region. Related to the integrated circuit device.

本発明によれば、１次昇圧回路の昇圧動作の高効率を維持しながら、集積回路装置の小面積化を図れる。 According to the present invention, the area of the integrated circuit device can be reduced while maintaining the high efficiency of the boosting operation of the primary booster circuit.

また本発明は、集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、前記第１〜第Ｎの回路ブロックの前記第２の方向側に前記第４の辺に沿って設けられ、パッド配置領域となる第１のインターフェース領域と、前記第２の方向の反対方向を第４の方向とした場合に、前記第１〜第Ｎの回路ブロックの前記第４の方向側に前記第２の辺に沿って設けられ、パッド配置領域となる第２のインターフェース領域とを含み、前記第１〜第Ｎの回路ブロックは、昇圧用キャパシタを用いたチャージポンプにより電圧を昇圧して電源電圧を生成する電源回路ブロックと、他の回路ブロックを含み、前記電源回路ブロックの前記第４の方向側にある前記第２のインターフェース領域内の第１のエリアには、前記第２の方向に沿ってＩ個（Ｉは２以上の整数）配列された電源回路ブロック用パッドの列が、複数列配置され、集積回路装置の前記第２の方向に沿った中心線を基準に、前記第１のエリアと線対称の位置にある前記第２のインターフェース領域内の第２のエリアにも、前記第２の方向に沿ってＩ個配列されたパッドの列が、複数列配置される集積回路装置に関係する。 According to the present invention, the direction from the first side, which is the short side of the integrated circuit device, to the third side facing the first side is the first direction, and the second side is the long side of the integrated circuit device. When the direction toward the fourth side is the second direction, the first to Nth circuit blocks (N is an integer of 2 or more) arranged along the first direction, and the first A first interface region that is provided along the fourth side on the second direction side of the Nth circuit block and serves as a pad arrangement region, and a direction opposite to the second direction is a fourth direction The second interface region provided along the second side on the fourth direction side of the first to Nth circuit blocks and serving as a pad arrangement region. The voltage of the Nth circuit block is increased by a charge pump using a boosting capacitor. A power supply circuit block for generating a power supply voltage and another circuit block, and the second area in the second interface region on the fourth direction side of the power supply circuit block includes the second area. A plurality of power supply circuit block pad rows arranged in the direction of I (I is an integer of 2 or more) are arranged, with reference to the center line along the second direction of the integrated circuit device. A plurality of I rows of pads arranged in the second direction are also arranged in the second area in the second interface region that is in line symmetry with the first area. Related to integrated circuit devices.

本発明によれば、第１のエリアでは、第２の方向に沿ってＩ個配列された電源回路ブロック用パッドの列が、複数列配置される。同様に第２のエリアにおいても、第２の方向に沿ってＩ個配列されたパッドの列が、複数列配置される。このようにすれば、集積回路装置に掛かる応力を均一化でき、応力の不均一を原因とする不具合の発生を防止できる。 According to the present invention, in the first area, a plurality of I power supply circuit block pad rows arranged in the second direction are arranged. Similarly, in the second area, a plurality of I rows of pads arranged in the second direction are arranged. In this way, the stress applied to the integrated circuit device can be made uniform, and the occurrence of problems caused by the uneven stress can be prevented.

また本発明では、前記第１のエリアには、Ｉ行Ｊ列（Ｊは２以上の整数）の前記電源回路ブロック用パッドが配置され、前記第２のエリアにも、Ｉ行Ｊ列のパッドが配置されてもよい。 In the present invention, the power supply circuit block pads of I rows and J columns (J is an integer of 2 or more) are arranged in the first area, and the pads of I row and J columns are also arranged in the second area. May be arranged.

また本発明では、チャージポンプにより電圧の１次昇圧を行う１次昇圧回路の１次昇圧トランジスタが、前記電源回路ブロック内に配置され、前記第２のインターフェース領域に配置される前記電源回路ブロック用のパッドは、前記１次昇圧トランジスタのドレイン又はソースと１次昇圧用キャパシタとを電気的に接続するための１次昇圧用パッドであってもよい。 According to the present invention, a primary boosting transistor of a primary boosting circuit that performs primary boosting of a voltage by a charge pump is disposed in the power supply circuit block and for the power supply circuit block disposed in the second interface region. The pad may be a primary boosting pad for electrically connecting the drain or source of the primary boosting transistor and the primary boosting capacitor.

また本発明では、１個の前記１次昇圧トランジスタのドレイン又はソースに対して、複数個の前記１次昇圧用パッドが接続されてもよい。 In the present invention, a plurality of primary boosting pads may be connected to the drain or source of one primary boosting transistor.

このようにすれば、例えば集積回路装置を実装したときのパッドでの接触抵抗値の減少等を図れ、１次昇圧回路の昇圧動作の高効率を維持できる。 In this way, for example, the contact resistance value at the pad when the integrated circuit device is mounted can be reduced, and the high efficiency of the boosting operation of the primary boosting circuit can be maintained.

また本発明では、チャージポンプにより電圧のＫ次昇圧（Ｋは２以上の整数）を行い、前記１次昇圧回路よりも絶対値が大きな電圧を生成するＫ次昇圧回路のＫ次昇圧トランジスタと、前記Ｋ次昇圧トランジスタのドレイン又はソースとＫ次昇圧用キャパシタとを電気的に接続するためのＫ次昇圧用パッドが、前記第２のインターフェース領域に配置されてもよい。 In the present invention, a K-order boosting transistor of a K-order boosting circuit that performs a K-order boosting of a voltage by a charge pump (K is an integer of 2 or more) and generates a voltage having a larger absolute value than the primary boosting circuit; A K-order boosting pad for electrically connecting a drain or source of the K-order boosting transistor and a K-order boosting capacitor may be disposed in the second interface region.

このようにすれば、１次昇圧回路の昇圧動作の高効率を維持しながら、集積回路装置の小面積化を図れる。 In this way, the area of the integrated circuit device can be reduced while maintaining the high efficiency of the boosting operation of the primary booster circuit.

また本発明では、前記Ｋ次昇圧トランジスタは、前記第１〜第Ｎの回路ブロックの前記第４の方向側に、前記第１の方向に沿って配置されてもよい。 In the present invention, the K-th boost transistor may be arranged along the first direction on the fourth direction side of the first to Nth circuit blocks.

また本発明は、上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルとを含む電子機器に関係する。 The present invention also relates to an electronic apparatus including any one of the integrated circuit devices described above and a display panel driven by the integrated circuit device.

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。 Hereinafter, preferred embodiments of the present invention will be described in detail. The present embodiment described below does not unduly limit the contents of the present invention described in the claims, and all the configurations described in the present embodiment are indispensable as means for solving the present invention. Not necessarily.

１．比較例
図１（Ａ）に本実施形態の比較例となる集積回路装置５００を示す。図１（Ａ）の集積回路装置５００はメモリブロックＭＢ（表示データＲＡＭ）とデータドライバブロックＤＢを含む。そしてメモリブロックＭＢとデータドライバブロックＤＢはＤ２方向に沿って配置されている。またメモリブロックＭＢ、データドライバブロックＤＢは、Ｄ１方向に沿った長さがＤ２方向での幅に比べて長い超扁平なブロックになっている。 1. Comparative Example FIG. 1A shows an integrated circuit device 500 as a comparative example of the present embodiment. The integrated circuit device 500 of FIG. 1A includes a memory block MB (display data RAM) and a data driver block DB. The memory block MB and the data driver block DB are arranged along the direction D2. Further, the memory block MB and the data driver block DB are ultra flat blocks whose length along the D1 direction is longer than the width in the D2 direction.

ホスト側からの画像データはメモリブロックＭＢに書き込まれる。そしてデータドライバブロックＤＢは、メモリブロックＭＢに書き込まれたデジタルの画像データをアナログのデータ電圧に変換して、表示パネルのデータ線を駆動する。このように図１（Ａ）において画像データの信号の流れはＤ２方向である。このため、図１（Ａ）の比較例では、この信号の流れに合わせて、メモリブロックＭＢとデータドライバブロックＤＢをＤ２方向に沿って配置している。このようにすることで、入力と出力の間がショートパスになり、信号遅延を最適化でき、効率の良い信号伝達が可能になる。 Image data from the host side is written in the memory block MB. The data driver block DB converts the digital image data written in the memory block MB into an analog data voltage and drives the data lines of the display panel. Thus, in FIG. 1A, the signal flow of the image data is in the direction D2. For this reason, in the comparative example of FIG. 1A, the memory block MB and the data driver block DB are arranged along the direction D2 in accordance with the flow of this signal. By doing so, a short path is formed between the input and the output, the signal delay can be optimized, and efficient signal transmission becomes possible.

ところが図１（Ａ）の比較例では以下のような課題がある。 However, the comparative example of FIG. 1A has the following problems.

第１に、表示ドライバなどの集積回路装置では、低コスト化のためにチップサイズの縮小が要求される。ところが、微細プロセスを採用し、集積回路装置５００を単純にシュリンクしてチップサイズを縮小すると、短辺方向のみならず長辺方向も縮小されてしまう。従って図２（Ａ）に示すように実装の困難化の問題を招く。即ち出力ピッチは、例えば２２μｍ以上であることが望ましいが、図２（Ａ）のような単純シュリンクでは例えば１７μｍピッチになってしまい、狭ピッチのために実装が困難になる。また表示パネルのガラスの額縁が広くなり、ガラスの取れ数が減少し、コスト増を招く。 First, in an integrated circuit device such as a display driver, a reduction in chip size is required for cost reduction. However, when a fine process is employed and the integrated circuit device 500 is simply shrunk to reduce the chip size, not only the short side direction but also the long side direction is reduced. Therefore, as shown in FIG. 2A, there is a problem of difficulty in mounting. That is, the output pitch is desirably 22 μm or more, for example, but a simple shrink as shown in FIG. 2A has a pitch of 17 μm, for example, which makes mounting difficult due to the narrow pitch. Moreover, the frame of the glass of the display panel is widened, the number of pieces of glass is reduced, and the cost is increased.

第２に、表示ドライバでは、表示パネルの種類（アモルファスＴＦＴ、低温ポリシリコンＴＦＴ）や画素数（ＱＣＩＦ、ＱＶＧＡ、ＶＧＡ）や製品の仕様などに応じて、メモリやデータドライバの構成が変わる。従って図１（Ａ）の比較例では、ある製品では図１（Ｂ）のように、パッドピッチとメモリのセルピッチとデータドライバのセルピチが一致していたとしても、メモリやデータドライバの構成が変わると、図１（Ｃ）に示すようにこれらのピッチが一致しなくなる。そして図１（Ｃ）のようにピッチが一致しなくなると、回路ブロック間に、ピッチの不一致を吸収するための無駄な配線領域を形成しなければならなくなる。特にＤ１方向にブロックが扁平している図１（Ａ）の比較例では、ピッチの不一致を吸収するための無駄な配線領域が大きくなる。この結果、集積回路装置５００のＤ２方向での幅Ｗが大きくなり、チップ面積が増加し、コスト増を招く。 Secondly, in the display driver, the configuration of the memory and data driver varies depending on the type of display panel (amorphous TFT, low-temperature polysilicon TFT), the number of pixels (QCIF, QVGA, VGA), product specifications, and the like. Therefore, in the comparative example of FIG. 1A, in some products, as shown in FIG. 1B, even if the pad pitch, the memory cell pitch, and the data driver cell pitch match, the configuration of the memory and data driver changes. As shown in FIG. 1C, these pitches do not match. If the pitches do not match as shown in FIG. 1C, a useless wiring region for absorbing the pitch mismatch must be formed between the circuit blocks. In particular, in the comparative example of FIG. 1A in which the block is flat in the D1 direction, a useless wiring area for absorbing the pitch mismatch becomes large. As a result, the width W of the integrated circuit device 500 in the D2 direction is increased, the chip area is increased, and the cost is increased.

一方、このような事態を避けるために、パッドピッチとセルピッチが揃うようにメモリやデータドライバのレイアウトを変更すると、開発期間が長期化し、結局、コスト増を招く。即ち図１（Ａ）の比較例では、各回路ブロックの回路構成やレイアウトを個別設計し、その後にピッチ等を合わせるという作業を行うため、無駄な空き領域が生じたり、設計が非効率化するなどの問題が生じる。 On the other hand, in order to avoid such a situation, if the layout of the memory or data driver is changed so that the pad pitch and the cell pitch are aligned, the development period becomes longer, resulting in an increase in cost. That is, in the comparative example of FIG. 1A, the circuit configuration and layout of each circuit block are individually designed, and then the pitch and the like are adjusted, resulting in useless empty areas and inefficient design. Problems arise.

２．集積回路装置の構成
以上のような問題を解決できる本実施形態の集積回路装置１０の構成例を図３に示す。本実施形態では、集積回路装置１０の短辺である第１の辺ＳＤ１から対向する第３の辺ＳＤ３へと向かう方向を第１の方向Ｄ１とし、Ｄ１の反対方向を第３の方向Ｄ３としている。また集積回路装置１０の長辺である第２の辺ＳＤ２から対向する第４の辺ＳＤ４へと向かう方向を第２の方向Ｄ２とし、Ｄ２の反対方向を第４の方向Ｄ４としている。なお、図３では集積回路装置１０の左辺が第１の辺ＳＤ１で、右辺が第３の辺ＳＤ３になっているが、左辺が第３の辺ＳＤ３で、右辺が第１の辺ＳＤ１であってもよい。 2. Configuration of Integrated Circuit Device FIG. 3 shows a configuration example of the integrated circuit device 10 of the present embodiment that can solve the above problems. In the present embodiment, the direction from the first side SD1 which is the short side of the integrated circuit device 10 to the third side SD3 facing the first direction D1 is the first direction D1, and the opposite direction of D1 is the third direction D3. Yes. The direction from the second side SD2 which is the long side of the integrated circuit device 10 to the fourth side SD4 facing the second side D2 is a second direction D2, and the opposite direction of D2 is a fourth direction D4. In FIG. 3, the left side of the integrated circuit device 10 is the first side SD1 and the right side is the third side SD3. However, the left side is the third side SD3 and the right side is the first side SD1. May be.

図３に示すように本実施形態の集積回路装置１０は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ（Ｎは２以上の整数）を含む。即ち、図１（Ａ）の比較例では回路ブロックがＤ２方向に並んでいるが、本実施形態では回路ブロックＣＢ１〜ＣＢＮがＤ１方向に並んでいる。また各回路ブロックは、図１（Ａ）の比較例のような超扁平なブロックになっておらず、比較的スクウェアなブロックになっている。 As shown in FIG. 3, the integrated circuit device 10 of this embodiment includes first to Nth circuit blocks CB1 to CBN (N is an integer of 2 or more) arranged along the direction D1. That is, in the comparative example of FIG. 1A, the circuit blocks are arranged in the D2 direction, but in this embodiment, the circuit blocks CB1 to CBN are arranged in the D1 direction. Further, each circuit block is not a very flat block as in the comparative example of FIG. 1A, but is a relatively square block.

また集積回路装置１０は、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に辺ＳＤ４に沿って設けられる出力側Ｉ／Ｆ領域１２（広義には第１のインターフェース領域）を含む。また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に辺ＳＤ２に沿って設けられる入力側Ｉ／Ｆ領域１４（広義には第２のインターフェース領域）を含む。より具体的には、出力側Ｉ／Ｆ領域１２（第１のＩ／Ｏ領域）は、回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に、例えば他の回路ブロック等を介さずに配置される。また入力側Ｉ／Ｆ領域１４（第２のＩ／Ｏ領域）は、回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に、例えば他の回路ブロック等を介さずに配置される。即ち少なくともデータドライバブロックが存在する部分において、Ｄ２方向において１つの回路ブロック（データドライバブロック）だけが存在する。なお集積回路装置１０をＩＰ(Intellectual Property）コアとして用いて他の集積回路装置に組み込む場合等には、Ｉ／Ｆ領域１２、１４の少なくとも一方を設けない構成とすることもできる。 The integrated circuit device 10 also includes an output-side I / F region 12 (first interface region in a broad sense) provided along the side SD4 on the D2 direction side of the first to Nth circuit blocks CB1 to CBN. Further, it includes an input-side I / F area 14 (second interface area in a broad sense) provided along the side SD2 on the D4 direction side of the first to Nth circuit blocks CB1 to CBN. More specifically, the output-side I / F region 12 (first I / O region) is arranged on the D2 direction side of the circuit blocks CB1 to CBN without using, for example, other circuit blocks. The input-side I / F area 14 (second I / O area) is arranged on the D4 direction side of the circuit blocks CB1 to CBN, for example, without passing through other circuit blocks. That is, at least in the portion where the data driver block exists, there is only one circuit block (data driver block) in the direction D2. When the integrated circuit device 10 is used as an IP (Intellectual Property) core and incorporated in another integrated circuit device, etc., it may be configured such that at least one of the I / F regions 12 and 14 is not provided.

出力側（表示パネル側）Ｉ／Ｆ領域１２は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含む。具体的には、データ線へのデータ信号や走査線への走査信号を出力するための出力用トランジスタなどを含む。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。 The output side (display panel side) I / F area 12 is an area serving as an interface with the display panel, and includes various elements such as a pad, an output transistor connected to the pad, and a protection element. Specifically, it includes an output transistor for outputting a data signal to the data line and a scanning signal to the scanning line. In the case where the display panel is a touch panel, an input transistor may be included.

入力側（ホスト側）Ｉ／Ｆ領域１４は、ホスト（ＭＰＵ、画像処理コントローラ、ベースバンドエンジン）とのインターフェースとなる領域であり、パッドや、パッドに接続される入力用（入出力用）トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、ホストからの信号（デジタル信号）を入力するための入力用トランジスタやホストへの信号を出力するための出力用トランジスタなどを含む。 The input side (host side) I / F area 14 is an area serving as an interface with a host (MPU, image processing controller, baseband engine), and is a pad or an input (input / output) transistor connected to the pad. Various elements such as an output transistor and a protection element can be included. Specifically, an input transistor for inputting a signal (digital signal) from the host, an output transistor for outputting a signal to the host, and the like are included.

なお、短辺である辺ＳＤ１、ＳＤ３に沿った出力側又は入力側Ｉ／Ｆ領域を設けるようにしてもよい。また外部接続端子となるバンプ等は、Ｉ／Ｆ（インターフェース）領域１２、１４に設けてもよいし、それ以外の領域（第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ）に設けてもよい。Ｉ／Ｆ領域１２、１４以外の領域に設ける場合には、金バンプ以外の小型バンプ技術（樹脂をコアとするバンプ技術など）を用いることで実現される。 Note that an output-side or input-side I / F area along the short sides SD1 and SD3 may be provided. Further, bumps or the like serving as external connection terminals may be provided in the I / F (interface) regions 12 and 14, or may be provided in other regions (first to Nth circuit blocks CB1 to CBN). In the case where it is provided in a region other than the I / F regions 12 and 14, it is realized by using a small bump technology (such as a bump technology using a resin as a core) other than the gold bump.

また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つ（或いは３つ）の異なる回路ブロック（異なる機能を持つ回路ブロック）を含むことができる。集積回路装置１０が表示ドライバである場合を例にとれば、回路ブロックＣＢ１〜ＣＢＮは、データドライバ、メモリ、走査ドライバ、ロジック回路、階調電圧生成回路、電源回路のブロックの少なくとも２つを含むことができる。更に具体的には回路ブロックＣＢ１〜ＣＢＮは、少なくともデータドライバ、ロジック回路のブロックを含むことができ、更に階調電圧生成回路のブロックを含むことができる。またメモリ内蔵タイプの場合には更にメモリのブロックを含むことができる。 The first to Nth circuit blocks CB1 to CBN can include at least two (or three) different circuit blocks (circuit blocks having different functions). Taking the case where the integrated circuit device 10 is a display driver as an example, the circuit blocks CB1 to CBN include at least two blocks of a data driver, a memory, a scan driver, a logic circuit, a gradation voltage generation circuit, and a power supply circuit. be able to. More specifically, the circuit blocks CB1 to CBN can include at least a data driver block and a logic circuit block, and can further include a grayscale voltage generation circuit block. In the case of a built-in memory type, a memory block can be further included.

例えば図４に種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例を示す。メモリ（ＲＡＭ）内蔵のアモルファスＴＦＴ（Thin Film Transistor）パネル用表示ドライバでは、回路ブロックＣＢ１〜ＣＢＮは、メモリ、データドライバ（ソースドライバ）、走査ドライバ（ゲートドライバ）、ロジック回路（ゲートアレイ回路）、階調電圧生成回路（γ補正回路）、電源回路のブロックを含む。一方、メモリ内蔵の低温ポリシリコン（ＬＴＰＳ）ＴＦＴパネル用表示ドライバでは、走査ドライバをガラス基板に形成できるため、走査ドライバのブロックを省略できる。またメモリ非内蔵のアモルファスＴＦＴパネル用では、メモリのブロックを省略でき、メモリ非内蔵の低温ポリシリコンＴＦＴパネル用では、メモリ及び走査ドライバのブロックを省略できる。またＣＳＴＮ（Color Super Twisted Nematic）パネル、ＴＦＤ（Thin Film Diode）パネル用では、階調電圧生成回路のブロックを省略できる。 For example, FIG. 4 shows examples of various types of display drivers and circuit blocks incorporated therein. In a display driver for an amorphous TFT (Thin Film Transistor) panel with a built-in memory (RAM), circuit blocks CB1 to CBN include a memory, a data driver (source driver), a scanning driver (gate driver), a logic circuit (gate array circuit), It includes a gradation voltage generation circuit (γ correction circuit) and a power supply circuit block. On the other hand, in a display driver for a low-temperature polysilicon (LTPS) TFT panel with a built-in memory, the scanning driver can be formed on a glass substrate, so that the scanning driver block can be omitted. Also, the memory block can be omitted for an amorphous TFT panel without a memory, and the memory and scan driver blocks can be omitted for a low-temperature polysilicon TFT panel without a memory. Further, for a color super twisted nematic (CSTN) panel and a thin film diode (TFD) panel, the block of the gradation voltage generation circuit can be omitted.

図５（Ａ）（Ｂ）に本実施形態の表示ドライバの集積回路装置１０の平面レイアウトの例を示す。図５（Ａ）（Ｂ）は、メモリ内蔵のアモルファスＴＦＴパネル用の例であり、図５（Ａ）は例えばＱＣＩＦ、３２階調用の表示ドライバをターゲットとし、図５（Ｂ）はＱＶＧＡ、６４階調用の表示ドライバをターゲットとしている。 FIGS. 5A and 5B show examples of a planar layout of the integrated circuit device 10 of the display driver of this embodiment. 5A and 5B are examples for an amorphous TFT panel with a built-in memory. FIG. 5A targets, for example, a display driver for QCIF and 32 gradations, and FIG. The display driver for gradation is targeted.

図５（Ａ）（Ｂ）では、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、第１〜第４のメモリブロックＭＢ１〜ＭＢ４（広義には第１〜第Ｉのメモリブロック。Ｉは２以上の整数）を含む。また第１〜第４のメモリブロックＭＢ１〜ＭＢ４の各々に対して、Ｄ１方向に沿ってその各々が隣接して配置される第１〜第４のデータドライバブロックＤＢ１〜ＤＢ４（広義には第１〜第Ｉのデータドライバブロック）を含む。具体的にはメモリブロックＭＢ１とデータドライバブロックＤＢ１がＤ１方向に沿って隣接して配置され、メモリブロックＭＢ２とデータドライバブロックＤＢ２がＤ１方向に沿って隣接して配置される。そしてデータドライバブロックＤＢ１がデータ線を駆動するために用いる画像データ（表示データ）は、隣接するメモリブロックＭＢ１が記憶し、データドライバブロックＤＢ２がデータ線を駆動するために用いる画像データは、隣接するメモリブロックＭＢ２が記憶する。 5A and 5B, the first to Nth circuit blocks CB1 to CBN are first to fourth memory blocks MB1 to MB4 (first to Ith memory blocks in a broad sense. I is 2). Including the above integer). The first to fourth data driver blocks DB1 to DB4 (first in a broad sense, the first to fourth memory blocks MB1 to MB4) are arranged adjacent to each other along the direction D1. To I-th data driver block). Specifically, the memory block MB1 and the data driver block DB1 are arranged adjacently along the D1 direction, and the memory block MB2 and the data driver block DB2 are arranged adjacently along the D1 direction. The image data (display data) used by the data driver block DB1 to drive the data lines is stored in the adjacent memory block MB1, and the image data used by the data driver block DB2 to drive the data lines is adjacent. Memory block MB2 stores it.

また図５（Ａ）では、メモリブロックＭＢ１〜ＭＢ４のうちのＭＢ１（広義には第Ｊのメモリブロック。１≦Ｊ＜Ｉ）のＤ３方向側に、データドライバブロックＤＢ１〜ＤＢ４のうちのＤＢ１（広義には第Ｊのデータドライバブロック）が隣接して配置される。またメモリブロックＭＢ１のＤ１方向側に、メモリブロックＭＢ２（広義には第Ｊ＋１のメモリブロック）が隣接して配置される。そしてメモリブロックＭＢ２のＤ１方向側に、データドライバブロックＤＢ２（広義には第Ｊ＋１のデータドライバブロック）が隣接して配置される。メモリブロックＭＢ３、ＭＢ４、データドライバブロックＤＢ３、ＤＢ４の配置も同様である。このように図５（Ａ）では、ＭＢ１、ＭＢ２の境界線に対して線対称にＭＢ１、ＤＢ１とＭＢ２、ＤＢ２が配置され、ＭＢ３、ＭＢ４の境界線に対して線対称にＭＢ３、ＤＢ３とＭＢ４、ＤＢ４とが配置される。なお図５（Ａ）では、ＤＢ２とＤＢ３が隣接して配置されているが、これらを隣接させずに、その間に他の回路ブロックを配置してもよい。 In FIG. 5A, MB1 of the memory blocks MB1 to MB4 (Jth memory block in a broad sense, 1 ≦ J <I) is placed on the D3 direction side of the data driver blocks DB1 to DB4. In a broad sense, the Jth data driver block) is arranged adjacent to each other. Further, a memory block MB2 (J + 1th memory block in a broad sense) is arranged adjacent to the D1 direction side of the memory block MB1. A data driver block DB2 (J + 1th data driver block in a broad sense) is arranged adjacent to the D1 direction side of the memory block MB2. The arrangement of the memory blocks MB3 and MB4 and the data driver blocks DB3 and DB4 is the same. In this way, in FIG. 5A, MB1, DB1, and MB2, DB2 are arranged symmetrically with respect to the boundary lines of MB1 and MB2, and MB3, DB3, and MB4 are arranged symmetrically with respect to the boundary lines of MB3 and MB4. , DB4 are arranged. In FIG. 5A, DB2 and DB3 are arranged adjacent to each other, but other circuit blocks may be arranged between them without adjoining them.

一方、図５（Ｂ）では、メモリブロックＭＢ１〜ＭＢ４のうちのＭＢ１（第Ｊのメモリブロック）のＤ３方向側に、データドライバブロックＤＢ１〜ＤＢ４のうちのＤＢ１（第Ｊのデータドライバブロック）が隣接して配置される。またＭＢ１のＤ１方向側にＤＢ２（第Ｊ＋１のデータドライバブロック）が配置される。またＤＢ２のＤ１方向側にＭＢ２（第Ｊ＋１のメモリブロック）が配置される。ＤＢ３、ＭＢ３、ＤＢ４、ＭＢ４も同様に配置される。なお図５（Ｂ）では、ＭＢ１とＤＢ２、ＭＢ２とＤＢ３、ＭＢ３とＤＢ４が、各々、隣接して配置されているが、これらを隣接させずに、その間に他の回路ブロックを配置してもよい。 On the other hand, in FIG. 5B, DB1 (Jth data driver block) of the data driver blocks DB1 to DB4 is on the D3 direction side of MB1 (Jth memory block) of the memory blocks MB1 to MB4. Adjacent to each other. Further, DB2 (J + 1th data driver block) is arranged on the D1 direction side of MB1. MB2 (J + 1th memory block) is arranged on the D1 direction side of DB2. DB3, MB3, DB4, and MB4 are similarly arranged. In FIG. 5B, MB1 and DB2, MB2 and DB3, and MB3 and DB4 are arranged adjacent to each other, but other circuit blocks may be arranged between them without being adjacent to each other. Good.

図５（Ａ）のレイアウト配置によれば、メモリブロックＭＢ１とＭＢ２や、ＭＢ３とＭＢ４の間で（第Ｊ、第Ｊ＋１のメモリブロックの間で）、カラムアドレスデコーダを共用できるという利点がある。一方、図５（Ｂ）のレイアウト配置によれば、データドライバブロックＤＢ１〜ＤＢ４から出力側Ｉ／Ｆ領域１２へのデータ信号出力線の配線ピッチを均一化でき、配線効率を向上できるという利点がある。 5A has an advantage that the column address decoder can be shared between the memory blocks MB1 and MB2 and between the MB3 and MB4 (between the Jth and J + 1th memory blocks). On the other hand, according to the layout arrangement of FIG. 5B, there is an advantage that the wiring pitch of the data signal output lines from the data driver blocks DB1 to DB4 to the output side I / F region 12 can be made uniform, and the wiring efficiency can be improved. is there.

なお本実施形態の集積回路装置１０のレイアウト配置は図５（Ａ）（Ｂ）に限定されない。例えばメモリブロックやデータドライバブロックのブロック数を２、３或いは５以上にしてもよいし、メモリブロックやデータドライバブロックをブロック分割しない構成にしてもよい。またメモリブロックとデータドライバブロックが隣接しないようにする変形実施も可能である。またメモリブロック、走査ドライバブロック、電源回路ブロック又は階調電圧生成回路ブロックなどを設けない構成としてもよい。また回路ブロックＣＢ１〜ＣＢＮと出力側Ｉ／Ｆ領域１２や入力側Ｉ／Ｆ領域１４の間に、Ｄ２方向での幅が極めて狭い回路ブロック（ＷＢ以下の細長回路ブロック）を設けてもよい。また回路ブロックＣＢ１〜ＣＢＮが、異なる回路ブロックがＤ２方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を１つの回路ブロックとした構成としてもよい。 The layout arrangement of the integrated circuit device 10 of the present embodiment is not limited to FIGS. For example, the number of memory blocks or data driver blocks may be 2, 3 or 5 or more, or the memory block or data driver block may be configured not to be divided into blocks. Further, a modification can be made so that the memory block and the data driver block are not adjacent to each other. In addition, a configuration in which a memory block, a scan driver block, a power supply circuit block, a gradation voltage generation circuit block, or the like is not provided may be employed. Further, a circuit block having a very narrow width in the D2 direction (elongated circuit block of WB or less) may be provided between the circuit blocks CB1 to CBN and the output-side I / F region 12 or the input-side I / F region 14. The circuit blocks CB1 to CBN may include circuit blocks in which different circuit blocks are arranged in multiple stages in the D2 direction. For example, the scan driver circuit and the power supply circuit may be configured as one circuit block.

図６（Ａ）に本実施形態の集積回路装置１０のＤ２方向に沿った断面図の例を示す。ここでＷ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のＤ２方向での幅である。またＷは集積回路装置１０のＤ２方向での幅である。 FIG. 6A shows an example of a cross-sectional view along the direction D2 of the integrated circuit device 10 of the present embodiment. Here, W1, WB, and W2 are the widths in the D2 direction of the output side I / F region 12, the circuit blocks CB1 to CBN, and the input side I / F region 14, respectively. W is the width of the integrated circuit device 10 in the direction D2.

本実施形態では図６（Ａ）に示すように、Ｄ２方向において、回路ブロックＣＢ１〜ＣＢＮ（データドライバブロックＤＢ）と出力側、入力側Ｉ／Ｆ領域１２、１４との間に他の回路ブロックが介在しない構成にできる。従って、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２とすることができ、細長の集積回路装置を実現できる。具体的には、Ｄ２方向での幅Ｗは、Ｗ＜２ｍｍとすることができ、更に具体的にはＷ＜１．５ｍｍとすることができる。なおチップの検査やマウンティングを考慮すると、Ｗ＞０．９ｍｍであることが望ましい。また長辺方向での長さＬＤは、１５ｍｍ＜ＬＤ＜２７ｍｍとすることができる。またチップ形状比ＳＰ＝ＬＤ／Ｗは、ＳＰ＞１０とすることができ、更に具体的にはＳＰ＞１２とすることができる。 In this embodiment, as shown in FIG. 6A, in the direction D2, other circuit blocks are arranged between the circuit blocks CB1 to CBN (data driver block DB) and the output side and input side I / F regions 12 and 14. Can be configured without intervening. Therefore, W1 + WB + W2 ≦ W <W1 + 2 × WB + W2 can be satisfied, and a narrow integrated circuit device can be realized. Specifically, the width W in the D2 direction can be set to W <2 mm, and more specifically, W <1.5 mm. In consideration of chip inspection and mounting, it is desirable that W> 0.9 mm. The length LD in the long side direction can be 15 mm <LD <27 mm. The chip shape ratio SP = LD / W can be set to SP> 10, and more specifically, SP> 12.

なお図６（Ａ）の幅Ｗ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のトランジスタ形成領域（バルク領域、アクティブ領域）の幅である。即ちＩ／Ｆ領域１２、１４には、出力用トランジスタ、入力用トランジスタ、入出力用トランジスタ、静電保護素子のトランジスタなどが形成される。また回路ブロックＣＢ１〜ＣＢＮには、回路を構成するトランジスタが形成される。そしてＷ１、ＷＢ、Ｗ２は、このようなトランジスタが形成されるウェル領域や拡散領域などを基準に決められる。例えば、よりスリムな細長の集積回路装置を実現するためには、回路ブロックＣＢ１〜ＣＢＮのトランジスタの上にもバンプ（能動面バンプ）を形成することが望ましい。具体的には、そのコアが樹脂で形成され、樹脂の表面に金属層が形成された樹脂コアバンプなどをトランジスタ（アクティブ領域）上に形成する。そしてこのバンプ（外部接続端子）は、Ｉ／Ｆ領域１２、１４に配置されるパッドに、金属配線により接続される。本実施形態のＷ１、ＷＢ、Ｗ２は、このようなバンプの形成領域の幅ではなく、バンプの下に形成されるトランジスタ形成領域の幅である。 The widths W1, WB, and W2 in FIG. 6A are respectively the transistor formation regions (bulk region and active region) of the output side I / F region 12, circuit blocks CB1 to CBN, and input side I / F region 14. Width. That is, in the I / F regions 12 and 14, an output transistor, an input transistor, an input / output transistor, a transistor of an electrostatic protection element, and the like are formed. In the circuit blocks CB1 to CBN, transistors constituting the circuit are formed. W1, WB, and W2 are determined based on a well region, a diffusion region, or the like where such a transistor is formed. For example, in order to realize a slimmer integrated circuit device, it is desirable to form bumps (active surface bumps) also on the transistors of the circuit blocks CB1 to CBN. Specifically, a resin core bump having a core formed of a resin and a metal layer formed on the surface of the resin is formed on the transistor (active region). The bumps (external connection terminals) are connected to pads arranged in the I / F regions 12 and 14 by metal wiring. In the present embodiment, W1, WB, and W2 are not the width of the bump formation region but the width of the transistor formation region formed under the bump.

また回路ブロックＣＢ１〜ＣＢＮの各々のＤ２方向での幅は、例えば同じ幅に統一できる。この場合、各回路ブロックの幅は、実質的に同じであればよく、例えば数μｍ〜２０μｍ（数十μｍ）程度の違いは許容範囲内である。また回路ブロックＣＢ１〜ＣＢＮの中に、幅が異なる回路ブロックが存在する場合には、幅ＷＢは、回路ブロックＣＢ１〜ＣＢＮの幅の中の最大幅とすることができる。この場合の最大幅は、例えばデータドライバブロックのＤ２方向での幅とすることができる。或いはメモリ内蔵の集積回路装置の場合にはメモリブロックのＤ２方向での幅とすることができる。なお回路ブロックＣＢ１〜ＣＢＮとＩ／Ｆ領域１２、１４の間には、例えば２０〜３０μｍ程度の幅の空き領域を設けることができる。 The widths of the circuit blocks CB1 to CBN in the D2 direction can be unified to the same width, for example. In this case, the widths of the circuit blocks may be substantially the same. For example, a difference of about several μm to 20 μm (several tens of μm) is within an allowable range. When circuit blocks having different widths exist in the circuit blocks CB1 to CBN, the width WB can be the maximum width among the circuit blocks CB1 to CBN. The maximum width in this case can be, for example, the width of the data driver block in the D2 direction. Alternatively, in the case of an integrated circuit device with a built-in memory, the width in the direction D2 of the memory block can be set. An empty area with a width of about 20 to 30 μm can be provided between the circuit blocks CB1 to CBN and the I / F areas 12 and 14, for example.

また本実施形態では、出力側Ｉ／Ｆ領域１２にはＤ２方向での段数が１段又は複数段となるパッドを配置できる。従ってパッド幅（例えば０．１ｍｍ）やパッドピッチを考慮すると、出力側Ｉ／Ｆ領域１２のＤ２方向での幅Ｗ１は、０．１３ｍｍ≦Ｗ１≦０．４ｍｍとすることができる。また入力側Ｉ／Ｆ領域１４には、Ｄ２方向での段数が１段となるパッドを配置できるため、入力側Ｉ／Ｆ領域１４の幅Ｗ２は、０．１ｍｍ≦Ｗ２≦０．２ｍｍとすることができる。また細長の集積回路装置を実現するためには、回路ブロックＣＢ１〜ＣＢＮ上に、ロジック回路ブロックからのロジック信号や、階調電圧生成回路ブロックからの階調電圧信号や、電源配線を、グローバル配線により形成する必要があり、これらの配線幅は合計で例えば０．８〜０．９ｍｍ程度になる。従って、これらを考慮すると、回路ブロックＣＢ１〜ＣＢＮの幅ＷＢは、０．６５ｍｍ≦ＷＢ≦１．２ｍｍとすることできる。 In the present embodiment, the output-side I / F region 12 can be provided with pads having one or more stages in the D2 direction. Therefore, considering the pad width (for example, 0.1 mm) and the pad pitch, the width W1 in the D2 direction of the output I / F region 12 can be 0.13 mm ≦ W1 ≦ 0.4 mm. In addition, since a pad having one step in the D2 direction can be arranged in the input side I / F region 14, the width W2 of the input side I / F region 14 is set to 0.1 mm ≦ W2 ≦ 0.2 mm. be able to. In order to realize an elongated integrated circuit device, a logic signal from the logic circuit block, a gradation voltage signal from the gradation voltage generation circuit block, and a power supply wiring are arranged on the circuit blocks CB1 to CBN. These wiring widths are, for example, about 0.8 to 0.9 mm in total. Therefore, in consideration of these, the width WB of the circuit blocks CB1 to CBN can be set to 0.65 mm ≦ WB ≦ 1.2 mm.

そしてＷ１＝０．４ｍｍ、Ｗ２＝０．２ｍｍであったとしても、０．６５ｍｍ≦ＷＢ≦１．２ｍｍであるため、ＷＢ＞Ｗ１＋Ｗ２が成り立つ。またＷ１、ＷＢ、Ｗ２が最も小さい値である場合には、Ｗ１＝０．１３ｍｍ、ＷＢ＝０．６５ｍｍ、Ｗ２＝０．１ｍｍとなり、集積回路装置の幅はＷ＝０．８８ｍｍ程度になる。従って、Ｗ＝０．８８ｍｍ＜２×ＷＢ＝１．３ｍｍが成り立つ。またＷ１、ＷＢ、Ｗ２が最も大きい値である場合には、Ｗ１＝０．４ｍｍ、ＷＢ＝１．２ｍｍ、Ｗ２＝０．２ｍｍとなり、集積回路装置の幅はＷ＝１．８ｍｍ程度になる。従って、Ｗ＝１．８ｍｍ＜２×ＷＢ＝２．４ｍｍが成り立つ。従ってＷ＜２×ＷＢの関係式が成り立ち、細長の集積回路装置を実現できる。 Even if W1 = 0.4 mm and W2 = 0.2 mm, since 0.65 mm ≦ WB ≦ 1.2 mm, WB> W1 + W2 holds. When W1, WB, and W2 are the smallest values, W1 = 0.13 mm, WB = 0.65 mm, and W2 = 0.1 mm, and the width of the integrated circuit device is about W = 0.88 mm. Therefore, W = 0.88 mm <2 × WB = 1.3 mm holds. When W1, WB, and W2 are the largest values, W1 = 0.4 mm, WB = 1.2 mm, and W2 = 0.2 mm, and the width of the integrated circuit device is about W = 1.8 mm. Therefore, W = 1.8 mm <2 × WB = 2.4 mm holds. Therefore, a relational expression of W <2 × WB is established, and an elongated integrated circuit device can be realized.

図１（Ａ）の比較例では、図６（Ｂ）に示すように２以上の複数の回路ブロックがＤ２方向に沿って配置される。またＤ２方向において、回路ブロック間や、回路ブロックとＩ／Ｆ領域の間に配線領域が形成される。従って集積回路装置５００のＤ２方向（短辺方向）での幅Ｗが大きくなり、スリムな細長チップを実現できない。従って微細プロセスを利用してチップをシュリンクしても、図２（Ａ）に示すようにＤ１方向（長辺方向）での長さＬＤも短くなってしまい、出力ピッチが狭ピッチになるため、実装の困難化を招く。 In the comparative example of FIG. 1A, as shown in FIG. 6B, two or more circuit blocks are arranged along the direction D2. In the D2 direction, a wiring region is formed between the circuit blocks or between the circuit block and the I / F region. Therefore, the width W of the integrated circuit device 500 in the D2 direction (short side direction) becomes large, and a slim elongated chip cannot be realized. Therefore, even if the chip is shrunk using a fine process, the length LD in the D1 direction (long side direction) is also shortened as shown in FIG. Incurs difficulty in implementation.

これに対して本実施形態では図３、図５（Ａ）（Ｂ）に示すように複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置される。また図６（Ａ）に示すように、パッド（バンプ）の下にトランジスタ（回路素子）を配置できる（能動面バンプ）。また回路ブロック内の配線であるローカル配線よりも上層（パッドよりも下層）で形成されるグローバル配線により、回路ブロック間や、回路ブロックとＩ／Ｆ領域間等での信号線を形成できる。従って図２（Ｂ）に示すように、集積回路装置１０のＤ１方向での長さＬＤを維持したままで、Ｄ２方向での幅Ｗを狭くでき、超スリムな細長チップを実現できる。この結果、出力ピッチを例えば２２μｍ以上に維持することができ、実装を容易化できる。 On the other hand, in this embodiment, as shown in FIGS. 3, 5A and 5B, a plurality of circuit blocks CB1 to CBN are arranged along the direction D1. Further, as shown in FIG. 6A, a transistor (circuit element) can be disposed under the pad (bump) (active surface bump). In addition, signal lines between circuit blocks, between circuit blocks and I / F regions, and the like can be formed by global wiring formed in a layer above the local wiring (lower layer than the pad) that is a wiring in the circuit block. Therefore, as shown in FIG. 2B, the width W in the D2 direction can be narrowed while maintaining the length LD in the D1 direction of the integrated circuit device 10, and an ultra slim slim chip can be realized. As a result, the output pitch can be maintained at, for example, 22 μm or more, and mounting can be facilitated.

また本実施形態では複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば図５（Ａ）（Ｂ）において、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、１水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また図５（Ａ）（Ｂ）はメモリ内蔵のアモルファスＴＦＴパネル用の例であるが、メモリ内蔵の低温ポリシリコンＴＦＴパネル用の製品を開発する場合には、回路ブロックＣＢ１〜ＣＢＮの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、本実施形態では、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。 In the present embodiment, since the plurality of circuit blocks CB1 to CBN are arranged along the direction D1, it is possible to easily cope with a change in product specifications and the like. In other words, since it is possible to design products with various specifications using a common platform, the design efficiency can be improved. For example, in FIGS. 5A and 5B, even when the number of pixels and the number of gradations of the display panel increase or decrease, the number of memory blocks and data driver blocks, the number of times image data is read out in one horizontal scanning period, etc. Just increase or decrease the number. FIGS. 5A and 5B are examples for an amorphous TFT panel with a built-in memory. When developing a product for a low-temperature polysilicon TFT panel with a built-in memory, scanning is performed from among the circuit blocks CB1 to CBN. Just remove the driver block. When developing a product without a memory, the memory block can be removed. Even if the circuit block is removed in accordance with the specifications as described above, in this embodiment, the influence of the circuit block on the other circuit blocks can be minimized, so that the design efficiency can be improved.

また本実施形態では、各回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅（高さ）を、例えばデータドライバブロックやメモリブロックの幅（高さ）に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのＤ１方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば図５（Ａ）（Ｂ）において、階調電圧生成回路ブロックや電源回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックや電源回路ブロックのＤ１方向での長さを増減することで対応できる。 In the present embodiment, the width (height) of each circuit block CB1 to CBN in the D2 direction can be unified with, for example, the width (height) of the data driver block and the memory block. When the number of transistors in each circuit block increases / decreases, the design can be made more efficient because it can be adjusted by increasing / decreasing the length of each circuit block in the D1 direction. For example, in FIGS. 5A and 5B, even when the configuration of the gradation voltage generation circuit block or the power supply circuit block is changed and the number of transistors is increased or decreased, the direction of the gradation voltage generation circuit block or the power supply circuit block in the direction D1 This can be dealt with by increasing or decreasing the length.

なお第２の比較例として、例えばデータドライバブロックをＤ１方向に細長に配置し、データドライバブロックのＤ４方向側に、メモリブロックなどの他の複数の回路ブロックをＤ１方向に沿って配置する手法も考えられる。しかしながらこの第２の比較例では、メモリブロックなどの他の回路ブロックと出力側Ｉ／Ｆ領域との間に、幅の大きなデータドライバブロックが介在するようになるため、集積回路装置のＤ２方向での幅Ｗが大きくなり、スリムな細長チップの実現が困難になる。またデータドライバブロックとメモリブロックの間に無駄な配線領域が生じてしまい、幅Ｗが更に大きくなってしまう。またデータドライバブロックやメモリブロックの構成が変わった場合には、図１（Ｂ）（Ｃ）で説明したピッチの不一致の問題が生じ、設計効率を向上できない。 As a second comparative example, there is also a method in which, for example, the data driver block is elongated in the D1 direction, and other circuit blocks such as a memory block are arranged along the D1 direction on the D4 direction side of the data driver block. Conceivable. However, in the second comparative example, a data driver block having a large width is interposed between another circuit block such as a memory block and the output-side I / F region. Therefore, in the D2 direction of the integrated circuit device. The width W becomes larger, and it becomes difficult to realize a slim elongated chip. In addition, a useless wiring area is generated between the data driver block and the memory block, and the width W is further increased. Further, when the configuration of the data driver block or the memory block is changed, the pitch mismatch problem described with reference to FIGS. 1B and 1C occurs, and the design efficiency cannot be improved.

また本実施形態の第３の比較例として、同一機能の回路ブロック（例えばデータドライバブロック）だけをブロック分割して、Ｄ１方向に並べて配置する手法も考えられる。しかしながら、この第３の比較例では、集積回路装置に同一機能（例えばデータドライバの機能）だけしか持たせることができないため、多様な製品展開を実現できない。これに対して本実施形態では、回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つの異なる機能を有する回路ブロックを含む。従って図４、図５（Ａ）（Ｂ）に示すように、様々なタイプの表示パネルに対応した多様な機種の集積回路装置を提供できるという利点がある。 Further, as a third comparative example of the present embodiment, a method in which only circuit blocks having the same function (for example, data driver blocks) are divided into blocks and arranged in the D1 direction is also conceivable. However, in the third comparative example, since the integrated circuit device can have only the same function (for example, the function of the data driver), various product development cannot be realized. On the other hand, in the present embodiment, the circuit blocks CB1 to CBN include circuit blocks having at least two different functions. Accordingly, as shown in FIGS. 4, 5A and 5B, there is an advantage that various types of integrated circuit devices corresponding to various types of display panels can be provided.

３．回路構成
図７に集積回路装置１０の回路構成例を示す。なお集積回路装置１０の回路構成は図７に限定されるものではなく、種々の変形実施が可能である。メモリ２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。この場合、１画素は例えばＲ、Ｇ、Ｂの３サブピクセル（３ドット）で構成され、各サブピクセルについて例えば６ビット（ｋビット）の画像データが記憶される。ローアドレスデコーダ２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ２２のワード線の選択処理を行う。カラムアドレスデコーダ２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ２２のビット線の選択処理を行う。ライト／リード回路２８（ＭＰＵライト／リード回路）はメモリセルアレイ２２への画像データのライト処理や、メモリセルアレイ２２からの画像データのリード処理を行う。なおメモリセルアレイ２２のアクセス領域は、例えばスタートアドレスとエンドアドレスを対頂点とする矩形で定義される。即ちスタートアドレスのカラムアドレス及びローアドレスと、エンドアドレスのカラムアドレス及びローアドレスでアクセス領域が定義され、メモリアクセスが行われる。 3. Circuit Configuration FIG. 7 shows a circuit configuration example of the integrated circuit device 10. The circuit configuration of the integrated circuit device 10 is not limited to that shown in FIG. 7, and various modifications can be made. The memory 20 (display data RAM) stores image data. The memory cell array 22 includes a plurality of memory cells and stores image data (display data) for at least one frame (one screen). In this case, one pixel is composed of, for example, three subpixels (3 dots) of R, G, and B, and image data of, for example, 6 bits (k bits) is stored for each subpixel. The row address decoder 24 (MPU / LCD row address decoder) performs a decoding process on the row address and performs a word line selection process of the memory cell array 22. A column address decoder 26 (MPU column address decoder) performs a decoding process on the column address and performs a selection process of a bit line of the memory cell array 22. The write / read circuit 28 (MPU write / read circuit) performs image data write processing to the memory cell array 22 and image data read processing from the memory cell array 22. The access area of the memory cell array 22 is defined by, for example, a rectangle having a start address and an end address as opposite vertices. That is, an access area is defined by the column address and row address of the start address and the column address and row address of the end address, and memory access is performed.

ロジック回路４０（例えば自動配置配線回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。制御回路４２は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路１１０に階調特性（γ特性）の調整データ（γ補正データ）を出力したり、電源回路９０の電圧生成を制御する。またローアドレスデコーダ２４、カラムアドレスデコーダ２６、ライト／リード回路２８を用いたメモリへのライト／リード処理を制御する。表示タイミング制御回路４４は表示タイミングを制御するための各種の制御信号を生成し、メモリから表示パネル側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４６は、ホストからのアクセス毎に内部パルスを発生してメモリにアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４８は、ドットクロックにより動画のＲＧＢデータをメモリに書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路４６、ＲＧＢインターフェース回路４８のいずれか一方のみを設ける構成としてもよい。 The logic circuit 40 (for example, an automatic placement and routing circuit) generates a control signal for controlling display timing, a control signal for controlling data processing timing, and the like. The logic circuit 40 can be formed by automatic placement and routing such as a gate array (G / A). The control circuit 42 generates various control signals and controls the entire apparatus. Specifically, gradation characteristic (γ characteristic) adjustment data (γ correction data) is output to the gradation voltage generation circuit 110 and voltage generation of the power supply circuit 90 is controlled. Further, it controls the write / read processing to the memory using the row address decoder 24, the column address decoder 26, and the write / read circuit 28. The display timing control circuit 44 generates various control signals for controlling the display timing, and controls reading of image data from the memory to the display panel side. The host (MPU) interface circuit 46 implements a host interface that generates an internal pulse for each access from the host and accesses the memory. The RGB interface circuit 48 realizes an RGB interface that writes moving image RGB data to a memory using a dot clock. Note that only one of the host interface circuit 46 and the RGB interface circuit 48 may be provided.

図７において、ホストインターフェース回路４６、ＲＧＢインターフェース回路４８からは１画素単位でメモリ２０へのアクセスが行われる。一方、データドライバ５０へは、ホストインターフェース回路４６、ＲＧＢインターフェース回路４８とは独立した内部表示タイミングにより、ライン周期毎に、ラインアドレスで指定されライン単位で読み出された画像データが送られる。 In FIG. 7, the host interface circuit 46 and the RGB interface circuit 48 access the memory 20 in units of pixels. On the other hand, to the data driver 50, image data designated by a line address and read in units of lines is sent for each line period at an internal display timing independent of the host interface circuit 46 and the RGB interface circuit 48.

データドライバ５０は表示パネルのデータ線を駆動するための回路であり、図８（Ａ）にその構成例を示す。データラッチ回路５２は、メモリ２０からのデジタルの画像データをラッチする。Ｄ／Ａ変換回路５４（電圧選択回路）は、データラッチ回路５２にラッチされたデジタルの画像データのＤ／Ａ変換を行い、アナログのデータ電圧を生成する。具体的には階調電圧生成回路１１０から複数（例えば６４段階）の階調電圧（基準電圧）を受け、これらの複数の階調電圧の中から、デジタルの画像データに対応する電圧を選択して、データ電圧として出力する。出力回路５６（駆動回路、バッファ回路）は、Ｄ／Ａ変換回路５４からのデータ電圧をバッファリングして表示パネルのデータ線に出力し、データ線を駆動する。なお、出力回路５６の一部（例えば演算増幅器の出力段）をデータドライバ５０には含ませずに、他の領域に配置する構成としてもよい。 The data driver 50 is a circuit for driving the data lines of the display panel, and FIG. 8A shows a configuration example thereof. The data latch circuit 52 latches digital image data from the memory 20. The D / A conversion circuit 54 (voltage selection circuit) performs D / A conversion of the digital image data latched by the data latch circuit 52 and generates an analog data voltage. Specifically, a plurality of (for example, 64 levels) gradation voltages (reference voltages) are received from the gradation voltage generation circuit 110, and a voltage corresponding to digital image data is selected from the plurality of gradation voltages. And output as a data voltage. The output circuit 56 (drive circuit, buffer circuit) buffers the data voltage from the D / A conversion circuit 54 and outputs it to the data line of the display panel to drive the data line. Note that a part of the output circuit 56 (for example, an output stage of an operational amplifier) may not be included in the data driver 50 but may be arranged in another region.

走査ドライバ７０は表示パネルの走査線を駆動するための回路であり、図８（Ｂ）にその構成例を示す。シフトレジスタ７２は順次接続された複数のフリップフロップを含み、シフトクロック信号ＳＣＫに同期してイネーブル入出力信号ＥＩＯを順次シフトする。レベルシフタ７６は、シフトレジスタ７２からの信号の電圧レベルを、走査線選択のための高電圧レベルに変換する。出力回路７８は、レベルシフタ７６により変換されて出力された走査電圧をバッファリングして表示パネルの走査線に出力し、走査線を選択駆動する。なお走査ドライバ７０は図８（Ｃ）に示す構成であってもよい。図８（Ｃ）では、走査アドレス生成回路７３が走査アドレスを生成して出力し、アドレスデコーダ７４が走査アドレスのデコード処理を行う。そしてこのデコード処理により特定された走査線に対して、レベルシフタ７６、出力回路７８を介して走査電圧が出力される。 The scan driver 70 is a circuit for driving the scan lines of the display panel, and FIG. 8B shows a configuration example thereof. The shift register 72 includes a plurality of flip-flops sequentially connected, and sequentially shifts the enable input / output signal EIO in synchronization with the shift clock signal SCK. The level shifter 76 converts the voltage level of the signal from the shift register 72 into a high voltage level for scanning line selection. The output circuit 78 buffers the scanning voltage converted and output by the level shifter 76 and outputs it to the scanning line of the display panel to selectively drive the scanning line. Note that the scan driver 70 may have the configuration shown in FIG. In FIG. 8C, the scanning address generation circuit 73 generates and outputs a scanning address, and the address decoder 74 decodes the scanning address. A scanning voltage is output via the level shifter 76 and the output circuit 78 to the scanning line specified by this decoding process.

電源回路９０は各種の電源電圧を生成する回路であり、図９（Ａ）にその構成例を示す。昇圧回路９２は、入力電源電圧や内部電源電圧を、昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧し、昇圧電圧を生成する回路であり、１次〜４次昇圧回路などを含むことができる。この昇圧回路９２により、走査ドライバ７０や階調電圧生成回路１１０が使用する高電圧を生成できる。レギュレータ回路９４は、昇圧回路９２により生成された昇圧電圧のレベル調整を行う。ＶＣＯＭ生成回路９６は、表示パネルの対向電極に供給するＶＣＯＭ電圧を生成して出力する。制御回路９８は電源回路９０の制御を行うものであり、各種の制御レジスタなどを含む。 The power supply circuit 90 is a circuit that generates various power supply voltages, and FIG. The booster circuit 92 is a circuit that boosts the input power supply voltage and the internal power supply voltage by a charge pump method using a boosting capacitor and a boosting transistor, and generates a boosted voltage, and includes primary to quaternary boosting circuits and the like. be able to. The booster circuit 92 can generate a high voltage used by the scan driver 70 and the gradation voltage generation circuit 110. The regulator circuit 94 adjusts the level of the boosted voltage generated by the booster circuit 92. The VCOM generation circuit 96 generates and outputs a VCOM voltage supplied to the counter electrode of the display panel. The control circuit 98 controls the power supply circuit 90 and includes various control registers.

階調電圧生成回路（γ補正回路）１１０は階調電圧を生成する回路であり、図９（Ｂ）にその構成例を示す。選択用電圧生成回路１１２（電圧分割回路）は、電源回路９０で生成された高電圧の電源電圧ＶＤＤＨ、ＶＳＳＨに基づいて、選択用電圧ＶＳ０〜ＶＳ２５５（広義にはＲ個の選択用電圧）を出力する。具体的には選択用電圧生成回路１１２は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてＶＤＤＨ、ＶＳＳＨを、このラダー抵抗回路により分割した電圧を、選択用電圧ＶＳ０〜ＶＳ２５５として出力する。階調電圧選択回路１１４は、ロジック回路４０により調整レジスタ１１６に設定された階調特性の調整データに基づいて、選択用電圧ＶＳ０〜ＶＳ２５５の中から、例えば６４階調の場合には６４個（広義にはＳ個。Ｒ＞Ｓ）の電圧を選択して、階調電圧Ｖ０〜Ｖ６３として出力する。このようにすれば表示パネルに応じた最適な階調特性（γ補正特性）の階調電圧を生成できる。なお極性反転駆動の場合には、正極性用のラダー抵抗回路と負極性用のラダー抵抗回路を選択用電圧生成回路１１２に設けてもよい。またラダー抵抗回路の各抵抗素子の抵抗値を、調整レジスタ１１６に設定された調整データに基づいて変更できるようにしてもよい。また選択用電圧生成回路１１２や階調電圧選択回路１１４に、インピーダンス変換回路（ボルテージフォロワ接続の演算増幅器）を設ける構成にしてもよい。 A gradation voltage generation circuit (γ correction circuit) 110 is a circuit that generates a gradation voltage, and FIG. 9B shows a configuration example thereof. The selection voltage generation circuit 112 (voltage division circuit) generates selection voltages VS0 to VS255 (R selection voltages in a broad sense) based on the high voltage power supply voltages VDDH and VSSH generated by the power supply circuit 90. Output. Specifically, the selection voltage generation circuit 112 includes a ladder resistor circuit having a plurality of resistor elements connected in series. Then, voltages obtained by dividing VDDH and VSSH by the ladder resistor circuit are output as selection voltages VS0 to VS255. Based on the gradation characteristic adjustment data set in the adjustment register 116 by the logic circuit 40, the gradation voltage selection circuit 114 is selected from among the selection voltages VS0 to VS255, for example, 64 in the case of 64 gradations ( In a broad sense, S voltages (R> S) are selected and output as gradation voltages V0 to V63. In this way, it is possible to generate a gradation voltage having an optimum gradation characteristic (γ correction characteristic) according to the display panel. In the case of polarity inversion driving, a positive ladder resistance circuit and a negative ladder resistance circuit may be provided in the selection voltage generation circuit 112. Further, the resistance value of each resistance element of the ladder resistor circuit may be changed based on the adjustment data set in the adjustment register 116. Further, the selection voltage generation circuit 112 and the gradation voltage selection circuit 114 may be provided with an impedance conversion circuit (an operational amplifier having a voltage follower connection).

図１０（Ａ）に、図８（Ａ）のＤ／Ａ変換回路５４が含む各ＤＡＣ（Digital Analog Converter）の構成例を示す。図１０（Ａ）の各ＤＡＣは、例えばサブピクセル毎（或いは画素毎）に設けることができ、ＲＯＭデコーダ等により構成される。そしてメモリ２０からの６ビットのデジタルの画像データＤ０〜Ｄ５とその反転データＸＤ０〜ＸＤ５に基づいて、階調電圧生成回路１１０からの階調電圧Ｖ０〜Ｖ６３のいずれかを選択することで、画像データＤ０〜Ｄ５をアナログ電圧に変換する。そして得られたアナログ電圧の信号ＤＡＱ（ＤＡＱＲ、ＤＡＱＧ、ＤＡＱＢ）を出力回路５６に出力する。 FIG. 10A shows a configuration example of each DAC (Digital Analog Converter) included in the D / A conversion circuit 54 of FIG. Each DAC in FIG. 10A can be provided, for example, for each subpixel (or for each pixel), and is configured by a ROM decoder or the like. Then, based on the 6-bit digital image data D0 to D5 from the memory 20 and the inverted data XD0 to XD5, any one of the gradation voltages V0 to V63 from the gradation voltage generation circuit 110 is selected. Data D0 to D5 are converted into analog voltages. The obtained analog voltage signal DAQ (DAQR, DAQG, DAQB) is output to the output circuit 56.

なお低温ポリシリコンＴＦＴ用の表示ドライバ等で、Ｒ用、Ｇ用、Ｂ用のデータ信号をマルチプレクスして表示ドライバに送る場合（図１０（Ｃ）の場合）には、Ｒ用、Ｇ用、Ｂ用の画像データを、１つの共用のＤＡＣを用いてＤ／Ａ変換することもできる。この場合には図１０（Ａ）の各ＤＡＣは画素毎に設けられる。 In addition, when the data signals for R, G, and B are multiplexed and sent to the display driver by the display driver for the low-temperature polysilicon TFT (in the case of FIG. 10C), for R and G , B image data can also be D / A converted using one common DAC. In this case, each DAC in FIG. 10A is provided for each pixel.

図１０（Ｂ）に、図８（Ａ）の出力回路５６が含む各出力部ＳＱの構成例を示す。図１０（Ｂ）の各出力部ＳＱは画素毎に設けることができる。各出力部ＳＱは、Ｒ（赤）用、Ｇ（緑）用、Ｂ（青）用のインピーダンス変換回路ＯＰＲ、ＯＰＧ、ＯＰＢ（ボルテージフォロワ接続の演算増幅器）を含み、ＤＡＣからの信号ＤＡＱＲ、ＤＡＱＧ、ＤＡＱＢのインピーダンス変換を行って、データ信号ＤＡＴＡＲ、ＤＡＴＡＧ、ＤＡＴＡＢをＲ、Ｇ、Ｂ用のデータ信号出力線に出力する。なお例えば低温ポリシリコンＴＦＴパネルの場合には、図１０（Ｃ）に示すようなスイッチ素子（スイッチ用トランジスタ）ＳＷＲ、ＳＷＧ、ＳＷＢを設け、Ｒ用、Ｇ用、Ｂ用のデータ信号が多重化されたデータ信号ＤＡＴＡを、インピーダンス変換回路ＯＰが出力するようにしてもよい。またデータ信号の多重化を複数画素に亘って行うようにしてもよい。また出力部ＳＱに、図１０（Ｂ）（Ｃ）のようなインピーダンス変換回路を設けずに、スイッチ素子等だけを設ける構成にしてもよい。 FIG. 10B shows a configuration example of each output unit SQ included in the output circuit 56 of FIG. Each output unit SQ in FIG. 10B can be provided for each pixel. Each output unit SQ includes impedance conversion circuits OPR, OPG, and OPB (voltage follower-connected operational amplifiers) for R (red), G (green), and B (blue), and signals DAQR and DAQQ from the DAC , DAQB impedance conversion is performed, and data signals DATAR, DATAG, and DATAB are output to the R, G, and B data signal output lines. For example, in the case of a low-temperature polysilicon TFT panel, switch elements (switch transistors) SWR, SWG, and SWB as shown in FIG. 10C are provided, and data signals for R, G, and B are multiplexed. The impedance conversion circuit OP may output the data signal DATA that has been processed. Further, the data signal may be multiplexed over a plurality of pixels. Further, the output unit SQ may be provided with only a switch element or the like without providing the impedance conversion circuit as shown in FIGS.

４．電源回路
４．１Ｋ次昇圧トランジスタの配置
本実施形態では、集積回路装置のＤ２方向での幅を小さくし、細長のチップを実現するために、通常は回路ブロック内に配置されるべき素子についても、出力側Ｉ／Ｆ領域、入力側Ｉ／Ｆ領域などのパッド配置領域に配置している。 4). 4. Power Supply Circuit 4.1 Arrangement of K-order Boost Transistor In the present embodiment, in order to reduce the width in the D2 direction of the integrated circuit device and realize a slender chip, elements that should normally be arranged in a circuit block Are also arranged in pad arrangement areas such as an output I / F area and an input I / F area.

ここで、表示ドライバなどの集積回路装置には、ＬＶ（Low Voltage）領域やＭＶ（Middle Voltage）領域やＨＶ（High Voltage）領域が形成される場合がある。ここでＬＶ領域（広義には第１の回路領域）は、ＬＶの電圧レベル（広義には第１の電圧レベル）の電源で動作する回路が配置される領域である。またＭＶ領域（広義には第２の回路領域）は、ＬＶよりも高いＭＶの電圧レベル（広義には第２の電圧レベル）の電源で動作する回路が配置される領域である。またＨＶ領域（広義には第３の回路領域）は、ＭＶよりも高いＨＶの電圧レベル（広義には第３の電圧レベル）の電源で動作する回路が配置され領域である。例えばロジック回路ブロックやメモリブロックの回路はＬＶ領域に形成される。またデータドライバブロックが有するＤ／Ａ変換器や演算増幅器はＭＶ領域に形成され、走査ドライバの出力トランジスタはＨＶ領域に形成される。 Here, in an integrated circuit device such as a display driver, an LV (Low Voltage) region, an MV (Middle Voltage) region, or an HV (High Voltage) region may be formed. Here, the LV region (first circuit region in a broad sense) is a region where a circuit that operates with a power supply having a voltage level of LV (first voltage level in a broad sense) is disposed. The MV region (second circuit region in a broad sense) is a region in which a circuit that operates with a power supply having a voltage level of MV higher than LV (second voltage level in a broad sense) is arranged. The HV region (third circuit region in a broad sense) is a region where a circuit that operates with a power source having a voltage level of HV higher than MV (third voltage level in a broad sense) is arranged. For example, logic circuit blocks and memory block circuits are formed in the LV region. A D / A converter and an operational amplifier included in the data driver block are formed in the MV region, and an output transistor of the scan driver is formed in the HV region.

このようなＬＶ、ＭＶ、ＨＶの電源電圧を生成するために、本実施形態の集積回路装置には図１１に示すような電源回路ブロックＰＢが設けられている。この電源回路ブロックＰＢでは、昇圧用キャパシタ（フライングキャパシタ）を用いたチャージポンプにより電圧を昇圧して、電源電圧を生成している。このため図１１では、チャージポンプにより電圧の１次昇圧を行う１次昇圧回路の１次昇圧トランジスタＴＲ１が設けられる。また、チャージポンプにより電圧のＫ次昇圧（Ｋは２以上の整数）を行い、１次昇圧回路よりも絶対値が大きな電圧（負電圧又は正電圧）を生成するＫ次昇圧回路のＫ次昇圧トランジスタＴＲＫ（複数のＫ次昇圧トランジスタ）が設けられる。ここでＫ次昇圧トランジスタＴＲＫは、例えば２次或いは３次以上の次数の高い昇圧回路の昇圧トランジスタである。 In order to generate such LV, MV, and HV power supply voltages, the integrated circuit device of this embodiment is provided with a power supply circuit block PB as shown in FIG. In the power supply circuit block PB, a voltage is boosted by a charge pump using a boosting capacitor (flying capacitor) to generate a power supply voltage. Therefore, in FIG. 11, a primary boosting transistor TR1 of a primary boosting circuit that performs primary boosting of voltage by a charge pump is provided. Further, the K-order boost of the K-order booster circuit that generates a voltage (negative voltage or positive voltage) having an absolute value larger than that of the primary booster circuit by performing a K-order boost of voltage (K is an integer of 2 or more) by a charge pump. Transistor TRK (a plurality of K-order boosting transistors) is provided. Here, the K-order boost transistor TRK is, for example, a boost transistor of a boost circuit having a high order of the second order or the third order.

チャージポンプ方式で昇圧を行う場合、昇圧用キャパシタに電荷を蓄積させる必要がある。そのため、プッシュプル接続される昇圧トランジスタのオン抵抗値をできるだけ低くする必要がある。抵抗値が高くなると、昇圧用キャパシタに蓄積される電荷量が少なくなり、昇圧動作の効率が悪くなるからである。このため、昇圧トランジスタのサイズは十分に大きくする必要がある。従って、このようなサイズの大きい全ての昇圧トランジスタを電源回路ブロックＰＢ内に配置しようとすると、電源回路ブロックＰＢの面積が大きくなり、集積回路装置が大規模化する。 When boosting by the charge pump method, it is necessary to store charges in the boosting capacitor. For this reason, it is necessary to make the on-resistance value of the boost transistor connected in push-pull as low as possible. This is because as the resistance value increases, the amount of charge accumulated in the boosting capacitor decreases, and the efficiency of the boosting operation deteriorates. For this reason, it is necessary to increase the size of the boosting transistor sufficiently. Therefore, if all such large booster transistors are arranged in the power supply circuit block PB, the area of the power supply circuit block PB increases, and the integrated circuit device becomes larger.

一方、電源回路ブロックＰＢは、前述のようにＬＶ、ＭＶ、ＨＶなどの種々の電圧レベルの電源電圧を生成している。そして例えばＭＶの電源は、データドライバ内の演算増幅器、Ｄ／Ａ変換器や、各種アナログ回路の電源として使用され、その消費電力は大きい。従ってＭＶの電源電圧の生成に使用される１次昇圧トランジスタについては、そのオン抵抗値のみならず、１次昇圧トランジスタと１次昇圧用パッドとを接続する配線の寄生抵抗値も低くする必要がある。即ち１次昇圧トランジスタのオン抵抗値と配線の寄生抵抗値を含む１次昇圧回路の出力抵抗値を例えば５０〜１００オーム以下にする必要がある。このため、１次昇圧トランジスタの配置位置は、１次昇圧用パッドになるべく近いことが望ましい。 On the other hand, the power supply circuit block PB generates power supply voltages of various voltage levels such as LV, MV, and HV as described above. For example, the MV power supply is used as a power supply for operational amplifiers, D / A converters and various analog circuits in the data driver, and consumes a large amount of power. Therefore, not only the on-resistance value of the primary boosting transistor used for generating the MV power supply voltage but also the parasitic resistance value of the wiring connecting the primary boosting transistor and the primary boosting pad needs to be lowered. is there. That is, the output resistance value of the primary booster circuit including the on-resistance value of the primary booster transistor and the parasitic resistance value of the wiring needs to be 50 to 100 ohms or less, for example. For this reason, it is desirable that the position of the primary boost transistor is as close as possible to the primary boost pad.

これに対して、ＨＶ電源は、走査ドライバの出力トランジスタの電源に使用される。そして走査ドライバは、各水平走査において走査線を選択して、表示パネルのゲートを駆動するだけであるため、ＨＶ電源の消費電力はＭＶ電源に比べて格段に少ない。従ってＨＶの電源電圧の生成に使用される３次、４次などのＫ次昇圧トランジスタに要求されるオン抵抗の設計値は大きく、例えばＫ次昇圧回路の出力抵抗値は５００〜１Ｋオーム以上である。従って、このようなＫ次昇圧トランジスタでは、Ｋ次昇圧トランジスタとＫ次昇圧用パッドとを接続する配線の寄生抵抗値は問題にならない。 On the other hand, the HV power supply is used as a power supply for the output transistor of the scan driver. Since the scan driver simply selects the scan line in each horizontal scan and drives the gate of the display panel, the power consumption of the HV power supply is significantly less than that of the MV power supply. Therefore, the design value of the on-resistance required for the third-order, fourth-order, etc. K-order boost transistors used to generate the HV power supply voltage is large. For example, the output resistance value of the K-order boost circuit is 500 to 1 K ohm or more is there. Therefore, in such a K-order boost transistor, the parasitic resistance value of the wiring connecting the K-order boost transistor and the K-order boost pad does not matter.

そこで本実施形態では図１１に示すように、１次昇圧トランジスタＴＲ１については電源回路ブロックＰＢ内に配置し、その近傍に１次昇圧用パッドＰ１１、Ｐ１２、Ｐ１３・・・を配置する。このようにすれば、１次昇圧トランジスタＴＲ１と１次昇圧用パッドＰ１１、Ｐ１２、Ｐ１３・・・とを接続する配線の長さを短くでき、配線の寄生抵抗値を低くできる。従って１次昇圧トランジスタＴＲ１のオン抵抗値と配線の寄生抵抗値を合わせた抵抗値も低くなり、ＭＶ電源で動作する回路に対する電源供給能力を高めることができる。なお１次昇圧用パッドは、例えば１次昇圧トランジスタＴＲ１のドレイン又はソースと１次昇圧用キャパシタを電気的に接続するためのパッドなどである。 Therefore, in this embodiment, as shown in FIG. 11, the primary boosting transistor TR1 is arranged in the power supply circuit block PB, and primary boosting pads P11, P12, P13,. In this way, the length of the wiring connecting the primary boosting transistor TR1 and the primary boosting pads P11, P12, P13... Can be shortened, and the parasitic resistance value of the wiring can be lowered. Therefore, the resistance value obtained by combining the on-resistance value of the primary boosting transistor TR1 and the parasitic resistance value of the wiring is also reduced, and the power supply capability for a circuit operating with the MV power supply can be increased. The primary boost pad is, for example, a pad for electrically connecting the drain or source of the primary boost transistor TR1 and the primary boost capacitor.

一方、図１１では、高次の昇圧回路のトランジスタであるＫ次昇圧トランジスタＴＲＫ（Ｋ次昇圧トランジスタ群）については、パッド配置領域に配置する。このようにすれば、Ｋ次昇圧トランジスタＴＲＫを電源回路ブロックＰＢに配置しなくても済むようになり、パッド配置領域のパッド下の空きスペースにＫ次昇圧トランジスタＴＲＫを配置できる。従って電源回路ブロックＰＢの面積を小さくでき、集積回路装置の小面積化を図れる。なおパッド配置領域に昇圧用パッド以外のパッドを配置したり、ダミーのパッドを配置してもよい。或いは静電気保護素子（ダイオード）や電源間保護回路（電圧クランプ回路）を配置してもよい。またパッド配置領域は、例えば回路ブロックの辺（境界、縁）と集積回路装置の辺（例えば第２、第４の辺）との間の領域であり、例えば図３の出力側Ｉ／Ｆ領域１２、入力側Ｉ／Ｆ領域１４である。パッドは少なくともその中心位置（パッドセンター）がパッド配置領域に配置されていればよい。従ってパッド配置領域の１次昇圧用パッドの一部が、電源回路ブロックＰＢ内の１次昇圧トランジスタの一部にオーバラップするようなレイアウトであってもよい。 On the other hand, in FIG. 11, the K-order boost transistor TRK (K-order boost transistor group), which is a transistor of the higher-order boost circuit, is arranged in the pad arrangement region. In this way, the K-order boost transistor TRK need not be arranged in the power supply circuit block PB, and the K-order boost transistor TRK can be arranged in an empty space under the pad in the pad arrangement region. Therefore, the area of the power supply circuit block PB can be reduced, and the area of the integrated circuit device can be reduced. A pad other than the boosting pad or a dummy pad may be arranged in the pad arrangement region. Or you may arrange | position an electrostatic protection element (diode) and a protection circuit between power supplies (voltage clamp circuit). Further, the pad arrangement area is, for example, an area between the side (boundary, edge) of the circuit block and the side (for example, the second and fourth sides) of the integrated circuit device. For example, the output side I / F area of FIG. 12 is an input side I / F area 14. It is sufficient that at least the center position (pad center) of the pad is arranged in the pad arrangement region. Therefore, the layout may be such that a part of the primary boosting pad in the pad arrangement region overlaps with a part of the primary boosting transistor in the power supply circuit block PB.

また図１１では、１次昇圧用パッドＰ１１、Ｐ１２、Ｐ１３・・・と、Ｋ次昇圧トランジスタＴＲＫのドレイン又はソースとＫ次昇圧用キャパシタとを電気的に接続するためのＫ次昇圧用パッドＰＫ１、ＰＫ２、ＰＫ３・・・が、パッド配置領域に配置される。そして１次昇圧用パッドＰ１１、Ｐ１２、Ｐ１３・・・のＤ１方向側に、Ｋ次昇圧用パッドＰＫ１、ＰＫ２、ＰＫ３・・・が配置され、１次昇圧用パッドＰ１１、Ｐ１２、Ｐ１３・・・のＤ２方向側に、１次昇圧トランジスタＴＲ１が配置される。このような配置によれば、１次昇圧用パッドＰ１１、Ｐ１２、Ｐ１３・・・は、１次昇圧トランジスタＴＲ１の直ぐ近くに配置されるようになり、１次昇圧用パッドＰ１１、Ｐ１２、Ｐ１３・・・と１次昇圧トランジスタＴＲ１（１次昇圧トランジスタ群）を接続する配線の寄生抵抗値をより一層低くできる。これによりＭＶの電源供給能力を向上できる。またこの配置によれば、Ｋ次昇圧用パッドＰＫ１、ＰＫ２、ＰＫ３・・・についてもＫ次昇圧トランジスタＴＲＫの近くに配置できる。従って、Ｋ次昇圧用パッドＰＫ１、ＰＫ２、ＰＫ３・・・とＫ次昇圧トランジスタＴＲＫ（Ｋ次昇圧トランジスタ群）を接続する配線の引き回しが簡素になり、配線領域の面積増加が抑えられ、集積回路装置の小面積化を図れる。 In FIG. 11, the primary boost pads P11, P12, P13... And the drain or source of the K-order boost transistor TRK are electrically connected to the K-order boost capacitor PK1. , PK2, PK3,... Are arranged in the pad arrangement area. .. Are arranged on the D1 direction side of the primary boost pads P11, P12, P13..., And the primary boost pads P11, P12, P13. The primary boosting transistor TR1 is disposed on the D2 direction side. According to such an arrangement, the primary boost pads P11, P12, P13,... Are arranged in the immediate vicinity of the primary boost transistor TR1, and the primary boost pads P11, P12, P13,. The parasitic resistance value of the wiring connecting the primary boosting transistor TR1 (primary boosting transistor group) can be further reduced. Thereby, the power supply capability of MV can be improved. Further, according to this arrangement, the K-order boosting pads PK1, PK2, PK3... Can be arranged near the K-order boosting transistor TRK. Therefore, the routing of the wiring connecting the K-order boosting pads PK1, PK2, PK3... And the K-order boosting transistor TRK (K-th boosting transistor group) is simplified, the increase in the wiring area is suppressed, and the integrated circuit The area of the apparatus can be reduced.

図１２にＫ次昇圧トランジスタとＫ次昇圧用パッドの詳細なレイアウト例を示す。図１２では、Ｋ次昇圧トランジスタＴＲＫ１、ＴＲＫ２、ＴＲＫ３は、その少なくとも一部がＫ次昇圧用パッド（パッドメタル）ＰＫ１〜ＰＫ８にオーバラップするように、Ｋ次昇圧用パッドＰＫ１〜ＰＫ８の下層（下方）に配置される。別の言い方をすれば、Ｋ次昇圧トランジスタＴＲＫ１〜ＴＲＫ３の一部又は全部に平面視においてオーバラップするように、ＴＲＫ１〜ＴＲＫ３の上層にＫ次昇圧用パッドＰＫ１〜ＰＫ８が配置される。なおＫ次昇圧トランジスタＴＲＫ１〜ＴＲＫ３はＫ次昇圧用パッドＰＫ１〜ＰＫ８以外のパッドの下層にも配置できる。 FIG. 12 shows a detailed layout example of the K-order boosting transistor and the K-order boosting pad. In FIG. 12, the K-th boost transistors TRK1, TRK2, and TRK3 are disposed under the K-order boost pads PK1 to PK8 so that at least a part thereof overlaps the K-order boost pads (pad metal) PK1 to PK8. (Lower). In other words, K-order boosting pads PK1 to PK8 are arranged above TRK1 to TRK3 so as to overlap a part or all of the K-order boosting transistors TRK1 to TRK3 in plan view. Note that the K-order boost transistors TRK1 to TRK3 can also be disposed below the pads other than the K-order boost pads PK1 to PK8.

パッドの下層にトランジスタを配置すると、ボンディングワイヤの接着時やバンプ実装時にパッドに加わった応力が原因となって、トランジスタのしきい値電圧が変動してしまう可能性がある。またトランジスタの層間膜の容量も設計時の容量に比べて変動する可能性がある。このためウェハ上でのトランジスタの特性が、実装時の特性とは異なるものになる不具合が生じるおそれがある。従って例えば演算増幅器などを構成するアナログ回路としてのトランジスタのように、アナログ電圧を出力するためのトランジスタについては、敢えてパッドの下層に配置しない。 When a transistor is disposed below the pad, the threshold voltage of the transistor may fluctuate due to stress applied to the pad during bonding wire bonding or bump mounting. In addition, the capacitance of the interlayer film of the transistor may vary as compared with the designed capacitance. For this reason, there is a concern that the transistor characteristics on the wafer may be different from the characteristics at the time of mounting. Therefore, for example, a transistor for outputting an analog voltage, such as a transistor as an analog circuit constituting an operational amplifier or the like, is not intentionally placed below the pad.

一方、Ｋ次昇圧トランジスタＴＲＫ１〜ＴＲＫ３のように、デジタルスイッチとして機能するトランジスタについては、パッドの下層に配置する。こうすることで、上記の不具合の発生を回避できると共に、集積回路装置のレイアウト面積を削減でき、集積回路装置のＤ２方向での幅をより一層小さくできる。例えばＫ次昇圧トランジスタＴＲＫ１〜ＴＲＫ３の面積は大きいため、面積削減の効果は顕著である。 On the other hand, transistors that function as digital switches, such as the K-th boost transistors TRK1 to TRK3, are arranged below the pad. By doing so, the occurrence of the above-described problems can be avoided, the layout area of the integrated circuit device can be reduced, and the width of the integrated circuit device in the direction D2 can be further reduced. For example, since the areas of the K-order boost transistors TRK1 to TRK3 are large, the effect of area reduction is significant.

また図１２では、Ｋ次昇圧用パッドＰＫ１〜ＰＫ８の中にダミーパッドＰＫ３、ＰＫ６を含ませて配置している。即ちＫ次昇圧回路では高い電位の電圧が生成される。従ってＫ次昇圧用パッド間の電位差は大きい。従ってパッド間の距離を離さないと、集積回路装置を実装したときにマイグレーションによるショート状態が発生するおそれがある。この点、図１２のような、信号が接続されないダミーのパッドＰＫ３、ＰＫ６等をＫ次昇圧用パッドＰＫ１〜ＰＫ８の中に含ませれば、ダミーではないＫ次昇圧用パッド間の距離を離すことができる。この結果、マイグレーションによるショート等の不具合を防止できる。 In FIG. 12, dummy pads PK3 and PK6 are included in the K-order boosting pads PK1 to PK8. That is, a high-potential voltage is generated in the K-th boost circuit. Therefore, the potential difference between the Kth order boost pads is large. Therefore, if the distance between the pads is not separated, a short state due to migration may occur when the integrated circuit device is mounted. In this regard, if dummy pads PK3, PK6, etc. to which signals are not connected as shown in FIG. 12 are included in the K-order boost pads PK1 to PK8, the distance between non-dummy K-order boost pads is increased. Can do. As a result, problems such as a short circuit due to migration can be prevented.

一方、本実施形態では、１次昇圧用パッドの中にダミーパッドは配置しない。即ち後述するように本実施形態では、１次昇圧回路の１次昇圧トランジスタのソース又はドレイン（端子）に対して複数の１次昇圧用パッドを接続して、接触抵抗値を低減している。従って、１次昇圧用パッドの占有面積は大きく、この１次昇圧用パッドの中にダミーパッドを含ませると、更にその占有面積が大きくなってしまう。この結果、１次昇圧トランジスタと１次昇圧用パッドとの間の距離が離れてしまい、配線の寄生抵抗値が増え、１次昇圧回路の電源供給能力が低下する。また１次昇圧の場合には、Ｋ次昇圧の場合とは異なり、１次昇圧用パッド間に大きな電位差は生じず、マイグレーションによるショートの可能性も少ない。このため、本実施形態では、Ｋ次昇圧用パッドの中にはダミーパッドを配置する一方で、１次昇圧用パッドの中にはダミーパッドを配置しないようにしている。 On the other hand, in this embodiment, no dummy pad is arranged in the primary boost pad. That is, as will be described later, in this embodiment, a plurality of primary boosting pads are connected to the source or drain (terminal) of the primary boosting transistor of the primary boosting circuit to reduce the contact resistance value. Therefore, the occupied area of the primary boosting pad is large, and if a dummy pad is included in the primary boosting pad, the occupied area is further increased. As a result, the distance between the primary boosting transistor and the primary boosting pad is increased, the parasitic resistance value of the wiring is increased, and the power supply capability of the primary boosting circuit is lowered. In the case of the primary boost, unlike the case of the K-order boost, a large potential difference does not occur between the primary boost pads, and the possibility of a short circuit due to migration is small. For this reason, in this embodiment, dummy pads are arranged in the K-order boosting pads, while no dummy pads are arranged in the primary boosting pads.

図１３に、図１１の本実施形態の配置手法を図３の構成の集積回路装置に適用した場合の例を示す。図１３では集積回路装置はＤ１方向に沿って配置される回路ブロックＣＢ１〜ＣＢＮを含み、これらのＣＢ１〜ＣＢＮは電源回路ブロックＰＢを含む。また走査ドライバブロックＳＢ１、ＳＢ２、データドライバブロックＤＢ１、ＤＢ２、ＤＢ３・・・、ロジック回路ブロックＬＢを含む。 FIG. 13 shows an example in which the arrangement method of the present embodiment of FIG. 11 is applied to the integrated circuit device having the configuration of FIG. In FIG. 13, the integrated circuit device includes circuit blocks CB1 to CBN arranged along the direction D1, and these CB1 to CBN include a power supply circuit block PB. Also included are scan driver blocks SB1, SB2, data driver blocks DB1, DB2, DB3..., And logic circuit block LB.

そして図１３では、Ｄ２方向の反対方向をＤ４方向とした場合に、Ｋ次昇圧トランジスタＴＲＫは、回路ブロックＣＢ１〜ＣＢＮのＤ４方向側にＤ１方向に沿って配置される。即ちＤ１方向に沿った細長の領域にＫ次昇圧トランジスタＴＲＫ（Ｋ次昇圧トランジスタ群）が配置される。 In FIG. 13, when the direction opposite to the D2 direction is the D4 direction, the K-th boost transistor TRK is disposed along the D1 direction on the D4 direction side of the circuit blocks CB1 to CBN. In other words, the K-order boosting transistor TRK (K-order boosting transistor group) is disposed in the elongated region along the direction D1.

即ち図１３の集積回路装置をガラス基板等に実装した場合に、昇圧用キャパシタは集積回路装置のＤ４方向側に実装される。従って図１３のように回路ブロックＣＢ１〜ＣＢＮのＤ４方向側にＫ次昇圧トランジスタＴＲＫ（複数のＫ次昇圧トランジスタ）を配置すれば、Ｋ次昇圧トランジスタＴＲＫのドレイン又はソースと昇圧用キャパシタとを昇圧用パッドを介してショートパスの経路を接続できる。また昇圧用キャパシタの実装には、ある程度の実装面積が必要になるが、図１３のように昇圧トランジスタＴＲＫをＤ１方向に沿って細長に配置すれば、昇圧用キャパシタの実装を容易化できる。 That is, when the integrated circuit device of FIG. 13 is mounted on a glass substrate or the like, the boosting capacitor is mounted on the D4 direction side of the integrated circuit device. Therefore, if the K-order boost transistor TRK (a plurality of K-order boost transistors) is arranged on the D4 direction side of the circuit blocks CB1 to CBN as shown in FIG. 13, the drain or source of the K-order boost transistor TRK and the boost capacitor are boosted. A short path route can be connected via a pad for use. The mounting of the boosting capacitor requires a certain amount of mounting area. However, if the boosting transistor TRK is elongated along the direction D1 as shown in FIG. 13, mounting of the boosting capacitor can be facilitated.

４．２詳細な構成
図１４に電源回路ブロックＰＢの詳細な構成例を示す。電源回路ブロックＰＢは、１次昇圧用トランジスタＴＲ１、１次昇圧制御回路ＣＴ１、２次昇圧用トランジスタＴＲ２、２次昇圧制御回路ＣＴ２を含む。またレギュレータＲＧ、ＶＣＯＭ生成回路ＶＣ、バイアス生成回路ＩＢ、基準電圧生成回路ＶＲ、制御レジスタＣＲ、インターフェースＩＦ含む。 4.2 Detailed Configuration FIG. 14 shows a detailed configuration example of the power supply circuit block PB. The power supply circuit block PB includes a primary boosting transistor TR1, a primary boosting control circuit CT1, a secondary boosting transistor TR2, and a secondary boosting control circuit CT2. Further, it includes a regulator RG, a VCOM generation circuit VC, a bias generation circuit IB, a reference voltage generation circuit VR, a control register CR, and an interface IF.

１次昇圧制御回路ＣＴ１は１次昇圧回路の制御を行う回路であり、１次昇圧トランジスタＴＲ１に昇圧クロックを供給する。２次昇圧制御回路ＣＴ２は２次昇圧回路の制御を行う回路であり、２次昇圧トランジスタＴＲ２に昇圧クロックを供給する。 The primary boost control circuit CT1 controls the primary boost circuit and supplies a boost clock to the primary boost transistor TR1. The secondary boost control circuit CT2 controls the secondary boost circuit and supplies a boost clock to the secondary boost transistor TR2.

レギュレータＲＧは、昇圧電圧の調整を行い、調整電圧（レギュレーション電圧）を生成し、データドライバブロックＤＢ１などの回路ブロックに供給する。ＶＣＯＭ生成回路ＶＣは、表示パネルの対向電極に印加されるコモン電圧を生成する。バイアス生成回路ＩＢは、演算増幅器などのアナログ回路に使用されるバイアス電流（バイアス電圧）を生成し、基準電圧生成回路ＶＲは一定電圧である基準電圧を生成する。制御レジスタＣＲは、電源回路ブロックＰＢを制御するためのコマンドレジスタ等として機能する。インターフェースＩＦは、電源回路ブロックＰＢと他の回路ブロックとの間のインターフェース処理を行う。 The regulator RG adjusts the boost voltage, generates an adjustment voltage (regulation voltage), and supplies it to a circuit block such as the data driver block DB1. The VCOM generation circuit VC generates a common voltage applied to the counter electrode of the display panel. The bias generation circuit IB generates a bias current (bias voltage) used for an analog circuit such as an operational amplifier, and the reference voltage generation circuit VR generates a reference voltage that is a constant voltage. The control register CR functions as a command register or the like for controlling the power supply circuit block PB. The interface IF performs an interface process between the power supply circuit block PB and other circuit blocks.

また図１４では、Ｋ次昇圧トランジスタである３次昇圧トランジスタＴＲ３や４次昇圧トランジスタＴＲ４が、パッド配置領域である入力側Ｉ／Ｆ領域１４に配置されている。更に３次昇圧トランジスタＴＲ３に昇圧クロックを供給する３次昇圧制御回路ＣＴ３や、４次昇圧トランジスタＴＲ４に昇圧クロックを供給する４次昇圧制御回路ＣＴ４も、パッド配置領域である入力側Ｉ／Ｆ領域１４に配置される。 In FIG. 14, the third boost transistor TR3 and the fourth boost transistor TR4, which are K-order boost transistors, are arranged in the input-side I / F region 14 which is a pad arrangement region. Further, a tertiary boost control circuit CT3 for supplying a boost clock to the tertiary boost transistor TR3 and a fourth boost control circuit CT4 for supplying a boost clock to the quaternary boost transistor TR4 are also provided in the input side I / F region which is a pad arrangement region. 14.

次に図１５（Ａ）の電位関係図を用いて昇圧回路の動作について説明する。１次昇圧トランジスタにより構成される１次昇圧回路は、図１５（Ａ）に示すように、昇圧用基準電源電圧ＶＤＤ２と接地電源電圧ＶＳＳの間の電圧を正方向に昇圧し、１次昇圧電圧である電源電圧ＶＯＵＴを生成する。２次昇圧トランジスタにより構成される２次昇圧回路は、基準電源電圧ＶＤＤ２と接地電源電圧ＶＳＳの間の電圧を負方向に昇圧し、ＶＳＳよりも低電位の２次昇圧電圧である電源電圧ＶＯＵＴＭを生成する。３次昇圧トランジスタにより構成される３次昇圧回路は、選択入力された電源電圧ＶＤＣ３１と接地電源電圧ＶＳＳの間の電圧を負方向に昇圧し、走査ドライバ用の負電源電圧ＶＥＥ（ゲートオフ電圧）を生成する。４次昇圧トランジスタにより構成される４次昇圧回路は、選択入力された電源電圧ＶＤＣ４１と電源電圧ＶＥＥの間の電圧を正方向に昇圧し、電源電圧ＶＤＤＨＧ（ゲートオン電圧）を生成する。 Next, operation of the booster circuit is described with reference to a potential relation diagram of FIG. As shown in FIG. 15A, the primary booster circuit configured by the primary booster transistor boosts the voltage between the boosting reference power supply voltage VDD2 and the ground power supply voltage VSS in the positive direction, and the primary boosted voltage. A power supply voltage VOUT is generated. The secondary booster circuit configured by the secondary booster transistor boosts the voltage between the reference power supply voltage VDD2 and the ground power supply voltage VSS in the negative direction, and supplies the power supply voltage VOUTM, which is a secondary boosted voltage lower than VSS. Generate. The tertiary booster circuit constituted by the tertiary booster transistor boosts the voltage between the power supply voltage VDC31 selected and input and the ground power supply voltage VSS in the negative direction, and generates a negative power supply voltage VEE (gate off voltage) for the scan driver. Generate. A quaternary booster circuit configured by a quaternary booster transistor boosts the voltage between the power supply voltage VDC41 and the power supply voltage VEE that are selectively input in the positive direction to generate a power supply voltage VDDHG (gate-on voltage).

レギュレータＲＧは、基準電源電圧ＶＤＤ２の電位を調整（降圧）して、電源電圧ＶＤＤ、ＶＤＤＲＬ、ＶＯＳＣを生成する。ここでＶＤＤ、ＶＤＤＲＬ、ＶＳＯＣは、各々、ロジック電源電圧、最小階調電圧、発振用電源電圧である。またレギュレータＲＧは、１次昇圧により得られた電源電圧ＶＯＵＴの電位を調整して、電源電圧ＶＤＤＨＳ、ＶＲＥＧ、ＶＤＤＲＨを生成する。ここでＶＤＤＨＳ、ＶＲＥＧ、ＶＤＤＲＨは、各々、データドライバ用電源電圧、基準電圧、最大階調電圧である。 The regulator RG adjusts (steps down) the potential of the reference power supply voltage VDD2 to generate power supply voltages VDD, VDDRL, and VOSC. Here, VDD, VDDRL, and VSOC are a logic power supply voltage, a minimum gradation voltage, and an oscillation power supply voltage, respectively. Further, the regulator RG adjusts the potential of the power supply voltage VOUT obtained by the primary boosting to generate the power supply voltages VDDHS, VREG, and VDDRH. Here, VDDHS, VREG, and VDDRH are a data driver power supply voltage, a reference voltage, and a maximum gradation voltage, respectively.

図１５（Ｂ）に、１次昇圧制御回路ＣＴ１が生成する昇圧クロックＰＨ１、ＰＨ２、ＰＨ３、ＰＨ４の波形例を示す。１次昇圧制御回路ＣＴ１は、これらの昇圧クロックＰＨ１、ＰＨ２、ＰＨ４、ＰＨ４を１次昇圧トランジスタに供給して、そのゲートを制御する。この場合に１次昇圧トランジスタの貫通電流を防止するために、これらの昇圧クロックＰＨ１〜ＰＨ４は、その立ち上がりタイミング及び立ち下がりタイミングが重複せず、そのアクティブ期間がノンオーバラップとなるクロックになっている。なお２次、３次、４次昇圧制御回路ＣＴ２、ＣＴ３、ＣＴ４も図１５（Ｂ）と同様の昇圧クロックを生成する。 FIG. 15B shows waveform examples of boost clocks PH1, PH2, PH3, and PH4 generated by the primary boost control circuit CT1. The primary boost control circuit CT1 supplies these boost clocks PH1, PH2, PH4, and PH4 to the primary boost transistor and controls the gate thereof. In this case, in order to prevent a through current of the primary boosting transistor, these boosting clocks PH1 to PH4 are clocks whose rising timing and falling timing do not overlap and whose active period is non-overlapping. Yes. The secondary, tertiary and quaternary boost control circuits CT2, CT3 and CT4 also generate boost clocks similar to those in FIG.

図１６（Ａ）に１次昇圧回路の構成例を示す。この１次昇圧回路は、１次昇圧トランジスタであるＰ型トランジスタＴＢ１１、Ｎ型トランジスタＴＢ１２、ＴＢ１３、ＴＢ１４と、１次昇圧制御回路ＣＴ１を含む。そしてＶＯＵＴ、Ｃ１１Ｐ、ＶＤＤ２、Ｃ１１Ｎ、ＶＳＳのパッド（１次昇圧用パッド）には、トランジスタＴＢ１１、ＴＢ１２、ＴＢ１３、ＴＢ１４のドレイン又はソースが接続される。またＣ１１Ｐ、Ｃ１１Ｎのパッドには１次昇圧用キャパシタＣＣ１（外付けキャパシタ）が接続される。 FIG. 16A shows a configuration example of the primary booster circuit. This primary booster circuit includes a P-type transistor TB11, N-type transistors TB12, TB13, TB14, which are primary booster transistors, and a primary booster control circuit CT1. The drains or sources of the transistors TB11, TB12, TB13, and TB14 are connected to the pads (primary boosting pads) of VOUT, C11P, VDD2, C11N, and VSS. Further, a primary boost capacitor CC1 (external capacitor) is connected to the pads of C11P and C11N.

図１５（Ｂ）の期間Ｔ１では、１次昇圧制御回路ＣＴ１からの昇圧クロックＰＨ２、ＰＨ４が共にＨレベルになり、トランジスタＴＢ１２、ＴＢ１４がオンになる。また昇圧クロックＰＨ１、ＰＨ３がＨレベル、Ｌレベルになり、トランジスタＴＢ１１、ＴＢ１３がオフになる。これにより昇圧用キャパシタＣＣ１の上側電極には昇圧用の基準電源電圧ＶＤＤ２が供給され、下側電極には接地電源電圧ＶＳＳが供給される。従って昇圧用キャパシタＣＣ１には、ＶＤＤ２とＶＳＳの電圧差に応じた電荷が蓄積される。 In the period T1 in FIG. 15B, the boost clocks PH2 and PH4 from the primary boost control circuit CT1 are both at the H level, and the transistors TB12 and TB14 are turned on. Further, the boost clocks PH1 and PH3 become H level and L level, and the transistors TB11 and TB13 are turned off. Thus, the boost reference power supply voltage VDD2 is supplied to the upper electrode of the boost capacitor CC1, and the ground power supply voltage VSS is supplied to the lower electrode. Therefore, charges corresponding to the voltage difference between VDD2 and VSS are stored in the boosting capacitor CC1.

図１５（Ｂ）の期間Ｔ２では、１次昇圧制御回路ＣＴ１からの昇圧クロックＰＨ２、ＰＨ４が共にＬレベルになり、トランジスタＴＢ１２、ＴＢ１４がオフになる。また昇圧クロックＰＨ１、ＰＨ３がＬレベル、Ｈレベルになり、トランジスタＴＢ１１、ＴＢ１３がオンになる。これにより昇圧用キャパシタＣＣ１の下側電極には基準電源電圧ＶＤＤ２が供給される。従って昇圧用キャパシタＣＣ１の上側電極（ＶＯＵＴのパッド）の電圧は、２×ＶＤＤ２になる。即ちＶＯＵＴ＝２×ＶＤＤ２の電源電圧が生成される。 In the period T2 in FIG. 15B, the boost clocks PH2 and PH4 from the primary boost control circuit CT1 are both at L level, and the transistors TB12 and TB14 are turned off. Further, the boost clocks PH1 and PH3 become L level and H level, and the transistors TB11 and TB13 are turned on. As a result, the reference power supply voltage VDD2 is supplied to the lower electrode of the boosting capacitor CC1. Therefore, the voltage of the upper electrode (VOUT pad) of the boosting capacitor CC1 is 2 × VDD2. That is, a power supply voltage of VOUT = 2 × VDD2 is generated.

図１６（Ｂ）に２次昇圧回路の構成例を示す。この２次昇圧回路は、２次昇圧トランジスタであるトランジスタＴＢ２１〜ＴＢ２４と２次昇圧制御回路ＣＴ２を含む。そしてＣ２１Ｐ、Ｃ２１Ｎのパッドには２次昇圧用キャパシタＣＣ２が接続される。この２次昇圧回路では、ＶＯＵＴＭ＝−１×ＶＤＤ２の電源電圧が生成される。 FIG. 16B shows a configuration example of the secondary booster circuit. This secondary booster circuit includes transistors TB21 to TB24, which are secondary booster transistors, and a secondary booster control circuit CT2. A secondary boost capacitor CC2 is connected to the pads of C21P and C21N. In this secondary booster circuit, a power supply voltage of VOUTM = −1 × VDD2 is generated.

図１７（Ａ）に３次昇圧回路の構成例を示す。この３次昇圧回路は、３次昇圧トランジスタであるトランジスタＴＢ３１〜ＴＢ３８と３次昇圧制御回路ＣＴ３を含む。そしてＣ３１Ｐ、Ｃ３１Ｎのパッドと、Ｃ３２Ｐ、Ｃ３２Ｎのパッドには、各々、３次昇圧用キャパシタＣＣ３１、ＣＣ３２が接続される。また図１７（Ｂ）に４次昇圧回路の構成例を示す。この４次昇圧回路は、４次昇圧トランジスタであるトランジスタＴＢ４１〜ＴＢ４４と４次昇圧制御回路ＣＴ４を含む。そしてＣ４１Ｐ、Ｃ４１Ｎのパッドには、４次昇圧用キャパシタＣＣ４が接続される。 FIG. 17A shows a configuration example of the tertiary booster circuit. This tertiary booster circuit includes transistors TB31 to TB38, which are tertiary booster transistors, and a tertiary booster control circuit CT3. The third boost capacitors CC31 and CC32 are connected to the pads C31P and C31N and the pads C32P and C32N, respectively. FIG. 17B shows a configuration example of a quaternary booster circuit. This fourth booster circuit includes transistors TB41 to TB44 which are fourth boost transistors and a fourth boost control circuit CT4. The fourth boost capacitor CC4 is connected to the pads of C41P and C41N.

４．３昇圧制御回路、レギュレータの配置
図１４に示すように本実施形態では、１次昇圧トランジスタＴＲ１に昇圧クロックを供給する１次昇圧制御回路ＣＴ１は、電源回路ブロックＰＢ内に配置される。一方、３次、４次昇圧トランジスタ（広義にはＫ次昇圧トランジスタ）ＴＲ３、ＴＲ４に昇圧クロックを供給する３次、４次昇圧制御回路（広義にはＫ次昇圧制御回路）ＣＴ３、ＣＴ４は、パッド配置領域である入力側Ｉ／Ｆ領域１４に配置される。 4.3 Arrangement of Boost Control Circuit and Regulator In the present embodiment, as shown in FIG. 14, the primary boost control circuit CT1 that supplies a boost clock to the primary boost transistor TR1 is arranged in the power supply circuit block PB. On the other hand, the tertiary and quaternary boost control circuits (K-order boost control circuits in a broad sense) CT3 and CT4 that supply boost clocks to the tertiary and quaternary boost transistors (K-order boost transistors in a broad sense) TR3 and TR4 are: It is arranged in the input side I / F area 14 which is a pad arrangement area.

即ち図１４において、３次、４次昇圧制御回路ＣＴ３、ＣＴ４を電源回路ブロックＰＢ内に設けると、電源回路ブロックＰＢから３次、４次昇圧トランジスタＴＲ３、ＴＲ４までの距離が長いため、昇圧クロックの供給線の配線長も長くなり、配線の引き回しにより配線長にバラツキが生じるおそれがある。ところが、前述のように３次、４次昇圧制御回路ＣＴ３、ＣＴ４は、貫通電流防止のために、そのアクティブ期間がノンオーバラップになる昇圧クロックを生成して、３次、４次昇圧トランジスタＴＲ３、ＴＲ４に供給している。従って昇圧クロックの供給線の配線長が長くなったり、配線長にバラツキが生じると、昇圧クロックのアクティブ期間がノンオーバラップにならなくなり、貫通電流などの不具合が生じるおそれがある。特に図１３に示すように３次、４次昇圧トランジスタＴＲ３、ＴＲ４をＤ１方向に沿って細長に配置すると、昇圧クロックの供給線の配線長が非常に長くなるため、このような不具合が生じる可能性が高い。 That is, in FIG. 14, when the third and fourth boost control circuits CT3 and CT4 are provided in the power supply circuit block PB, the distance from the power supply circuit block PB to the third and fourth boost transistors TR3 and TR4 is long. The wiring length of the supply line also becomes long, and there is a possibility that the wiring length varies due to the routing of the wiring. However, as described above, the third and fourth step-up control circuits CT3 and CT4 generate a step-up clock whose active period is non-overlapping in order to prevent a through current, thereby generating a third and fourth step-up transistor TR3. , Supplied to TR4. Therefore, if the wiring length of the boosting clock supply line becomes long or the wiring length varies, the active period of the boosting clock does not become non-overlapping, which may cause problems such as a through current. In particular, as shown in FIG. 13, when the third and fourth boost transistors TR3 and TR4 are arranged slenderly along the direction D1, the length of the boost clock supply line becomes very long, which may cause such a problem. High nature.

この点、図１４では、３次、４次昇圧制御回路ＣＴ３、ＣＴ４は、電源回路ブロックＰＢ内ではなく、パッド配置領域である入力側Ｉ／Ｆ領域１４に配置される。従って、３次、４次昇圧制御回路ＣＴ３、ＣＴ４を、各々、３次、４次昇圧トランジスタＴＲ３、ＴＲ４の近く（例えば隣）に配置できる。従って、長い配線長や配線長のバラツキによる不具合の発生を防止できる。 In this regard, in FIG. 14, the third and fourth step-up control circuits CT3 and CT4 are arranged not in the power supply circuit block PB but in the input I / F area 14 which is a pad arrangement area. Therefore, the tertiary and quaternary boost control circuits CT3 and CT4 can be arranged near (for example, adjacent to) the tertiary and quaternary boost transistors TR3 and TR4, respectively. Therefore, it is possible to prevent the occurrence of problems due to long wiring lengths and wiring length variations.

また図１４では、レギュレータＲＧは、電源回路ブロックＰＢ内に配置される共に、１次昇圧トランジスタＴＲ１とデータドライバブロックＤＢ１の間に配置される。またレギュレータ用パッドＰＲ１、ＰＲ２、ＰＲ３・・・は、１次昇圧用パッドＰ１１、Ｐ１２、Ｐ１３・・・と、３次、４次昇圧用パッド（図１１に示すＫ次昇圧用パッドＰＫ１、ＰＫ２、ＰＫ３・・・）の間に配置される。 In FIG. 14, the regulator RG is disposed in the power supply circuit block PB and is disposed between the primary boost transistor TR1 and the data driver block DB1. Further, the regulator pads PR1, PR2, PR3... Are the primary boost pads P11, P12, P13... And the third and fourth boost pads (K-order boost pads PK1, PK2 shown in FIG. 11). , PK3...

即ち図１５（Ａ）に示すようにレギュレータＲＧは、１次昇圧電圧である電源電圧ＶＯＵＴを調整し、調整電圧であるデータドライバ用の電源電圧ＶＤＤＨＳをデータドライバブロックＤＢ１に供給している。従って図１４のように、レギュレータＲＧを１次昇圧トランジスタＴＲ１とデータドライバブロックＤＢ１の間に設ければ、１次昇圧トランジスタＴＲ１で生成された電源電圧ＶＯＵＴをレギュレータＲＧに供給し、レギュレータＲＧで調整された電源電圧ＶＤＤＨＳをデータドライバＤＢ１に供給するというように、無駄のないショートパスの経路で電源電圧を供給できる。特に電源電圧を供給する電源線の線幅は太いため、このような無駄の無いショートパスの経路にすることで、配線効率を向上できる。またデータドライバブロックＤＢ１の消費電力は大きいため、図１４のようにレギュレータＲＧをデータドライバＤＢ１になるべく近づけることで、寄生配線抵抗による電源電圧低下も抑制できる。また図１４のようなパッド配置にすれば、レギュレータＲＧの出力安定用のキャパシタをパッドＰＲ１、ＰＲ２、ＰＲ３・・・に接続したり、レギュレータＲＧで生成された調整電圧をパッドＰＲ１、ＰＲ２、ＰＲ３・・・を介して外部に出力してモニタできる。従ってパッド配置領域の無駄の無い利用が可能になる。 That is, as shown in FIG. 15A, the regulator RG adjusts the power supply voltage VOUT, which is the primary boost voltage, and supplies the data driver power supply voltage VDDHS, which is the adjustment voltage, to the data driver block DB1. Accordingly, as shown in FIG. 14, if the regulator RG is provided between the primary boost transistor TR1 and the data driver block DB1, the power supply voltage VOUT generated by the primary boost transistor TR1 is supplied to the regulator RG and adjusted by the regulator RG. The power supply voltage can be supplied through a short path without waste, such as supplying the power supply voltage VDDHS to the data driver DB1. In particular, since the line width of the power supply line for supplying the power supply voltage is thick, the wiring efficiency can be improved by using such a short path without waste. Further, since the power consumption of the data driver block DB1 is large, the power supply voltage drop due to the parasitic wiring resistance can be suppressed by bringing the regulator RG as close as possible to the data driver DB1 as shown in FIG. Further, if the pad arrangement as shown in FIG. 14 is adopted, the capacitor for stabilizing the output of the regulator RG is connected to the pads PR1, PR2, PR3..., And the adjustment voltage generated by the regulator RG is applied to the pads PR1, PR2, PR3. It can be output and monitored via. Therefore, the pad placement area can be used without waste.

４．４応力の均一化
図１８（Ａ）に示すように本実施形態では、電源回路ブロックＰＢのＤ４方向側にある第１のエリアＡＲ１に、電源回路ブロックＰＢ用のパッドが配置される。例えば、電源回路ブロックＰＢ内の１次昇圧トランジスタＴＲ１のＤ４方向側（直下）に、電源回路ブロックＰＢ用パッドとなる１次昇圧用パッドが配置される。 4.4 Uniform Stress As shown in FIG. 18A, in this embodiment, a pad for the power supply circuit block PB is arranged in the first area AR1 on the D4 direction side of the power supply circuit block PB. For example, a primary boosting pad to be a power supply circuit block PB pad is disposed on the D4 direction side (directly below) of the primary boosting transistor TR1 in the power supply circuit block PB.

また本実施形態では、集積回路装置のＤ２方向に沿った中心線ＣＬを基準に、第１のエリアＡＲ１と線対称（略線対称の場合を含む）の位置にある第２のエリアＡＲ２にも、応力均一化用（応力緩和用）に疑似配列されたパッドが配置される。 In the present embodiment, the second area AR2 that is in line symmetry with the first area AR1 (including the case of substantially line symmetry) with respect to the center line CL along the direction D2 of the integrated circuit device is also used. The pads arranged in a pseudo manner for stress equalization (for stress relaxation) are arranged.

具体的には図１８（Ｂ）に示すように、電源回路ブロックＰＢの下側のエリアＡＲ１では、Ｄ２方向に沿って２個（広義にはＩ個。Ｉは２以上の整数）ずつ配列された電源回路ブロック用パッドの列が、１０列（広義には複数列）に亘って配置される。例えばＩ＝２、Ｊ＝１０とすれば、エリアＡＲ１にはＩ行Ｊ列（２行１０列）の電源回路ブロック用パッドが配置される。即ちエリアＡＲ１の両側では１行（広義にはＧ行。ＧはＧ＜Ｉ−１となる自然数）のパッドしか配置されていないのに、エリアＡＲ１では２行（Ｉ行）のパッドが配置されている。 Specifically, as shown in FIG. 18B, in the area AR1 below the power supply circuit block PB, two (I in a broad sense, I is an integer of 2 or more) are arranged along the direction D2. The power supply circuit block pad rows are arranged in 10 rows (a plurality of rows in a broad sense). For example, if I = 2 and J = 10, power supply circuit block pads of I rows and J columns (2 rows and 10 columns) are arranged in the area AR1. That is, only one row (G row in a broad sense; G is a natural number satisfying G <I-1) is arranged on both sides of the area AR1, but two rows (I row) are arranged in the area AR1. ing.

一方、エリアＡＲ１と線対称の位置にあるエリアＡＲ２（ロジック回路ブロックＬＢの下側）においても、Ｄ２方向に沿って２個（Ｉ個）ずつ配列されたパッドの列が、１０列（複数列）に亘って配置される。例えばＩ＝２、Ｊ＝１０とすれば、エリアＡＲ２にも応力均一化用にＩ行Ｊ列（２行１０列）のパッドがされる。即ちエリアＡＲ２の両側では１行（Ｇ行）のパッドしか配置されていないのに、エリアＡＲ２では２行（Ｉ行）のパッドが配置されている。 On the other hand, also in the area AR2 (below the logic circuit block LB) that is line-symmetric with the area AR1, there are 10 (a plurality of rows) of pads arranged in two (I) along the direction D2. ). For example, if I = 2 and J = 10, a pad of I rows and J columns (2 rows and 10 columns) is also applied to the area AR2 for stress equalization. That is, only one row (G row) pads are arranged on both sides of the area AR2, but two rows (I row) pads are arranged in the area AR2.

より具体的には図１８（Ｂ）に示すように入力側Ｉ／Ｆ領域１４のエリアＡＲ１では、２行２列（広義にはＩ行Ｈ列。ＨはＨ＜Ｊとなる２以上の整数）のＶＯＵＴのパッドが配置され、その隣に２行２列（Ｉ行Ｈ列）のＶＤＤ２のパッドが配置される。同様に２行２列（Ｉ行Ｈ列）のＣ１１Ｐのパッド、２行２列のＣ１１Ｎのパッド、２行２列のＶＳＳのパッドが配置される。このようにしてエリアＡＲ１には、合計で２行１０列（Ｉ行Ｊ列）の１次昇圧用パッドが配置される。 More specifically, as shown in FIG. 18B, in the area AR1 of the input side I / F area 14, 2 rows and 2 columns (I rows and H columns in a broad sense. H is an integer of 2 or more satisfying H <J). ) VOUT pads are arranged, and a VDD2 pad of 2 rows and 2 columns (I rows and H columns) is arranged next to the pads. Similarly, a C11P pad in 2 rows and 2 columns (I row and H columns), a C11N pad in 2 rows and 2 columns, and a VSS pad in 2 rows and 2 columns are arranged. In this way, a total of 2 rows and 10 columns (I rows and J columns) primary boost pads are arranged in the area AR1.

そして、これらの２行２列の１次昇圧用パッドは図示しない金属配線で電気的に接続される。例えば２行２列の４個のＶＯＵＴのパッドは金属配線で接続される。同様に２行２列のＶＤＤ２、Ｃ１１Ｐ、Ｃ１１Ｎ、ＶＳＳのパッドも金属配線で接続される。そして図１６（Ａ）に示すように、これらの２行２列のＶＯＵＴ、ＶＤＤ２、Ｃ１１Ｐ、Ｃ１１Ｎ、ＶＳＳのパッドは、１次昇圧トランジスタＴＢ１１、ＴＢ１２、ＴＢ１３、ＴＢ１４のドレイン又はソースに接続される。即ち図１８（Ｂ）では、１個の１次昇圧トランジスタＴＢ１１、ＴＢ１２、ＴＢ１３、ＴＢ１４のドレイン又はソースに対して、２行２列の複数個の１次昇圧用パッド（ＶＯＵＴ、ＶＤＤ２、Ｃ１１Ｐ、Ｃ１１Ｎ、ＶＳＳのパッド）が接続されていることになる。 These 2 × 2 primary boosting pads are electrically connected by a metal wiring (not shown). For example, four VOUT pads in two rows and two columns are connected by metal wiring. Similarly, VDD2, C11P, C11N, and VSS pads in 2 rows and 2 columns are connected by metal wiring. Then, as shown in FIG. 16A, these two rows and two columns of VOUT, VDD2, C11P, C11N, and VSS pads are connected to the drains or sources of the primary boost transistors TB11, TB12, TB13, and TB14. . That is, in FIG. 18B, a plurality of primary boosting pads (VOUT, VDD2, C11P, 2 rows and 2 columns) with respect to the drain or source of one primary boosting transistor TB11, TB12, TB13, TB14. C11N, VSS pads) are connected.

このように１個の１次昇圧トランジスタのドレイン又はソースに対して複数個（４個）の１次昇圧用パッドを接続すれば、集積回路装置を実装したときのパッドでの接触抵抗値を減少できる。具体的には集積回路装置を例えばＣＯＧ（Chip On Glass）実装した場合のバンプ等での接触抵抗値を減少できる。そして、このように接触抵抗値が減少すれば、１次昇圧回路によるチャージポンプ動作時の寄生抵抗値が減り、１次昇圧回路の昇圧動作の効率（電源供給能力）を高めることができる。 When a plurality of (four) primary boosting pads are connected to the drain or source of one primary boosting transistor in this way, the contact resistance value at the pad when the integrated circuit device is mounted is reduced. it can. Specifically, the contact resistance value at the bump or the like when the integrated circuit device is mounted, for example, by COG (Chip On Glass) can be reduced. If the contact resistance value decreases in this way, the parasitic resistance value during the charge pump operation by the primary booster circuit decreases, and the efficiency (power supply capability) of the boost operation of the primary booster circuit can be increased.

しかしながら、エリアＡＲ１において図１８（Ｂ）に示すようなパッド配置を行うと、集積回路装置の左側と右側とで応力の掛かり方が均一にならず、結局、接触抵抗値が上昇してしまうおそれがある。特に本実施形態のように細長の集積回路装置では、応力の不均一を原因として接触抵抗値が上昇するおそれが大きい。 However, if the pad arrangement as shown in FIG. 18B is performed in the area AR1, the stress is not uniformly applied between the left side and the right side of the integrated circuit device, and the contact resistance value may eventually increase. There is. In particular, in a slender integrated circuit device as in this embodiment, the contact resistance value is likely to increase due to uneven stress.

そこで図１８（Ｂ）では、エリアＡＲ１の線対称の位置にあるエリアＡＲ２においても、アリアＡＲ１と同様のパッド配置を行っている。即ちエリアＡＲ１においてＩ行Ｊ列にパッドを配置した場合には、図１８（Ｂ）に示すように、エリアＡＲ２においてもＩ行Ｊ列にパッドを疑似配置する。このようにすることで、集積回路装置を実装したときに、集積回路装置の左側と右側とで応力を均一化でき、応力の不均一を原因として接触抵抗値が上昇する事態を効果的に防止できる。 Therefore, in FIG. 18B, the same pad arrangement as that of the area AR1 is performed also in the area AR2 that is in a line-symmetric position of the area AR1. That is, when pads are arranged in the I rows and J columns in the area AR1, as shown in FIG. 18B, the pads are also arranged in the I rows and J columns in the area AR2. In this way, when the integrated circuit device is mounted, the stress can be made uniform between the left side and the right side of the integrated circuit device, and the situation in which the contact resistance value increases due to uneven stress is effectively prevented. it can.

なおエリアＡＲ１、ＡＲ２でのパッド配置は完全に対称にする必要はなく、応力を均一化できる程度に対称であればよい。例えばエリアＡＲ１とＡＲ２でパッドの列数を異ならせる変形実施も可能である。また図１８（Ｂ）では、Ｉ＝２、Ｊ＝１０の場合を示しているが、本実施形態はこれに限定されない。例えばＩ≧２であってもよいし、Ｊは１０以外であってもよい。 Note that the pad arrangement in the areas AR1 and AR2 does not have to be completely symmetric, but may be symmetric so that the stress can be made uniform. For example, a modification in which the number of pad rows is different between the areas AR1 and AR2 is possible. FIG. 18B shows a case where I = 2 and J = 10, but this embodiment is not limited to this. For example, I ≧ 2 or J may be other than 10.

５．データドライバブロック、メモリブロックの詳細
５．１ブロック分割
図１９（Ａ）に示すように表示パネルが、垂直走査方向（データ線方向）での画素数がＶＰＮ＝３２０であり、水平走査方向（走査線方向）での画素数がＨＰＮ＝２４０であるＱＶＧＡのパネルであったとする。また１画素分の画像（表示）データのビット数ＰＤＢが、Ｒ、Ｇ、Ｂの各々が６ビットであり、ＰＤＢ＝１８ビットであったとする。この場合には、表示パネルの１フレーム分の表示に必要な画像データのビット数は、ＶＰＮ×ＨＰＮ×ＰＤＢ＝３２０×２４０×１８ビットになる。従って集積回路装置のメモリは、少なくとも３２０×２４０×１８ビット分の画像データを記憶することになる。またデータドライバは、１水平走査期間毎（１本の走査線が走査される期間毎）に、ＨＰＮ＝２４０本分のデータ信号（２４０×１８ビット分の画像データに対応するデータ信号）を表示パネルに対して出力する。 5). Details of Data Driver Block and Memory Block 5.1 Block Division As shown in FIG. 19A, the display panel has VPN = 320 pixels in the vertical scanning direction (data line direction), and the horizontal scanning direction (scanning). Assume that the QVGA panel has HPN = 240 pixels in the line direction. Further, it is assumed that the bit number PDB of image (display) data for one pixel is 6 bits for each of R, G, and B, and PDB = 18 bits. In this case, the number of bits of image data necessary for displaying one frame of the display panel is VPN × HPN × PDB = 320 × 240 × 18 bits. Therefore, the memory of the integrated circuit device stores image data for at least 320 × 240 × 18 bits. Further, the data driver displays HPN = 240 data signals (data signals corresponding to 240 × 18 bits of image data) every horizontal scanning period (every period during which one scanning line is scanned). Output to the panel.

そして図１９（Ｂ）では、データドライバは、ＤＢＮ＝４個のデータドライバブロックＤＢ１〜ＤＢ４に分割される。またメモリも、ＭＢＮ＝ＤＢＮ＝４個のメモリブロックＭＢ１〜ＭＢ４に分割される。即ち、例えばデータドライバブロック、メモリブロック、パッドブロックをマクロセル化した４個のドライバマクロセルＤＭＣ１、ＤＭＣ２、ＤＭＣ３、ＤＭＣ４がＤ１方向に沿って配置される。従って、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間毎にＨＰＮ／ＤＢＮ＝２４０／４＝６０本分のデータ信号を表示パネルに出力する。また各メモリブロックＭＢ１〜ＭＢ４は、（ＶＰＮ×ＨＰＮ×ＰＤＢ）／ＭＢＮ＝（３２０×２４０×１８）／４ビット分の画像データを記憶する。 In FIG. 19B, the data driver is divided into DBN = 4 data driver blocks DB1 to DB4. The memory is also divided into MBN = DBN = 4 memory blocks MB1 to MB4. That is, for example, four driver macro cells DMC1, DMC2, DMC3, and DMC4 in which a data driver block, a memory block, and a pad block are converted into macro cells are arranged along the direction D1. Accordingly, each data driver block DB1 to DB4 outputs HPN / DBN = 240/4 = 60 data signals to the display panel every horizontal scanning period. Each of the memory blocks MB1 to MB4 stores (VPN × HPN × PDB) / MBN = (320 × 240 × 18) / 4 bits of image data.

５．２１水平走査期間に複数回読み出し
図１９（Ｂ）では、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間に６０本分（Ｒ、Ｇ、Ｂを３本とすると、６０×３＝１８０本）のデータ信号を出力する。従ってＤＢ１〜ＤＢ４に対応するメモリブロックＭＢ１〜ＭＢ４からは、１水平走査期間毎に２４０本分のデータ信号に対応する画像データを読み出す必要がある。 5.2 Reading Multiple Times in One Horizontal Scan Period In FIG. 19B, each of the data driver blocks DB1 to DB4 is 60 lines in one horizontal scan period (60 × 3 assuming that R, G, and B are three lines). = 180) data signals are output. Therefore, it is necessary to read image data corresponding to 240 data signals for each horizontal scanning period from the memory blocks MB1 to MB4 corresponding to DB1 to DB4.

しかしながら、１水平走査期間毎に読み出す画像データのビット数が増えると、Ｄ２方向に並ぶメモリセル（センスアンプ）の個数を多くする必要が生じる。この結果、集積回路装置のＤ２方向での幅Ｗが大きくなり、チップのスリム化が妨げられる。またワード線ＷＬが長くなり、ＷＬの信号遅延の問題も招く。 However, if the number of bits of image data to be read for each horizontal scanning period increases, it is necessary to increase the number of memory cells (sense amplifiers) arranged in the D2 direction. As a result, the width W in the direction D2 of the integrated circuit device is increased, and the slimming of the chip is prevented. In addition, the word line WL becomes long, which causes a problem of WL signal delay.

そこで本実施形態では、各メモリブロックＭＢ１〜ＭＢ４から各データドライバブロックＤＢ１〜ＤＢ４に対して、各メモリブロックＭＢ１〜ＭＢ４に記憶される画像データを１水平走査期間において複数回（ＲＮ回）読み出す手法を採用している。 Therefore, in the present embodiment, a method of reading image data stored in each of the memory blocks MB1 to MB4 from the memory blocks MB1 to MB4 a plurality of times (RN times) for each data driver block DB1 to DB4 in one horizontal scanning period. Is adopted.

例えば図２０ではＡ１、Ａ２に示すように、１水平走査期間においてＲＮ＝２回だけメモリアクセス信号ＭＡＣＳ（ワード選択信号）がアクティブ（ハイレベル）になる。これにより各メモリブロックから各データドライバブロックに対して画像データが１水平走査期間においてＲＮ＝２回読み出される。すると、データドライバブロック内に設けられた図２１のデータドライバＤＲａ、ＤＲｂが含むデータラッチ回路が、Ａ３、Ａ４に示すラッチ信号ＬＡＴａ、ＬＡＴｂに基づいて、読み出された画像データをラッチする。そしてデータドライバＤＲａ、ＤＲｂが含むＤ／Ａ変換回路が、ラッチされた画像データのＤ／Ａ変換を行い、ＤＲａ、ＤＲｂが含む出力回路が、Ｄ／Ａ変換により得られたデータ信号ＤＡＴＡａ、ＤＡＴＡｂをＡ５、Ａ６に示すようにデータ信号出力線に出力する。その後、Ａ７に示すように、表示パネルの各画素のＴＦＴのゲートに入力される走査信号ＳＣＳＥＬがアクティブになり、データ信号が表示パネルの各画素に入力されて保持される。 For example, in FIG. 20, as indicated by A1 and A2, the memory access signal MACS (word selection signal) becomes active (high level) only RN = 2 times in one horizontal scanning period. Thus, image data is read from each memory block to each data driver block RN = 2 times in one horizontal scanning period. Then, the data latch circuits included in the data drivers DRa and DRb of FIG. 21 provided in the data driver block latch the read image data based on the latch signals LATa and LATb indicated by A3 and A4. A D / A conversion circuit included in the data drivers DRa and DRb performs D / A conversion of the latched image data, and an output circuit included in the DRa and DRb outputs data signals DATAa and DATAb obtained by the D / A conversion. Are output to the data signal output line as indicated by A5 and A6. Thereafter, as shown at A7, the scanning signal SCSEL inputted to the gate of the TFT of each pixel of the display panel becomes active, and the data signal is inputted and held in each pixel of the display panel.

なお図２０では第１の水平走査期間で画像データを２回読み出し、同じ第１の水平走査期間においてデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力している。しかしながら、第１の水平走査期間で画像データを２回読み出してラッチしておき、次の第２の水平走査期間で、ラッチされた画像データに対応するデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力してもよい。また図２０では、読み出し回数ＲＮ＝２である場合を示しているが、ＲＮ≧３であってもよい。 In FIG. 20, the image data is read twice in the first horizontal scanning period, and the data signals DATAa and DATAb are output to the data signal output line in the same first horizontal scanning period. However, the image data is read and latched twice in the first horizontal scanning period, and the data signals DATAa and DATAb corresponding to the latched image data are supplied to the data signal output lines in the next second horizontal scanning period. It may be output. FIG. 20 shows the case where the number of times of reading RN = 2, but RN ≧ 3 may be possible.

図２０の手法によれば、図２１に示すように、各メモリブロックから３０本分のデータ信号に対応する画像データが読み出され、各データドライバＤＲａ、ＤＲｂが３０本分のデータ信号を出力する。これにより各データドライバブロックからは６０本分のデータ信号が出力される。このように図２０では、各メモリブロックからは、１回の読み出しにおいて３０本分のデータ信号に対応する画像データを読み出せば済むようになる。従って１水平走査期間に１回だけ読み出す手法に比べて、図２１のＤ２方向でのメモリセル、センスアンプの個数を少なくすることが可能になる。この結果、集積回路装置のＤ２方向での幅を小さくでき、超スリムな細長チップを実現できる。特に１水平走査期間の長さは、ＱＶＧＡの場合は５２μｓｅｃ程度である。一方、メモリの読み出し時間は例えば４０ｎｓｅｃ程度であり、５２μｓｅｃに比べて十分に短い。従って、１水平走査期間での読み出し回数を１回から複数回に増やしたとしても、表示特性に与える影響はそれほど大きくない。 According to the method of FIG. 20, as shown in FIG. 21, image data corresponding to 30 data signals is read from each memory block, and each data driver DRa, DRb outputs 30 data signals. To do. As a result, 60 data signals are output from each data driver block. As described above, in FIG. 20, it is only necessary to read image data corresponding to 30 data signals from each memory block in one reading. Therefore, the number of memory cells and sense amplifiers in the direction D2 in FIG. 21 can be reduced as compared with the method of reading only once in one horizontal scanning period. As a result, the width of the integrated circuit device in the direction D2 can be reduced, and an ultra slim slim chip can be realized. In particular, the length of one horizontal scanning period is about 52 μsec in the case of QVGA. On the other hand, the memory read time is, for example, about 40 nsec, which is sufficiently shorter than 52 μsec. Therefore, even if the number of readings in one horizontal scanning period is increased from one to a plurality of times, the influence on the display characteristics is not so great.

また図１９（Ａ）はＱＶＧＡ（３２０×２４０）の表示パネルであるが、１水平走査期間での読み出し回数を例えばＲＮ＝４にすれば、ＶＧＡ（６４０×４８０）の表示パネルに対応することも可能になり、設計の自由度を増すことができる。 FIG. 19A shows a display panel of QVGA (320 × 240). If the number of readings in one horizontal scanning period is set to RN = 4, for example, it corresponds to a display panel of VGA (640 × 480). It is also possible to increase the degree of design freedom.

なお１水平走査期間での複数回読み出しは、各メモリブロック内で異なる複数のワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において選択する第１の手法で実現してもよいし、各メモリブロック内で同じワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において複数回選択する第２の手法で実現してもよい。或いは第１、第２の手法の両方の組み合わせにより実現してもよい。 The plurality of readings in one horizontal scanning period may be realized by a first method in which a row address decoder (word line selection circuit) selects a plurality of different word lines in each memory block in one horizontal scanning period. Alternatively, the same word line in each memory block may be realized by a second method in which a row address decoder (word line selection circuit) selects a plurality of times in one horizontal scanning period. Alternatively, it may be realized by a combination of both the first and second methods.

５．３データドライバ、ドライバセルの配置
図２１にデータドライバと、データドライバが含むドライバセルの配置例を示す。図２１に示すように、データドライバブロックは、Ｄ１方向に沿って並んで配置される複数のデータドライバＤＲａ、ＤＲｂ（第１〜第ｍのデータドライバ）を含む。また各データドライバＤＲａ、ＤＲｂは、複数の３０個（広義にはＱ個）のドライバセルＤＲＣ１〜ＤＲＣ３０を含む。 5.3 Arrangement of Data Driver and Driver Cell FIG. 21 shows an arrangement example of the data driver and the driver cell included in the data driver. As shown in FIG. 21, the data driver block includes a plurality of data drivers DRa and DRb (first to mth data drivers) arranged side by side along the direction D1. Each data driver DRa, DRb includes a plurality of 30 (Q in a broad sense) driver cells DRC1 to DRC30.

データドライバＤＲａは、メモリブロックのワード線ＷＬ１ａが選択され、図２０のＡ１に示すように１回目の画像データがメモリブロックから読み出されると、Ａ３に示すラッチ信号ＬＡＴａに基づいて、読み出された画像データをラッチする。そしてラッチされた画像データのＤ／Ａ変換を行い、１回目の読み出し画像データに対応するデータ信号ＤＡＴＡａを、Ａ５に示すようにデータ信号出力線に出力する。 When the word line WL1a of the memory block is selected and the first image data is read from the memory block as shown by A1 in FIG. 20, the data driver DRa is read based on the latch signal LATa shown by A3. Latch image data. Then, D / A conversion of the latched image data is performed, and a data signal DATAa corresponding to the first read image data is output to the data signal output line as indicated by A5.

一方、データドライバＤＲｂは、メモリブロックのワード線ＷＬ１ｂが選択され、図２０のＡ２に示すように２回目の画像データがメモリブロックから読み出されると、Ａ４に示すラッチ信号ＬＡＴｂに基づいて、読み出された画像データをラッチする。そしてラッチされた画像データのＤ／Ａ変換を行い、２回目の読み出し画像データに対応するデータ信号ＤＡＴＡｂを、Ａ６に示すようにデータ信号出力線に出力する。 On the other hand, when the word line WL1b of the memory block is selected and the second image data is read from the memory block as shown in A2 of FIG. 20, the data driver DRb reads out based on the latch signal LATb shown in A4. Latched image data. Then, the latched image data is D / A converted, and a data signal DATAb corresponding to the second read image data is output to the data signal output line as indicated by A6.

このようにして、各データドライバＤＲａ、ＤＲｂが３０個の画素に対応する３０本分のデータ信号を出力することで、合計で６０個の画素に対応する６０本分のデータ信号が出力されるようになる。 In this way, each data driver DRa, DRb outputs 30 data signals corresponding to 30 pixels, so that 60 data signals corresponding to 60 pixels in total are output. It becomes like this.

図２１のように、複数のデータドライバＤＲａ、ＤＲｂをＤ１方向に沿って配置（スタック）するようにすれば、データドライバの規模の大きさが原因になって集積回路装置のＤ２方向での幅Ｗが大きくなってしまう事態を防止できる。またデータドライバは、表示パネルのタイプに応じて種々の構成が採用される。この場合にも、複数のデータドライバをＤ１方向に沿って配置する手法によれば、種々の構成のデータドライバを効率良くレイアウトすることが可能になる。なお図２１ではＤ１方向でのデータドライバの配置数が２個である場合を示しているが、配置数は３個以上でもよい。 If a plurality of data drivers DRa and DRb are arranged (stacked) along the D1 direction as shown in FIG. 21, the width of the integrated circuit device in the D2 direction is caused by the size of the data driver. The situation where W becomes large can be prevented. The data driver has various configurations depending on the type of the display panel. Also in this case, according to the method of arranging a plurality of data drivers along the direction D1, data drivers having various configurations can be efficiently laid out. FIG. 21 shows a case where the number of data drivers arranged in the direction D1 is two, but the number of arranged data drivers may be three or more.

また図２１では、各データドライバＤＲａ、ＤＲｂは、Ｄ２方向に沿って並んで配置される３０個（Ｑ個）のドライバセルＤＲＣ１〜ＤＲＣ３０を含む。ここでドライバセルＤＲＣ１〜ＤＲＣ３０の各々は、１画素分の画像データを受ける。そして１画素分の画像データのＤ／Ａ変換を行い、１画素分の画像データに対応するデータ信号を出力する。このドライバセルＤＲＣ１〜ＤＲＣ３０の各々は、データのラッチ回路や、図１０（Ａ）のＤＡＣ（１画素分のＤＡＣ）や、図１０（Ｂ）（Ｃ）の出力部ＳＱを含むことができる。 In FIG. 21, each data driver DRa, DRb includes 30 (Q) driver cells DRC1 to DRC30 arranged side by side along the direction D2. Here, each of driver cells DRC1 to DRC30 receives image data for one pixel. Then, D / A conversion of the image data for one pixel is performed, and a data signal corresponding to the image data for one pixel is output. Each of the driver cells DRC1 to DRC30 can include a data latch circuit, a DAC (DAC for one pixel) in FIG. 10A, and an output unit SQ in FIGS. 10B and 10C.

そして図２１において、表示パネルの水平走査方向の画素数（複数の集積回路装置により分担して表示パネルのデータ線を駆動する場合には、各集積回路装置が受け持つ水平走査方向の画素数）をＨＰＮとし、データドライバブロックのブロック数（ブロック分割数）をＤＢＮとし、ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとしたとする。なおＩＮは、図２０で説明した１水平走査期間での画像データの読み出し回数ＲＮと等しくなる。この場合に、Ｄ２方向に沿って並ぶドライバセルＤＲＣ１〜ＤＲＣ３０の個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）と表すことができる。図２１の場合には、ＨＰＮ＝２４０、ＤＢＮ＝４、ＩＮ＝２であるため、Ｑ＝２４０／（４×２）＝３０個になる。 In FIG. 21, the number of pixels in the horizontal scanning direction of the display panel (in the case of driving the data lines of the display panel shared by a plurality of integrated circuit devices), the number of pixels in the horizontal scanning direction of each integrated circuit device is shown. It is assumed that HPN is used, the number of blocks of the data driver block (number of block divisions) is DBN, and the number of input image data input to the driver cell in one horizontal scanning period is IN. Note that IN is equal to the number of read times RN of the image data in one horizontal scanning period described with reference to FIG. In this case, the number Q of driver cells DRC1 to DRC30 arranged along the direction D2 can be expressed as Q = HPN / (DBN × IN). In the case of FIG. 21, since HPN = 240, DBN = 4, and IN = 2, Q = 240 / (4 × 2) = 30.

なおドライバセルＤＲＣ１〜ＤＲ３０のＤ２方向での幅（ピッチ）をＷＤとした場合に、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤと表すことができる。またメモリブロックが含む周辺回路部分（ローアドレスデコーダＲＤ、配線領域等）のＤ２方向での幅をＷＰＣとした場合には、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣと表すことができる。 When the width (pitch) in the D2 direction of the driver cells DRC1 to DR30 is WD, the width WB (maximum width) in the D2 direction of the first to Nth circuit blocks CB1 to CBN is Q × WD ≦ It can be expressed as WB <(Q + 1) × WD. Further, when the width in the D2 direction of the peripheral circuit portion (row address decoder RD, wiring region, etc.) included in the memory block is WPC, it can be expressed as Q × WD ≦ WB <(Q + 1) × WD + WPC.

また表示パネルの水平走査方向の画素数をＨＰＮとし、１画素分の画像データのビット数をＰＤＢとし、メモリブロックのブロック数をＭＢＮ（＝ＤＢＮ）とし、１水平走査期間においてメモリブロックから読み出される画像データの読み出し回数をＲＮとしたとする。この場合に、センスアンプブロックＳＡＢにおいてＤ２方向に沿って並ぶセンスアンプ（１ビット分の画像データを出力するセンスアンプ）の個数Ｐは、Ｐ＝（ＨＰＮ×ＰＤＢ）／（ＭＢＮ×ＲＮ）と表すことができる。図２１の場合には、ＨＰＮ＝２４０、ＰＤＢ＝１８、ＭＢＮ＝４、ＲＮ＝２であるため、Ｐ＝（２４０×１８）／（４×２）＝５４０個になる。なお個数Ｐは、有効メモリセル数に対応する有効センスアンプ数であり、ダミーメモリセル用のセンスアンプ等の有効ではないセンスアンプの個数は含まない。 Further, the number of pixels in the horizontal scanning direction of the display panel is HPN, the number of bits of image data for one pixel is PDB, the number of memory blocks is MBN (= DBN), and data is read from the memory block in one horizontal scanning period. Assume that the number of times of reading image data is RN. In this case, the number P of sense amplifiers (sense amplifiers that output 1-bit image data) arranged in the direction D2 in the sense amplifier block SAB is expressed as P = (HPN × PDB) / (MBN × RN). be able to. In the case of FIG. 21, since HPN = 240, PDB = 18, MBN = 4, and RN = 2, P = (240 × 18) / (4 × 2) = 540. Note that the number P is the number of effective sense amplifiers corresponding to the number of effective memory cells, and does not include the number of ineffective sense amplifiers such as sense amplifiers for dummy memory cells.

またセンスアンプブロックＳＡＢが含む各センスアンプのＤ２方向での幅（ピッチ）をＷＳとした場合には、センスアンプブロックＳＡＢ（メモリブロック）のＤ２方向での幅ＷＳＡＢは、ＷＳＡＢ＝Ｐ×ＷＳと表すことができる。そして、回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、メモリブロックが含む周辺回路部分のＤ２方向での幅をＷＰＣとした場合には、Ｐ×ＷＳ≦ＷＢ＜（Ｐ＋ＰＤＢ）×ＷＳ＋ＷＰＣと表すこともできる。 When the width (pitch) in the D2 direction of each sense amplifier included in the sense amplifier block SAB is WS, the width WSAB in the D2 direction of the sense amplifier block SAB (memory block) is WSAB = P × WS. Can be represented. The width WB (maximum width) in the D2 direction of the circuit blocks CB1 to CBN is P × WS ≦ WB <(P + PDB) when the width in the D2 direction of the peripheral circuit portion included in the memory block is WPC. It can also be expressed as × WS + WPC.

６．電子機器
図２２（Ａ）（Ｂ）に本実施形態の集積回路装置１０を含む電子機器（電気光学装置）の例を示す。なお電子機器は図２２（Ａ）（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。 6). Electronic Device FIGS. 22A and 22B show examples of electronic devices (electro-optical devices) including the integrated circuit device 10 of the present embodiment. Note that the electronic device may include components (for example, a camera, an operation unit, a power supply, or the like) other than those illustrated in FIGS. The electronic device according to the present embodiment is not limited to a mobile phone, and may be a digital camera, a PDA, an electronic notebook, an electronic dictionary, a projector, a rear projection television, a portable information terminal, or the like.

図２２（Ａ）（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ（Micro Processor Unit）、ベースバンドエンジン（ベースバンドプロセッサ）などである。このホストデバイス４１０は、表示ドライバである集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図２２（Ｂ）の画像処理コントローラ（表示コントローラ）４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。 22A and 22B, the host device 410 is, for example, an MPU (Micro Processor Unit), a baseband engine (baseband processor), or the like. The host device 410 controls the integrated circuit device 10 that is a display driver. Alternatively, processing as an application engine or baseband engine, or processing as a graphic engine such as compression, decompression, or sizing can be performed. In addition, the image processing controller (display controller) 420 in FIG. 22B performs processing as a graphic engine such as compression, decompression, and sizing on behalf of the host device 410.

表示パネル４００は、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネル４００は、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル４００は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネルであってもよい。 The display panel 400 includes a plurality of data lines (source lines), a plurality of scanning lines (gate lines), and a plurality of pixels specified by the data lines and the scanning lines. A display operation is realized by changing the optical characteristics of the electro-optical element (in a narrow sense, a liquid crystal element) in each pixel region. The display panel 400 can be constituted by an active matrix panel using switching elements such as TFTs and TFDs. Note that the display panel 400 may be a panel other than the active matrix method, or may be a panel other than the liquid crystal panel.

図２２（Ａ）の場合には、集積回路装置１０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図２２（Ｂ）の場合には、集積回路装置１０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置１０は、画像処理コントローラ４２０の制御の下で、表示パネル４００を駆動する。 In the case of FIG. 22A, an integrated circuit device 10 with a built-in memory can be used. That is, in this case, the integrated circuit device 10 once writes the image data from the host device 410 into the built-in memory, reads the written image data from the built-in memory, and drives the display panel. On the other hand, in the case of FIG. 22B, an integrated circuit device 10 without a memory can be used. That is, in this case, the image data from the host device 410 is written into the built-in memory of the image processing controller 420. The integrated circuit device 10 drives the display panel 400 under the control of the image processing controller 420.

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１のインターフェース領域、第２のインターフェース領域、Ｋ次等）と共に記載された用語（出力側Ｉ／Ｆ領域、入力側Ｉ／Ｆ領域、３次・４次等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また昇圧トランジスタの配置等に関する本実施形態の手法は、図３とは異なる配置・構成の集積回路装置にも適用できる。 Although the present embodiment has been described in detail as described above, it will be easily understood by those skilled in the art that many modifications can be made without departing from the novel matters and effects of the present invention. Accordingly, all such modifications are included in the scope of the present invention. For example, in the specification or drawings, terms (output side I / F region, input side) described at least once together with different terms (first interface region, second interface region, K-th order, etc.) having a broader meaning or the same meaning (I / F region, 3rd order, 4th order, etc.) can be replaced by different terms in any part of the specification or drawings. Further, the method of the present embodiment relating to the arrangement of the boosting transistors can be applied to an integrated circuit device having an arrangement / configuration different from that shown in FIG.

図１（Ａ）（Ｂ）（Ｃ）は本実施形態の比較例の説明図。1A, 1B, and 1C are explanatory diagrams of a comparative example of the present embodiment. 図２（Ａ）（Ｂ）は集積回路装置の実装についての説明図。FIGS. 2A and 2B are explanatory views for mounting an integrated circuit device. 本実施形態の集積回路装置の構成例。1 is a configuration example of an integrated circuit device according to an embodiment. 種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例。Examples of various types of display drivers and the circuit blocks they contain. 図５（Ａ）（Ｂ）は本実施形態の集積回路装置の平面レイアウト例。5A and 5B are plan layout examples of the integrated circuit device of this embodiment. 図６（Ａ）（Ｂ）は集積回路装置の断面図の例。6A and 6B are examples of cross-sectional views of the integrated circuit device. 集積回路装置の回路構成例。6 is a circuit configuration example of an integrated circuit device. 図８（Ａ）（Ｂ）（Ｃ）はデータドライバ、走査ドライバの構成例。8A, 8B, and 8C are configuration examples of a data driver and a scan driver. 図９（Ａ）（Ｂ）は電源回路、階調電圧生成回路の構成例。9A and 9B are configuration examples of a power supply circuit and a gradation voltage generation circuit. 図１０（Ａ）（Ｂ）（Ｃ）はＤ／Ａ変換回路、出力回路の構成例。10A, 10B, and 10C are configuration examples of a D / A conversion circuit and an output circuit. 本実施形態の昇圧トランジスタの配置手法の説明図。Explanatory drawing of the arrangement | positioning method of the boosting transistor of this embodiment. Ｋ次昇圧トランジスタ、Ｋ次昇圧用パッドのレイアウト例。4 is a layout example of a K-order boosting transistor and a K-order boosting pad. Ｋ次昇圧トランジスタの配置例。The example of arrangement | positioning of a K-th boost transistor. 電源回路ブロックの詳細な構成及び配置例。2 shows a detailed configuration and arrangement example of a power supply circuit block. 図１５（Ａ）（Ｂ）は昇圧回路の動作の説明図。15A and 15B are explanatory diagrams of the operation of the booster circuit. 図１６（Ａ）（Ｂ）は１次昇圧回路、２次昇圧回路の構成例。16A and 16B are configuration examples of a primary booster circuit and a secondary booster circuit. 図１７（Ａ）（Ｂ）は３次昇圧回路、４次昇圧回路の構成例。17A and 17B are configuration examples of a tertiary booster circuit and a quaternary booster circuit. 図１８（Ａ）（Ｂ）は応力均一化のためのパッド配置手法の説明図。18A and 18B are explanatory diagrams of a pad arrangement method for equalizing stress. 図１９（Ａ）（Ｂ）はメモリやデータドライバのブロック分割手法の説明図。19A and 19B are explanatory diagrams of a block division method for a memory and a data driver. １水平走査期間に画像データを複数回読み出す手法の説明図。Explanatory drawing of the method of reading image data in multiple times in 1 horizontal scanning period. データドライバ、ドライバセルの配置例。Data driver and driver cell arrangement example. 図２２（Ａ）（Ｂ）は電子機器の構成例。22A and 22B are configuration examples of electronic devices.

符号の説明Explanation of symbols

ＣＢ１〜ＣＢＮ第１〜第Ｎの回路ブロック、ＰＢ電源回路ブロック、
ＴＲ１１次昇圧トランジスタ、ＴＲＫ、Ｋ次昇圧トランジスタ、
Ｐ１１〜Ｐ１３１次昇圧用パッド、ＰＫ１〜ＰＫ８Ｋ次昇圧用パッド、
ＣＴ１〜ＣＴ４１次〜４次昇圧制御回路、
ＴＲ１〜ＴＲ４１次〜４次昇圧トランジスタ、ＤＢ１データドライバブロック、
１０集積回路装置、１２出力側Ｉ／Ｆ領域、１４入力側Ｉ／Ｆ領域、
２０メモリ、２２メモリセルアレイ、２４ローアドレスデコーダ、
２６カラムアドレスデコーダ、２８ライト／リード回路、
４０ロジック回路、４２制御回路、４４表示タイミング制御回路、
４６ホストインターフェース回路、４８ＲＧＢインターフェース回路、
５０データドライバ、５２データラッチ回路、５４Ｄ／Ａ変換回路、
５６出力回路、７０走査ドライバ、７２シフトレジスタ、
７３走査アドレス生成回路、７４アドレスデコーダ、７６レベルシフタ、
７８出力回路、９０電源回路、９２昇圧回路、９４レギュレータ回路、
９６ＶＣＯＭ生成回路、９８制御回路、１１０階調電圧生成回路、
１１２選択用電圧生成回路、１１４階調電圧選択回路、１１６調整レジスタ CB1 to CBN 1st to Nth circuit blocks, PB power supply circuit block,
TR1 primary boost transistor, TRK, K-order boost transistor,
P11 to P13 primary boost pad, PK1 to PK8 K next boost pad,
CT1 to CT4 primary to quaternary boost control circuits,
TR1 to TR4 primary to quaternary boost transistors, DB1 data driver block,
10 integrated circuit device, 12 output side I / F area, 14 input side I / F area,
20 memory, 22 memory cell array, 24 row address decoder,
26 column address decoder, 28 write / read circuit,
40 logic circuit, 42 control circuit, 44 display timing control circuit,
46 host interface circuit, 48 RGB interface circuit,
50 data drivers, 52 data latch circuits, 54 D / A conversion circuits,
56 output circuit, 70 scan driver, 72 shift register,
73 scanning address generation circuit, 74 address decoder, 76 level shifter,
78 output circuit, 90 power supply circuit, 92 booster circuit, 94 regulator circuit,
96 VCOM generation circuit, 98 control circuit, 110 gradation voltage generation circuit,
112 selection voltage generation circuit, 114 gradation voltage selection circuit, 116 adjustment register

Claims

昇圧用キャパシタを用いたチャージポンプにより電圧を昇圧して電源電圧を生成する電源回路ブロックと、
パッドが配置されるパッド配置領域とを含み、
チャージポンプにより電圧の１次昇圧を行う１次昇圧回路の１次昇圧トランジスタが、前記電源回路ブロック内に配置され、
チャージポンプにより電圧のＫ次昇圧（Ｋは２以上の整数）を行い、前記１次昇圧回路よりも絶対値が大きな電圧を生成するＫ次昇圧回路のＫ次昇圧トランジスタが、前記パッド配置領域に配置されることを特徴とする集積回路装置。 A power supply circuit block for generating a power supply voltage by boosting a voltage by a charge pump using a boosting capacitor;
Including a pad placement area where pads are placed,
A primary boosting transistor of a primary boosting circuit that performs primary boosting of a voltage by a charge pump is disposed in the power supply circuit block;
A K-order boosting transistor of a K-order boosting circuit that performs a K-order boosting of voltage (K is an integer of 2 or more) by a charge pump and generates a voltage having a larger absolute value than the primary boosting circuit is provided in the pad arrangement region. An integrated circuit device which is arranged.

請求項１において、
前記パッド配置領域には、
前記１次昇圧トランジスタのドレイン又はソースと１次昇圧用キャパシタとを電気的に接続するための１次昇圧用パッドと、
前記Ｋ次昇圧トランジスタのドレイン又はソースとＫ次昇圧用キャパシタとを電気的に接続するためのＫ次昇圧用パッドとが配置され、
前記１次昇圧用パッドの第１の方向側に、前記Ｋ次昇圧用パッドが配置され、
前記第１の方向に直交する方向を第２の方向とした場合に、前記１次昇圧用パッドの前記第２の方向側に、前記１次昇圧トランジスタが配置されることを特徴とする集積回路装置。 In claim 1,
In the pad arrangement area,
A primary boosting pad for electrically connecting the drain or source of the primary boosting transistor and the primary boosting capacitor;
A K-order boosting pad for electrically connecting a drain or source of the K-order boosting transistor and a K-order boosting capacitor;
The K-order boosting pad is disposed on the first direction side of the primary boosting pad,
An integrated circuit, wherein the primary boosting transistor is disposed on the second direction side of the primary boosting pad when a direction orthogonal to the first direction is a second direction. apparatus.

請求項２において、
前記Ｋ次昇圧トランジスタは、
その少なくとも一部が前記Ｋ次昇圧用パッドにオーバラップするように、前記Ｋ次昇圧用パッドの下層に配置されることを特徴とする集積回路装置。 In claim 2,
The K-th boost transistor is
An integrated circuit device, wherein the integrated circuit device is disposed below the K-order boosting pad so that at least a portion thereof overlaps the K-order boosting pad.

請求項２又は３において、
複数の前記１次昇圧用パッドの中にはダミーパッドが配置されず、複数の前記Ｋ次昇圧用パッドの中にはダミーパッドが配置されることを特徴とする集積回路装置。 In claim 2 or 3,
An integrated circuit device, wherein no dummy pad is arranged in the plurality of primary boosting pads, and a dummy pad is arranged in the plurality of K-order boosting pads.

請求項２乃至４のいずれかにおいて、
前記電源回路ブロックを含む第１〜第Ｎの回路ブロック（Ｎは２以上の整数）が、前記第１の方向に沿って配置され、
前記第２の方向の反対方向を第４の方向とした場合に、前記Ｋ次昇圧トランジスタは、前記第１〜第Ｎの回路ブロックの前記第４の方向側に、前記第１の方向に沿って配置されることを特徴とする集積回路装置。 In any of claims 2 to 4,
First to Nth circuit blocks (N is an integer of 2 or more) including the power supply circuit block are arranged along the first direction,
When the direction opposite to the second direction is the fourth direction, the K-order boosting transistor is along the first direction on the fourth direction side of the first to Nth circuit blocks. An integrated circuit device characterized by being arranged.

請求項１乃至５のいずれにおいて、
前記１次昇圧トランジスタに昇圧クロックを供給する１次昇圧制御回路と、
前記Ｋ次昇圧トランジスタに昇圧クロックを供給するＫ次昇圧制御回路を含み、
前記１次昇圧制御回路は前記電源回路ブロック内に配置され、
前記Ｋ次昇圧制御回路は前記パッド配置領域に配置されることを特徴とする集積回路装置。 In any of claims 1 to 5,
A primary boost control circuit for supplying a boost clock to the primary boost transistor;
A K-order boost control circuit for supplying a boost clock to the K-order boost transistor;
The primary boost control circuit is disposed in the power supply circuit block,
The integrated circuit device, wherein the K-th boost control circuit is arranged in the pad arrangement region.

請求項１乃至６のいずれにおいて、
データ線を駆動するための少なくとも１つのデータドライバブロックと、
昇圧電圧を調整し、調整電圧を少なくとも前記データドライバブロックに供給するレギュレータを含み、
前記レギュレータは、
前記電源回路ブロック内に配置され、且つ、前記１次昇圧トランジスタと前記データドライバブロックとの間に配置されることを特徴とする集積回路装置。 In any one of Claims 1 thru | or 6.
At least one data driver block for driving the data lines;
A regulator for adjusting the boost voltage and supplying the adjustment voltage to at least the data driver block;
The regulator is
An integrated circuit device arranged in the power supply circuit block and arranged between the primary boosting transistor and the data driver block.

請求項７において、
前記パッド配置領域には、
前記レギュレータからの調整電圧を出力するためのレギュレータ用パッドと、
前記１次昇圧トランジスタのドレイン又はソースと１次昇圧用キャパシタとを電気的に接続するための１次昇圧用パッドと、
前記Ｋ次昇圧トランジスタのドレイン又はソースとＫ次昇圧用キャパシタとを電気的に接続するためのＫ次昇圧用パッドとが配置され、
前記レギュレータ用パッドは、前記１次昇圧用パッドと前記Ｋ次昇圧用パッドの間に配置されることを特徴とする集積回路装置。 In claim 7,
In the pad arrangement area,
A regulator pad for outputting a regulated voltage from the regulator;
A primary boosting pad for electrically connecting the drain or source of the primary boosting transistor and the primary boosting capacitor;
A K-order boosting pad for electrically connecting a drain or source of the K-order boosting transistor and a K-order boosting capacitor;
The integrated circuit device, wherein the regulator pad is disposed between the primary boost pad and the K-order boost pad.

請求項１乃至８のいずれかにおいて、
チャージポンプにより電圧の２次昇圧を行う２次昇圧回路の２次昇圧トランジスタが、前記電源回路ブロック内に配置されることを特徴とする集積回路装置。 In any one of Claims 1 thru | or 8.
An integrated circuit device, wherein a secondary boosting transistor of a secondary boosting circuit that performs secondary boosting of a voltage by a charge pump is disposed in the power supply circuit block.

集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、
前記第１〜第Ｎの回路ブロックの前記第２の方向側に前記第４の辺に沿って設けられ、パッド配置領域となる第１のインターフェース領域と、
前記第２の方向の反対方向を第４の方向とした場合に、前記第１〜第Ｎの回路ブロックの前記第４の方向側に前記第２の辺に沿って設けられ、パッド配置領域となる第２のインターフェース領域とを含み、
前記第１〜第Ｎの回路ブロックは、
昇圧用キャパシタを用いたチャージポンプにより電圧を昇圧して電源電圧を生成する電源回路ブロックと、他の回路ブロックを含み、
チャージポンプにより電圧の１次昇圧を行う１次昇圧回路の１次昇圧トランジスタが、前記電源回路ブロック内に配置され、
チャージポンプにより電圧のＫ次昇圧（Ｋは２以上の整数）を行い、前記１次昇圧回路よりも絶対値が大きな電圧を生成するＫ次昇圧回路のＫ次昇圧トランジスタが、前記第２のインターフェース領域に配置されることを特徴とする集積回路装置。 The direction from the first side, which is the short side of the integrated circuit device, to the third side facing the first direction is the first direction, and the second side, which is the long side of the integrated circuit device, is the fourth side facing the first side. The first direction to the Nth circuit block (N is an integer of 2 or more) arranged along the first direction,
A first interface region provided along the fourth side on the second direction side of the first to Nth circuit blocks, and serving as a pad arrangement region;
When the direction opposite to the second direction is a fourth direction, the first to Nth circuit blocks are provided along the second side on the fourth direction side, and a pad arrangement region and A second interface area comprising:
The first to Nth circuit blocks are:
A power supply circuit block that generates a power supply voltage by boosting a voltage by a charge pump using a boosting capacitor, and other circuit blocks;
A primary boosting transistor of a primary boosting circuit that performs primary boosting of a voltage by a charge pump is disposed in the power supply circuit block;
A K-order boosting transistor of a K-order boosting circuit that performs a K-order boosting of a voltage by a charge pump (K is an integer of 2 or more) and generates a voltage whose absolute value is larger than that of the primary boosting circuit is the second interface. An integrated circuit device arranged in a region.

集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、
前記第１〜第Ｎの回路ブロックの前記第２の方向側に前記第４の辺に沿って設けられ、パッド配置領域となる第１のインターフェース領域と、
前記第２の方向の反対方向を第４の方向とした場合に、前記第１〜第Ｎの回路ブロックの前記第４の方向側に前記第２の辺に沿って設けられ、パッド配置領域となる第２のインターフェース領域とを含み、
前記第１〜第Ｎの回路ブロックは、
昇圧用キャパシタを用いたチャージポンプにより電圧を昇圧して電源電圧を生成する電源回路ブロックと、他の回路ブロックを含み、
前記電源回路ブロックの前記第４の方向側にある前記第２のインターフェース領域内の第１のエリアには、前記第２の方向に沿ってＩ個（Ｉは２以上の整数）配列された電源回路ブロック用パッドの列が、複数列配置され、
集積回路装置の前記第２の方向に沿った中心線を基準に、前記第１のエリアと線対称の位置にある前記第２のインターフェース領域内の第２のエリアにも、前記第２の方向に沿ってＩ個配列されたパッドの列が、複数列配置されることを特徴とする集積回路装置。 The direction from the first side, which is the short side of the integrated circuit device, to the third side facing the first direction is the first direction, and the second side, which is the long side of the integrated circuit device, is the fourth side facing the first side. The first direction to the Nth circuit block (N is an integer of 2 or more) arranged along the first direction,
A first interface region provided along the fourth side on the second direction side of the first to Nth circuit blocks, and serving as a pad arrangement region;
When the direction opposite to the second direction is a fourth direction, the first to Nth circuit blocks are provided along the second side on the fourth direction side, and a pad arrangement region and A second interface area comprising:
The first to Nth circuit blocks are:
A power supply circuit block that generates a power supply voltage by boosting a voltage by a charge pump using a boosting capacitor, and other circuit blocks;
In the first area in the second interface region on the fourth direction side of the power supply circuit block, I power supplies (I is an integer of 2 or more) are arranged along the second direction. A plurality of rows of circuit block pads are arranged,
The second direction in the second interface region located in a line symmetry with the first area with respect to the center line along the second direction of the integrated circuit device is also in the second direction. An integrated circuit device comprising a plurality of I rows of pads arranged along the line.

請求項１１において、
前記第１のエリアには、Ｉ行Ｊ列（Ｊは２以上の整数）の前記電源回路ブロック用パッドが配置され、
前記第２のエリアにも、Ｉ行Ｊ列のパッドが配置されることを特徴とする集積回路装置。 In claim 11,
In the first area, the power circuit block pads of I rows and J columns (J is an integer of 2 or more) are arranged,
An integrated circuit device, wherein pads of I rows and J columns are also arranged in the second area.

請求項１１又は１２において、
チャージポンプにより電圧の１次昇圧を行う１次昇圧回路の１次昇圧トランジスタが、前記電源回路ブロック内に配置され、
前記第２のインターフェース領域に配置される前記電源回路ブロック用のパッドは、前記１次昇圧トランジスタのドレイン又はソースと１次昇圧用キャパシタとを電気的に接続するための１次昇圧用パッドであることを特徴とする集積回路装置。 In claim 11 or 12,
A primary boosting transistor of a primary boosting circuit that performs primary boosting of a voltage by a charge pump is disposed in the power supply circuit block;
The pad for the power supply circuit block disposed in the second interface region is a primary boosting pad for electrically connecting the drain or source of the primary boosting transistor and the primary boosting capacitor. An integrated circuit device.

請求項１３において、
１個の前記１次昇圧トランジスタのドレイン又はソースに対して、複数個の前記１次昇圧用パッドが接続されることを特徴とする集積回路装置。 In claim 13,
An integrated circuit device, wherein a plurality of primary boosting pads are connected to the drain or source of one primary boosting transistor.

請求項１３又は１４において、
チャージポンプにより電圧のＫ次昇圧（Ｋは２以上の整数）を行い、前記１次昇圧回路よりも絶対値が大きな電圧を生成するＫ次昇圧回路のＫ次昇圧トランジスタと、前記Ｋ次昇圧トランジスタのドレイン又はソースとＫ次昇圧用キャパシタとを電気的に接続するためのＫ次昇圧用パッドが、前記第２のインターフェース領域に配置されることを特徴とする集積回路装置。 In claim 13 or 14,
A K-order boosting transistor of a K-order boosting circuit that performs a K-order boosting of a voltage (K is an integer of 2 or more) by a charge pump and generates a voltage having a larger absolute value than the primary boosting circuit, and the K-order boosting transistor An integrated circuit device, wherein a K-order boosting pad for electrically connecting a drain or source of the transistor and a K-order boosting capacitor is disposed in the second interface region.

請求項１５において、
前記Ｋ次昇圧トランジスタは、前記第１〜第Ｎの回路ブロックの前記第４の方向側に、前記第１の方向に沿って配置されることを特徴とする集積回路装置。 In claim 15,
The integrated circuit device, wherein the K-th boost transistor is arranged along the first direction on the fourth direction side of the first to Nth circuit blocks.

請求項１乃至１６のいずれかに記載の集積回路装置と、
前記集積回路装置により駆動される表示パネルと、
を含むことを特徴とする電子機器。 An integrated circuit device according to any one of claims 1 to 16,
A display panel driven by the integrated circuit device;
An electronic device comprising: