JP2007208120A

JP2007208120A - Integrated circuit device, and layout method for integrated circuit device

Info

Publication number: JP2007208120A
Application number: JP2006027086A
Authority: JP
Inventors: Tooru Hosaka; 透甫仮
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-02-03
Filing date: 2006-02-03
Publication date: 2007-08-16

Abstract

<P>PROBLEM TO BE SOLVED: To provide an integrated circuit device capable of achieving reinforcement of power supply, and to provide its layout method. <P>SOLUTION: In the integrated circuit device, cell arrays having a plurality of circuit cells arranged along a D1 direction each include a plurality of cell arrays arranged along a D2 direction perpendicular to the D1 direction. The plurality of cell arrays include a multi-stage configuration cell CC14 formed on the plurality of cell arrays along the D2 direction and consisting a logic circuit. The multi-stage configuration cell CC14 is provided with a first power supply line VDD11 supplied with high-potential power source (or low-potential power source), at least one second power supply line VSS12 supplied with a low-potential power source (or high-potential power source), a third power supply line VDD13 supplied with a high-potential power source (or low-potential power source), and power supply reinforcing lines 10, 14 for connecting the first and third power supply lines VDD11 and VDD 13 across the second power supply line VSS12. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、集積回路装置及び集積回路装置のレイアウト方法に関する。 The present invention relates to an integrated circuit device and a layout method of the integrated circuit device.

集積回路装置の設計＆レイアウト手法として、スタンダードセル方式やゲートアレイ方式などがある。集積回路装置では、その回路規模の増加等により、各回路セルに十分な電源電流を供給することが難しくなっている。そして回路セルの数が増え、その消費電力が増加すると、電源電圧のドロップ等が生じ、ノイズ耐性が劣化して回路動作が不安定になったり、回路が誤動作するなどの問題が生じる。また電源線がエレクトロ・マイグレーションにより切断されるなどの問題も生じる。 As a design and layout method of an integrated circuit device, there are a standard cell method and a gate array method. In an integrated circuit device, it is difficult to supply a sufficient power supply current to each circuit cell due to an increase in circuit scale. When the number of circuit cells increases and the power consumption increases, a drop in power supply voltage or the like occurs, noise immunity deteriorates and circuit operation becomes unstable, or the circuit malfunctions. In addition, there is a problem that the power supply line is disconnected by electromigration.

このような問題を解決するために、例えばセルアレイが並ぶ方向（横方向、第１の方向）に直交する方向（縦方向、第２の方向）に沿って、線幅の太い電源線を一定間隔毎に配線する手法がある。 In order to solve such a problem, for example, power supply lines having a large line width are arranged at regular intervals along a direction (vertical direction, second direction) orthogonal to a direction in which cell arrays are arranged (horizontal direction, first direction). There is a method of wiring every time.

しかしながら、このような線幅の太い電源線を配線すると、その場所には回路セルを配置できなくなり、回路の集積化の妨げとなる。またこのような線幅の太い電源線は、自動配線ツールによる配線の自由度を低下させる。
特開２００５−３４７５９１号公報 However, when such a power line having a large line width is wired, a circuit cell cannot be arranged at that location, which hinders circuit integration. Further, such a thick power line reduces the degree of freedom of wiring by the automatic wiring tool.
JP 2005-347591 A

本発明は、以上のような課題に鑑みてなされたものであり、その目的とするところは、電源補強を実現できる集積回路装置及び集積回路装置のレイアウト方法を提供することにある。 The present invention has been made in view of the above problems, and an object of the present invention is to provide an integrated circuit device and a layout method of the integrated circuit device that can realize power supply reinforcement.

本発明は、複数の回路セルが第１の方向に沿って配置される各セルアレイが、前記第１の方向に直交する第２の方向に沿って配置される複数のセルアレイを含み、前記複数のセルアレイは、その各々が前記第２の方向に沿って前記複数のセルアレイにまたがって形成され、その各々が１つの論理回路を構成する複数の多段構成セルを含み、前記多段構成セルの各々には、高電位電源及び低電位電源のいずれか一方の電源が供給される第１の電源線と、前記一方とは異なる他方の電源が供給される少なくとも１本の第２の電源線と、前記一方の電源が供給される第３の電源線と、前記第１、第３の電源線間を、前記第２の電源線をまたがって接続する電源補強線とが、配線される集積回路装置に関係する。 In the present invention, each cell array in which a plurality of circuit cells are arranged along a first direction includes a plurality of cell arrays arranged along a second direction orthogonal to the first direction, Each cell array is formed across the plurality of cell arrays along the second direction, and each cell array includes a plurality of multi-stage configuration cells constituting one logic circuit, and each of the multi-stage configuration cells includes A first power supply line to which any one of a high potential power supply and a low potential power supply is supplied, at least one second power supply line to which the other power supply different from the one is supplied, and the one A third power supply line to which power is supplied and a power supply reinforcing line connecting the first power supply line and the third power supply line across the second power supply line are related to the integrated circuit device To do.

本発明では、多段構成セルに対して、第１、第２、第３の電源線が配線されると共に、第１、第３の電源線間を、第２の電源線をまたがって接続する電源補強線が配線される。従って、多段構成セルに配線される電源補強線により第１、第３の電源線が接続されるようになるため、回路規模の増加を抑えながら電源補強を実現できる。 In the present invention, the first, second, and third power supply lines are wired to the multistage cell, and the power supply that connects the first and third power supply lines across the second power supply line. Reinforcing wires are wired. Accordingly, since the first and third power supply lines are connected by the power supply reinforcement lines wired to the multistage cell, the power supply reinforcement can be realized while suppressing an increase in circuit scale.

また本発明では、前記複数の多段構成セルの各々には、前記第１、第２、第３の電源線が前記第１の方向に沿って配線され、前記電源補強線が前記第２の方向に沿って配線されるようにしてもよい。 In the present invention, the first, second, and third power supply lines are wired along the first direction in each of the plurality of multistage constituent cells, and the power supply reinforcing line is provided in the second direction. You may make it wire along.

このようにすれば、第１の方向に沿って配線された第１、第３の電源線が、第２の方向に沿った電源補強線により接続されて補強されるようになる。従って、電源線が格子状に配線された状態と等価になり、好適な電源補強を実現できる。 If it does in this way, the 1st and 3rd power source line wired along the 1st direction will be connected and reinforced by the power source reinforcement line along the 2nd direction. Accordingly, this is equivalent to a state in which the power supply lines are arranged in a grid pattern, and suitable power supply reinforcement can be realized.

また本発明では、前記第１、第２、第３の電源線と前記電源補強線とは異なる配線層で形成されるようにしてもよい。 In the present invention, the first, second, and third power supply lines and the power supply reinforcing line may be formed of different wiring layers.

このようにすれば、第１、第２、第３の電源線と電源補強線を交差して配線できるようになり、レイアウト効率を向上できる。 In this way, the first, second, and third power supply lines and the power supply reinforcement line can be wired to cross each other, and the layout efficiency can be improved.

また本発明では、前記複数の多段構成セルの各々は、前記第１、第２の電源線の間に前記第２の方向に沿って並んで配置される第２導電型トランジスタ領域、第１導電型トランジスタ領域と、前記第２、第３の電源線の間に前記第２の方向に沿って並んで配置される第１導電型トランジスタ領域、第２導電型トランジスタ領域とを含んでいてもよい。 Further, in the present invention, each of the plurality of multistage configuration cells includes a second conductivity type transistor region, a first conductivity, which are arranged along the second direction between the first and second power supply lines. And a first conductivity type transistor region and a second conductivity type transistor region which are arranged along the second direction between the second and third power supply lines. .

このような多段構成セルによれば、第２の方向に沿って第２導電型トランジスタ、第１導電型トランジスタ、第１導電型トランジスタ、第２導電型トランジスタが配置されるようになり、複雑な構成の論理回路を形成することが容易になる。 According to such a multistage configuration cell, the second conductivity type transistor, the first conductivity type transistor, the first conductivity type transistor, and the second conductivity type transistor are arranged along the second direction, which is complicated. It becomes easy to form a logic circuit having a configuration.

また本発明では、前記多段構成セルの各々が複数の前記第２の電源線を含む場合に、前記複数の第２の電源線間を接続する第２の電源補強線が配線されるようにしてもよい。 Further, in the present invention, when each of the multistage constituent cells includes a plurality of the second power supply lines, a second power supply reinforcing line for connecting the plurality of second power supply lines is wired. Also good.

このようにすれば、第１、第３の電源線間のみならず、複数の第２の電源線間も第２の電源補強線により接続されるようになり、高電位電源、低電位電源の両方の電源補強を図れる。 In this way, not only between the first and third power supply lines but also between the plurality of second power supply lines can be connected by the second power supply reinforcing line, and the high potential power supply and the low potential power supply can be connected. Both power supplies can be reinforced.

また本発明では、前記複数の多段構成セルのうちの第１、第２の多段構成セルが前記第２の方向に沿って並んで配置された場合に、前記第１の多段構成セルの第３の電源線と、前記第２の多段構成セルの第１の電源線とを接続する第３の電源補強線が配線されるようにしてもよい。 Further, in the present invention, when the first and second multistage constituent cells among the plurality of multistage constituent cells are arranged side by side along the second direction, the third multistage constituent cell of the first multistage constituent cell A third power supply reinforcing line that connects the power supply line and the first power supply line of the second multistage cell may be wired.

このようにすれば多段構成セル内の第１、第３の電源線間のみならず、第１の多段構成セルの第３の電源線と第２の多段構成セルの第１の電源線の間も、第３の電源補強線により接続されるようになり、更に好適な電源補強を実現できる。 In this way, not only between the first and third power supply lines in the multistage configuration cell but also between the third power supply line of the first multistage configuration cell and the first power supply line of the second multistage configuration cell. However, the third power supply reinforcement line is connected, and further suitable power supply reinforcement can be realized.

また本発明では、前記多段構成セルにより構成される論理回路は、フリップフロップであってもよい。 In the present invention, the logic circuit constituted by the multistage configuration cell may be a flip-flop.

集積回路装置のデジタル回路においては、一般的に、多数のフリップフロップが配置され、各フリップフロップの回路面積も大きい。従って、このようなフリップフロップの多段構成セルに電源補強線を配線することで、効果的な電源補強を実現できる。 In a digital circuit of an integrated circuit device, generally, a large number of flip-flops are arranged, and the circuit area of each flip-flop is large. Therefore, effective power supply reinforcement can be realized by wiring the power supply reinforcement line to such a multi-stage cell of the flip-flop.

また本発明では、前記複数のセルアレイは、ゲートアレイであってもよい。 In the present invention, the plurality of cell arrays may be gate arrays.

また本発明では、前記複数のセルアレイは、スタンダードセルアレイであってもよい。 In the present invention, the plurality of cell arrays may be standard cell arrays.

また本発明では、前記スタンダードセルアレイは、チャネルレス型のスタンダードセルアレイであってもよい。 In the present invention, the standard cell array may be a channelless standard cell array.

また本発明は、複数の回路セルが第１の方向に沿って配置される各セルアレイが、前記第１の方向に直交する第２の方向に沿って配置される複数のセルアレイを含む集積回路装置のレイアウト方法であって、その各々が前記第２の方向に沿って前記複数のセルアレイにまたがって形成され、その各々が１つの論理回路を構成する複数の多段構成セルを配置し、前記多段構成セルの各々が、高電位電源及び低電位電源のいずれか一方の電源が供給される第１の電源線と、前記一方とは異なる他方の電源が供給される少なくとも１本の第２の電源線と、前記一方の電源が供給される第３の電源線とを含む場合に、前記第１、第３の電源線間を、前記第２の電源線をまたがって接続する電源補強線を、前記多段構成セルに配線する集積回路装置のレイアウト方法に関係する。 The present invention also provides an integrated circuit device in which each cell array in which a plurality of circuit cells are arranged along a first direction includes a plurality of cell arrays arranged along a second direction orthogonal to the first direction. Each of which is formed across the plurality of cell arrays along the second direction, each of which includes a plurality of multistage configuration cells constituting one logic circuit, and the multistage configuration Each cell has a first power supply line to which one of a high potential power supply and a low potential power supply is supplied, and at least one second power supply line to which the other power supply different from the one is supplied. And a third power supply line to which the one power supply is supplied, a power reinforcement line connecting the first power supply line and the third power supply line across the second power supply line, Integrated circuit device wiring to multi-stage cell Related to the way out.

本発明によれば、多段構成セルの第１、第３の電源線間を、第２の電源線をまたがって接続する電源補強線が配線される。従って、多段構成セルに配線される電源補強線により第１、第３の電源線が接続されるようになり、回路規模の増加を抑えながら電源補強を実現できる。 According to the present invention, the power reinforcing line that connects the first power supply line and the third power supply line of the multistage cell across the second power supply line is wired. Therefore, the first and third power supply lines are connected by the power supply reinforcement lines wired to the multistage cell, and the power supply reinforcement can be realized while suppressing an increase in circuit scale.

また本発明では、前記多段構成セルの各々が、複数の前記第２の電源線を含む場合に、前記複数の第２の電源線間を接続する第２の電源補強線を、前記多段構成セルに配線するようにしてもよい。 Further, in the present invention, when each of the multistage constituent cells includes a plurality of the second power supply lines, the second power supply reinforcing line connecting the plurality of second power supply lines is replaced with the multistage constituent cells. You may make it wire to.

また本発明では、前記複数の多段構成セルのうちの第１、第２の多段構成セルが前記第２の方向に沿って並んで配置された場合に、前記第１の多段構成セルの第３の電源線と前記第２の多段構成セルの第１の電源線とを接続する第３の電源補強線を配線するようにしてもよい。 Further, in the present invention, when the first and second multistage constituent cells among the plurality of multistage constituent cells are arranged side by side along the second direction, the third multistage constituent cell of the first multistage constituent cell A third power supply reinforcing line connecting the first power supply line and the first power supply line of the second multistage cell may be provided.

このようにすれば多段構成セル内の第１、第３の電源線間のみならず、第１の多段構成セルの第３の電源線と第２の多段構成セルの第１の電源線も、第３の電源補強線により接続されるようになり、更に好適な電源補強を実現できる。 In this way, not only between the first and third power supply lines in the multistage configuration cell, but also the third power supply line of the first multistage configuration cell and the first power supply line of the second multistage configuration cell, The third power supply reinforcing line is used for connection, and further suitable power supply reinforcement can be realized.

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。 Hereinafter, preferred embodiments of the present invention will be described in detail. The present embodiment described below does not unduly limit the contents of the present invention described in the claims, and all the configurations described in the present embodiment are indispensable as means for solving the present invention. Not necessarily.

１．集積回路装置
図１に本実施形態の集積回路装置の構成例を示す。なお本実施形態では、横方向（水平方向、行方向）を、Ｄ１方向（第１の方向）とし、Ｄ１方向に直交する縦方向（垂直方向、列方向）をＤ２方向（第２の方向）としている。 1. Integrated Circuit Device FIG. 1 shows a configuration example of an integrated circuit device of this embodiment. In the present embodiment, the horizontal direction (horizontal direction, row direction) is the D1 direction (first direction), and the vertical direction (vertical direction, column direction) orthogonal to the D1 direction is the D2 direction (second direction). It is said.

集積回路装置は、複数のセルアレイＡＲ１〜ＡＲＮ（マトリクスアレイ）を含む。そしてＡＲ１〜ＡＲＮの各セルアレイには、複数の回路セル（スタンダードセル、ベースセル等）がＤ１方向に沿って配置される。例えばセルアレイＡＲ１には、回路セルＣＣ１１、ＣＣ１２、・・・ＣＣ１Ｍが配置され、セルアレイＡＲ２には回路セルＣＣ２１、ＣＣ２２、・・・ＣＣ２Ｍが配置され、セルアレイＡＲＮには回路セルＣＣＮ１、ＣＣＮ２、・・・ＣＣＮＭが配置される。これらの回路セルは、インバータ、ＮＡＮＤ、ＮＯＲ、フリップフロップなどの基本論理回路を構成するものであり、基本論理機能を得るのに必要な回路パターンが形成されている。 The integrated circuit device includes a plurality of cell arrays AR1 to ARN (matrix array). In each of the cell arrays AR1 to ARN, a plurality of circuit cells (standard cells, base cells, etc.) are arranged along the direction D1. For example, circuit cells CC11, CC12,... CC1M are arranged in the cell array AR1, circuit cells CC21, CC22,... CC2M are arranged in the cell array AR2, and circuit cells CCN1, CCN2,. -CCNM is placed. These circuit cells constitute a basic logic circuit such as an inverter, NAND, NOR, flip-flop, etc., and a circuit pattern necessary for obtaining a basic logic function is formed.

そして図１では、複数のセルアレイＡＲ１〜ＡＲＮが、Ｄ１方向に直交するＤ２方向に沿って配置される。具体的にはＡＲ１〜ＡＲＮがＤ２方向に並んで配置される。 In FIG. 1, a plurality of cell arrays AR1 to ARN are arranged along the D2 direction orthogonal to the D1 direction. Specifically, AR1 to ARN are arranged side by side in the D2 direction.

ここで、これらのセルアレイＡＲ１〜ＡＲＮの例としては、ゲートアレイやスタンダードセルアレイがある。ゲートアレイ方式では、拡散工程を終えたマスタウェハが用意される。マスタウェハには、基本セル（論理ゲート）が格子状に配列されている。そしてユーザのロジック設計にしたがった配線を行い、マスタウェハ上の基本セルを組み合わせることで、ユーザの所望するデジタル回路を実現する。 Here, examples of the cell arrays AR1 to ARN include a gate array and a standard cell array. In the gate array system, a master wafer after the diffusion process is prepared. Basic cells (logic gates) are arranged in a lattice pattern on the master wafer. Then, wiring according to the logic design of the user is performed, and the basic circuit on the master wafer is combined to realize a digital circuit desired by the user.

スタンダードセルの方式では、予め設計＆レイアウトされ、回路動作が検証された複数種類のスタンダードセルを用意し、これらをセルをライブラリに登録しておく。そしてＣＡＤツール上で、これらのライブラリから所望の論理機能を得るのに必要なスタンダードセルを選択して配置し、スタンダードセル間を、ＣＡＤツールによるＰ＆Ｒ（Place and Route）で自動配線することで、集積回路装置が完成する。 In the standard cell method, a plurality of types of standard cells that have been designed and laid out in advance and whose circuit operation has been verified are prepared, and these cells are registered in a library. On the CAD tool, the standard cells necessary to obtain a desired logic function are selected and arranged from these libraries, and the standard cells are automatically wired by P & R (Place and Route) using the CAD tool. An integrated circuit device is completed.

スタンダードセルアレイにはチャネルレス型のスタンダードセルアレイがある。チャネルレス型のスタンダードセルアレイでは、図２に示すようにセルアレイ間に配線領域（配線チャネル）が設けられていない。そしてセルアレイ間で電源線ＶＤＤ、ＶＳＳが共用される。そして回路セル内の電源線、信号線が第１、第２の配線層で形成される場合には、回路セル間を接続する信号線は、上層の第３、第４の配線層で形成される。例えばＤ１方向に配線される信号線は、第３の配線層で形成され、Ｄ２方向に配線される信号線は第４の配線層で形成される。 A standard cell array includes a channelless standard cell array. In the channelless standard cell array, as shown in FIG. 2, no wiring region (wiring channel) is provided between the cell arrays. The power supply lines VDD and VSS are shared between the cell arrays. When the power supply lines and signal lines in the circuit cells are formed by the first and second wiring layers, the signal lines connecting the circuit cells are formed by the third and fourth wiring layers on the upper layer. The For example, the signal line wired in the D1 direction is formed by the third wiring layer, and the signal line wired in the D2 direction is formed by the fourth wiring layer.

近年は５層を越えるような多層配線が可能になっており、このような多層配線が可能な集積回路装置では、図２のようなチャネルレス型のスタンダードセルの利用が可能になる。なお、チャネルレス型のスタンダードセルにおいて、複数段のセルアレイ毎に配線領域に設けるようなレイアウトにしてもよい。 In recent years, multilayer wiring exceeding five layers has become possible. In an integrated circuit device capable of such multilayer wiring, a channelless standard cell as shown in FIG. 2 can be used. Note that in a channelless standard cell, a layout may be provided in which a plurality of stages of cell arrays are provided in a wiring region.

本実施形態の集積回路装置では、その各々がＤ２方向に沿って複数のセルアレイにまたがって形成され、その各々が１つの論理回路を構成する複数の多段構成セルが配置される。例えば図３（Ａ）では、多段構成セルであるＣＣ１４，ＣＣ１７は複数のセルアレイＡＲ１、ＡＲ２にまたがって形成される。インバータ、ＮＡＮＤ、ＮＯＲ等の論理回路を構成するための通常の回路セルＣＣ１３、ＣＣ１５、ＣＣ１６、ＣＣ２３、ＣＣ２５、ＣＣ２６は、セルアレイの１段分の高さしか有していないが、多段構成セルＣＣ１４、ＣＣ１７は、セルアレイの２段分の高さを有している。この多段構成セルＣＣ１４，ＣＣ１７により構成される論理回路としては、Ｄ型フリップフロップ、リセット付きフリップフロップ、セット付きフリップフロップ、リセット＆セット付きフリップフロップ、ＲＳフリップフロップなどのフリップフロップがある。なおフリップフロップ以外の論理回路を多段構成セルにより構成してもよい。 In the integrated circuit device of the present embodiment, each of the integrated circuit devices is formed across a plurality of cell arrays along the direction D2, and a plurality of multistage configuration cells each constituting one logic circuit are arranged. For example, in FIG. 3A, CC14 and CC17 which are multistage constituent cells are formed across a plurality of cell arrays AR1 and AR2. Normal circuit cells CC13, CC15, CC16, CC23, CC25, and CC26 for configuring a logic circuit such as an inverter, NAND, and NOR have a height corresponding to one stage of the cell array. , CC17 has a height corresponding to two stages of the cell array. As the logic circuit composed of the multistage cells CC14 and CC17, there are flip-flops such as D-type flip-flops, flip-flops with reset, flip-flops with set, flip-flops with reset and set, and RS flip-flops. Note that logic circuits other than flip-flops may be configured by multi-stage configuration cells.

図３（Ｂ）に示すように、多段構成セルＣＣ１４には、高電位電源（広義には高電位電源及び低電位電源のいずれか一方の電源）が供給される第１の電源線ＶＤＤ１１と、低電位電源（広義は一方とは異なる他方の電源）が供給される少なくとも１本の第２の電源線ＶＳＳ１２（接地電源線）と、高電位電源（広義には一方の電源）が供給される第３の電源線ＶＤＤ１３が配線される。また多段構成セルＣＣ１４は、第１の電源線ＶＤＤ１１と第２の電源線ＶＳＳ１２の間にＤ２方向に沿って並んで配置されるＰ型トランジスタ領域（広義には第２導電型トランジスタ領域）、Ｎ型トランジスタ領域（第１導電型トランジスタ領域）と、第２の電源線ＶＳＳ１２と第３の電源線ＶＤＤ１３の間にＤ２方向に沿って並んで配置されるＮ型トランジスタ領域、Ｐ型トランジスタ領域を含む。即ち多段構成セルＣＣ１４内では、Ｄ２方向に沿ってＰ型トランジスタ領域（Ｎ型ウェル）、Ｎ型トランジスタ領域（Ｐ型ウェル）、Ｎ型トランジスタ領域、Ｐ型トランジスタ領域が並んで配置される。 As shown in FIG. 3B, the multi-stage cell CC14 has a first power supply line VDD11 to which a high potential power supply (one of the high potential power supply and the low potential power supply in a broad sense) is supplied; At least one second power supply line VSS12 (ground power supply line) to which a low potential power supply (the other power supply different from one in the broad sense) is supplied and a high potential power supply (one power supply in a broad sense) are supplied. A third power supply line VDD13 is wired. The multistage cell CC14 includes a P-type transistor region (second conductivity type transistor region in a broad sense) arranged side by side along the direction D2 between the first power supply line VDD11 and the second power supply line VSS12, N Type transistor region (first conductivity type transistor region), and an N-type transistor region and a P-type transistor region that are arranged along the direction D2 between the second power supply line VSS12 and the third power supply line VDD13. . That is, in the multi-stage cell CC14, the P-type transistor region (N-type well), the N-type transistor region (P-type well), the N-type transistor region, and the P-type transistor region are arranged along the D2 direction.

なお図３（Ｃ）のように多段構成セルは、Ｄ２方向に沿ってＮ型トランジスタ領域、Ｐ型トランジスタ領域、Ｐ型トランジスタ領域、Ｎ型トランジスタ領域が並んで配置されるようなセルであってもよい。図３（Ｃ）の多段構成セルでは、低電位電源が供給されるＶＳＳ１１、高電位電源が供給されるＶＤＤ１２、低電位電源が供給されるＶＳＳ１３が、各々、第１、第２、第３の電源線になる。 As shown in FIG. 3C, the multistage configuration cell is a cell in which an N-type transistor region, a P-type transistor region, a P-type transistor region, and an N-type transistor region are arranged side by side along the direction D2. Also good. In the multi-stage configuration cell in FIG. 3C, the VSS 11, to which the low potential power is supplied, the VDD 12 to which the high potential power is supplied, and the VSS 13 to which the low potential power is supplied are the first, second, and third, respectively. Become power line.

また図３（Ｂ）（Ｃ）では、１本の第２の電源線ＶＳＳ１２、ＶＤＤ１２が配線されているが、複数の第２の電源線を配線するようにしてもよい。 3B and 3C, one second power supply line VSS12 and VDD12 are wired, but a plurality of second power supply lines may be wired.

また図３（Ａ）（Ｂ）（Ｃ）の多段構成セルは２つのセルアレイにまたがって形成されているが、本実施形態の多段構成セルは３つ以上のセルアレイにまたがって形成されるようなセルであってもよい。 3A, 3B, and 3C are formed over two cell arrays. However, the multi-stage cell according to this embodiment is formed over three or more cell arrays. It may be a cell.

２．電源補強線
図４に本実施形態の多段構成セルのレイアウト例を示す。多段構成セルＣＣ１４は、Ｄ２方向に沿って複数のセルアレイＡＲ１、ＡＲ２にまたがって形成され、例えばフリップフロップなどの論理回路を構成する。また多段構成セルＣＣ１４には、高電位電源（或いは低電位電源）が供給される第１の電源線ＶＤＤ１１と、低電位電源（或いは高電位電源）が供給される少なくとも１本の第２の電源線ＶＳＳ１２（ＧＮＤ）と、高電位電源（或いは低電位電源）が供給される第３の電源線ＶＤＤ１３が配線される。 2. Power Supply Reinforcement Line FIG. 4 shows a layout example of the multistage configuration cell of this embodiment. The multistage configuration cell CC14 is formed across the plurality of cell arrays AR1 and AR2 along the direction D2, and constitutes a logic circuit such as a flip-flop, for example. The multistage cell CC14 has a first power supply line VDD11 to which a high potential power supply (or low potential power supply) is supplied and at least one second power supply to which a low potential power supply (or high potential power supply) is supplied. A line VSS12 (GND) and a third power supply line VDD13 to which a high potential power supply (or low potential power supply) is supplied are provided.

そして本実施形態では、これらの第１、第３の電源線ＶＤＤ１１、ＶＤＤ１３間を、第２の電源線ＶＳＳ１２をまたがって接続する電源補強線１０、１４が配線される。 In the present embodiment, the power reinforcing lines 10 and 14 that connect the first and third power supply lines VDD11 and VDD13 across the second power supply line VSS12 are wired.

具体的には多段構成セルＣＣ１４では、電源線ＶＤＤ１１、ＶＳＳ１２、ＶＤＤ１３はＤ１方向に沿って配線される一方で、電源補強線１０、１４は、Ｄ１方向に直交するＤ２方向に沿って配線される。また電源線ＶＤＤ１１、ＶＳＳ１２、ＶＤＤ１３と電源補強線１０、１４とは異なる配線層で形成される。即ち電源線ＶＤＤ１１、ＶＳＳ１２、ＶＤＤ１３は、Ｄ１方向に配線される第１のアルミ配線層（広義には第１の配線層、第１の金属配線層）で形成され、電源補強線１０、１４は、Ｄ２方向に配線される第２のアルミ配線層（広義には第２の配線層、第２の金属配線層）で形成される。この場合に第２のアルミ配線層は第１のアルミ配線層の例えば上層の配線層になる。 Specifically, in the multi-stage cell CC14, the power supply lines VDD11, VSS12, and VDD13 are wired along the D1 direction, while the power supply reinforcement lines 10 and 14 are wired along the D2 direction orthogonal to the D1 direction. . Further, the power supply lines VDD11, VSS12, VDD13 and the power supply reinforcement lines 10, 14 are formed of different wiring layers. That is, the power supply lines VDD11, VSS12, and VDD13 are formed of a first aluminum wiring layer (first wiring layer and first metal wiring layer in a broad sense) wired in the D1 direction. The second aluminum wiring layer (second wiring layer, second metal wiring layer in a broad sense) wired in the direction D2. In this case, the second aluminum wiring layer is, for example, an upper wiring layer of the first aluminum wiring layer.

図４に示すように多段構成セルＣＣ１４には、第２のアルミ配線層で形成される信号線３０、３２、３４、３６が配線される。この信号線３０、３２、３４、３６は、セル内に形成されるトランジスタのゲート、ドレイン等に接続される。また多段構成セルＣＣ１４には第１のアルミ配線層で形成される信号線も配線され、この第１のアルミ配線層の信号線もトランジスタのゲート、ドレイン等に接続される。そしてこれらの第１、第２のアルミ配線層の信号線によりセル内の複数のトランジスタのゲート、ドレイン間を接続することで、フリップフロップなどの論理回路が構成される。 As shown in FIG. 4, signal lines 30, 32, 34, and 36 formed of the second aluminum wiring layer are wired in the multistage configuration cell CC <b> 14. The signal lines 30, 32, 34, and 36 are connected to the gate and drain of a transistor formed in the cell. The multi-stage cell CC14 is also provided with a signal line formed of a first aluminum wiring layer, and the signal line of the first aluminum wiring layer is also connected to the gate and drain of the transistor. A logic circuit such as a flip-flop is formed by connecting the gates and drains of a plurality of transistors in the cell by the signal lines of the first and second aluminum wiring layers.

そして図４では、電源補強線１０、１４と信号線３０、３２、３４、３６は共に第２のアルミ配線層で形成される。このため電源補強線１０、１４は、信号線３０、３２、３４、３６の空き領域に配線される。即ち電源補強線１０は、信号線３２、３４間の空き領域に配線され、電源補強線１４は、信号線３４、３６間の空き領域に配線される。なお本実施形態の手法をスタンダードセルに適用する場合には、例えば、スタンダードセルである多段構成セル内の空き領域に電源補強線１０、１４を予め配線しておき、ライブラリに登録すればよい。一方、ゲートアレイに適用する場合には、例えば、マスタウェハの基本セルについての信号線の配線が完了した後に、多段構成セル内の空き領域を探索し、探索された空き領域に電源補強線１０、１４を配線すればよい。 In FIG. 4, the power supply reinforcing lines 10 and 14 and the signal lines 30, 32, 34 and 36 are both formed of the second aluminum wiring layer. For this reason, the power supply reinforcing lines 10 and 14 are wired in the empty areas of the signal lines 30, 32, 34 and 36. That is, the power supply reinforcing line 10 is wired in an empty area between the signal lines 32 and 34, and the power supply reinforcing line 14 is wired in an empty area between the signal lines 34 and 36. Note that when the method of the present embodiment is applied to a standard cell, for example, the power supply reinforcement lines 10 and 14 may be wired in advance in a free area in a multistage configuration cell that is a standard cell and registered in the library. On the other hand, when applied to the gate array, for example, after the wiring of the signal line for the basic cell of the master wafer is completed, the empty area in the multi-stage cell is searched, and the power supply reinforcing line 10 is searched in the searched empty area. 14 may be wired.

図４の電源補強線１０、１４は高電位電源（ＶＤＤ）用の電源補強線である。そして電源補強線１０は、ビア（ＶＩＡ）１１を介して高電位の電源線ＶＤＤ１１に接続されると共にビア１２を介して高電位電源線ＶＤＤ１３に接続される。同様に電源補強線１４は、ビア（コンタクト、スルーホール）１５を介して高電位電源線ＶＤＤ１１に接続されると共にビア１６を介して高電位電源線ＶＤＤ１３に接続される。また電源補強線１０、１４は、低電位電源線ＶＳＳ１２を形成する第１のアルミ配線層の上層の第２のアルミ配線層で形成される。従って図４の電源補強線１０、１４は、電源線ＶＤＤ１１、ＶＤＤ１３間を、電源線ＶＳＳ１２をまたがって接続する補強線になる。 The power supply reinforcement lines 10 and 14 in FIG. 4 are power supply reinforcement lines for a high potential power supply (VDD). The power supply reinforcing line 10 is connected to the high potential power supply line VDD11 through the via (VIA) 11 and is connected to the high potential power supply line VDD13 through the via 12. Similarly, the power supply reinforcing line 14 is connected to the high potential power supply line VDD11 through a via (contact, through hole) 15 and is connected to the high potential power supply line VDD13 through a via 16. The power supply reinforcing lines 10 and 14 are formed of a second aluminum wiring layer that is an upper layer of the first aluminum wiring layer that forms the low potential power supply line VSS12. Therefore, the power supply reinforcement lines 10 and 14 in FIG. 4 are reinforcement lines that connect the power supply lines VDD11 and VDD13 across the power supply line VSS12.

このような電源補強線１０、１４を配線することで、電源線ＶＤＤ１１、ＶＤＤ１３がセル内で接続されることになる。従ってＤ１方向に配線された電源線ＶＤＤ１１、ＶＤＤ１３が、電源補強線１０、１４によりＤ２方向でも接続されることになり、電源線が格子状（マトリクスアレイ状）に配線された状態と等価になる。これにより、回路セルに供給される電源電流の密度が均等化され、電源電圧のドロップを低減できる。この結果、ノイズ耐性が劣化して回路動作が不安定になったり、回路が誤動作したり、電源線がエレクトロ・マイグレーションにより切断されるなどの事態を防止できる。 By wiring such power supply reinforcing lines 10 and 14, the power supply lines VDD11 and VDD13 are connected in the cell. Accordingly, the power supply lines VDD11 and VDD13 wired in the D1 direction are also connected in the D2 direction by the power supply reinforcing lines 10 and 14, which is equivalent to a state where the power supply lines are wired in a grid pattern (matrix array). . Thereby, the density of the power supply current supplied to the circuit cell is equalized, and the drop of the power supply voltage can be reduced. As a result, it is possible to prevent such a situation that the noise resistance is deteriorated and the circuit operation becomes unstable, the circuit malfunctions, or the power supply line is disconnected by electromigration.

例えば電源補強を実現する比較例の手法として、Ｄ１方向に配線された電源線に直交するＤ２方向に、線幅の太い専用の電源補強線を配線する手法が考えられる。 For example, as a method of a comparative example for realizing power supply reinforcement, a technique of wiring a dedicated power supply reinforcement line having a large line width in the D2 direction orthogonal to the power supply line wired in the D1 direction is conceivable.

しかしながら、このような線幅の太い専用の電源補強線を配線すると、その場所には回路セルを配置できなくなり、回路の集積化の妨げとなる。即ち電源補強線の配線領域の分だけ、集積回路装置の面積が大規模化してしまう。またこのような太い電源補強線は、自動配線ツールによる配線の自由度も低下させる。 However, if such a dedicated power supply reinforcing line with a large line width is wired, a circuit cell cannot be arranged at that location, which hinders circuit integration. That is, the area of the integrated circuit device is increased by the wiring area of the power supply reinforcing line. In addition, such a thick power reinforcing wire also reduces the degree of freedom of wiring by an automatic wiring tool.

これに対して本実施形態では、多段構成セル内の電源補強線１０、１４により、電源線のＤ２方向での電源補強が行われるようになる。これにより、回路セルへの電源電流の供給能力が増加し、ノイズ耐性を向上できる。また電源補強線がシールドとなって、ノイズ伝達を低減できる。また太い専用の電源補強線を配線しなくても済むため、集積回路装置の回路規模の増大化を防止しながら、ノイズ耐性を向上できる。 On the other hand, in this embodiment, the power supply reinforcement in the direction D2 of the power supply line is performed by the power supply reinforcement lines 10 and 14 in the multistage cell. Thereby, the supply capability of the power supply current to the circuit cell is increased, and noise resistance can be improved. In addition, the power supply reinforcing wire serves as a shield, and noise transmission can be reduced. Further, since it is not necessary to wire a thick dedicated power supply reinforcing line, it is possible to improve noise resistance while preventing an increase in circuit scale of the integrated circuit device.

また、これまでの多段構成セルでは、図４の信号線３２、３４間の空き領域や信号線３４、３６間の空き領域は有効活用されておらず、無駄な領域となっていた。 Further, in the conventional multi-stage cell, the empty area between the signal lines 32 and 34 and the empty area between the signal lines 34 and 36 in FIG.

本実施形態では、これらの信号線３２、３４間の空き領域や信号線３４、３６間の空き領域を有効利用して、電源補強線１０、１４を配線している。従って、電源補強線１０、１４を配線しても、多段構成セルＣＣ１４の面積は増加しないため、集積回路装置の回路規模の増大化を防止しながら電源補強を実現できる。 In the present embodiment, the power supply reinforcing lines 10 and 14 are wired by effectively using the empty area between the signal lines 32 and 34 and the empty area between the signal lines 34 and 36. Therefore, even if the power supply reinforcement lines 10 and 14 are wired, the area of the multi-stage cell CC14 does not increase, so that the power supply reinforcement can be realized while preventing the circuit scale of the integrated circuit device from increasing.

なお本実施形態の手法は、図２に示すようなチャネルレス型のスタンダードセルに特に有効である。即ちチャネルレス型のスタンダードセルでは、回路セルがＤ２方向に敷き詰めて配置される。そして図５から明らかなように、このように回路セルがＤ２方向に敷き詰めて配置されると、電源補強線１０−１、１０−２、１４−１、１４−２が、Ｄ２方向に沿って長く配線されるようになる。これにより、電源線が格子状に配線された状態と等価になり、回路セルに供給される電源電流の密度が均等化され、より効果的な電源補強を実現できる。またチャネルレス型のスタンダードセルでは、回路セル間は、第１、第２のアルミ配線層よりも上層のアルミ配線層で接続される。従って、図５のように第２のアルミ配線層で電源補強線１０−１、１０−２、１４−１、１４−２を形成しても、これらの電源補強線が、ＣＡＤツールのＰ＆Ｒ（Place and Route）による自動配線の妨げになってしまう事態を防止できる。従って配線効率を向上できる。 The method of this embodiment is particularly effective for a channelless standard cell as shown in FIG. That is, in the channelless standard cell, circuit cells are arranged in the direction D2. As is apparent from FIG. 5, when the circuit cells are laid out in the D2 direction in this way, the power supply reinforcing wires 10-1, 10-2, 14-1, and 14-2 are arranged along the D2 direction. It will be wired for a long time. This is equivalent to a state in which the power supply lines are arranged in a grid pattern, the density of the power supply current supplied to the circuit cells is equalized, and more effective power supply reinforcement can be realized. In the channelless standard cell, the circuit cells are connected by an aluminum wiring layer that is higher than the first and second aluminum wiring layers. Therefore, even if the power supply reinforcing lines 10-1, 10-2, 14-1, 14-2 are formed by the second aluminum wiring layer as shown in FIG. 5, these power supply reinforcing lines are connected to the P & R ( It can prevent the situation that the automatic wiring by Place and Route is hindered. Therefore, the wiring efficiency can be improved.

３．変形例
多段構成セルのレイアウトは図４に限定されず、種々の変形実施が可能である。例えば、図６では、電源補強線１０、１４は低電位電源（ＶＳＳ）用の電源補強線となっている。そして電源補強線１０は、ビア（ＶＩＡ）１１を介して低電位電源線ＶＳＳ１１に接続されると共にビア１２を介して低電位電源線ＶＳＳ１３に接続される。同様に電源補強線１４は、ビア１５を介して低電位電源線ＶＳＳ１１に接続されると共にビア１６を介して低電位電源線ＶＳＳ１３に接続される。従って図６の電源補強線１０、１４は、電源線ＶＳＳ１１、ＶＳＳ１３間を、電源線ＶＤＤ１２をまたがって接続する補強線になる。 3. Modifications The layout of the multistage cell is not limited to that shown in FIG. 4, and various modifications can be made. For example, in FIG. 6, the power supply reinforcement lines 10 and 14 are power supply reinforcement lines for a low potential power supply (VSS). The power supply reinforcing line 10 is connected to the low potential power supply line VSS11 through the via (VIA) 11 and is connected to the low potential power supply line VSS13 through the via 12. Similarly, the power supply reinforcing line 14 is connected to the low potential power supply line VSS11 through the via 15 and is connected to the low potential power supply line VSS13 through the via 16. Therefore, the power supply reinforcement lines 10 and 14 in FIG. 6 are reinforcement lines that connect the power supply lines VSS11 and VSS13 across the power supply line VDD12.

また図７に示すように、第２の電源線として２本の電源線ＶＳＳ１２、ＶＳＳ１４が配線されていてもよい。この図７は、ゲートアレイなどに本実施形態の手法を適用した場合のレイアウト例である。 As shown in FIG. 7, two power supply lines VSS12 and VSS14 may be wired as the second power supply line. FIG. 7 shows a layout example when the method of the present embodiment is applied to a gate array or the like.

図７では、多段構成セルＣ１４内に、Ｎ型（Ｎ＋）の拡散領域６０、Ｐ型（Ｐ＋）の拡散領域６２、Ｎ型（Ｎ＋）の拡散領域６４が形成されている。Ｎ型の拡散領域６０、６４は、Ｎ型ウェル（或いはＮ型基板）の電位安定化用の拡散領域である。即ちＮ型の拡散領域６０、６４には、電源線ＶＤＤ１、ＶＤＤ１３からの電源がコンタクトを介して供給され、これによりＮ型ウェル（Ｎ型基板）の電位が安定化される。またＰ型の拡散領域６２は、Ｐ型ウェルの電位安定化用の拡散領域である。即ちＰ型の拡散領域６２には、拡散領域６２の上下に配線される電源線ＶＳＳ１２、ＶＳＳ１４からの電源がコンタクトを介して供給され、これによりＰ型ウェルの電位が安定化される。 In FIG. 7, an N-type (N +) diffusion region 60, a P-type (P +) diffusion region 62, and an N-type (N +) diffusion region 64 are formed in the multistage cell C14. The N type diffusion regions 60 and 64 are diffusion regions for stabilizing the potential of the N type well (or N type substrate). That is, the N-type diffusion regions 60 and 64 are supplied with power from the power supply lines VDD1 and VDD13 via the contacts, thereby stabilizing the potential of the N-type well (N-type substrate). The P type diffusion region 62 is a diffusion region for stabilizing the potential of the P type well. That is, the P-type diffusion region 62 is supplied with power from the power supply lines VSS12 and VSS14 wired above and below the diffusion region 62 through the contacts, thereby stabilizing the potential of the P-type well.

図７においても、電源線ＶＤＤ１１、ＶＤＤ１３間を、２本の電源線ＶＳＳ１２、ＶＳＳ１４をまたがって接続する電源補強線１０、１４が多段構成セルＣ１４に配線され、電源補強が実現される。 Also in FIG. 7, the power supply reinforcement lines 10 and 14 that connect the power supply lines VDD11 and VDD13 across the two power supply lines VSS12 and VSS14 are wired to the multi-stage cell C14, thereby realizing the power supply reinforcement.

なお図７のように多段構成セルが複数の第２の電源線ＶＳＳ１２、ＶＳＳ１４を含む場合には、図８に示すように、これらの複数の第２の電源線ＶＳＳ１２、ＶＳＳ１４間を接続する第２の電源補強線２０を配線してもよい。 When the multistage configuration cell includes a plurality of second power supply lines VSS12 and VSS14 as shown in FIG. 7, the second power supply lines VSS12 and VSS14 connecting the plurality of second power supply lines VSS12 and VSS14 as shown in FIG. Two power reinforcing wires 20 may be wired.

即ち図８では、電源補強線２０は、ビア２１を介して低電位電源線ＶＳＳ１２に接続されると共にビア２２を介して低電位電源線ＶＳＳ１４に接続される。従って電源補強線２０を配線することで、電源線ＶＳＳ１２、ＶＳＳ１４が電源補強線２０を介して接続されるようになり、ＶＤＤのみならずＶＳＳの電源補強も実現できる。なお図８では電源補強線２０は第２のアルミ配線層で形成されているが、第１のアルミ配線層で形成される電源補強線で電源線ＶＳＳ１２、ＶＳＳ１４を接続するようにしてもよい。 That is, in FIG. 8, the power supply reinforcement line 20 is connected to the low potential power supply line VSS12 through the via 21 and is connected to the low potential power supply line VSS14 through the via 22. Therefore, by wiring the power supply reinforcement line 20, the power supply lines VSS12 and VSS14 are connected via the power supply reinforcement line 20, and not only VDD but also power supply reinforcement of VSS can be realized. In FIG. 8, the power supply reinforcing line 20 is formed of the second aluminum wiring layer, but the power supply lines VSS12 and VSS14 may be connected by the power supply reinforcing line formed of the first aluminum wiring layer.

図９では、多段構成セルＣＣ１４（第１の多段構成セル）と多段構成セルＣＣ３４（第２の多段構成セル）が、Ｄ２方向に沿って並んで配置される。この場合に図９では、多段構成セルＣＣ１４の第３の電源線ＶＤＤ１３と、多段構成セルＣＣ３４の第１の電源線ＶＤＤ２１を接続する第３の電源補強線２４、２６が配線される。このようにすれば、電源補強線１０−１、２４、１０−２や、電源補強線１４−１、２６、１４−２が、Ｄ２方向に沿って長く配線されるようになる。これにより、電源線が格子状に配線された状態と等価になり、回路セルに供給される電源電流の密度が均等化され、より効果的な電源補強を実現できる。 In FIG. 9, a multistage configuration cell CC14 (first multistage configuration cell) and a multistage configuration cell CC34 (second multistage configuration cell) are arranged side by side along the direction D2. In this case, in FIG. 9, third power supply reinforcement lines 24 and 26 that connect the third power supply line VDD13 of the multistage configuration cell CC14 and the first power supply line VDD21 of the multistage configuration cell CC34 are wired. If it does in this way, power supply reinforcement lines 10-1, 24, and 10-2 and power supply reinforcement lines 14-1, 26, and 14-2 will be wired long along D2 direction. This is equivalent to a state in which the power supply lines are arranged in a grid pattern, the density of the power supply current supplied to the circuit cells is equalized, and more effective power supply reinforcement can be realized.

なお電源補強線２４、２６の配線レイアウトは図９のレイアウトには限定されず、図９とは異なる場所に電源補強線２４、２６を配線してもよい。また図９では、電源線ＶＤＤ１３、ＶＤＤ２１を接続する２本の電源補強線２４、２６を配線しているが、３本以上の電源補強線を配線してもよい。 The wiring layout of the power reinforcing lines 24 and 26 is not limited to the layout of FIG. 9, and the power reinforcing lines 24 and 26 may be wired in a different place from FIG. 9. In FIG. 9, two power supply reinforcement lines 24 and 26 connecting the power supply lines VDD13 and VDD21 are wired, but three or more power supply reinforcement lines may be wired.

図１０に多段構成セルＣＣ１４の詳細なレイアウト例を示す。この多段構成セルＣＣ１４により構成される論理回路は、フリップフロップ（Ｄ型フリップフロップ）である。図１０に示すように、この多段構成セルＣＣ１４はセルアレイＡＲ１、ＡＲ２にまたがって形成される。そして多段構成セルＣＣ１４内の複数のトランジスタは、第１のアルミ配線層で形成される信号線や第２のアルミ配線層で形成される信号線により、トランジスタ同士のゲート、ドレイン等が接続される。このような接続をすることで、これらの複数のトランジスタによりフリップフロップ回路の論理回路が形成されるようになる。 FIG. 10 shows a detailed layout example of the multistage configuration cell CC14. The logic circuit configured by the multistage configuration cell CC14 is a flip-flop (D-type flip-flop). As shown in FIG. 10, the multistage cell CC14 is formed across the cell arrays AR1 and AR2. The plurality of transistors in the multi-stage cell CC14 have their gates, drains, and the like connected to each other by a signal line formed by the first aluminum wiring layer and a signal line formed by the second aluminum wiring layer. . By such connection, a logic circuit of a flip-flop circuit is formed by these plural transistors.

そして本実施形態では図１０に示すように、このような多段構成セルＣＣ１４に対して、第１、第３の電源線ＶＤＤ１１、ＶＤＤ１３間を、第２の電源線ＶＳＳ１２、ＶＳＳ１４をまたがって接続する電源補強線１０、１４が配線される。これによりＶＤＤの電源補強が実現される。 In the present embodiment, as shown in FIG. 10, the first and third power supply lines VDD11 and VDD13 are connected across the second power supply lines VSS12 and VSS14 to the multistage configuration cell CC14. Power supply reinforcing wires 10 and 14 are wired. Thereby, power supply reinforcement of VDD is realized.

また図１０では、多段構成セルＣＣ１４が、複数の第２の電源線ＶＳＳ１２、ＶＳＳ１４を含んでおり、これらの第２の電源線ＶＳＳ１２、ＶＳＳ１４間を接続する第２の電源補強線２０が配線される。これによりＶＤＤのみならずＶＳＳの電源補強も実現できるようになる。 In FIG. 10, the multistage configuration cell CC14 includes a plurality of second power supply lines VSS12 and VSS14, and a second power supply reinforcement line 20 that connects between the second power supply lines VSS12 and VSS14 is wired. The This makes it possible to reinforce VSS as well as VDD.

特に集積回路装置のデジタル回路には、多数のフリップフロップが配置される。また多段構成セルであるフリップフロップの回路面積は、インバータ、ＮＡＮＤ、ＮＯＲ等に比べて大きい。従って、集積回路装置のセルアレイにおいて、フリップフロップが占める面積の割合は大きく、例えば４０〜６０パーセントになる場合が多い。 In particular, a large number of flip-flops are arranged in the digital circuit of the integrated circuit device. In addition, the circuit area of the flip-flop, which is a multistage cell, is larger than that of an inverter, NAND, NOR, or the like. Therefore, in the cell array of the integrated circuit device, the ratio of the area occupied by the flip-flop is large, for example, 40 to 60% in many cases.

そして本実施形態では、このように、占有面積が大きいフリップフロップの多段構成セルにおいて、図１０に示すような電源補強線１０、１４、２０が配線されて、電源補強が行われる。従って、結局、セルアレイの至る所で電源補強線が配線されるようになり、効率的な電源補強を実現できる。 In this embodiment, power supply reinforcement is performed by wiring power supply reinforcement lines 10, 14, and 20 as shown in FIG. 10 in the flip-flop multi-stage cell having a large occupation area. Therefore, after all, power supply reinforcement lines are wired everywhere in the cell array, and efficient power supply reinforcement can be realized.

４．レイアウト方法
図１１に本実施形態の集積回路装置を用いたレイアウト方法のフローチャートを示す。図１１の処理は、例えばＣＡＤツールのＰ＆Ｒを実現するプログラム等により実現できる。なお図１１の処理の一部を手作業によるレイアウトにより実現することも可能である。 4). Layout Method FIG. 11 shows a flowchart of a layout method using the integrated circuit device of this embodiment. The processing in FIG. 11 can be realized by, for example, a program that realizes P & R of a CAD tool. Note that part of the processing of FIG. 11 can be realized by a manual layout.

まず回路セルの配置・配線を行う（ステップＳ１）。例えばゲートアレイの場合には、マスタウェハ上の基本セルについての信号線の配線等を行う。 First, circuit cells are arranged and wired (step S1). For example, in the case of a gate array, signal lines are wired for basic cells on the master wafer.

次に、多段構成セルを検索する（ステップＳ２）。具体的には、セルアレイに配置された回路セルの中からフリップフロップを検索する。 Next, a multistage cell is searched (step S2). Specifically, the flip-flop is searched from among the circuit cells arranged in the cell array.

次に、検索された多段構成セルの第１、第３の電源線間を、第２の電源線をまたがって接続（交差して接続）する電源補強線を配線する（ステップＳ３）。即ち図４、図７に示すような電源補強線１０、１４の配線を行う。 Next, a power supply reinforcement line is connected between the first and third power supply lines of the searched multistage configuration cell across the second power supply line (cross connection) (step S3). That is, the power supply reinforcing wires 10 and 14 as shown in FIGS.

次に、多段構成セル内の複数の第２の電源線間を接続する第２の電源補強線を配線する（ステップＳ４）。即ち図８に示すような電源補強線２０の配線を行う。 Next, a second power supply reinforcing line for connecting a plurality of second power supply lines in the multistage cell is wired (step S4). That is, wiring of the power supply reinforcing line 20 as shown in FIG. 8 is performed.

次に、多段構成セルの第３の電源線と他の多段構成セルの第１の電源線を接続する第３の電源補強線を配線する（ステップＳ５）。即ち図９に示すような電源補強線２４、２６の配線を行う。 Next, a third power supply reinforcing line for connecting the third power supply line of the multistage configuration cell and the first power supply line of another multistage configuration cell is wired (step S5). That is, the wiring of the power reinforcement lines 24 and 26 as shown in FIG. 9 is performed.

そして、全ての多段構成セルについての電源補強線の配線が完了したか否かを判断し（ステップＳ６）、完了していない場合にはステップＳ２に戻り、完了した場合には処理を終了する。 Then, it is determined whether or not the wiring of the power supply reinforcement line for all the multistage cells has been completed (step S6). If not completed, the process returns to step S2, and if completed, the process ends.

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（配線層、第１導電型、第２導電型等）と共に記載された用語（アルミ配線層、Ｎ型、Ｐ型等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置の構成・レイアウト、回路セルや電源補強セルの構成・レイアウトも、本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。例えば電源補強線を本実施形態とは異なるレイアウトにするなどの変形実施が可能である。 Although the present embodiment has been described in detail as described above, it will be easily understood by those skilled in the art that many modifications can be made without departing from the novel matters and effects of the present invention. Accordingly, all such modifications are included in the scope of the present invention. For example, in the specification or drawings, terms (aluminum wiring layer, N type, P type, etc.) described at least once together with different terms (wiring layer, first conductivity type, second conductivity type, etc.) having a broader meaning or the same meaning May be replaced by the different terms anywhere in the specification or drawings. Further, the configuration / layout of the integrated circuit device and the configuration / layout of the circuit cell and the power supply reinforcing cell are not limited to those described in the present embodiment, and various modifications can be made. For example, the power supply reinforcing line can be modified to have a layout different from that of the present embodiment.

本実施形態の集積回路装置の構成例。1 is a configuration example of an integrated circuit device according to an embodiment. チャネルレス型のスタンダードセルの説明図。Explanatory drawing of a channelless type standard cell. 図３（Ａ）（Ｂ）（Ｃ）は多段構成セルの説明図。3A, 3B, and 3C are explanatory diagrams of a multi-stage cell. 本実施形態の多段構成セルのレイアウト例。The layout example of the multistage structure cell of this embodiment. 多段構成セルの配置例。The example of arrangement | positioning of a multistage structure cell. 多段構成セルのレイアウトの変形例。The modification of the layout of a multistage structure cell. 多段構成セルのレイアウトの変形例。The modification of the layout of a multistage structure cell. 多段構成セルのレイアウトの変形例。The modification of the layout of a multistage structure cell. 変形例の多段構成セルの配置例。The example of arrangement | positioning of the multistage structure cell of a modification. 多段構成セルの詳細なレイアウト例。The detailed layout example of a multistage structure cell. 集積回路装置のレイアウト方法のフローチャート。10 is a flowchart of a layout method for an integrated circuit device.

符号の説明Explanation of symbols

ＡＲ１〜ＡＲＮセルアレイ、ＣＣ１１〜ＣＣＮＭ回路セル、
ＣＣ１４、ＣＣ１７多段構成セル、
１０、１４電源補強線、１１、１２、１５、１６ビア、
２０第２の電源補強線、２１、２２ビア、２４、２６第３の電源補強線、
３０、３２、３４、３６信号線 AR1 to ARN cell arrays, CC11 to CCNM circuit cells,
CC14, CC17 multi-stage cell,
10, 14 Power supply reinforcement line, 11, 12, 15, 16 Via,
20 Second power reinforcing wire, 21, 22 Via, 24, 26 Third power reinforcing wire,
30, 32, 34, 36 Signal lines

Claims

複数の回路セルが第１の方向に沿って配置される各セルアレイが、前記第１の方向に直交する第２の方向に沿って配置される複数のセルアレイを含み、
前記複数のセルアレイは、
その各々が前記第２の方向に沿って前記複数のセルアレイにまたがって形成され、その各々が１つの論理回路を構成する複数の多段構成セルを含み、
前記多段構成セルの各々には、
高電位電源及び低電位電源のいずれか一方の電源が供給される第１の電源線と、
前記一方とは異なる他方の電源が供給される少なくとも１本の第２の電源線と、
前記一方の電源が供給される第３の電源線と、
前記第１、第３の電源線間を、前記第２の電源線をまたがって接続する電源補強線とが、配線されることを特徴とする集積回路装置。 Each cell array in which a plurality of circuit cells are arranged along a first direction includes a plurality of cell arrays arranged along a second direction orthogonal to the first direction,
The plurality of cell arrays are
Each of which is formed across the plurality of cell arrays along the second direction, each of which includes a plurality of multi-stage configuration cells constituting one logic circuit,
Each of the multistage constituent cells includes:
A first power supply line to which one of a high potential power supply and a low potential power supply is supplied;
At least one second power supply line to which the other power supply different from the one is supplied;
A third power line to which the one power source is supplied;
An integrated circuit device, wherein a power reinforcing line connecting the first power supply line and the third power supply line across the second power supply line is wired.

請求項１において、
前記複数の多段構成セルの各々には、
前記第１、第２、第３の電源線が前記第１の方向に沿って配線され、前記電源補強線が前記第２の方向に沿って配線されることを特徴とする集積回路装置。 In claim 1,
In each of the plurality of multi-stage configuration cells,
The integrated circuit device, wherein the first, second, and third power supply lines are wired along the first direction, and the power supply reinforcing line is wired along the second direction.

請求項２において、
前記第１、第２、第３の電源線と前記電源補強線とは異なる配線層で形成されることを特徴とする集積回路装置。 In claim 2,
The integrated circuit device, wherein the first, second, and third power supply lines and the power supply reinforcing line are formed of different wiring layers.

請求項１乃至３のいずれかにおいて、
前記複数の多段構成セルの各々は、
前記第１、第２の電源線の間に前記第２の方向に沿って並んで配置される第２導電型トランジスタ領域、第１導電型トランジスタ領域と、
前記第２、第３の電源線の間に前記第２の方向に沿って並んで配置される第１導電型トランジスタ領域、第２導電型トランジスタ領域とを含むことを特徴とする集積回路装置。 In any one of Claims 1 thru | or 3,
Each of the plurality of multistage constituent cells is
A second conductivity type transistor region, a first conductivity type transistor region, which are arranged along the second direction between the first and second power supply lines;
1. An integrated circuit device comprising: a first conductivity type transistor region and a second conductivity type transistor region which are arranged along the second direction between the second and third power supply lines.

請求項１乃至４のいずれかにおいて、
前記多段構成セルの各々が複数の前記第２の電源線を含む場合に、前記複数の第２の電源線間を接続する第２の電源補強線が配線されることを特徴とする集積回路装置。 In any one of Claims 1 thru | or 4,
When each of the multistage constituent cells includes a plurality of the second power supply lines, a second power supply reinforcing line for connecting the plurality of second power supply lines is wired. .

請求項１乃至５のいずれかにおいて、
前記複数の多段構成セルのうちの第１、第２の多段構成セルが前記第２の方向に沿って並んで配置された場合に、前記第１の多段構成セルの第３の電源線と、前記第２の多段構成セルの第１の電源線とを接続する第３の電源補強線が配線されることを特徴とする集積回路装置。 In any one of Claims 1 thru | or 5,
A third power line of the first multi-stage cell, when the first and second multi-stage cells of the plurality of multi-stage cells are arranged along the second direction; 3. An integrated circuit device, wherein a third power reinforcing line for connecting to the first power line of the second multistage cell is wired.

請求項１乃至６のいずれかにおいて、
前記多段構成セルにより構成される論理回路は、フリップフロップであることを特徴とする集積回路装置。 In any one of Claims 1 thru | or 6.
The integrated circuit device, wherein the logic circuit configured by the multistage cell is a flip-flop.

請求項１乃至７のいずれかにおいて、
前記複数のセルアレイは、ゲートアレイであることを特徴とする集積回路装置。 In any one of Claims 1 thru | or 7,
The integrated circuit device, wherein the plurality of cell arrays are gate arrays.

請求項１乃至７のいずれかにおいて、
前記複数のセルアレイは、スタンダードセルアレイであることを特徴とする集積回路装置。 In any one of Claims 1 thru | or 7,
The integrated circuit device, wherein the plurality of cell arrays are standard cell arrays.

請求項９において、
前記スタンダードセルアレイは、チャネルレス型のスタンダードセルアレイであることを特徴とする集積回路装置。 In claim 9,
The integrated circuit device, wherein the standard cell array is a channelless standard cell array.

複数の回路セルが第１の方向に沿って配置される各セルアレイが、前記第１の方向に直交する第２の方向に沿って配置される複数のセルアレイを含む集積回路装置のレイアウト方法であって、
その各々が前記第２の方向に沿って前記複数のセルアレイにまたがって形成され、その各々が１つの論理回路を構成する複数の多段構成セルを配置し、
前記多段構成セルの各々が、高電位電源及び低電位電源のいずれか一方の電源が供給される第１の電源線と、前記一方とは異なる他方の電源が供給される少なくとも１本の第２の電源線と、前記一方の電源が供給される第３の電源線とを含む場合に、
前記第１、第３の電源線間を、前記第２の電源線をまたがって接続する電源補強線を、前記多段構成セルに配線することを特徴とする集積回路装置のレイアウト方法。 A layout method for an integrated circuit device, wherein each cell array in which a plurality of circuit cells are arranged along a first direction includes a plurality of cell arrays arranged along a second direction orthogonal to the first direction. And
Each of which is formed across the plurality of cell arrays along the second direction, each of which is provided with a plurality of multi-stage configuration cells constituting one logic circuit,
Each of the multi-stage cells has a first power supply line to which one of a high-potential power supply and a low-potential power supply is supplied, and at least one second power supply to the other power supply different from the one. And a third power supply line to which the one power supply is supplied,
A layout method for an integrated circuit device, wherein a power reinforcing line for connecting the first power source line and the third power source line across the second power source line is wired to the multistage cell.

請求項１１において、
前記多段構成セルの各々が複数の前記第２の電源線を含む場合に、前記複数の第２の電源線間を接続する第２の電源補強線を、前記多段構成セルに配線することを特徴とする集積回路装置のレイアウト方法。 In claim 11,
When each of the multistage constituent cells includes a plurality of the second power supply lines, a second power reinforcing line for connecting the plurality of second power supply lines is wired to the multistage constituent cells. An integrated circuit device layout method.

請求項１１又は１２において、
前記複数の多段構成セルのうちの第１、第２の多段構成セルが前記第２の方向に沿って並んで配置された場合に、前記第１の多段構成セルの第３の電源線と前記第２の多段構成セルの第１の電源線とを接続する第３の電源補強線を配線することを特徴とする集積回路装置のレイアウト方法。 In claim 11 or 12,
When the first and second multistage constituent cells of the plurality of multistage constituent cells are arranged side by side along the second direction, the third power supply line of the first multistage constituent cell and the A layout method of an integrated circuit device, wherein a third power supply reinforcing line connecting the first power supply line of the second multistage cell is wired.

請求項１１乃至１３のいずれかにおいて、
前記多段構成セルにより構成される論理回路は、フリップフロップであることを特徴とする集積回路装置のレイアウト方法。 In any of claims 11 to 13,
A layout method of an integrated circuit device, wherein the logic circuit constituted by the multistage cell is a flip-flop.