JP2007208031A - Wafer holder, and method for manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は積層型半導体装置の製造方法に関するもので、特には高精細な半導体装置が形成されたウェハを積層接続する工程に好適な、ウェハ間のアライメントを行うためのマークに関するものである。 The present invention relates to a method for manufacturing a stacked semiconductor device, and more particularly to a mark for alignment between wafers, which is suitable for a step of stacking and connecting wafers on which high-definition semiconductor devices are formed.
近年携帯型の電子機器、例えば携帯電話やノートパソコン、携帯型オーディオ機器、デジタルカメラの進歩が著しい。これに伴って、用いられる半導体装置に対してもチップ自体の性能向上に加え、チップの実装技術においても改良が求められ、特に、チップ実装面積の低減と半導体装置の高速駆動化の観点からの実装技術の改良が求められている。 In recent years, portable electronic devices such as mobile phones, notebook computers, portable audio devices, and digital cameras have made remarkable progress. Along with this, in addition to improving the performance of the chip itself as well as the performance of the chip itself, improvements in the chip mounting technology are also sought. There is a need for improved packaging technology.
チップ実装面積の低減のために、チップを積層することにより実装面積を増加させずに実装チップ量を増加させ、実効的な実装面積の低減をはかることが行われている。例えば、 特開2001−257307、2002−050735号、特開2000−349228にはこのような技術が開示されている。第1のものは、チップとチップやチップと実装基板をワイヤによって接続するワイヤボンド方式によるものである。第2のものは、チップの裏面に設けられたマイクロバンプを介して、チップとチップやチップと実装基板を接続するフリップチップ方式によるものである。第3のものは、ワイヤボンド方式、フリップチップ方式の双方を用いて、チップとチップやチップと実装基板を接続するものである。 In order to reduce the chip mounting area, stacking chips is used to increase the amount of mounted chips without increasing the mounting area, thereby reducing the effective mounting area. For example, JP-A-2001-257307, 2002-050735, and JP-A-2000-349228 disclose such techniques. The first one is based on a wire bond system in which a chip and a chip or a chip and a mounting substrate are connected by a wire. The second one is based on a flip chip method in which a chip and a chip or a chip and a mounting substrate are connected via a micro bump provided on the back surface of the chip. In the third method, the chip and the chip or the chip and the mounting substrate are connected by using both the wire bond method and the flip chip method.
半導体装置の高速駆動化のためには、チップの厚さを薄くし、貫通電極を用いることにより実現する方法が有力である。例えば、厚さをミクロン単位にして実装する例が特開2000−208702に示されている。 In order to increase the driving speed of a semiconductor device, a method realized by reducing the thickness of the chip and using a through electrode is effective. For example, Japanese Patent Laid-Open No. 2000-208702 shows an example of mounting with a thickness of micron.
ワイヤボンド方式は半導体ベアチップの周囲にワイヤを張る。このため半導体ベアチップ自体の占有面積以上の大きな占有面積を必要とし、またワイヤは1本づつ張るので時間がかかる。これに対して、フリップチップ方式では半導体ベアチップの裏面に形成されたマイクロバンプにより接続するため、接続のための面積を特には必要とすることがなく、半導体ベアチップの実装に必要な面積は半導体ベアチップ自体の占有面積にほぼ等しく出来る。また接続面が接続に必要な全てのバンプを有するように出来るため、配線基板との接続は一括して行える。従ってフリップチップ方式は半導体ベアチップの実装に必要な占有面積を極小化して高密度実装化し、電子機器の小型化を図ると共に工期短縮ためには最も適する方法となっている。 In the wire bond method, a wire is stretched around the semiconductor bare chip. For this reason, a large occupied area larger than the occupied area of the semiconductor bare chip itself is required, and it takes time because the wires are stretched one by one. On the other hand, in the flip-chip method, since the connection is made by the micro bump formed on the back surface of the semiconductor bare chip, the area for connection is not particularly required, and the area necessary for mounting the semiconductor bare chip is the semiconductor bare chip. It can be almost equal to its own area. Further, since the connection surface can have all the bumps necessary for connection, connection to the wiring board can be performed in a lump. Therefore, the flip-chip method is the most suitable method for minimizing the occupation area necessary for mounting the semiconductor bare chip to achieve high-density mounting, reducing the size of the electronic device and shortening the construction period.
このようなチップと実装基板、及びチップとチップ間の接続方法の改良に加え、製造コスト面を低減する手段として、半導体チップが形成されたウェハを個々のチップに分離する前に再配線層や接続バンプの形成、場合によっては樹脂による封止が行われている。このウェハレベルでの処理が有効である半導体装置は、製造の歩留まりが高く、ピン数が少ない半導体装置であり、特にメモリーの生産に利点が多い。(NIKKEI MICRODEVICE 2000年2月号,56頁 及び NIKKEI ELECTRONICS 2003.9.1 P.127)。 In addition to the improvement of the chip-mounting substrate and the connection method between the chip and the chip, as a means of reducing the manufacturing cost, a rewiring layer or the like is formed before separating the wafer on which the semiconductor chip is formed into individual chips. Connection bumps are formed, and in some cases, sealing with resin is performed. A semiconductor device in which processing at the wafer level is effective is a semiconductor device having a high manufacturing yield and a small number of pins, and has many advantages particularly in the production of memory. (NIKKEI MICRODEVICE February 2000, page 56 and NIKKEI ELECTRONICS 2003.9.1 P.127).
一方、このような半導体装置を製造するための製造装置の開発も鋭意なされている。例えば、貼り合わせるべきウェハの位置あわせを行って接合するための装置が文献により紹介されている。(P.Lindner等:2002 Electronic Component and Technology Conference P.1439)。他に、特開平9−148207号にも同様な技術が開示されている。 On the other hand, development of a manufacturing apparatus for manufacturing such a semiconductor device has also been earnestly performed. For example, the literature introduces an apparatus for aligning and bonding wafers to be bonded. (P. Lindner et al .: 2002 Electronic Component and Technology Conference P.1439). In addition, a similar technique is disclosed in Japanese Patent Laid-Open No. 9-148207.
ところで、ウェハレベルで積層を行って積層型3次元半導体装置を製造する場合、積層すべきウェハ(所定の回路パターンが形成された、複数の半導体装置が形成されている)どうしの位置あわせが必要になるが、そのために以下のような方法が検討されている。
まず、積層すべきウェハをウェハホルダ上に保持し、ウェハ上のアライメントマークとホルダ上の基準アライメントマークの位置関係を測定する。次いで、それぞれのホルダに保持されたウェハを対面させ、ホルダ上の基準アライメントマーク位置を測定する。得られた2つのホルダ上の基準アライメントマーク位置を基にしてそれぞれのウェハの位置関係を求めれば、積層すべき2つのウェハの位置合わせが可能になる。
By the way, when a stacked three-dimensional semiconductor device is manufactured by stacking at a wafer level, alignment of wafers to be stacked (a plurality of semiconductor devices on which a predetermined circuit pattern is formed) is necessary. However, the following methods are being studied for this purpose.
First, the wafer to be laminated is held on the wafer holder, and the positional relationship between the alignment mark on the wafer and the reference alignment mark on the holder is measured. Next, the wafers held in the respective holders face each other, and the reference alignment mark positions on the holders are measured. If the positional relationship between the respective wafers is obtained based on the obtained reference alignment mark positions on the two holders, the two wafers to be stacked can be aligned.
図3により、もう少し具体的に説明を行う。図3(a)を参照する。積層すべき第1ウェハ211は第1ウェハホルダ210に、第2ウェハ213は第2ウェハホルダ212に、例えば静電チャックにより、保持されている。第1ウェハ、第2ウェハともウェハ面上にアライメントマーク222、224がそれぞれ形成され、また、第1ウェハホルダ、第2ウェハホルダとも基準アライメントマーク231,233が付与されている。これらのウェハに対して、顕微鏡230によりウェハ上のアライメントマーク222とウェハホルダ上の基準アライメントマーク231、アライメントマーク224とホルダ上の基準アライメントマーク233を観察する。アライメントマーク222,基準アライメントマーク231とも、図3(c)のように、複数個配置されているので、不図示の測距系(例えばレーザ干渉計)によってウェハホルダの位置座標を測定しながらウェハ面上に配置された全てのアライメントマーク222の観察を行うことにより、ウェハホルダ上の基準アライメントマーク231に対するウェハ211、及び基準アライメントマーク233に対するウェハ213の位置がそれぞれ定められる。次に図3(b)のように、ウェハホルダ212を反転させてウェハホルダ212に対面させる。そして、この状態で顕微鏡230によりホルダ210上の基準アライメントマーク231とホルダ212上の基準アライメントマーク233との位置関係を求める。基準アライメントマーク231と233間の位置関係を定める方法としては2つの方法がある。第1の方法は、ウェハホルダ210上の基準アライメントマーク231を顕微鏡230により観察して基準アライメントマーク231の座標値(例えば顕微鏡を原点とする座標系での座標)を定め、次いで反転されたウェハホルダ212上の基準アライメントマーク233の座標値を求めることにより2つのアライメントマーク間の位置関係を定める方法であり、第2の方法は、2つのウェハホルダを近接対面させた状態で双方の基準アライメントマーク231と233を同時に観察して、位置関係を定める方法である。2つの基準アライメントマーク間の位置関係が定まると、それぞれのウェハとウェハホルダ間の位置関係を基にして2つのウェハ間の位置関係が定まる。いずれの方法においても、一方の基準アライメントマークは、ウェハとホルダの位置関係測定時に観察された方向ではなく、反対の方向(裏面)より観察されることになる。尚、ウェハ貼り合わせ工程での位置関係測定法は例えば特許文献1に開示されている。
ところで、先に記したように、フリップチップによる電極接合では一般的にバンプを形成し、バンプとパッド、バンプとバンプ間の接合が行われる。この接合には、半田のような低融点の金属共昌結合による方法、非導電性樹脂の硬化時の収縮を利用した機械的な押圧による方法、導電性微粒子を分散させた非等方性導電性樹脂を介在させて導電性微粒子により接合を行う方法、バンプを加熱・加圧してバンプの金属分子を互いに拡散させた金属拡散接合による方法がある。接合する表面を清浄化し、金属分子間の結合力を利用して接合する常温接合法も開発されているが、加熱処理を伴う方法が一般的であり、実用化されている。 By the way, as described above, bump bonding is generally formed in flip chip electrode bonding, and bonding between the bump and the pad and between the bump and the bump is performed. For this joining, a low melting point metal sympathetic bonding method such as solder, a mechanical pressing method using shrinkage during curing of a nonconductive resin, an anisotropic conductive material in which conductive fine particles are dispersed. There are a method of bonding with conductive fine particles with a conductive resin interposed, and a method of metal diffusion bonding in which bump bumps are heated and pressed to diffuse the metal molecules of the bumps. A room temperature bonding method has been developed in which the surfaces to be bonded are cleaned and bonding is performed using the bonding force between metal molecules, but a method involving heat treatment is common and has been put to practical use.
ところが、上述したような方法により、それぞれのウェハホルダに保持されたウェハどうしの位置合わせを行って重ね合わせ、更にその後に加熱処理を伴う電極接合工程を行うと、ウェハホルダ上の基準アライメントマーク自体に以下のような問題が生じることが判明した。基準アライメントマークが付与されたウェハホルダを作る場合、ウェハホルダ材としてセラミックス(または低熱膨張ガラス)を用い、マークを形成したマーク基材をウェハホルダの開口部に貼り合わせる。この時、マーク基材としてゼロデュア等の低膨張ガラスを用い、これにCrメッキを行ったものを基準アライメントマークとして用いると、加熱工程によりCrパターンが変形し、マークを再度利用することが出来なくなってしまった。そこで、これを避ける方法としてCrを使用せず、例えばマーク基材に直接パターンを加工して基準アライメントマークを形成する方法も考えられる。例えば、ガラス基材にエッチングにより表面に凹凸パターンを形成して基準アライメントマークとする方法である。しかしながら、パターンコントラストが低く、位置測定精度が十分ではなかった。またガラスではなく、セラミックスをマーク基材とし、エッチングにより形成した場合、セラミックス内部のポア(空隙)によりエッチングされたパターンの境界に凹凸が生じ、位置測定精度が矢張り十分ではなかった。 However, when the wafers held by the respective wafer holders are aligned and overlapped by the method as described above, and then an electrode bonding step involving heat treatment is performed, the reference alignment mark itself on the wafer holder itself is It has been found that the following problems occur. When making a wafer holder with a reference alignment mark, ceramics (or low thermal expansion glass) is used as the wafer holder material, and the mark base material on which the mark is formed is bonded to the opening of the wafer holder. At this time, if a low-expansion glass such as Zerodur is used as the mark base material and a Cr-plated one is used as a reference alignment mark, the Cr pattern is deformed by the heating process, and the mark cannot be used again. I have. Therefore, as a method of avoiding this, a method of forming a reference alignment mark by directly processing a pattern on a mark base material without using Cr can be considered. For example, it is a method of forming a concavo-convex pattern on the surface of a glass substrate by etching to form a reference alignment mark. However, the pattern contrast is low and the position measurement accuracy is not sufficient. In addition, when ceramic was used as the mark base material instead of glass, and it was formed by etching, irregularities were formed at the boundary of the pattern etched by pores (voids) inside the ceramic, and the position measurement accuracy was not sufficient.
本願発明はこのような課題を解決するためになされたものであり、基準アライメントマークを有するウェハホルダであって、その基準アライメントマークは両面より観察が可能であり、熱処理を受けても変形せずに繰り返し使用することができる基準アライメントマークである、ウェハホルダを提供することを目的としている。 The present invention has been made in order to solve such problems, and is a wafer holder having a reference alignment mark, which can be observed from both sides, and is not deformed even when subjected to heat treatment. An object of the present invention is to provide a wafer holder which is a reference alignment mark that can be used repeatedly.
上記課題を解決するための、本願発明では以下の手段を用いている。
本願発明の手段はウェハホルダであって、
ホルダ基板と、
該基板に形成された、貫通孔からなるマーク部と、
該マーク部に取りつけられた基準アライメントマークと、
を有し、
該基準アライメントマークのマークパターンが、
セラミック材を基材として射出形成法又は機械加工により形成された貫通パタ−ン、
シリコンウェハを基材として表面上に形成された金属のパタ−ン、
シリコンメンブレンを基材としてエッチングにより形成された貫通パタ−ン、
のいずれかである、ウェハホルダである。
本願発明の本手段によれば、
セラミックを用いた場合においても、射出成型法又は機械加工によりマークパタ−ンが形成されているので、エッチングにより形成した場合に生じるマーク面のポアの発生が大幅に低減され、マークパターンの形成及び観察に悪影響を与えない。また、貫通マークなので両面からの観察が容易である。
In order to solve the above problems, the present invention uses the following means.
The means of the present invention is a wafer holder,
A holder substrate;
A mark portion formed of a through hole formed on the substrate;
A reference alignment mark attached to the mark portion;
Have
The mark pattern of the reference alignment mark is
A penetration pattern formed by injection molding or machining using a ceramic material as a base material;
A metal pattern formed on the surface of a silicon wafer as a base material;
A through pattern formed by etching using a silicon membrane as a base material,
It is a wafer holder which is any one of the above.
According to this means of the present invention,
Even in the case of using ceramic, the mark pattern is formed by injection molding or machining, so the occurrence of pores on the mark surface when formed by etching is greatly reduced, and formation and observation of the mark pattern is achieved. Will not be adversely affected. Moreover, since it is a penetration mark, observation from both sides is easy.
シリコンウェハ上に形成された金属のマ−クパターンを用いた場合、マ−クパターンを形成する金属として、その融点が後段の加熱処理工程での加熱温度よりずっと高い金属を使用する。好適な金属としては、Cu(銅)やTi(チタン)である。このシリコンウェハを基材とした場合、マークパターンの観察に関しては、一般的に使用されている赤外線での観察が可能になり、両面からのマーク観察が容易に行える。 When a metal mark pattern formed on a silicon wafer is used, a metal whose melting point is much higher than the heating temperature in the subsequent heat treatment step is used as the metal forming the mark pattern. Suitable metals are Cu (copper) and Ti (titanium). When this silicon wafer is used as a base material, it is possible to observe the mark pattern from the commonly used infrared rays and easily observe the mark from both sides.
薄シリコンを基材として貫通パターンを形成したマークでは、貫通マークがエッチングにより容易に形成されること、貫通パターンの両面での位置精度が高いこと、両面より容易に観察可能であることが利点となる。 With a mark in which a penetration pattern is formed using thin silicon as a base material, the penetration mark is easily formed by etching, the positional accuracy of the penetration pattern on both sides is high, and it is easy to observe from both sides. Become.
上記のような基準アライメントマークをマーク部に有するウェハホルダは、マーク破損が少なく、またマークパターンの観察に障害が無いため、ホルダの座標値、ひいてはウェハの座標値の高精度な測定を、余分なコストを伴わずに可能にする。 The wafer holder having the reference alignment mark as described above in the mark portion is less likely to break the mark and there is no hindrance to the observation of the mark pattern. Make it possible without cost.
また、積層型3次元半導体装置を製造する場合にこのホルダを用いてアライメントを行うと、光学観察上の問題も無く、また繰り返しの熱処理にも耐えることが出来て、アライメントマークの消耗が避けられる。 In addition, if this holder is used for alignment when manufacturing a stacked type three-dimensional semiconductor device, there is no problem in optical observation, and it can withstand repeated heat treatments, thereby avoiding the consumption of alignment marks. .
本願発明のウェハホルダを使用して積層型半導体装置を製造する工程中のアライメント工程を実施すると、マークパターンを両面より光学的に良好に観察することができ、また耐熱性も高くて繰り返し使用に耐えてマークが消耗する使用期間が長くなり、コスト低減にも効果を有する。 When the alignment process in the process of manufacturing the laminated semiconductor device using the wafer holder of the present invention is performed, the mark pattern can be observed optically better from both sides, and the heat resistance is high and it can withstand repeated use. As a result, the usage period during which the mark is consumed becomes longer, and the cost can be reduced.
まず、図1を参照して基準アライメントマークを説明する。図1(a)はウェハホルダ210を示すものであり、基準アライメントマークはマーク基材151に透過形状パターン171又は金属パターン161が形成されて(図1(b)、(c)参照)、マーク部141に取りつけられている。この基準アライメントマークは、先にも説明した図3(c)のように、ホルダ210に複数個取りつけられている。アライメントマーク基材151の外形状(アライメントマークの外形状)は特に定めるものではないが、加工の容易性から図1(b)のような円形や、図1(c)のような長方形が好ましい。尚、本願発明の、基準アライメントマークを有するウェハホルダ210はウェハを吸着するための静電チャックの電極291を有し、さらに場合によっては吸着したウェハを加熱するためのヒータ293を有している。
First, the reference alignment mark will be described with reference to FIG. FIG. 1 (a) shows a
ここで、マークパターンの構成例を記す。
マークパターンの第1の構成例としては、図1(e)のように、マーク基材155にセラミックスを用い、貫通したマークパターン165をマーク基材成形時に形成したものである。また、成形後に機械的に貫通パターンを形成してもよい。マーク基材155の厚さは、強度と加工精度、加工容易性より、一例として200μから400μが好ましい。またマーク自体の大きさ、形状に関しては、観察用の顕微鏡の視野を考慮に入れて設計され、先のようにマーク部の内径5mmを考慮すると、直径(又は正方形の一辺)は16mm程度が好ましい。ホルダ210の材質とマーク基材151の材質との関連は熱膨張率がほぼ等しいものが好ましく、例えばホルダ210を炭化シリコン又は窒化アルミで作り、マーク基材155にも同材料を用いることが好ましい。アライメントマーク基材155をホルダのマーク部141に取りつける方法としては、接着材により接着する方法と機械的な力、例えば板バネにより押圧する方法がある。図1(g)には、取りつけ部183に固定された板バネ181によりマーク基材155をウェハホルダ210に押圧して固定した状態が示されている。
Here, a configuration example of the mark pattern will be described.
As a first configuration example of the mark pattern, as shown in FIG. 1E, ceramic is used for the
マークパターンの第2の構成例としては、マーク基材153にシリコンウェハを用い、図1(d)のように表面にマークパターン163を金属により形成したものである。金属としては、後段の加熱工程での加熱温度(400℃程度)及びシリコンを透して赤外線により観察される点を考慮して、例えば銅、チタンが好ましい。マーク基材153の厚さは、製作の容易さ、機械的強度、赤外透過性の観点より、700μから500μが好ましい。またマーク自体の大きさ、形状に関しては、観察用の顕微鏡の視野を考慮に入れて設計され、先の実施例のようにマーク部の内径5mmを考慮すると、直径(又は正方形の一辺)は16mm程度が好ましい。ホルダ210の材質とマーク基材151の材質との関連は熱膨張率がほぼ等しいものが好ましく、例えばホルダ210の材質としては、炭化シリコン又は窒化アルミが好ましい。アライメントマーク基材153をホルダのマーク部141に取りつける方法としては、接着材により接着する方法と機械的な力、例えば板バネにより押圧する方法がある。図1(g)に示されたように、取りつけ部183に固定された板バネ181によりマーク基材153をウェハホルダ210に押圧する。
As a second configuration example of the mark pattern, a silicon wafer is used as the
マークパターンの第3の構成例としては、図1(f)のように、マーク基材157にシリコンメンブレンを用い、貫通パターン167をエッチングにより形成したものである。このマーク基材157は700μ厚のシリコンウェハの一部をエッチングにより薄くし、シリコンメンブレンとしたものであり、メンブレンの機械的強度、製作容易性、マークパターンの誤差低減の観点より、その厚さは10μから50μが好ましい。またマーク自体の大きさ、形状に関しては、観察用の顕微鏡の視野を考慮に入れて設計され、先の実施例のようにマーク部の内径5mmを考慮すると、直径(又は正方形の一辺)は16mm程度が好ましい。ホルダ210の材質とマーク基材151の材質との関連は熱膨張率がほぼ等しいものが好ましく、例えばホルダ210の材質としては、炭化シリコン又は窒化アルミが好ましい。アライメントマーク基材157をホルダのマーク部141に取りつける方法としては、接着材により接着する方法と機械的な力、例えば板バネにより押圧する方法がある。図1(g)に示されたように、取りつけ部183に固定された板バネ181によりマーク基材157をウェハホルダ210に押圧する。
As a third configuration example of the mark pattern, as shown in FIG. 1F, a silicon membrane is used for the
次に、マーク部に求められる要件と本願発明の対処法を記す。
マーク部141はウェハホルダ210を貫通する貫通孔の形態をとり、貫通孔の形状は円柱状、角柱状、または円錐状のいずれであってもよい。この貫通孔に要求される仕様としては、マークパターン161の観察光を遮らないことである。図2を参照して説明を加える。基準アライメントマークは対物レンズ511により両面から観察されるマークパターン161を有している。図2に示されたように、マーク部141を介さずに観察する場合(図中ではマークパターン161を上からレンズ系511により観察する場合)には、問題なくマークパターン161を観察することが出来る。しかし、マーク部141を介して観察する場合(図中ではマークパターン161を下からレンズ系511により観察する場合)には、条件によってはマーク部141の下端部521が結像に寄与する光束の一部を遮断してしまうことがある。例えば、破線で示された対物レンズ513に入射する光束541の一部がマーク部141の下端部521により遮断されると、マークパターンを高分解能で結像させることが出来なくなる。このようなことが起こらないようにするためには、マーク部141の下端部521の半径RがR>t・tanθを満足する必要がある。ここに、tはウェハホルダ210の厚さであり、θは観察顕微鏡の開口数を示すsinθである。一例として、ウェハホルダの厚さを13mmとし、開口数を0.35とするとR=5mm程度が好ましい。記すまでもないが、マーク部141は図2(b)に示されたようなテーパ面を有する形状にすると、アライメントマーク基材151の安定保持が容易になる。
Next, the requirements for the mark portion and the coping method of the present invention will be described.
The
次に、本願発明のウェハホルダを用いてアライメント工程を行う、積層型3次元半導体装置の製造方法の説明をする。
図4は本願発明を適用する、積層型3次元半導体装置の製造方法をフローチャートに示したもので、製造方法はS1,S2,S3,S4,S5の工程からなっている。各工程を簡単に説明する。
S1:複数の半導体装置が形成されたウェハを所定の枚数だけ準備する、ウェハ準備工程、
図5(a)を参照する。通常の半導体露光装置を用いてマスク上の回路パターンをレジストが塗布されたウェハ上に縮小投影し、レジストを現像した後にエッチングや不純物の熱拡散処理を行って回路素子513が形成されたウェハ511を得る。
S2:積層するウェハ間の位置関係を測定する、アライメント工程
本工程は既に図3を用いて先に説明したので、省略する。尚、アライメントはウェハと既に積層されたウェハ(ウェハ積層体)との位置関係を求める場合もある。即ち、一方のウェハは、複数のウェハが重ね合わされて形成された、場合によっては研削等によって薄層化された、ウェハ積層形態であることもある。このことは以後の工程に関しても同様である。
S3:位置関係が測定されたウェハを重ね合わせる、ウェハ重ね合わせ工程、
ウェハがウェハホルダに保持され(図5(b))、近接された2つのウェハの位置合わせが完了すると、不図示のウェハ上下移動機構により2つのウェハは図5(c)の様に重ね合わされる。接触後、重ね合わされた位置関係を維持するためにホルダどうしを機械的に(例えばクランプ機構)仮固定、または接合力の弱い接着材により仮固定することが行われる。仮固定されたホルダ及びウェハ積層体321はロボットアーム415によりアライメント・重ね合わせ実施部411から電極接合実施部413に搬送される。(図5(d))。
S4:重ね合わされたウェハ上の接続電極どうしを接合する、電極接合工程、
位置合わせされ、仮固定されたウェハ積層体は加圧・加熱装置装着される。上部加圧子551と下部加圧子553とウェハ積層体561との平行度調整を行い、これが完了すると2つの加圧子551,553によりウェハ積層体561が加圧される。同時に定められたシークエンスに従って、ホルダに内蔵されたヒータ541,543による加熱が行われる。所定の圧力を所定の時間加えることによりウェハ上の電極(金属バンプとパッド、金属バンプと金属バンプ)が接合される。この時、場合によっては、ウェハ間に樹脂を封入して加熱することもある。(図5(e))。
Next, a manufacturing method of a stacked three-dimensional semiconductor device that performs an alignment process using the wafer holder of the present invention will be described.
FIG. 4 is a flowchart showing a manufacturing method of a stacked three-dimensional semiconductor device to which the present invention is applied. The manufacturing method includes steps S1, S2, S3, S4 and S5. Each process will be briefly described.
S1: A wafer preparation step of preparing a predetermined number of wafers on which a plurality of semiconductor devices are formed,
Reference is made to FIG. A
S2: Alignment process for measuring the positional relationship between the wafers to be laminated Since this process has already been described with reference to FIG. In some cases, the alignment may determine the positional relationship between the wafer and the already laminated wafer (wafer laminate). That is, one of the wafers may be in the form of a wafer stack formed by superimposing a plurality of wafers, possibly thinned by grinding or the like. The same applies to the subsequent steps.
S3: A wafer superimposing step of superimposing wafers whose positional relationship is measured,
When the wafer is held by the wafer holder (FIG. 5B) and the alignment of the two adjacent wafers is completed, the two wafers are superimposed as shown in FIG. . After the contact, in order to maintain the superimposed positional relationship, the holders are temporarily fixed (for example, a clamping mechanism) temporarily or temporarily fixed by an adhesive having a weak bonding force. The temporarily fixed holder and wafer laminated
S4: An electrode joining step for joining the connection electrodes on the superimposed wafers,
The aligned and temporarily fixed wafer stack is mounted with a pressure / heating device. The parallelism of the
このアライメント工程、ウェハ重ね合わせ工程、電極接合工程は積層すべきウェハの数だけの回数分繰り返す。場合によっては、積層接合後に、積層されたウェハを研削、研磨又はエッチングにより薄層化する工程や積層されたウェハ間に封止樹脂を封入することもある。
S5:所定の枚数積層されたウェハから個々の半導体装置を分離する、ダイシング工程
ウェハレベルで積層接合されたウェハをダイシングラインに従って切断し、チップとして分離する。例えば、図5(f)の破線に従って切断する。切断は通常、ダイシングブレードを用いて切断するダイシングソー方式、レーザ光線によりウェハ表面を溶融させて割る方式、ダイヤモンドカッタにより切断ラインを引いて割る方法が採られている。しかしながら、ウェハ積層体をチップに分離する方式としてはダイシングソー方式が好ましい。
This alignment process, wafer overlay process, and electrode bonding process are repeated as many times as the number of wafers to be laminated. In some cases, a sealing resin may be encapsulated between the laminated wafers or a process of thinning the laminated wafers by grinding, polishing, or etching after lamination bonding.
S5: A dicing process for separating individual semiconductor devices from a predetermined number of stacked wafers. Wafers stacked and bonded at the wafer level are cut according to a dicing line and separated as chips. For example, cutting is performed according to the broken line in FIG. In general, a dicing saw method in which cutting is performed using a dicing blade, a method in which the wafer surface is melted and split by a laser beam, and a method in which a cutting line is drawn by a diamond cutter are used. However, a dicing saw method is preferable as a method for separating the wafer stack into chips.
この積層型半導体装置の製造方法のアライメント工程で、本願発明のアライメントマークを基準アライメントマークとして有するウェハホルダを用いてウェハ間の位置合わせを行うと、基準アライメントマークの劣化がなく、光学的に観察する時に散乱等の障害がなく、良好な画像が観察される。従って、余分な費用の発生がなく、高精度な位置あわせ精度が得られ、製造の歩留まりの低下を防止できる製造方法が得られる。 When alignment between wafers is performed using a wafer holder having the alignment mark of the present invention as a reference alignment mark in the alignment step of the manufacturing method of the stacked semiconductor device, the reference alignment mark is not deteriorated and optically observed. Sometimes a good image is observed without any obstacles such as scattering. Accordingly, there is no extra cost, a highly accurate alignment accuracy is obtained, and a manufacturing method that can prevent a decrease in manufacturing yield is obtained.
積層型3次元半導体装置による素子の高密度過、素子の高速駆動化は携帯機器の進歩に合わせた必至の動向である。本発明はこの半導体装置を低価格、高歩留まりで製造する技術であり、産業上利用される可能性は大である。 The high density of the elements and the high speed driving of the elements by the stacked three-dimensional semiconductor device are inevitable trends in accordance with the progress of portable devices. The present invention is a technique for manufacturing this semiconductor device at a low cost and a high yield, and has a great potential for industrial use.
151,153,155,157 ・・・ マーク基材
161,163,165,167 ・・・ マークパターン
211,213,511 ・・・ 積層するウェハ
210,212,521 ・・・ ウェハホルダ
222,224,523 ・・・ ウェハ上のアライメントマーク
231,233,525 ・・・ 基準アライメントマーク
230 ・・・ 顕微鏡
561 ・・・ ウェハ積層体
541,543 ・・・ ヒータ
551,553 ・・・ 加圧子
151, 153, 155, 157...
Claims (4)
ホルダ基板と、
該基板に形成された、貫通孔からなるマーク部と、
該マーク部に取りつけられた基準アライメントマークと、
を有し、
該基準アライメントマークのマークパターンが、
セラミック材を基材として射出形成法又は機械加工により形成された貫通パタ−ン、
シリコンウェハを基材として表面上に形成された金属のパタ−ン、
シリコンメンブレンを基材としてエッチングにより形成された貫通パタ−ン、
のいずれかであり、
ことを特徴とするウェハホルダ。 A wafer holder,
A holder substrate;
A mark portion formed of a through hole formed on the substrate;
A reference alignment mark attached to the mark portion;
Have
The mark pattern of the reference alignment mark is
A penetration pattern formed by injection molding or machining using a ceramic material as a base material;
A metal pattern formed on the surface of a silicon wafer as a base material;
A through pattern formed by etching using a silicon membrane as a base material,
Either
A wafer holder characterized by that.
前記貫通孔はその大きさが基準アライメントマークを観察する光束を遮らないようになされている、
ことを特徴とするウェハホルダ。 A wafer holder according to claim 1 or 2,
The size of the through hole does not block the light beam for observing the reference alignment mark.
A wafer holder characterized by that.
複数の半導体装置が形成されたウェハを所定の枚数だけ準備する、ウェハ準備工程、
積層するウェハ間の位置関係を測定する、アライメント工程、
位置関係が測定されたウェハを重ね合わせる、ウェハ重ね合わせ工程、
重ね合わされたウェハ上の接続電極どうしを接合する、電極接合工程、
所定の枚数積層されたウェハから個々の半導体装置を分離する、ダイシング工程
を有し、
前記アライメント工程において、請求項1又は3に記載されたウェハホルダを使用する
ことを特徴とする積層3次元半導体装置の製造方法。 A method of manufacturing a three-dimensional semiconductor device by laminating wafers on which a plurality of semiconductor devices are formed,
Preparing a predetermined number of wafers on which a plurality of semiconductor devices are formed, a wafer preparation step,
An alignment process for measuring the positional relationship between wafers to be laminated,
A wafer superposition process, which superimposes wafers whose positional relationship has been measured,
An electrode joining process for joining the connection electrodes on the stacked wafers;
A dicing process for separating individual semiconductor devices from a predetermined number of stacked wafers;
A method for manufacturing a stacked three-dimensional semiconductor device, wherein the wafer holder according to claim 1 or 3 is used in the alignment step.
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