JP2007207343A - Nonvolatile semiconductor storage device - Google Patents
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Abstract
Description
この発明は、不揮発性半導体記憶装置に関し、特に、フローティングゲートの蓄積電荷量に応じて情報を記憶するフラッシュメモリに関する。より特定的には、この発明は、フローティングゲート下部の絶縁膜劣化時のデータ誤読出を回避するための構成に関する。 The present invention relates to a nonvolatile semiconductor memory device, and more particularly to a flash memory that stores information in accordance with the amount of charge stored in a floating gate. More specifically, the present invention relates to a configuration for avoiding erroneous data reading when the insulating film under the floating gate is deteriorated.
電気的に書込および消去が可能な不揮発性半導体記憶装置の１つに、フローティングゲート型半導体記憶装置がある。このフローティングゲート型半導体記憶装置は、メモリセルが、フローティングゲートを有する積層ゲート型トランジスタで構成され、このフローティングゲート内の蓄積電荷（電子）量を制御することにより、データのプログラム（書込）／消去を行なう。フローティングゲート型半導体記憶装置の１つであるフラッシュメモリにおいては、フローティングゲートへ電子を注入すると、メモリセルトランジスタのしきい値電圧Ｖｔｈが高くなり、逆にフローティングゲートから電子を引抜くとしきい値電圧Ｖｔｈが低くなる。本明細書においては、このフローティングゲートへの電子の注入をプログラムと称し、逆に電子を引抜く操作を消去と称す。 One of nonvolatile semiconductor memory devices that can be electrically written and erased is a floating gate type semiconductor memory device. In this floating gate type semiconductor memory device, a memory cell is composed of a stacked gate type transistor having a floating gate, and by controlling the amount of charge (electrons) stored in the floating gate, data programming (writing) / Erase. In a flash memory which is one of floating gate type semiconductor memory devices, when electrons are injected into the floating gate, the threshold voltage Vth of the memory cell transistor is increased. Conversely, when electrons are extracted from the floating gate, the threshold voltage is increased. Vth is lowered. In this specification, the injection of electrons into the floating gate is referred to as a program, and the operation of drawing out electrons is referred to as erasing.
一般的なフラッシュメモリの場合、メモリセルの論理しきい値は、ある大きさの電圧をメモリセルのコントロールゲートに印加し、そのときにメモリセルのソース−ドレイン間を流れる電流と基準電流との大小をセンスアンプで比較することにより決定される。この基準電流を生成するために参照用メモリセル（以下、リファレンスセルと称す）を使用しているＮＯＲ型フラッシュメモリを例にとって説明すると、メモリセルを流れる電流が、リファレンスセルを流れる電流よりも多い場合には、論理値が“１”（消去状態）、少ない場合は、記憶データの論理値が“０”（プログラム状態）と判定される。 In a general flash memory, the logic threshold value of a memory cell is determined by applying a voltage of a certain magnitude to the control gate of the memory cell, and then the current flowing between the source and drain of the memory cell and the reference current It is determined by comparing the magnitude with a sense amplifier. An example of a NOR flash memory that uses a reference memory cell (hereinafter referred to as a reference cell) to generate the reference current will be described as an example. The current flowing through the memory cell is larger than the current flowing through the reference cell. In this case, it is determined that the logical value is “1” (erased state), and when the logical value is small, the logical value of the stored data is “0” (program state).
フラッシュメモリが製品として出荷される前に、このリファレンスセルは、所望の電流値が得られるように書込が行なわれる。理想的には、リファレンスセルが流す電流（基準電流）は、設定値と等しい値となる。しかしながら、現実には、この基準電流は、セル特性および書込のばらつきにより、設定値に対してある範囲内で分布した値を取る。この基準電流のばらつきにより、データ読出時のリードマージン（基準電流とメモリセル電流の差）が減少し、フラッシュメモリの信頼性を低下させる要因の１つとなっている。 Before the flash memory is shipped as a product, the reference cell is written so as to obtain a desired current value. Ideally, the current (reference current) flowing through the reference cell is equal to the set value. However, in reality, the reference current takes a value distributed within a certain range with respect to the set value due to variations in cell characteristics and writing. Due to the variation in the reference current, the read margin (difference between the reference current and the memory cell current) at the time of data reading is reduced, which is one of the factors that reduce the reliability of the flash memory.
また、フラッシュメモリにおいては、書込／消去時においては、フローティングゲート下部の絶縁膜に大きな電圧ストレスが印加される。このため、書換回数が増大するにつれて、絶縁膜の劣化または絶縁膜中の電子のトラップが生じ、書込／消去に要する時間が長くなり、初期のしきい値電圧分布よりもずれる可能性が生じ、データの誤読出が生じる問題がある。 In the flash memory, a large voltage stress is applied to the insulating film below the floating gate at the time of writing / erasing. For this reason, as the number of times of rewriting increases, deterioration of the insulating film or trapping of electrons in the insulating film occurs, and the time required for writing / erasing becomes longer, which may deviate from the initial threshold voltage distribution. There is a problem that erroneous reading of data occurs.
この書換回数増大によるデータ誤読出を回避することを目的とする構成が、特許文献１（特開２００４−２９６０７７号公報）に示されている。この特許文献１に示されるフラッシュメモリは、多値フラッシュメモリであり、多値の各値対応にマスタ参照セルを有するマスタ参照セルの組を用いる。マスタ参照セルとメモリセルのそれぞれ流れる電流を逐次または並列に比較して、メモリセルのデータを読出す。マスタ参照セルに対応して、各セクタ内にメモリセルと同様の書換時の電圧ストレスを受けるように、ローカル参照セルが設けられる。ローカル参照セルそれぞれには、予め、多値の各値に対応するデータがプログラムされる。データ読出時、ローカル参照セルとマスタ参照セルの対応のセルの電流を比較し、マスタ参照セルのバイアスを調整する。これにより、メモリセルのしきい値電圧の変動を反映して基準電流を生成する。データ読出時、メモリセルとマスタ参照セルそれぞれを流れる電流の比較により、データを読出す。
A configuration aimed at avoiding erroneous data reading due to an increase in the number of rewrites is disclosed in Japanese Patent Application Laid-Open No. 2004-296077. The flash memory disclosed in
このマスタ参照セルを流れる電流量の調整は、補助電流源により、駆動電流量のバイアスを調整することにより、行なわれる。 The amount of current flowing through the master reference cell is adjusted by adjusting the bias of the amount of drive current with an auxiliary current source.
また、フラッシュメモリセルのトンネル絶縁膜のストレスに起因する劣化により、トンネル絶縁膜を介してリーク電流が生じるのを防止することを図る構成が、特許文献２（特開平１０−２７５４８８号公報）に示されている。この特許文献２においては、フローティングゲート型トランジスタと直列にさらに、フローティングゲートを共有するトランジスタ対を接続する。メモリセルを流れる電流を、ダミーセルを流れる電流と比較する。ダミーセルは、１つのフローティングゲート型トランジスタと２つのフローティングゲート型トランジスタの直列体との並列接続で構成される。このダミーセルとの電流比較時、メモリセルのコントロールゲートは、行列接続されるフローティングゲート型トランジスタがともにオン状態となる電圧レベルに設定して、メモリセルのデータの記憶状態を判定する。この判定結果に従って、再度、メモリセルに、読出用の基準電圧を供給する。２つのフローティングゲート型トランジスタを直列に接続することにより、いわゆるスプリット型フローティングゲートトランジスタを構成し、これらのフローティングゲートの電荷のリークの有無を判定して、データ保持の不良を識別する。
Japanese Patent Laid-Open No. 10-275488 discloses a configuration for preventing leakage current from being generated through a tunnel insulating film due to deterioration caused by stress of the tunnel insulating film of the flash memory cell. It is shown. In
また、トンネル絶縁膜の耐久性テストの信頼性を改善することを図る構成が、特許文献３（特開２０００−２６８５８６号公報）に示されている。この特許文献３に示される構成においては、出荷前のテスト時において、消去ベリファイ電圧の下限値および上限値を高くして消去ベリファイを行なう。通常動作時においては、消去時のベリファイ電圧を、このテスト時の上限および下限消去ベリファイ電圧よりも低い電圧レベルにシフトさせる。これらのシフト量は同じとする。テスト時に、消去時のしきい値電圧を高い方向にシフトすることにより、いわゆるしきい値電圧の自己収束過程を不要とし、テスト時間を短縮することを図る。通常動作時には、消去ベリファイ時に自己収束を行なう。また、書込時のベリファイ電圧をテスト時に併せて高くすることにより、トンネル絶縁膜の電荷通過量をテスト状態時および通常動作状態時で同じとし、このトンネル絶縁膜の耐久性テストの信頼性を改善することを図る。 Further, Patent Document 3 (Japanese Patent Laid-Open No. 2000-268586) discloses a configuration for improving the reliability of a tunnel insulating film durability test. In the configuration shown in Patent Document 3, the erase verify is performed by increasing the lower limit value and the upper limit value of the erase verify voltage during a test before shipment. During normal operation, the verify voltage at the time of erasure is shifted to a voltage level lower than the upper and lower limit erase verify voltages at the time of this test. These shift amounts are the same. During the test, the threshold voltage at the time of erasing is shifted in the higher direction, so that a so-called threshold voltage self-convergence process is not required and the test time is shortened. During normal operation, self-convergence is performed during erase verification. In addition, by increasing the verify voltage at the time of writing together with the test, the amount of charge passing through the tunnel insulating film is the same in the test state and in the normal operation state, and the durability test reliability of this tunnel insulating film is improved. We aim to improve.
また、書換回数に応じてトンネル絶縁膜が劣化して消去に要する時間が長くなるのを防止することを図る構成が、特許文献４（特開２０００−１８２３８３号公報）に示されている。この特許文献４に示される構成においては、書換回数をカウントし、このカウント値が所定値を超えると、書込用高電圧の電圧レベルを変更する。トンネル絶縁膜のストレスを緩和する場合には、この書込高電圧および消去高電圧の電圧レベルを低下させる。一方、書込／消去時間を短くする場合には、これらの書込および消去高電圧の電圧レベルを高くする。
Further, Patent Document 4 (Japanese Patent Laid-Open No. 2000-182383) discloses a configuration for preventing the tunnel insulating film from being deteriorated and increasing the time required for erasing according to the number of times of rewriting. In the configuration shown in
また、消去／書込サイクル（書換サイクル）による電圧ストレスに起因する素子特性の劣化を防止することを図る構成が、特許文献５（特開平９−９１９７９号公報）に示されている。この特許文献５に示される構成においては、書換回数が所定値を超えると、その後の各書込において初回の書込時間を長くする。これにより、ベリファイおよび再書込の回数を低減し、ストレスの印加を抑制し、また書込時間を短縮することを図る。トンネル絶縁膜劣化時、書込時間が長くなるため、非劣化時と同様の書込を行なった場合、１回目は書込不良となる可能性が高い。したがって、特許文献５においては、この書込不良状態を防止するために、初回の書込時間を長くする。
Further, Patent Document 5 (Japanese Patent Laid-Open No. 9-91979) discloses a configuration for preventing deterioration of element characteristics due to voltage stress due to an erase / write cycle (rewrite cycle). In the configuration shown in
また、トンネル絶縁膜の経時劣化を補償してデータ読出の信頼性を向上することを図る構成が特許文献６（特開平７−９８９８８号公報）に示されている。この特許文献６に示される構成においては、多値メモリセルのしきい値電圧に対して、それぞれしきい値電圧が異なる複数のリファレンスセルを準備する。この場合、メモリセルのデータ読出に必要な数よりも多くのリファレンスセルが用いられる。リファレンスセルとメモリセルの電流を比較し、その比較結果を合成して２ビットの検出情報を生成することにより、メモリセルのしきい値電圧の変化の有無および変化方向を検出し、元のしきい値電圧レベルを検出する。しきい値電圧の変化の有無およびその方向を検出することにより、以後のプログラム時間またはパルスを調整する。
Further, Patent Document 6 (Japanese Patent Laid-Open No. 7-99888) discloses a configuration for improving the reliability of data reading by compensating for deterioration with time of the tunnel insulating film. In the configuration disclosed in
この特許文献６は、ノーマルセルのしきい値電圧が、論理値が変化するしきい値電圧レベルを越えて変化する前に、ビット単位でこのしきい値電圧の変化を検出することを図る。すなわち、リファレンスセルを、メモリセルデータの読出に必要な基準電圧の組よりも多くの数を設け、それぞれ、メモリセルデータ読出用の基準電圧の間のしきい値電圧を有するリファレンスセルを準備する。メモリセルのしきい値電圧の変化前に、リファレンスセルの組の読出データが変化し、その論理合成によりメモリセルのしきい値電圧の変化を検出することを図る。
This
また、ゲート絶縁膜の劣化によるデータの誤読出を防止することを図る構成が、特許文献７（特開平１１−２１３６８２号公報）に示されている。この特許文献７に示される構成においては、多値データの各データ値を複数のリファレンスセルそれぞれに書込む。このリファレンスセルの記憶値は固定的に設定される。データ読出時、リファレンスセルを読出用の基準電圧を用いて読出し、その読出結果をリファレンスセルの記憶データと比較し、その比較結果に応じて基準電圧レベルを調整する。この基準電圧をワード線読出電圧として用いて、メモリセルのデータ読出を行なう。リファレンスセルの経時変化を、メモリセルのトンネル絶縁膜の経時変化と同様とみなし、このリファレンスセルのしきい値電圧変化に応じて基準電圧レベルを調整することにより、メモリセルのしきい値変化を補償してデータの読出を行なうことを図る。
特許文献１に示される構成においては、マスタ参照セルを流れる電流を、補助電流源を用いてバイアス調整して、参照電流を調整している。したがって、各データ読出時において、マスタ参照セルの供給電流を、ローカル参照セルのしきい値に応じて調整する必要があり、データ読出時の調整が、煩瑣となるという問題が生じる。
In the configuration disclosed in
また、特許文献２に示される構成においては、１つのフローティングゲート型トランジスタを直列に接続することにより、一方のフローティングゲートにおいて電荷リークが生じても、他方のフローティングゲート型トランジスタにおいてフローティングゲートの電荷リークが生じない場合において、データを正確に読出すことを図り、これにより、信頼性を改善することを図る。また、１つのフローティングゲートのうちの一方において電子のリークが生じた場合、正常時よりも、そのインピーダンスが低くなり、メモリセルをフローティングゲート型トランジスタをともに導通状態として、そのメモリセルを流れる電流を検出することにより、電荷保持不良状態を識別する。
Further, in the configuration shown in
また、別のダミーセルとして、２つのフローティングゲートのうちの一方のフローティングから電子の抜け（電荷リーク）が生じた時と同じインピーダンスのダミーセルを設け、このダミーセルおよびメモリセルを流れる電流を識別することにより、電荷リーク発生の有無を識別する。このダミーセルの構成においては、メモリセルと同じ形式のダミーセルトランジスタと１つのフローティングゲート型トランジスタを有する第２のダミーセルトランジスタとを並列に接続し、中間状態のインピーダンスを生成する。メモリセル電流とこのダミーセル電流とを比較することにより、メモリセルのしきい値電圧のシフトを識別することが示されている。 Further, as another dummy cell, a dummy cell having the same impedance as that when an electron leakage (charge leakage) occurs from one of the two floating gates is provided, and the current flowing through the dummy cell and the memory cell is identified. , To identify the presence or absence of charge leakage. In this dummy cell configuration, a dummy cell transistor of the same type as the memory cell and a second dummy cell transistor having one floating gate type transistor are connected in parallel to generate an intermediate impedance. It has been shown that the threshold voltage shift of the memory cell is identified by comparing the memory cell current with this dummy cell current.
しかしながら、この特許文献２に示される構成においては、電荷保持不良を識別することが考慮されており、その判定結果に基づいて、メモリセルのデータ読出時、メモリセルへ与えられる電圧レベルを調整する（電荷リーク時には、その基準電圧レベルを低くする）。したがって、この特許文献２の構成の場合には、電荷保持不良判定を行なう読出と、記憶データの読出を行なう動作の２つの動作が必要となり、データ読出に要する時間が長くなる。
However, in the configuration shown in
また特許文献３に示される構成においては、トンネル絶縁膜の耐久性テストの信頼性を改善することを目的として、テスト時と実使用時とで、消去ベリファイ電圧の上限値および下限値をシフトしている。しかしながら、実使用時におけるトンネル絶縁膜劣化によるしきい値電圧のシフトおよび書込特性および消去特性の変化に対する補償を行なう構成については考慮していない。 In the configuration disclosed in Patent Document 3, the upper and lower limits of the erase verify voltage are shifted between the test and the actual use in order to improve the reliability of the durability test of the tunnel insulating film. ing. However, no consideration is given to a configuration that compensates for shifts in threshold voltage and changes in write characteristics and erase characteristics due to tunnel insulating film deterioration during actual use.
特許文献４に示される構成においては、書換回数が所定値よりも高くなると書込／消去電圧レベルを高くすることを図る。しかしながら、この場合においても、ベリファイ電圧およびデータ読出時のデータ判別用の基準電圧に対する補償を行なう構成は示されていない。
In the configuration disclosed in
特許文献５においても、書換回数が所定値を超えると初回の書込時間を長くする構成が示されているものの、ベリファイ動作時およびデータ読出時のデータ論理値判別用の基準電圧とメモリセルのしきい値電圧の関係に対する補償を行なう構成については考察されていない。
特許文献６に示される構成においては、多値データの識別に必要な基準電圧よりもレベルの多いリファレンスセルを設け、これらのリファレンスセルとメモリセルとを並行して読出すことにより、メモリセルのしきい値電圧の変化の有無および方向を検出している。しかしながら、リファレンスセルとして、多値データの識別に必要なレベルよりも多くのリファレンスレベルを生成する必要があり、多値データ記録時、このリファレンスレベルを設定するのが困難となる。
In the configuration shown in
特許文献７においては、リファレンスセルに固定の記憶値データを書込み、読出時、リファレンスセルと基準電圧とを比較し（基準電圧印加によりリファレンスセルのデータの読出を行う）、その比較結果に応じて読出時にワード線に印加される基準電圧レベルを設定してメモリセルデータを読出している。従って、データ読出前にリファレンスセルとの比較に基づいて基準電圧レベルを調整する必要があり、データ読出に要する時間が長くなる。
In
また、信頼性を低下させる１つの要因として、デトラップの問題がある。絶縁膜を介してフローティングゲートへ電荷の注入／引抜を行なう書換動作を繰返した場合、トンネル絶縁膜が徐々に劣化し、この絶縁膜内にトラップサイトが形成される。チャネルホットエレクトロン（ＣＨＥ）を利用した書込（プログラム）または消去時に、このトラップサイトに電荷がトラップされて、絶縁膜中に電荷が蓄積される。この電荷がトラップされた状態に対応するしきい値電圧の状態でベリファイ動作を行なってプログラムおよび消去が完了した場合、この絶縁膜と基板との界面付近の準位にトラップされた電荷は、短時間（μｓからｍｓのオーダ）でデトラップ（放出）される。 Moreover, there is a problem of detrapping as one factor that lowers reliability. When the rewriting operation of injecting / withdrawing charges to / from the floating gate through the insulating film is repeated, the tunnel insulating film gradually deteriorates, and trap sites are formed in the insulating film. At the time of writing (programming) or erasing using channel hot electrons (CHE), charges are trapped at the trap sites and accumulated in the insulating film. When the verify operation is performed with the threshold voltage corresponding to the trapped state and programming and erase are completed, the trapped charge at the level near the interface between the insulating film and the substrate is short. Detrapped (released) over time (on the order of μs to ms).
メモリセルは、そのしきい値電圧Ｖｔｈが、紫外線消去時のしきい値電圧ＵＶＶｔｈ（フローティングゲートに電荷がない中性の状態のしきい値電圧）に近づこうと電荷を放出する。したがって、プログラム状態のメモリセルは、高いしきい値電圧状態から電子が抜けた低いしきい値電圧の方向にそのしきい値電圧がシフトする。一方、消去状態のメモリセルにおいては、ホールが抜けやすく、低いしきい値電圧の状態から高いしきい値電圧の方向にそのしきい値電圧がシフトする。 The memory cell discharges electric charges when its threshold voltage Vth approaches the threshold voltage UVVth (threshold voltage in a neutral state in which there is no electric charge in the floating gate) at the time of ultraviolet erasing. Therefore, the threshold voltage of the memory cell in the programmed state shifts in the direction of the low threshold voltage from which electrons have escaped from the high threshold voltage state. On the other hand, in an erased memory cell, holes are easily removed, and the threshold voltage shifts from a low threshold voltage state to a high threshold voltage direction.
最終的に、界面付近の電荷がデトラップした後は、プログラム状態のメモリセルのしきい値分布および消去時のメモリセルのしきい値電圧分布はともに読出時の基準電圧（記憶データ判別用）の方向にシフトし、リードマージンが低下する。この結果、メモリセルの誤読出が生じる可能性が生じ、信頼性に悪影響が生じる。このメモリが不良となるまでの時間は、デトラップ寿命と呼ばれ、フラッシュメモリのデータ保持寿命を決定する要因の１つである。多値メモリの場合には、１つのセルに２ビット以上のデータが格納され、このしきい値電圧の分布の間隔がより狭くなり、デトラップによるしきい値電圧の変動の影響がさらに大きくなる。 Finally, after the charge near the interface is detrapped, the threshold distribution of the memory cell in the programmed state and the threshold voltage distribution of the memory cell at the time of erasing are both the reference voltage at the time of reading (for determining stored data). Shift in the direction, leading to a decrease in lead margin. As a result, the memory cell may be erroneously read, which adversely affects reliability. This time until the memory becomes defective is called a detrap life, and is one of the factors that determine the data retention life of the flash memory. In the case of a multi-level memory, data of 2 bits or more is stored in one cell, the interval of the threshold voltage distribution becomes narrower, and the influence of the fluctuation of the threshold voltage due to detrapping is further increased.
前述の特許文献１から７においては、このトンネル絶縁膜のトラップサイトの電荷のデトラップによるしきい値電圧変動の影響については特に考慮していない。
In the above-mentioned
それゆえ、この発明の目的は、フローティングゲート下部の絶縁膜の劣化時においても、信頼性が低下することのない不揮発性半導体記憶装置を提供することである。 SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a nonvolatile semiconductor memory device in which reliability is not lowered even when an insulating film under a floating gate is deteriorated.
この発明の他の目的は、トンネル絶縁膜劣化時の電荷のデトラップによるしきい値電圧の変動を補償して正確にデータの読出およびベリファイを行なうことのできる信頼性の高い不揮発性半導体記憶装置を提供することである。 Another object of the present invention is to provide a highly reliable nonvolatile semiconductor memory device capable of accurately reading and verifying data by compensating for variations in threshold voltage due to charge detrapping when the tunnel insulating film is deteriorated. Is to provide.
この発明の第１の観点に係る不揮発性半導体記憶装置は、複数のメモリセルと、これら複数のメモリセルのうちの選択メモリセルのデータセンス時のデータ判定用の基準電流を生成する基準電流発生回路とを含む。この基準電流発生回路は、各々が異なる値の電流を供給する複数の基準電流源を含む。 A nonvolatile semiconductor memory device according to a first aspect of the present invention includes a plurality of memory cells and a reference current generation for generating a reference current for data determination at the time of data sensing of a selected memory cell among the plurality of memory cells Circuit. The reference current generating circuit includes a plurality of reference current sources each supplying a different value of current.
この発明の第１の観点に係る不揮発性半導体記憶装置は、さらに、複数の基準電流源のうちの選択された基準電流源の供給する基準電流と複数のメモリセルのうちの選択されたメモリセルを流れる電流とを比較してデータをセンスするデータ読出回路を備える。この１つの選択されて使用される基準電流源は、複数の基準電流源のうち、読出マージンが大きい電流源が択一的に選ばれて用いられる。 The nonvolatile semiconductor memory device according to the first aspect of the present invention further includes a reference current supplied from a selected reference current source among a plurality of reference current sources and a selected memory cell among the plurality of memory cells. And a data read circuit for sensing data by comparing with the current flowing through. As the reference current source that is selected and used, a current source having a large read margin is alternatively selected from a plurality of reference current sources.
この発明の第２の観点に係る不揮発性半導体記憶装置は、複数のメモリセルと、これら複数のメモリセルのうちの選択されたメモリセルのデータセンス時の基準電流を生成する基準電流発生回路を含む。この基準電流発生回路は、互いに供給電流の異なる複数の電流源を含む。 A nonvolatile semiconductor memory device according to a second aspect of the present invention includes a plurality of memory cells and a reference current generation circuit that generates a reference current at the time of data sensing of a selected memory cell of the plurality of memory cells. Including. The reference current generating circuit includes a plurality of current sources having different supply currents.
この発明の第２の観点に係る不揮発性半導体記憶装置は、さらに、メモリセルの書換回数をカウントするカウンタ回路と、このカウンタ回路のカウント値と動作モードとに応じて複数の電流源を切換える電流源切換回路とを備える。 The nonvolatile semiconductor memory device according to the second aspect of the present invention further includes a counter circuit that counts the number of times the memory cell is rewritten, and a current that switches a plurality of current sources according to the count value and the operation mode of the counter circuit. A source switching circuit.
この発明の第３の観点に係る不揮発性半導体記憶装置は、複数のメモリセルと、これら複数のメモリセルのうちの選択されたメモリセルのデータセンス時の基準電流を生成する基準電流発生回路と、複数のメモリセルの消去／書込回数をカウントするカウンタ回路と、このカウンタ回路のカウント値と動作モードとに応じて基準電流発生回路が供給する基準電流の大きさを切換える電流源切換回路とを備える。 A nonvolatile semiconductor memory device according to a third aspect of the present invention includes a plurality of memory cells, a reference current generating circuit that generates a reference current at the time of data sensing of a selected memory cell of the plurality of memory cells, and A counter circuit for counting the number of times of erasing / writing of the plurality of memory cells, and a current source switching circuit for switching the magnitude of the reference current supplied by the reference current generating circuit according to the count value and the operation mode of the counter circuit; Is provided.
第１の観点に係る発明に従えば、複数の基準電流源のうち読出マージンの大きな基準電流源を選択して利用しており、デトラップが生じても、安定にデータの読出を行なうことができ、デトラップ耐性を改善することができる。 According to the first aspect of the invention, a reference current source having a large read margin is selected and used from among a plurality of reference current sources, and data can be stably read even if detrapping occurs. , Can improve de-trap resistance.
第２の観点に係る発明に従えば、書換回数と動作モードとに応じて電流源を切換えている。したがって、トンネル絶縁膜劣化時において、デトラップによるしきい値電圧のシフト量を考慮してベリファイ時またはデータ読出時のリファレンスレベルを切換えることができ、デトラップによりしきい値電圧のシフトが発生しても、このしきい値電圧シフトを保証して正常にデータの読出を行なうことができ、デトラップ耐性が改善される。 According to the invention according to the second aspect, the current source is switched according to the number of rewrites and the operation mode. Therefore, when the tunnel insulating film is deteriorated, the reference level at the time of verification or data reading can be switched in consideration of the threshold voltage shift amount due to detrapping, and even if the threshold voltage shift occurs due to detrapping. The threshold voltage shift is guaranteed and data can be read normally, and the detrapping resistance is improved.
第３の観点に係る発明に従えば、書換回数と動作モードとに応じて基準電流源の電流量を切換えており、デトラップによるしきい値電圧のしきい値電圧のシフト量を考慮してベリファイ時とデータ読出時とのリファレンスレベルを切換えることができ、デトラップによるしきい値電圧シフトを補償した基準電流を用いてデータの読出を行なうことができ、デトラップ耐性が改善される。 According to the third aspect of the invention, the current amount of the reference current source is switched in accordance with the number of rewrites and the operation mode, and the verification is performed in consideration of the threshold voltage shift amount due to detrapping. The reference level can be switched between the time of reading and the time of reading data, data can be read using a reference current compensated for the threshold voltage shift due to detrapping, and the detrap tolerance is improved.
［この発明の原理的説明］
図１は、この発明に従う不揮発性半導体記憶装置において用いられるメモリセルの概略断面構造を示す図である。図１において、メモリセルは、基板領域ＳＵＢの表面に間をおいて形成されるソース不純物領域Ｓおよびドレイン不純物領域Ｄと、これらの不純物領域ＳおよびＤの間の基板領域表面に形成されるトンネル絶縁膜ＴＯＸと、トンネル絶縁膜ＴＯＸ上に形成されるフローティングゲートＦＧと、フローティングゲートＦＧ上に図示しない層間絶縁膜を介して形成されるコントロールゲートＣＧを含む。
[Principle description of the present invention]
FIG. 1 is a diagram showing a schematic cross-sectional structure of a memory cell used in a nonvolatile semiconductor memory device according to the present invention. In FIG. 1, a memory cell includes a source impurity region S and a drain impurity region D formed on the surface of a substrate region SUB, and a tunnel formed on the surface of the substrate region between these impurity regions S and D. It includes an insulating film TOX, a floating gate FG formed on the tunnel insulating film TOX, and a control gate CG formed on the floating gate FG via an interlayer insulating film (not shown).
フローティングゲートＦＧは、その周辺が絶縁膜により囲まれて他の素子および配線と分離されており、フローティング状態にある。このフローティングゲートＦＧの蓄積電荷量に応じて、フローティングゲートＦＧ下部の基板領域表面にチャネル（反転層）が形成される際のコントロールゲートＣＧの印加電圧のレベルが異なる。フローティングゲートＦＧの蓄積電荷（電子）量を調整して、応じて、メモリセルトランジスタのしきい値電圧を調整してデータを記憶する。 The floating gate FG is surrounded by an insulating film and isolated from other elements and wirings, and is in a floating state. The level of the voltage applied to the control gate CG when a channel (inversion layer) is formed on the surface of the substrate region below the floating gate FG differs according to the amount of charge stored in the floating gate FG. Data is stored by adjusting the amount of charge (electrons) stored in floating gate FG and adjusting the threshold voltage of the memory cell transistor accordingly.
メモリセルトランジスタがＮチャネルトランジスタで構成される場合、基板領域ＳＵＢは、Ｐ型半導体基板であり、不純物領域ＳおよびＤは、Ｎ型不純物領域である。 When the memory cell transistor is formed of an N-channel transistor, substrate region SUB is a P-type semiconductor substrate, and impurity regions S and D are N-type impurity regions.
図１においては、また、メモリセルの消去時の各電極の印加電圧状態を示す。消去動作時においては、コントロールゲートＣＧに−１０．５Ｖが印加され、基板領域ＳＵＢに７〜１０Ｖの範囲の電圧が印加される。ソース不純物領域Ｓおよびドレイン不純物領域Ｄは、オープン状態（フローティング状態）に維持される。この状態においては、コントロールゲートＣＧおよび基板領域ＳＵＢの間の高電圧により、トンネル絶縁膜ＴＯＸを介してＦＮ（ファウラー−ノルダハイム）トンネル電流が流れ、フローティングゲートＦＧから基板領域ＳＵＢへ電子（−）が引抜かれる。この状態においては、メモリセルトランジスタのしきい値電圧が低下する。この消去状態は、本明細書の説明においては、データ“１”を記憶した状態に対応付けられる。 FIG. 1 also shows the applied voltage state of each electrode when the memory cell is erased. In the erase operation, −10.5 V is applied to the control gate CG, and a voltage in the range of 7 to 10 V is applied to the substrate region SUB. Source impurity region S and drain impurity region D are maintained in an open state (floating state). In this state, due to the high voltage between the control gate CG and the substrate region SUB, an FN (Fowler-Nordaheim) tunnel current flows through the tunnel insulating film TOX, and electrons (−) flow from the floating gate FG to the substrate region SUB. Pulled out. In this state, the threshold voltage of the memory cell transistor is lowered. In the description of this specification, this erased state is associated with a state in which data “1” is stored.
図２は、この消去後のトンネル絶縁膜ＴＯＸ近傍のエネルギバンドおよび電荷のトラップ状態を示す図である。消去後において、フローティングゲートＦＧの伝導帯ＣＢおよび価電子帯ＶＢは、それぞれ、基板領域ＳＵＢの伝導帯ＣＢおよび価電子帯ＶＢよりも低い状態にある。この状態においては、フェルミレベルＦＲが基板界面の接触領域において等しくなるように、バンドベンディングが生じ、基板領域ＳＵＢにおいては伝導帯ＣＢおよび価電子帯ＶＢが、下方向に曲がる。 FIG. 2 is a diagram showing an energy band and charge trap state in the vicinity of the tunnel insulating film TOX after the erasure. After erasing, the conduction band CB and valence band VB of the floating gate FG are lower than the conduction band CB and valence band VB of the substrate region SUB, respectively. In this state, band bending occurs so that the Fermi level FR becomes equal in the contact region of the substrate interface, and the conduction band CB and the valence band VB bend downward in the substrate region SUB.
この状態においては、トンネル絶縁膜ＴＯＸにトラップされたホール（＋）が価電子帯ＶＢに沿って移動し、ホールが基板領域ＳＵＢに放出（デトラップ）される。電子（−）は、トンネル絶縁膜ＴＯＸにトラップされた状態に維持される。 In this state, the holes (+) trapped in the tunnel insulating film TOX move along the valence band VB, and the holes are emitted (detrapped) to the substrate region SUB. The electrons (-) are maintained in a state trapped in the tunnel insulating film TOX.
図３は、この消去後のトンネル絶縁膜の電荷の状態を示す図である。図３において、消去後、トンネル絶縁膜ＴＯＸにおいては、図１に示すＦＮトンネル電流により、ホール（＋）および電子（−）がともにトラップサイトにトラップされる。次いで、ホール（＋）が基板領域ＳＵＢに放出（デトラップ）され、メモリセルトランジスタのしきい値電圧Ｖｔｈが、消去完了後よりも上昇する。 FIG. 3 is a diagram showing the state of charge in the tunnel insulating film after erasing. In FIG. 3, after erasing, in the tunnel insulating film TOX, both holes (+) and electrons (−) are trapped in the trap site by the FN tunnel current shown in FIG. Next, holes (+) are released (detrapped) into the substrate region SUB, and the threshold voltage Vth of the memory cell transistor rises higher than after erasing is completed.
図４は、メモリセルの書込（プログラム）を行なう際の各部の電極の印加電圧を示す図である。この書込時においては、基板領域ＳＵＢは、−１．２Ｖに設定され、ソース不純物領域Ｓが接地電圧ＧＮＤレベルに維持される。ドレイン不純物領域Ｄへは、５Ｖが印加され、コントロールゲートＣＧには、２．０〜９．２Ｖの電圧が印加される。コントロールゲートＣＧにおいて、電圧範囲が２．０〜９．２Ｖに設定されているのは、多値データの書込時、このチャネル領域に電流を流すため、その電圧レベルが変更されるためである。トンネル絶縁膜ＴＯＸ下部にチャネルが形成され、ソース不純物領域Ｓから注入された電子が、ドレイン不純物Ｄ近傍の高電界によりホットエレクトロン（チャネルホットエレクトロンＣＨＥ）となり、コントロールゲートＣＧに印加される電圧により加速されてフローティングゲートＦＧ内に注入される。 FIG. 4 is a diagram showing voltages applied to the electrodes of each part when writing (programming) the memory cell. At the time of writing, substrate region SUB is set to −1.2 V, and source impurity region S is maintained at the level of ground voltage GND. 5V is applied to the drain impurity region D, and a voltage of 2.0 to 9.2V is applied to the control gate CG. In the control gate CG, the voltage range is set to 2.0 to 9.2 V because current is passed through this channel region when multi-value data is written, so that the voltage level is changed. . A channel is formed under the tunnel insulating film TOX, and electrons injected from the source impurity region S become hot electrons (channel hot electrons CHE) by a high electric field in the vicinity of the drain impurity D, and are accelerated by a voltage applied to the control gate CG. And injected into the floating gate FG.
図５は、書込完了時の、フローティングゲート、トンネル絶縁膜膜ＴＯＸおよび基板領域ＳＵＢのエネルギバンドの状態を概略的に示す図である。フローティングゲートＦＧへの電子の注入時、フローティングゲートＦＧのほうがポテンシャルが高くなり、したがって、フローティングゲートＦＧの伝導帯ＣＢおよび価電子帯ＶＢがともに基板領域ＳＵＢよりも高くなる。トンネル絶縁膜ＴＯＸにおいて、そのエネルギバンドが、フローティングゲートＦＧから基板領域ＳＵＢに向かって低下する形状となる。 FIG. 5 schematically shows energy band states of the floating gate, tunnel insulating film TOX, and substrate region SUB when writing is completed. When electrons are injected into the floating gate FG, the potential of the floating gate FG becomes higher. Therefore, both the conduction band CB and the valence band VB of the floating gate FG are higher than the substrate region SUB. The tunnel insulating film TOX has a shape in which the energy band decreases from the floating gate FG toward the substrate region SUB.
基板領域ＳＵＢにおいては、フェルミレベルＦＲが、隣接領域で一定となるため、トンネル絶縁膜ＴＯＸとの界面領域において消去時と逆方向のバンドベンディングが生じる。 In the substrate region SUB, since the Fermi level FR is constant in the adjacent region, band bending in the direction opposite to that during erasure occurs in the interface region with the tunnel insulating film TOX.
この状態においては、トンネル絶縁膜ＴＯＸにトラップされた電子が、基板領域ＳＵＢの伝導帯ＣＢに沿って放出される（デトラップされる）。トンネル絶縁膜ＴＯＸにおいてトラップされたホール（＋）は、基板領域ＳＵＢのポテンシャルが低い状態であり、デトラップされず、トンネル絶縁膜ＴＯＸ内のトラップサイトにトラップされた状態を維持する。 In this state, electrons trapped in the tunnel insulating film TOX are emitted (detrapped) along the conduction band CB of the substrate region SUB. The hole (+) trapped in the tunnel insulating film TOX is in a state where the potential of the substrate region SUB is low, is not detrapped, and remains trapped at the trap site in the tunnel insulating film TOX.
したがって、図６に示すように、フローティングゲートＦＧに電子（−）が蓄積された状態において、トンネル絶縁膜ＴＯＸにおいてトラップされた電子（−）が基板領域ＳＵＢに放出（デトラップ）され、そのしきい値電圧が低下する。 Therefore, as shown in FIG. 6, in the state where electrons (−) are accumulated in the floating gate FG, the electrons (−) trapped in the tunnel insulating film TOX are emitted (detrapped) to the substrate region SUB, and the threshold is reached. The value voltage decreases.
図７は、メモリセルのデータ読出時（ベリファイ動作を含む）の各部の電極の印加電圧を示す図である。このデータ読出時においては、コントロールゲートＣＧに、ワード線読出電圧Ｖｒｄが与えられ、ドレイン不純物領域Ｄに、１Ｖのビット線読出電圧が与えられ、ソース不純物領域Ｓは接地電圧ＧＮＤレベルに維持される。基板領域ＳＵＢは、−１．２Ｖに維持される。 FIG. 7 is a diagram showing the voltage applied to the electrodes of each part at the time of data reading of the memory cell (including the verify operation). In this data read, word line read voltage Vrd is applied to control gate CG, 1 V bit line read voltage is applied to drain impurity region D, and source impurity region S is maintained at the level of ground voltage GND. . The substrate region SUB is maintained at −1.2V.
ワード線読出電圧Ｖｒｄは、メモリセルが多値セルの場合、その読出データの値に応じて電圧レベルが設定され、またベリファイ時においても、そのベリファイ対象に応じてその電圧レベルが設定される。ドレイン不純物領域とソース不純物領域の間に電流が流れるか否か（ＯＮ／ＯＦＦ）、すなわち参照電流よりも大きな電流が流れるか否かに応じて、このメモリセルのしきい値電圧が、読出電圧Ｖｒｄよりも大きいかを判定し、データの読出を行なう。 Word line read voltage Vrd is set according to the value of the read data when the memory cell is a multi-valued cell, and is also set according to the verification target at the time of verification. Depending on whether or not current flows between the drain impurity region and the source impurity region (ON / OFF), that is, whether or not a current larger than the reference current flows, the threshold voltage of this memory cell depends on the read voltage. It is determined whether it is larger than Vrd, and data is read.
図８は、メモリセルのしきい値電圧分布の一例を示す図である。図８においては、リードレベル（読出参照レベル）Ｖｔｈ＿Ｒに対してしきい値電圧が高い状態（２値データの場合、プログラム状態）とこれより低い状態（２値データの場合、消去状態）の２つのしきい値電圧分布を示す。ベリファイ動作時においては、プログラムベリファイレベルＶｔｈ＿ＰＶよりも高いしきい値電圧レベルにメモリセルのしきい値電圧が調整され、また消去時においては、消去ベリファイレベルＶｔｈ＿ＥＶよりも低い領域にしきい値電圧が分布するように、書込および消去が実行される。 FIG. 8 is a diagram illustrating an example of the threshold voltage distribution of the memory cell. In FIG. 8, there are 2 states in which the threshold voltage is higher than the read level (read reference level) Vth_R (in the case of binary data, the programmed state) and lower than this (in the case of binary data, the erased state). Two threshold voltage distributions are shown. During the verify operation, the threshold voltage of the memory cell is adjusted to a threshold voltage level higher than the program verify level Vth_PV, and during erase, the threshold voltage is distributed in a region lower than the erase verify level Vth_EV. Thus, writing and erasing are performed.
データ読出時、読出電圧レベルＶｔｈ＿Ｒ（Ｖｒｄ）とこれらのしきい値電圧分布の間の距離が大きいほど、安定にデータの読出を行なうことができる。メモリセルが多値情報を記憶する場合、しきい値電圧分布間のしきい値電圧差が小さくなり、この読出マージンがさらに低下する。 At the time of data reading, the longer the distance between the read voltage level Vth_R (Vrd) and these threshold voltage distributions, the more stable the data can be read. When the memory cell stores multi-value information, the threshold voltage difference between the threshold voltage distributions is reduced, and this read margin is further reduced.
しかしながら、前述のように、メモリセルの書換（プログラムおよび消去）を繰返した場合、絶縁膜の膜質が劣化し、電子が絶縁膜中にトラップされる。浅い順位にトラップされた電子は、時間の経過とともに、徐々に放出（デトラップ）され、メモリセルのしきい値電圧を低い側にシフトさせる。この場合、電子デトラップにより低下したしきい値電圧Ｖｔｈが、読出電圧レベルＶｔｈ＿Ｒにまで低くなると、読出不良となり、信頼性に悪影響が及ぼされる。 However, as described above, when rewriting (programming and erasing) of a memory cell is repeated, the film quality of the insulating film is deteriorated and electrons are trapped in the insulating film. The electrons trapped in the shallow order are gradually released (detrapped) with the passage of time, and the threshold voltage of the memory cell is shifted to the lower side. In this case, when the threshold voltage Vth lowered by the electron detrapping is lowered to the read voltage level Vth_R, read failure occurs, and reliability is adversely affected.
絶縁膜中にトラップされたホールについても同様である。しかしながら、一般に、この電荷のデトラップは、重いホールよりも軽い電子のほうがデトラップされやすく、デトラップの影響は、プログラム状態（書込状態）において顕著となり、本発明においては、プログラム状態のメモリセルに対し、読出電圧またはベリファイ電圧の調整を行なってリードマージンの減少を補償して、信頼性を保証する。以下、この発明の実施の形態について詳細に説明する。 The same applies to holes trapped in the insulating film. However, in general, this charge detrapping is more likely to be detrapped by lighter electrons than heavy holes, and the influence of detrapping becomes more prominent in the programmed state (written state). Then, the read voltage or the verify voltage is adjusted to compensate for the decrease in the read margin, thereby ensuring the reliability. Hereinafter, embodiments of the present invention will be described in detail.
［実施の形態１］
図９は、この発明の実施の形態１に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。図９において、実施の形態１に従う不揮発性半導体記憶装置は、不揮発性メモリセルが行列状に配列されるメモリアレイ１と、パッド群ＰＡＧを介して与えられるアドレス信号および制御信号を取込み内部信号を生成する入力バッファ回路２と、入力バッファ回路２からの内部制御信号に従ってこの不揮発性半導体記憶装置の動作モードを選択し、各動作状態モードに対応したシーケンスを開始する論理部３と、論理部３からの制御信号に従って各動作状態に対応する電圧（読出電圧、消去電圧，消去ベリファイ電圧、書込電圧，書込ベリファイ電圧）を生成する電源回路４と、外部のパッド群ＰＢＧとの間でデータＤＱを転送するとともにベリファイ時に内部読出されたデータを論理部３に転送するＩ／Ｏバッファ５と、入力バッファ回路２からの内部アドレス信号に従ってメモリアレイ１のアドレス指定された行（ワード線）や選択するＸデコーダ６と、入力バッファ回路２からの内部アドレス信号に従ってメモリアレイ１の列を選択する列選択信号を生成するＹデコーダ７と、Ｙデコーダ７からの列選択信号に従ってメモリアレイ１の列を選択するＹゲート８を含む。
[Embodiment 1]
FIG. 9 schematically shows an overall configuration of the nonvolatile semiconductor memory device according to the first embodiment of the present invention. In FIG. 9, the nonvolatile semiconductor memory device according to the first embodiment takes a
不揮発性半導体記憶装置は、さらに、データ書込時、論理部３の書込データと電源回路４からの書込電圧とに従って、書込データを生成してＹゲート８を介してメモリアレイ１の選択列へ伝達するライトドライバ９と、データ読出時、Ｙゲート８により選択されたメモリアレイ１の列のメモリセルのデータを基準電流発生回路１０からの基準電流との比較に基づいて読出すセンスアンプ１１を含む。
The nonvolatile semiconductor memory device further generates write data according to the write data of the logic unit 3 and the write voltage from the
メモリアレイ１においては、ライトドライバ９からの書込データを一時的に保持するレジスタ回路が設けられていても良い。このレジスタ回路の保持データに従って選択的にプログラムが実行される（書込完了後に対応の書込データのリセットが行なわれる）。
The
基準電流発生回路１０は、複数の基準電流源を含み，これらの複数の基準電流源のうち最も最適なリードマージンを与える基準電流源が、例えば出荷前のテスト工程において択一的に選択されて、以後の実使用時に利用される。
The reference
論理部３は、たとえばシーケンスコントローラで構成され、プログラム（書込）または消去シーケンスにおいてメモリセルにプログラムパルスまたは消去パルスを与える段階において、この論理部３内に内部の制御回路により電源回路４を制御し、Ｘデコーダ６を介してメモリアレイ１内のメモリセルに印加される電圧を制御する。すなわち、この論理部３により、電源回路４を介して、選択メモリセルに対するワード線電圧、ソース線電圧および基板電圧を制御し、また、Ｙデコーダ７およびＹゲート８により、このメモリアレイ１のドレイン電圧（ビット線電圧）を制御する。ここで、メモリアレイ１においては、メモリセル行に対応してワード線が配置され、メモリセル列に対応してビット線が配設される。ワード線が対応の行のメモリセルのトランジスタのコントロールゲートに接続され、ビット線が、対応の列のメモリセルのトランジスタのドレインに接続される。
The logic unit 3 is composed of, for example, a sequence controller, and controls the
ベリファイを実行する段階においては、論理部３は、その内部の制御回路により電源回路４を制御し、メモリアレイ１内のメモリセルに読出電圧（ベリファイ読出電圧を含む）を与え、センスアンプ１１を活性化して、データの内部読出を行なう。ベリファイ動作時、センスアンプ１１により内部読出されたアレイデータ（メモリセルの内部読出データ）がＩ／Ｏバッファ５を介して再度、論理部３にフィードバックされ、消去またはプログラムのベリファイが実行される。
In the stage of executing verification, the logic unit 3 controls the
センスアンプ１１が、アレイデータの読出時、基準電流発生回路１０から供給される基準電流と選択メモリセルを流れる電流とを比較し、その比較結果に基づいてアレイデータ（メモリセルの記憶データに対応する内部読出データ）を生成する。
When reading the array data,
図１０は、図９に示すメモリアレイ１に含まれるメモリセルの配置の一例を示す図である。図１０においては、ＮＯＲ型フラッシュメモリにおけるメモリセルの配置を一例として示す。図１０において、メモリセル列に対応してサブビット線ＳＢＬおよびソース線ＳＬが設けられ、これらのサブビット線ＳＢＬおよびソース線ＳＬの間にメモリセルＭＣａ−ＭＣｄが並列に接続される。これらのメモリセルＭＣａ−ＭＣｄのコントロールゲートは、ワード線ＷＬａ−ＷＬｄにそれぞれ結合される。
FIG. 10 is a diagram showing an example of the arrangement of the memory cells included in the
サブビット線ＳＢＬは、ブロック選択トランジスタＢＴＲを介してメインビット線ＭＢＬに結合される。メモリアレイ１は、複数のブロックに分割されており、メインビット線ＭＢＬが複数のブロックに共通に設けられ、アクセス対象のブロックがブロック選択信号ＢＳにより指定される。この選択ブロックのサブビット線ＳＢＬが、ブロック選択トランジスタ（セレクトゲート）ＢＴＲを介してメインビット線ＭＢＬに結合される。
Sub-bit line SBL is coupled to main bit line MBL via block select transistor BTR. The
メインビット線ＭＢＬは、図９に示すＹゲート８に結合される。Ｙゲート８においては、メインビット線ＭＢＬそれぞれに列選択ゲートが設けられており、Ｙデコーダ７（図９参照）からの列選択信号に従ってメインビット線ＭＢＬが、図９に示すセンスアンプ１１に結合される。
Main bit line MBL is coupled to Y gate 8 shown in FIG. In Y gate 8, a column selection gate is provided for each main bit line MBL, and main bit line MBL is coupled to
図１１は、メモリセルに４値データを格納する場合（２ビット／セルの場合）のしきい値電圧分布の一例を示す図である。図１１において、データ“１１”を記憶するメモリセルのしきい値電圧は、リファレンス電圧Ｖｔｈ＿ＯＥＶおよびＶｔｈ＿ＥＶの間に分布する。データ“１０”を記憶するメモリセルのしきい値電圧は、リファレンス電圧Ｖｔｈ＿ＰＶ１よりも高い範囲に分布する。データ“０１”を記憶するメモリセルのしきい値電圧の分布は、リファレンス電圧Ｖｔｈ＿ＰＶ２よりも高い範囲に存在する。データ“００”を記憶するメモリセルのしきい値電圧の分布は、リファレンス電圧Ｖｔｈ＿ＰＶ３よりも高い電圧レベルに存在する。 FIG. 11 is a diagram showing an example of threshold voltage distribution when quaternary data is stored in a memory cell (in the case of 2 bits / cell). In FIG. 11, the threshold voltage of the memory cell storing data “11” is distributed between reference voltages Vth_OEV and Vth_EV. The threshold voltage of the memory cell storing data “10” is distributed in a range higher than the reference voltage Vth_PV1. The distribution of the threshold voltage of the memory cell storing the data “01” exists in a range higher than the reference voltage Vth_PV2. The distribution of the threshold voltage of the memory cell storing the data “00” exists at a voltage level higher than the reference voltage Vth_PV3.
データ“１０”、“０１”、および“００”をそれぞれ記憶するメモリセルのしきい値電圧分布の上限を決定するリファレンス電圧も存在する。しかしながら、ここではプログラム状態においては、電子のデトラップが生じた場合、しきい値電圧が低いほうにシフトするため、各プログラム状態における電圧分布の上限値を規定するベリファイ電圧は示していない。 There is also a reference voltage that determines the upper limit of the threshold voltage distribution of the memory cells that store data “10”, “01”, and “00”, respectively. However, in this case, in the programmed state, when electron detrapping occurs, the threshold voltage shifts to the lower side, so the verify voltage that defines the upper limit value of the voltage distribution in each programmed state is not shown.
データ“１１”を記憶するメモリセルは、消去状態に対応する。この場合、過消去状態を防止するため、リファレンス電圧Ｖｔｈ＿ＯＥＶが用いられ、消去状態のメモリセルのしきい値電圧の下限値が設定される。このリファレンス電圧Ｖｔｈ＿ＥＶにより、消去状態におけるメモリセルのしきい値電圧の上限値が設定される。 The memory cell storing data “11” corresponds to the erased state. In this case, in order to prevent an over-erased state, the reference voltage Vth_OEV is used, and the lower limit value of the threshold voltage of the memory cell in the erased state is set. This reference voltage Vth_EV sets an upper limit value of the threshold voltage of the memory cell in the erased state.
これらのしきい値電圧分布の間に、読出電圧（リードレベル）ＲＶ１、ＲＶ２、およびＲＶ３が設定される。これらの読出電圧ＲＶ１−ＲＶ３とそれぞれ対応のしきい値電圧分布との間の電圧差が、読出マージンとなる。 Between these threshold voltage distributions, read voltages (read levels) RV1, RV2, and RV3 are set. The voltage difference between these read voltages RV1-RV3 and the corresponding threshold voltage distribution is a read margin.
なお、図１１において、横軸にメモリセルのトランジスタのしきい値電圧をＶ単位で示し、横軸にメモリセルの数の常用対数値を示す。 In FIG. 11, the horizontal axis shows the threshold voltage of the memory cell transistor in V units, and the horizontal axis shows the common logarithm of the number of memory cells.
図１１に示すように、しきい値電圧Ｖｔｈが低いほど、同一コントロールゲート電圧印加時、メモリセルは、多くの電流を流すことができる。 As shown in FIG. 11, the lower the threshold voltage Vth, the more current can flow through the memory cell when the same control gate voltage is applied.
消去動作時においては、図９に示す論理部３の制御のもとに、電圧設定およびパルス印加が制御される。この消去パルスの印加は、メモリセルのしきい値電圧が、上側消去ベリファイ電圧Ｖｔｈ＿ＥＶよりも低くなるまで行なわれる。同一パルス印加時においても、メモリセルの特性に応じてしきい値電圧の変化幅が異なる。従って、消去パルス印加後のメモリセルのしきい値電圧分布は、、広い幅を有している。このしきい値電圧分布幅を狭くするために、書戻しが行なわれる。この書戻し時には、チャネルホットエレクトロン（ＣＨＥ）を利用し、コントロールゲートおよびドレインに正の電圧を印加してフローティングゲートに電子を注入する。この書戻しのパルス印加は、メモリセルのしきい値電圧が、下側消去ベリファイ電圧Ｖｔｈ＿ＯＥＶよりも高い状態となるまで行なわれる。 During the erase operation, voltage setting and pulse application are controlled under the control of the logic unit 3 shown in FIG. The erase pulse is applied until the threshold voltage of the memory cell becomes lower than the upper erase verify voltage Vth_EV. Even when the same pulse is applied, the change width of the threshold voltage varies depending on the characteristics of the memory cell. Therefore, the threshold voltage distribution of the memory cell after application of the erase pulse has a wide width. In order to narrow the threshold voltage distribution width, write back is performed. At the time of this write-back, channel hot electrons (CHE) are used to apply a positive voltage to the control gate and drain to inject electrons into the floating gate. This write-back pulse application is performed until the threshold voltage of the memory cell becomes higher than the lower erase verify voltage Vth_OEV.
書込（プログラム）は、書戻しと同様、チャネルホットエレクトロンを利用して、フローティングゲートに電子を注入することにより、行なわれる。この場合、書込データに応じて、順次、しきい値電圧を上昇させる。消去状態に対応するしきい値電圧分布（以下、“１１”分布と称す）が、最もメモリセルトランジスタのしきい値電圧が低い分布である。データ“００”を記憶する状態のしきい値電圧分布（以下、“００”分布と称す）は、メモリセルトランジスタのしきい値電圧が最も高い分布である。データ“１０”を記憶する状態のしきい値電圧の分布（以下、”１０”分布と称す）は、データ“０１”を記憶する状態のしきい値電圧分布よりも低い中間のしきい値電圧分布である。 Writing (programming) is performed by injecting electrons into the floating gate using channel hot electrons, as in writing back. In this case, the threshold voltage is sequentially increased according to the write data. The threshold voltage distribution corresponding to the erased state (hereinafter referred to as “11” distribution) is the distribution with the lowest threshold voltage of the memory cell transistor. The threshold voltage distribution in a state where data “00” is stored (hereinafter referred to as “00” distribution) is a distribution in which the threshold voltage of the memory cell transistor is the highest. The threshold voltage distribution in the state storing data “10” (hereinafter referred to as “10” distribution) is an intermediate threshold voltage lower than the threshold voltage distribution in the state storing data “01”. Distribution.
なお、図１１においては、コントロールゲートに例えば８Ｖの電圧を印加したときに、メモリセルを流れる電流の各しきい値電圧分布間の大小関係を示す。 FIG. 11 shows the magnitude relationship between the threshold voltage distributions of the current flowing through the memory cell when a voltage of 8 V, for example, is applied to the control gate.
図１２は、図９に示すセンスアンプ１１および基準電流発生回路１０の構成の一例を示す図である。図１２において、センスアンプ１１は、基準電流発生回路１０を流れる電流のミラー電流を生成するカレントミラー回路２０と、選択メモリセルを流れる電流のミラー電流を生成するカレントミラー回路２２と、このカレントミラー回路２２が供給する電流のミラー電流をカレントミラー回路２０から放電するカレントミラー回路２４と、これらのカレントミラー回路２２および２０の供給する電流を差動増幅して内部読出電圧ＳＡＯＵＴを生成するセンスアンプ回路２６を含む。
FIG. 12 is a diagram showing an example of the configuration of
カレントミラー回路２０は、ＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）Ｔ１およびＴ２を含む。ＭＯＳトランジスタＴ１が、カレントミラー回路２０のマスタ段として動作し、かつ基準電流発生回路１０に対し電流を供給する。
カレントミラー回路２２は、ＰチャネルＭＯＳトランジスタＴ３およびＴ４を含む。ＭＯＳトランジスタＴ３がマスタ段として機能し、かつ選択メモリセルへ電流を供給する。
カレントミラー回路２４は、ＮチャネルＭＯＳトランジスタＴ５およびＴ６を含む。ＭＯＳトランジスタＴ５がマスタ段として動作する。ＭＯＳトランジスタＴ６がスレーブとして動作して、カレントミラー回路２２の供給する電流のミラー電流をカレントミラー回路２２の生成する電流のミラー電流を、カレントミラ回路２０のスレーブ段から引き抜く。
センスアンプ回路１１は、さらに、ゲートにバイアス電圧Ｖｂｉａｓを受けて定電流を、基準電流発生回路１０へカレントミラー回路２０からの電流を供給する電流源トランジスタ２８と、ゲートにバイアス電圧Ｖｂｉａｓを受けて、カレントミラー回路２２からの電流をブロック選択トランジスタ（セレクトゲート）ＢＴＲを介して選択メモリセルＭＣへ供給する定電流源トランジスタ２９を含む。ＭＯＳトランジスタ２８および２９は、バイアス電圧Ｖｂｉａｓをゲートに受けて電流制限機能を有する電流源として動作し、ソースフォロワモード動作により、メモリセルへ供給される読出電圧および基準電流発生回路へ供給される電圧が上昇しすぎるのを防止する。
The
基準電流発生回路１０は、２つの電流源１０Ａおよび１０Ｂを含む。電流源１０Ａは、直列に接続されるＮチャネルＭＯＳトランジスタＴ１０およびＴ１１を含む。ＭＯＳトランジスタＴ１０のゲートに選択信号ＳＥＬ１が与えられ、ＭＯＳトランジスタＴ１１のゲートに基準電圧Ｖｒｅｆ１が与えられる。電流源１０Ｂは同様、直列に接続されるＮチャネルＭＯＳトランジスタＴ１２およびＴ１３を含む。ＭＯＳトランジスタＴ１２のゲートに選択信号ＳＥＬ２が与えられ、ＭＯＳトランジスタＴ１３のゲートに基準電圧Ｖｒｅｆ２が与えられる。
Reference
選択信号ＳＥＬ１およびＳＥＬ２が択一的に選択状態へ設定され、電流源１０Ａおよび１０Ｂの一方が、電流源トランジスタ２８に結合される。
Select signals SEL1 and SEL2 are alternatively set to the selected state, and one of
メモリセルについては、セレクトゲートＢＴＲにサブビット線ＳＢＬを介して結合されるメモリセルＭＣを代表的に示す。このメモリセルＭＣのソース線ＳＬは、データ読出時接地電圧レベルに維持され、ワード線ＷＬに与えられる読出電圧と記憶データとに従って、セル電流Ｉｃｅｌｌをソース線ＳＬに向かって流す。 As for memory cells, memory cell MC coupled to select gate BTR via sub bit line SBL is representatively shown. Source line SL of memory cell MC is maintained at the ground voltage level during data reading, and cell current Icell flows toward source line SL according to the read voltage and storage data applied to word line WL.
次に、この図１２に示すセンスアンプ１１および基準電流発生回路１０によるリードマージンを確保するための動作について、図１３に示すフロー図を参照して説明する。
Next, an operation for ensuring a read margin by the
製品出荷前の最終テストまたは製造工程の最終テストにおいて、このリードマージンのテストが行なわれる。まず、電流源１０Ａおよび１０Ｂの一方を選択する（ステップＳ１）。次いでメモリアレイ１（図９参照）において、選択メモリセルの消去を行なう（ステップＳ２）。この消去時、消去ベリファイ動作を行ない、図１１に示すベリファイ電圧Ｖｔｈ＿ＯＥＶおよびＶｔｈ＿ＥＶの規定する領域内に、“１１”分布を収める。次いで、読出電圧ＲＶ１と“１１”分布のリードマージンを測定する（ステップＳ３）。
This lead margin test is performed in the final test before product shipment or the final test of the manufacturing process. First, one of the
このリードマージンの測定においては、たとえば、図１２において電流源１０Ａが選択された場合、選択信号ＳＥＬ１がＨレベルに設定され、電流源トランジスタ２８から電流がＭＯＳトランジスタＴ１１へ供給される。このＭＯＳトランジスタＴ１１が駆動する基準電流Ｉｒｅｆ１は、例えば、メモリセルのしきい値電圧とリード電圧がほぼ等しいときにメモリセルを流れる電流とほぼ等しい電流レベルに設定される。ワード線ＷＬに与えられる読出電圧ＲＶ１の電圧レベルを低下させることにより、メモリセルＭＣが流す電流を低下させる。応じて、消去状態のメモリセルＭＣを介して流れるセル電流Ｉｃｅｌｌと電流源１０ＡのトランジスタＴ１１を流れる基準電流Ｉｒｅｆ１の電流差が小さくなる。読出マージンが十分に大きく、ワード線の読出電圧とメモリセルのしきい値電圧の差が大きい場合には、セル電流Ｉｃｅｌｌが、基準電流Ｉｒｅｆ１よりも大きい。
In the measurement of the read margin, for example, when the
この場合には、センスアンプ回路１１において、カレントミラー回路２２を介して流れる電流量がカレントミラー回路２０を介して流れる電流量よりも大きい。カレントミラー回路２４により、このセル電流Ｉｃｅｌｌのミラー電流が生成され、このセル電流のミラー電流に対応する大きさの電流が、カレントミラー回路２０のＭＯＳトランジスタＴ２から引抜かれる。このＭＯＳトランジスタＴ２のドレインノード（センスアンプの入力ノード）の電圧レベルが、ＭＯＳトランジスタＴ４のドレインノード（センスアンプ２６の他方の入力ノード）の電圧レベルよりも低くなり、センスアンプ回路２６から、たとえばＨレベルの読出信号ＳＡＯＵＴが生成される。一方、ワード線ＷＬ上の読出電圧ＲＶ１とメモリセルのしきい値電圧の差が小さくなると、セル電流Ｉｃｅｌｌと電流Ｉｒｅｆ１との差が小さくなる。センスアンプ回路２６におけるセンスマージンよりも、その電流差が小さくなった場合、正確に、セルの記憶データ“００”に応じた読出信号ＳＡＯＵＴを生成することができなくなる。したがって、このワード線ＷＬの電圧レベルを、データ誤読出が生じた場合に記録することにより、“１１”分布と読出電圧ＲＶ１とのマージンを測定することができる。
In this case, in the
これに代えて、センスアンプ２６をアナログ的に動作させて、セル電流Ｉｃｅｌｌと基準電流Ｉｒｅｆ１の差をアナログ的に増幅して、センスアンプ出力の振幅を外部で測定して、読出マージンを測定してもよい。 Instead, the sense amplifier 26 is operated in an analog manner, the difference between the cell current Icell and the reference current Iref1 is amplified in an analog manner, the amplitude of the sense amplifier output is measured externally, and the read margin is measured. May be.
この測定結果の記録後、次いでメモリアレイ１においてメモリセルＭＣに“１０”の書込およびベリファイを行なう（ステップＳ４）。ステップＳ２における消去時のベリファイ動作と同様にして、ステップＳ４におけるデータ“１０”書込時のベリファイ時において、ワード線ＷＬにベリファイ電圧を印加した状態で、電流源１０Ａを介して流れる基準電流Ｉｒｅｆ１とセル電流Ｉｃｅｌｌとの比較により、ベリファイ動作が行なわれればよい。これに代えて、別途、ベリファイ専用の基準電流源が用いられてもよい。
After recording the measurement result, “10” is written and verified in the memory cell MC in the memory array 1 (step S4). Similar to the verify operation at the time of erasure in step S2, the reference current Iref1 flowing through the
データ“１０”の書込を行なった後、“１０”分布と読出電圧ＲＶ１およびＲＶ２のリードマージンを測定する。この場合においても、読出電圧ＲＶ１を順次上昇させて、セル電流Ｉｃｅｌｌと基準電流Ｉｒｅｆ１をセンスアンプ１１により検出して、内部読出信号ＳＡＯＵＴを生成し、誤読出が生じた場合の読出電圧ＲＶ１と“１０”分布とのリードマージンを測定して記録する。読出電圧ＲＶ２と“１０”分布とのリードマージンについても、上述と同様のマージン測定が行なわれる。
After the data “10” is written, the “10” distribution and the read margins of the read voltages RV1 and RV2 are measured. Also in this case, the read voltage RV1 is sequentially increased, the cell current Icell and the reference current Iref1 are detected by the
“１０”分布についてのリードマージン測定が完了すると、次いで、メモリセルＭＣに対する“０１”の書込が行なわれる（ステップＳ６）。この場合においても、ベリファイ動作が、たとえば電流源１０Ａを用いて行なわれる。
When the read margin measurement for the “10” distribution is completed, “01” is then written to the memory cell MC (step S6). Even in this case, the verify operation is performed using, for example, the
この“０１”の書込完了後、次いで再び“０１”分布と読出電圧ＲＶ２およびＲＶ３のリードマージンの測定が、例えば、メモリセルのワード線ＷＬの電圧をシフトさせて測定される。 After the writing of “01” is completed, the measurement of the “01” distribution and the read margin of the read voltages RV2 and RV3 is again performed by shifting the voltage of the word line WL of the memory cell, for example.
次いで、データ“００”の書込を行ない（ステップＳ８）、次いで、この“００”分布と読出電圧ＲＶ３とのリードマージンを測定する（ステップＳ９）。“００”分布について、その上限値が存在しないため、下側の読出電圧ＲＶ３に対するリードマージンの測定が行なわれる。 Next, data “00” is written (step S8), and then a read margin between the “00” distribution and the read voltage RV3 is measured (step S9). Since there is no upper limit for the “00” distribution, the read margin is measured for the lower read voltage RV3.
これらのリードマージン測定時のワード線ＷＬの電圧変化は、図９に示す論理部３に対して、テスト動作コマンドを与えることにより行われる（基準電流固定時の通常のリードマージン測定と同様のシーケンスで実行される）。 The voltage change of the word line WL during the read margin measurement is performed by giving a test operation command to the logic unit 3 shown in FIG. 9 (the same sequence as the normal read margin measurement when the reference current is fixed). Run on).
ステップＳ９の完了後、基準電流発生回路１０（図９参照）に含まれる電流源全てについてリードマージンの測定が行なわれたかの判定が行なわれる（ステップＳ１０）。未測定の電流源がまだ残っている場合には、電流源を切換え（ステップＳ１１）、再びステップＳ２からの処理が実行される。 After completion of step S9, it is determined whether or not the read margin has been measured for all the current sources included in the reference current generation circuit 10 (see FIG. 9) (step S10). If an unmeasured current source still remains, the current source is switched (step S11), and the processing from step S2 is executed again.
ステップＳ１０において、すべての電流源についてのリードマージン測定が完了したと判定されると、次いで、全電流源の測定結果から、最も広い（最も良い）リードマージンを与える電流源を決定し、選択信号ＳＥＬ（ＳＥＬ１，ＳＥＬ２）を固定的に設定する（ステップＳ１２）。 If it is determined in step S10 that the read margin measurement has been completed for all current sources, then the current source that provides the widest (best) read margin is determined from the measurement results of all the current sources, and the selection signal SEL (SEL1, SEL2) is fixedly set (step S12).
これにより、リードマージンの最も広い電流源を用いてデータの読出を行なうことができ、初期状態におけるリードマージンを拡大することができ、デトラップ寿命（デトラップ耐性）を改善することができる。 As a result, data can be read using a current source having the widest read margin, the read margin in the initial state can be expanded, and the detrapping life (detrapping resistance) can be improved.
なお、電流源１０Ａおよび１０Ｂに与えられる規準電圧Ｖｒｅｆ１およびＶｒｅｆ２は、同じ電圧レベルであってもよく、また、異なる電圧レベルであってもよい。この基準電圧Ｖｒｅｆ１およびＶｒｅｆ２が同じ電圧レベルの場合、ＭＯＳトランジスタＴ１１およびＴ１３が、それぞれ単位トランジスタの並列体で構成され、その電流駆動力が、単位トランジスタの駆動力単位で調整されていてもよい。基準電圧を利用してトランジスタの電流駆動力を調整することにより、基準電流候補を所望の値に設定することができる。
Reference voltages Vref1 and Vref2 applied to
図１４は、基準電流発生回路において電流源を択一的に使用するための構成の一例を示す図である。図１４において、選択信号ＳＥＬ１およびＳＥＬ２は、プログラム回路３０により生成される。このプログラム回路３０は、通常フラッシュメモリに含まれているＯＴＰＲＯＭ（１回プログラム可能読出制御メモリ：ワン・タイム・プログラマブルＲＯＭ）、ヒューズ素子の溶断により信号レベルを固定するヒューズプログラム回路、または、ボンディングパッドの電位固定により信号レベルを固定する回路などで構成される。
FIG. 14 is a diagram illustrating an example of a configuration for alternatively using a current source in the reference current generating circuit. In FIG. 14, the selection signals SEL1 and SEL2 are generated by the
電流源１０Ａおよび１０Ｂにおいて、ＭＯＳトランジスタＴ１１およびＴ１３は、それぞれワード線へのベリファイ電圧および読出電圧印加時の参照電流を生成する。従って、参照電流を調整することにより、同じ電圧レベルの読出電圧またはベリファイ電圧が用いられても、参照電流のメモリセル電流に対するマージンが大きく、従って、等価的に、読出電圧またはベリファイ電圧のレベル調整が、読出マージンが大きくなるように行なわれている。すなわち、ワード線に印加される読出電圧／ベリファイ電圧のレベルを調整するのに代えて、メモリセル電流に対する参照電流を調整して、読出マージンを確保する。単に電流源の切替えだけであり、最適レベルにワード線電圧を調整するように参照セルのしきい値電圧を調整する必要がなく、容易に最適読出マージンを得ることができる。
In
このプログラム回路３０による選択信号のプログラム完了後、パッケージ実装が行なわれ、製品出荷前の最終テストが行なわれる。ただし、プログラム回路３０として、ＯＴＰＯＲＭを利用する場合、パッケージ実装後に、このリードマージンのテストおよびプログラムが行なわれてもよい。
After the program of the selection signal by the
［変更例］
図１５は、この発明の実施の形態１の変更例に従う基準電圧発生回路１０の構成を概略的に示す図である。図１５において、基準電流発生回路１０は、電流源１０Ｃおよび１０Ｄを含む。電流源１０Ｃは、サブビット線ＳＢＡ０に並列に接続されるメモリセルＭ０−Ｍ３と、サブビット線ＳＢＡ１に並列にされるメモリセルＭ４−Ｍ７を含む。サブビット線ＳＢＡ０は、選択信号ＳＧＡ０に応答する選択トランジスタＴ２０を介してリファレンスメインビット線ＲＭＢＬに結合され、サブビット線ＳＢＡ１は、選択信号ＳＧＡ１に応答する選択トランジスタＴ２１を介してリファレンスメインビット線ＲＭＢＬに結合される。また、メモリセルＭ０−Ｍ３には共通にソースＳＬＡ０が設けられ、メモリセルＭ４−Ｍ７には、共通にソース線ＳＬＡ１が設けられる。
[Example of change]
FIG. 15 schematically shows a structure of reference
メモリセルＭ０およびＭ４のコントロールゲートがワード線ＷＡ０に結合され、メモリセルＭ１およびＭ５のコントロールゲートが、ワード線ＷＡ１に結合される。メモリセルＭ２およびＭ６のコントロールゲートが、ワード線ＷＡ２に結合される。メモリセルＭ３およびＭ７のコントロールゲートが、ワード線ＷＡ３に結合される。 Control gates of memory cells M0 and M4 are coupled to word line WA0, and control gates of memory cells M1 and M5 are coupled to word line WA1. Control gates of memory cells M2 and M6 are coupled to word line WA2. Control gates of memory cells M3 and M7 are coupled to word line WA3.
電流源１０Ｄは、サブビット線ＳＢＢ０とソース線ＳＬＢ０の間に並列に接続されるメモリセルＭ１０−Ｍ１３と、サブビット線ＳＢＢ１およびソース線ＳＬＢ１の間に並列に接続されるメモリセルＭ１４−Ｍ１７を含む。サブビット線ＳＢＢ０は、選択信号ＳＧＢ０に応答する選択トランジスタＴ２２を介してリファレンスメインビット線ＲＭＢＬに結合され、サブビット線ＳＢＢ１が、選択信号ＳＧＢ１をゲートに受ける選択トランジスタＰ２３を介してリファレンスメインビット線ＲＭＢＬに結合される。 Current source 10D includes memory cells M10-M13 connected in parallel between sub bit line SBB0 and source line SLB0, and memory cells M14-M17 connected in parallel between sub bit line SBB1 and source line SLB1. Sub-bit line SBB0 is coupled to reference main bit line RMBL via selection transistor T22 responding to selection signal SGB0, and sub-bit line SBB1 is connected to reference main bit line RMBL via selection transistor P23 receiving selection signal SGB1 at the gate. Combined.
メモリセルＭ１０およびＭ１４のコントロールゲートがワード線ＷＢ０に結合され、メモリセルＭ１１およびＭ１５のコントロールゲートが、ワード線ＷＢ１に結合される。メモリセルＭ１２およびＭ１６のコントロールゲートが、ワード線ＷＢ２に結合される。メモリセルＭ１３およびＭ１７のコントロールゲートが、ワード線ＷＢ３に結合される。 Control gates of memory cells M10 and M14 are coupled to word line WB0, and control gates of memory cells M11 and M15 are coupled to word line WB1. Control gates of memory cells M12 and M16 are coupled to word line WB2. Control gates of memory cells M13 and M17 are coupled to word line WB3.
リファレンスメインビット線ＲＭＢＬは、センスアンプ１１に結合される。また、センスアンプ１１は、メインビット線ＭＢＬを介してＹゲート８（図９参照）に結合される。このセンスアンプ１１は、図１２に示すセンスアンプと同じ構成を備え、基準電流発生回路１０を流す基準電流Ｉｒｅｆと選択メモリセルを介して流れる電流Ｉｃｅｌｌとの差に応じて、内部読出信号ＳＡＯＡＴを生成する。このセンスアンプ１１の出力信号は、図９に示すＩ／Ｏバッファ５を介して論理部３へ与えられる（ベリファイ動作時）。
Reference main bit line RMBL is coupled to
リファレンスセルを選択するために、行選択回路３３が設けられる。行選択回路により選択されたワード線およびセレクトゲートＴ２０およびＴ２１またはＴ２２，Ｔ２３により選択されたサブビット線の交差部のリファレンスセルを用いてリファレンス電流を生成する。
In order to select a reference cell, a
電流源１０Ｃおよび１０Ｄにおいて、メモリセルＭ０およびＭ７およびＭ１０−Ｍ１７は、それぞれ、図１１に示すベリファイ電圧および読出電圧Ｖｔｈ＿ＥＶ、Ｖｔｈ＿ＯＥＶ、ＲＶ１、Ｖｔｈ＿ＰＶ１、ＲＶ、Ｖｔｈ＿ＰＶ２、ＲＶ３およびＶｔｈ＿ＰＶ３のレベルのしきい値電圧を有するように書込が行なわれる（メモリセルトランジスタと同一サイズのとき）かまたはこれらの電圧に対応する電流を供給するように書込が行われる。
In
参照セルＭ０−Ｍ７およびＭ１０−Ｍ１７を用いてメモリセルのデータを読出す場合、メモリセルのコントロールゲート（ワード線）に印加される電圧は一定であり（全しきい値電圧分布に対して共通）、メモリセルの論理しきい値は、そのメモリセルを流れる電流Ｉｃｅｌｌの電流値によって決定される。したがって、各データ値に応じて、これらのリファレンスセルＭ０−Ｍ７およびＭ１０−Ｍ１７の駆動電流量が設定される。また、メモリセルトランジスタと同一構造のフローティングゲート型トランジスタを利用することにより、基準電流候補を、メモリセルのしきい値電圧分布に応じて、そのしきい値電圧を調整することにより生成することができ、基準電流候補の生成には、メモリセルのデータ書込と同様の書込を行うだけでよく、正確にメモリセルの特性を反映した基準電流を生成することができる。 When data in the memory cell is read using reference cells M0-M7 and M10-M17, the voltage applied to the control gate (word line) of the memory cell is constant (common to all threshold voltage distributions). ), The logical threshold value of the memory cell is determined by the current value of the current Icell flowing through the memory cell. Therefore, the drive current amounts of these reference cells M0 to M7 and M10 to M17 are set according to each data value. In addition, by using a floating gate type transistor having the same structure as the memory cell transistor, a reference current candidate can be generated by adjusting the threshold voltage according to the threshold voltage distribution of the memory cell. In order to generate the reference current candidate, it is only necessary to perform the same writing as the data writing of the memory cell, and the reference current that accurately reflects the characteristics of the memory cell can be generated.
この図１５に示すリファレンスセルを利用する場合のテストシーケンスは、図１３に示すテストシーケンスと同じであり、リードマージン測定時、電流マージンが測定される。すなわち、基準電流発生回路１０において、電流源１０Ｃまたは１０Ｄの一方が選択される。この後、メモリアレイにおいて、選択対象のメモリセルの消去が行なわれる。ベリファイ時においては、この消去ベリファイに対応するメモリセルを順次選択し、消去ベリファイ電圧Ｖｔｈ＿ＯＥＶおよびＶｔｈ＿ＥＶのしきい値電圧分布領域内に“１１”分布が存在するかの判定が行なわれる。これは、各ベリファイ電圧に対応するリファレンスセルを行選択回路３３および選択ゲートＴ２０，Ｔ２１またはＴ２２、Ｔ２３とにより選択し、センスアンプ１１に含まれる電流源からの定電流によりリファレンス電流Ｉｒｅｆを生成し、セル電流Ｉｃｅｌｌとリファレンス電流Ｉｒｅｆの大小比較により行なわれる。
The test sequence when the reference cell shown in FIG. 15 is used is the same as the test sequence shown in FIG. 13, and the current margin is measured when the read margin is measured. That is, in the reference
次いで、データ“１０”の書込を行ない、“１０”分布と読出電流のマージンを測定する。この読出電流マージンの測定時においては、メモリセルアレイにおいて、メモリセルのワード線の電圧レベルを低下させ、セル電流Ｉｃｅｌｌと読出電圧ＲＶ１に対応するメモリセルの駆動電流の大小比較により、電流マージンが測定される。 Next, the data “10” is written, and the “10” distribution and the read current margin are measured. In the measurement of the read current margin, the voltage level of the word line of the memory cell is lowered in the memory cell array, and the current margin is measured by comparing the magnitude of the drive current of the memory cell corresponding to the cell current Icell and the read voltage RV1. Is done.
データ“０１”、“００”についても、同様の電流マージンの測定を行ない、メモリセルの各論理しきい値と読出電圧の電流マージンを測定する。 For data “01” and “00”, the same current margin is measured, and the current threshold of each logic threshold value and read voltage of the memory cell is measured.
次いで、電流源１０Ｄを用いてメモリセルＭ１０−Ｍ１７を用いて、メモリセルの論理しきい値と読出電圧との電流マージンを測定する。 Next, the current margin between the logic threshold value of the memory cell and the read voltage is measured using the memory cells M10 to M17 using the current source 10D.
これらのリードマージン測定後に、電流源１０Ｃおよび１０Ｄの電流マージンを比較し、最適な電流源を以降の動作で使用する。すなわち、図１４に示すプログラム回路３０と同様の構成を用いて、選択信号ＳＧＡ０およびＳＧＡ１の組またはＳＧＢ０およびＳＧＢ１の一方を、固定的にＬレベルに設定し、使用される電流源に対する選択信号ＳＧ（ＳＧＡまたはＳＧＢ）は、イネーブル状態とされ、その電圧レベルは、ベリファイ時およびデータ読出時にセレクトゲート（ＢＴＲ：ブロック選択ゲート）に与えられるブロック選択信号と同一の電圧レベルに設定される。
After these lead margin measurements, the current margins of the
この構成においても、ワード線に印加される読出／ベリファイ電圧レベルを直接調整するのに代えて、メモリセル電流に対する参照電流を調整しており、等価的に、ワード線電圧を調整して、リードマージンを確保している（参照電流が大きくされる場合には、メモリセル電流が相対的に大きくされた状態に対応し、従って、ワード線読出／ベリファイ電圧が相対的に上昇された状態に対応する）。 Also in this configuration, instead of directly adjusting the read / verify voltage level applied to the word line, the reference current for the memory cell current is adjusted, and equivalently, the word line voltage is adjusted to read A margin is secured (when the reference current is increased, it corresponds to a state where the memory cell current is relatively increased, and accordingly corresponds to a state where the word line read / verify voltage is relatively increased) To do).
なお、基準電流発生回路１０において、電流源の数は２つに限定されず、より多く設けられてもよい。
In the reference
また、このリファレンスセルを用いる電流源１０Ｃおよび１０Ｄは、メモリアレイ１（図９参照）内に設けられてもよく、メモリアレイ１も外部に設けられてもよい。
The
また、図１５に示すリファレンスセルＭ０−Ｍ７およびＭ１０−Ｍ１７は、１行に整列して配置され、選択ゲートＴ２０−Ｔ２３により、使用されるリファレンスセルが選択される構成が用いられてもよい。また、ワード線ＷＡ０−ＷＡ３およびＷＢ０−ＷＢ３は、それぞれ同じワード線であってもよい（４行４列に配置されるリファレンスセルが用いられる）。このリファレンスセルの配置は、これらの電流源１０Ｃおよび１０Ｄがメモリアレイ内に設けられるかメモリアレイ外部に設けられる場合に応じて、適切な配置に定められる。
In addition, the reference cells M0 to M7 and M10 to M17 illustrated in FIG. 15 may be arranged in one row and a configuration in which the reference cells to be used are selected by the selection gates T20 to T23 may be used. The word lines WA0-WA3 and WB0-WB3 may be the same word line (reference cells arranged in 4 rows and 4 columns are used). The arrangement of the reference cells is determined to be an appropriate arrangement depending on whether these
また、ワード線ＷＡ０−ＷＡ７およびＷＢ０−ＷＢ７の電圧レベルは、メモリアレイのワード線に与えられる電圧レベルと同じ電圧レベルに設定される。また、行選択回路３３は、電流源１０Ｃおよび１０Ｄそれぞれに対して設けられても良く、共通に設けられても良い（ワード線が電流源１０Ｃおよび１０Ｄにおいて共通）。
The voltage levels of word lines WA0-WA7 and WB0-WB7 are set to the same voltage level as that applied to the word lines of the memory array. The
図１６は、これらの電流源１０Ｃおよび１０Ｄを選択する信号を発生する部分の構成の一例を示す図である。図１６において、電流源選択信号発生部は、図１４に示すプログラム回路３０からの選択信号ＳＥＬ１と論理部３から生成される選択信号ＳＧ０とを受けて、選択信号ＳＧＡ０を生成するＡＮＤ回路ＡＧ０と、プログラム回路３０からの選択信号ＳＥＬ１と論理部３からの選択信号ＳＧ１とを受けて、選択信号ＳＧＡ１を生成するＡＮＤ回路ＡＧ１と、プログラム回路３０からの選択信号ＳＥＬ２と論理部３から生成される選択信号ＳＧ０とを受けて、選択信号ＳＧＢ０を生成するＡＮＤ回路ＡＧ２と、選択信号ＳＥＬ２と論理部から生成される選択信号ＳＧ１とを受けて、選択信号ＳＧＢ１を生成するＡＮＤ回路ＡＧ３を含む。
FIG. 16 is a diagram showing an example of a configuration of a portion that generates a signal for selecting these
選択信号ＳＥＬ１およびＳＥＬ２の一方が固定的にＬレベルに固定される。たとえば、選択信号ＳＥＬ１がＬレベルの固定され、選択信号ＳＥＬ２がＨレベルに設定された場合、ＡＮＤ回路ＡＧ０およびＡＧ１の出力信号ＳＧＡ０およびＳＧＡ１はＬレベルに固定される。一方、ＡＮＤ回路ＡＧ２およびＡＧ３の出力する選択信号ＳＧＢ０およびＳＧＢ１が、論理部３からの選択信号ＳＧ０およびＳＧ１に従って変化する。これにより、リードマージン測定時および各動作モード（ベリファイモードおよびリードマージン測定モード）に応じて、選択信号を活性化する。 One of the selection signals SEL1 and SEL2 is fixedly fixed at the L level. For example, when selection signal SEL1 is fixed at L level and selection signal SEL2 is set at H level, output signals SGA0 and SGA1 of AND circuits AG0 and AG1 are fixed at L level. On the other hand, selection signals SGB0 and SGB1 output from AND circuits AG2 and AG3 change according to selection signals SG0 and SG1 from logic unit 3. Thus, the selection signal is activated at the time of read margin measurement and in accordance with each operation mode (verify mode and read margin measurement mode).
通常使用時においては、センスアンプ１１でのメモリセルのデータの読出論理レベルに応じて、読出電圧に対応するしきい値電圧を有するリファレンスセルが逐次選択されて、リファレンス電流との比較に基づいてデータの読出が逐次行なわれる。
In normal use, a reference cell having a threshold voltage corresponding to the read voltage is sequentially selected according to the read logic level of the memory cell data in the
この場合、リファレンスセルが並列に設けられ、多値データの各論理値に対応するリファレンスセルが並列に選択され、メモリセル電流との並列比較が行なわれてデータの読出が行なわれてもよい（センスアンプが各論理値に対応して設けられる）。 In this case, the reference cells may be provided in parallel, the reference cells corresponding to the respective logical values of the multivalued data may be selected in parallel, and the data may be read by performing parallel comparison with the memory cell current ( A sense amplifier is provided for each logical value).
また、上述の説明においては、参照セルを利用する場合には、ワード線電圧が一定であり、各しきい値電圧分布に対して共通のワード線読出ベリファイ電圧が与えられるとして説明している。しかしながら、参照セルを利用する場合にも、電流源を利用する場合と同様、上位ビットおよび下位ビットの読出が、各々、読出電圧に対応するリファレンスセルを選択して参照電流を生成し、この参照電流との比較に基づいて行われても良い。 In the above description, when the reference cell is used, the word line voltage is constant, and a common word line read verify voltage is applied to each threshold voltage distribution. However, in the case of using the reference cell, as in the case of using the current source, the reading of the upper bit and the lower bit selects the reference cell corresponding to the read voltage and generates the reference current. It may be performed based on a comparison with current.
以上のように、この発明の実施の形態１に従えば、複数の電流源を設け、リードマージンの測定結果に基づいて、読出マージンの大きな電流源を選択して使用しており、初期状態における読出マージンを広くすることができ、デトラップ寿命が改善される。 As described above, according to the first embodiment of the present invention, a plurality of current sources are provided, and a current source having a large read margin is selected and used based on the measurement result of the read margin. The read margin can be widened and the detrap life is improved.
［実施の形態２］
図１７は、この発明の実施の形態２に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。この図１７に示す不揮発性半導体記憶装置が、以下の点で、図９に示す不揮発性半導体記憶装置とその構成が異なる。すなわち、メモリアレイ５０は複数のメモリブロックＭＢに分割され、各メモリブロックＭＢにおいて書換カウンタメモリ（Ｅ／Ｗカウンタメモリ：カウンタ回路）５２が設けられる。
[Embodiment 2]
FIG. 17 schematically shows a whole structure of the nonvolatile semiconductor memory device according to the second embodiment of the present invention. The nonvolatile semiconductor memory device shown in FIG. 17 differs from the nonvolatile semiconductor memory device shown in FIG. 9 in the following points. That is, the
論理部５５は、各メモリブロックＭＢ単位で、このＥ／Ｗカウンタメモリ５２のカウント値をモニタし、そのカウント値に基づいて、基準電流発生回路６０の発生する基準電流を、各動作モードに応じてその切換制御信号ＳＷＣにより切換える。通常、書込／消去はメモリブロック単位で実行され、書換回数がメモリブロック毎に異なる。メモリブロック単位で書換回数Ｅ／Ｗをモニタすることにより、正確にメモリセルの書換回数に応じて、データセンス時（アクセス時のデータ外部読出およびベリファイ時のデータ内部読出）のリファレンスレベル（参照電流に対応する読出／ベリファイ電圧レベル）を生成することができる。
The
この図１７に示す不揮発性半導体記憶装置の他の構成は、図９に示す不揮発性半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。 The other configuration of the nonvolatile semiconductor memory device shown in FIG. 17 is the same as that of the nonvolatile semiconductor memory device shown in FIG. 9, and corresponding portions are denoted by the same reference numerals and detailed description thereof is omitted. .
メモリブロックＭＢ内におけるメモリセルの配置は、図１０に示す構成と同様、メイン／サブビット線の階層ビット線構造が用いられる。メインビット線が、列方向に整列するメモリブロックに対し共通に設けられ、メモリブロックＭＢそれぞれにおいて、サブビット線とソース線の間に複数のメモリセルＭＣが並列に配置され、各メモリセルに対してワード線が接続される。 Similar to the configuration shown in FIG. 10, the memory cell MB has a hierarchical bit line structure of main / sub bit lines. A main bit line is provided in common for the memory blocks aligned in the column direction, and in each of the memory blocks MB, a plurality of memory cells MC are arranged in parallel between the sub bit line and the source line. A word line is connected.
メモリブロックＭＢにおいて、ワード線選択は、たとえば階層ワード線構成を利用して行なう。すなわち、メインワード線が行方向のメモリブロックに共通に配置され、各メモリブロックにおいてメモリセル行に対応してサブワード線が配置される。選択メモリブロックにおいて、ブロック選択信号とＸデコーダ６からのメインワード線上に伝達された行選択信号とに従ってサブワード線が選択される。例えば、メモリブロックＭＢそれぞれにおいて、サブワード線ドライバを配置し、このサブワード線ドライバが、Ｘデコーダ６の出力する行選択信号とメモリブロック選択信号とに従って、サブワード線を選択的に駆動する構成が用いられてもよい。
In memory block MB, word line selection is performed using, for example, a hierarchical word line configuration. That is, the main word line is arranged in common in the memory block in the row direction, and the sub word line is arranged corresponding to the memory cell row in each memory block. In the selected memory block, the sub word line is selected according to the block selection signal and the row selection signal transmitted from the
図１８は、図１７に示す基準電流発生回路６０の構成を概略的に示す図である。図１８において、基準電流発生回路は、互いに駆動電流の異なる基準電流源６０Ａおよび６０Ｂを含む。これらの基準電流源６０Ａおよび６０Ｂが、切換信号ＳＷＣ１およびＳＷＣ２により、書換回数および動作モードに応じて切換えて用いられて、センスアンプ１１に対する参照電流を生成する。
FIG. 18 schematically shows a structure of reference
図１９は、図１７に示す不揮発性半導体記憶装置の動作を示すフロー図である。以下、図１８および図１９を参照して、図１７に示す不揮発性半導体記憶装置の動作について説明する。 FIG. 19 is a flowchart showing the operation of the nonvolatile semiconductor memory device shown in FIG. The operation of the nonvolatile semiconductor memory device shown in FIG. 17 will be described below with reference to FIGS.
まず、不揮発性半導体記憶装置へのアクセスが、入力バッファ回路２から与えられる制御信号に基づいて指定されたかの判定が論理部５５において行なわれる。論理部５５は、この動作モードを指定するコマンド（制御信号）が与えられた後、続いて与えられるアドレス信号に従ってメモリブロック（ＭＢ）を選択する（ステップＳ３０）。
First, the
メモリブロックＭＢが選択されると、次いで、この選択メモリブロックＭＢに含まれるＥ／Ｗカウンタメモリのカウント値が読出され、論理部５５においてそのカウント値が保持される（ステップＳ３１）。 When memory block MB is selected, the count value of the E / W counter memory included in this selected memory block MB is then read, and the count value is held in logic unit 55 (step S31).
次いで、動作モードが、データのセンスモードであるかの判定が行なわれる（ステップＳ３２）。このデータセンスモードは、ベリファイ時の内部データ読出または外部へのデータ読出を行なうモードであり、センスアンプ１１が活性化される動作モードを示す。
Next, it is determined whether the operation mode is a data sense mode (step S32). This data sense mode is a mode in which internal data reading at the time of verification or data reading to the outside is performed, and indicates an operation mode in which
データセンスモードでない場合には、消去パルスまたは書込パルスの印加が行なわれる（ステップＳ３３）。この消去／書込後、ベリファイ動作のために、再び、ステップＳ３２へ戻る。 If not in the data sense mode, an erase pulse or a write pulse is applied (step S33). After this erase / write, the process returns to step S32 again for the verify operation.
ステップＳ３２において、データセンスモードであると判定されると、次いで、ステップＳ３１において読出されたカウント値が、所定値Ｎ以下であるかの判定が論理部５５において行なわれる（ステップＳ３４）。このカウント値が所定値Ｎ以下の場合には、電流量の比較的大きい電流源５０Ａが、センスアンプ回路１１に切換信号ＳＷＣ１により接続される（ステップＳ３５）。この状態で、メモリセルのデータのセンス（ベリファイのための内部読出またはデータアクセスのための外部読出）が行なわれる（ステップＳ３６）。ワード線に与えられる電圧レベルは、書換回数に係らず同じである。
If it is determined in step S32 that the mode is the data sense mode, then it is determined in the
センス動作が、すべてのデータについて実行されたかについての判定が、論理部５５において行なわれ（ステップＳ３７）、まだすべてのデータについてのセンスが完了していない場合、再び、ステップＳ３２へ戻る。
It is determined in the
一方、ステップＳ３４において、Ｅ／Ｗカウンタメモリのカウント値がＮよりも大きい場合には、論理部において、このセンスモードが、ベリファイモードであるかの判定が行なわれる（ステップＳ３８）。ベリファイモード時においては、基準電流源５０Ａを用いてベリファイ動作が行なわれる（ステップＳ３９）。 On the other hand, if the count value of the E / W counter memory is greater than N in step S34, the logic unit determines whether this sense mode is a verify mode (step S38). In the verify mode, a verify operation is performed using reference current source 50A (step S39).
このベリファイ動作がすべてのベリファイレベルについて行なわれたかの判定が行なわれる（ステップＳ４０）。すべてのベリファイレベルについてのベリファイ動作が完了していない場合、ステップＳ３２へ戻り、残りのベリファイレベルについての消去／書込またはベリファイが繰返し実行される。 It is determined whether this verify operation has been performed for all verify levels (step S40). If the verify operation for all the verify levels is not completed, the process returns to step S32, and erase / write or verify for the remaining verify levels is repeatedly executed.
一方、ステップＳ３８において、ベリファイモードでないと判定されると、外部読出モードであり、この場合には、電流量の小さい電流源５０Ｂを使用して、データの読出が行なわれる（ステップＳ４１）。 On the other hand, if it is determined in step S38 that the mode is not the verify mode, the mode is the external read mode. In this case, data is read using the current source 50B having a small current amount (step S41).
次いで、すべてのデータの読出が行なわれたかの判定が行なわれ（ステップＳ４２）、すべてのデータが読出されるまで、電流源５０Ｂを使用してデータの読出が行なわれる。 Next, it is determined whether all data has been read (step S42), and data reading is performed using current source 50B until all data is read.
ステップＳ３７、Ｓ４０およびＳ４２において、すべての動作が完了したと判定されると、この指定された動作モードが完了する。 If it is determined in steps S37, S40, and S42 that all operations have been completed, the designated operation mode is completed.
書換回数について、データの書込を行なう場合には、消去および書込が行なわれる。一方、消去コマンドが与えられた場合には、消去動作のみが行なわれ、データの書込は行なわれない。この書換回数（Ｅ／Ｗ回数）は、消去コマンドが与えられ、消去のみが行なわれる場合にも、カウントされる。しかしながら、消去時の電荷のデトラップは、ホールのデトラップであり、プログラム時の電子のデトラップよりもその影響は小さい。従って、書換回数としては、書込が指定された回数がカウントされても良い（消去コマンドの印かはカウントしない）。 When data is written with respect to the number of rewrites, erasure and writing are performed. On the other hand, when an erase command is given, only an erase operation is performed, and no data is written. This number of rewrites (E / W times) is also counted when an erase command is given and only erase is performed. However, the charge detrapping at the time of erasing is a hole detrapping, and its influence is smaller than the electron detrapping at the time of programming. Therefore, the number of times of rewriting may be counted as the number of rewrites (the mark of the erase command is not counted).
基準電流源５０Ａおよび５０Ｂの構成は、先の実施の形態１において説明したものと同じであり、基準電流源トランジスタを利用する構成（図１２参照）またはリファレンスセルを利用する構成（図１５参照）のいずれが用いられてもよい。 The configurations of the reference current sources 50A and 50B are the same as those described in the first embodiment, and the configuration using the reference current source transistor (see FIG. 12) or the configuration using the reference cell (see FIG. 15). Any of these may be used.
図２０は、この発明の実施の形態２における各ベリファイ電圧および読出電圧とメモリセルのしきい値電圧分布との関係を示す図である。図２０において、横軸に、メモリセルのしきい値電圧Ｖｔｈを示し、縦軸に、各しきい値分布のビット数の常用対数値を示す。図２０においては、４値データが１つのメモリセルに格納される場合のしきい値電圧分布を示し、ベリファイ電圧として、Ｖｔｈ＿ＯＥＶ、Ｖｔｈ＿ＥＶ、Ｖｔｈ＿ＰＶ１、Ｖｔｈ＿ＰＶ２およびＶｔｈ＿ＰＶ３を示す。読出電圧レベルは、ＲＶ１、ＲＶ２、およびＲＶ３である。 FIG. 20 shows a relationship between each verify voltage and read voltage and the threshold voltage distribution of the memory cell in the second embodiment of the present invention. In FIG. 20, the horizontal axis represents the threshold voltage Vth of the memory cell, and the vertical axis represents the common logarithmic value of the number of bits of each threshold distribution. FIG. 20 shows threshold voltage distributions when quaternary data is stored in one memory cell, and Vth_OEV, Vth_EV, Vth_PV1, Vth_PV2, and Vth_PV3 are shown as verify voltages. Read voltage levels are RV1, RV2, and RV3.
図２０において、また、各しきい値電圧分布における実線で示す分布が、消去／書込完了時のしきい値電圧分布を示し、破線で示すしきい値電圧分布が、デトラップによるしきい値電圧シフト時のしきい値電圧分布を示す。 In FIG. 20, the distribution indicated by the solid line in each threshold voltage distribution indicates the threshold voltage distribution at the time of completion of erasing / writing, and the threshold voltage distribution indicated by the broken line indicates the threshold voltage by detrapping. The threshold voltage distribution at the time of shift is shown.
ここでは、特に、そのデトラップによるしきい値シフトの影響が大きい書込状態（プログラム状態）についてしきい値電圧シフトを示す。 Here, the threshold voltage shift is particularly shown for a write state (program state) in which the influence of the threshold shift due to the detrapping is large.
書込状態においては、図２０に示すように、しきい値電圧分布が電子のデトラップにより低い方にシフトする。この場合、トンネル絶縁膜の劣化により、この電荷トラップおよびデトラップが顕著となると、読出時に電流源が与える基準電流量を、ベリファイ時よりも低減させる。この基準電流量が小さい場合、参照セルを利用する構成の場合、メモリセルを流れる電流Ｉｃｅｌｌが相対的に大きくされる状態に対応する。このセル電流Ｉｃｅｌｌが大きくされる状態は、読出電圧ＲＶ１、ＲＶ２およびＲＶ３が、それぞれ低くされる状態に対応する（図２０において、参照セルを利用する場合には、一定のワード線電圧が各しきい値電圧分布に対して共通に与えられる）。 In the written state, as shown in FIG. 20, the threshold voltage distribution is shifted to the lower side due to electron detrapping. In this case, when charge trapping and detrapping become conspicuous due to deterioration of the tunnel insulating film, the reference current amount given by the current source at the time of reading is reduced as compared with that at the time of verification. When the reference current amount is small, the configuration using the reference cell corresponds to a state where the current Icell flowing through the memory cell is relatively increased. The state in which cell current Icell is increased corresponds to the state in which read voltages RV1, RV2 and RV3 are lowered (in FIG. 20, when a reference cell is used, a constant word line voltage is set to each threshold value). Common to the value voltage distribution).
図１２に示す基準電流源トランジスタを利用する場合、基準電流量が低減されると、基準電流源トランジスタのしきい値電圧が高くされた状態に対応し、逆にいえば、ワード線電圧が低くされた状態に対応する。これは、図２０に示すしきい値電圧分布において、メモリセルのしきい値電圧が低くされた状態に対応し、すなわち、読出電圧レベルＲＶ１−ＲＶ３が低いほうにシフトされた状態に対応する。従って、いずれの電流源を利用する場合においても、読出時にベリファイ時に比べて基準電流量を低減することにより、読出電圧レベルＲＶ１−ＲＶ３を等価的に低下させることとなり、デトラップによるしきい値電圧シフトに対する読出マージンを確保することができる（基準電流量がワード線電圧に対応する）。 When the reference current source transistor shown in FIG. 12 is used, if the reference current amount is reduced, this corresponds to a state in which the threshold voltage of the reference current source transistor is increased, and conversely, the word line voltage is reduced. It corresponds to the state that was done. In the threshold voltage distribution shown in FIG. 20, this corresponds to the state where the threshold voltage of the memory cell is lowered, that is, the state where read voltage levels RV1-RV3 are shifted to the lower side. Therefore, regardless of which current source is used, the read voltage levels RV1 to RV3 are equivalently reduced by reducing the reference current amount at the time of reading as compared with the time of verifying, and the threshold voltage shift due to detrapping. Can be secured (the reference current amount corresponds to the word line voltage).
すなわち、図２０において示すように、メモリセルのしきい値電圧分布がデトラップにより低電圧方向にシフトした場合、読出電圧ＲＶ１、ＲＶ２およびＲＶ３も破線で示すように低電圧方向に等価的にシフトさせる。メモリセルのしきい値電圧分布のデトラップによるシフト量を、基準電流量低減による読出電圧の等価的な低下により補償する。これにより、デトラップによりメモリセルのしきい値電圧Ｖｔｈが低下しても、その低下したしきい値電圧Ｖｔｈ分布と読出電圧との間のマージンは十分に確保することができ、トンネル絶縁膜の劣化によるデトラップ発生時においても、正確にデータの読出を行なうことができ、デトラップ耐性を改善することができる。 That is, as shown in FIG. 20, when the threshold voltage distribution of the memory cell is shifted in the low voltage direction due to detrapping, the read voltages RV1, RV2, and RV3 are also equivalently shifted in the low voltage direction as indicated by the broken lines. . The shift amount due to the detrapping of the threshold voltage distribution of the memory cell is compensated by an equivalent decrease in the read voltage due to the reduction in the reference current amount. As a result, even if the threshold voltage Vth of the memory cell decreases due to detrapping, a sufficient margin can be secured between the decreased threshold voltage Vth distribution and the read voltage, and the tunnel insulating film is deteriorated. Even when detrapping occurs due to the above, data can be read accurately, and the detrapping resistance can be improved.
なお、この読出電圧ＲＶ１、ＲＶ２およびＲＶ３の電圧レベルが等価的に低電圧レベル方向にシフトした場合、しきい値電圧分布の上限値も低い方向にシフトしている。従って、しきい値電圧分布よりも高い方の読出電圧が等価的に低下しても、この上側の読出電圧に対して十分に読出マージンは確保することができる。消去状態の“１１”分布については、その読出電圧ＲＶ１が低下し、しきい値電圧分布の上限値とのマージンが小さくなる。しかしながら、基準電流が小さくされており、読出電圧ＲＶ１の等価的な低下は補償されており、同様、安定なデータの読出を行なうことができる。 When the voltage levels of read voltages RV1, RV2, and RV3 are equivalently shifted in the low voltage level direction, the upper limit value of the threshold voltage distribution is also shifted in the lower direction. Therefore, even if the read voltage higher than the threshold voltage distribution is equivalently reduced, a sufficient read margin can be secured for the upper read voltage. For the “11” distribution in the erased state, the read voltage RV1 decreases, and the margin with the upper limit value of the threshold voltage distribution decreases. However, the reference current is reduced, and an equivalent drop in the read voltage RV1 is compensated, and similarly, stable data reading can be performed.
なお、図２０において、しきい値電圧の高い“００”分布においてデトラップによるしきい値電圧のシフト量が大きい。これは。書込時において消去状態から最も多く電子の注入が行なわれており、トンネル絶縁膜のとラップ電子の数が増加するため、応じてデトラップの影響も最も大きくなるためである。 In FIG. 20, the shift amount of the threshold voltage due to detrapping is large in the “00” distribution having a high threshold voltage. this is. This is because most electrons are injected from the erased state at the time of writing, and the number of wrap electrons in the tunnel insulating film increases, so that the influence of detrapping is correspondingly increased.
また、Ｅ／Ｗカウンタメモリのカウント値は、対応のメモリブロックＭＢにおいて書換が行なわれたとき、そのカウント値が更新されるため、選択メモリブロックＭＢのメモリセルデータの書込と並行して、このＥ／Ｗカウンタメモリのカウント値の書込が行なわれればよい。これは、Ｅ／Ｗカウンタメモリとしては、メモリブロックＭＢ内の特定の領域の不揮発性メモリセルをカウントメモリとして用いることにより容易に実現される。 Further, since the count value of the E / W counter memory is updated when the corresponding memory block MB is rewritten, in parallel with the writing of the memory cell data of the selected memory block MB, It is only necessary to write the count value of the E / W counter memory. This is easily realized by using a non-volatile memory cell in a specific area in the memory block MB as the count memory as the E / W counter memory.
［変更例］
図２１は、この発明の実施の形態２の変更例に従う基準電流決定シーケンスを示すフロー図である。この図２１に示すフロー図の電流源変更シーケンスにおいて用いられる回路構成は、先の図１７および図１８に示す構成と同じであり、大きさの異なる基準電流を供給する少なくとも２つの基準電流源（５０Ａおよび５０Ｂ）が用いられる。
[Example of change]
FIG. 21 is a flowchart showing a reference current determination sequence according to the modification of the second embodiment of the present invention. The circuit configuration used in the current source change sequence of the flow diagram shown in FIG. 21 is the same as the configuration shown in FIGS. 17 and 18, and at least two reference current sources that supply different reference currents ( 50A and 50B) are used.
この図２１に示す電流源操作シーケンスは、図１９に示す基準電流操作シーケンスと以下の点でその処理内容が異なる。すなわち、書換回数が、所定値Ｎを超えるまでは、電流量の小さな電流源５０Ｂを用いる（ステップＳ３５Ａ）。この図２１に示す操作シーケンスにおいて、各他のステップの処理内容は、図１９に示すフロー図と同じであり、対応する操作内容については、同一のステップ番号を付し、その詳細説明は省略する。 The current source operation sequence shown in FIG. 21 differs from the reference current operation sequence shown in FIG. 19 in processing contents in the following points. That is, the current source 50B having a small current amount is used until the number of rewrites exceeds the predetermined value N (step S35A). In the operation sequence shown in FIG. 21, the processing contents of the other steps are the same as those in the flowchart shown in FIG. 19, and the corresponding operation contents are denoted by the same step numbers, and detailed description thereof is omitted. .
したがって、この発明の実施の形態２の変更例においては、書換回数が所定値Ｎの範囲内のときには、（相対的に）小さな電流を基準電流として用いてメモリセルデータのベリファイおよび読出を行なう。一方、この書換回数が所定値Ｎを超えると、ベリファイ動作（消去および書込（プログラム）のベリファイ）時においては、供給電流の大きい電流源５０Ａが用いられ、データ読出時には、供給電流の小さな電流源５０Ｂが用いられる。 Therefore, in the modification of the second embodiment of the present invention, when the number of rewrites is within a predetermined value N, the memory cell data is verified and read using a (relatively) small current as a reference current. On the other hand, if the number of times of rewriting exceeds a predetermined value N, current source 50A having a large supply current is used in the verify operation (erase and program (verify) verify), and a current having a small supply current is used in data reading. Source 50B is used.
図２２は、図２１に示す操作シーケンスにおけるメモリセルのしきい値電圧分布を示す図である。図２２においても、４値データを格納する場合のしきい値電圧分布を示す。 FIG. 22 shows threshold voltage distributions of the memory cells in the operation sequence shown in FIG. FIG. 22 also shows the threshold voltage distribution when quaternary data is stored.
書換回数が所定値Ｎを超えると、ベリファイ時には電流源５０Ａが用いられ、書換回数が所定値Ｎ以下の場合よりも大きな電流が、ベリファイ時の基準電流として用いられる。ベリファイ時には、メモリセル電流（Ｉｃｅｌｌ）は、この大きな基準電流と比較されて、そのしきい値電圧レベルが判定される。基準電流が大きくされた状態は、メモリセル電流が相対的に小さくされた状態に対応し、これはワード線電圧が等価的に高くされた状態に対応する。従って、基準電流量は、判定電圧レベルに対応する。すなわち、ワード線電圧が、通常のベリファイ電圧レベルに維持されても、等価的に、このベリファイ電圧レベルが上昇した状態が実現される。これにより、プログラム分布（“１０”分布、“０１”分布、および“００”分布）を電圧レベルの高い方にシフトさせることができ、デトラップによるメモリセルのしきい値電圧（Ｖｔｈ）の低下を補正したしきい値電圧分布を実現する。 When the number of rewrites exceeds a predetermined value N, the current source 50A is used at the time of verification, and a larger current than that when the number of rewrites is equal to or less than the predetermined value N is used as a reference current at the time of verification. At the time of verification, the memory cell current (Icell) is compared with this large reference current to determine its threshold voltage level. A state in which the reference current is increased corresponds to a state in which the memory cell current is relatively decreased, which corresponds to a state in which the word line voltage is increased equivalently. Therefore, the reference current amount corresponds to the determination voltage level. That is, even if the word line voltage is maintained at the normal verify voltage level, a state where the verify voltage level is increased is equivalently realized. As a result, the program distribution (“10” distribution, “01” distribution, and “00” distribution) can be shifted to the higher voltage level, and the threshold voltage (Vth) of the memory cell is reduced due to detrapping. A corrected threshold voltage distribution is realized.
デトラップによりしきい値電圧（Ｖｔｈ）が低下しても、読出電圧ＲＶ１、ＲＶ２およびＲＶ３に対してのマージンは、書換回数が所定値Ｎよりも小さくデトラップによるしきい値電圧シフトが生じないときと同様のマージンが確保される。これにより、デトラップによるしきい値電圧の定電圧方向へのシフトが生じても充分に読出マージンを確保することができ、デトラップ耐性を改善することができ、デトラップ寿命を長くすることができる。 Even if the threshold voltage (Vth) decreases due to detrapping, the margin for the read voltages RV1, RV2 and RV3 is such that the number of rewrites is smaller than a predetermined value N and no threshold voltage shift due to detrapping occurs. A similar margin is secured. As a result, even when the threshold voltage shifts in the constant voltage direction due to detrapping, a sufficient read margin can be secured, the detrapping resistance can be improved, and the detrapping life can be extended.
以上のように、この発明の実施の形態２に従えば、書換回数に応じて、ベリファイ時または読出時の電流量を変更（切換）しており、トンネル絶縁膜の電圧ストレスによる劣化時にデトラップが発生しても、このデトラップによるしきい値電圧シフトを確実に補償して安定なデータの読出を行なうことができ、デトラップ耐性が改善される。 As described above, according to the second embodiment of the present invention, the amount of current at the time of verifying or reading is changed (switched) according to the number of rewrites, and detrapping occurs when the tunnel insulating film deteriorates due to voltage stress. Even if it occurs, the threshold voltage shift due to detrapping can be reliably compensated, and stable data can be read out, and the detrapping tolerance is improved.
［実施の形態３］
図２３は、この発明の実施の形態３に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。この発明の実施の形態３においては、図１７に示す不揮発性半導体記憶装置とは、基準電流発生回路６０の構成が異なり、他の構成としては、図１７に示す構成が用いられる。従って、図２３においては、基準電流発生回路の構成を示し、その他の構成の図示は省略する。
[Embodiment 3]
FIG. 23 schematically shows a structure of a main portion of the nonvolatile semiconductor memory device according to the third embodiment of the present invention. In the third embodiment of the present invention, the configuration of the reference
基準電流発生回路６０は、リファレンスセルを利用する基準電流源６５と、基準電流源６５の駆動する電流Ｉｒｅｆ０に対するバイアス電流Ｉｂｉａｓを生成するバイアス電流源６７を含む。基準電流源６５は、サブビット線ＳＢＬａとソース線ＳＬａの間に並列に接続されるメモリセルＭａ−Ｍｄと、サブビット線ＳＢＬｂおよびソース線ＳＬｂの間に並列に接続されるメモリセルＭｅ−Ｍｈを含む。メモリセルＭａ−Ｍｈは、たとえば図２２に示す各ベリファイ電圧および読出電圧に対応する電流を供給するように、そのしきい値電圧または電流駆動力が予め設定される。
The reference
サブビット線ＳＢＬａおよびＳＢＬｂは、それぞれ、選択ゲートトランジスタＴ３０およびＴ３２を介してリファレンスメインビット線ＲＭＢＬに結合される。選択ゲートトランジスタＴ３０およびＴ３２のゲートには、リファレンスセル群選択信号ＳＧ０およびＳＧ１がそれぞれ与えられ、ベリファイモード時またはデータ読出時の、対象データの論理値に応じたリファレンスセルの組を選択する。 Sub-bit lines SBLa and SBLb are coupled to reference main bit line RMBL via select gate transistors T30 and T32, respectively. Reference cell group selection signals SG0 and SG1 are applied to the gates of the selection gate transistors T30 and T32, respectively, to select a set of reference cells corresponding to the logical value of the target data in the verify mode or data read.
リファレンスセルＭａ−Ｍｈにおいて、それぞれ同一行に配置されるリファレンスセルに対しワード線Ｗａ−Ｗｄが接続されて、対応のリファレンスセルのコントロールゲートに結合される。これらのワード線Ｗａ−Ｗｄは、センスされるメモリセルのデータの論理値に応じてメモリセルの組を選択する。選択ワード線および選択リファレンス列に位置するリファレンスセルが、センスアンプ１１に結合される。
In reference cells Ma-Mh, word lines Wa-Wd are connected to the reference cells arranged in the same row, respectively, and coupled to the control gate of the corresponding reference cell. These word lines Wa-Wd select a set of memory cells according to the logical value of the data of the memory cell to be sensed. Reference cells located in the selected word line and the selected reference column are coupled to the
バイアス電流源６７は、それぞれ切換信号ＳＷＣａおよびＳＷＣｂに従って選択的に導通するバイアストランジスタＴ３５およびＴ３６を含む。これらのバイアストランジスタＴ３５およびＴ３６は、たとえばＮチャネルＭＯＳトランジスタで構成され、リファレンスメインビット線ＲＭＢＬに結合される。バイアストランジスタＴ３５およびＴ３６の電流駆動量は、トランジスタサイズの調整などにより、互いに異なる値に設定され、たとえば、バイアストランジスタＴ３５の駆動電流量がバイアストランジスタＴ３６のそれよりも大きくされる。
Bias
この図２３に示す基準電流発生回路６０においては、動作時、ベリファイ動作および読出モードに応じて基準電流源６５においてメモリセルＭａ−Ｍｈのいずれかが選択され、リファレンス電流Ｉｒｅｆ０を生成する。これらのメモリセルＭａ−Ｍｈのしきい値電圧または駆動電流量は、対応する電流源６７のトランジスタＴ３５またはＴ３６の電流量を考慮して設定される。
In operation, reference
バイアス電流源６７においては、書換回数（Ｅ／Ｗ回数）とベリファイおよび読出モードとに応じて、切換信号ＳＷＣａおよびＳＷＣｂに応じてトランジスタＴ３５およびＴ３６が択一的に用いられる。センスアンプ１１に対するリファレンス電流Ｉｒｅｆとしては、基準電流源６５の駆動する電流Ｉｒｅｆ０とバイアス電流源６７の駆動するバイアス電流Ｉｂｉａｓの和となる。このリファレンス電流Ｉｒｅｆが、セル電流Ｉｃｅｌｌと比較されて、センスアンプ１１により、データの内部読出または外部読出が行なわれる。
In bias
このバイアス電流源６７においては、先の実施の形態２と同様、以下の切換え操作が行なわれる。書換回数（Ｅ／Ｗ回数）が所定値Ｎ以下の場合には、基準電流源６５とともに、電流駆動力の大きなトランジスタＴ３５を用いる。書換回数（Ｅ／Ｗ回数）が所定値Ｎを超えると、データを外部へ読出す読出モード時に、バイアス電流源６７において、電流駆動量の小さなトランジスタＴ３６が用いられる。ベリファイ時には、書換回数が所定値Ｎを越えても、電流駆動力の大きなトランジスタＴ３５が用いられる。または、これに代えて、書換回数が、所定値Ｎに到達するまでは、電流駆動量の小さなトランジスタＴ３６が用いられ、書換回数が所定値Ｎを超えると、電流駆動量の大きなトランジスタＴ３５を用いてベリファイ動作が行なわれる。データの外部読出を行う読出モード時には、書換回数に係らず電流駆動力の小さなトランジスタＴ３６が用いられる。
In this bias
このように、センスアンプ１１に対するリファレンス電流Ｉｒｅｆの大きさを調整することにより、一定のワード線に印加される電圧レベルを等価的にシフトさせることができ、メモリセルのデトラップによるしきい値電圧シフトを補償するようにプログラム分布または読出電圧レベルの調整を行うことができる。
Thus, by adjusting the magnitude of the reference current Iref for the
バイアス電流源としては、電流駆動力の異なるトランジスタが用いられるだけであり、回路占有面積を低減することができる。 As the bias current source, only transistors having different current driving capabilities are used, and the circuit occupation area can be reduced.
なお、基準電流発生回路６５において、１つの定電流源トランジスタが設けられ、この定電流源トランジスタとバイアス電流源トランジスタとの組合わせにより、書換回数と動作モードとに応じてセンスアンプに対するリファレンス電流が生成されてもよい（この場合には、ワード線電圧が、センスデータの論理値に応じて変更される）。
In the reference
［変更例］
図２４は、この発明の実施の形態３の変更例の基準電流発生回路の構成を概略的に示す図である。図２４において、基準電流発生回路６０は、基準電流源６５と、図１７に示す論理部５５からの電圧切換信号ＳＷＣに従って電圧レベルを切換える電圧切換回路７０と、電圧切換回路７０からの電圧とリファレンスワード線アドレスＲＡＤとに従ってワード線Ｗａ−Ｗｄのいずれかを選択状態へ駆動するリファレンスワード線駆動回路７２を含む。基準電流源６５の構成は、図２３に示す基準電流源６５の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
[Example of change]
FIG. 24 schematically shows a structure of a reference current generating circuit according to a modification of the third embodiment of the present invention. 24, reference
この電圧切換回路７０は、書換回数（Ｅ／Ｗ回数）と動作モード（ベリファイモードおよび読出モード）とに応じて、その出力電圧レベルを切換えて、リファレンスワード線駆動回路７２へ与える。リファレンスワード線駆動回路７２は、このリファレンスワード線アドレスＲＡＤに従って、選択されたリファレンスワード線上に電圧切換回路７０から与えられた電圧を伝達する。したがって、このリファレンスワード線Ｗａ−Ｗｄの電圧レベルが、書換回数および動作モード（ベリファイモードおよび読出モード）に応じて切換えられる。
This
リファレンスセルＭａ−Ｍｈのしきい値電圧または電流駆動力は、予め、固定的に設定される（ベリファイ電圧および読出電圧に対応してそれぞれ所望の電流を駆動するように設定される）。したがって、リファレンスワード線Ｗａ−Ｗｄの電圧レベルが高くされると、これらのメモリセルＭａ−Ｍｈの駆動電流量が、初期設定値よりも高くなる。一方、リファレンスワード線Ｗａ−Ｗｄの電圧レベルが低くなると、これらのメモリセルＭａ−Ｍｈの駆動電流量が、初期設定値よりも小さくなる。これらのリファレンスワード線Ｗａ−Ｗｄの電圧レベルを調整することにより、リファレンスメインビット線ＲＭＢＬを介してセンスアンプ１１へ与えられるリファレンス電流の大きさを調整することができ、応じて、メモリセルに対するベリファイ電圧または読出電圧の電圧レベルを等価的に変更することができる。
The threshold voltage or current driving capability of reference cells Ma-Mh is set fixed in advance (set to drive a desired current corresponding to the verify voltage and read voltage). Therefore, when the voltage level of the reference word line Wa-Wd is increased, the drive current amount of these memory cells Ma-Mh becomes higher than the initial set value. On the other hand, when the voltage level of the reference word lines Wa-Wd decreases, the drive current amounts of these memory cells Ma-Mh become smaller than the initial set values. By adjusting the voltage levels of these reference word lines Wa-Wd, the magnitude of the reference current supplied to the
基準電流源６５の供給する電流量の調整は、先の実施の形態２における電流源切換時の電流量の変更と同じ態様で実行される。すなわち、書換回数が所定値に到達すると、ベリファイ時の電流値が大きくされる（ベリファイ用リファレンスセルに対応するリファレンスワード線の電圧を高くする）かまたは読出時の電流量が小さくされる（読出用のリファレンスセルに対応するリファレンスワード線の電圧が低くされる）。
The adjustment of the amount of current supplied from the reference
図２４に示す構成を利用しても、ゲート絶縁膜の劣化（書換回数）に応じて、メモリセルに対するベリファイ電圧または読出電圧のレベルが調整することができ、応じて、デトラップによるしきい値電圧シフトを補償するようにベリファイ電圧または読出電圧を設定することができ、デトラップ耐性を改善することができる。 Even if the configuration shown in FIG. 24 is used, the level of the verify voltage or read voltage for the memory cell can be adjusted according to the deterioration (number of rewrites) of the gate insulating film, and the threshold voltage due to detrapping can be adjusted accordingly. The verify voltage or read voltage can be set so as to compensate for the shift, and the detrapping tolerance can be improved.
また、基準電流源６５は、１つ設けられるだけであり、基準電流発生回路の占有面積を低減することができる。
Further, only one reference
なお、リファレンスを利用する場合、メモリセルのコントロールゲート（ワード線）へ与えられる電圧レベルは、一定である（しきい値電圧分布にかかわらず、メモリセルがすべてオン状態となる電圧レベル）。 When the reference is used, the voltage level applied to the control gate (word line) of the memory cell is constant (the voltage level at which all the memory cells are turned on regardless of the threshold voltage distribution).
また、この実施の形態３においても、リファレンスセルは、４行２列に配列される必要はない。例えば、１行８列にリファレンスセルが配置されても良い。 Also in the third embodiment, the reference cells need not be arranged in 4 rows and 2 columns. For example, reference cells may be arranged in one row and eight columns.
また、この基準電流源６５において、リファレンスセルに代えて基準電流源トランジスタが用いられて、その基準電流源トランジスタのゲートへ与えられる基準電圧のレベルが、書換回数（Ｅ／Ｗ回数）および動作モードに応じて変更されてもよい。
Further, in this reference
以上のように、この発明の実施の形態３に従えば、基準電流源を書換回数にかかわらず共通の基準電流源を用い、このセンスアンプへ与えられる電流、ワード線電圧またはバイアス電流源を用いて調整しており、複数の基準電流源を設ける構成に比べて、レイアウト面積を低減して、デトラップ耐性を改善することができる。 As described above, according to the third embodiment of the present invention, a common reference current source is used as the reference current source regardless of the number of rewrites, and the current, word line voltage or bias current source supplied to this sense amplifier is used. As compared with the configuration in which a plurality of reference current sources are provided, the layout area can be reduced and the detrapping resistance can be improved.
なお、上述の実施の形態１および３が組み合わせて用いられても良い。初期状態においてもっともリードマージンの大きな電流源を選択て利用し、その後、書換回数に応じて、その電流源が供給するリファレンス電流がさらに調整されても良い。 The first and third embodiments described above may be used in combination. A current source having the largest read margin may be selected and used in the initial state, and then the reference current supplied by the current source may be further adjusted according to the number of rewrites.
また、電流量の調整は、上述の実施の形態２および３においては、書換回数が所定値以下／以上により行っている。しかしながら、この電流量の調整は、書換回数を、例えばＫ、Ｎ、Ｍとさらに細かく分け、各書換回数値に応じて電流量が調整されても良い（書換回数が多くなるにつれて、基準電流変更量を大きくする）。 In addition, in the second and third embodiments, the current amount is adjusted according to the number of times of rewriting is equal to or less than a predetermined value. However, this current amount adjustment may be performed by further dividing the number of rewrites into, for example, K, N, and M, and the current amount may be adjusted according to each rewrite number value (as the number of rewrites increases, the reference current changes) Increase the amount).
この発明は、一般に、フローティングゲートに電荷を蓄積する積層ゲートトランジスタを記憶素子として用いる不揮発性半導体記憶装置に対して適用することにより、デトラップ耐性が改善された信頼性の高い不揮発性半導体記憶装置を実現することができる。 In general, the present invention is applied to a nonvolatile semiconductor memory device using a stacked gate transistor that accumulates electric charge in a floating gate as a memory element, thereby providing a highly reliable nonvolatile semiconductor memory device with improved detrapping resistance. Can be realized.
このフラッシュメモリとしては、ＮＯＲ型フラッシュメモリに限定されず、ＡＮＤ型またはＮＡＮＤ型フラッシュメモリにおいても、本発明は適用可能である。 The flash memory is not limited to the NOR type flash memory, and the present invention can be applied to an AND type or NAND type flash memory.
また、この不揮発性半導体記憶装置は、半導体記憶装置単体であってもよく、また、他のプロセッサなどのロジックと同一半導体基板上に集積化される混載メモリであってもよく、また、プロッセサ内のメモリであってもよい。 The non-volatile semiconductor memory device may be a single semiconductor memory device, or may be an embedded memory integrated on the same semiconductor substrate with logic such as other processors. It may be a memory.
１ メモリアレイ、３ 論理部、１０ 基準電流発生回路、１１ センスアンプ、１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ 基準電流源、ＭＣ メモリセル、３３ 行選択回路、５０ メモリアレイ、５２ 書換回数カウンタメモリ（Ｅ／Ｗカウントメモリ）、６０ 基準電流発生回路、５５ 論理部、６０Ａ，６０Ｂ 基準電流源、６５ 基準電流源、６７ バイアス電流源、７０ 電圧切換回路、７２ リファレンスワード線駆動回路。 1 memory array, 3 logic section, 10 reference current generation circuit, 11 sense amplifier, 10A, 10B, 10C, 10D reference current source, MC memory cell, 33 row selection circuit, 50 memory array, 52 rewrite counter memory (E / W count memory), 60 reference current generation circuit, 55 logic unit, 60A, 60B reference current source, 65 reference current source, 67 bias current source, 70 voltage switching circuit, 72 reference word line drive circuit.
Claims (10)
前記複数のメモリセルのうちの選択メモリセルのデータセンス時の基準電流を生成する、各々が異なる値の電流を供給する複数の基準電流源を含む基準電流発生回路、および
前記複数の基準電流源のうちの１つと前記複数のメモリセルのうちの選択メモリセルの電流とを比較するデータ読出回路を備え、前記１つの基準電流源として、前記複数の基準電流源のうちの前記選択メモリセルに対する読出マージンが大きい電流源が択一的に選ばれて用いられる、不揮発性半導体記憶装置。 Multiple memory cells,
A reference current generation circuit including a plurality of reference current sources for generating a reference current at the time of data sensing of a selected memory cell of the plurality of memory cells and supplying currents of different values; and the plurality of reference current sources And a data read circuit for comparing a current of a selected memory cell of the plurality of memory cells with the one reference current source as a reference current source for the selected memory cell. A non-volatile semiconductor memory device in which a current source having a large read margin is alternatively selected and used.
前記複数のメモリセルのうちの選択メモリセルのデータセンス時の基準電流を生成する、互いに供給電流の異なる複数の電流源を含む基準電流発生回路、
前記複数のメモリセルのデータの書換回数をカウントするカウンタ回路、および
前記カウンタ回路のカウント値と動作モードとに応じて前記複数の電流源を切換える電流源切換回路を備える、不揮発性半導体記憶装置。 Multiple memory cells,
A reference current generating circuit including a plurality of current sources having different supply currents for generating a reference current at the time of data sensing of a selected memory cell of the plurality of memory cells;
A non-volatile semiconductor memory device comprising: a counter circuit that counts the number of times data is rewritten in the plurality of memory cells; and a current source switching circuit that switches the plurality of current sources according to a count value and an operation mode of the counter circuit.
前記電流源切換回路は、前記複数のバイアス電流源を前記カウンタ回路のカウント値と動作モードとに応じて切換える、請求項４記載の不揮発性半導体記憶装置。 The plurality of current sources includes a first current source and a plurality of bias current sources that apply different bias currents to the supply current of the first current source,
The nonvolatile semiconductor memory device according to claim 4, wherein the current source switching circuit switches the plurality of bias current sources in accordance with a count value and an operation mode of the counter circuit.
前記複数のメモリセルのうちの選択メモリセルのデータセンス時の基準電流を生成する基準電流発生回路、
前記複数の不揮発性メモリセルの書換回数をカウントするカウンタ回路、および
前記カウンタ回路のカウント値と動作モードとに応じて前記基準電流発生回路の供給する基準電流の大きさを切換える電流量切換回路とを備える、不揮発性半導体記憶装置。 Multiple memory cells,
A reference current generating circuit for generating a reference current at the time of data sensing of a selected memory cell of the plurality of memory cells;
A counter circuit for counting the number of times of rewriting of the plurality of nonvolatile memory cells, and a current amount switching circuit for switching the magnitude of the reference current supplied by the reference current generating circuit according to the count value and the operation mode of the counter circuit; A nonvolatile semiconductor memory device.
前記電流量切換回路は、前記トランジスタ素子のコントロールゲートの電圧レベルを切換える、請求項９記載の不揮発性半導体記憶装置。 The reference current generation circuit includes a transistor element in which an amount of current to flow according to a voltage applied to the control gate is set.
The nonvolatile semiconductor memory device according to claim 9, wherein the current amount switching circuit switches a voltage level of a control gate of the transistor element.
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