JP2007207074A - Operation system, thread control mechanism and information processor - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an operation system, a thread control mechanism and an information processor for efficiently starting a program even in a register environment where the number of bits is different. <P>SOLUTION: Even when a CPU is not holding a mechanism for switching operation modes where the number of bits is different for each process, and even when processes whose operation modes are different are operated while made to coexist by an OS, register saving and restoration in dispatch is changed for each process, so that it is possible to reduce any useless memory access. Thus, it is possible to maintain the dispatch performance of an operation in a 32 bit mode, and to start a program with high performance in an operation in a 64 bit mode. Therefore, it is possible to improve the performance of a whole system. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、オペレーションシステム、スレッド制御機構、及び情報処理装置に関する。   The present invention relates to an operation system, a thread control mechanism, and an information processing apparatus.

電子機器を制御しているＣＰＵ（Central Processing Unit）には６４ビット動作モードと３２ビット動作モードというようなビット数の異なる動作モードを複数持つものが存在し、情報処理装置に適用したものがある（例えば、特許文献１参照）。
特開２００４−１２７２５５号公報 Some CPUs (Central Processing Units) that control electronic devices have a plurality of operation modes with different numbers of bits, such as a 64-bit operation mode and a 32-bit operation mode, and some are applied to information processing apparatuses. (For example, refer to Patent Document 1).
JP 2004-127255 A

ところで、この種のＣＰＵの中には、３２ビット動作モードでは６４ビットレジスタを正しく扱えないものがある。このようなＣＰＵでは通常、制御対象に合わせて３２ビット動作モードか６４ビット動作モードのいずれか一方の動作モードを選択することが多いが、複数プログラムを並行して動作させるＯＳ（Operating System）でも、プログラムを切り替える機能(一般的に「プロセスディスパッチ」と呼ばれる)はいずれか一方の動作モードに合わせて用意する。
６４ビット動作モードにすると、汎用レジスタとして６４ビットサイズで演算できるため、３２ビット動作モードにしたときよりも、１命令当たり効率的な演算が可能になる。
特に、ＲＩＳＣ（Reduced Instruction Set Computer）アーキテクチャを取るＣＰＵの場合には複数レジスタを使った多倍長演算や操作を命令としてサポートしないことが多いため、多量のデータに対して同じような処理を行う場合には、３２ビット動作モードに比べて６４ビット動作モードの方が効率的になることが多い。 By the way, some CPUs of this type cannot correctly handle 64-bit registers in the 32-bit operation mode. In such a CPU, usually, either the 32-bit operation mode or the 64-bit operation mode is often selected according to the control target. However, even with an OS (Operating System) that operates a plurality of programs in parallel. A function for switching programs (generally called “process dispatch”) is prepared in accordance with one of the operation modes.
When the 64-bit operation mode is set, a 64-bit size operation can be performed as a general-purpose register. Therefore, more efficient calculation can be performed per instruction than when the 32-bit operation mode is set.
In particular, a CPU adopting a RISC (Reduced Instruction Set Computer) architecture often does not support multiple-length operations and operations using a plurality of registers as instructions, so the same processing is performed on a large amount of data. In some cases, the 64-bit operation mode is often more efficient than the 32-bit operation mode.

しかしながら、プロセス切り替え時に、汎用レジスタをプロセス単位に保護するために、全ての汎用レジスタを一旦メモリに保存して、別のプロセス用のメモリに保存されていたレジスタ値を読み出す必要があるが、６４ビット動作モードの時には３２ビット動作モードの時よりも２倍のサイズのメモリを用意しておき、かつ２倍のレジスタとメモリとの間の読み書き (つまりレジスタ内容のメモリへの退避復旧) を行う必要があり、プロセス切り替えの処理に掛かる時間が相対的に大きくなってしまう。   However, at the time of process switching, in order to protect the general-purpose registers for each process, it is necessary to temporarily store all the general-purpose registers in the memory and read out the register values stored in the memory for another process. In the bit operation mode, prepare a memory twice as large as in the 32-bit operation mode, and read / write between the registers and the memory twice (that is, save and restore the register contents to the memory) Therefore, the time required for the process switching process becomes relatively long.

また、プロセスだけでなく、プロセス内の「スレッド」と呼ばれる並行処理の単位で動作する仕組みを、ＯＳやライブラリ等で用意して利用していることも多いが、スレッドの切り替え時にもプロセス切り替え時と同様にレジスタ内容のメモリへの退避復旧が必要である。この場合には、プロセスの切り替えのようにプロセスコンテキスト(個々のプロセスを実行するために必要な情報)を切り替えるわけではないので、いっそう動作ビット数の差によるレジスタのメモリへの退避復旧の時間差がディスパッチ性能に影響してしまう。
一方、ＣＰＵの種類によってはＣＰＵ自体が複数動作モードを混在して動作させるための仕組みを用意して、ＣＰＵ内のレジスタの一部のモードビットによって退避させるレジスタサイズや個数を変更することができるものがある。 In addition, not only processes but also a mechanism that operates in units of parallel processing called “threads” within a process is often prepared and used by the OS, library, etc. Similarly to the above, it is necessary to restore and restore the register contents to the memory. In this case, since the process context (information necessary for executing each process) is not switched as in the process switching, the time difference between saving and restoring the register to the memory due to the difference in the number of operation bits is further increased. Dispatch performance will be affected.
On the other hand, depending on the type of CPU, a mechanism for allowing the CPU itself to operate in a mixed operation mode can be prepared, and the size and number of registers to be saved can be changed by some mode bits of the registers in the CPU. There is something.

しかしながら、ＣＰＵが動作モードに応じたレジスタ退避復旧の機能を有していない場合には、ＯＳレベルではサポートする動作モードにおける最大のレジスタサイズに合わせてプロセスディスパッチ時にレジスタの退避復旧を行うのが一般的である。６４ビット動作プログラムをサポートするために、プロセスディスパッチ処理で６４ビットレジスタを必ず退避復旧する場合には、あるプログラムは６４ビット動作による高速化などのメリットがディスパッチ性能低下のデメリットに対して十分効果があったとしても、それ以外のプログラムでは３２ビット動作の方が効率的な場合も少なくない。   However, if the CPU does not have a register save / restore function according to the operation mode, it is common to perform register save / restore during process dispatch in accordance with the maximum register size in the supported operation mode at the OS level. Is. When a 64-bit register is always saved and restored in process dispatch processing to support a 64-bit operation program, a certain program has a sufficient effect on the demerit of a decrease in dispatch performance, such as speeding up by 64-bit operation. Even if there are other programs, 32-bit operation is often more efficient.

したがって、複数のプログラムを考慮していずれのプログラムが効率的に電子機器を制御できるかを判断して、ＯＳのサポートする動作モードを一つに決定しなければならなかった。
同様に、プロセス内の並行処理単位であるスレッドの制御機構において、６４ビット演算と３２ビット演算とがスレッド毎に異なる場合でも、一般に動作モードをプロセス内で混在させることはできず、６４ビットモードとして動作させることで、スレッドディスパッチ時のレジスタ退避復旧処理の性能の低下はある程度考慮して、レジスタサイズが大きくなることによる演算性能の向上を図ることが多い。 Therefore, it is necessary to determine which program can efficiently control the electronic device in consideration of a plurality of programs, and to determine one operation mode supported by the OS.
Similarly, in the control mechanism of a thread which is a parallel processing unit in a process, even when a 64-bit operation and a 32-bit operation are different for each thread, it is generally not possible to mix operation modes in a process. As a result, the performance of the register save / restore processing at the time of thread dispatch is considered to some extent, and the calculation performance is often improved by increasing the register size.

そこで、本発明の目的は、ビット数の異なるレジスタ環境であっても効率的にプログラムを稼働させることができるオペレーションシステム、スレッド制御機構、及び情報処理装置を提供することにある。   SUMMARY OF THE INVENTION An object of the present invention is to provide an operation system, a thread control mechanism, and an information processing apparatus that can efficiently run a program even in register environments having different numbers of bits.

上記課題を解決するため、請求項１記載の発明は、レジスタ演算サイズの変更を動作モードの切り替えで行うことが可能なＣＰＵと、メモリとを備えた装置に用いられるオペレーションシステムであって、レジスタ演算サイズの異なるプログラムを並行動作させる場合にプロセス毎に動作モードを前記メモリのコンテキストに保持させる保持手段と、扱うレジスタサイズの異なるプログラム毎にレジスタ退避方法を変更し、プロセスディスパッチ方法を変えてディスパッチ効率を上げるように前記ＣＰＵに実行させる実行手段とを備えたことを特徴とする。   In order to solve the above problem, an invention according to claim 1 is an operation system used in an apparatus including a CPU and a memory capable of changing a register operation size by switching an operation mode. When programs with different operation sizes are operated in parallel, the holding means for holding the operation mode in the context of the memory for each process and the register saving method for each program with different register sizes are changed, and the process dispatch method is changed to dispatch And an execution unit that causes the CPU to execute efficiency.

請求項２記載の発明は、請求項１記載の発明において、レジスタ演算サイズの異なるプログラムを並行動作させる場合に自動的にプロセスの動作モードを設定する設定手段を備えたことを特徴とする。   The invention described in claim 2 is characterized in that in the invention described in claim 1, setting means is provided for automatically setting the operation mode of the process when programs having different register operation sizes are operated in parallel.

請求項３記載の発明は、レジスタ演算サイズの変更を動作モードの切り替えで行うことが可能なＣＰＵと、メモリとを備えた装置に用いられるスレッド制御機構であって、 同一プロセス内でレジスタ演算サイズの異なるスレッドを並行動作させる場合にスレッドとプロセス毎に動作モードを前記メモリのコンテキストに保持させ、扱うレジスタサイズの異なるスレッド毎にレジスタ退避方法を変更し、スレッドディスパッチ方法を変えてディスパッチ効率を上げるように前記ＣＰＵに実行させることを特徴とする。   The invention according to claim 3 is a thread control mechanism used in a device including a CPU and a memory capable of changing the register operation size by switching the operation mode, wherein the register operation size is within the same process. When operating different threads in parallel, the operation mode is retained in the context of the memory for each thread and process, the register saving method is changed for each thread having a different register size, and the thread dispatch method is changed to increase dispatch efficiency. The CPU is caused to execute as described above.

請求項４記載の発明は、請求項３記載の発明において、レジスタ演算サイズの異なるプログラムを並行動作させる場合に自動的にスレッドの動作モードを設定する設定手段を備えたことを特徴とする。   According to a fourth aspect of the invention, there is provided the invention according to the third aspect, further comprising setting means for automatically setting a thread operation mode when programs having different register operation sizes are operated in parallel.

請求項５記載の発明は、レジスタ演算サイズの変更を動作モードの切り替えで行うことが可能なＣＰＵと、メモリと、前記ＣＰＵ及び前記メモリを制御するオペレーティングシステムとを備えた情報処理装置であって、前記オペレーティングシステムは、同一プロセス内でレジスタ演算サイズの異なるスレッドを並行動作させる場合にスレッドとプロセス毎に動作モードを保持する保持手段と、扱うレジスタサイズの異なるスレッド毎にレジスタ退避方法を変更し、スレッドディスパッチ方法を変えてディスパッチ効率を上げるように前記ＣＰＵに実行させる実行手段とを備えたことを特徴とする。   The invention according to claim 5 is an information processing apparatus including a CPU capable of changing a register operation size by switching an operation mode, a memory, and an operating system that controls the CPU and the memory. The operating system changes the register saving method for each thread having a different register size, and holding means for holding an operation mode for each thread and process when threads having different register operation sizes are operated in parallel in the same process. And an execution means for causing the CPU to execute the thread dispatch method by changing the thread dispatch method.

請求項６記載の発明は、請求項５記載の発明において、前記オペレーティングシステムは、レジスタ演算サイズの異なるプログラムを並行動作させる場合に自動的にスレッドの動作モードを設定する設定手段を備えたことを特徴とする。   According to a sixth aspect of the present invention, in the fifth aspect of the invention, the operating system includes a setting unit that automatically sets a thread operation mode when programs having different register operation sizes are operated in parallel. Features.

本発明によれば、プロセス毎にディスパッチ時のレジスタ退避復旧を変えることで、無駄なメモリアクセスを減らすことができるため、ビット数の異なるレジスタ環境であっても効率的にプログラムを稼働させることができるオペレーションシステム、スレッド制御機構、及び情報処理装置の提供を実現することができる。   According to the present invention, it is possible to reduce useless memory access by changing the register save / restore at the time of dispatch for each process. Therefore, the program can be efficiently operated even in a register environment having different number of bits. An operation system, a thread control mechanism, and an information processing apparatus can be provided.

本発明に係るオペレーションシステムの一実施形態（請求項１）は、レジスタ演算サイズの変更を動作モードの切り替えで行うことが可能なＣＰＵと、メモリとを備えた装置に用いられるオペレーションシステムであって、レジスタ演算サイズの異なるプログラムを並行動作させる場合にプロセス毎に動作モードをメモリのコンテキストに保持させる保持手段と、扱うレジスタサイズの異なるプログラム毎にレジスタ退避方法を変更し、プロセスディスパッチ方法を変えてディスパッチ効率を上げるようにＣＰＵに実行させる実行手段とを備えたことを特徴とする。   An embodiment of an operation system according to the present invention (Claim 1) is an operation system used in an apparatus including a CPU and a memory capable of changing a register operation size by switching operation modes. , When running programs with different register operation sizes in parallel, changing the process dispatch method by changing the register save method for each program with different register sizes to be handled, and holding means for holding the operation mode in the memory context for each process An execution means for causing the CPU to execute the dispatch efficiency is provided.

ＣＰＵとしては、例えば、マイクロプロセッサが挙げられる。
メモリとしては、例えば、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、フレキシブルディスク（ＦＤ）、ＣＤ−Ｒ（CD Recordable）、ＤＶＤ（Digital Versatile Disk）などのコンピュータで読み取り可能な記憶媒体、ＨＤＤ（Hard Disc Driver）、フラッシュメモリ、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、ＦｅＲＡＭ（強誘電体メモリ）等の半導体メモリが挙げられる。 An example of the CPU is a microprocessor.
As the memory, for example, a computer-readable storage medium such as a CD-ROM (Compact Disc Read Only Memory), a flexible disk (FD), a CD-R (CD Recordable), a DVD (Digital Versatile Disk), an HDD (Hard Semiconductor drivers such as Disc Driver), flash memory, RAM (Random Access Memory), ROM (Read Only Memory), FeRAM (ferroelectric memory), and the like.

上記構成によれば、ＣＰＵがビット数の異なる動作モードをプロセス毎に切り替える仕組みを保持していない場合でも、ＯＳで動作モードの異なるプロセスを混在して動作させるときでも、プロセス毎にディスパッチ時のレジスタ退避復旧を変えることで、無駄なメモリアクセスを減らすことができるため、３２ビット動作のディスパッチ性能を維持しつつ、６４ビット動作で高性能化させたプログラムを稼動させることが可能となり、システム全体の性能向上を図ることが可能となる。   According to the above configuration, even when the CPU does not have a mechanism for switching the operation mode with different number of bits for each process, even when the OS has a mixture of processes with different operation modes, the process can be performed at the time of dispatch. By changing the register save and restore, it is possible to reduce unnecessary memory accesses, so that it is possible to run programs with higher performance by 64-bit operation while maintaining dispatch performance of 32-bit operation. It is possible to improve the performance.

本発明に係るオペレーションシステムの他の実施形態（請求項２）は、上記構成に加え、レジスタ演算サイズの異なるプログラムを並行動作させる場合に自動的にプロセスの動作モードを設定する設定手段を備えたことを特徴とする。
設定手段としては、例えば、ＲＯＭ等に格納されるソフトウェアで構成される。 Another embodiment (Claim 2) of the operation system according to the present invention includes setting means for automatically setting an operation mode of a process when a program having a different register operation size is operated in parallel in addition to the above configuration. It is characterized by that.
The setting means is configured by software stored in a ROM or the like, for example.

上記構成によれば、設計者が動作モードを調べたりする必要性がなく、またプログラムの動作モードが不明な場合でも、またプログラムに余計な修正や属性を加えなくても、自動的に動作モードを動的に決定することができるため、６４ビット動作と３２ビット動作とを混在させながら、プロセスやスレッドのディスパッチ性能を低下させることなく、６４ビット動作の高演算性能を確保することが可能となる。   According to the above configuration, there is no need for the designer to check the operation mode, and even if the operation mode of the program is unknown, or without any additional modification or attribute to the program, the operation mode is automatically selected. Since 64-bit operations and 32-bit operations can be mixed, it is possible to ensure high computing performance of 64-bit operations without degrading the dispatch performance of processes and threads. Become.

本発明に係るスレッド制御機構の一実施形態（請求項３）は、レジスタ演算サイズの変更を動作モードの切り替えで行うことが可能なＣＰＵと、メモリとを備えた装置に用いられるスレッド制御機構であって、同一プロセス内でレジスタ演算サイズの異なるスレッドを並行動作させる場合にスレッドとプロセス毎に動作モードをメモリのコンテキストに保持させ、扱うレジスタサイズの異なるスレッド毎にレジスタ退避方法を変更し、スレッドディスパッチ方法を変えてディスパッチ効率を上げるようにＣＰＵに実行させることを特徴とする。   An embodiment of a thread control mechanism according to the present invention (Claim 3) is a thread control mechanism used in an apparatus including a CPU and a memory capable of changing a register operation size by switching operation modes. If threads with different register operation sizes are operated in parallel within the same process, the operation mode is retained in the memory context for each thread and process, and the register save method is changed for each thread with a different register size. It is characterized in that the CPU is executed so as to increase the dispatch efficiency by changing the dispatch method.

上記構成によれば、オペレーションシステムのプロセスと同様にスレッド毎に扱う動作モードが異なる場合でも、スレッド単位にディスパッチ時の処理を変えることで最適化できるため、６４ビット動作のスレッドが３２ビット動作のスレッドより相対的に少ない場合に、３２ビット動作でのディスパッチ性能を維持しつつ６４ビット動作での高性能演算が実現可能となる。   According to the above configuration, even when the operation mode handled for each thread is different as in the operation system process, optimization can be performed by changing the processing at the time of dispatch for each thread. When the number of threads is relatively smaller than the number of threads, high-performance arithmetic in 64-bit operation can be realized while maintaining dispatch performance in 32-bit operation.

本発明に係るスレッド制御機構の他の実施形態（請求項４）は、上記構成に加え、レジスタ演算サイズの異なるプログラムを並行動作させる場合に自動的にスレッドの動作モードを設定する設定手段を備えたことを特徴とする。   Another embodiment (claim 4) of the thread control mechanism according to the present invention comprises setting means for automatically setting the thread operation mode when programs having different register operation sizes are operated in parallel, in addition to the above configuration. It is characterized by that.

上記構成によれば、設計者が動作モードを調べたりする必要性がなく、またプログラムの動作モードが不明な場合でも、またプログラムに余計な修正や属性を加えなくても、自動的に動作モードを動的に決定することができるため、６４ビット動作と３２ビット動作とを混在させながら、プロセスやスレッドのディスパッチ性能を低下させることなく、６４ビット動作の高演算性能を確保することが可能となる。   According to the above configuration, there is no need for the designer to check the operation mode, and even if the operation mode of the program is unknown, or without any additional modification or attribute to the program, the operation mode is automatically selected. Since 64-bit operations and 32-bit operations can be mixed, it is possible to ensure high computing performance of 64-bit operations without degrading the dispatch performance of processes and threads. Become.

本発明に係る情報処理装置の一実施形態（請求項５）は、レジスタ演算サイズの変更を動作モードの切り替えで行うことが可能なＣＰＵと、メモリと、ＣＰＵ及びメモリを制御するオペレーティングシステムとを備えた情報処理装置であって、オペレーティングシステムは、同一プロセス内でレジスタ演算サイズの異なるスレッドを並行動作させる場合にスレッドとプロセス毎に動作モードを保持する保持手段と、扱うレジスタサイズの異なるスレッド毎にレジスタ退避方法を変更し、スレッドディスパッチ方法を変えてディスパッチ効率を上げるようにＣＰＵに実行させる実行手段とを備えたことを特徴とする。   An embodiment of an information processing apparatus according to the present invention (Claim 5) includes a CPU capable of changing a register operation size by switching operation modes, a memory, and an operating system that controls the CPU and the memory. The operating system includes a holding unit that holds an operation mode for each thread and process when threads having different register operation sizes are operated in parallel in the same process, and each thread having a different register size. And an execution means for causing the CPU to execute a change of the register saving method and changing the thread dispatching method to increase dispatch efficiency.

上記構成によれば、オペレーションシステムのプロセスと同様にスレッド毎に扱う動作モードが異なる場合でも、スレッド単位にディスパッチ時の処理を変えることで最適化できるため、６４ビット動作のスレッドが３２ビット動作のスレッドより相対的に少ない場合に、３２ビット動作でのディスパッチ性能を維持しつつ６４ビット動作での高性能演算が実現可能となる。   According to the above configuration, even when the operation mode handled for each thread is different as in the operation system process, optimization can be performed by changing the processing at the time of dispatch for each thread. When the number of threads is relatively smaller than the number of threads, high-performance arithmetic in 64-bit operation can be realized while maintaining dispatch performance in 32-bit operation.

本発明に係る情報処理装置の他の実施形態（請求項６）は、上記構成に加え、オペレーティングシステムは、レジスタ演算サイズの異なるプログラムを並行動作させる場合に自動的にスレッドの動作モードを設定する設定手段を備えたことを特徴とする。   In another embodiment (Claim 6) of the information processing apparatus according to the present invention, in addition to the above configuration, the operating system automatically sets the operation mode of the thread when programs having different register operation sizes are operated in parallel. A setting means is provided.

上記構成によれば、設計者が動作モードを調べたりする必要性がなく、またプログラムの動作モードが不明な場合でも、またプログラムに余計な修正や属性を加えなくても、自動的に動作モードを動的に決定することができるため、６４ビット動作と３２ビット動作とを混在させながら、プロセスやスレッドのディスパッチ性能を低下させることなく、６４ビット動作の高演算性能を確保することが可能となる。   According to the above configuration, there is no need for the designer to check the operation mode, and even if the operation mode of the program is unknown, or without any additional modification or attribute to the program, the operation mode is automatically selected. Since 64-bit operations and 32-bit operations can be mixed, it is possible to ensure high computing performance of 64-bit operations without degrading the dispatch performance of processes and threads. Become.

なお、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。   The above-described embodiment shows an example of a preferred embodiment of the present invention, and the present invention is not limited thereto, and various modifications can be made without departing from the scope of the invention. is there.

次に、本発明に係る情報処理装置の一実施例について説明する。
図１は、本発明に係る情報処理装置としての機器制御装置の一例を示す構成図である。
同図に示す機器制御装置において、バス103にＣＰＵ101と、メモリ102と、ＲＯＭ104とが接続されている。
機器制御装置において、制御プログラムを動作させるためには、同図に示すようにＣＰＵ101とメモリ102とが必要で、一般にこれらＣＰＵ101とメモリ102との間はバス103を経由して接続されている。 Next, an embodiment of an information processing apparatus according to the present invention will be described.
FIG. 1 is a configuration diagram illustrating an example of a device control apparatus as an information processing apparatus according to the present invention.
In the device control apparatus shown in the figure, a CPU 101, a memory 102, and a ROM 104 are connected to a bus 103.
In the device control apparatus, in order to operate a control program, a CPU 101 and a memory 102 are required as shown in the figure. Generally, the CPU 101 and the memory 102 are connected via a bus 103.

図２は、図１に示した機器制御装置に用いられるＣＰＵレジスタである。
図２に示すようにＣＰＵ101は演算用のレジスタ105を有するが、複数のプログラムを動作させるためにはプログラムとしてＯＳが搭載されるのが一般的である。
ＯＳやプログラムは一般に図１のＲＯＭ104から起動される。複数プログラムを動作させるために、ＯＳはメモリ上にそれぞれのプログラムを起動し、プロセスとして管理する。各プロセスの状態(これを「コンテキスト」と呼ぶ)を管理するために、ＯＳは図３の様にメモリ上に個別のコンテキスト[201,202,…,20n]を確保し、その中にＣＰＵのレジスタの値も個別に退避しておく領域[211,212,…,21n]を用意しておく。 FIG. 2 is a CPU register used in the device control apparatus shown in FIG.
As shown in FIG. 2, the CPU 101 has an arithmetic register 105. In order to operate a plurality of programs, an OS is generally installed as a program.
The OS and programs are generally activated from the ROM 104 in FIG. In order to operate a plurality of programs, the OS starts each program on the memory and manages it as a process. In order to manage the state of each process (referred to as “context”), the OS secures individual contexts [201, 202,..., 20n] in the memory as shown in FIG. An area [211, 212,..., 21n] for saving values individually is prepared.

図３は、コンテキストの説明図である。
実行するプロセスを切り替えるときには、図３に示すようにＣＰＵ内のレジスタの値を現在実行中のプロセスコンテキストのレジスタ退避領域へ保存(退避)し、切り替えたいプロセスのコンテキストのレジスタ退避領域からレジスタへ読み込んで値を復旧することで実現する。
レジスタ以外の情報として、メモリの利用状況なども切り替える必要があるため、コンテキストの内容はレジスタ退避領域以外の様々な情報を含んでいて、それをレジスタのときと同様に切り替えることで、実行するプロセスの切り替えを実現している。 FIG. 3 is an explanatory diagram of the context.
When switching the process to be executed, as shown in FIG. 3, the value of the register in the CPU is saved (saved) in the register saving area of the currently executing process context, and is read into the register from the register saving area of the context of the process to be switched. This is achieved by restoring the value with.
Since it is also necessary to switch the memory usage status as information other than registers, the contents of the context include various information other than the register save area, and the process to be executed by switching it in the same way as for registers Switching is realized.

本実施例においては、コンテキスト中にＣＰＵの動作モードを保持し、例えば６４ビット動作及び３２ビット動作のいずれの動作であったのかを保存することとする。この動作モードはプログラム自体がＯＳのシステムコールやＡＰＩ（Application Programming Interface）を用いて設定するか、プログラムがメモリへ読み込まれるときに元となるＲＯＭなどに格納されたプログラムファイルの属性情報に動作モードが付加されているものをＯＳが読み込んで設定する。   In the present embodiment, the CPU operation mode is held in the context, and for example, it is stored whether the operation is a 64-bit operation or a 32-bit operation. This operation mode is set by the program itself using the OS system call or API (Application Programming Interface), or in the attribute information of the program file stored in the ROM or the like when the program is read into the memory. The OS is read and set what is added.

プログラムの動作モードがプロセス単位で規定できる。そのため例えば、図４に示す様にプロセス＃１が３２ビット動作モードであった場合には、レジスタ退避領域にはＣＰＵレジスタの下位３２ビットだけを保存する。
プロセス＃２が６４ビット動作モードであった場合には、レジスタ退避領域にはＣＰＵレジスタの全体(６４ビット)を保存する。
プロセス＃ｎが３２ビット動作であった場合にも、同様にＣＰＵレジスタの下位３２ビットをレジスタ退避領域へ保存する。
尚、図４は、ディスパッチの説明図である。
この動作を表したのが図６であるが、一般のＯＳでは図５のように動作モードを判定せずにＣＰＵのレジスタ全体を扱う。 The program operation mode can be specified for each process. Therefore, for example, as shown in FIG. 4, when the process # 1 is in the 32-bit operation mode, only the lower 32 bits of the CPU register are saved in the register save area.
When the process # 2 is in the 64-bit operation mode, the entire CPU register (64 bits) is stored in the register saving area.
Similarly, when the process #n is a 32-bit operation, the lower 32 bits of the CPU register are similarly saved in the register save area.
FIG. 4 is an explanatory diagram of dispatch.
FIG. 6 shows this operation, but a general OS handles the entire CPU register without determining the operation mode as shown in FIG.

図５は、一般のディスパッチフローを示す図であり、図６は、動作モード別ディスパッチフローを示す図である。
図５において、ディスパッチが開始すると、ＣＰＵ101（図１参照）は、現在のプロセスコンテキストにレジスタの内容を退避する（ステップＳ５１）。
レジスタの内容の退避後は、切り替えるプロセスのコンテキストに保存されている内容をＣＰＵのレジスタに復旧することで切り替え完了する（ステップＳ５２）。 FIG. 5 is a diagram showing a general dispatch flow, and FIG. 6 is a diagram showing a dispatch flow for each operation mode.
In FIG. 5, when dispatching starts, the CPU 101 (see FIG. 1) saves the contents of the register in the current process context (step S51).
After saving the contents of the register, switching is completed by restoring the contents saved in the context of the switching process to the CPU register (step S52).

図６において、動作モード付きディスパッチが開始すると、ＣＰＵ101（図１参照）は、動作モードが３２ビットであるか否かを判断する（ステップＳ６１）。
ＣＰＵ101により、動作モードが３２ビットモードであると判断された場合（ステップＳ６１／ＹＥＳ）、現在のプロセスコンテキストにレジスタの下位３２ビットの内容だけ退避し、ステップＳ６３に進む（ステップＳ６２）。
ＣＰＵ101は、切り替えるプロセス動作モードが３２ビットであるか否かを判断する（ステップＳ６３）。
ＣＰＵ101により切り替えるプロセス動作モードが３２ビットであると判断された場合（ステップＳ６３／ＹＥＳ）、切り替え後のプロセスコンテキストからレジスタの下位３２ビットの内容だけを復旧することで切り替えが完了する（ステップＳ６４）。
ＣＰＵ101により、動作モードが３２ビットではないと判断された場合（ステップＳ６１／ＮＯ）、現在のプロセスコンテキストにレジスタ全体６４ビットの内容を退避し、ステップＳ６３に進む。
ＣＰＵ101により、切り替えるプロセス動作モードが３２ビットではないと判断された場合（ステップＳ６３／ＮＯ）、切り替え後のプロセスコンテキストからレジスタの全体６４ビットの内容を復旧することで切り替えが完了する（ステップＳ６６）。 In FIG. 6, when the dispatch with the operation mode starts, the CPU 101 (see FIG. 1) determines whether or not the operation mode is 32 bits (step S61).
If the CPU 101 determines that the operation mode is the 32-bit mode (step S61 / YES), only the contents of the lower 32 bits of the register are saved in the current process context, and the process proceeds to step S63 (step S62).
The CPU 101 determines whether or not the process operation mode to be switched is 32 bits (step S63).
When the CPU 101 determines that the process operation mode to be switched is 32 bits (step S63 / YES), the switching is completed by restoring only the lower 32 bits of the register from the process context after the switching (step S64). .
When the CPU 101 determines that the operation mode is not 32 bits (step S61 / NO), the entire register contents of 64 bits are saved in the current process context, and the process proceeds to step S63.
When the CPU 101 determines that the process operation mode to be switched is not 32 bits (step S63 / NO), the switching is completed by restoring the entire 64-bit contents of the register from the process context after the switching (step S66). .

次に、本発明に係る情報処理装置の他の実施例について説明する。
本実施例は、実施例１におけるプロセスの変わりにスレッドのコンテキスト領域に動作モードを保持して、同様の動作を行うようにするものである。
図７は、他の動作モード別ディスパッチフローを示す図である。
図７において、動作モード付きディスパッチが開始すると、ＣＰＵ101（図１参照）は、動作モードが３２ビットであるか否かを判断する（ステップＳ７１）。
ＣＰＵ101により、動作モードが３２ビットモードであると判断された場合（ステップＳ７１／ＹＥＳ）、現在のスレッドコンテキストにレジスタの下位３２ビットの内容だけ退避し、ステップＳ７３に進む（ステップＳ７２）。
ＣＰＵ101により、切り替えるスレッド動作モードが３２ビットモードであるか否かを判断する（ステップＳ７３）。
ＣＰＵ101により、切り替えるスレッド動作モードが３２ビットモードであると判断し場合（ステップＳ７３／ＹＥＳ）、切り替え後のスレッドコンテキストからレジスタの下位３２ビットの内容だけを復旧することで切り替えが完了する（ステップＳ７４）。
ＣＰＵ101により、動作モードが３２ビットモードではないと判断され場合（ステップＳ６１／ＮＯ）、現在のスレッドコンテキストにレジスタ全体６４ビットの内容を退避し、ステップＳ７３に進む。
ＣＰＵ101により、切り替えるスレッド動作モードが３２ビットモードではないと判断された場合（ステップＳ７３／ＮＯ）、切り替え後のスレッドコンテキストからレジスタの全体６４ビットの内容を復旧することで切り替えが完了する（ステップＳ７６）。 Next, another embodiment of the information processing apparatus according to the present invention will be described.
In this embodiment, an operation mode is held in the context area of a thread instead of the process in the first embodiment, and the same operation is performed.
FIG. 7 is a diagram showing another operation mode-specific dispatch flow.
In FIG. 7, when the dispatch with the operation mode starts, the CPU 101 (see FIG. 1) determines whether or not the operation mode is 32 bits (step S71).
When the CPU 101 determines that the operation mode is the 32-bit mode (step S71 / YES), only the contents of the lower 32 bits of the register are saved in the current thread context, and the process proceeds to step S73 (step S72).
The CPU 101 determines whether or not the thread operation mode to be switched is the 32-bit mode (step S73).
When the CPU 101 determines that the thread operation mode to be switched is the 32-bit mode (step S73 / YES), the switching is completed by restoring only the lower 32 bits of the register from the thread context after the switching (step S74). ).
If the CPU 101 determines that the operation mode is not the 32-bit mode (step S61 / NO), the entire 64-bit contents of the register are saved in the current thread context, and the process proceeds to step S73.
When the CPU 101 determines that the thread operation mode to be switched is not the 32-bit mode (NO in step S73), the switching is completed by restoring the entire 64-bit contents of the register from the thread context after the switching (step S76). ).

次に、本発明に係る情報処理装置のさらに他の実施例について説明する。
本実施例においては、動作モードを自動判定するために、最初の動作モードを３２ビットモードとしておき、６４ビットのレジスタ操作になるときにエラーを検知できるＣＰＵであれば、ＯＳにエラーが通知される。このとき、ＯＳが自動的に対象のプロセスの動作モードを３２ビットモードから６４ビットモードに書き換える。この動作を表したのが図８である。
図８は、動作モード自動判定フローを示す図である。
図８において、プロセス自動モード判定が開始すると、ＣＰＵ101（図１参照）は、動作モードのエラーを検知したか否かを判断する（ステップＳ８１）。
ＣＰＵ101により、動作モードのエラーが検知された場合（ステップＳ８１／ＹＥＳ）、動作モードが３２ビットモードであるか否かを判定する（ステップＳ８２）。
ＣＰＵ101により、動作モードが３２ビットモードであると判定された場合（ステップＳ８２／ＹＥＳ）、ＣＰＵ101は、プロセス動作モードを６４ビットモードに変更して切り替えが完了する（ステップＳ８３）。
ＣＰＵ101により、動作モードのエラーが検知された場合（ステップＳ８１／ＮＯ）、プロセス動作モードを変更せず（この場合３２ビットモードのまま）切り替えが完了する。
ＣＰＵ101により、動作モードが３２ビットモードではないと判断された場合（ステップＳ８２／ＮＯ）、切り替えが完了する。 Next, still another embodiment of the information processing apparatus according to the present invention will be described.
In this embodiment, in order to automatically determine the operation mode, the first operation mode is set to a 32-bit mode, and if the CPU can detect an error when a 64-bit register operation is performed, the OS is notified of the error. The At this time, the OS automatically rewrites the operation mode of the target process from the 32-bit mode to the 64-bit mode. This operation is shown in FIG.
FIG. 8 is a diagram illustrating an operation mode automatic determination flow.
In FIG. 8, when the process automatic mode determination is started, the CPU 101 (see FIG. 1) determines whether or not an error in the operation mode has been detected (step S81).
If an error in the operation mode is detected by the CPU 101 (step S81 / YES), it is determined whether or not the operation mode is a 32-bit mode (step S82).
When the CPU 101 determines that the operation mode is the 32-bit mode (step S82 / YES), the CPU 101 changes the process operation mode to the 64-bit mode and completes the switching (step S83).
When the CPU 101 detects an error in the operation mode (step S81 / NO), the switching is completed without changing the process operation mode (in this case, the 32-bit mode is maintained).
When the CPU 101 determines that the operation mode is not the 32-bit mode (step S82 / NO), the switching is completed.

以上において、本発明に係るオペレーションシステムＯＳによれば、ＣＰＵがビット数の異なる動作モードをプロセス毎に切り替える仕組みを保持していない場合でも、ＯＳで動作モードの異なるプロセスを混在して動作させるときでも、プロセス毎にディスパッチ時のレジスタ退避復旧を変えることで、無駄なメモリアクセスを減らすことができるため、３２ビットモードの動作のディスパッチ性能を維持しつつ、６４ビットモードの動作で高性能化させたプログラムを稼動させることが可能となり、システム全体の性能向上を図ることが可能となる。   In the above, according to the operation system OS according to the present invention, even when the CPU does not have a mechanism for switching the operation mode with different number of bits for each process, when the OS operates the processes with different operation modes in a mixed manner. However, by changing the register save / restore at the time of dispatch for each process, it is possible to reduce unnecessary memory access. Therefore, while maintaining the dispatch performance of the operation in the 32-bit mode, the performance is improved in the operation of the 64-bit mode. It is possible to operate the program, and to improve the performance of the entire system.

本発明に係るスレッド制御機構、情報処理装置によれば、オペレーションシステムのプロセスと同様にスレッド毎に扱う動作モードが異なる場合でも、スレッド単位にディスパッチ時の処理を変えることで最適化できるため、６４ビットモードの動作のスレッドが３２ビットモードの動作のスレッドより相対的に少ない場合に、３２ビットモードの動作でのディスパッチ性能を維持しつつ６４ビットモードの動作での高性能演算が実現可能となる。   According to the thread control mechanism and the information processing apparatus according to the present invention, even when the operation mode handled for each thread is different as in the process of the operation system, it can be optimized by changing the processing at the time of dispatch for each thread. When the number of bit mode operation threads is relatively smaller than the number of 32-bit mode operation threads, high-performance computation in 64-bit mode operation can be realized while maintaining dispatch performance in 32-bit mode operation. .

本発明に係るオペレーションシステム、スレッド制御機構、及び情報処理装置においては、設計者が動作モードを調べたりする必要性がなく、またプログラムの動作モードが不明な場合でも、またプログラムに余計な修正や属性を加えなくても、自動的に動作モードを動的に決定することができるため、６４ビットモードの動作と３２ビットモードの動作とを混在させながら、プロセスやスレッドのディスパッチ性能を低下させることなく、６４ビットモードの動作の高演算性能を確保することが可能となる。   In the operation system, the thread control mechanism, and the information processing apparatus according to the present invention, it is not necessary for the designer to check the operation mode. Even if no attribute is added, the operation mode can be automatically determined dynamically, so that the dispatch performance of processes and threads is lowered while mixing the operation in the 64-bit mode and the operation in the 32-bit mode. In addition, it is possible to ensure high computing performance in the 64-bit mode operation.

本発明は、オペレーションシステム、スレッド制御機構、及び情報処理装置に利用できる。   The present invention can be used for an operation system, a thread control mechanism, and an information processing apparatus.

本発明に係る情報処理装置としての機器制御装置の一例を示す構成図である。It is a block diagram which shows an example of the apparatus control apparatus as an information processing apparatus which concerns on this invention. 図１に示した機器制御装置に用いられるＣＰＵレジスタである。It is a CPU register used for the apparatus control apparatus shown in FIG. コンテキストの説明図である。It is explanatory drawing of a context. ディスパッチの説明図である。It is explanatory drawing of dispatch. 一般ディスパッチフローの説明図である。It is explanatory drawing of a general dispatch flow. 動作モード別ディスパッチフローを示す図である。It is a figure which shows the dispatch flow classified by operation mode. 他の動作モード別ディスパッチフローを示す図である。It is a figure which shows the dispatch flow classified by another operation mode. 動作モード自動判定フローを示す図である。It is a figure which shows an operation mode automatic determination flow.

符号の説明Explanation of symbols

１０１ ＣＰＵ
１０２ メモリ
１０３ バス
１０４ ＲＯＭ 101 CPU
102 Memory 103 Bus 104 ROM

Claims (6)

レジスタ演算サイズの変更を動作モードの切り替えで行うことが可能なＣＰＵと、メモリとを備えた装置に用いられるオペレーションシステムであって、
レジスタ演算サイズの異なるプログラムを並行動作させる場合にプロセス毎に動作モードを前記メモリのコンテキストに保持させる保持手段と、扱うレジスタサイズの異なるプログラム毎にレジスタ退避方法を変更し、プロセスディスパッチ方法を変えてディスパッチ効率を上げるように前記ＣＰＵに実行させる実行手段とを備えたことを特徴とするオペレーティングシステム。 An operation system used in a device having a CPU capable of changing a register operation size by switching operation modes and a memory,
When programs with different register operation sizes are operated in parallel, holding means for holding the operation mode in the context of the memory for each process, and changing the register saving method for each program with different register sizes, changing the process dispatch method An operating system comprising execution means for causing the CPU to execute dispatch efficiency. レジスタ演算サイズの異なるプログラムを並行動作させる場合に自動的にプロセスの動作モードを設定する設定手段を備えたことを特徴とする請求項１記載のオペレーティングシステム。   2. The operating system according to claim 1, further comprising setting means for automatically setting an operation mode of a process when programs having different register operation sizes are operated in parallel. レジスタ演算サイズの変更を動作モードの切り替えで行うことが可能なＣＰＵと、メモリとを備えた装置に用いられるスレッド制御機構であって、
同一プロセス内でレジスタ演算サイズの異なるスレッドを並行動作させる場合にスレッドとプロセス毎に動作モードを前記メモリのコンテキストに保持させ、扱うレジスタサイズの異なるスレッド毎にレジスタ退避方法を変更し、スレッドディスパッチ方法を変えてディスパッチ効率を上げるように前記ＣＰＵに実行させることを特徴とするスレッド制御機構。 A thread control mechanism used in a device having a CPU and a memory capable of changing a register operation size by switching an operation mode,
When threads having different register operation sizes are operated in parallel in the same process, the operation mode is held in the context of the memory for each thread and process, the register saving method is changed for each thread having a different register size, and the thread dispatch method A thread control mechanism that causes the CPU to execute the command so as to improve dispatch efficiency by changing レジスタ演算サイズの異なるプログラムを並行動作させる場合に自動的にスレッドの動作モードを設定する設定手段を備えたことを特徴とする請求項３記載のスレッド制御機構。   4. The thread control mechanism according to claim 3, further comprising setting means for automatically setting a thread operation mode when programs having different register operation sizes are operated in parallel. レジスタ演算サイズの変更を動作モードの切り替えで行うことが可能なＣＰＵと、メモリと、前記ＣＰＵ及び前記メモリを制御するオペレーティングシステムとを備えた情報処理装置であって、
前記オペレーティングシステムは、同一プロセス内でレジスタ演算サイズの異なるスレッドを並行動作させる場合にスレッドとプロセス毎に動作モードを保持する保持手段と、扱うレジスタサイズの異なるスレッド毎にレジスタ退避方法を変更し、スレッドディスパッチ方法を変えてディスパッチ効率を上げるように前記ＣＰＵに実行させる実行手段とを備えたことを特徴とする情報処理装置。 An information processing apparatus including a CPU capable of changing a register operation size by switching an operation mode, a memory, and an operating system that controls the CPU and the memory,
The operating system changes the register saving method for each thread having a different register size to be handled, holding means for holding an operation mode for each thread and process when the threads having different register operation sizes are operated in parallel in the same process, An information processing apparatus comprising: an execution unit that causes the CPU to execute a thread dispatch method by changing a thread dispatch method. 前記オペレーティングシステムは、レジスタ演算サイズの異なるプログラムを並行動作させる場合に自動的にスレッドの動作モードを設定する設定手段を備えたことを特徴とする請求項５記載の情報処理装置。   6. The information processing apparatus according to claim 5, wherein the operating system comprises setting means for automatically setting a thread operation mode when programs having different register operation sizes are operated in parallel.
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