JP2007206589A - Display device, pixel circuit, drive method thereof, and electronic apparatus - Google Patents
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Abstract
Description
本発明は、有機EL(Electro Luminescence)材料からなる発光素子など各種の発光素子
の挙動を制御する表示装置、画素回路およびその駆動方法ならびにこれらを用いた電子機
器に関する。
The present invention relates to a display device that controls the behavior of various light emitting elements such as a light emitting element made of an organic EL (Electro Luminescence) material, a pixel circuit, a driving method thereof, and an electronic apparatus using them.
この種の発光素子は電流の供給によって階調(典型的には輝度)が変化する。この電流
(以下「駆動電流」という)をトランジスタ(以下「駆動トランジスタ」という)によっ
て制御する構成が従来から提案されている。しかしながら、この構成においては、駆動ト
ランジスタの特性(特に閾値電圧)の個体差に起因して各発光素子の階調にバラツキが発
生するという問題がある。この階調のバラツキを抑制するために、例えば特許文献1には
、駆動トランジスタの閾値電圧の相違を補償する構成が開示されている。
This type of light-emitting element changes in gradation (typically luminance) by supplying current. Conventionally, a configuration in which this current (hereinafter referred to as “driving current”) is controlled by a transistor (hereinafter referred to as “driving transistor”) has been proposed. However, in this configuration, there is a problem in that the gradation of each light emitting element varies due to individual differences in characteristics (particularly threshold voltage) of the drive transistor. In order to suppress this gradation variation, for example,
図12は、特許文献1に開示された画素回路の構成を示す回路図である。同図に示され
るように、駆動トランジスタTr1のゲートとドレインとの間にはトランジスタTr2が
介挿される。また、駆動トランジスタTr1のゲートには容量素子Cの一方の端子U1が
接続される。容量素子Cの他方の端子U2と駆動トランジスタTr1のソースの間にはト
ランジスタTr3が設けられており、また、容量素子Cの他方の端子U2とゲート線14
との間にはトランジスタTr4が設けられている。さらに、駆動トランジスタTr1のド
レインと発光素子11の陽極の間にはトランジスタTr5が設けられている。
FIG. 12 is a circuit diagram showing a configuration of the pixel circuit disclosed in
Between the two transistors Tr4 is provided. Further, a transistor Tr5 is provided between the drain of the driving transistor Tr1 and the anode of the
以上の構成において、第1に、信号SnをローベルにしてトランジスタTr2をオン状
態に遷移させる。こうして駆動トランジスタTr1がダイオード接続されると、駆動トラ
ンジスタM7のゲートの電位は「VEL−Vth」に収束する(Vthは駆動トランジスタ
Tr1の閾値電圧)。このとき、トランジスタTr4がオン状態となり、容量素子Cの他
方の端子U2にはデータ電位VDが供給される。つまり、閾値電圧の補償動作とデータ電
位VDの書込みとが同時に行われる。第2に、信号Snをハイレベルにしてトランジスタ
Tr3およびTr5をオン状態にするとともにトランジスタTr2およびTr4をオフ状
態にする。このとき、容量素子Cの他方の端子U1に電源電位VELが供給され、駆動トラ
ンジスタTr1のゲート・ソース間電圧は、閾値電圧Vthからデータ電位VDに応じた
電圧に変化する。すなわち、従来の画素回路において、容量素子Cに書き込まれるデータ
電圧は、データ電位VDとVEL−Vthとの差分で書き込まれていた。
しかしながら、従来の画素回路では、データ電圧がデータ電位VDとVEL−Vthとの
差分で書き込まれていたので電源電位VELが書込期間に変動すると、その影響を受けると
いった問題があった。特に、電源電位VELは電源線を介して供給され、発光素子に電流を
供給するものであるから、電源線の分布抵抗によって電位が変動することがあり、大きな
問題となっていた。
また、補償期間の開始時には駆動トランジスタTr1のゲート・ソース間電圧が閾値電
圧を超えるようにゲート電位を十分低下させる必要がある。従来の画素回路では、駆動電
流Ielを発光素子11に瞬間的に流してゲート電位を下げていた。このため、表示すべき
階調が黒レベルである場合にも発光素子11が発光し、輝度が若干高くなるといった問題
があった。
さらに、上述した画素回路を備えた表示装置において、図13に示すようにデータドラ
イバから出力されるデータ信号Vdataをデマルチプレクサ25Aを用いて、2本のデータ
線に分配して、データ電位Vdata_aを画素回路PAに供給する一方、データ電位Vdata_b
を画素回路PBに供給することがある。
図14は従来の画素回路PAおよびPBをデマルチプレクス駆動した場合のタイミング
チャートである。この図に示されるようにVdata_aは期間Tw1で書き込まれ、Vdata_bは
期間Tw2で書き込まれる。この場合、期間t1は画素回路PAにおける閾値電圧Vthの
補償動作を実行する期間であり、期間t2は画素回路PBにおける閾値電圧Vthの補償
動作を実行する期間である。すなわち、画素回路PBにおける補償期間t2は、画素回路
PAにおける補償期間t1より長い。
ここで、画素回路PAにおける駆動トランジスタTr1のゲート・ソース間電圧をVg
s1、画素回路PBにおける駆動トランジスタTr2のゲート・ソース間電圧をVgs2
とすると、ゲート・ソース間電圧は図15に示すものとなる。この図から明らかなように
補償期間の時間が長い程、閾値電圧Vthに漸近し、補償期間の時間が異なるとゲート・
ソース間電圧に差が生じる。このようにゲート・ソース間電圧Vgsに差があると、発光
期間において、データ線単位で輝度ムラが発生し、表示品位が劣化するといった問題があ
った。
本発明は、このような事情に鑑みてなされたものであり、データ線ごとの輝度ムラを抑
制するという課題、簡易な構成で表示すべき輝度の精度を向上するという課題の解決を目
的としている。
However, in the conventional pixel circuit, since the data voltage is written by the difference between the data potential VD and VEL−Vth, there is a problem that when the power supply potential VEL fluctuates during the writing period, the data voltage is affected. In particular, since the power supply potential VEL is supplied via the power supply line and supplies current to the light emitting element, the potential may fluctuate due to the distributed resistance of the power supply line, which is a big problem.
Further, at the start of the compensation period, it is necessary to sufficiently reduce the gate potential so that the gate-source voltage of the drive transistor Tr1 exceeds the threshold voltage. In the conventional pixel circuit, the drive potential Iel is instantaneously supplied to the
Further, in the display device including the pixel circuit described above, as shown in FIG. 13, the data signal Vdata output from the data driver is distributed to two data lines using the
May be supplied to the pixel circuit PB.
FIG. 14 is a timing chart when the conventional pixel circuits PA and PB are demultiplexed. As shown in this figure, Vdata_a is written in the period Tw1, and Vdata_b is written in the period Tw2. In this case, the period t1 is a period in which the compensation operation for the threshold voltage Vth in the pixel circuit PA is executed, and the period t2 is a period in which the compensation operation for the threshold voltage Vth in the pixel circuit PB is executed. That is, the compensation period t2 in the pixel circuit PB is longer than the compensation period t1 in the pixel circuit PA.
Here, the gate-source voltage of the driving transistor Tr1 in the pixel circuit PA is expressed as Vg.
s1, the gate-source voltage of the driving transistor Tr2 in the pixel circuit PB is Vgs2.
Then, the gate-source voltage is as shown in FIG. As is clear from this figure, the longer the compensation period, the closer to the threshold voltage Vth.
A difference occurs in the voltage between the sources. When there is a difference in the gate-source voltage Vgs as described above, there is a problem that luminance unevenness occurs in the data line unit during the light emission period, and the display quality deteriorates.
The present invention has been made in view of such circumstances, and aims to solve the problem of suppressing luminance unevenness for each data line and the problem of improving the accuracy of luminance to be displayed with a simple configuration. .
この課題を解決するために、本発明に係る画素回路は、駆動電流に応じた輝度で発光す
る発光素子と、前記発光素子に、ゲートの電位に応じた前記駆動電流を供給する駆動トラ
ンジスタと、一方の端子が前記駆動トランジスタのソースと電気的に接続され、他方の端
子が接続点に電気的に接続される第1容量素子と、一方の端子が前記接続点に接続される
第2容量素子と、第1期間において、前記第2容量素子の端子間に表示すべき階調に応じ
たデータ電圧を印加する第1手段(例えば、実施形態のM1およびM2)と、前記第1期
間が終了した後の第2期間において、前記第1容量素子の他方の端子を前記駆動トランジ
スタのゲートに電気的に接続すると共に、前記駆動トランジスタのゲートとドレインとを
電気的に接続して前記第1容量素子の端子間の電圧を前記駆動トランジスタの閾値電圧に
漸近させる第2手段(例えば、実施形態のM3、M4)と、前記第2期間が終了した後の
第3期間において、前記第2容量素子の他方の端子を前記駆動トランジスタのゲートに電
気的に接続すると共に、前記駆動電流を前記発光素子に供給する第3手段(例えば、実施
形態のM5、M6)とを備えることを特徴とする。
この発明によれば、第1容量素子に駆動トランジスタの閾値電圧を記憶させ、第2容量
素子にデータ電圧を記憶させることができる。また、第1容量素子と第2容量素子は接続
点を介して直列に接続され、第1容量素子の一方の端子は駆動トランジスタのソースに接
続されている。そして、第3手段は、第1期間において第2容量素子にデータ電圧を記憶
し、第2期間において第1容量素子に閾値電圧を記憶した後に、第2容量素子の他方の端
子を駆動トランジスタのゲートに接続して駆動電流を発光素子に供給する。したがって、
駆動電流は、閾値電圧が補正されたものとなるので、正確な階調で発光素子を発光させる
ことが可能となる。なお、発光素子は駆動電流の大きさに応じた光量で発光する素子であ
ればどのようなものであってもよい。例えば、有機発光ダイオード素子、無機発光ダイオ
ード素子などの発光ダイオード素子が発光素子に該当する。
In order to solve this problem, a pixel circuit according to the present invention includes a light emitting element that emits light with luminance according to a driving current, a driving transistor that supplies the light emitting element with the driving current according to a gate potential, A first capacitive element having one terminal electrically connected to the source of the driving transistor and the other terminal electrically connected to a connection point, and a second capacitive element having one terminal connected to the connection point And a first means for applying a data voltage corresponding to a gradation to be displayed between the terminals of the second capacitor element in the first period (for example, M1 and M2 in the embodiment), and the first period ends. In the second period thereafter, the other terminal of the first capacitor element is electrically connected to the gate of the driving transistor, and the gate and drain of the driving transistor are electrically connected to each other to connect the first capacitor. Second means (for example, M3 and M4 in the embodiment) for gradually bringing the voltage between the child terminals to the threshold voltage of the driving transistor, and the second capacitor element in the third period after the second period is finished. And a third means for supplying the driving current to the light emitting element (for example, M5 and M6 in the embodiment).
According to the present invention, the threshold voltage of the driving transistor can be stored in the first capacitor element, and the data voltage can be stored in the second capacitor element. The first capacitor element and the second capacitor element are connected in series via a connection point, and one terminal of the first capacitor element is connected to the source of the driving transistor. The third means stores the data voltage in the second capacitor element in the first period, stores the threshold voltage in the first capacitor element in the second period, and then connects the other terminal of the second capacitor element to the drive transistor. A driving current is supplied to the light emitting element by connecting to the gate. Therefore,
Since the drive current is obtained by correcting the threshold voltage, the light emitting element can emit light with accurate gradation. The light emitting element may be any element that emits light with a light amount corresponding to the magnitude of the drive current. For example, light emitting diode elements such as organic light emitting diode elements and inorganic light emitting diode elements correspond to the light emitting elements.
また、本発明に係る他の画素回路は、データ電位が供給されるデータ線と基準電位が供
給される電位線とに接続されるものであって、駆動電流に応じた輝度で発光する発光素子
と、前記発光素子に、ゲートの電位に応じた前記駆動電流を供給する駆動トランジスタと
、一方の端子が前記駆動トランジスタのソースと電気的に接続され、他方の端子が接続点
に電気的に接続される第1容量素子と、一方の端子が前記接続点に接続される第2容量素
子と、前記データ線と前記第2容量素子の他方の端子との間および前記電位線と前記接続
点との間を電気的に接続する第1状態とそれらの間を電気的に開放する第2状態とを切り
替える第1切替手段と、前記駆動トランジスタのゲートとドレインとの間および前記駆動
トランジスタのゲートと前記接続点との間を電気的に接続する第3状態とそれらの間を電
気的に開放する第4状態とを切り替える第2切替手段と、前記駆動トランジスタのゲート
と前記第2容量素子の他方の端子との間および前記駆動トランジスタのドレインと前記発
光素子との間を電気的に接続する第5状態とそれらの間を電気的に開放する第6状態とを
切り替える第3切替手段とを備える。
この発明によれば、第1切替手段によって第2容量素子の両端に基準電位とデータ電位
を印加するか否かを切り替えて第2容量素子に表示すべき階調に応じたデータ電圧(デー
タ電位と基準電位との間の電圧)を記憶させることができる。また、第2切替手段によっ
て駆動トランジスタをダイオード接続した状態でゲートを接続点に接続するか否か切り替
えて駆動トランジスタの閾値電圧を第1容量素子に記憶させることができる。さらに、第
3切替手段によって、第1容量素子に保持されている閾値電圧と第2容量素子に保持され
ているデータ電圧とを加算して駆動トランジスタのゲートに供給することができる。した
がって、駆動電流は、閾値電圧が補正されたものとなるので、正確な階調で発光素子を発
光させることが可能となる。また、第2容量素子には電源線とは独立して設けられた電位
線を介して供給される基準電位とデータ電位が供給されるから、電源線の電位が変動して
もその影響を受けることなくデータ電圧を書き込むことができる。なお、この画素回路に
おいて、第1容量素子に閾値電圧を保持する工程と第2容量素子にデータ電圧を保持する
工程はいずれが先であってもよい。
Another pixel circuit according to the present invention is connected to a data line to which a data potential is supplied and a potential line to which a reference potential is supplied, and emits light at a luminance corresponding to a driving current. And a driving transistor for supplying the driving current to the light emitting element in accordance with a gate potential, one terminal is electrically connected to a source of the driving transistor, and the other terminal is electrically connected to a connection point. The first capacitive element, the second capacitive element having one terminal connected to the connection point, the data line and the other terminal of the second capacitive element, and the potential line and the connection point. First switching means for switching between a first state in which the two are electrically connected to each other and a second state in which the two are electrically opened, and between the gate and drain of the driving transistor and the gate of the driving transistor Said contact Second switching means for switching between a third state in which the points are electrically connected and a fourth state in which the points are electrically opened; the gate of the drive transistor; and the other terminal of the second capacitor element And a third switching means for switching between a fifth state in which the drain of the driving transistor and the light emitting element are electrically connected and a sixth state in which the drain is electrically opened.
According to the present invention, the first switching means switches whether the reference potential and the data potential are applied to both ends of the second capacitive element, and the data voltage (data potential) corresponding to the gradation to be displayed on the second capacitive element. And the reference potential). Further, the threshold voltage of the driving transistor can be stored in the first capacitor element by switching whether or not the gate is connected to the connection point in a state where the driving transistor is diode-connected by the second switching unit. Further, the third switching means can add the threshold voltage held in the first capacitor element and the data voltage held in the second capacitor element and supply the sum to the gate of the driving transistor. Therefore, since the drive current is obtained by correcting the threshold voltage, the light emitting element can emit light with an accurate gradation. The second capacitor element is supplied with a reference potential and a data potential supplied via a potential line that is provided independently of the power supply line. The data voltage can be written without any problem. In this pixel circuit, either the step of holding the threshold voltage in the first capacitor element or the step of holding the data voltage in the second capacitor element may be first.
上述した画素回路の具体的な態様において、前記第1切替手段は、前記データ線と前記
第2容量素子の他方の端子との間に設けられた第1スイッチング素子と、前記電位線と前
記接続点との間に設けられた第2スイッチング素子とを有し、前記第2切替手段は、前記
駆動トランジスタのゲートとドレインとの間に設けられた第3スイッチング素子と、前記
駆動トランジスタのゲートと前記接続点との間に設けられた第4スイッチング素子とを有
し、前記第3切替手段は、前記駆動トランジスタのゲートと前記第2容量素子の他方の端
子との間に設けられた第5スイッチング素子と、前記駆動トランジスタのドレインと前記
発光素子との間に設けられた第6スイッチング素子とを有することが好ましい。これらの
スイッチング素子はトランジスタで構成することができる。
In the specific mode of the pixel circuit described above, the first switching unit includes a first switching element provided between the data line and the other terminal of the second capacitor, the potential line, and the connection. A second switching element provided between the gate and the drain of the driving transistor, a second switching element provided between the gate and the drain of the driving transistor, A fourth switching element provided between the connection points, and the third switching means includes a fifth switching element provided between the gate of the driving transistor and the other terminal of the second capacitive element. It is preferable to have a switching element and a sixth switching element provided between the drain of the driving transistor and the light emitting element. These switching elements can be composed of transistors.
次に、本発明に係る表示装置は、複数の走査線と、複数のデータ線と、前記複数のデー
タ線に各々対応して設けられた複数の電位線と、前記複数のデータ線はN(Nは2以上の
自然数)本を1組とする複数の組を含み、各データ線に供給すべきデータ電位を前記デー
タ線の組ごとに時分割多重したデータ信号を生成するデータ線駆動手段と、前記データ線
の組ごとに設けられ、各々が当該組に属するN本のデータ線を第1期間に順次選択して前
記データ信号を時分割で選択したデータ線に供給する複数の選択手段(例えば、実施形態
のデマルチプレクサ25)と、前記複数の走査線と前記複数のデータ線の交差に対応して
設けられた複数の画素回路とを備え、前記複数の画素回路の各々は、駆動電流に応じた輝
度で発光する発光素子と、前記発光素子に、ゲートの電位に応じた前記駆動電流を供給す
る駆動トランジスタと、一方の端子が前記駆動トランジスタのソースと電気的に接続され
、他方の端子が接続点に電気的に接続される第1容量素子と、一方の端子が前記接続点に
接続される第2容量素子と、前記第1期間において、前記第2容量素子の端子間に表示す
べき階調に応じたデータ電圧を印加する第1手段と、前記第1期間が終了した後の第2期
間において、前記第1容量素子の他方の端子を前記駆動トランジスタのゲートに電気的に
接続すると共に、前記駆動トランジスタのゲートとドレインとを電気的に接続して前記第
1容量素子の端子間の電圧を前記駆動トランジスタの閾値電圧に漸近させる第2手段と、
前記第2期間が終了した後の第3期間において、前記第2容量素子の他方の端子を前記駆
動トランジスタのゲートに電気的に接続すると共に、前記駆動電流を前記発光素子に供給
する第3手段とを備える。
Next, in the display device according to the present invention, a plurality of scanning lines, a plurality of data lines, a plurality of potential lines provided corresponding to the plurality of data lines, and the plurality of data lines are N ( N is a natural number greater than or equal to 2) data line driving means for generating a data signal that includes a plurality of sets each having a single line, and that time-division-multiplexes the data potential to be supplied to each data line for each set of data lines A plurality of selection means provided for each set of the data lines, each of which sequentially selects N data lines belonging to the set in the first period and supplies the data signal to the data lines selected in a time-sharing manner ( For example, the demultiplexer 25) of the embodiment, and a plurality of pixel circuits provided corresponding to the intersection of the plurality of scanning lines and the plurality of data lines, each of the plurality of pixel circuits includes a drive current A light emitting element that emits light with a luminance according to A driving transistor that supplies the optical element with the driving current corresponding to the gate potential, one terminal electrically connected to the source of the driving transistor, and the other terminal electrically connected to the connection point. One capacitor element, a second capacitor element having one terminal connected to the connection point, and a data voltage corresponding to a gradation to be displayed is applied between the terminals of the second capacitor element in the first period. In the second period after the first period and the first period, the other terminal of the first capacitive element is electrically connected to the gate of the drive transistor, and the gate and drain of the drive transistor A second means for electrically connecting the first capacitor element and the voltage between the terminals of the first capacitor element asymptotic to the threshold voltage of the drive transistor;
Third means for electrically connecting the other terminal of the second capacitive element to the gate of the drive transistor and supplying the drive current to the light emitting element in a third period after the end of the second period With.
この発明によれば、選択手段は第1期間にN本のデータ線を順次選択するのでデマルチ
プレクス駆動を行うことができる。特に、複数の画素回路と複数のデータ線などを基板上
に形成し、データ線駆動手段を当該基板に形成しない場合には、当該基板上に多数の入力
端子を設ける必要がある。この場合、選択手段を基板上に設けることによって入力端子の
数を減らすことができる。さらに、データ線駆動手段を当該基板から分離することができ
るので、データ線駆動手段の発熱によって発光素子の発光特性が変化するのを抑制するこ
とができる。
また、第1期間においてN本のデータ線が順次選択されると選択されたデータ線に対応
する画素回路にデータ電位が供給され、第2容量素子にデータ電位が書き込まれる。つま
り、第1期間では、N系統のデータ電位の書き込みが時分割で実行される(例えば、実施
形態の第1書込期間および第2書込期間)。そして、書込動作が終了した後にN系統の閾
値電圧の補償動作を共通して第2期間に実行することができる。このように書込動作を時
分割で実行し、補償動作を共通して実行することができるので、N個の系統で補償動作の
期間を同一にできる。閾値電圧の補償の程度は補償動作の期間に応じて定まるが、この発
明によればN個の系統で補償動作の期間は同一となるから、補償の程度をN系統で揃える
ことができる。この結果、閾値電圧のバラツキを補正しつつ、補償の程度の相違に起因す
る輝度ムラを大幅に抑制して、表示品質を向上することができる。
According to the present invention, since the selection means sequentially selects N data lines in the first period, demultiplex driving can be performed. In particular, when a plurality of pixel circuits and a plurality of data lines are formed on a substrate and the data line driving means is not formed on the substrate, it is necessary to provide a large number of input terminals on the substrate. In this case, the number of input terminals can be reduced by providing the selection means on the substrate. Furthermore, since the data line driving means can be separated from the substrate, it is possible to suppress the light emission characteristics of the light emitting element from being changed by the heat generated by the data line driving means.
In addition, when N data lines are sequentially selected in the first period, a data potential is supplied to the pixel circuit corresponding to the selected data line, and the data potential is written to the second capacitor element. That is, in the first period, writing of N system data potentials is performed in a time-sharing manner (for example, the first writing period and the second writing period in the embodiment). Then, after the write operation is completed, the N-system threshold voltage compensation operation can be performed in the second period in common. As described above, the write operation can be executed in a time-sharing manner, and the compensation operation can be executed in common, so that the period of the compensation operation can be made the same for the N systems. The degree of compensation of the threshold voltage is determined according to the period of the compensation operation, but according to the present invention, the period of compensation operation is the same for the N systems, so the degree of compensation can be made uniform for the N systems. As a result, it is possible to improve display quality by significantly suppressing luminance unevenness due to a difference in the degree of compensation while correcting variations in threshold voltage.
また、本発明に係る他の表示装置は、複数の走査線と、複数のデータ線と、前記複数の
データ線に各々対応して設けられた複数の電位線と、前記複数のデータ線はN(Nは2以
上の自然数)本を1組とする複数の組を含み、各データ線に供給すべきデータ電位を前記
データ線の組ごとに時分割多重したデータ信号を生成するデータ線駆動手段と、前記デー
タ線の組ごとに設けられ、各々が当該組に属するN本のデータ線を第1期間に順次選択し
て前記データ信号を時分割で選択したデータ線に供給する複数の選択手段と、前記複数の
走査線と前記複数のデータ線の交差に対応して設けられた複数の画素回路とを備え、前記
複数の画素回路の各々は、駆動電流に応じた輝度で発光する発光素子と、前記発光素子に
、ゲートの電位に応じた前記駆動電流を供給する駆動トランジスタと、一方の端子が前記
駆動トランジスタのソースと電気的に接続され、他方の端子が接続点に電気的に接続され
る第1容量素子と、駆動電流に応じた輝度で発光する発光素子と、前記発光素子に、ゲー
トの電位に応じた前記駆動電流を供給する駆動トランジスタと、一方の端子が前記駆動ト
ランジスタのソースと電気的に接続され、他方の端子が接続点に電気的に接続される第1
容量素子と、一方の端子が前記接続点に接続される第2容量素子と、前記データ線と前記
第2容量素子の他方の端子との間および前記電位線と前記接続点との間を電気的に接続す
る第1状態とそれらの間を電気的に開放する第2状態とを切り替える第1切替手段と、前
記駆動トランジスタのゲートとドレインとの間および前記駆動トランジスタのゲートと前
記接続点との間を電気的に接続する第3状態とそれらの間を電気的に開放する第4状態と
を切り替える第2切替手段と、前記駆動トランジスタのゲートと前記第2容量素子の他方
の端子との間および前記駆動トランジスタのドレインと前記発光素子との間を電気的に接
続する第5状態とそれらの間を電気的に開放する第6状態とを切り替える第3切替手段と
を備える。
この発明によれば、第1切替手段によって第2容量素子の両端に基準電位とデータ電位
を印加するか否かを切り替えて第2容量素子に表示すべき階調に応じたデータ電圧(デー
タ電位と基準電位との間の電圧)を記憶させることができる。また、第2切替手段によっ
て駆動トランジスタをダイオード接続した状態でゲートを接続点に接続するか否か切り替
えて駆動トランジスタの閾値電圧を第1容量素子に記憶させることができる。さらに、第
3切替手段によって、第1容量素子に保持されている閾値電圧と第2容量素子に保持され
ているデータ電圧とを加算して駆動トランジスタのゲートに供給することができる。した
がって、駆動電流は、閾値電圧が補正されたものとなるので、正確な階調で発光素子を発
光させることが可能となる。
In another display device according to the present invention, a plurality of scanning lines, a plurality of data lines, a plurality of potential lines provided corresponding to the plurality of data lines, and the plurality of data lines are N (N is a natural number equal to or greater than 2) Data line driving means for generating a data signal including a plurality of sets each including one set and time-division-multiplexing the data potential to be supplied to each data line for each set of data lines A plurality of selection means provided for each set of data lines, each of which sequentially selects N data lines belonging to the set in a first period and supplies the data signal to the data lines selected in a time-sharing manner. And a plurality of pixel circuits provided corresponding to intersections of the plurality of scanning lines and the plurality of data lines, each of the plurality of pixel circuits emitting light with a luminance corresponding to a drive current And the drive according to the gate potential is applied to the light emitting element. A driving transistor for supplying current; a first capacitor having one terminal electrically connected to the source of the driving transistor and the other terminal electrically connected to a connection point; and a luminance according to the driving current A light-emitting element that emits light; a drive transistor that supplies the light-emitting element with the drive current in accordance with a gate potential; one terminal is electrically connected to a source of the drive transistor, and the other terminal is a connection point Electrically connected first
An electrical connection is made between the capacitive element, the second capacitive element having one terminal connected to the connection point, the data line and the other terminal of the second capacitive element, and the potential line and the connection point. First switching means for switching between a first state to be electrically connected and a second state to electrically open between them, between the gate and drain of the drive transistor, and to the gate and the connection point of the drive transistor, A second switching means for switching between a third state in which the two are electrically connected to each other and a fourth state in which the two are electrically opened; and a gate of the driving transistor and the other terminal of the second capacitive element And a third switching means for switching between a fifth state in which the drain and the drain of the driving transistor and the light emitting element are electrically connected and a sixth state in which the gap is electrically opened.
According to the present invention, the first switching means switches whether the reference potential and the data potential are applied to both ends of the second capacitive element, and the data voltage (data potential) corresponding to the gradation to be displayed on the second capacitive element. And the reference potential). Further, the threshold voltage of the driving transistor can be stored in the first capacitor element by switching whether or not the gate is connected to the connection point in a state where the driving transistor is diode-connected by the second switching unit. Further, the third switching means can add the threshold voltage held in the first capacitor element and the data voltage held in the second capacitor element and supply the sum to the gate of the driving transistor. Therefore, since the drive current is obtained by correcting the threshold voltage, the light emitting element can emit light with an accurate gradation.
上述した表示装置において、前記第1期間において、前記第1状態になるように前記第
1切替手段を制御し、前記第4状態になるように前記第2切替手段を制御し、且つ前記第
6状態になるように前記第3切替手段を制御し、前記第1期間の後の第2期間において、
前記第2状態になるように前記第1切替手段を制御し、前記第3状態になるように前記第
2切替手段を制御し、且つ前記第6状態になるように前記第3切替手段を制御し、前記第
2期間の後の第3期間において、前記第2状態になるように前記第1切替手段を制御し、
前記第4状態になるように前記第2切替手段を制御し、且つ前記第5状態になるように前
記第3切替手段を制御する制御手段を備えることが好ましい。
この制御手段は、例えば、実施形態の走査線駆動回路22が該当する。第1期間におい
て第1状態となるように第1切替手段が制御されるから、基準電位が駆動トランジスタの
ゲート電位となる。ここで、基準電位を駆動トランジスタがオン状態になる電位に設定す
れば、ゲート・ソース間電圧が閾値電圧となるようにゲート電位が変化する。したがって
、閾値電圧の補償動作を実行する前に発光素子に駆動電流を供給して駆動トランジスタの
ゲート電位を遷移させる必要がない。これにより、表示すべき階調が黒レベルである場合
にも発光素子が発光し、輝度が若干高くなるといった不都合を解消して正確な階調を表示
することができる。
In the display device described above, in the first period, the first switching unit is controlled to be in the first state, the second switching unit is controlled to be in the fourth state, and the sixth Controlling the third switching means to be in a state, and in a second period after the first period,
Controlling the first switching means to be in the second state, controlling the second switching means to be in the third state, and controlling the third switching means to be in the sixth state And controlling the first switching means to be in the second state in a third period after the second period,
It is preferable that control means is provided for controlling the second switching means so as to be in the fourth state and for controlling the third switching means so as to be in the fifth state.
This control means corresponds to, for example, the scanning
本発明に係る電子機器は、上述した表示装置を備えるものであり、この種の電子機器と
しては、パーソナルコンピュータや携帯電話機などがある。
An electronic device according to the present invention includes the above-described display device, and examples of this type of electronic device include a personal computer and a mobile phone.
次に、本発明に係る画素回路の駆動方法は、駆動電流に応じた輝度で発光する発光素子
と、前記発光素子に、ゲートの電位に応じた前記駆動電流を供給する駆動トランジスタと
、一方の端子が前記駆動トランジスタのソースと電気的に接続され、他方の端子が接続点
に電気的に接続される第1容量素子と、一方の端子が前記接続点に接続される第2容量素
子とを備えた画素回路を駆動する方法であって、第1期間において、前記第2容量素子の
端子間に表示すべき階調に応じたデータ電圧を印加し、前記第1期間が終了した後の第2
期間において、前記第1容量素子の他方の端子を前記駆動トランジスタのゲートに電気的
に接続すると共に、前記駆動トランジスタのゲートとドレインとを電気的に接続して前記
第1容量素子の端子間の電圧を前記駆動トランジスタの閾値電圧に漸近させ、前記第2期
間が終了した後の第3期間において、前記第2容量素子の他方の端子を前記駆動トランジ
スタのゲートに電気的に接続すると共に、前記駆動電流を前記発光素子に供給することを
特徴とする。
この発明によれば、第1容量素子に駆動トランジスタの閾値電圧を記憶させ、第2容量
素子にデータ電圧を記憶させることができる。また、第1容量素子と第2容量素子は接続
点を介して直列に接続され第1容量素子の一方の端子は駆動トランジスタのソースに接続
されている。そして、第3手段は、第1期間において第2容量素子にデータ電圧を記憶し
、第2期間において第1容量素子に閾値電圧を記憶した後に、第2容量素子の他方の端子
を駆動トランジスタのゲートに接続して駆動電流を発光素子に供給する。したがって、駆
動電流は、閾値電圧が補正されたものとなるので、正確な階調で発光素子を発光させるこ
とが可能となる。
Next, a driving method of a pixel circuit according to the present invention includes a light emitting element that emits light with luminance according to a driving current, a driving transistor that supplies the light emitting element with the driving current according to a gate potential, A first capacitive element having a terminal electrically connected to the source of the driving transistor and having the other terminal electrically connected to a connection point; and a second capacitive element having one terminal connected to the connection point. In the first period, a data voltage corresponding to a gradation to be displayed is applied between terminals of the second capacitor element, and the first period after the first period ends. 2
In the period, the other terminal of the first capacitor element is electrically connected to the gate of the drive transistor, and the gate and drain of the drive transistor are electrically connected to each other between the terminals of the first capacitor element. Asymptotically approaching the threshold voltage of the driving transistor, and in the third period after the end of the second period, the other terminal of the second capacitive element is electrically connected to the gate of the driving transistor, and A driving current is supplied to the light emitting element.
According to the present invention, the threshold voltage of the driving transistor can be stored in the first capacitor element, and the data voltage can be stored in the second capacitor element. The first capacitor element and the second capacitor element are connected in series via a connection point, and one terminal of the first capacitor element is connected to the source of the drive transistor. The third means stores the data voltage in the second capacitor element in the first period, stores the threshold voltage in the first capacitor element in the second period, and then connects the other terminal of the second capacitor element to the drive transistor. A driving current is supplied to the light emitting element by connecting to the gate. Therefore, since the drive current is obtained by correcting the threshold voltage, the light emitting element can emit light with an accurate gradation.
また、本発明に係る他の画素回路の駆動方法は、データ電位が供給されるデータ線と基
準電位が供給される電位線とに接続され、駆動電流に応じた輝度で発光する発光素子と、
前記発光素子に、ゲートの電位に応じた前記駆動電流を供給する駆動トランジスタと、一
方の端子が前記駆動トランジスタのソースと電気的に接続され、他方の端子が接続点に電
気的に接続される第1容量素子と、一方の端子が前記接続点に接続される第2容量素子と
、前記データ線と前記第2容量素子の他方の端子との間および前記電位線と前記接続点と
の間を電気的に接続する第1状態とそれらの間を電気的に開放する第2状態とを切り替え
る第1切替手段と、前記駆動トランジスタのゲートとドレインとの間および前記駆動トラ
ンジスタのゲートと前記接続点との間を電気的に接続する第3状態とそれらの間を電気的
に開放する第4状態とを切り替える第2切替手段と、前記駆動トランジスタのゲートと前
記第2容量素子の他方の端子との間および前記駆動トランジスタのドレインと前記発光素
子との間を電気的に接続する第5状態とそれらの間を電気的に開放する第6状態とを切り
替える第3切替手段とを備える画素回路を駆動する方法であって、前記第1期間において
、前記第1状態になるように前記第1切替手段を制御し、前記第4状態になるように前記
第2切替手段を制御し、且つ前記第6状態になるように前記第3切替手段を制御し、前記
第1期間の後の第2期間において、前記第2状態になるように前記第1切替手段を制御し
、前記第3状態になるように前記第2切替手段を制御し、且つ前記第6状態になるように
前記第3切替手段を制御し、前記第2期間の後の第3期間において、前記第2状態になる
ように前記第1切替手段を制御し、前記第4状態になるように前記第2切替手段を制御し
、且つ前記第5状態になるように前記第3切替手段を制御することを特徴とする。
この発明によれば、第1期間において第2容量素子にデータ電圧を記憶させ、第2期間
において第1容量素子に駆動トランジスタの閾値電圧を記憶させ、第3期間において閾値
電圧とデータ電圧を加算した電圧を駆動トランジスタのゲートに供給することができる。
したがって、駆動電流は、閾値電圧が補正されたものとなるので、正確な階調で発光素子
を発光させることが可能となる。
In another pixel circuit driving method according to the present invention, a light emitting element that is connected to a data line to which a data potential is supplied and a potential line to which a reference potential is supplied and emits light with luminance according to the driving current;
A driving transistor that supplies the driving current to the light emitting element in accordance with a gate potential, one terminal is electrically connected to a source of the driving transistor, and the other terminal is electrically connected to a connection point. A first capacitive element; a second capacitive element having one terminal connected to the connection point; and between the data line and the other terminal of the second capacitive element and between the potential line and the connection point. First switching means for switching between a first state in which the two are electrically connected and a second state in which the two are electrically opened, and between the gate and drain of the drive transistor and between the gate and the connection of the drive transistor Second switching means for switching between a third state in which the points are electrically connected and a fourth state in which the points are electrically opened; the gate of the drive transistor; and the other terminal of the second capacitor element And a third switching means for switching between a fifth state electrically connecting between the drain of the driving transistor and the light emitting element and a sixth state electrically opening between them. In the first method, in the first period, the first switching unit is controlled to be in the first state, the second switching unit is controlled to be in the fourth state, and the first The third switching means is controlled to be in six states, and in the second period after the first period, the first switching means is controlled to be in the second state, and the third state is established. Controlling the second switching means and controlling the third switching means to be in the sixth state, and so as to be in the second state in a third period after the second period. The first switching means is controlled to enter the fourth state. It said second switching means to control, and wherein the controller controls the third switching means so that said fifth state.
According to the present invention, the data voltage is stored in the second capacitor element in the first period, the threshold voltage of the driving transistor is stored in the first capacitor element in the second period, and the threshold voltage and the data voltage are added in the third period. The applied voltage can be supplied to the gate of the driving transistor.
Therefore, since the drive current is obtained by correcting the threshold voltage, the light emitting element can emit light with an accurate gradation.
<A.第1実施形態>
<A−1:表示装置の構成>
図1は、本発明の実施形態に係る表示装置の構成を示すブロック図である。この表示装
置Dは、画像を表示するための手段として各種の電子機器に採用される装置であり、複数
の画素回路Pが面状に配列された画素アレイ部10と、各画素回路Pを駆動する走査線駆
動回路22、データ線駆動回路24、複数のデマルチプレクサ25、表示装置Dで利用さ
れる各電圧を生成する電圧生成回路27、および制御回路29を有する。なお、図1にお
いては走査線駆動回路22とデータ線駆動回路24と電圧生成回路27とが別個の回路と
して図示されているが、これらの回路の一部または全部が単一の回路とされた構成も採用
される。また、図1に図示されたひとつの走査線駆動回路22(あるいはデータ線駆動回
路24や電圧生成回路27)が複数のICチップに区分された態様で表示装置Dに実装さ
れてもよい。さらに、データ線駆動回路24および制御回路29を除いて1枚のパネルを
構成してもよい。この場合は、パネルに複数の入力端子を設ける必要があるが、本実施形
態では、デマルチプレクサ25を備えるので入力端子数を減らすことができる。これによ
り、配線ピッチを広く取ることが可能となり不良率が低下する。また、画素回路Pには発
光素子が設けられており、温度の変化に応じて発光特性が変化する。データ線駆動回路2
4の動作には発熱が伴うが、データ線駆動回路24をパネルの外に配置することによって
発光素子の発光特性が変化することを抑制することができる。
<A. First Embodiment>
<A-1: Configuration of display device>
FIG. 1 is a block diagram showing a configuration of a display device according to an embodiment of the present invention. The display device D is a device that is employed in various electronic devices as a means for displaying an image. The display device D drives a
Although the operation of No. 4 is accompanied by heat generation, the change in the light emission characteristics of the light emitting element can be suppressed by arranging the data line driving
図1に示されるように、画素アレイ部10には、X方向に延在するm本の制御線12と
、X方向と直交するY方向に延在する2n本のデータ線14が形成される(mおよびnは
自然数)。2n本のデータ線14は、第1データ線14aと第2データ線14bとを1組
とし、n組から構成される。また、データ線14に対をなしてY方向に延在する電位線1
7が形成される。以下の説明において各画素回路Pは、データ線14と制御線12との交
差に対応する位置に配置される。したがって、これらの画素回路Pは、縦m行×横2n列
のマトリクス状に配列する。
As shown in FIG. 1,
7 is formed. In the following description, each pixel circuit P is arranged at a position corresponding to the intersection of the
走査線駆動回路22は、複数の画素回路Pを水平走査期間ごとに行単位で選択するため
の回路である。一方、データ線駆動回路24は、各水平走査期間で走査線駆動回路22が
選択した1行分(2n個)の画素回路Pの各々に対応するデータ信号VD[1]〜VD[n]を生
成してn個のデマルチプレクサ25に出力する。k番目のデータ電位VD[k]には、左か
ら2k-1番目のデータ線14に供給すべきデータ電位VDa[k]と左から2k番目のデー
タ線14に供給すべきデータ電位VDb[k]とが時分割多重されている(kは1≦k≦nを
満たす整数)。ここで、第i行(iは1≦i≦mを満たす整数)が選択される水平走査期
間において第2k列目(kは1≦k≦nを満たす整数)のデータ線14(14b)に出力
されるデータ電位VDb[k]は、第i行の第2k列目に位置する画素回路Pに対して指定さ
れた階調に対応する電位となる。
The scanning
電圧生成回路27は、電源の高位側の電位(以下「電源電位」という)VELおよび低位
側の電位(以下「接地電位」という)Gndと、基準電位NRSを生成する。基準電位NR
Sは電位線17に供給される。
複数のデマルチプレクサ25の各々は、2個のトランジスタTaおよびTbを備える。
トランジスタTaの一端は奇数番目の第1データ線14aに接続される一方、トランジス
タTbの一端は偶数番目の第2データ線14bに接続される。そして、トランジスタTa
およびTbの他端にはデータ信号が供給される。デマルチプレクサ25は第1選択信号S
ELaと第2選択信号SELbとによって、いずれか一方のデータ線14を選択する。こ
の例では、第1選択信号SELaがアクティブのとき左側(奇数番目)の第1データ線1
4aを選択する一方、第2選択信号SELbがアクティブのとき右側(偶数番目)の第2
データ線14bを選択して、データ線駆動回路24から出力されるデータ信号VD[1]〜V
D[n]を各選択したデータ線14に供給する。例えば、k番目のデータ信号VD[k]には、デ
ータ電位VDa[k]とVDb[k]が時分割多重されており、デマルチプレクサ25によってデー
タ信号VD[k]がデータ電位VDa[k]とデータ電位VDb[k]とに分離される。なお、非選択と
なるデータ線14はフローティング状態となる。
制御回路29は、第1および第2選択信号SELaおよびSELbの他、走査線駆動回
路22およびデータ線駆動回路24を制御するための各種のタイミング信号を生成する。
The
S is supplied to the
Each of the plurality of
One end of the transistor Ta is connected to the odd-numbered
A data signal is supplied to the other end of Tb and Tb. The
Either one of the data lines 14 is selected by ELa and the second selection signal SELb. In this example, when the first selection signal SELa is active, the left (odd number)
4a is selected while the second selection signal SELb is active, the second (even number) second
The data signal VD [1] to VD output from the data line driving
D [n] is supplied to each selected
The
次に、図2を参照して、各画素回路Pの構成を説明する。同図においては、第i行の第
2k列目に位置するひとつの画素回路Pのみが図示されているが、その他の画素回路Pも
同様の構成である。
同図に示されるように、画素回路Pは、電源電位VELが供給される電源線と接地電位G
ndが供給される接地線との間に介挿された発光素子11を含む。発光素子11は、これに
供給される駆動電流Ielに応じた輝度に発光する電流駆動型の素子であり、典型的には、
有機EL材料からなる発光層を陽極と陰極との間に介在させたOLED素子である。
Next, the configuration of each pixel circuit P will be described with reference to FIG. In the figure, only one pixel circuit P located in the i-th row and the 2k-th column is shown, but the other pixel circuits P have the same configuration.
As shown in the figure, the pixel circuit P includes a power supply line to which a power supply potential VEL is supplied and a ground potential G.
The
An OLED element in which a light emitting layer made of an organic EL material is interposed between an anode and a cathode.
図2に示されるように、図1において便宜的に1本の配線として図示された制御線12
は、実際には3本の配線(走査線121・制御線123・発光制御線125)を含む。各
配線には走査線駆動回路22から所定の信号が供給される。例えば、第i行目の走査線1
21には、同行の画素回路Pを選択するための走査信号GWRT[i]が供給される。また、制
御線123には初期化信号GINT[i]が供給される。さらに、発光制御線125には、発光
素子11が実際に発光する期間(後述する発光期間T3)を規定する発光制御信号GEL[i
]が供給される。なお、各信号の具体的な波形やこれに応じた画素回路Pの動作について
は後述する。
As shown in FIG. 2, the
Actually includes three wires (scanning
21 is supplied with a scanning signal GWRT [i] for selecting the pixel circuit P in the same row. Further, the initialization signal GINT [i] is supplied to the
] Is supplied. A specific waveform of each signal and the operation of the pixel circuit P corresponding to the waveform will be described later.
図2に示されるように、電源線から発光素子11の陽極に至る経路にはpチャネル型の
駆動トランジスタM7とnチャネル型の発光制御トランジスタM6とが介挿される。駆動
トランジスタM7は、ゲートの電位Vgateに応じた駆動電流Ielを生成するための手段で
あり、そのソースが電源線に接続されるとともにドレインが発光制御トランジスタM6の
ドレインに接続される。発光制御トランジスタM6は、駆動電流Ielが実際に発光素子1
1に供給される期間を規定するための手段であり、そのソースが発光素子11の陽極に接
続されるとともにゲートが発光制御線125に接続される。したがって、発光制御信号G
EL[i]がローレベルを維持する期間においては発光制御トランジスタM6がオフ状態とな
って発光素子11に対する駆動電流Ielの供給が遮断される一方、発光制御信号GEL[i]
がハイレベルに遷移すると発光制御トランジスタM6がオン状態となって発光素子11に
駆動電流Ielが供給される。
As shown in FIG. 2, a p-channel drive transistor M7 and an n-channel light emission control transistor M6 are interposed in a path from the power supply line to the anode of the light-emitting
The source is connected to the anode of the
In a period during which EL [i] is kept at the low level, the light emission control transistor M6 is turned off, and the supply of the drive current Iel to the
Is shifted to the high level, the light emission control transistor M6 is turned on, and the drive current Iel is supplied to the
駆動トランジスタM7のゲートとドレインとの間にはnチャネル型のトランジスタM3
が介挿される。このトランジスタM3のゲートは制御線123に接続される。したがって
、初期化信号GINT[i]がハイレベルに遷移するとトランジスタM3がオン状態となって駆
動トランジスタM7がダイオード接続され、初期化信号GINT[i]がローレベルに遷移する
とトランジスタM3がオフ状態となって駆動トランジスタM7のダイオード接続は解除さ
れる。
An n-channel transistor M3 is provided between the gate and drain of the driving transistor M7.
Is inserted. The gate of the transistor M3 is connected to the
図2に示される第1容量素子C1は、一方の端子U11が駆動トランジスタM7のソー
スと電気的に接続され、他方の端子U12が接続点Zに電気的に接続される。第2容量素
子C2は、一方の端子U21が接続点Zに接続される。後述するように第1容量素子C1
は駆動トランジスタM7の閾値電圧Vthを保持する一方、第2容量素子C2は、発光素
子11の輝度に応じたデータ電圧を保持する。
In the first capacitive element C1 shown in FIG. 2, one terminal U11 is electrically connected to the source of the driving transistor M7, and the other terminal U12 is electrically connected to the connection point Z. The second capacitor element C2 has one terminal U21 connected to the connection point Z. As will be described later, the first capacitive element C1
Holds the threshold voltage Vth of the driving transistor M7, while the second capacitor C2 holds a data voltage corresponding to the luminance of the
また、接続点Zと駆動トランジスタM7のゲートとの間にはトランジスタM4が設けら
れている。トランジスタM4のオン・オフはトランジスタM3と同様に初期化信号GINT[
i]によって制御される。また、第2容量素子C2の他方の端子U22と駆動トランジスタ
M7のゲートとの間にはトランジスタM5が設けられている。トランジスタM5のオン・
オフは発光制御トランジスタM6と同様に発光制御信号GEL[i]によって制御される。
A transistor M4 is provided between the connection point Z and the gate of the driving transistor M7. The transistor M4 is turned on / off in the same manner as the transistor M3.
i]. Further, a transistor M5 is provided between the other terminal U22 of the second capacitor C2 and the gate of the drive transistor M7. ON of transistor M5
Off is controlled by the light emission control signal GEL [i] in the same manner as the light emission control transistor M6.
さらに、第2データ線14bと第2容量素子C2の他方の端子U22との間にはトラン
ジスタM1が設けられており、電位線17と接続点Zとの間はトランジスタM2が設けら
れている。これらのトランジスタM1およびM2のオン・オフは、走査信号GWRT[i]によ
って制御される。
Further, a transistor M1 is provided between the
以上の構成において、トランジスタM1およびM2は、データ線14と第2容量素子C
2の他方の端子U22との間および電位線17と接続点Zとの間を電気的に接続する第1
状態とそれらの間を電気的に開放する第2状態とを切り替える第1切替手段として機能す
る。また、トランジスタM3およびM4は、駆動トランジスタM7のゲートとドレインと
の間および駆動トランジスタM7のゲートと接続点Zとの間を電気的に接続する第3状態
とそれらの間を電気的に開放する第4状態とを切り替える第2切替手段として機能する。
また、トランジスタM5およびM6は、駆動トランジスタM7のゲートと第2容量素子C
2の他方の端子U22との間および駆動トランジスタM7のドレインと発光素子11との
間を電気的に接続する第5状態とそれらの間を電気的に開放する第6状態とを切り替える
第3切替手段として機能する。
In the above configuration, the transistors M1 and M2 include the
1 between the other terminal U22 and the
It functions as a first switching means for switching between a state and a second state in which the state is electrically opened. The transistors M3 and M4 electrically open the third state in which the gate and drain of the drive transistor M7 and the gate of the drive transistor M7 and the connection point Z are electrically connected to each other. It functions as a second switching means for switching between the fourth state.
The transistors M5 and M6 include the gate of the drive transistor M7 and the second capacitor element C.
3rd switching which switches the 5th state which electrically connects between the other terminal U22 of 2 and between the drain of the drive transistor M7, and the
次に、図3を参照して、走査線駆動回路22が生成する各信号の具体的な波形を説明す
る。なお、データ電位VDa[k]が供給される画素回路Pにおける駆動トランジスタM7の
ゲート電位Vgateを「Vgate_a」、データ電位VDb[k]が供給される画素回路Pにおける
駆動トランジスタM7のゲート電位Vgateを「Vgate_b」と表記する。
図3に示されるように、走査信号GWRT[1]ないしGWRT[m]は、水平走査期間(1H)ご
とに順番にハイレベルとなる。走査信号GWRT[i]のハイレベルへの移行は第i行の各画素
回路Pの選択を意味する。
走査信号GWRT[i]がハイレベルとなる期間は書込期間T1(第1期間)である。書込期
間T1では、後述するように第2容量素子C2に表示すべき階調に応じたデータ電圧が書
き込まれる。書込期間T1の前半は第1書込期間Twrtaであり、その後半は第2書込期間
Twrtbである。第1書込期間Twrtaにおいて、データ信号VD[k]はデータ電位VDa[k]と
なり、第2書込期間Twrtbにおいてデータ信号VD[k]はデータ電位VDb[k]となる。また
、第1選択信号SELaは第1書込期間Twrtaにおいてアクティブ(ハイレベル)になる
一方、第2選択信号SELbは第2書込期間Twrtbにおいてアクティブ(ハイレベル)に
なる。したがって、第1書込期間Twrtaにおいて、第1データ線14aにはデータ電位V
Da[k]が供給されると共に第2データ線14bはフローティング状態となる。また、第2
書込期間Twrtbにおいて、第2データ線14bにはデータ電位VDb[k]が供給されると共
に第1データ線14aはフローティング状態となる。
Next, specific waveforms of signals generated by the scanning
As shown in FIG. 3, the scanning signals GWRT [1] to GWRT [m] are sequentially set to the high level every horizontal scanning period (1H). The transition of the scanning signal GWRT [i] to the high level means selection of each pixel circuit P in the i-th row.
The period during which the scanning signal GWRT [i] is at the high level is the writing period T1 (first period). In the writing period T1, as will be described later, a data voltage corresponding to the gradation to be displayed on the second capacitor element C2 is written. The first half of the writing period T1 is the first writing period Twrta, and the latter half is the second writing period Twrtb. In the first writing period Twrta, the data signal VD [k] becomes the data potential VDa [k], and in the second writing period Twrtb, the data signal VD [k] becomes the data potential VDb [k]. The first selection signal SELa becomes active (high level) in the first writing period Twrta, while the second selection signal SELb becomes active (high level) in the second writing period Twrtb. Therefore, in the first writing period Twrta, the data potential V is applied to the
Da [k] is supplied and the
In the writing period Twrtb, the data potential VDb [k] is supplied to the
書込期間T1の後の補償期間T2(第2期間)において、初期化信号GINT[i]がアクテ
ィブとなる。補償期間T2では、後述するように各画素回路Pにおいて駆動トランジスタ
M7の閾値電圧Vthが第1容量素子C1に記憶される。
補償期間T2の後の発光期間T3(第3期間)が開始すると、発光制御信号GEL[i]が
ローレベルからハイレベルに立ち上がる。発光期間T3においては、発光素子11が発光
する。
In the compensation period T2 (second period) after the writing period T1, the initialization signal GINT [i] becomes active. In the compensation period T2, the threshold voltage Vth of the drive transistor M7 is stored in the first capacitor element C1 in each pixel circuit P as will be described later.
When the light emission period T3 (third period) after the compensation period T2 starts, the light emission control signal GEL [i] rises from the low level to the high level. In the light emission period T3, the
<A−2:表示装置の動作>
次に、図3ないし図7を参照しながら画素回路Pの具体的な動作を、書込期間T1、補
償期間T2、および発光期間T3について説明する。
<A−2−1:書込期間>
図4に書込期間T1における画素回路Pの動作を示す。書込期間T1では、図3に示さ
れるように、走査信号GWRT[i]がハイレベルを維持すると共に発光制御信号GEL[i]およ
び初期化信号GINT[i]がローレベルを維持する。したがって、図4に示されるように、ト
ランジスタM1とM2とはオン状態になり、トランジスタM4〜M6はオフ状態となる。
このとき、第2容量素子C2の他方の端子U22と第2データ線14bとが接続される
。上述したように第1書込期間Twrtaでは、第2データ線14bはフローティング状態に
なる一方、第2書込期間Twrtbでは第2データ線14bにデータ電位VDb[k]が供給され
る。したがって、第2書込期間Twrtbにおいて第2容量素子C2の他方の端子U11にデ
ータ電位VDb[k]が供給される。また、接続点Zと電位線17が接続されるため、第2容
量素子C2の一方の端子U21には基準電位NRSが供給される。この結果、第2容量素
子C2の両端には、表示すべき階調に応じたデータ電圧(VDb[k]−NRS)が記憶され
る。ここで、基準電位NRSは、駆動トランジスタM7のゲートに供給されたときそのゲ
ート・ソース間の電圧が閾値電圧Vthを上回るように設定される。換言すれば、基準電
位NRSは駆動トランジスタM7のゲートに供給されたとき駆動トランジスタM7をオン
状態にすることが可能な電位に設定される。書込期間T1において、トランジスタM1お
よびM2は、第2容量素子C2の端子間に表示すべき階調に応じたデータ電圧を印加する
手段として機能する。
この場合、第2容量素子C2の端子間に印加されるデータ電圧はVDb[k]−NRSであ
るから電源電位VELの影響を受けない。電源電位VELは電源線を介して供給されるが、電
源線には各発光素子11の輝度に応じた電流が流れるのでその電位は変動する。この例で
は、第2容量素子C2に書き込むデータ電圧は電源電位VELの変動によって影響を受けな
いので、正確な階調を表示することが可能となる。
<A-2: Operation of display device>
Next, specific operations of the pixel circuit P will be described with respect to the writing period T1, the compensation period T2, and the light emission period T3 with reference to FIGS.
<A-2-1: Writing period>
FIG. 4 shows the operation of the pixel circuit P in the writing period T1. In the writing period T1, as shown in FIG. 3, the scanning signal GWRT [i] maintains a high level, and the light emission control signal GEL [i] and the initialization signal GINT [i] maintain a low level. Therefore, as shown in FIG. 4, the transistors M1 and M2 are turned on, and the transistors M4 to M6 are turned off.
At this time, the other terminal U22 of the second capacitive element C2 and the
In this case, the data voltage applied between the terminals of the second capacitive element C2 is VDb [k] -NRS and is not affected by the power supply potential VEL. The power supply potential VEL is supplied via a power supply line. Since a current corresponding to the luminance of each light emitting
<A−2−2:補償期間>
図5に補償期間T2における画素回路Pの動作を示す。補償期間T2では、初期化信号
GINIT[i]がハイレベル、走査信号GWRT[i]および発光制御信号GINT[i]がローレベルと
なるから、図5に示されるようにトランジスタM1、M2、M5およびM6がオフ状態と
なる一方、トランジスタM3およびM4がオン状態となる。
<A-2-2: Compensation period>
FIG. 5 shows the operation of the pixel circuit P in the compensation period T2. In the compensation period T2, the initialization signal GINIT [i] is at a high level, and the scanning signal GWRT [i] and the light emission control signal GINT [i] are at a low level, so that the transistors M1, M2, and M5 are shown in FIG. And M6 are turned off, while the transistors M3 and M4 are turned on.
この状態においては、駆動トランジスタM7のゲートとドレインが短絡され、駆動トラ
ンジスタM7はダイオード接続される。また、接続点Zと駆動トランジスタM7のゲート
が接続される。補償期間T2の開始時点では、接続点Zの電位が基準電位NRSとなって
いるので、ダイオード接続された駆動トランジスタM7はオン状態となり、電流が第1容
量素子C1の他方の端子U12へ流れ込む。図3に示されるように、駆動トランジスタM
7のゲート電位Vgate_bはVEL−Vthへ向かって漸近していく。
すなわち、補償期間T2において、トランジスタM3およびM4は第1容量素子C1の
他方の端子U12を駆動トランジスタM7のゲートに電気的に接続すると共に、駆動トラ
ンジスタM7のゲートとドレインとを電気的に接続して第1容量素子C1の端子間の電圧
を駆動トランジスタM7の閾値電圧Vthに漸近させる手段として機能する。
In this state, the gate and drain of the drive transistor M7 are short-circuited, and the drive transistor M7 is diode-connected. Further, the connection point Z and the gate of the driving transistor M7 are connected. Since the potential at the connection point Z is the reference potential NRS at the start of the compensation period T2, the diode-connected driving transistor M7 is turned on, and current flows into the other terminal U12 of the first capacitor C1. As shown in FIG. 3, the drive transistor M
7 gate potential Vgate_b gradually approaches VEL−Vth.
That is, in the compensation period T2, the transistors M3 and M4 electrically connect the other terminal U12 of the first capacitor C1 to the gate of the drive transistor M7, and electrically connect the gate and drain of the drive transistor M7. Thus, the voltage between the terminals of the first capacitive element C1 functions as a means for asymptotically approaching the threshold voltage Vth of the driving transistor M7.
補償期間T2の終了時点におけるゲート電位Vgate_bをVpbで表記し、補償期間T2
の終了時点における第1データ線14aに接続された画素回路Pのゲート電位Vgate_aを
Vpaで表記すると、電位Vpa、Vpbは以下に示す式(1)、(2)で与えられる。
Vpa=VEL−Vth−Vea……(1)
Vpb=VEL−Vth−Veb……(2)
ここで、VeaおよびVebは誤差電圧である。仮に、補償期間T2が無限に長ければ
、誤差電圧VeaおよびVebはゼロとなり、ゲート電位Vgate_bおよびVgate_aはVEL
−Vthに至るが、実際の時間は有限である。
The gate potential Vgate_b at the end of the compensation period T2 is expressed as Vpb, and the compensation period T2
When the gate potential Vgate_a of the pixel circuit P connected to the
Vpa = VEL−Vth−Vea (1)
Vpb = VEL−Vth−Veb (2)
Here, Vea and Veb are error voltages. If the compensation period T2 is infinitely long, the error voltages Vea and Veb are zero, and the gate potentials Vgate_b and Vgate_a are VEL.
-Vth, but the actual time is finite.
誤差電圧VeaおよびVebは、補償期間T2の長さに応じて定まる。従来のデマルチ
プレクサを用いた表示装置における閾値補償の動作では、デマルチプレクサの選択順序に
よって補償期間が異なるため、誤差電圧が相違していた。本実施形態では、デマルチプレ
クサ25の各系統においてデータ電位VDa[k]およびVDb[k]を画素回路Pに各々書き込ん
だ後、共通の補償期間T2において閾値補償を実行したので、誤差電圧Veaと誤差電圧
Vebが一致する。この結果、データ線14単位のすじムラを大幅に抑制することが可能
となる。
The error voltages Vea and Veb are determined according to the length of the compensation period T2. In the threshold compensation operation in the conventional display device using the demultiplexer, the compensation period differs depending on the selection order of the demultiplexers, so that the error voltage is different. In the present embodiment, since the data potentials VDa [k] and VDb [k] are written in the pixel circuit P in each system of the
<A−2−3:発光期間>
図6に発光期間T3における画素回路Pの動作を示す。発光期間T3においては、図3
に示されるように、走査信号GWRT[i]と初期化信号GINT[i]とがローレベルとなる一方、
発光制御信号GEL[i]がハイレベルとなる。したがって、図6に示されるように、トラン
ジスタM5およびM6がオン状態となり、トランジスタM1〜M4がオフ状態となる。こ
のとき、第1容量素子C1および第2容量素子C2が直列に接続される。ここで、第2容
量素子C2の他方の端子U22を基準とした第1容量素子C1の一方の端子U11の電圧
をVxとすると、第2容量素子C2の他方の端子C22の電位は、VEL−Vxとなる。
<A-2-3: Light emission period>
FIG. 6 shows the operation of the pixel circuit P in the light emission period T3. In the light emission period T3, FIG.
As shown in FIG. 4, while the scanning signal GWRT [i] and the initialization signal GINT [i] are at a low level,
The light emission control signal GEL [i] becomes high level. Therefore, as shown in FIG. 6, the transistors M5 and M6 are turned on, and the transistors M1 to M4 are turned off. At this time, the first capacitor element C1 and the second capacitor element C2 are connected in series. Here, when the voltage at one terminal U11 of the first capacitive element C1 with respect to the other terminal U22 of the second capacitive element C2 is Vx, the potential at the other terminal C22 of the second capacitive element C2 is VEL−. Vx.
上述したように第1容量素子C1には駆動トランジスタM7の閾値電圧Vthに応じた
電圧が保持されており、第2容量素子C2にはデータ電位VDb[k]に応じた電圧が保持さ
れている。このため、第2容量素子C2の他方の端子C22の電位(VEL−Vx)は、閾
値電圧Vthとデータ電位VDb[k]を考慮したものとなっている。
駆動トランジスタM7のゲート電位Vgate_bは、以下に示す式(4)で与えられる。
Vgate_b=VEL−Vx
=Vpa−(NRS−VDb[k])
=VEL−Vth−Vea−NRS+VDb[k]……(4)
同様に、第1データ線14aに接続された画素回路Pのゲート電位Vgate_aは、以下に
示す式(5)で与えられる。
Vgate_a=VEL−Vth−Veb−NRS+VDa[k]……(5)
As described above, the first capacitor C1 holds a voltage corresponding to the threshold voltage Vth of the drive transistor M7, and the second capacitor C2 holds a voltage corresponding to the data potential VDb [k]. . For this reason, the potential (VEL−Vx) of the other terminal C22 of the second capacitive element C2 takes the threshold voltage Vth and the data potential VDb [k] into consideration.
The gate potential Vgate_b of the driving transistor M7 is given by the following equation (4).
Vgate_b = VEL−Vx
= Vpa- (NRS-VDb [k])
= VEL-Vth-Vea-NRS + VDb [k] (4)
Similarly, the gate potential Vgate_a of the pixel circuit P connected to the
Vgate_a = VEL−Vth−Veb−NRS + VDa [k] (5)
また、発光期間T3においてはトランジスタM6がオン状態となって駆動電流Ielの経
路が形成される。したがって、駆動トランジスタM7のゲートの電位Vgateに応じた駆動
電流Ielが電源線から駆動トランジスタM7およびトランジスタM6を経由して発光素子
11に供給される。この駆動電流Ielの供給によって発光素子11はデータ電位VDb[k]
に応じた輝度に発光する。
In the light emission period T3, the transistor M6 is turned on to form a path for the drive current Iel. Therefore, the drive current Iel corresponding to the gate potential Vgate of the drive transistor M7 is supplied from the power supply line to the
It emits light with a brightness corresponding to.
いま、駆動トランジスタM7が飽和領域で動作する場合を想定し、第1データ線14a
に接続される画素回路Pの駆動電流IelをIel_a、第2データ線14bに接続される画素
回路Pの駆動電流IelをIel_bと表記すると、Iel_aおよびIel_bは以下に示す式(6)お
よび(7)で与えられる。ただし、「β」は駆動トランジスタM7の利得係数であり、「
Vgs」は駆動トランジスタM7のゲート−ソース間の電圧である。
Iel_b=(β/2)(Vgs+Vth)2
=(β/2)(Vgate_b−VEL+Vth)2
=(β/2){(VEL−Vth−Veb−NRS+VDb[k])−VEL+Vth}2
=(β/2)(VDb[k]−Veb−NRS)2……(6)
Iel_a=(β/2)(VDa[k]−Vea−NRS)2……(7)
Now, assuming that the driving transistor M7 operates in the saturation region, the
When the driving current Iel of the pixel circuit P connected to the pixel data P is expressed as Iel_a and the driving current Iel of the pixel circuit P connected to the
“Vgs” is a voltage between the gate and the source of the driving transistor M7.
Iel_b = (β / 2) (Vgs + Vth) 2
= (Β / 2) (Vgate_b−VEL + Vth) 2
= (Β / 2) {(VEL−Vth−Veb−NRS + VDb [k]) − VEL + Vth} 2
= (Β / 2) (VDb [k] -Veb-NRS) 2 (6)
Iel_a = (β / 2) (VDa [k] −Vea−NRS) 2 (7)
本実施形態では、共通の補償期間T2によって閾値電圧Vthの補償を実行したので、
誤差電圧Veaと誤差電圧Vebは等しい。Vcntを定数とすれば、式(6)、(7)は
以下に示す式(8)、(9)に変形できる。
Iel_b=(β/2)(VDb[k]−Vcnt)2……(8)
Iel_a=(β/2)(VDa[k]−Vcnt)2……(9)
式(8)、(9)から明らかなように、発光素子11に供給される駆動電流Iel_bまた
はIel_aは、データ電位VDb[k]またはデータ電位VDa[k]によって決定され、駆動トラン
ジスタM7の閾値電圧Vthには依存しない。したがって、デマルチプレクサ25の選択
順に無関係に、画素回路Pごとの閾値電圧Vthのバラツキを補正して輝度のムラを抑制
することができる。
なお、発光期間T3において、トランジスタM5およびM6は、第2容量素子C2の他
方の端子U22を駆動トランジスタM7のゲートに電気的に接続すると共に、駆動電流I
elを発光素子11に供給する手段として機能する。
In the present embodiment, since the compensation of the threshold voltage Vth is executed by the common compensation period T2,
The error voltage Vea and the error voltage Veb are equal. If Vcnt is a constant, equations (6) and (7) can be transformed into equations (8) and (9) shown below.
Iel_b = (β / 2) (VDb [k] −Vcnt) 2 (8)
Iel_a = (β / 2) (VDa [k] −Vcnt) 2 (9)
As is clear from the equations (8) and (9), the drive current Iel_b or Iel_a supplied to the
In the light emission period T3, the transistors M5 and M6 electrically connect the other terminal U22 of the second capacitor element C2 to the gate of the drive transistor M7, and drive current I
It functions as means for supplying el to the
<B.第2実施形態>
第2実施形態の表示装置Dは、デマルチプレクサ25を省略した点を除いて、図1に示
す第1実施形態の表示装置Dと同様である。図7に第2実施形態の表示装置Dの構成を示
し、図8に第2実施形態の表示装置Dのタイミングチャートを示す。第2実施形態の表示
装置Dでは、デマルチプレス動作は行われないので、書込期間T1の全体にデータ電位V
D[k]が割り当てられる。そして、補償期間T2において駆動トランジスタM7のゲート・
ソース間電圧が閾値電圧Vthに漸近する。
この表示装置Dでは、閾値補償用の第1容量素子C1とデータ書込み用の第2容量素子
C2を独立して設けたので、書込期間T1が終了した後、補償期間T2において閾値電圧
Vthの補償を実行することができる。
また、書込期間T1における接続点Zを固定するための電位と、補償期間T2において
駆動トランジスタM7のゲート電位Vgateを初期化するための電位を基準電位NRSで兼
用したので、配線数を低減すると共に電圧生成回路27の構成を簡易にすることができる
。
さらに、補償期間T2の開始時点において駆動トランジスタM7のゲート電位Vgateを
下げるために基準電位NRSを接続点Zに供給するから、発光素子11を瞬間的に発光さ
せる必要がない。このため、表示される階調の精度を向上させるこができる。
<B. Second Embodiment>
The display device D of the second embodiment is the same as the display device D of the first embodiment shown in FIG. 1 except that the
D [k] is assigned. In the compensation period T2, the gate of the driving transistor M7
The source-to-source voltage gradually approaches the threshold voltage Vth.
In this display device D, the first capacitor element C1 for threshold compensation and the second capacitor element C2 for data writing are provided independently. Therefore, after the writing period T1 ends, the threshold voltage Vth of the compensation period T2 is reached. Compensation can be performed.
Further, since the potential for fixing the connection point Z in the writing period T1 and the potential for initializing the gate potential Vgate of the driving transistor M7 in the compensation period T2 are used as the reference potential NRS, the number of wirings is reduced. In addition, the configuration of the
Furthermore, since the reference potential NRS is supplied to the connection point Z in order to lower the gate potential Vgate of the driving transistor M7 at the start of the compensation period T2, there is no need for the
なお、上述した第1実施形態では、データ線14は2本を1組とする複数の組からなり
、データ線駆動回路24は各データ線14に供給すべきデータ電位をデータ線の組ごとに
時分割多重したデータ信号を生成したが、組を構成するデータ線の本数はN(Nは2以上
の自然数)本以上であればよい。この場合、デマルチプレクサ25は、データ線の組ごと
に設けられ、組に属するN本のデータ線を順次選択してデータ信号を時分割で選択したデ
ータ線に供給すればよい。
また、OLED素子は発光素子11の一例に過ぎない。例えば、OLED素子に代えて
、無機EL素子やLED(Light Emitting Diode)素子といった様々な素子を本発明にお
ける発光素子として採用することができる。本発明における発光素子は、電流の供給によ
って階調(典型的には輝度)が変化する素子であれば足り、その具体的な構造は素子特性
を考慮して決定される。
In the first embodiment described above, the
The OLED element is only an example of the
<C.応用例>
次に、本発明に係る表示装置Dを利用した電子機器について説明する。図9は、以上に
説明した何れかの形態に係る表示装置Dを採用したモバイル型のパーソナルコンピュータ
の構成を示す斜視図である。パーソナルコンピュータ2000は、表示装置Dと本体部2
010とを備える。本体部2010には、電源スイッチ2001およびキーボード200
2が設けられている。この表示装置Dは電気光学素子11にOLED素子を使用している
ので、視野角が広く見易い画面を表示できる。
<C. Application example>
Next, an electronic apparatus using the display device D according to the present invention will be described. FIG. 9 is a perspective view showing the configuration of a mobile personal computer that employs the display device D according to any of the embodiments described above. The
010. A
2 is provided. Since this display device D uses an OLED element as the electro-
図10に、実施形態に係る表示装置Dを適用した携帯電話機の構成を示す。携帯電話機
3000は、複数の操作ボタン3001およびスクロールボタン3002、ならびに表示
装置Dを備える。スクロールボタン3002を操作することによって、表示装置Dに表示
される画面がスクロールされる。
FIG. 10 shows a configuration of a mobile phone to which the display device D according to the embodiment is applied. The
図11に、実施形態に係る表示装置Dを適用した携帯情報端末(PDA:Personal Dig
ital AssiSTants)の構成を示す。情報携帯端末4000は、複数の操作ボタン4001
および電源スイッチ4002、ならびに表示装置Dを備える。電源スイッチ4002を操
作すると、住所録やスケジュール帳といった各種の情報が表示装置Dに表示される。
FIG. 11 shows a personal digital assistant (PDA: Personal Dig) to which the display device D according to the embodiment is applied.
Ital AssiSTants). The information
And a
なお、本発明に係る表示装置が適用される電子機器としては、図9から図11に示した
もののほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、
ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テ
レビ電話、POS端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパネルを
備えた機器等などが挙げられる。
Note that electronic devices to which the display device according to the present invention is applied include those shown in FIGS. 9 to 11, digital still cameras, televisions, video cameras, car navigation devices,
Examples include pagers, electronic notebooks, electronic paper, calculators, word processors, workstations, videophones, POS terminals, printers, scanners, copiers, video players, devices equipped with touch panels, and the like.
D……表示装置、P……画素回路、10……画素アレイ部、11……発光素子、12…
…制御線、121……走査線、123……制御線、125……発光制御線、14……デー
タ線、17……電位線、22……走査線駆動回路、24……データ線駆動回路、25……
デマルチプレクサ、27……電圧生成回路、M7……駆動トランジスタ、M1〜M6……
トランジスタ、GWRT[i]……走査信号、GINT[i]……初期化信号、GEL[i]……発光制御
信号、T1……書込期間、T2……補償期間、T3……発光期間。
D: Display device, P: Pixel circuit, 10: Pixel array unit, 11: Light emitting element, 12 ...
...
Demultiplexer, 27... Voltage generation circuit, M7... Drive transistor, M1 to M6.
Transistor, GWRT [i]... Scanning signal, GINT [i]... Initialization signal, GEL [i]... Light emission control signal, T1... Writing period, T2.
Claims (9)
前記発光素子に、ゲートの電位に応じた前記駆動電流を供給する駆動トランジスタと、
一方の端子が前記駆動トランジスタのソースと電気的に接続され、他方の端子が接続点
に電気的に接続される第1容量素子と、
一方の端子が前記接続点に接続される第2容量素子と、
第1期間において、前記第2容量素子の端子間に表示すべき階調に応じたデータ電圧を
印加する第1手段と、
前記第1期間が終了した後の第2期間において、前記第1容量素子の他方の端子を前記
駆動トランジスタのゲートに電気的に接続すると共に、前記駆動トランジスタのゲートと
ドレインとを電気的に接続して前記第1容量素子の端子間の電圧を前記駆動トランジスタ
の閾値電圧に漸近させる第2手段と、
前記第2期間が終了した後の第3期間において、前記第2容量素子の他方の端子を前記
駆動トランジスタのゲートに電気的に接続すると共に、前記駆動電流を前記発光素子に供
給する第3手段とを備える、
ことを特徴とする画素回路。 A light emitting element that emits light at a luminance corresponding to the drive current;
A driving transistor that supplies the light emitting element with the driving current in accordance with a gate potential;
A first capacitive element having one terminal electrically connected to the source of the driving transistor and the other terminal electrically connected to a connection point;
A second capacitive element having one terminal connected to the connection point;
A first means for applying a data voltage corresponding to a gradation to be displayed between the terminals of the second capacitor element in the first period;
In the second period after the end of the first period, the other terminal of the first capacitor is electrically connected to the gate of the driving transistor, and the gate and drain of the driving transistor are electrically connected. A second means for asymptotically bringing the voltage between the terminals of the first capacitive element close to the threshold voltage of the driving transistor;
Third means for electrically connecting the other terminal of the second capacitive element to the gate of the drive transistor and supplying the drive current to the light emitting element in a third period after the end of the second period With
A pixel circuit characterized by that.
路であって、
駆動電流に応じた輝度で発光する発光素子と、
前記発光素子に、ゲートの電位に応じた前記駆動電流を供給する駆動トランジスタと、
一方の端子が前記駆動トランジスタのソースと電気的に接続され、他方の端子が接続点
に電気的に接続される第1容量素子と、
一方の端子が前記接続点に接続される第2容量素子と、
前記データ線と前記第2容量素子の他方の端子との間および前記電位線と前記接続点と
の間を電気的に接続する第1状態とそれらの間を電気的に開放する第2状態とを切り替え
る第1切替手段と、
前記駆動トランジスタのゲートとドレインとの間および前記駆動トランジスタのゲート
と前記接続点との間を電気的に接続する第3状態とそれらの間を電気的に開放する第4状
態とを切り替える第2切替手段と、
前記駆動トランジスタのゲートと前記第2容量素子の他方の端子との間および前記駆動
トランジスタのドレインと前記発光素子との間を電気的に接続する第5状態とそれらの間
を電気的に開放する第6状態とを切り替える第3切替手段とを備える、
ことを特徴とする画素回路。 A pixel circuit connected to a data line to which a data potential is supplied and a potential line to which a reference potential is supplied;
A light emitting element that emits light at a luminance corresponding to the drive current;
A driving transistor that supplies the light emitting element with the driving current in accordance with a gate potential;
A first capacitive element having one terminal electrically connected to the source of the driving transistor and the other terminal electrically connected to a connection point;
A second capacitive element having one terminal connected to the connection point;
A first state in which the data line and the other terminal of the second capacitor element and between the potential line and the connection point are electrically connected, and a second state in which they are electrically opened; First switching means for switching between,
A second state is switched between a third state in which the gate and drain of the driving transistor and between the gate of the driving transistor and the connection point are electrically connected and a fourth state in which the gate is electrically opened. Switching means;
A fifth state in which the gate of the driving transistor and the other terminal of the second capacitive element and the drain of the driving transistor and the light emitting element are electrically connected to each other and the gap between them are electrically opened. Third switching means for switching to the sixth state;
A pixel circuit characterized by that.
た第1スイッチング素子と、前記電位線と前記接続点との間に設けられた第2スイッチン
グ素子とを有し、
前記第2切替手段は、前記駆動トランジスタのゲートとドレインとの間に設けられた第
3スイッチング素子と、前記駆動トランジスタのゲートと前記接続点との間に設けられた
第4スイッチング素子とを有し、
前記第3切替手段は、前記駆動トランジスタのゲートと前記第2容量素子の他方の端子
との間に設けられた第5スイッチング素子と、前記駆動トランジスタのドレインと前記発
光素子との間に設けられた第6スイッチング素子とを有する、
ことを特徴とする請求項2に記載の画素回路。 The first switching means includes a first switching element provided between the data line and the other terminal of the second capacitive element, and a second switching provided between the potential line and the connection point. Having an element,
The second switching means has a third switching element provided between the gate and drain of the driving transistor and a fourth switching element provided between the gate of the driving transistor and the connection point. And
The third switching means is provided between a fifth switching element provided between the gate of the driving transistor and the other terminal of the second capacitive element, and between a drain of the driving transistor and the light emitting element. A sixth switching element.
The pixel circuit according to claim 2.
複数のデータ線と、
前記複数のデータ線に各々対応して設けられた複数の電位線と、
前記複数のデータ線はN(Nは2以上の自然数)本を1組とする複数の組を含み、各デ
ータ線に供給すべきデータ電位を前記データ線の組ごとに時分割多重したデータ信号を生
成するデータ線駆動手段と、
前記データ線の組ごとに設けられ、各々が当該組に属するN本のデータ線を第1期間に
順次選択して前記データ信号を時分割で選択したデータ線に供給する複数の選択手段と、
前記複数の走査線と前記複数のデータ線の交差に対応して設けられた複数の画素回路と
を備え、
前記複数の画素回路の各々は、
駆動電流に応じた輝度で発光する発光素子と、
前記発光素子に、ゲートの電位に応じた前記駆動電流を供給する駆動トランジスタと、
一方の端子が前記駆動トランジスタのソースと電気的に接続され、他方の端子が接続点
に電気的に接続される第1容量素子と、
一方の端子が前記接続点に接続される第2容量素子と、
前記第1期間において、前記第2容量素子の端子間に表示すべき階調に応じたデータ電
圧を印加する第1手段と、
前記第1期間が終了した後の第2期間において、前記第1容量素子の他方の端子を前記
駆動トランジスタのゲートに電気的に接続すると共に、前記駆動トランジスタのゲートと
ドレインとを電気的に接続して前記第1容量素子の端子間の電圧を前記駆動トランジスタ
の閾値電圧に漸近させる第2手段と、
前記第2期間が終了した後の第3期間において、前記第2容量素子の他方の端子を前記
駆動トランジスタのゲートに電気的に接続すると共に、前記駆動電流を前記発光素子に供
給する第3手段とを備える、
ことを特徴とする表示装置。 A plurality of scan lines;
Multiple data lines,
A plurality of potential lines provided respectively corresponding to the plurality of data lines;
The plurality of data lines include a plurality of sets each including N (N is a natural number of 2 or more), and a data signal in which data potentials to be supplied to each data line are time-division multiplexed for each set of data lines. Data line driving means for generating
A plurality of selection means provided for each set of the data lines, each of which sequentially selects N data lines belonging to the set in a first period and supplies the data signal to the data lines selected in a time-sharing manner;
A plurality of pixel circuits provided corresponding to the intersection of the plurality of scanning lines and the plurality of data lines;
Each of the plurality of pixel circuits is
A light emitting element that emits light at a luminance corresponding to the drive current;
A driving transistor that supplies the light emitting element with the driving current in accordance with a gate potential;
A first capacitive element having one terminal electrically connected to the source of the driving transistor and the other terminal electrically connected to a connection point;
A second capacitive element having one terminal connected to the connection point;
A first means for applying a data voltage corresponding to a gradation to be displayed between the terminals of the second capacitive element in the first period;
In the second period after the end of the first period, the other terminal of the first capacitor is electrically connected to the gate of the driving transistor, and the gate and drain of the driving transistor are electrically connected. A second means for asymptotically bringing the voltage between the terminals of the first capacitive element close to the threshold voltage of the driving transistor;
Third means for electrically connecting the other terminal of the second capacitive element to the gate of the drive transistor and supplying the drive current to the light emitting element in a third period after the end of the second period With
A display device characterized by that.
複数のデータ線と、
前記複数のデータ線に各々対応して設けられた複数の電位線と、
前記複数のデータ線はN(Nは2以上の自然数)本を1組とする複数の組を含み、各デ
ータ線に供給すべきデータ電位を前記データ線の組ごとに時分割多重したデータ信号を生
成するデータ線駆動手段と、
前記データ線の組ごとに設けられ、各々が当該組に属するN本のデータ線を第1期間に
順次選択して前記データ信号を時分割で選択したデータ線に供給する複数の選択手段と、
前記複数の走査線と前記複数のデータ線の交差に対応して設けられた複数の画素回路と
を備え、
前記複数の画素回路の各々は、
駆動電流に応じた輝度で発光する発光素子と、
前記発光素子に、ゲートの電位に応じた前記駆動電流を供給する駆動トランジスタと、
一方の端子が前記駆動トランジスタのソースと電気的に接続され、他方の端子が接続点
に電気的に接続される第1容量素子と、
駆動電流に応じた輝度で発光する発光素子と、
前記発光素子に、ゲートの電位に応じた前記駆動電流を供給する駆動トランジスタと、
一方の端子が前記駆動トランジスタのソースと電気的に接続され、他方の端子が接続点
に電気的に接続される第1容量素子と、
一方の端子が前記接続点に接続される第2容量素子と、
前記データ線と前記第2容量素子の他方の端子との間および前記電位線と前記接続点と
の間を電気的に接続する第1状態とそれらの間を電気的に開放する第2状態とを切り替え
る第1切替手段と、
前記駆動トランジスタのゲートとドレインとの間および前記駆動トランジスタのゲート
と前記接続点との間を電気的に接続する第3状態とそれらの間を電気的に開放する第4状
態とを切り替える第2切替手段と、
前記駆動トランジスタのゲートと前記第2容量素子の他方の端子との間および前記駆動
トランジスタのドレインと前記発光素子との間を電気的に接続する第5状態とそれらの間
を電気的に開放する第6状態とを切り替える第3切替手段とを備える、
ことを特徴とする表示装置。 A plurality of scan lines;
Multiple data lines,
A plurality of potential lines provided respectively corresponding to the plurality of data lines;
The plurality of data lines include a plurality of sets each including N (N is a natural number of 2 or more), and a data signal in which data potentials to be supplied to each data line are time-division multiplexed for each set of data lines. Data line driving means for generating
A plurality of selection means provided for each set of the data lines, each of which sequentially selects N data lines belonging to the set in a first period and supplies the data signal to the data lines selected in a time-sharing manner;
A plurality of pixel circuits provided corresponding to the intersection of the plurality of scanning lines and the plurality of data lines;
Each of the plurality of pixel circuits is
A light emitting element that emits light at a luminance corresponding to the drive current;
A driving transistor that supplies the light emitting element with the driving current in accordance with a gate potential;
A first capacitive element having one terminal electrically connected to the source of the driving transistor and the other terminal electrically connected to a connection point;
A light emitting element that emits light at a luminance corresponding to the drive current;
A driving transistor that supplies the light emitting element with the driving current in accordance with a gate potential;
A first capacitive element having one terminal electrically connected to the source of the driving transistor and the other terminal electrically connected to a connection point;
A second capacitive element having one terminal connected to the connection point;
A first state in which the data line and the other terminal of the second capacitor element and between the potential line and the connection point are electrically connected, and a second state in which they are electrically opened; First switching means for switching between,
A second state is switched between a third state in which the gate and drain of the driving transistor and between the gate of the driving transistor and the connection point are electrically connected and a fourth state in which the gate is electrically opened. Switching means;
A fifth state in which the gate of the driving transistor and the other terminal of the second capacitive element and the drain of the driving transistor and the light emitting element are electrically connected to each other and the gap between them are electrically opened. Third switching means for switching to the sixth state;
A display device characterized by that.
4状態になるように前記第2切替手段を制御し、且つ前記第6状態になるように前記第3
切替手段を制御し、
前記第1期間の後の第2期間において、前記第2状態になるように前記第1切替手段を
制御し、前記第3状態になるように前記第2切替手段を制御し、且つ前記第6状態になる
ように前記第3切替手段を制御し、
前記第2期間の後の第3期間において、前記第2状態になるように前記第1切替手段を
制御し、前記第4状態になるように前記第2切替手段を制御し、且つ前記第5状態になる
ように前記第3切替手段を制御する制御手段を備える、
ことを特徴とする請求項5に記載の表示装置。 In the first period, the first switching unit is controlled to be in the first state, the second switching unit is controlled to be in the fourth state, and the sixth state is Third
Control the switching means,
In a second period after the first period, the first switching unit is controlled to be in the second state, the second switching unit is controlled to be in the third state, and the sixth Controlling the third switching means to be in a state;
In a third period after the second period, the first switching unit is controlled to be in the second state, the second switching unit is controlled to be in the fourth state, and the fifth Control means for controlling the third switching means so as to be in a state;
The display device according to claim 5.
前記駆動電流を供給する駆動トランジスタと、一方の端子が前記駆動トランジスタのソー
スと電気的に接続され、他方の端子が接続点に電気的に接続される第1容量素子と、一方
の端子が前記接続点に接続される第2容量素子とを備えた画素回路の駆動方法であって、
第1期間において、前記第2容量素子の端子間に表示すべき階調に応じたデータ電圧を
印加し、
前記第1期間が終了した後の第2期間において、前記第1容量素子の他方の端子を前記
駆動トランジスタのゲートに電気的に接続すると共に、前記駆動トランジスタのゲートと
ドレインとを電気的に接続して前記第1容量素子の端子間の電圧を前記駆動トランジスタ
の閾値電圧に漸近させ、
前記第2期間が終了した後の第3期間において、前記第2容量素子の他方の端子を前記
駆動トランジスタのゲートに電気的に接続すると共に、前記駆動電流を前記発光素子に供
給する、
ことを特徴とする画素回路の駆動方法。 A light emitting element that emits light with a luminance corresponding to a driving current; a driving transistor that supplies the light emitting element with the driving current corresponding to a gate potential; and one terminal electrically connected to a source of the driving transistor; A driving method of a pixel circuit comprising: a first capacitive element whose other terminal is electrically connected to a connection point; and a second capacitive element whose one terminal is connected to the connection point,
In the first period, a data voltage corresponding to a gradation to be displayed is applied between the terminals of the second capacitor element,
In the second period after the end of the first period, the other terminal of the first capacitor is electrically connected to the gate of the driving transistor, and the gate and drain of the driving transistor are electrically connected. The voltage between the terminals of the first capacitive element asymptotically approaches the threshold voltage of the driving transistor,
In a third period after the second period ends, the other terminal of the second capacitor element is electrically connected to the gate of the driving transistor, and the driving current is supplied to the light emitting element.
A driving method of a pixel circuit.
に応じた輝度で発光する発光素子と、前記発光素子に、ゲートの電位に応じた前記駆動電
流を供給する駆動トランジスタと、一方の端子が前記駆動トランジスタのソースと電気的
に接続され、他方の端子が接続点に電気的に接続される第1容量素子と、一方の端子が前
記接続点に接続される第2容量素子と、前記データ線と前記第2容量素子の他方の端子と
の間および前記電位線と前記接続点との間を電気的に接続する第1状態とそれらの間を電
気的に開放する第2状態とを切り替える第1切替手段と、前記駆動トランジスタのゲート
とドレインとの間および前記駆動トランジスタのゲートと前記接続点との間を電気的に接
続する第3状態とそれらの間を電気的に開放する第4状態とを切り替える第2切替手段と
、前記駆動トランジスタのゲートと前記第2容量素子の他方の端子との間および前記駆動
トランジスタのドレインと前記発光素子との間を電気的に接続する第5状態とそれらの間
を電気的に開放する第6状態とを切り替える第3切替手段とを備える画素回路の駆動方法
であって、
前記第1期間において、前記第1状態になるように前記第1切替手段を制御し、前記第
4状態になるように前記第2切替手段を制御し、且つ前記第6状態になるように前記第3
切替手段を制御し、
前記第1期間の後の第2期間において、前記第2状態になるように前記第1切替手段を
制御し、前記第3状態になるように前記第2切替手段を制御し、且つ前記第6状態になる
ように前記第3切替手段を制御し、
前記第2期間の後の第3期間において、前記第2状態になるように前記第1切替手段を
制御し、前記第4状態になるように前記第2切替手段を制御し、且つ前記第5状態になる
ように前記第3切替手段を制御する、
ことを特徴とする画素回路の駆動方法。 A light emitting element that is connected to a data line to which a data potential is supplied and a potential line to which a reference potential is supplied, emits light at a luminance corresponding to the driving current, and the driving current corresponding to the gate potential is applied to the light emitting element. A driving transistor to be supplied, a first capacitor in which one terminal is electrically connected to the source of the driving transistor, and the other terminal is electrically connected to a connection point, and one terminal is connected to the connection point A first state in which the second capacitor element is electrically connected between the data line and the other terminal of the second capacitor element, and between the potential line and the connection point, and between them. A first switching means for switching between the second state to be opened automatically, a third state for electrically connecting between the gate and drain of the drive transistor and between the gate of the drive transistor and the connection point, and Between Electrical switching between the second switching means for switching between the electrically open fourth state, the gate of the driving transistor and the other terminal of the second capacitor element, and between the drain of the driving transistor and the light emitting element. And a third switching means for switching between a fifth state that is electrically connected and a sixth state that is electrically opened between them,
In the first period, the first switching unit is controlled to be in the first state, the second switching unit is controlled to be in the fourth state, and the sixth state is Third
Control the switching means,
In a second period after the first period, the first switching unit is controlled to be in the second state, the second switching unit is controlled to be in the third state, and the sixth Controlling the third switching means to be in a state;
In a third period after the second period, the first switching unit is controlled to be in the second state, the second switching unit is controlled to be in the fourth state, and the fifth Controlling the third switching means to be in a state;
A driving method of a pixel circuit.
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