JP2007194656A - Method for manufacturing mos transistor, and mos transistor - Google Patents

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for manufacturing an MOS transistor and the MOS transistor in which both of the protection of an internal circuit and its high response can be compatible. <P>SOLUTION: After forming each terminal of a source 28, a drain 30, and a gate 26 in an MOS transistor 20, a resist is applied to the surface of the MOS transistor 20. Thereafter, the resist on each terminal is removed, and a silicide film 32 is formed on each terminal in which the resist is removed. In this case, the area in which the resist is removed is defined in the whole region of the source 28 and the source 28 side in the gate 26 whose surface is divided into the source 28 side and the drain 30 side. The silicide film 32 is formed in these surfaces, and the melting of a metal wiring is prevented and the internal circuit 22 can be protected from external surge. On the other hand, the silicide film 32 is formed in the source 28 and the gate 26, and low-voltage operation, speeding up and miniaturization can be attained by lowering the parasitic resistor. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、ＭＯＳトランジスタの製造方法およびＭＯＳトランジスタに係り、特に外来サージより内部回路の保護をなすのに好適なＭＯＳトランジスタの製造方法およびＭＯＳトランジスタに関する。   The present invention relates to a MOS transistor manufacturing method and a MOS transistor, and more particularly to a MOS transistor manufacturing method and a MOS transistor suitable for protecting an internal circuit from an external surge.

従来、半導体集積回路における内部回路には、当該内部回路に対して信号を入出力させるためのパッド電極が設けられる場合がある。こうした回路構成にあっては、前記パッド電極に静電気等の原因による外部サージが入り込み、当該外部サージにより前記内部回路が破損するおそれがあった。そしてこれを回避させるためにパッド電極と内部回路との間には保護回路を設けるようにして、内部回路に外部サージが加わるのを防止するようにしている。   Conventionally, an internal circuit in a semiconductor integrated circuit may be provided with a pad electrode for inputting / outputting a signal to / from the internal circuit. In such a circuit configuration, an external surge due to static electricity or the like may enter the pad electrode, and the internal circuit may be damaged by the external surge. In order to avoid this, a protection circuit is provided between the pad electrode and the internal circuit to prevent external surges from being applied to the internal circuit.

図５は、従来の保護回路の接続状態を示す回路図である。同図に示すように、保護対象となる内部回路１からはパッド電極２が引き出され、当該パッド電極２を外部との接点として内部回路１に対する信号の入出力を可能にしている。こうした内部回路１とパッド電極２との間には、外部サージから内部回路１を保護するためＭＯＳトランジスタ３が設けられている。なお内部回路１から信号をパッド電極２へと出力させる場合、前記ＭＯＳトランジスタ３は、内部回路１の保護的な役目とともに当該内部回路１の駆動用ドライバの役割を兼ねており、内部回路１にて発生するパルスを所定の出力値で出力可能にしている。   FIG. 5 is a circuit diagram showing a connection state of a conventional protection circuit. As shown in the figure, a pad electrode 2 is drawn out from an internal circuit 1 to be protected, and signals can be input / output to / from the internal circuit 1 using the pad electrode 2 as a contact point with the outside. A MOS transistor 3 is provided between the internal circuit 1 and the pad electrode 2 to protect the internal circuit 1 from an external surge. When outputting a signal from the internal circuit 1 to the pad electrode 2, the MOS transistor 3 also serves as a driver for driving the internal circuit 1 as well as a protective role of the internal circuit 1. The generated pulses can be output at a predetermined output value.

図６は、ＭＯＳトランジスタの断面図に図５に示した回路図を展開した説明図である。そして同図（２）に示すｎ型ＭＯＳトランジスタの要部拡大図を用いてＭＯＳトランジスタが内部回路の保護をなす手順を説明すると、まず外部サージは、配線４を経由してｎ型のＭＯＳトランジスタ３Ａのドレイン５Ａへと流れる。ここでドレイン５Ａはｎ型不純物により形成され、当該ドレイン５Ａの外部に位置する基板６はｐ型シリコンにより形成されているので、ダイオードの作用により通常は基板６からドレイン５Ａへの片方向のみしか通電がなされない。しかし基板６とドレイン５Ａとの間の降伏電圧（約１５Ｖ）の値より外部サージの電圧（数千〜数万Ｖ）が高いことから、基板６とドレイン５Ａとの間にはツェナー降伏やなだれ降伏が発生し、まず外部サージは、所定の抵抗（図中Ｒ）を有した基板６と当該基板６の電位をＶSSに合わすべく設定されたｐ型の不純物拡散層７Ａとを経由してＶSS８側へと流れる。またその後は、この電流が、ドレイン５Ａ−基板６−ソース９Ａからなるｎｐｎ型バイポーラトランジスタのＯＮ電流となり、前記ソース９Ａに接続されたＶSS８側へと流れる。 FIG. 6 is an explanatory diagram in which the circuit diagram shown in FIG. 5 is developed in a cross-sectional view of the MOS transistor. The procedure for protecting the internal circuit by the MOS transistor will be described with reference to an enlarged view of the main part of the n-type MOS transistor shown in FIG. 2B. First, the external surge is transmitted through the wiring 4 to the n-type MOS transistor. It flows to 3A drain 5A. Here, the drain 5A is formed of n-type impurities, and the substrate 6 located outside the drain 5A is formed of p-type silicon, so that normally only one direction from the substrate 6 to the drain 5A is caused by the action of the diode. Power is not supplied. However, since the external surge voltage (several thousand to several tens of thousands of volts) is higher than the breakdown voltage (about 15V) between the substrate 6 and the drain 5A, a Zener breakdown or avalanche is present between the substrate 6 and the drain 5A. A breakdown occurs, and an external surge first passes through a substrate 6 having a predetermined resistance (R in the figure) and a p-type impurity diffusion layer 7A set so that the potential of the substrate 6 matches V SS. It flows to the V SS 8 side. Thereafter, this current becomes an ON current of an npn-type bipolar transistor composed of the drain 5A-substrate 6-source 9A, and flows to the V SS 8 side connected to the source 9A.

このようにＭＯＳトランジスタ３Ａにより外来サージがＶSS８側に流れるため、当該外来サージが内部回路１側到達するのを防止でき、もって内部回路１が破損するのを防止することができる。 Since the external surge flows to the V SS 8 side by the MOS transistor 3A in this way, the external surge can be prevented from reaching the internal circuit 1 side, and thus the internal circuit 1 can be prevented from being damaged.

ところで前述したとおりＭＯＳトランジスタ３は、内部回路１の保護をなすとともに前記内部回路１の駆動用ドライバの役割を兼ねている。このため近年では前記ＭＯＳトランジスタ３を含んだ半導体回路は低電圧動作、および高速化、小型化が要求され、また半導体回路自体の微細化が進んでいる。しかしＭＯＳトランジスタ３の低電圧動作、および高速化を達成しようとすると、当該ＭＯＳトランジスタ３を構成する各端子（ドレイン５、ソース９、ゲート１１）の抵抗値（寄生抵抗値）を低くしなければならない。この抵抗値を下げる手段として、ＭＯＳトランジスタ３における各端子（ドレイン５、ソース９、ゲート１１）の上面に抵抗値の低いチタン、タングステン、モリブデン等を要素とするシリサイド膜を形成する手段が知られている。   Incidentally, as described above, the MOS transistor 3 protects the internal circuit 1 and also serves as a driver for driving the internal circuit 1. Therefore, in recent years, a semiconductor circuit including the MOS transistor 3 is required to operate at a low voltage, increase in speed, and be miniaturized, and the semiconductor circuit itself is being miniaturized. However, in order to achieve the low voltage operation and high speed of the MOS transistor 3, the resistance value (parasitic resistance value) of each terminal (drain 5, source 9, gate 11) constituting the MOS transistor 3 must be lowered. Don't be. As means for lowering the resistance value, means for forming a silicide film including titanium, tungsten, molybdenum or the like having a low resistance value on the upper surface of each terminal (drain 5, source 9, gate 11) in the MOS transistor 3 is known. ing.

このように各端子の上面にシリサイド膜を形成すれば、ＭＯＳトランジスタ３の寄生抵抗を低減させることができ、半導体回路の低電圧動作、および高速化、小型化を達成することができる。   If the silicide film is formed on the upper surface of each terminal in this way, the parasitic resistance of the MOS transistor 3 can be reduced, and the low-voltage operation, speeding up, and size reduction of the semiconductor circuit can be achieved.

しかし各端子の上面に形成されたシリサイド膜は、その熱伝導率が基板６を構成するシリコンより高くなっている。このためシリサイド膜が形成されたＭＯＳトランジスタ３のドレイン５に外部サージが加わると、当該外部サージが基板６側に移動する際、大電流通過によって発生した熱がシリサイド膜を伝わり金属（アルミ）配線を溶かし、ひいては拡散層の破壊を誘発促進するおそれがあった。またシリサイド膜の融点は例えばモリブデンを例にとると約７５０℃であることから金属（アルミ）配線の溶融とともにシリサイド膜も溶融し、この現象からも拡散層の破壊を誘発促進するおそれがあった。   However, the silicide film formed on the upper surface of each terminal has a higher thermal conductivity than silicon constituting the substrate 6. For this reason, when an external surge is applied to the drain 5 of the MOS transistor 3 on which the silicide film is formed, when the external surge moves to the substrate 6 side, the heat generated by passing a large current is transmitted through the silicide film and the metal (aluminum) wiring. There is a possibility that the melting of the slag and the destruction of the diffusion layer is induced and promoted. The melting point of the silicide film is, for example, about 750 ° C. when molybdenum is taken as an example, so that the silicide film is melted together with the melting of the metal (aluminum) wiring, and this phenomenon may induce and promote the destruction of the diffusion layer. .

このような各種問題点を解決するために、同図（３）に示すようなソース９およびゲート１１の全域にシリサイド膜１２が形成されるとともに、ドレイン５の全域にはシリサイド膜１２が形成されないＭＯＳトランジスタ１３が考えられる。なおＭＯＳトランジスタ１３は、ＭＯＳトランジスタ３とシリサイド膜の有無しか違わないことから構造上共通の部分においては同一の部番を付与し説明を行うこととする。   In order to solve such various problems, the silicide film 12 is formed over the entire area of the source 9 and the gate 11 as shown in FIG. 3C, and the silicide film 12 is not formed over the entire area of the drain 5. A MOS transistor 13 is conceivable. Note that the MOS transistor 13 is different from the MOS transistor 3 only in the presence or absence of a silicide film, and therefore, the same part number is assigned to a common part in the structure for explanation.

しかしＭＯＳトランジスタ１３では、配線パターンを形成するマスクの装着誤差によってドレイン５の表面にシリサイド膜が形成されるおそれがある。すなわちＭＯＳトランジスタ１２におけるシリサイド膜の形成工程は、まず各端子（ドレイン５、ソース９、ゲート１１）を形成した後、ＭＯＳトランジスタ１２の表面にレジスト（感光性樹脂）を塗布し、塗布後のレジスト膜に配線パターンが形成されたマスクを密着させる。そして当該マスクを通して露光を行い、露光がなされたレジスト膜をエッチングにより除去し（本説明ではポジ型のレジストを使用。当該レジストがネガ型の場合は露光がなされない部分を除去する。）、露出したソース９とゲート１１にコバルトやチタン、タングステンの金属膜をスパッタリングなどによって形成したのち、金属膜を熱処理によってシリサイド化して形成するが（あるいは金属シリサイドをターゲットとしたスパッタリングによって形成してもよい。）、マスクをレジスト膜に密着させる際、その装着誤差によりゲート１１の縁辺を規定するマスクのパターンがドレイン５の領域に重なり、このためドレイン５の上方も露光がなされ、当該ドレイン５上にもシリサイド膜が形成されるおそれがあった。   However, in the MOS transistor 13, a silicide film may be formed on the surface of the drain 5 due to a mounting error of a mask for forming a wiring pattern. That is, in the formation process of the silicide film in the MOS transistor 12, first, after forming each terminal (drain 5, source 9, gate 11), a resist (photosensitive resin) is applied to the surface of the MOS transistor 12, and the resist after the application is applied. A mask on which a wiring pattern is formed is adhered to the film. Then, exposure is performed through the mask, and the exposed resist film is removed by etching (in this description, a positive resist is used. If the resist is a negative type, a portion that is not exposed is removed) and exposed. After the metal film of cobalt, titanium, or tungsten is formed on the source 9 and the gate 11 by sputtering or the like, the metal film is formed by silicidation by heat treatment (or by sputtering using metal silicide as a target). ) When the mask is brought into close contact with the resist film, the mask pattern that defines the edge of the gate 11 overlaps the region of the drain 5 due to the mounting error, so that the upper portion of the drain 5 is also exposed, and the drain 5 is also exposed. There was a risk of forming a silicide film.

本発明は上記従来の問題点に着目し、内部回路の保護を行うとともに低電圧動作、および高速化、小型化を図ることのできるＭＯＳトランジスタの製造方法およびＭＯＳトランジスタを提供することを目的とする。   The present invention focuses on the above-mentioned conventional problems, and an object thereof is to provide a MOS transistor manufacturing method and a MOS transistor capable of protecting an internal circuit, operating at a low voltage, and achieving high speed and downsizing. .

請求項１に記載のＭＯＳトランジスタの製造方法は、保護回路を構成するＭＯＳトランジスタのソース、ドレイン、ゲートを形成した後、前記ＭＯＳトランジスタの表面にレジストを塗布するとともに、その後前記ソース、前記ドレイン、前記ゲートの表面上の前記レジストを除去し、前記レジストが除去された前記ソース、前記ドレイン、前記ゲートの表面上にシリサイド膜を形成するＭＯＳトランジスタの製造方法において、前記レジストを除去する範囲を前記ソースの表面と、前記ゲートの表面を前記ソース側と前記ドレイン側とに２分割した前記ソース側とに設定し、これら表面に前記シリサイド膜を形成することを特徴としている。請求項１に記載のＭＯＳトランジスタの製造方法によれば、レジストの境界線位置はマスクによって決定されるが、当該マスク自体は装着誤差を有しているので、その位置は変動する。しかしゲート電極においてはレジストを除去する範囲は、前記ゲートの表面を前記ソース側と前記ドレイン側とに２分割した前記ソース側とに設定されていることから、たとえマスク自体にずれが生じても、レジストを除去する範囲はドレイン側にかかることがない。このため保護回路を構成するＭＯＳトランジスタのドレインには、外部からの信号の入出力を行うパッド端子が接続されているが、こうしたドレインにシリサイド膜が形成されることがなく、もってパッド端子から侵入する外部サージにて金属配線やシリサイド膜が溶融するのが防止され、ＭＯＳトランジスタの熱的破壊を防止することができる。またソースの全域およびゲートの一部範囲にはシリサイド膜が形成されることから、配線抵抗を低減させることができＭＯＳトランジスタ自体の寄生抵抗を低減させることができる。このため低電圧動作、および高速化、小型化を達成することができるＭＯＳトランジスタを製作することができる。   The method for manufacturing a MOS transistor according to claim 1, after forming a source, a drain, and a gate of a MOS transistor constituting a protection circuit, a resist is applied to a surface of the MOS transistor, and then the source, the drain, In the method of manufacturing a MOS transistor in which the resist on the surface of the gate is removed, and the source, drain, and silicide film is formed on the surface of the gate from which the resist has been removed, The surface of the source and the surface of the gate are set to the source side divided into the source side and the drain side, and the silicide film is formed on these surfaces. According to the manufacturing method of the MOS transistor of the first aspect, the position of the boundary line of the resist is determined by the mask, but since the mask itself has a mounting error, the position varies. However, in the gate electrode, the resist removal range is set to the source side obtained by dividing the surface of the gate into the source side and the drain side, so even if the mask itself is displaced. The area where the resist is removed does not reach the drain side. For this reason, a pad terminal for inputting / outputting an external signal is connected to the drain of the MOS transistor that constitutes the protection circuit. However, no silicide film is formed on the drain, so that the drain enters from the pad terminal. This prevents the metal wiring and the silicide film from being melted by the external surge to prevent the MOS transistor from being thermally destroyed. Further, since the silicide film is formed over the entire source region and a partial gate region, the wiring resistance can be reduced, and the parasitic resistance of the MOS transistor itself can be reduced. Therefore, it is possible to manufacture a MOS transistor that can achieve low voltage operation, high speed, and small size.

また請求項２に記載のＭＯＳトランジスタの製造方法は、前記ゲートにおける前記ドレイン側縁辺から、前記ゲートの表面を前記ソース側と前記ドレイン側とに２分割した境界線までの距離は、前記レジストを除去する範囲を設定するマスクの装着誤差の量より大きく設定され、当該マスクの位置ずれにより前記レジストを除去する範囲が前記ドレインの表面に重ならないことを特徴としている。請求項２に記載のＭＯＳトランジスタの製造方法によれば、装着誤差によりマスクが最大限にドレイン側に移動しても、レジストを除去する範囲、すなわちゲート上に設定される一部範囲はゲートの全域だけとなり、ドレイン側の表面に重なることがない。このためドレインにシリサイド膜が形成されることがなく、もってパッド端子から侵入する外部サージにて金属配線やシリサイド膜が溶融するのが防止され、ＭＯＳトランジスタの熱的破壊を防止することができる。   The MOS transistor manufacturing method according to claim 2, wherein a distance from the drain side edge of the gate to a boundary line obtained by dividing the surface of the gate into the source side and the drain side is determined by applying the resist The removal range is set to be larger than the amount of mask mounting error, and the resist removal range does not overlap the surface of the drain due to the displacement of the mask. According to the method for manufacturing a MOS transistor according to claim 2, even if the mask moves to the drain side to the maximum due to the mounting error, the resist removal range, that is, the partial range set on the gate is There is only the whole area and does not overlap the drain side surface. Therefore, no silicide film is formed on the drain, so that the metal wiring and the silicide film are prevented from melting by an external surge entering from the pad terminal, and the thermal breakdown of the MOS transistor can be prevented.

そして請求項３に記載のＭＯＳトランジスタは、ソース、ドレイン、ゲートを有し保護回路を構成するＭＯＳトランジスタであって、前記ソースの表面と、前記ゲートの表面を前記ソース側と前記ドレイン側とに２分割した前記ソース側とにシリサイド膜を形成したことを特徴としている。請求項３に記載のＭＯＳトランジスタによれば、ソースの全域およびゲートの一部範囲にはシリサイド膜が形成されることから、配線抵抗を低減させることができＭＯＳトランジスタ自体の寄生抵抗を低減させることができる。このため低電圧動作、および高速化、小型化を達成することができる。   The MOS transistor according to claim 3 is a MOS transistor having a source, a drain, and a gate to form a protection circuit, wherein the surface of the source and the surface of the gate are on the source side and the drain side. A silicide film is formed on the source side divided into two. According to the MOS transistor of the third aspect, since the silicide film is formed over the entire source and part of the gate, the wiring resistance can be reduced and the parasitic resistance of the MOS transistor itself can be reduced. Can do. For this reason, low voltage operation, high speed, and miniaturization can be achieved.

以下に本発明に係るＭＯＳトランジスタの製造方法およびＭＯＳトランジスタに好適な具体的実施の形態を図面を参照して詳細に説明する。   A method for manufacturing a MOS transistor according to the present invention and a specific embodiment suitable for the MOS transistor will be described below in detail with reference to the drawings.

図１は、本実施の形態に係るＭＯＳトランジスタの製造方法によって製作されたＭＯＳトランジスタの断面構成を示す説明図である。同図に示すように本実施の形態に係るＭＯＳトランジスタの製造方法によって製作されたＭＯＳトランジスタ２０は、半導体集積回路において、内部回路２２の保護をなす保護回路として用いられる。すなわち内部回路２２からはパッド電極２４が引き出され、当該パッド電極４２を外部回路との接続部として内部回路２２に対する信号の入出力を可能にしている。こうした内部回路２２とパッド電極２４との間には、外部サージから内部回路２２を保護するためＭＯＳトランジスタ２０が設けられる。   FIG. 1 is an explanatory view showing a cross-sectional configuration of a MOS transistor manufactured by the MOS transistor manufacturing method according to the present embodiment. As shown in the figure, the MOS transistor 20 manufactured by the MOS transistor manufacturing method according to the present embodiment is used as a protection circuit for protecting the internal circuit 22 in a semiconductor integrated circuit. That is, the pad electrode 24 is drawn out from the internal circuit 22, and signals can be input / output to / from the internal circuit 22 using the pad electrode 42 as a connection portion with the external circuit. A MOS transistor 20 is provided between the internal circuit 22 and the pad electrode 24 in order to protect the internal circuit 22 from an external surge.

なお内部回路２２から信号をパッド電極２４へと出力させる場合、前記ＭＯＳトランジスタ２０は、内部回路２２の保護的な役目とともに当該内部回路２２の駆動用ドライバの役割を兼ねており、内部回路２２にて発生するパルスを所定の出力値で出力可能にしている。   When the signal is output from the internal circuit 22 to the pad electrode 24, the MOS transistor 20 also serves as a driver for driving the internal circuit 22 as well as a protective role of the internal circuit 22. The generated pulses can be output at a predetermined output value.

ＭＯＳトランジスタ２０には、ゲート２６、ソース２８、ドレイン３０の各端子が設けられ、ｎ型およびｐ型のＭＯＳトランジスタ２０（２０Ａ、２０Ｂ）において各ゲート２６（２６Ａ、２６Ｂ）は、内部回路２２の入出力をなすパッド電極２４に接続され、各ドレイン３０（３０Ａ、３０Ｂ）はパッド電極２４に接続されている。そしてｎ型のＭＯＳトランジスタ２０Ａにおけるソース２８Ａは、基準電圧を設定するＶSSに接続され、一方ｐ型のＭＯＳトランジスタ２０Ｂにおけるソース２８Ｂは、印加電圧を設定するＶDDに接続されている。 The MOS transistor 20 is provided with terminals of a gate 26, a source 28, and a drain 30. In the n-type and p-type MOS transistors 20 (20A, 20B), the gates 26 (26A, 26B) are connected to the internal circuit 22, respectively. The drains 30 (30A, 30B) are connected to the pad electrode 24. The source 28A in the n-type MOS transistor 20A is connected to V SS for setting the reference voltage, while the source 28B in the p-type MOS transistor 20B is connected to V DD for setting the applied voltage.

ところでＭＯＳトランジスタ２０においては、ソース２８上の全域と、ゲート２６の表面をソース２８側とドレイン３０側とに２分割したソース２８側とにシリサイド膜３２が形成されている。このようにソース２８およびゲート２６の面上にシリサイド膜３２を設けたことから、端子における配線抵抗値を低くすることが可能となり、ＭＯＳトランジスタ２０における寄生抵抗の低減を図ることができる。このため内部回路２２の駆動用ドライバとしてＭＯＳトランジスタ２０を用いる場合、当該ＭＯＳトランジスタ２０は低電圧動作、および高速化、小型化が可能となり、内部回路２２の高クロック化に対応させることができる。ところで本発明に係るＭＯＳトランジスタ２０は熱に対する耐性が高いことから、熱を逃がす為、および電流を分散させ発熱を抑える為に必要以上のトランジスタのサイズを用意する必要がない（従来は必要以上にトランジスタのサイズを大きくする必要があった）。また小型化が可能になることより寄生容量は減少しＭＯＳトランジスタ２０の高速化が可能になる。   In the MOS transistor 20, a silicide film 32 is formed on the entire area on the source 28 and on the source 28 side obtained by dividing the surface of the gate 26 into the source 28 side and the drain 30 side. Since the silicide film 32 is provided on the surfaces of the source 28 and the gate 26 in this way, the wiring resistance value at the terminal can be lowered, and the parasitic resistance in the MOS transistor 20 can be reduced. For this reason, when the MOS transistor 20 is used as a driver for driving the internal circuit 22, the MOS transistor 20 can be operated at a low voltage, and can be increased in speed and reduced in size. By the way, since the MOS transistor 20 according to the present invention is highly resistant to heat, it is not necessary to prepare an unnecessarily large transistor size in order to release heat and to distribute current and suppress heat generation. It was necessary to increase the size of the transistor). In addition, since the miniaturization is possible, the parasitic capacitance is reduced and the speed of the MOS transistor 20 can be increased.

なおゲート２６の面上においては、当該ゲート２６の全域にシリサイド膜３２が形成されていないが、当該シリサイド膜自体の抵抗値が不純物からなる各端子（ゲート等）の抵抗値より小さいため、ゲート２６の面上にシリサイド膜３２が一部でも配設されていれば、ゲート２６における配線抵抗値を大幅に低くさせるいことはいうまでもない。   On the surface of the gate 26, the silicide film 32 is not formed over the entire area of the gate 26. However, since the resistance value of the silicide film itself is smaller than the resistance value of each terminal (gate or the like) made of impurities, the gate Needless to say, if even a portion of the silicide film 32 is disposed on the surface of the gate 26, the wiring resistance value in the gate 26 is greatly reduced.

またＭＯＳトランジスタ２０は、パッド電極２４から侵入する外部サージをＶSSおよびＶDDへと流し、内部回路２２が外部サージによって破壊されるのを防止する。なお外部サージの発生原因は、静電気等が主要因としてとして考えられる。図２はｎ型ＭＯＳトランジスタの要部拡大図を示す。同図を用いてパッド電極２４から侵入する外部サージをＶSSおよびＶDDへと逃がす手順を説明する。同図に示すようにパッド電極２４から外部サージ３４が侵入すると、当該外部サージ３４は配線３６を経由してドレイン３０Ａへと伝達される。ここでドレイン３０Ａへと伝達された外部サージ３４の電圧（数千〜数万Ｖ）は、ｎ型不純物で構成されたドレイン３０Ａとｐ型基板３８とで構成されるダイオード４０の降伏電圧（約１５Ｖ）より高いことから、ツェナー降伏やなだれ降伏によりｐ型基板３８側へと伝達される。そしてｐ型基板３８への伝達後は、外部サージ３４は、所定の抵抗（図中Ｒ）を有したｐ型基板３８と当該ｐ型基板３８の電位をＶSSに合わすべく設定されたｐ型の不純物拡散層４２Ａとを経由してＶSS側へと移動する。またその後は、ドレイン３０Ａ−ｐ型基板３８−ソース２８Ａから成るｎｐｎ型（バイポーラ）トランジスタ４４のＯＮ電流となり、当該ソース２８Ａに接続されたＶSSに流れる（アースされる）。このようにパッド電極２４に外部サージ３４が加わっても、ｎ型のＭＯＳトランジスタ２０Ａを介して外部サージ３４はＶSS側に伝達されることから、内部回路２２に外部サージ３４が達することがない。このため本実施の形態に示すＭＯＳトランジスタ２０を内部回路２２の保護回路として用いれば、内部回路２２に対する高速応答が可能になるとともに、当該内部回路２２の保護を行うことができる。なおｐ型のＭＯＳトランジスタ２０Ｂにおいては、外部サージ３４がドレイン３０Ｂに伝達されると、ｐ型不純物からなるドレイン３０Ｂとｎ型ウェル領域４６とで構成されるダイオード４８に順方向で通電がなされＶDD側へと外部サージ３４は伝達されるので、その電圧は一定（０．数Ｖ程度）となる。このためダイオード４８の通過により発生する発熱量はｎ型のＭＯＳトランジスタ２０Ａに比べ約２０分の１となっている。 In addition, MOS transistor 20 causes an external surge entering from pad electrode 24 to flow to V SS and V DD to prevent internal circuit 22 from being destroyed by the external surge. It should be noted that the cause of external surge is considered to be mainly due to static electricity. FIG. 2 is an enlarged view of a main part of the n-type MOS transistor. A procedure for releasing an external surge entering from the pad electrode 24 to V SS and V DD will be described with reference to FIG. As shown in the figure, when an external surge 34 enters from the pad electrode 24, the external surge 34 is transmitted to the drain 30A via the wiring 36. Here, the voltage (several thousands to several tens of thousands of volts) of the external surge 34 transmitted to the drain 30A is the breakdown voltage (about approximately) of the diode 40 composed of the drain 30A composed of n-type impurities and the p-type substrate 38. 15V), it is transmitted to the p-type substrate 38 side by Zener breakdown or avalanche breakdown. And after transfer to the p-type substrate 38, an external surge 34 configured p-type to match the potential of the predetermined resistance p-type substrate 38 having a (in Fig R) and the p-type substrate 38 to V SS It moves to the V SS side via the impurity diffusion layer 42A. Thereafter, the npn-type (bipolar) transistor 44 composed of the drain 30A-p-type substrate 38 and the source 28A is turned on, and flows (grounded) to V SS connected to the source 28A. Thus, even if the external surge 34 is applied to the pad electrode 24, the external surge 34 is transmitted to the V SS side via the n-type MOS transistor 20A, so that the external surge 34 does not reach the internal circuit 22. . For this reason, if the MOS transistor 20 shown in the present embodiment is used as a protection circuit for the internal circuit 22, a high-speed response to the internal circuit 22 becomes possible and the internal circuit 22 can be protected. In the p-type MOS transistor 20B, when the external surge 34 is transmitted to the drain 30B, the diode 48 including the drain 30B made of p-type impurities and the n-type well region 46 is energized in the forward direction. Since the external surge 34 is transmitted to the DD side, the voltage is constant (approximately several tens of volts). For this reason, the amount of heat generated by the passage of the diode 48 is about 1/20 that of the n-type MOS transistor 20A.

次に図３と図４とに基づいて、上述したｎ型のＭＯＳトランジスタ２０を製造する手順を説明する。図３、図４は、本実施の形態に係るＭＯＳトランジスタの製造方法を示す工程説明図である。図３（１）に示すように、ＭＯＳトランジスタ２０Ａのゲート２６Ａ、ソース２８Ａ、ドレイン３０Ａの各端子を設けた後に、このＭＯＳトランジスタ２０Ａの表面にポジ型のレジスト５０（感光性樹脂）を塗布する。そしてレジスト５０をＭＯＳトランジスタ２０Ａの表面に塗布した後は、レジスト５０の上面にマスク５２を密着させる。当該マスク５２の表面には、あらかじめ配線パターン５４が施されており、この配線パターン５４の重なるレジスト範囲への露光を遮断可能にしている。レジスト５０の上面にマスク５２を密着させ、当該マスク５２の上方から露光させた状態を同図（２）に示す。ここで同図（２）に示すようにマスク５２における配線パターン５４が重ならない範囲は、ｐ型基板３８の電位をＶSSに合わすべく設定されたｐ型の不純物拡散層４２Ａと、ＭＯＳトランジスタ２０Ａにおけるソース２８Ａの全域と、同トランジスタ２０Ａにおけるゲート２６Ａの一部範囲となっている。なお前述したゲート２６Ａの一部範囲（図中寸法Ｂ）とは、当該ゲート２６Ａの表面をソース２８Ａ側とドレイン３０Ａ側とに２分割したソース２８Ａ側とに設定した範囲となっており、マスク５２をレジスト５０の表面に重ねた際、マスク５２の持つ装着誤差により当該マスク５２が最大限に移動しても、配線パターン５４の端部５６がドレイン３０Ａの上方に位置しないように設定される。 Next, a procedure for manufacturing the above-described n-type MOS transistor 20 will be described with reference to FIGS. 3 and 4 are process explanatory views showing a method of manufacturing a MOS transistor according to the present embodiment. As shown in FIG. 3A, after providing the gate 26A, source 28A, and drain 30A terminals of the MOS transistor 20A, a positive resist 50 (photosensitive resin) is applied to the surface of the MOS transistor 20A. . After the resist 50 is applied to the surface of the MOS transistor 20A, a mask 52 is brought into close contact with the upper surface of the resist 50. A wiring pattern 54 is provided on the surface of the mask 52 in advance, and exposure to a resist region where the wiring pattern 54 overlaps can be blocked. FIG. 2B shows a state in which a mask 52 is brought into close contact with the upper surface of the resist 50 and exposed from above the mask 52. Here, as shown in FIG. 2B, the wiring pattern 54 in the mask 52 does not overlap with the p-type impurity diffusion layer 42A set so that the potential of the p-type substrate 38 matches V SS and the MOS transistor 20A. The entire region of the source 28A and a partial range of the gate 26A of the transistor 20A. The partial range (dimension B in the figure) of the gate 26A described above is a range in which the surface of the gate 26A is set to the source 28A side divided into the source 28A side and the drain 30A side, and the mask When the mask 52 is overlaid on the surface of the resist 50, the end portion 56 of the wiring pattern 54 is not positioned above the drain 30A even if the mask 52 moves to the maximum due to the mounting error of the mask 52. .

このようにレジスト５０の表面にマスク５２を配置し、その上方から露光を行いレジスト５０に感光を施した後は、マスク５２をレジスト５０より取り外すとともに、当該レジスト５０に対し現像処理を行う。現像処理を施し、レジスト５０の感光部分を取り除いた状態を同図（３）に示す。そしてレジスト５０の感光部分を取り除いた後は、図４（１）に示すようにレジスト５０の上方から、露出した不純物拡散層４２Ａ、ソース２８Ａおよびゲート２６Ａの一部範囲にコバルトやチタン、タングステンの金属膜をスパッタリング６０などによって形成し、その後、スパッタリングされた金属膜を熱処理によってシリサイド化する（あるいは金属シリサイドをターゲットとしたスパッタリングによって形成してもよい。）。ところでマスク５２をレジスト５０に密着させる際、同図（２）に示すようにマスク５２の装着誤差によって配線パターン５４の端部５６がドレイン３０Ａ側へと移動するおそれがあるが、前述のとおりマスク５２が最大限に移動しても、配線パターン５４の端部５６がドレイン３０Ａの上方にかからないため、ドレイン３０Ａの表面にシリサイド膜３２が形成されることがない。このためドレイン３０Ａに外部サージが加わった場合でも、ドレイン３０Ａに接続される金属配線に溶融が生じることがなく、ＭＯＳトランジスタ２０Ａが破壊されるのを防止することができる。なおマスク５２の装着誤差により当該マスク５２が反対方向に、すなわちソース２８Ａ側に最大限に移動したとしても、ゲート２６Ａにおけるソース２８Ａ側の縁辺からドレイン３０Ａ側にオフセットした範囲が、ゲート２６Ａの表面と重なることから、当該ゲート２６Ａの表面にはシリサイド膜３２が確実に形成される。このためゲート２６Ａにおける配線抵抗の低減を図ることができ、ＭＯＳトランジスタ２０Ａ自体の寄生抵抗の低減を図ることができる。   After the mask 52 is arranged on the surface of the resist 50 in this manner and exposed from above to expose the resist 50, the mask 52 is removed from the resist 50 and the resist 50 is developed. FIG. 3C shows a state in which the developing process is performed and the photosensitive portion of the resist 50 is removed. After removing the exposed portion of the resist 50, as shown in FIG. 4 (1), cobalt, titanium, or tungsten is exposed from above the resist 50 to a part of the exposed impurity diffusion layer 42A, source 28A, and gate 26A. A metal film is formed by sputtering 60 or the like, and then the sputtered metal film is silicided by heat treatment (or may be formed by sputtering using metal silicide as a target). By the way, when the mask 52 is brought into close contact with the resist 50, as shown in FIG. 2B, the end portion 56 of the wiring pattern 54 may move toward the drain 30A due to the mounting error of the mask 52. Even if 52 moves to the maximum extent, the end portion 56 of the wiring pattern 54 does not extend over the drain 30A, so that the silicide film 32 is not formed on the surface of the drain 30A. For this reason, even when an external surge is applied to the drain 30A, the metal wiring connected to the drain 30A is not melted, and the MOS transistor 20A can be prevented from being destroyed. Even if the mask 52 is moved in the opposite direction, that is, to the maximum in the source 28A side due to the mounting error of the mask 52, the range of the gate 26A offset from the edge on the source 28A side to the drain 30A side is the surface of the gate 26A. Therefore, the silicide film 32 is reliably formed on the surface of the gate 26A. Therefore, the wiring resistance in the gate 26A can be reduced, and the parasitic resistance of the MOS transistor 20A itself can be reduced.

露出した不純物拡散層４２Ａ、ソース２８Ａおよびゲート２６Ａの一部範囲に、シリサイド膜３２を形成した後は、同図（３）に示すようにレジスト５０をＭＯＳトランジスタ２０Ａの表面から取り除く。図３と図４に示す工程を行うことにより、ドレイン３０Ａの全域と、ゲート２６Ａの一部にシリサイド膜３２を形成しないＭＯＳトランジスタ２０Ａを製造することが可能となる。なお図２および図３に示す製造プロセスにおいては、ｎ型のＭＯＳトランジスタ２０Ａについて説明を行ったが、ｐ型のＭＯＳトランジスタ２０Ｂについても同様の工程でシリサイド膜３２の形成範囲を設定できることはいうまでもない。   After the silicide film 32 is formed in a part of the exposed impurity diffusion layer 42A, source 28A and gate 26A, the resist 50 is removed from the surface of the MOS transistor 20A as shown in FIG. By performing the steps shown in FIGS. 3 and 4, the MOS transistor 20A in which the silicide film 32 is not formed over the entire drain 30A and part of the gate 26A can be manufactured. In the manufacturing process shown in FIGS. 2 and 3, the n-type MOS transistor 20A has been described, but it goes without saying that the formation range of the silicide film 32 can also be set in the same process for the p-type MOS transistor 20B. Nor.

保護回路を構成するＭＯＳトランジスタのソース、ドレイン、ゲートを形成した後、前記ＭＯＳトランジスタの表面にレジストを塗布するとともに、その後前記ソース、前記ドレイン、前記ゲートの表面上の前記レジストを除去し、前記レジストが除去された前記ソース、前記ドレイン、前記ゲートの表面上にシリサイド膜を形成するＭＯＳトランジスタの製造方法において、前記レジストを除去する範囲を前記ソースの表面と、前記ゲートの表面を前記ソース側と前記ドレイン側とに２分割した前記ソース側とに設定し、これら表面に前記シリサイド膜を形成したことから、ドレインにおける熱破壊が防止され外部サージによる内部回路の保護をなすことができる。そしてソースおよびゲートにはシリサイド膜が形成されることから寄生抵抗の低下が達成され、もって低電圧動作、および高速化、小型化が達成されるＭＯＳトランジスタを製作することができる。   After forming the source, drain and gate of the MOS transistor constituting the protection circuit, a resist is applied to the surface of the MOS transistor, and then the resist on the surface of the source, the drain and the gate is removed, In a method of manufacturing a MOS transistor in which a silicide film is formed on the surface of the source, the drain, and the gate from which the resist is removed, the range of the resist to be removed is the surface of the source, and the surface of the gate is the source side. Since the silicide film is formed on these surfaces, the drain side is prevented from being destroyed by heat, and the internal circuit can be protected by an external surge. Since a silicide film is formed on the source and the gate, a reduction in parasitic resistance is achieved, so that a MOS transistor that can achieve low voltage operation, high speed, and small size can be manufactured.

そしてソース、ドレイン、ゲートを有し保護回路を構成するＭＯＳトランジスタであって、前記ソースの表面と、前記ゲートの表面を前記ソース側と前記ドレイン側とに２分割した前記ソース側とにシリサイド膜を形成したことから、ＭＯＳトランジスタ自体の寄生抵抗を低減させることができ、もって低電圧動作、および高速化、小型化を達成することができる。   A MOS transistor having a source, a drain, and a gate to form a protection circuit, the silicide film formed on the surface of the source and the source side obtained by dividing the surface of the gate into the source side and the drain side; Therefore, the parasitic resistance of the MOS transistor itself can be reduced, so that low voltage operation, high speed, and small size can be achieved.

なお本実施の形態では、出力回路を中心に説明を行ったが、この形態に限定されることはなく、本発明に係るＭＯＳトランジスタをドライバとして兼用しなければ、入力回路でも同様の作用効果が得られることはいうまでもない。   In this embodiment, the description has been made mainly on the output circuit. However, the present invention is not limited to this form, and the same effect can be obtained in the input circuit unless the MOS transistor according to the present invention is also used as a driver. It goes without saying that it can be obtained.

本実施の形態に係るＭＯＳトランジスタの製造方法によって製作されたＭＯＳトランジスタの断面構成を示す説明図である。It is explanatory drawing which shows the cross-sectional structure of the MOS transistor manufactured by the manufacturing method of the MOS transistor which concerns on this Embodiment. ｎ型ＭＯＳトランジスタの要部拡大図を示す。The principal part enlarged view of an n-type MOS transistor is shown. 本実施の形態に係るＭＯＳトランジスタの製造方法を示す工程説明図である。It is process explanatory drawing which shows the manufacturing method of the MOS transistor which concerns on this Embodiment. 本実施の形態に係るＭＯＳトランジスタの製造方法を示す工程説明図である。It is process explanatory drawing which shows the manufacturing method of the MOS transistor which concerns on this Embodiment. 従来の保護回路の接続状態を示す回路図である。It is a circuit diagram which shows the connection state of the conventional protection circuit. ＭＯＳトランジスタの断面図に図５に示した回路図を展開した説明図である。It is explanatory drawing which expanded the circuit diagram shown in FIG. 5 in sectional drawing of a MOS transistor.

符号の説明Explanation of symbols

１内部回路、２…パッド電極、３（３Ａ，３Ｂ）…ＭＯＳトランジスタ、４…配線、５（５Ａ，５Ｂ）…ドレイン、６…基板、７（７Ａ，７Ｂ）…不純物拡散層、８…ＶSS、９（９Ａ，９Ｂ）…ソース、１０…ｎｐｎ型トランジスタ、１１（１１Ａ，１１Ｂ）…ゲート、１２…シリサイド膜、１３…ＭＯＳトランジスタ、２０（２０Ａ，２０Ｂ）…ＭＯＳトランジスタ、２２…内部回路、２４…パッド電極、２６（２６Ａ，２６Ｂ）…ゲート、２８（２８Ａ，２８Ｂ）…ソース、３０（３０Ａ，３０Ｂ）…ドレイン、３２…シリサイド膜、３４…外部サージ、３６…配線、３８…ｐ型基板、４０…ダイオード、４２（４２Ａ，４２Ｂ）…不純物拡散層、４４…ｎｐｎ型トランジスタ、４６…ｎ型ウェル表面、４８…ダイオード、５０…レジスト、５２…マスク、５４…配線パターン、５６…端部、５８…一部範囲、６０…スパッタリング。 DESCRIPTION OF SYMBOLS 1 Internal circuit, 2 ... Pad electrode, 3 (3A, 3B) ... MOS transistor, 4 ... Wiring, 5 (5A, 5B) ... Drain, 6 ... Substrate, 7 (7A, 7B) ... Impurity diffusion layer, 8 ... V SS, 9 (9A, 9B) ... Source, 10 ... npn type transistor, 11 (11A, 11B) ... Gate, 12 ... Silicide film, 13 ... MOS transistor, 20 (20A, 20B) ... MOS transistor, 22 ... Internal circuit 24 ... Pad electrode, 26 (26A, 26B) ... Gate, 28 (28A, 28B) ... Source, 30 (30A, 30B) ... Drain, 32 ... Silicide film, 34 ... External surge, 36 ... Wiring, 38 ... p Type substrate, 40 ... diode, 42 (42A, 42B) ... impurity diffusion layer, 44 ... npn type transistor, 46 ... n-type well surface, 48 ... diode, 50 ... resist G, 52 ... Mask, 54 ... Wiring pattern, 56 ... End, 58 ... Partial range, 60 ... Sputtering.

Claims (2)

保護回路を構成するＭＯＳトランジスタのソース、ドレイン、ゲートを形成する工程と、
前記ＭＯＳトランジスタの表面にレジストを塗布する工程と、
前記ゲート表面上の一部および前記ソース表面上の前記レジストを除去する工程と、
前記レジストが除去された前記ソース及び前記ゲートの表面上にシリサイド膜を形成する工程と、を含むＭＯＳトランジスタの製造方法であって、
前記レジストを除去する工程は、前記ゲートの表面を前記ソース側と前記ドレイン側とに２分割する境界線を設ける工程と、
前記境界線より前記ソース側を、前記レジストを除去する範囲に設定する工程と、
前記レジストを除去するマスクを装着する工程と、を含み、
前記ゲートにおける前記ドレイン側縁辺から前記境界線までの距離は、前記マスクの装着誤差の量より大きく設定されることを特徴とするＭＯＳトランジスタの製造方法。 Forming the source, drain and gate of the MOS transistor constituting the protection circuit;
Applying a resist to the surface of the MOS transistor;
Removing a portion of the gate surface and the resist on the source surface;
Forming a silicide film on the surface of the source and the gate from which the resist has been removed, and a method of manufacturing a MOS transistor,
Removing the resist includes providing a boundary line dividing the surface of the gate into the source side and the drain side;
Setting the source side from the boundary to a range in which the resist is removed;
Attaching a mask for removing the resist, and
A method of manufacturing a MOS transistor, wherein a distance from the drain side edge of the gate to the boundary line is set to be larger than an amount of the mask mounting error. 請求項１に記載のＭＯＳトランジスタの製造方法において、
前記マスクの装着誤差により前記レジストを除去する範囲が前記ドレインの表面に重ならないように形成されることを特徴とするＭＯＳトランジスタの製造方法。 In the manufacturing method of the MOS transistor of Claim 1,
A method of manufacturing a MOS transistor, characterized in that the resist removal range is formed so as not to overlap the surface of the drain due to a mask mounting error.
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