JP2007194488A

JP2007194488A - Solid photographing device

Info

Publication number: JP2007194488A
Application number: JP2006012732A
Authority: JP
Inventors: Hideji Abe; 秀司阿部
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-01-20
Filing date: 2006-01-20
Publication date: 2007-08-02
Anticipated expiration: 2026-01-20
Also published as: JP4894275B2

Abstract

<P>PROBLEM TO BE SOLVED: To make the complete read-out of signal charges possible to eliminate any after image and any kTC noise, in a CMOS solid photographing device having a plurality of photoelectric converters in the depthwise direction of its one picture-element region. <P>SOLUTION: The solid photographing device has a picture element comprising photoelectric converters PD1, PD2 and transistors, and the plurality of photoelectric converters PD1, PD2 are formed in the depthwise direction of its one picture-element region 12, and further, floating diffusion regions FD1, FD2 are formed in the picture-element region 12. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、固体撮像装置、特に、光電変換により生成された電荷を画素信号に変換する変換部を画素内に含む固体撮像装置、例えば、ＣＭＯＳセンサー等に関する。ここで、ＣＭＯＳセンサーとは、ＣＭＯＳプロセスを応用して、または部分的に使用されたセンサーである。
また、固体撮像装置の形態としては、ワンチップとして形成された素子状のものでもよく、複数のチップから構成されるものであてもよい。 The present invention relates to a solid-state imaging device, and more particularly, to a solid-state imaging device including a conversion unit that converts a charge generated by photoelectric conversion into a pixel signal, for example, a CMOS sensor. Here, the CMOS sensor is a sensor that uses a CMOS process or is partially used.
In addition, the form of the solid-state imaging device may be an element shape formed as a single chip, or may be composed of a plurality of chips.

固体撮像装置としてのＣＭＯＳセンサは、光電変換部とＭＯＳトランジスタとを含む複数の画素を備え、この画素の信号をＭＯＳトランジスタにより選択して読み出すように構成されている。このＣＭＯＳセンサは、低電圧・低消費電力、多機能であり、例えば携帯電話用のカメラ、デジタルスチルカメラあるいはデジタルビデオカメラ等の撮像素子として注目され使用されている。 A CMOS sensor as a solid-state imaging device includes a plurality of pixels including a photoelectric conversion unit and a MOS transistor, and is configured to select and read signals from the pixels by the MOS transistor. This CMOS sensor has a low voltage, low power consumption and multi-function, and has been attracting attention and used as an image pickup device such as a camera for a mobile phone, a digital still camera, or a digital video camera.

ＣＭＯＳセンサとして、三重ウェル構造を利用して赤、緑及び青に対応した３層構造のｐｎフォトダイオードによる光電変換部を形成し、カラーフィルタを用いないで３原色（赤、緑、青）の信号を取出すようにしたものが提案されている（特許文献１参照）。 As a CMOS sensor, a photoelectric conversion part is formed by a pn photodiode having a three-layer structure corresponding to red, green and blue using a triple well structure, and three primary colors (red, green and blue) are used without using a color filter. There has been proposed one that extracts a signal (see Patent Document 1).

図１９に、特許文献１におけるＣＭＯＳセンサの構成を示す。このＣＭＯＳセンサ１は、ｐ型のシリコン半導体基板２にｎ型半導体層（ウェル領域）３、その上のｐ型半導体層（ウェル領域）４、その上の半導体界面のｎ型半導体層（ウェル領域）５が形成され、ｐ型半導体基板２とｎ型半導体層３との組み合わせ、ｎ型半導体層３とｐ型半導体層４との組み合わせ、ｐ型半導体層４とｎ型半導体層５との組み合わせで、３つのフォトダイオード、すなわち赤色フォトダイオード、緑色フォトダイオード、青色フォトダイオードが形成される。そして、赤、緑、青の各フォトダイオードに、これに蓄積された信号電荷を画素信号に変換して読み出すためのＭＯＳトランジスタが接続される。 FIG. 19 shows the configuration of the CMOS sensor in Patent Document 1. The CMOS sensor 1 includes an n-type semiconductor layer (well region) 3 on a p-type silicon semiconductor substrate 2, a p-type semiconductor layer (well region) 4 thereon, and an n-type semiconductor layer (well region) on the semiconductor interface thereon. ) 5, a combination of the p-type semiconductor substrate 2 and the n-type semiconductor layer 3, a combination of the n-type semiconductor layer 3 and the p-type semiconductor layer 4, and a combination of the p-type semiconductor layer 4 and the n-type semiconductor layer 5. Thus, three photodiodes, that is, a red photodiode, a green photodiode, and a blue photodiode are formed. Then, MOS transistors for converting the signal charges accumulated therein into pixel signals and reading them are connected to the red, green and blue photodiodes.

すなわち、ｎ型半導体層５にリセットトランジスタ６ｂのソースが接続されると共に、増幅トランジスタ７ｂのゲートに接続され、増幅トランジスタ７ｂのソースが行選択トランジスタ８ｂのドレインに接続され、行選択トランジスタ８ｂのソースが青の信号線９ｂに接続される。リセットトランジスタ６ｂのドレイン及び増幅トランジスタ７ｂのドレインは電源配線に接続される。これによって、浅い位置の青色フォトダイオードに入射した短波長の青光が光電変換され、その信号電荷が青の画素信号に変換されて信号線９ｂに出力される。
また、ｐ型半導体層４に、同様にリセットトランジスタ６ｇ、増幅トランジスタ７ｇ及び行選択トランジスタ８ｇが接続され、中位の深さ位置の緑色フォトダイオードに入射した中波長の緑光が光電変換され、その信号電荷が緑の画素信号に変換されて信号線９ｇに出力される。
また、ｎ型半導体層３に、同様にリセットトランジスタ６ｒ、増幅トランジスタ７ｒ及び行選択トランジスタ８ｒが接続され、深い位置の赤色フォトダイオードに入射した長波長の赤光が光電変換され、その信号電荷が緑の画素信号に変換されて信号線９ｒに出力される。 That is, the source of the reset transistor 6b is connected to the n-type semiconductor layer 5 and is connected to the gate of the amplification transistor 7b, the source of the amplification transistor 7b is connected to the drain of the row selection transistor 8b, and the source of the row selection transistor 8b. Is connected to the blue signal line 9b. The drain of the reset transistor 6b and the drain of the amplification transistor 7b are connected to the power supply wiring. As a result, the short wavelength blue light incident on the shallow blue photodiode is photoelectrically converted, and the signal charge is converted into a blue pixel signal and output to the signal line 9b.
Similarly, the reset transistor 6g, the amplification transistor 7g, and the row selection transistor 8g are connected to the p-type semiconductor layer 4, and the medium wavelength green light incident on the green photodiode at the middle depth is photoelectrically converted. The signal charge is converted into a green pixel signal and output to the signal line 9g.
Similarly, the reset transistor 6r, the amplification transistor 7r, and the row selection transistor 8r are connected to the n-type semiconductor layer 3, and the long wavelength red light incident on the red photodiode at a deep position is photoelectrically converted, and the signal charge is It is converted into a green pixel signal and output to the signal line 9r.

特表２００２ー５１３１４５号公報JP-T-2002-513145

ところで、上述の図１９に示すようなシリコン半導体基板２の縦方向（いわゆる深さ方向）にフォトダイオードを形成し、１画素領域から２色以上の信号を取出す方式においては、画素構造が従来のｐｎダイオードセンサを基本とした構造であり、各色に対応したフォトダイオードがｐｎ接合タイプであるが、不完全リセットによる残像の発生、またｋＴＣと呼ばれるリセットノイズの発生が避けられない。 By the way, in the method of forming photodiodes in the vertical direction (so-called depth direction) of the silicon semiconductor substrate 2 as shown in FIG. 19 and taking out signals of two or more colors from one pixel region, the pixel structure is conventional. The structure is based on a pn diode sensor, and the photodiode corresponding to each color is a pn junction type. However, afterimages due to incomplete reset and reset noise called kTC are unavoidable.

この方式のセンサは、半導体層に直接リセットトランジスタ及び増幅トランジスタが接続されているため、１回リセットすると、そこを基準に蓄積されることになり、一般にＣＭＯＳセンサで用いられる相関二重サンプリング（ＣＤＳ）の手法が使えず、ｋＴＣノイズが避けられない。つまり、リセットしたときに信号電荷が消去されてしまい、リセットレベルと信号レベルとの比較ができない。 In this type of sensor, a reset transistor and an amplifying transistor are directly connected to the semiconductor layer. Therefore, when resetting once, data is accumulated based on the reset, and a correlated double sampling (CDS) generally used in a CMOS sensor is used. ) Method cannot be used, and kTC noise is inevitable. That is, the signal charge is erased when reset, and the reset level and the signal level cannot be compared.

本発明は、上述の点に鑑み、１つの画素領域の深さ方向に複数の光電変換部を有した構成において、信号電荷の完全読み出しを可能にして、残像をなくし、ｋＴＣノイズを無くすようにした固体撮像装置を提供するものである。 In view of the above-described points, the present invention enables complete readout of signal charges, eliminates afterimages, and eliminates kTC noise in a configuration having a plurality of photoelectric conversion units in the depth direction of one pixel region. The solid-state imaging device is provided.

本発明に係る固体撮像装置は、光電変換部とトランジスタからなる画素を有し、１つの画素領域の深さ方向に複数の光電変換部が形成され、画素領域にフローティング・ディフージョン領域が形成されて成ることを特徴とする。 The solid-state imaging device according to the present invention includes a pixel including a photoelectric conversion unit and a transistor, a plurality of photoelectric conversion units are formed in the depth direction of one pixel region, and a floating diffusion region is formed in the pixel region. It is characterized by comprising.

本発明の固体撮像装置では、深さ方向に複数の光電変換部を有する１つの画素領域にフローティング・ディフージョンが形成されるので、光電変換部で生成した信号電荷はフローティング・ディフージョン領域に読み出され読み出される。これにより、光電変換部の信号電荷の完全読み出し動作が可能になる。 In the solid-state imaging device of the present invention, a floating diffusion is formed in one pixel region having a plurality of photoelectric conversion units in the depth direction, so that signal charges generated by the photoelectric conversion unit are read into the floating diffusion region. And read out. Thereby, the complete reading operation of the signal charge of the photoelectric conversion unit becomes possible.

本発明に係る固体撮像装置によれば、１つの画素領域の深さ方向に複数の光電変換部を有する構成において、光電変換部の信号電荷の完全読み出し動作が可能になるため、残像を無くし、リセット動作に伴うｋＴＣランダムノイズの発生を無くすことができる。 According to the solid-state imaging device according to the present invention, in the configuration having a plurality of photoelectric conversion units in the depth direction of one pixel region, it becomes possible to completely read out the signal charges of the photoelectric conversion unit, thereby eliminating afterimages, Generation of kTC random noise associated with the reset operation can be eliminated.

以下、図面を参照して本発明の実施の形態を説明する。 Embodiments of the present invention will be described below with reference to the drawings.

図１〜図４に、本発明に係る固体撮像装置、特にＣＭＯＳイメージセンサの第１実施の形態を示す。なお、同図は撮像領域の要部、すなわち１つの画素領域の平面レイアウト及びその断面構造を示す。
第１実施の形態に係るＣＭＯＳイメージセンサ１１は、１つの画素領域１２の深さ方向に２色以上の複数、本例では２つの光電変換部となるフォトダイオードＰＤ１，ＰＤ２と、２つの転送ゲート部（ゲート電極とその直下のチャネル部を含むが、図ではゲート電極を指す）ＴＧ１、ＴＧ２と、２つの拡散層容量、すなわちフローティング・ディフージョン領域ＦＤ１，ＦＤ２とを有し，さらに夫々のフォトダイオードＰＤ１，ＰＤ２に対して複数のＭＯＳトランジスタ、例えば転送トランジスタＴｒ１、図示しないがリセットトランジスタ、増幅トランジスタ及び選択トランジスタの４つのトランジスタを設けて成る。ここで、フォトダイオードＰＤ１に対応する転送トランジスタＴｒ１（すなわちＴｒ１１）は、フォトダイオードＰＤ１と転送ゲート部ＴＧ１とフローティング・ディフージョン領域ＦＤ１で構成される。フォトダイオードＰＤ２に対応する転送トランジスタＴｒ１（すなわちＴｒ１２）は、フォトダイオードＰＤ２と転送ゲート部ＴＧ２とフローティング・ディフージョン領域ＦＤ２で構成される。 1 to 4 show a solid-state imaging device according to the present invention, particularly a first embodiment of a CMOS image sensor. This figure shows the main part of the imaging region, that is, the planar layout of one pixel region and its cross-sectional structure.
The CMOS image sensor 11 according to the first embodiment includes a plurality of photodiodes PD1 and PD2 serving as two photoelectric conversion units in the depth direction of one pixel region 12 and two transfer gates in this example, and two transfer gates. Part (including a gate electrode and a channel part directly below it, but in the figure indicates a gate electrode) TG1 and TG2, and two diffusion layer capacitances, that is, floating diffusion regions FD1 and FD2, and each photo A plurality of MOS transistors, for example, a transfer transistor Tr1, four transistors (not shown), a reset transistor, an amplification transistor, and a selection transistor, are provided for the diodes PD1 and PD2. Here, the transfer transistor Tr1 (that is, Tr11) corresponding to the photodiode PD1 includes the photodiode PD1, the transfer gate portion TG1, and the floating diffusion region FD1. The transfer transistor Tr1 (that is, Tr12) corresponding to the photodiode PD2 includes a photodiode PD2, a transfer gate portion TG2, and a floating diffusion region FD2.

２つの画素のフォトダイオードＰＤ１，ＰＤ２が平面レイアウトでみると、同じ領域に形成されるも、一方の画素に対応する転送ゲート部ＴＧ１及びフローティング・ディフージョン領域ＦＤ１の組と、他方の画素に対応する転送ゲート部ＴＧ２及びフローティング・ディフージョン領域ＦＤ２の組とは、互いに電気的に素子分離領域１７により分離される。 When viewed in a planar layout, the photodiodes PD1 and PD2 of the two pixels are formed in the same region, but correspond to the pair of the transfer gate portion TG1 and the floating diffusion region FD1 corresponding to one pixel and the other pixel. The pair of the transfer gate portion TG2 and the floating diffusion region FD2 to be electrically isolated from each other by the element isolation region 17.

本例では、撮像領域内に後述するように、少なくともこの深さ方向に２色の画素のフォトダイオードを有した画素領域１２が存在するように、複数の画素が２次元的に配列されている。 In this example, as will be described later in the imaging region, a plurality of pixels are two-dimensionally arranged so that there is a pixel region 12 having at least two-color pixel photodiodes in the depth direction. .

画素領域１２は、第１導電型の半導体基板、例えばｎ型のシリコン半導体基板１８に第２導電型の半導体ウェル領域、本例ではｐ型半導体ウェル領域１９が形成され、このｐ型半導体ウェル領域１９の深さ方向の異なる位置にそれぞれ第１、第２のフォトダイオードの電荷蓄積領域となるｎ型半導体領域（以下、ｎ型電荷蓄積領域という）２０、２２が形成される。すなわち、表面側の浅い位置にフォトダイオードＰＤ１により短波長の光を光電変換して生成された電荷を収集蓄積する第１のｎ型電荷蓄積領域２０が形成される。このｎ型電荷蓄積領域２０の下層に分離領域となるｐ＋半導体領域２１を介して深い位置にフォトダイオードＰＤ２により長波長の光を光電変換して生成された電荷を収集蓄積する第２のｎ型電荷蓄積領域２２が形成される。 In the pixel region 12, a second conductivity type semiconductor well region, in this example, a p type semiconductor well region 19, is formed on a first conductivity type semiconductor substrate, for example, an n type silicon semiconductor substrate 18, and this p type semiconductor well region is formed. N-type semiconductor regions (hereinafter referred to as n-type charge storage regions) 20 and 22 serving as charge storage regions of the first and second photodiodes are formed at different positions in the depth direction of 19 respectively. That is, the first n-type charge accumulation region 20 that collects and accumulates charges generated by photoelectrically converting short-wavelength light by the photodiode PD1 is formed at a shallow position on the surface side. A second n-type that collects and accumulates charges generated by photoelectrically converting long-wavelength light by the photodiode PD2 at a deep position via a p + semiconductor region 21 serving as a separation region under the n-type charge accumulation region 20. A charge storage region 22 is formed.

第２のｎ型電荷蓄積領域２２は、転送ゲート部ＴＧ２に隣接して基板表面側の第１のｎ型電荷蓄積領域２０と同じ高さ位置となるように延長して形成される。すなわち、第２のｎ型電荷蓄積領域２２は転送ゲート部ＴＧ２側の端部から一部基板表面側に延びる延長部２２ａを有して形成される。一方、ｐ＋半導体領域２１は、第２のｎ型電荷蓄積領域２２を第１のｎ型電荷蓄積領域２０から完全に分離するために、第２のｎ型電荷蓄積領域の延長部２２ａ及び後述する素子分離１７のｐ型半導体層２８、２７と、第１のｎ型電荷蓄積領域２０との間に介在するように延長部２１ａを有して形成される（図２、図３参照）。 The second n-type charge accumulation region 22 is formed so as to be adjacent to the transfer gate portion TG2 so as to be at the same height as the first n-type charge accumulation region 20 on the substrate surface side. That is, the second n-type charge storage region 22 is formed having an extension 22a that extends partially from the end on the transfer gate portion TG2 side to the substrate surface side. On the other hand, in order to completely separate the second n-type charge storage region 22 from the first n-type charge storage region 20, the p + semiconductor region 21 has a second n-type charge storage region extension 22a and will be described later. An extension 21a is formed so as to be interposed between the p-type semiconductor layers 28 and 27 of the element isolation 17 and the first n-type charge storage region 20 (see FIGS. 2 and 3).

基板表面と絶縁膜２６との界面には、第１のｎ型電荷蓄積領域２０、ｐ＋半導体領域２１の延長部２１ａ及び第２のｎ型電荷蓄積領域２２の延長部２２ａにわたり、暗電流抑制のためのアキュミュレーション層、本例ではｐ＋半導体領域（以下、ｐ＋アキュミュレーション層という）２５が形成される。 In the interface between the substrate surface and the insulating film 26, dark current suppression is performed over the first n-type charge storage region 20, the extension portion 21a of the p + semiconductor region 21 and the extension portion 22a of the second n-type charge storage region 22. For this purpose, an accumulation layer 25, in this example, a p + semiconductor region (hereinafter referred to as a p + accumulation layer) 25 is formed.

ｐ＋アキュミュレーション層２５の濃度は、例えば１×１０^１２〜１×１０^１６／ｃｍ^２のイオン注入量による濃度とすることができる。
第１のｎ型電荷蓄積領域２０の濃度は、例えば１×１０^１０〜１×１０^１３／ｃｍ^２のイオン注入量による濃度とすることができる。
ｐ＋半導体領域２１の濃度は、例えば１×１０^１０〜１×１０^１３／ｃｍ^２のイオン注入量による濃度とすることができる。
第２のｎ型電荷蓄積領域２２の濃度は、例えば１×１０^１０〜１×１０^１３／ｃｍ^２のイオン注入量による濃度とすることができる。
ｐ型半導体ウェル領域１９の濃度は、１×１０^１３／ｃｍ^３以上とすることができる。 The concentration of the p + accumulation layer 25 can be set to a concentration depending on, for example, an ion implantation amount of 1 × 10 ¹² to 1 × 10 ¹⁶ / cm ² .
The concentration of the first n-type charge accumulation region 20 can be set to, for example, a concentration depending on the ion implantation amount of 1 × 10 ¹⁰ to 1 × 10 ¹³ / cm ² .
The concentration of the p + semiconductor region 21 can be set to a concentration depending on, for example, an ion implantation amount of 1 × 10 ¹⁰ to 1 × 10 ¹³ / cm ² .
The concentration of the second n-type charge accumulation region 22 can be set to a concentration depending on the ion implantation amount of, for example, 1 × 10 ¹⁰ to 1 × 10 ¹³ / cm ² .
The concentration of the p-type semiconductor well region 19 can be 1 × 10 ¹³ / cm ³ or more.

各領域の深さは、吸収したい色光により異なり最適化する。ｐ＋半導体領域２１はグランド（ＧＮＤ）電位である。 The depth of each region is optimized depending on the color light to be absorbed. The p + semiconductor region 21 is at the ground (GND) potential.

素子分離領域１７は、選択酸化層（ＬＯＣＯＳ層）、シリコントレンチアイソレーション（ＳＴＩ）などの絶縁膜による分離、若しくはｐ型半導体層による分離、若しくはその両方などの、一般的なシリコン半導体の分離方式を用いることができる。本例では、図４に示すように、基板表面側の比較的浅い位置に高濃度のｐ＋半導体層２７とこれに深さ方向に連続する低濃度のｐ半導体領域２８と、基板表面上の比較的厚い絶縁膜２９とにより形成される（図４参照）。フローティング・ディフージョンＦＤ１，ＦＤ２、転送ゲート部ＴＧ１，ＴＧ２を分離する素子分離領域１７は、第２のｎ型電荷蓄積領域２２の延長部２ａを第２のｎ型電荷蓄積領域２０から分離するために、転送ゲート部ＴＧ１，ＴＧ２を越えてフォトダイオードＰＤ側に延びて形成する必要がある。 The element isolation region 17 is a general silicon semiconductor isolation method such as isolation by an insulating film such as a selective oxidation layer (LOCOS layer), silicon trench isolation (STI), isolation by a p-type semiconductor layer, or both. Can be used. In this example, as shown in FIG. 4, a high-concentration p + semiconductor layer 27 and a low-concentration p-semiconductor region 28 continuous in the depth direction at a relatively shallow position on the substrate surface side are compared on the substrate surface. And a thick insulating film 29 (see FIG. 4). The element isolation region 17 that isolates the floating diffusions FD1 and FD2 and the transfer gate portions TG1 and TG2 isolates the extension 2a of the second n-type charge storage region 22 from the second n-type charge storage region 20. In addition, it is necessary to extend the transfer gate portions TG1 and TG2 to the photodiode PD side.

隣合う画素領域１２間の素子分離領域、あるいは画素領域１２内の他の素子分離領域も、上記素子分離領域１７と同様の構造で形成される。 The element isolation region between adjacent pixel regions 12 or other element isolation regions in the pixel region 12 are also formed in the same structure as the element isolation region 17.

第１実施の形態に係るＣＭＯＳイメージセンサ１１では、フォトダイオードＰＤ１のｎ型電荷蓄積領域２２と、フォトダイオードＰＤ２のｎ型電荷蓄積領域２２が、露光時間に電荷収集をするため空乏状態にして置く。短波長の光は浅い位置のフォトダイオードＰＤ１に入射されて光電変換され、生成された電荷がｎ型電荷蓄積領域２０に蓄積される。長波長の光は深い位置のフォトダイオードＰＤ２に入射されて光電変換され、生成された電荷がｎ型電荷蓄積領域２２に蓄積される。この両ｎ型電荷蓄積領域２０、２２の空乏化された層（ｎ型空乏層）の間をｐ＋半導体領域２１が電位的に障壁を形成して分離している。ここで、ｐ＋半導体領域２１は、空乏化してもよいし、中性領域と成っていてもよい。 In the CMOS image sensor 11 according to the first embodiment, the n-type charge accumulation region 22 of the photodiode PD1 and the n-type charge accumulation region 22 of the photodiode PD2 are placed in a depleted state in order to collect charges during the exposure time. . The short wavelength light is incident on the photodiode PD1 at a shallow position and subjected to photoelectric conversion, and the generated charge is accumulated in the n-type charge accumulation region 20. The long wavelength light is incident on the photodiode PD2 at a deep position and subjected to photoelectric conversion, and the generated charge is accumulated in the n-type charge accumulation region 22. Between the depleted layers (n-type depletion layers) of both the n-type charge storage regions 20 and 22, the p + semiconductor region 21 forms a potential barrier and separates them. Here, the p + semiconductor region 21 may be depleted or may be a neutral region.

そして、フォトダイオードＰＤ１のｎ型電荷蓄積領域２２に蓄積された電荷は、転送トランジスタＴｒ１１の転送ゲート部ＴＧ１からフローティング・ディフージョン領域ＦＤ１に読み出される（図２の矢印参照）。フォトダイオードＰＤ２のｎ型電荷蓄積領域２２に蓄積された電荷は、その延長部２２ａを通り、転送トランジスタＴｒ１２の転送ゲート部ＴＧ２からフローティング・ディフージョン領域ＦＤ２に読み出される（図３の矢印参照）。この第２のｎ型電荷蓄積領域２２の延長部２ａも、ｐ＋半導体領域２１の延長部２１ａによる電位障壁で第１のｎ型電荷蓄積領域２０と分離されているので、第２のｎ型電荷蓄積領域２２のみの電荷がフローティング・ディフージョン領域ＦＤ２に読み出される。この延長部２２ａは電荷取り出し口として機能する。 The charges accumulated in the n-type charge accumulation region 22 of the photodiode PD1 are read out from the transfer gate portion TG1 of the transfer transistor Tr11 to the floating diffusion region FD1 (see the arrow in FIG. 2). The charge accumulated in the n-type charge accumulation region 22 of the photodiode PD2 passes through the extension 22a and is read from the transfer gate portion TG2 of the transfer transistor Tr12 to the floating diffusion region FD2 (see the arrow in FIG. 3). Since the extension 2a of the second n-type charge storage region 22 is also separated from the first n-type charge storage region 20 by the potential barrier formed by the extension 21a of the p + semiconductor region 21, the second n-type charge storage region 22 is separated. The charge of only the accumulation region 22 is read out to the floating diffusion region FD2. The extension 22a functions as a charge extraction port.

上述の第１実施の形態に係るＣＭＯＳイメージセンサ１１によれば、１つの画素領域１２から２種類以上、本例では２種類の色信号電荷が得られる。しかも、各フォトダイオードＰＤ１，ＰＤ２に対して夫々フローティング・ディフージョン領域ＦＤ１，ＦＤ２を設けることにより、各フォトダイオードＰＤ１，ＰＤ２の電荷の完全に読み出し動作が可能になり、原理的に残像を無くすことができる。また、リセット動作に伴うｋＴＣランダムノイズの発生を無くすことができる。
また、２種類の感度分光特性を持つ信号を互い混じることなく、それぞれのフローティング・ディフージョン領域ＦＤ１，ＦＤ２に読み出すことができる。 According to the CMOS image sensor 11 according to the first embodiment described above, two or more types of color signal charges can be obtained from one pixel region 12, in this example, two types of color signal charges. In addition, by providing the floating diffusion regions FD1 and FD2 for the photodiodes PD1 and PD2, respectively, it becomes possible to completely read out the charges of the photodiodes PD1 and PD2, and in principle, no afterimage is eliminated. Can do. In addition, the generation of kTC random noise associated with the reset operation can be eliminated.
Further, signals having two types of sensitivity spectral characteristics can be read out to the respective floating diffusion regions FD1 and FD2 without being mixed with each other.

１つの画素領域１２に深さ方向に２つの画素のフォトダイオードＰＤ１，ＰＤ２を積層して構成されるので、同じ画素数の撮像領域としたときに、画素の受光面積を大きくとることができ、感度の向上を図ることができる。 Since it is configured by laminating photodiodes PD1 and PD2 of two pixels in the depth direction in one pixel region 12, when the imaging region has the same number of pixels, the light receiving area of the pixel can be increased, The sensitivity can be improved.

一方、シリコン基板の界面、すなわち第１のｎ型電荷蓄積領域２０及び第２のｎ型電荷蓄積領域の延長部２２ａの絶縁膜２６との界面は、ｐ＋アキュミュレーション層２５にて覆われているので、界面準位による電荷の発生を抑制し、暗電流を抑制することができる。深さ方向に異なる各フォトダイオードＰＤ１，ＰＤ２のｎ型電荷蓄積領域２０、２２に対して個々の転送ゲート部ＴＧ１，ＴＧ２を設けることにより、ＨＡＤ（ＨｏｌｅＡｃｃｕｍｕｌａｔｉｏｎＤｉｏｄｅｓ）型のセンサを構成することができる。 On the other hand, the interface of the silicon substrate, that is, the interface between the first n-type charge storage region 20 and the extension 22a of the second n-type charge storage region with the insulating film 26 is covered with the p + accumulation layer 25. Therefore, the generation of charges due to the interface state can be suppressed, and the dark current can be suppressed. An HAD (Hole Accumulation Diodes) type sensor can be configured by providing individual transfer gate portions TG1 and TG2 for the n-type charge storage regions 20 and 22 of the photodiodes PD1 and PD2 that differ in the depth direction. it can.

図５〜図８に、本発明に係る固体撮像素子、特にＣＭＯＳイメージセンサの第２実施の形態を示す。なお、同図は撮像領域の要部、すなわち１つの画素領域の平面レイアウト及びその断面構造を示す。同図において、前述の図１〜図４と対応する部分には同一の符号を付して重複説明を省略する。 5 to 8 show a second embodiment of a solid-state imaging device, particularly a CMOS image sensor, according to the present invention. This figure shows the main part of the imaging region, that is, the planar layout of one pixel region and its cross-sectional structure. In the figure, the same reference numerals are given to the portions corresponding to those in FIGS.

本実施の形態に係るＣＭＯＳイメージセンサ４１は、１つの画像領域４２において、深さ方向に異なる２つのフォトダイオードＰＤ１及びＰＤ１に対して、フローティング・ディフージョン領域を分割せず、１つのフローティング・ディフージョン領域ＦＤを共通に形成して構成される。その他の構成は、前述の図１〜図４と同様である。 The CMOS image sensor 41 according to the present embodiment does not divide the floating diffusion region in one image region 42 with respect to two photodiodes PD1 and PD1 that are different in the depth direction. A fusion region FD is formed in common. Other configurations are the same as those in FIGS.

本例においても、撮像領域内に後述するように、少なくともこの深さ方向に２色の画素を有した画像領域４２が存在するように、複数の画素が２次元的に配列される。 Also in this example, as will be described later, a plurality of pixels are two-dimensionally arranged so that an image region 42 having at least two color pixels in the depth direction exists in the imaging region.

第２実施の形態に係るＣＭＯＳイメージセンサ４１では、短波長の光は浅い位置のフォトダイオードＰＤ１に入射されて光電変換され、生成された電荷がｎ型電荷蓄積領域２０に蓄積される。長波長の光は深い位置のフォトダイオードＰＤ２に入射されて光電変換され、生成された電荷がｎ型電荷蓄積領域２２に蓄積される。そして、それぞれのｎ型電荷蓄積領域２０及び２２に蓄積された電荷は、後述するように読み出しタイミングを変えることにより、転送ゲート部ＴＧ１，ＴＧ２から共通のフローティング・ディフージョン領域ＦＤに読み出される。 In the CMOS image sensor 41 according to the second embodiment, light having a short wavelength is incident on the photodiode PD1 at a shallow position and subjected to photoelectric conversion, and the generated charge is accumulated in the n-type charge accumulation region 20. The long wavelength light is incident on the photodiode PD2 at a deep position and subjected to photoelectric conversion, and the generated charge is accumulated in the n-type charge accumulation region 22. The charges accumulated in the n-type charge accumulation regions 20 and 22 are read from the transfer gate portions TG1 and TG2 to the common floating diffusion region FD by changing the read timing as will be described later.

第２実施の形態に係るＣＭＯＳイメージセンサ４１によれば、第１実施の形態と同様に、１つの画素領域４２から２種類の色信号電荷が得られ、しかも各フォトダイオードＰＤ１，ＰＤ２に対して共通のフローティング・ディフージョン領域ＦＤを設けて、各フォトダイオードＰＤ１，ＰＤ２の電荷を時間差で読み出すことにより、フォトダイオードＰＤ１，ＰＤ２の蓄積電荷の完全に読み出し動作が可能になる。したがって、原理的に残像を無くすことができ、リセット動作に伴うｋＴＣランダムノイズの発生を無くすことができる。 According to the CMOS image sensor 41 according to the second embodiment, two types of color signal charges can be obtained from one pixel region 42 as in the first embodiment, and for each photodiode PD1, PD2. By providing the common floating diffusion region FD and reading out the charges of the photodiodes PD1 and PD2 with a time difference, it is possible to completely read out the accumulated charges of the photodiodes PD1 and PD2. Therefore, the afterimage can be eliminated in principle, and the occurrence of kTC random noise associated with the reset operation can be eliminated.

また、２種類の感度分光特性を持つ信号を互い混じることなく、それぞれ共通のフローティング・ディフージョン領域ＦＤに読み出すことができる。また、第１のｎ型電荷蓄積領域２０及び第２のｎ型電荷蓄積領域の延長部２２ａの絶縁膜２６との界面は、ｐ＋アキュミュレーション層２５にて覆われているので、界面準位による電荷の発生を抑制し、暗電流を抑制することができる。 Also, signals having two types of sensitivity spectral characteristics can be read out to a common floating diffusion region FD without mixing each other. In addition, since the interface between the first n-type charge storage region 20 and the second n-type charge storage region extension 22a with the insulating film 26 is covered with the p + accumulation layer 25, the interface state It is possible to suppress the generation of charges due to, and to suppress dark current.

本発明の実施の形態においては、同じ撮像領域内に深さ方向に２種以上の色の画素、上例では２色の画素（フォトダイオードＰＤ１，ＰＤ２）を有した画素領域１２または４２と、深さ方向に一種のフォトダイオードをもつ画素領域が２次元的に配列して構成することができる。あるいは深さ方向に異なる２種以上の画素、例えば２色の画素（フォトダイオード）を有した２種の画素領域を２次元的に配列して構成することもできる。 In the embodiment of the present invention, a pixel region 12 or 42 having two or more color pixels in the depth direction in the same imaging region, in the above example, two color pixels (photodiodes PD1, PD2); Pixel regions having a kind of photodiode in the depth direction can be two-dimensionally arranged. Alternatively, two or more types of pixels having two or more types of pixels different in the depth direction, for example, two types of pixel regions (photodiodes) may be arranged two-dimensionally.

例えば、図９に示すように、深さ方向に第１、第２の色、例えば赤（Ｒ）と緑（Ｇ）の２種のフォトダイオードを有する第１画素領域６１と、深さ方向に第３、第２の色、例えば青（Ｂ）と緑（Ｇ）の２種のフォトダイオードを有する第２画素領域６２を繰り返しパターンで２次元的に配列して３原色のＣＭＯＳイメージセンサを構成することができる。また、図１０に示すように、深さ方向に第１、第２の色、例えば青（Ｂ）と緑（Ｇ）の２種のフォトダイオードを有する第１画素領域６３と、深さ方向に第３の色、例えば赤（Ｒ）の１種のフォトダイオードを有する第２画素領域６４を繰り返しパターンで２次元的に配列して３原色のＣＭＯＳイメージセンサを構成することができる。 For example, as shown in FIG. 9, a first pixel region 61 having first and second colors in the depth direction, for example, two types of photodiodes of red (R) and green (G), and a depth direction. A three-primary-color CMOS image sensor is configured by two-dimensionally arranging second pixel regions 62 having third and second colors, for example, two types of photodiodes of blue (B) and green (G) in a repeating pattern. can do. Further, as shown in FIG. 10, a first pixel region 63 having first and second colors in the depth direction, for example, two types of photodiodes of blue (B) and green (G), and a depth direction. A three-primary-color CMOS image sensor can be configured by two-dimensionally arranging second pixel regions 64 having a photodiode of a third color, for example, red (R), in a two-dimensional pattern.

このようなＣＭＯＳイメージセンサにおいて、各画素領域上に所要のカラーフィルタ（例えば補色フィルタ、原色フィルタ）を形成して構成することもでき、あるいは所要のカラーフィルタを形成せずに構成することもできる。例えば、図９では、第１画素領域６１上には青色カットフィルタを、第２画素領域６２上に赤色カットフィルタを形成することもでき、あるいはこの様なフィルタを形成しない構成とすることができる。図１０では、第１画素領域６３上に赤色カットフィルタを、第２画素領域６４上に赤色フィルタを形成することもでき、あるいはこのようなフィルタを形成したい構成とすることができる。 In such a CMOS image sensor, a required color filter (for example, a complementary color filter, a primary color filter) can be formed on each pixel region, or can be configured without forming a required color filter. . For example, in FIG. 9, a blue cut filter can be formed on the first pixel region 61 and a red cut filter can be formed on the second pixel region 62, or such a filter can be omitted. . In FIG. 10, a red cut filter can be formed on the first pixel region 63 and a red filter can be formed on the second pixel region 64, or such a filter can be formed.

図１１〜図１４に、本発明に係るＣＭＯＳイメージセンサの第３実施の形態を示す。同図は撮像領域の要部、すなわち１つの画素領域の平面レイアウト及びその断面構造を示す。本実施の形態は、深さ方向にもう１つフォトダイオードを追加して赤、緑及び青の３種の色の画素とした構成であり、基本構成は第１実施の形態と同じである。 11 to 14 show a third embodiment of a CMOS image sensor according to the present invention. This figure shows the main part of the imaging region, that is, the planar layout of one pixel region and its cross-sectional structure. In this embodiment, another photodiode is added in the depth direction to form pixels of three kinds of colors of red, green, and blue, and the basic configuration is the same as that of the first embodiment.

第３実施の形態に係るＣＭＯＳイメージセンサ５１は、１つの画素領域５２の深さ方向に赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の３色の光電変換部となるフォトダイオードＰＤｒ、ＰＤｇ及びＰＤｂと、３つの転送ゲート部（ゲート電極とその直下のチャネル部を含むが、図ではゲート電極を指す）ＴＧｒ、ＴＧｇ及びＴＧｂと、３つのフローティング・ディフージョン領域ＦＤｒ、ＦＤｇ及びＦＤｂとを有し、さらに夫々のフォトダイオードＰＤｒ，ＰＤｇ，ＰＤｂに対して複数のＭＯＳトランジスタ、例えば転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタの４つのトランジスタを設けて成る。転送トランジスタＴｒ１ｒ，Ｔｒ１ｇ，Ｔｒ１ｂは、フォトダイオードＰＤｒ，ＰＤｇ，ＰＤｂに対応する転送トランジスタである。 The CMOS image sensor 51 according to the third embodiment includes a photodiode PDr serving as a photoelectric conversion unit for three colors of red (R), green (G), and blue (B) in the depth direction of one pixel region 52. PDg and PDb, three transfer gate portions (including a gate electrode and a channel portion immediately below the gate electrode, but in the figure, refer to the gate electrode) TGr, TGg and TGb, three floating diffusion regions FDr, FDg and FDb Furthermore, each of the photodiodes PDr, PDg, and PDb is provided with a plurality of MOS transistors, for example, four transistors such as a transfer transistor, a reset transistor, an amplification transistor, and a selection transistor. The transfer transistors Tr1r, Tr1g, Tr1b are transfer transistors corresponding to the photodiodes PDr, PDg, PDb.

３つの画素のフォトダイオードＰＤｒ，ＰＤｇ，ＰＤｂは平面レイアウトでみると、同じ領域に形成されるも、赤画素に対応する転送ゲート部ＴＧｒ及びフローティング・ディフージョン領域ＦＤｒの組と、緑画素に対応する転送ゲート部ＴＧｇ及びフローティング・ディフージョン領域ＦＤｇの組と、青画素に対応する転送ゲート部ＴＧｂ及びフローティング・ディフージョン領域ＦＤｂの組とは、互いに電気的に阻止分離領域１７により分離されている。 The photodiodes PDr, PDg, and PDb of the three pixels are formed in the same region in the plan layout, but correspond to the set of the transfer gate portion TGr and the floating diffusion region FDr corresponding to the red pixel and the green pixel. The pair of the transfer gate portion TGg and the floating diffusion region FDg to be performed and the pair of the transfer gate portion TGb and the floating diffusion region FDb corresponding to the blue pixel are electrically separated from each other by the blocking isolation region 17. .

本例では、撮像領域内にこの深さ方向に３色の画素のフォトダイオードＰＤｒ，ＰＤｇ，ＰＤｂを有した画素領域５２が複数２次元的に配列されている。 In this example, a plurality of pixel regions 52 having three-color pixel photodiodes PDr, PDg, and PDb are arranged two-dimensionally in the imaging region in the depth direction.

画素領域５２は、第１導電型の半導体基板、例えばｎ型のシリコン半導体基板１８に第２導電型の半導体ウェル領域、本例ではｐ型半導体ウェル領域１９が形成され、このｐ型半導体ウェル領域１９の深さ方向の異なる位置にそれぞれ第１、第２及び第３のフォトダイオードの電荷蓄積領域となるｎ型半導体領域（以下、ｎ型電荷蓄積領域という）５４、５６及び５８が形成される。すなわち、表面側の浅い位置にフォトダイオードＰＤｒにより青色光を光電変換して生成された電荷を収集蓄積する第１のｎ型電荷蓄積領域５４が形成される。このｎ型電荷蓄積領域５４の下層に分離領域となるｐ＋半導体領域５５を介してフォトダイオードＰＤｇにより緑色光を光電変換して生成された電荷を収集蓄積する第２のｎ型電荷蓄積領域５６が形成され、このｎ型電荷蓄積領域５６の下層に分離領域となるｐ＋半導体領域５７を介してフォトダイオードＰＤｂにより緑色光を光電変換して生成された電荷を収集蓄積する第３のｎ型電荷蓄積領域５８が形成される。 In the pixel region 52, a second conductivity type semiconductor well region, in this example, a p type semiconductor well region 19, is formed in a first conductivity type semiconductor substrate, for example, an n type silicon semiconductor substrate 18, and this p type semiconductor well region is formed. N-type semiconductor regions (hereinafter referred to as n-type charge storage regions) 54, 56, and 58 serving as charge storage regions of the first, second, and third photodiodes are formed at different positions in the depth direction of 19, respectively. . That is, a first n-type charge accumulation region 54 that collects and accumulates charges generated by photoelectrically converting blue light by the photodiode PDr is formed at a shallow position on the surface side. A second n-type charge accumulation region 56 that collects and accumulates charges generated by photoelectrically converting green light by the photodiode PDg via the p + semiconductor region 55 serving as a separation region is formed below the n-type charge accumulation region 54. A third n-type charge storage is formed and collects and stores charges generated by photoelectric conversion of green light by the photodiode PDb via the p + semiconductor region 57 serving as a separation region under the n-type charge storage region 56. Region 58 is formed.

第２のｎ型電荷蓄積領域５６は、転送ゲート部ＴＧｇに隣接して基板表面側の第１のｎ型電荷蓄積領域５４と同じ高さ位置となるように延長して形成される。すなわち、第２のｎ型電荷蓄積領域５６は転送ゲート部ＴＧｇ側の端部から一部基板表面側に延びる延長部５６ａを有して形成される。一方、ｐ＋半導体領域５５は、第２のｎ型電荷蓄積領域５６を第１のｎ型電荷蓄積領域５４から完全に分離するために、第２のｎ型電荷蓄積領域の延長部５６ａ及び素子分離１７のｐ型半導体層２８、２７と、第１のｎ型電荷蓄積領域５４との間に介在するように延長部５５ａを有して形成される（図１３参照）。 The second n-type charge accumulation region 56 is formed to extend adjacent to the transfer gate portion TGg so as to be at the same height as the first n-type charge accumulation region 54 on the substrate surface side. That is, the second n-type charge storage region 56 is formed having an extension 56a partially extending from the end on the transfer gate portion TGg side to the substrate surface side. On the other hand, the p + semiconductor region 55 has a second n-type charge storage region extension 56a and element isolation in order to completely separate the second n-type charge storage region 56 from the first n-type charge storage region 54. The extension portion 55a is formed so as to be interposed between the 17 p-type semiconductor layers 28 and 27 and the first n-type charge storage region 54 (see FIG. 13).

第３のｎ型電荷蓄積領域５８は、転送ゲート部ＴＧｒに隣接して基板表面側の第１のｎ型電荷蓄積領域５４と同じ高さ位置となるように延長して形成される。すなわち、第２のｎ型電荷蓄積領域５８は転送ゲート部ＴＧｒ側の端部から一部基板表面側に延びる延長部５８ａを有して形成される。一方、ｐ＋半導体領域５７は、第３のｎ型電荷蓄積領域５８を第１及び第２のｎ型電荷蓄積領域５４及び５６から完全に分離するために、第３のｎ型電荷蓄積領域の延長部５８ａ及び素子分離１７のｐ型半導体層２８、２７と、第１及び第２のｎ型電荷蓄積領域５４及び５６との間に介在するようにｐ＋半導体領域５５とも連続するように延長部５７ａを有して形成される（図１４参照）。 The third n-type charge accumulation region 58 is formed so as to be adjacent to the transfer gate portion TGr so as to be at the same height as the first n-type charge accumulation region 54 on the substrate surface side. In other words, the second n-type charge accumulation region 58 is formed having an extension 58a that partially extends from the end on the transfer gate portion TGr side to the substrate surface side. On the other hand, the p + semiconductor region 57 is an extension of the third n-type charge storage region in order to completely separate the third n-type charge storage region 58 from the first and second n-type charge storage regions 54 and 56. An extension portion 57a so as to be continuous with the p + semiconductor region 55 so as to be interposed between the p-type semiconductor layers 28 and 27 of the portion 58a and the element isolation 17 and the first and second n-type charge storage regions 54 and 56. (See FIG. 14).

基板表面と絶縁膜２６との界面には、第１のｎ型電荷蓄積領域５４、ｐ＋半導体領域５５の延長部５５ａ、第２のｎ型電荷蓄積領域５６の延長部５６ａ、ｐ＋半導体領域５７の延長部５７及び第３のｎ型電荷蓄積領域５８の延長部５８ａにわたり、暗電流抑制のためのｐ＋アキュミュレーション層２５が形成される。
その他の構成は前述の第１実施の形態と同様であるので詳細説明を省略する。 At the interface between the substrate surface and the insulating film 26, the first n-type charge storage region 54, the extension 55a of the p + semiconductor region 55, the extension 56a of the second n-type charge storage region 56, and the p + semiconductor region 57 A p + accumulation layer 25 for dark current suppression is formed over the extension 57 and the extension 58 a of the third n-type charge storage region 58.
Since other configurations are the same as those of the first embodiment, detailed description thereof is omitted.

第３実施の形態に係るＣＭＯＳイメージセンサ５１では、青色光は浅い位置のフォトダイオードＰＤｂに入射されて光電変換され、生成された電荷がｎ型電荷蓄積領域５４に蓄積される。緑色光はその下層位置のフォトダイオードＰＤｇに入射されて光電変換され、生成された電荷がｎ型電荷蓄積領域５６に蓄積される。赤色光はその最下層位置のフォトダイオードＰＤｒに入射されて光電変換され、生成された電荷がｎ型電荷蓄積領域５８に蓄積される。 In the CMOS image sensor 51 according to the third embodiment, blue light is incident on the photodiode PDb at a shallow position and subjected to photoelectric conversion, and the generated charge is accumulated in the n-type charge accumulation region 54. The green light is incident on the photodiode PDg in the lower layer and subjected to photoelectric conversion, and the generated charge is accumulated in the n-type charge accumulation region 56. The red light is incident on the photodiode PDr at the lowermost layer and photoelectrically converted, and the generated charges are accumulated in the n-type charge accumulation region 58.

そして、青のフォトダイオードＰＤｂのｎ型電荷蓄積領域５４に蓄積された電荷は、転送トランジスタＴｒ１ｂの転送ゲート部ＴＧｂからフローティング・ディフージョン領域ＦＤｂに読み出される（図１２の矢印参照）。緑のフォトダイオードＰＤｇのｎ型電荷蓄積領域５６に蓄積された電荷は、その延長部５６ａを通り、転送トランジスタＴｒ１ｇの転送ゲート部ＴＧｇからフローティング・ディフージョン領域ＦＤｇに読み出される（図１３の矢印参照）。赤のフォトダイオードＰＤｒのｎ型電荷蓄積領域５８に蓄積された電荷は、その延長部５８ａを通り、転送トランジスタＴｒ１ｒの転送ゲート部ＴＧｒからフローティング・ディフージョン領域ＦＤｒに読み出される（図１４の矢印参照）。この第２及び第３のｎ型電荷蓄積領域５６及び５８の延長部５６ａ５８ａも、ｐ＋半導体領域５５、５７の延長部５５ａ、５７ａによる電位障壁で第１のｎ型電荷蓄積領域５４と分離されているので、それぞれ第２のｎ型電荷蓄積領域５６、第３のｎ型半導体領域５８のみの電荷がフローティング・ディフージョン領域ＦＤｇ、ＦＤｒに読み出される。この延長部５６ａ、５８ａは電荷取り出し口として機能する。 Then, the charges accumulated in the n-type charge accumulation region 54 of the blue photodiode PDb are read from the transfer gate portion TGb of the transfer transistor Tr1b to the floating diffusion region FDb (see the arrow in FIG. 12). The charge accumulated in the n-type charge accumulation region 56 of the green photodiode PDg passes through the extension 56a and is read from the transfer gate portion TGg of the transfer transistor Tr1g to the floating diffusion region FDg (see the arrow in FIG. 13). ). The charge accumulated in the n-type charge accumulation region 58 of the red photodiode PDr passes through the extension 58a and is read from the transfer gate portion TGr of the transfer transistor Tr1r to the floating diffusion region FDr (see the arrow in FIG. 14). ). The extensions 56a58a of the second and third n-type charge storage regions 56 and 58 are also separated from the first n-type charge storage region 54 by the potential barrier formed by the extensions 55a and 57a of the p + semiconductor regions 55 and 57. Therefore, charges in only the second n-type charge storage region 56 and the third n-type semiconductor region 58 are read out to the floating diffusion regions FDg and FDr, respectively. The extensions 56a and 58a function as charge extraction ports.

第３実施の形態に係るＣＭＯＳイメージセンサ５１によれば、第１実施の形態と同様に、１つの画素領域５２から赤、緑及び青色の３種の色信号電荷が得られ、しかも各フォトダイオードＰＤｒ，ＰＤｇ，ＰＤｂに対して夫々フローティング・ディフージョン領域ＦＤｒ，ＦＤｇ，ＦＤｂを設けて読み出すので、フォトダイオードＰＤｒ１，ＰＤｇＰＤｂの蓄積電荷の完全に読み出し動作が可能になる。したがって、原理的に残像を無くすことができ、リセット動作に伴うｋＴＣランダムノイズの発生を無くすことができる。 According to the CMOS image sensor 51 according to the third embodiment, three types of color signal charges of red, green, and blue can be obtained from one pixel region 52 as in the first embodiment, and each photodiode can be obtained. Since the floating diffusion regions FDr, FDg, and FDb are provided and read from the PDr, PDg, and PDb, respectively, it is possible to completely read out the accumulated charges of the photodiodes PDr1, PDgPDb. Therefore, the afterimage can be eliminated in principle, and the occurrence of kTC random noise associated with the reset operation can be eliminated.

また、赤、緑及び青の感度分光特性を持つ３つの信号を互い混じることなく、それぞれ夫々のフローティング・ディフージョン領域ＦＤｒ，ＰＤｇ，ＰＤｂに読み出すことができる。また、赤、緑、青のｎ型電荷蓄積領域５４、ｎ型電荷蓄積領域延長部５６ａ、ｎ型電荷蓄積領域延長部５８ａの絶縁膜２６との界面は、ｐ＋アキュミュレーション層２５にて覆われているので、界面準位による電荷の発生を抑制し、暗電流を抑制することができる。 Further, three signals having sensitivity spectral characteristics of red, green and blue can be read out to the respective floating diffusion regions FDr, PDg and PDb without being mixed with each other. The interfaces of the red, green and blue n-type charge storage regions 54, the n-type charge storage region extension 56a, and the n-type charge storage region extension 58a with the insulating film 26 are covered with the p + accumulation layer 25. Therefore, generation of charges due to interface states can be suppressed, and dark current can be suppressed.

第３実施の形態においては、フローティング・ディフージョン領域ＦＤｒ，ＦＤｇ，ＦＤｂを阻止分離領域１７で分離して設けた構成としたが、例えば前述の図５で示す第２実施の形態と同様にフローティングデフュージョンを共通に形成するように構成することもできる。 In the third embodiment, the floating diffusion regions FDr, FDg, and FDb are separated from each other by the blocking separation region 17. For example, the floating diffusion regions FDr, FDg, and FDb are separated as in the second embodiment shown in FIG. It is also possible to configure so that the diffusions are formed in common.

次に、本発明に係るＣＭＯＳイメージセンサの画素配線と駆動方法の実施の形態を説明する。図１５及び図１６に、前述の第２実施の形態（図５参照）のフローティング・ディフージョン領域を１個で共用する場合における画素配線、及びその等価回路の実施の形態を示す。本実施の形態の画素の駆動は４トランジスタ型のＣＭＯＳイメージセンサを基本にいている。 Next, an embodiment of the pixel wiring and driving method of the CMOS image sensor according to the present invention will be described. FIG. 15 and FIG. 16 show an embodiment of the pixel wiring and its equivalent circuit when the floating diffusion region of the second embodiment (see FIG. 5) is shared by one. The driving of the pixel of this embodiment is based on a 4-transistor type CMOS image sensor.

本実施の形態においては、図１５に示すように、フローティング・ディフージョン領域ＦＤが１個で共用され、画素領域の深さ方向の異なる位置の２つのフォトダイオードＰＤ１，ＰＤ２に対して、それぞれ個別の転送トランジスタＴｒ１１，Ｔｒ１２が設けられると共に、リセットトランジスタＴｒ２、増幅トランジスタＴｒ３、行選択トランジスタＴｒ４が共用されて２画素が構成される。 In the present embodiment, as shown in FIG. 15, a single floating diffusion region FD is shared, and two photodiodes PD1 and PD2 at different positions in the depth direction of the pixel region are individually provided. Transfer transistors Tr11 and Tr12 are provided, and the reset transistor Tr2, the amplification transistor Tr3, and the row selection transistor Tr4 are shared to form two pixels.

図１５においては、１つの画素領域４２内に、ｎ型半導体領域による共通のフローティング・ディフージョン領域ＦＤに隣接して、リセットトランジスタＴｒ２と、増幅トランジスタＴｒ３及び行選択トランジスタＴｒ４が形成される。リセットトランジスタＴｒ２は、リセットゲート電極４５を有し、フローティング・ディフージョン領域ＦＤをソース領域とし、ｎ型半導体領域４４をドレイン領域として構成される。増幅トランジスタＴｒ３は、増幅ゲート電極４６を有し、ｎ型半導体領域４４をドレイン領域とし、ｎ型半導体領域４７をソース領域として構成される。行選択トランジスタＴｒ４は、選択ゲート電極４８を有し、ｎ型半導体領域４７をドレイン領域とし、ｎ型半導体領域４９をソース領域として構成される。 In FIG. 15, in one pixel region 42, a reset transistor Tr2, an amplification transistor Tr3, and a row selection transistor Tr4 are formed adjacent to a common floating diffusion region FD of an n-type semiconductor region. The reset transistor Tr2 includes a reset gate electrode 45, and includes a floating diffusion region FD as a source region and an n-type semiconductor region 44 as a drain region. The amplification transistor Tr3 has an amplification gate electrode 46, and is configured with the n-type semiconductor region 44 as a drain region and the n-type semiconductor region 47 as a source region. The row selection transistor Tr4 includes a selection gate electrode 48, and includes an n-type semiconductor region 47 as a drain region and an n-type semiconductor region 49 as a source region.

転送トランジスタＴｒ１１の転送ゲート電極ＴＧ１に第１の転送配線３１１が接続され、転送トランジスタＴｒ１２の転送ゲート電極ＴＧ２に第２の転送配線３１２が接続される。フローティング・ディフージョン領域ＦＤと増幅ゲート電極４６とが配線３０により接続される。リセットゲート電極４５がリセット配線３２が接続される。選択ゲート電極４９が垂直信号線３３に接続される。 The first transfer wiring 311 is connected to the transfer gate electrode TG1 of the transfer transistor Tr11, and the second transfer wiring 312 is connected to the transfer gate electrode TG2 of the transfer transistor Tr12. The floating diffusion region FD and the amplification gate electrode 46 are connected by the wiring 30. The reset gate electrode 45 is connected to the reset wiring 32. The selection gate electrode 49 is connected to the vertical signal line 33.

図１６は、図１５の画素領域の等価回路を示す。第１のフォトダイオードＰＤ１が第１の転送トランジスタＴｒ１１のソースに接続され、第２のフォトダイオードＰＤ２が第２の転送トランジスタＴｒ１２のソースに接続される。第１及び第２の転送トランジスタＴｒ１１及びＴｒ１２のドレインとなる共通のフローティング・ディフージョン領域ＦＤが、増幅トランジスタＴｒ３のゲートに接続されると共に、リセットトランジスタＴｒ２のソースに接続される。リセットトランジスタＴｒ２のゲートがリセット配線３２に接続され、そのドレインが電源配線（図示せず）に接続される。増幅トランジスタＴｒ３は、ドレインが電源配線（図示せず）に接続され、ソースが行選択トランジスタＴｒ４のドレインに接続される。行選択トランジスタＴｒ４のソースに垂直信号線３３が接続され、ゲートに選択配線３４が接続される。 FIG. 16 shows an equivalent circuit of the pixel region of FIG. The first photodiode PD1 is connected to the source of the first transfer transistor Tr11, and the second photodiode PD2 is connected to the source of the second transfer transistor Tr12. A common floating diffusion region FD serving as the drains of the first and second transfer transistors Tr11 and Tr12 is connected to the gate of the amplification transistor Tr3 and to the source of the reset transistor Tr2. The gate of the reset transistor Tr2 is connected to the reset wiring 32, and the drain thereof is connected to a power supply wiring (not shown). The amplification transistor Tr3 has a drain connected to a power supply wiring (not shown) and a source connected to the drain of the row selection transistor Tr4. The vertical signal line 33 is connected to the source of the row selection transistor Tr4, and the selection wiring 34 is connected to the gate.

次に、フォトダイオードＰＤ１の短波長の蓄積電荷と、フォトダイオードＰＤ２の長波長の蓄積電荷を読み出す駆動方法を説明する。先ず、リセットトランジスタＴｒ２をオンしてフローティング・ディフージョン領域ＦＤの電位をリセットし、その信号を増幅トランジスタＴｒ３により行選択トランジスタＴｒ４、垂直信号線３３を通して信号線電位として読み出す。この信号線電位をカラム型ＣＤＳ（相関二重サンプリング）法でリセット信号として保持する。次に、第１のフォトダイオードＰＤ１に蓄積された電荷を転送トランジスタＴｒ１１をオンしてフローティング・ディフージョン領域ＦＤに読み出す。この信号を増幅トランジスタＴｒ３、行選択トランジスタＴｒ４を通して垂直信号線３３に読み出す。この信号をＣＤＳの信号として先のリセット信号との差分をとる動作を行い、信号電荷、すなわちフォトダイオードＰＤ１の画素信号を出力する。
次に、ＰＤ２の画素信号を、先のＰＤ１の画素信号の場合と全く同じような動作で出力する。このように時間差を設けて駆動することにより、異なる色の画素信号を取り出すことができる。 Next, a driving method for reading out the short-wave accumulated charge of the photodiode PD1 and the long-wavelength accumulated charge of the photodiode PD2 will be described. First, the reset transistor Tr2 is turned on to reset the potential of the floating diffusion region FD, and the signal is read as a signal line potential through the row selection transistor Tr4 and the vertical signal line 33 by the amplification transistor Tr3. This signal line potential is held as a reset signal by a column type CDS (correlated double sampling) method. Next, the charge stored in the first photodiode PD1 is read out to the floating diffusion region FD by turning on the transfer transistor Tr11. This signal is read out to the vertical signal line 33 through the amplification transistor Tr3 and the row selection transistor Tr4. This signal is used as a CDS signal to obtain a difference from the previous reset signal, and a signal charge, that is, a pixel signal of the photodiode PD1 is output.
Next, the pixel signal of PD2 is output by the same operation as that of the pixel signal of PD1. By driving with a time difference in this way, pixel signals of different colors can be extracted.

次に、図１で示すように、フローティングデフュージョンが２つの場合の駆動方法の実施の形態を説明する。図１５及び図１６の実施の形態ではフォトダイオードＰＤ１，ＰＤ２の蓄積画素の読み出し時間が僅かに異なる。この差を無くし同時に読み出す方法として、フローティング・ディフージョン領域を２つ設け、垂直信号線を２本とすることで可能になる。 Next, as shown in FIG. 1, an embodiment of a driving method when there are two floating diffusions will be described. In the embodiment of FIGS. 15 and 16, the readout times of the storage pixels of the photodiodes PD1 and PD2 are slightly different. As a method of eliminating this difference and simultaneously reading, two floating diffusion regions are provided and two vertical signal lines are used.

図１７に、その場合の等価回路を示す。この等価回路は前述の図１に示す、素子分離領域１７にて分離した２つのフローティングデフュージョンＦＤ１，ＦＤ２を有する画素領域１２を適用した場合である。この等価回路では、２つのフォトダイオードＰＤ１，ＰＤ２に対して、夫々フローティング・ディフージョン領域と、４つトランジスタ（転送、リセット、増幅、行選択の各トランジスタ）と垂直信号線を設けて構成される。すなわち、第１のフォトダイオードＰＤ１が第１転送トランジスタＴｒ１１のソースに接続される。第１転送トランジスタＴｒ１１は、そのドレイン（いわゆるフローティング・ディフージョンＦＤ１）が第１増幅トランジスタＴｒ３１のゲートと第１リセットトランジスタＴｒ２１のソースとに接続されると共に、そのゲートが第１転送配線３１１に接続される。第１リセットトランジスタＴｒ２１のドレインは電源配線（図示せず）に接続され、そのゲートがリセット配線３２１に接続される。 FIG. 17 shows an equivalent circuit in that case. This equivalent circuit is a case where the pixel region 12 having two floating diffusions FD1 and FD2 separated in the element isolation region 17 shown in FIG. 1 is applied. This equivalent circuit is configured by providing a floating diffusion region, four transistors (transmission, reset, amplification, and row selection transistors) and a vertical signal line for two photodiodes PD1 and PD2, respectively. . That is, the first photodiode PD1 is connected to the source of the first transfer transistor Tr11. The first transfer transistor Tr11 has its drain (so-called floating diffusion FD1) connected to the gate of the first amplification transistor Tr31 and the source of the first reset transistor Tr21, and its gate connected to the first transfer wiring 311. Is done. The drain of the first reset transistor Tr21 is connected to a power supply wiring (not shown), and the gate thereof is connected to the reset wiring 321.

第１増幅トランジスタＴｒ３１は、そのドレインが電源配線（図示せず）に接続され、そのソースが第１行選択トランジスタＴｒ４１１を介して第１垂直信号線３３１に接続される。 The first amplification transistor Tr31 has a drain connected to a power supply line (not shown) and a source connected to the first vertical signal line 331 via the first row selection transistor Tr411.

一方、第２のフォトダイオードＰＤ２については、第１フォトダイオードＰＤ１と同様の回路を有するので、対応する部分にサフィックス２を付して重複説明を省略する。ここで、第１及び第２の行選択トランジスタＴｒ４１，Ｔｒ４２のゲートは、共通の行選択配線３４が接続される。 On the other hand, since the second photodiode PD2 has a circuit similar to that of the first photodiode PD1, a suffix 2 is attached to the corresponding portion, and a duplicate description is omitted. Here, a common row selection wiring 34 is connected to the gates of the first and second row selection transistors Tr41 and Tr42.

本実施の形態においては、フォトダイオードＰＤ１，ＰＤ２に対して、２つフローティング・ディフージョン領域ＦＤ１，ＦＤ２及び２本の垂直信号線３３１、３３２を設けた回路構成とすることにおより、２つの画素に対して、完全に同時並行にリセット読み出し動作を行うことができ、時間同時性を完全に確保することができる。各画素の信号の読み出しは、基本的に図１６で説明した動作と同じであるので、説明を省略する。 In the present embodiment, two photodiodes PD1 and PD2 are provided with two floating diffusion regions FD1 and FD2 and two vertical signal lines 331 and 332. A reset read operation can be performed on the pixels completely in parallel, and time simultaneity can be completely ensured. Reading signals from each pixel is basically the same as the operation described with reference to FIG.

次に、図１８に、画面垂直方向の画素の転送ゲートを共有した、本発明に係るＣＭＯＳイメージセンサの他の実施の形態を示す。本実施の形態のＣＭＯＳイメージセンサ７１は、前述の図１５の画素領域４２が水平、垂直方向に２次元的に配列される。そして、１つの画素領域４２内に垂直方向に素子分離された２つの転送ゲート電極ＴＧ１，ＴＧ２を、垂直方向に隣り合う画素領域４２で互いに素子分離領域１７を跨いで接続するように連続して形成し、垂直方向に隣り合う画素の互いに接続された第１転送ゲート電極ＴＧ１及び第２転送ゲート電極ＴＧ２に対して１本の共有転送ゲート配線３１に接続して構成される。
その他の構成は図１５と同様であるので、対応する部分には同一符号を付して重複説明を省略する。 Next, FIG. 18 shows another embodiment of a CMOS image sensor according to the present invention that shares a pixel transfer gate in the vertical direction of the screen. In the CMOS image sensor 71 of the present embodiment, the pixel regions 42 shown in FIG. 15 are two-dimensionally arranged in the horizontal and vertical directions. Then, the two transfer gate electrodes TG1 and TG2 that are element-isolated in the vertical direction in one pixel area 42 are continuously connected so that the pixel areas 42 adjacent to each other in the vertical direction straddle the element-isolating area 17. The first transfer gate electrode TG1 and the second transfer gate electrode TG2 that are formed and connected to each other in the vertical direction are connected to one shared transfer gate line 31.
Since other configurations are the same as those in FIG. 15, the corresponding parts are denoted by the same reference numerals, and redundant description is omitted.

本実施の形態に係るＣＭＯＳイメージセンサ７１によれば、画面垂直方向の第１画素の転送ゲート電極ＴＧ１の配線と、第２画素の転送ゲート電極ＴＧ２の配線を１本の転送ゲート配線３１で共有するので、垂直方向に隣り合う画素領域４２間の面積を大幅に低減することができる。 According to the CMOS image sensor 71 according to the present embodiment, the wiring of the transfer gate electrode TG1 of the first pixel in the vertical direction of the screen and the wiring of the transfer gate electrode TG2 of the second pixel are shared by one transfer gate wiring 31. Therefore, the area between the pixel regions 42 adjacent in the vertical direction can be greatly reduced.

上例では、本発明を１画素領域に対して深さ方向に２画素、あるいは３画素を形成し、２色、３色の信号を取り出すようにした構成に適用した場合であるが、１画素領域に対して深さ方向に４画素以上を形成して、４色以上の信号をとるだす場合にも適用できる。
このような構成においても、例えば、３色、４色に対応した転送ゲートを設けること、表面にｐ＋アキュミュレーション層を設けること、各色のフォトダイオードはｎ型を基準にして空乏化できるような濃度にすること、それら同志の分離をｐ型半導体層で行うこと、そのたの共有の仕方、読み出し方法等は、前述の２画素の場合に準じて行うことができる。 In the above example, the present invention is applied to a configuration in which two or three pixels are formed in the depth direction with respect to one pixel region, and signals of two colors and three colors are extracted. The present invention can also be applied to the case where four pixels or more are formed in the depth direction with respect to the region and signals of four colors or more are taken out.
Even in such a configuration, for example, a transfer gate corresponding to three colors and four colors is provided, a p + accumulation layer is provided on the surface, and photodiodes of each color can be depleted on the basis of n-type. The concentration, the separation between them can be performed in the p-type semiconductor layer, the sharing method, the reading method, and the like can be performed according to the case of the two pixels described above.

上例では、本発明を、１つのフォトダイオードと４つのＭＯＳトランジスタで１画素を構成した固体撮像装置に適用したが、画素を構成するＭＯＳトランジスタとしては４トランジスタ以外に、３トランジスタ（例えば転送トランジスタ、リセットトランジスタ、増幅トランジスタ）など必要に応じて所要数のトランジスタで構成した固体撮像装置にも適用できる。 In the above example, the present invention is applied to a solid-state imaging device in which one pixel is constituted by one photodiode and four MOS transistors. However, as the MOS transistor constituting the pixel, in addition to four transistors, three transistors (for example, transfer transistors) are used. , A reset transistor, an amplification transistor, etc.), and can be applied to a solid-state imaging device including a required number of transistors as required.

本発明に係る固体撮像装置の第１実施の形態の要部（１つの画素領域）の平面図である。It is a top view of the principal part (one pixel area) of 1st Embodiment of the solid-state imaging device concerning this invention. 図１のＡーＡ線上の断面図である。It is sectional drawing on the AA line of FIG. 図１のＢーＢ線上の断面図である。It is sectional drawing on the BB line of FIG. 図１のＣーＣ線上の断面図である。It is sectional drawing on the CC line of FIG. 本発明に係る固体撮像装置の第２実施の形態の要部（１つの画素領域）の平面図である。It is a top view of the principal part (one pixel area) of 2nd Embodiment of the solid-state imaging device which concerns on this invention. 図５のＡーＡ線上の断面図である。It is sectional drawing on the AA line of FIG. 図５のＢーＢ線上の断面図である。It is sectional drawing on the BB line of FIG. 図５のＣーＣ線上の断面図である。It is sectional drawing on the CC line of FIG. 本発明に係る固体撮像装置の３原色を構成するための画素の配列の一例を示す模式図である。It is a schematic diagram which shows an example of the arrangement | sequence of the pixel for comprising three primary colors of the solid-state imaging device which concerns on this invention. 本発明に係る固体撮像装置の３原色を構成するための画素の配列の他の例を示す模式図である。It is a schematic diagram which shows the other example of the arrangement | sequence of the pixel for comprising three primary colors of the solid-state imaging device which concerns on this invention. 本発明に係る固体撮像装置の第３実施の形態の要部（１つの画素領域）の平面図である。It is a top view of the principal part (one pixel area) of 3rd Embodiment of the solid-state imaging device which concerns on this invention. 図１１のＡーＡ線上の断面図である。It is sectional drawing on the AA line of FIG. 図１１のＢーＢ線上の断面図である。It is sectional drawing on the BB line of FIG. 図１１のＣーＣ線上の断面図である。It is sectional drawing on the CC line of FIG. 本発明に係る固体撮像装置の第２実施の形態を適用して、フローティング・ディフージョン領域を共用した場合の画素配線の例を示す要部（１つの画素領域）の平面図である。It is a top view of the principal part (one pixel area | region) which shows the example of pixel wiring at the time of applying 2nd Embodiment of the solid-state imaging device which concerns on this invention, and sharing a floating diffusion area | region. 図１５の等価回路図である。FIG. 16 is an equivalent circuit diagram of FIG. 15. 本発明に係る固体撮像装置の第１実施の形態を適用して、フローティング・ディフージョン領域を個別に設けた場合の等価回路図である。FIG. 3 is an equivalent circuit diagram in the case where the floating diffusion region is individually provided by applying the first embodiment of the solid-state imaging device according to the present invention. 本発明に係る固体撮像装置の更に他の実施の形態を示す要部の平面図である。It is a top view of the principal part which shows other embodiment of the solid-state imaging device concerning this invention. 従来の深さ方向に複数の半導体ウェル領域を設けて、異なる色信号を取出すようにした固体撮像装置の例を示す断面図である。It is sectional drawing which shows the example of the solid-state imaging device which provided the several semiconductor well area | region in the conventional depth direction, and took out different color signals.

符号の説明Explanation of symbols

１１、４１、５１・・ＣＭＯＳイメージセンサ、１２、４２、５２・・１つの画素領域、ＰＤ〔ＰＤ１，ＰＤ２〕・・フォトダイオード、ＴＧ〔ＴＧ１，ＴＧ２〕・・転送ゲート部、ＦＤ〔ＦＤ１，ＦＤ２〕・・フローティング・ディフージョン、１７・・素子分離領域、１８・・ｎ型半導体基板、１９・・ｐ型半導体ウェル領域、２０・・第１フォトダイオードのｎ型電荷蓄積領域、２１・・ｐ＋半導体領域、２２・・第２フォトダイオードのｎ型電荷蓄積領域、２５・・ｐ＋アキュミュレーション層、２６・・絶縁膜、３２・・リセット配線、３３・・垂直信号線、３４・・選択配線 11, 41, 51... CMOS image sensor, 12, 42, 52.. One pixel region, PD [PD1, PD2]... Photodiode, TG [TG1, TG2] .. Transfer gate section, FD [FD1, FD1 FD2] .. floating diffusion, 17..element isolation region, 18..n-type semiconductor substrate, 19..p-type semiconductor well region, 20 ... n-type charge storage region of first photodiode, 21 .. p + semiconductor region, 22 .... n-type charge storage region of second photodiode, 25..p + accumulation layer, 26..insulating film, 32..reset wiring, 33..vertical signal line, 34..selection wiring

Claims

光電変換部とトランジスタからなる画素を有し、
１つの画素領域の深さ方向に複数の前記光電変換部が形成され、
前記画素領域にフローティング・ディフージョン領域が形成されて成る
ことを特徴とする固体撮像装置。 It has a pixel consisting of a photoelectric converter and a transistor,
A plurality of the photoelectric conversion units are formed in the depth direction of one pixel region,
A solid-state imaging device, wherein a floating diffusion region is formed in the pixel region.

深さ方向に隣合う前記光電変換部の第１導電型の電荷蓄積領域が第２導電型の半導体領域で分離されて成る
ことを特徴とする請求項１記載の固体撮像装置。 2. The solid-state imaging device according to claim 1, wherein the first conductivity type charge accumulation region of the photoelectric conversion unit adjacent in the depth direction is separated by a second conductivity type semiconductor region.

前記各光電変換部に対応してそれぞれ転送ゲート部が設けられて成る
ことを特徴とする請求項１記載の固体撮像装置。 The solid-state imaging device according to claim 1, further comprising a transfer gate unit corresponding to each of the photoelectric conversion units.

深い位置の光電変換部の前記電荷蓄積領域が、転送ゲート部近傍で最も浅い位置の光電変換部の前記電荷蓄積領域と同じ高さ位置まで連続して形成されて成る
ことを特徴とする請求項１記載の固体撮像装置。 The charge storage region of the photoelectric conversion unit at a deep position is continuously formed up to the same height position as the charge storage region of the photoelectric conversion unit at the shallowest position in the vicinity of the transfer gate unit. The solid-state imaging device according to 1.

前記フローティング・ディフージョン領域が前記各光電変換部に対して個別に形成去れて成る
ことを特徴とする請求項１記載の固体撮像装置。 The solid-state imaging device according to claim 1, wherein the floating diffusion region is formed separately for each photoelectric conversion unit.

前記フローティング・ディフージョン領域が前記各光電変換部に対して共通に形成去れて成る
ことを特徴とする請求項１記載の固体撮像装置。 The solid-state imaging device according to claim 1, wherein the floating diffusion region is formed in common for each of the photoelectric conversion units.

前記画素を構成するトランジスタのうち、所要のトランジスタが、複数の画素に対して共有されて成る
ことを特徴とする請求項５又は６記載の固体撮像装置。 The solid-state imaging device according to claim 5 or 6, wherein among the transistors constituting the pixel, a required transistor is shared by a plurality of pixels.

撮像領域に対して垂直方向の隣合う画素のゲート電極が連続的につながり、
前記画素の転送ゲート配線を前記垂直方向の隣合う画素で共有して成る
ことを特徴とする請求項１記載の固体撮像装置。 The gate electrodes of adjacent pixels in the vertical direction with respect to the imaging area are continuously connected,
The solid-state imaging device according to claim 1, wherein the transfer gate wiring of the pixel is shared by adjacent pixels in the vertical direction.