JP2007194445A - Trimming circuit, semiconductor device, data writing method, and electronic apparatus - Google Patents
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Abstract
Description
本発明は、データの書き込みが可能なトリミング回路、複数のトリミング回路を搭載することで複数回のデータの書き込みを可能とした半導体装置、そのデータ書き込み方法およびその半導体装置を搭載した電子機器に関する。 The present invention relates to a trimming circuit capable of writing data, a semiconductor device capable of writing data a plurality of times by mounting a plurality of trimming circuits, a data writing method thereof, and an electronic apparatus including the semiconductor device.
従来、半導体集積回路内においてデータを不揮発に記憶しようとした場合、その半導体集積回路内に何らかしらの記憶素子を配置しなければならない。例えば、記憶するデータのデータ量が非常に多く、かつ、データの書き換えが多数回行われるような場合には、スタックゲート構造のフラッシュメモリセルによりそのデータを記憶する。 Conventionally, when data is to be stored in a nonvolatile manner in a semiconductor integrated circuit, some storage element must be arranged in the semiconductor integrated circuit. For example, when the amount of data to be stored is very large and data is rewritten many times, the data is stored in a flash memory cell having a stack gate structure.
しかし、１チップ内に複数の機能を混載させたシステムＬＳＩなどの半導体集積回路においては、大量のデータを不揮発に記憶するという要求がなされることはほとんどない。このような半導体集積回路では、回路動作に関するトリミングデータ、チップＩＤ、セキュリティデータなどの少ないデータ量のデータを不揮発に記憶するための小容量のメモリ素子が存在していれば足りる。また、このようなデータは、１回または多くても数回の書き換えが行えれば、それで十分であり、フラッシュメモリセルのような１０万回といったデータ書き換え回数を保障する必要は全くない。 However, in a semiconductor integrated circuit such as a system LSI in which a plurality of functions are mounted in one chip, there is almost no demand for storing a large amount of data in a nonvolatile manner. In such a semiconductor integrated circuit, it is only necessary to have a small-capacity memory element for storing a small amount of data such as trimming data relating to circuit operation, chip ID, and security data in a nonvolatile manner. It is sufficient if such data can be rewritten once or at most several times, and there is no need to guarantee the number of data rewrites such as 100,000 times as in a flash memory cell.
このような小容量の記憶素子としては、フューズ（ｆｕｓｅ）素子がある。このフューズ素子には、従来、金属配線や多結晶シリコン配線をレーザ光により切断するレーザ溶断型フューズ素子がよく知られている。また、現在ではＩＣのパッケージング後にも書き込みを可能にするため、レーザ溶断型フューズに代わって、電気的に書き込み可能なフューズ素子を用いることが主流となりつつある（例えば、特許文献１、２参照。）。
As such a small-capacity storage element, there is a fuse element. Conventionally known as this fuse element is a laser fusing type fuse element that cuts a metal wiring or polycrystalline silicon wiring with a laser beam. At present, in order to enable writing even after IC packaging, it is becoming mainstream to use an electrically writable fuse element instead of a laser blown fuse (see, for example,
電気的に書き込み可能なフューズ素子は、半導体基板上に形成していたポリシリコン抵抗、ダイオードやＭＯＳＦＥＴなどの半導体デバイスから構成されるため、多くの場合は、追加工程を加えることなく従来の半導体プロセスに混載することが可能である。 Electrically writable fuse elements are composed of semiconductor devices such as polysilicon resistors, diodes, and MOSFETs that have been formed on a semiconductor substrate. In many cases, conventional semiconductor processes do not require additional steps. Can be mixed.
だだし、電気的に書き込み可能なフューズ素子の書き込み自体は、フューズ素子の構成材料の溶解や破壊といった不可逆な物理的変化に基づいており、一度書き込みを行うと、書き込み前の状態に戻すことはできず、また、それ以上の書き込みができなかった。 However, writing of an electrically writable fuse element itself is based on an irreversible physical change such as melting or destruction of the constituent material of the fuse element, and once written, it cannot be restored to the state before writing. I could not write more than that.
しかし、近年の半導体集積回路においては、少数回ではあるが、フューズ素子の書き込みデータの書き換えを行いたいという要望が出てきている。この場合の解決策として、フラッシュメモリセルを搭載すればよいが、フラッシュメモリセルを搭載するための特殊なプロセスを追加する必要があり、生産期間や生産コストの増大を招くことになる。 However, in recent semiconductor integrated circuits, there has been a demand for rewriting the write data of the fuse element, although it is a small number of times. As a solution in this case, a flash memory cell may be mounted, but a special process for mounting the flash memory cell needs to be added, resulting in an increase in production period and production cost.
また、フューズ素子で構成され、複数回のデータの書き込みを可能にしたものが開示されている（例えば、特許文献３参照。）が、この方式では、トリミング回路の占有面積が非常に大きくなり、歩留まりを下げてしまうことになる。 In addition, a fuse element is disclosed that can write data a plurality of times (see, for example, Patent Document 3). However, in this method, the area occupied by the trimming circuit becomes very large, The yield will be reduced.
また、トリミング回路が適用される電子機器として無線通信機器がある。この無線通信機器は、搭載された記憶装置に記憶させたトリミングデータを参照することで信号制御型発振回路の発振周波数が制御されるものである。例えば、無線通信機器に用いられる局部発振器は、回路仕様の変更に伴う発振周波数の変更や製造工程中のプロセスばらつきによる発振周波数ばらつきの補正を行うために、発振周波数をデジタル信号で制御できるようにしたものであり、このデジタル信号の元になるデジタルデータを製造完了後に変更することで、その発振周波数を変更または補正することができるものである。すなわち、複数種類のデジタル信号を選択するのにデジタルトリミング装置が用いられているデジタル制御型である（例えば、特許文献４参照。）。 There is a wireless communication device as an electronic device to which the trimming circuit is applied. In this wireless communication device, the oscillation frequency of the signal-controlled oscillation circuit is controlled by referring to the trimming data stored in the installed storage device. For example, a local oscillator used in a wireless communication device can control the oscillation frequency with a digital signal in order to correct the oscillation frequency variation due to the process variation during the manufacturing process or the oscillation frequency change due to the circuit specification change. The oscillation frequency can be changed or corrected by changing the digital data that is the basis of the digital signal after the manufacture is completed. That is, it is a digital control type in which a digital trimming apparatus is used to select a plurality of types of digital signals (see, for example, Patent Document 4).
解決しようとする問題点は、フューズ素子の書き込みデータの書き換えを少数回だけ行うことができるフューズ回路を備えた半導体装置を簡単な回路構成で形成することができない点であり、特開２００５-６３５３５号公報に開示されているように、電子機器に搭載される半導体装置は大規模な回路構成とならざるを得ない点である。 The problem to be solved is that a semiconductor device having a fuse circuit that can rewrite the write data of the fuse element only a few times cannot be formed with a simple circuit configuration. Japanese Patent Application Laid-Open No. 2005-63535 As disclosed in Japanese Laid-Open Patent Publication No. HEI, a semiconductor device mounted on an electronic device has to have a large-scale circuit configuration.
本発明は、電気的に不可逆変化をする二つの異なるフューズ素子を用いるという最小限の回路構成とすることで、書き込みデータの書き換えを複数回行うことを可能にすることを課題とする。 An object of the present invention is to make it possible to rewrite write data a plurality of times by using a minimum circuit configuration in which two different fuse elements that are electrically irreversibly changed are used.
請求項１に係る本発明は、導通状態から非導通状態に電気的に不可逆変化するフューズ素子と、前記フューズ素子と直列に接続された非導通状態から導通状態に電気的に不可逆変化するアンチフューズ素子とで構成され、前記フューズ素子と前記アンチフューズ素子との間に電気信号を入出力するためのスイッチ端子が接続されていることを特徴とする。
The present invention according to
請求項１に係る本発明では、導通状態から非導通状態に電気的に不可逆変化するフューズ素子と、前記フューズ素子と直列に接続された非導通状態から導通状態に電気的に不可逆変化するアンチフューズ素子とで構成され、前記フューズ素子と前記アンチフューズ素子との間に電気信号を入出力するためのスイッチ端子が接続されていることから、アンチフューズ素子のスイッチ端子が接続されている側とは反対側を電気信号の入力側とし、フューズ素子のスイッチ端子が接続されている側とは反対側をグランドとし、アンチフューズ素子に書き込みに必要な電気信号を入力してアンチフューズ素子を非導通状態から導通状態に電気的に不可逆変化させることで、入力端子からアンチフューズ素子を通してスイッチ端子へ導通状態を作れるので、フューズ回路に「１」が書き込みされる。データの再書き込みは、アンチフューズ素子の状態を変えることなくフューズ素子を導通状態から非導通状態に移行させ、入力端子からアンチフューズ素子、フューズ素子を通りグランドＧＮＤへ導通状態となるため、フューズ回路には「０」が書き込みされる。そして、フューズ素子およびアンチフューズ素子がともに状態を変化させたので、これ以上の書き込みはできなくなる。このように、フューズ素子とアンチフューズ素子の二つの素子という簡単な回路構成で２種類のデータの書き込みが可能になる。 According to the first aspect of the present invention, a fuse element that electrically changes irreversibly from a conduction state to a non-conduction state, and an antifuse that electrically changes irreversibly from a non-conduction state connected in series to the fuse element to a conduction state. Since the switch terminal for inputting and outputting an electric signal is connected between the fuse element and the antifuse element, what is the side to which the switch terminal of the antifuse element is connected? The opposite side is the input side of the electrical signal, the opposite side to the side where the switch terminal of the fuse element is connected is the ground, and the antifuse element is turned off by inputting the electrical signal required for writing to the antifuse element. By electrically irreversibly changing from the input terminal to the conductive state, a conductive state can be created from the input terminal to the switch terminal through the antifuse element. , "1" is written to the fuse circuit. Rewriting of data causes the fuse element to transition from a conductive state to a non-conductive state without changing the state of the antifuse element, and is brought into a conductive state from the input terminal through the antifuse element and the fuse element to the ground GND. “0” is written in. Since both the fuse element and the antifuse element have changed states, no further writing is possible. Thus, two types of data can be written with a simple circuit configuration of two elements, a fuse element and an antifuse element.
請求項４に係る本発明は、トリミング回路を備えたブロックを複数接続して構成されるフューズ回路を備え、前記各ブロックに備えたトリミング回路は、導通状態から非導通状態に電気的に不可逆変化するフューズ素子と、前記フューズ素子と直列に接続された非導通状態から導通状態に電気的に不可逆変化するアンチフューズ素子とで構成され、前記フューズ素子と前記アンチフューズ素子との間に電気信号を入出力するためのスイッチ端子が接続されていることを特徴とする。 According to a fourth aspect of the present invention, there is provided a fuse circuit configured by connecting a plurality of blocks each provided with a trimming circuit, and the trimming circuit provided in each block is electrically irreversibly changed from a conductive state to a non-conductive state. And an antifuse element electrically irreversibly changed from a non-conductive state connected in series to the fuse element, and an electric signal is transmitted between the fuse element and the antifuse element. A switch terminal for input / output is connected.
請求項４に係る本発明では、請求項１に係る発明の構成を備えたブロックを複数備えたことから、１ブロックごとに順次、請求項１に係る発明のようにデータの書き込みが行える。このように、１ブロックがフューズ素子とアンチフューズ素子の二つの素子という簡単な回路構成で２種類のデータの書き込みが可能になっているので、ブロック数の２倍のデータを書き込むことが可能になる。したがって、２Ｎ回のデータの書き換えが可能になる。
In the present invention according to
請求項９に係る本発明は、トリミング回路を備えたブロックを複数接続して構成されるフューズ回路を備え、前記各ブロックに備えたトリミング回路は、導通状態から非導通状態に電気的に不可逆変化するフューズ素子と、前記フューズ素子と直列に接続された非導通状態から導通状態に電気的に不可逆変化するアンチフューズ素子とで構成され、前記フューズ素子と前記アンチフューズ素子との間に電気信号を入出力するためのスイッチ端子が接続されていて、前記フューズ回路は、Ｎ個の前記ブロックを第１段目から第Ｎ段目まで順次電気的に接続されて構成され、前記ブロックが前段のブロックのフューズ素子と並列接続されている半導体装置にデータを書き込むデータの書き込み方法であって、前記第１段目のブロックから前記第Ｎ段目のブロックに向かって順にデータの書き込みがなされ、各ブロック内ではフューズ素子より先にアンチフューズ素子に書き込みを行うことを特徴とする。 The present invention according to claim 9 includes a fuse circuit configured by connecting a plurality of blocks each including a trimming circuit, and the trimming circuit included in each block is electrically irreversibly changed from a conductive state to a non-conductive state. And an antifuse element electrically irreversibly changed from a non-conductive state connected in series to the fuse element, and an electric signal is transmitted between the fuse element and the antifuse element. A switch terminal for inputting / outputting is connected, and the fuse circuit is configured by electrically connecting the N blocks sequentially from the first stage to the N-th stage, and the block is a preceding block. A data writing method for writing data to a semiconductor device connected in parallel with a fuse element of the first stage block, wherein the Nth Sequentially writing data toward the eye of the block is made, and performs writing before the fuse element in the anti-fuse element within each block.
請求項９に係る本発明では、請求項１に係る発明の構成を備えたブロックを複数接続して構成されるフューズ回路を備えたことから、１ブロックごとに順次、請求項１に係る発明のようにデータの書き込みが行える。そして、データの書き込みを前記第１段目のブロックから前記第Ｎ段目のブロックに向かって順に行うことができる。すなわち、２Ｎ回のデータの書き込みが可能になる。したがって、２Ｎ回のデータの書き換えが可能になる。
Since the present invention according to claim 9 includes a fuse circuit configured by connecting a plurality of blocks having the configuration of the invention according to
請求項１４に係る本発明は、記憶された電子データの選択がトリミングにより可能な記憶装置を備えた電子機器であって、前記記憶装置は、トリミング回路を備えたブロックを複数接続して構成されるフューズ回路を備え、前記各ブロックに備えたトリミング回路は、導通状態から非導通状態に電気的に不可逆変化するフューズ素子と、前記フューズ素子と直列に接続された非導通状態から導通状態に電気的に不可逆変化するアンチフューズ素子とで構成され、前記フューズ素子と前記アンチフューズ素子との間に電気信号を入出力するためのスイッチ端子が接続されている半導体装置を備えたことを特徴とする。 According to a fourteenth aspect of the present invention, there is provided an electronic apparatus including a storage device capable of selecting stored electronic data by trimming, and the storage device is configured by connecting a plurality of blocks each including a trimming circuit. The trimming circuit provided in each block includes a fuse element that electrically changes irreversibly from a conductive state to a non-conductive state, and a non-conductive state that is connected in series with the fuse element. And a semiconductor device in which a switch terminal for inputting and outputting an electric signal is connected between the fuse element and the antifuse element. .
請求項１４に係る本発明では、記憶された電子データの選択がトリミングにより可能な記憶装置が、請求項１に係る発明の構成を備えたブロックを複数備えたことから、１ブロックごとに順次、請求項１に係る発明のようにデータの書き込みが行える。このように、１ブロックがフューズ素子とアンチフューズ素子の二つの素子という簡単な回路構成で２種類のデータの書き込みが可能になっているので、ブロック数の２倍のデータを書き込むことが可能になる。したがって、２Ｎ回のデータの書き換えが可能になる。
In the present invention according to claim 14, since the storage device capable of selecting stored electronic data by trimming includes a plurality of blocks having the configuration of the invention according to
請求項１に係る本発明によれば、従来の半導体プロセスに特殊な工程が必要なメモリー素子を搭載することなく、フューズ素子とアンチフューズ素子の二つの素子という最小限の回路規模の増加で２回のデータの書き込みが可能なトリミング回路を半導体装置に搭載することができるという利点がある。 According to the first aspect of the present invention, it is possible to increase the minimum circuit scale of two elements, ie, a fuse element and an antifuse element, without mounting a memory element that requires a special process in the conventional semiconductor process. There is an advantage that a trimming circuit capable of writing data once can be mounted on the semiconductor device.
請求項４に係る本発明によれば、従来の半導体プロセスに特殊な工程が必要なメモリー素子を搭載することなく、フューズ素子とアンチフューズ素子の二つの素子から構成されるブロックを複数備えるという最小限の回路規模の増加でブロック数の２倍のデータを書き込むことが可能なトリミング回路を半導体装置に搭載することができるという利点がある。 According to the fourth aspect of the present invention, a minimum of including a plurality of blocks composed of two elements, a fuse element and an antifuse element, without mounting a memory element that requires a special process in the conventional semiconductor process. There is an advantage that a trimming circuit capable of writing data twice as many as the number of blocks can be mounted on the semiconductor device with a limited increase in circuit scale.
請求項９に係る本発明によれば、最小限の回路構成で、ブロック数の２倍のデータを書き込むことが可能となるので、２Ｎ回のデータの書き換えが可能になる。したがって、最小限の回路規模の増加で、無線通信機器の発信周波数制御や、認証装置の認証データの書き換えに適用することができるという利点がある。 According to the present invention of claim 9, since it is possible to write data twice the number of blocks with a minimum circuit configuration, data can be rewritten 2N times. Therefore, there is an advantage that it can be applied to transmission frequency control of a wireless communication device and rewriting of authentication data of an authentication device with a minimum increase in circuit scale.
請求項１４に係る本発明によれば、記憶された電子データの選択がトリミングにより可能な記憶装置が請求項１に係る発明の構成を備えた半導体装置で構成されているため、複数回のデータの書き換えが可能になるので、例えば、無線通信機器の発信周波数制御や、認証装置の認証データの書き換えが、最小限の回路規模の半導体装置を備えることでできるようになるという利点がある。 According to the fourteenth aspect of the present invention, since the storage device capable of selecting the stored electronic data by trimming is composed of the semiconductor device having the configuration of the first aspect of the present invention, the data is obtained multiple times. For example, there is an advantage that the transmission frequency control of the wireless communication device and the authentication data of the authentication device can be rewritten by providing a semiconductor device with a minimum circuit scale.
請求項１に係る本発明の実施例（第１実施例）を、図１の回路図によって説明する。
An embodiment (first embodiment) of the present invention according to
トリミング回路は、主にフューズ素子およびアンチフューズ素子の物理的状態変化に必要なエネルギーを供給する機能を有する回路、データを蓄積するためのフューズ素子およびアンチフューズ素子で構成された回路、データの書き込み有無を指示する機能を有する回路、フューズ素子およびアンチフューズ素子に書き込んだ情報を読み取る機能を有する回路から構成される。 The trimming circuit mainly has a function of supplying energy necessary for changing the physical state of the fuse element and the antifuse element, a circuit composed of a fuse element and an antifuse element for storing data, and data writing The circuit includes a circuit having a function of instructing presence / absence, and a circuit having a function of reading information written in a fuse element and an antifuse element.
本発明は、データを蓄積するフューズ素子で構成された回路部分（フューズ回路）に関するものであり、その部分を詳細に説明する。 The present invention relates to a circuit portion (fuse circuit) composed of fuse elements for storing data, and the portion will be described in detail.
図１に示すように、トリミング回路Ｔは、入力端子ＶとグランドＧＮＤとの間に、アンチフューズ（ａｎｔｉ−ｆｕｓｅ）素子１とフューズ（ｆｕｓｅ）素子２との直列回路が配置されている。また、アンチフューズ素子１とフューズ素子２との間には、グランドＧＮＤと導通させるためのスイッチ端子Ｓが設けられている。スイッチ端子Ｓは、開放状態とグランド状態の双方に選択ができるものとし、必要な時以外は開放状態であるものとする。
As shown in FIG. 1, in the trimming circuit T, a series circuit of an
アンチフューズ素子１は、所定の熱エネルギーを消費することにより非導通型から導通型に不可逆変化するフューズであって、例えば、ＰＮ接合破壊型のフューズである。このようなフューズは、特開２００４-２４７５８０号公報や特開２００４-２３５１８７号公報に開示されている。一方、フューズ素子２は所定の熱エネルギーを消費することにより、導通型から非導通型に不可逆変化するフューズであって、電気的溶断型のフューズである。電気的溶断型のフューズは、例えば特開２００４-３３５６０８号公報に開示されている。また、アンチフューズ素子１の導通状態における抵抗値は、フューズ素子２の導通状態における抵抗値より十分低いものであることが好ましい。
The
次に、請求項１に係る本発明によるデータの書き込みの方法を、図２（１）、図２（２）によって説明する。 Next, a data writing method according to the first aspect of the present invention will be described with reference to FIGS. 2 (1) and 2 (2).
入力端子ＶとグランドＧＮＤとの間が非導通状態の場合は「０」、入力端子ＶとグランドＧＮＤとの間が導通状態の場合は「１」と読み出しされると定義する。非導通状態とは電気抵抗が数Ｍオーム以上の状態を表し、導通状態とは電気抵抗が数〜数百ｋオームの状態を表す。 It is defined that “0” is read when the input terminal V and the ground GND are non-conductive, and “1” is read when the input terminal V and the ground GND are conductive. The non-conducting state represents a state where the electric resistance is several M ohms or more, and the conductive state represents a state where the electric resistance is several to several hundreds k ohms.
図２（１）に示す状態は初期状態であり、入力端子ＶとグランドＧＮＤとの間が非導通状態のため、フューズ回路１の書き込み状態は「０」である。この状態をステップ０とする。
The state shown in FIG. 2A is an initial state, and the write state of the
ステップ１はステップ０の状態に対してデータの書き込みを行う。まず、スイッチ端子ＳをＧＮＤに設定した状態で、入力端子Ｖに所定の電気信号Ｖ１を印加する。スイッチ端子ＳをＧＮＤにする理由は、電気信号Ｖ１によってフューズ素子２の溶断を防ぐためである。この電気信号Ｖ１はアンチフューズ素子１を状態変化させるのに必要なレベルを有するものとする。電気信号Ｖ１のレベルは、電圧の大きさおよび印加時間で最適値が決定される。電気信号Ｖ１を印加することにより、アンチフューズ素子１は熱エネルギーを消費することで融解し、非導通状態から導通状態に移行する。結果的に、入力端子ＶとグランドＧＮＤとの間が導通状態になるため、トリミング回路Ｔには「１」が書き込みされる。図２（１）はこの状態を示している。そしてアンチフューズ素子１の状態変化後、スイッチ端子Ｓを開放状態に戻す。
In
ステップ２はステップ１の状態に対してデータの再書き込みを行う。まず、入力端子Ｖに電気信号Ｖ２を印加する。この電気信号Ｖ２の値は、フューズ素子２を状態変化させるのに必要なレベルを有するものとする。電気信号Ｖ２から供給されるエネルギーによってフューズ素子２は溶断して導通状態から非導通状態に移行する。結果的に入力端子ＶとグランドＧＮＤとの間が導通状態になるため、トリミング回路Ｔには「０」が書き込みされる。図２（２）はこの状態を示している。また、２個のフューズ（アンチフューズ素子１およびフューズ素子２）を状態変化させたので、これ以上の書き込みはできなくなる。
In
以上のように、図１に示したトリミング回路Ｔでは、ステップ０の状態に対し、ステップ１〜２の作業を順に行うことで、最大２回までの書き込みが可能となる。
As described above, in the trimming circuit T shown in FIG. 1, writing can be performed up to two times by sequentially performing the operations of
ところで、前記書き込み手順の説明から、各フューズの書き込み状態によって、再書き込みを行う際の作業内容が異なることが理解できる。つまりは、書き込みを行う場合、少なくとも、（１）アンチフューズ素子１に書き込みを行うのか、（２）フューズ素子２に書き込みを行うのか、（３）これ以上書き込みができない状態なのか、を書き込み作業の前に認識する必要がある。
By the way, it can be understood from the description of the writing procedure that the work contents when performing rewriting differ depending on the writing state of each fuse. In other words, when writing, at least whether (1) writing to the
しかし、実際のＩＣでは、複数存在するフューズ回路群がどのように書き込みされたかを外見で判断することはできないため、再書き込み作業前に、トリミング回路Ｔの状態が図１、図２（１）もしくは図２（２）に示したうちのどの状態にあるのかを、何らかの方法で認識する必要がある。それは、できる限り機械的な作業で達成できることが好ましい。 However, in an actual IC, it is impossible to determine how a plurality of fuse circuit groups have been written by appearance, so that the state of the trimming circuit T is changed to that shown in FIGS. Alternatively, it is necessary to recognize which state is shown in FIG. 2B by some method. It can preferably be achieved with mechanical work as much as possible.
その方法としてはいくつかあるが、例えば、以下のような手順で行う。 There are several methods, for example, in the following procedure.
（Ａ）最初に、入力端子ＶとグランドＧＮＤとの間にフューズ素子２の状態が変化しない程度の電圧を印加し、その端子間の抵抗値を測定する。（Ｂ）次に、入力端子Ｖとスイッチ端子Ｓ間にアンチフューズ素子１の状態が変化しない程度の電圧を印加して、その端子間の抵抗値を測定する。この（Ａ）、（Ｂ）の作業結果を使った判定方法としては、（Ａ）の測定で非導通状態なら、図１もしくは図２（２）に示したどちらかの状態であると推測される。そして、（Ｂ）の測定において、非導通状態なら図１に示した初期状態、導通状態なら図２（２）に示した状態であると判定できる。逆に、（Ａ）の測定で、導通状態なら図２（１）に示した状態であると判定できる。
(A) First, a voltage that does not change the state of the
したがって、図１に示した書き込み状態であると判定されれば、ステップ１を実行することで、再書き込みが可能となる。また、図２（１）に示した書き込み状態であると判定されれば、ステップ２を実行することで、再書き込みが可能となる。また、図２（２）に示した状態であると判定されれば、それ以上の再書き込みができないということになる。
Therefore, if it is determined that the writing state shown in FIG. 1 is established, rewriting can be performed by executing
このように、アンチフューズ素子１とフューズ素子２の二つの素子という簡単な回路構成で２種類のデータの書き込みが可能になる。
In this manner, two types of data can be written with a simple circuit configuration of two elements, the
次に、請求項４に係る本発明の実施例（第２実施例）を、図３の回路図によって説明する。図３では、前記第１実施例のトリミング回路を発展させ、３回以上の書き込みを可能にした半導体装置の一例として不揮発性記憶装置を示す。
Next, an embodiment (second embodiment) of the present invention according to
図３に示すように、各ブロックＢ（１Ｂ，２Ｂ，３Ｂ，・・・，ＮＢ）のトリミング回路は、前記第１実施例のトリミング回路と同様である。すなわち、トリミング回路は、入力端子ＶとグランドＧＮＤとの間に、アンチフューズ（ａｎｔｉ−ｆｕｓｅ）素子１（１１，２１，３１，・・・，Ｎ１）とフューズ（ｆｕｓｅ）素子２（１２，２２，３２，・・・，Ｎ２）との直列回路が配置されている。また、アンチフューズ素子１とフューズ素子２との間には、グランドＧＮＤと導通させるためのスイッチ端子Ｓ（１Ｓ，２Ｓ，３Ｓ，・・・，ＮＳ）が設けられている。スイッチ端子Ｓは、開放状態とグランド状態の双方に選択ができるものとし、必要な時以外は開放状態であるものとする。
As shown in FIG. 3, the trimming circuit of each block B (1B, 2B, 3B,..., NB) is the same as the trimming circuit of the first embodiment. That is, the trimming circuit has an anti-fuse element 1 (11, 21, 31,..., N1) and a fuse element 2 (12, 22) between the input terminal V and the ground GND. , 32,..., N2) are arranged. In addition, a switch terminal S (1S, 2S, 3S,..., NS) is provided between the
アンチフューズ素子１は、所定の熱エネルギーを消費することにより非導通型から導通型に不可逆変化するフューズであって、例えば、ＰＮ接合破壊型のフューズである。一方、フューズ素子２は所定の熱エネルギーを消費することにより、導通型から非導通型に不可逆変化するフューズであって、電気的溶断型のフューズである。また、アンチフューズ素子１の導通状態における抵抗値は、フューズ素子２の導通状態における抵抗値より十分低いものであることが好ましい。
The
今第１ブロック１Ｂに着目すると、アンチフューズ素子１１とフューズ素子１２との直列回路において、フューズ素子１２側に新たにアンチフューズ素子２１とフューズ素子２２との直列回路（第２ブロック２Ｂ）が並列接続されている。さらに、その第２ブロック２Ｂ中のフューズ素子２２側に、同様のアンチフューズ素子３１とフューズ素子３２との直列回路（第３ブロック３Ｂ）が並列に接続され、このようなブロックＢの並列接続が第ＮブロックＮＢまで繰り返しなされている。また、それぞれのブロックＢ（１Ｂ，２Ｂ，３Ｂ，・・・，ＮＢ）には、アンチフューズ素子１とフューズ素子２との間をグランドＧＮＤに接続するためのスイッチ端子Ｓ（１Ｓ，２Ｓ，３Ｓ，・・・，ＮＳ）が接続されている。このようにフューズ回路１０が構成されている。
Now, paying attention to the
またフューズ素子２（１２，２２，３２，・・・，Ｎ２）とアンチフューズ素子１（１１，２１，３１，・・・，Ｎ１）はそれぞれプロセスばらつきの範囲内で同様の特性を有するフューズ素子群であるとする。 The fuse element 2 (12, 22, 32,..., N2) and the antifuse element 1 (11, 21, 31,..., N1) have the same characteristics within the range of process variation. Suppose it is a group.
また、各ブロックＢ内のフューズ素子２の書き込みに必要な熱エネルギーに対し、アンチフューズ素子１の書き込みに必要な熱エネルギーが十分大きいようなフューズで構成する必要がある。フューズ素子２およびアンチフューズ素子１に書き込みを行うために必要な熱エネルギーは、フューズ素子２およびアンチフューズ素子１を構成する材料や素子の形状および寸法で最適化される。
In addition, it is necessary to configure the fuse so that the thermal energy necessary for writing in the
このように、第２実施例の半導体装置では、従来の半導体プロセスに特殊な工程が必要な記憶素子を搭載することなく、フューズ素子２とアンチフューズ素子１の二つの素子から構成されるブロックＢを複数備えるという最小限の回路規模の増加でブロック数の２倍のデータを書き込むことが可能なトリミング回路を半導体装置に搭載することができるという利点がある。
Thus, in the semiconductor device of the second embodiment, the block B composed of two elements, the
したがって、上記半導体装置は、１チップ内に複数の機能を混載させたシステムＬＳＩなどの半導体集積回路に搭載される数回程度の書き換えが必要とされる回路動作を制御するトリミングデータ、チップＩＤ、セキュリティデータなどを記憶するのに必要な小容量の不揮発性の記憶装置に好んで適用される。 Therefore, the semiconductor device includes trimming data, a chip ID, and a chip ID for controlling a circuit operation that needs to be rewritten several times that is mounted on a semiconductor integrated circuit such as a system LSI in which a plurality of functions are mounted in one chip. The present invention is preferably applied to a small-capacity nonvolatile storage device necessary for storing security data and the like.
次に、請求項９に係る本発明の実施例（第３実施例）を、前記図３の回路図によって説明する。ここでは、一例として、第２実施例のフューズ回路にデータの書き込みを行う手順を説明する。 Next, an embodiment (third embodiment) of the present invention according to claim 9 will be described with reference to the circuit diagram of FIG. Here, as an example, a procedure for writing data in the fuse circuit of the second embodiment will be described.
ステップ０：フューズ素子１１およびアンチフューズ素子１２に書き込みがなされていない初期状態である。入力端子ＶとグランドＧＮＤとの間は、アンチフューズ素子１１があるので非導通状態となっているため書き込み状態は「０」になる。
Step 0: An initial state in which no data is written in the
ステップ１：ステップ０の状態に対してデータの書き込みを行う。まず、スイッチ端子１Ｓをグランド状態にして、入力端子Ｖに電気信号Ｖ３を印加する。この電気信号Ｖ３はアンチフューズ素子１１を融解させるのに必要なレベルを有するものとする。電気信号Ｖ３の印加により、アンチフューズ１１は、熱エネルギーを消費することで融解し、非導通状態から導通状態に移行する。結果的に、入力端子ＶとグランドＧＮＤとの間が導通状態になるので、フューズ回路には「１」が書き込みされる。スイッチ端子１Ｓは、アンチフューズ１１の状態変化後は開放状態に戻す。
Step 1: Data is written in the state of Step 0. First, the
ステップ２：ステップ１の状態に対してデータの書き込みを行う。まず、入力端子Ｖに電気信号Ｖ４を印加する。この電気信号Ｖ４は、アンチフューズ素子１１にフューズ素子１２に対して選択的に書き込みさせるために、フューズ素子１２を融解させるが、アンチフューズ素子１１は融解させないレベルを有するものとする。このため、前述したように、フューズ素子１２の書き込みに必要な熱エネルギーに対し、アンチフューズ素子１１の書き込みに必要な熱エネルギーは十分大きいような素子を配置する必要がある。電気信号Ｖ４の印加により、フューズ素子１２は、熱エネルギーを消費して溶断され、導通状態から非導通状態へ移行する。結果的に入力端子ＶとグランドＧＮＤとの間が非導通状態になるため、フューズ回路１０には「０」が書き込みされる。
Step 2: Write data to the state of
ステップ３：ステップ２の状態に対してデータの書き込みを行う。スイッチ端子２Ｓをグランドにして、入力端子Ｖに電気信号Ｖ３を印加する。このＶ３はアンチフューズ素子２１を融解させるのに必要なレベルを有するものとする。Ｖ３の印加により、アンチフューズ素子２１は、熱エネルギーを消費することで融解し、非導通状態から導通状態に移行する。結果的に、入力端子ＶとグランドＧＮＤとの間が導通状態になるため、フューズ回路１０には「１」が書き込みされる。スイッチ端子２Ｓは、アンチフューズ素子２１の状態変化後は開放状態に戻す。
Step 3: Write data to the state of
ステップ４以降の再書き込みは、書き込み対象となるアンチフューズ素子およびフューズ素子が変わるだけで、書き込み作業の内容は上記ステップ２ないしステップ３と同様の作業内容を、設置されたブロック分だけ必要に応じて繰り返し行うことで、順次再書き込みが可能となる。
The rewriting after
このフューズ回路１０における書き込み回数は、回路に使用されるフューズ素子およびアンチフューズ素子の全個数の和をＸ個とすると、書き込み回数＝Ｘと決定される。または、アンチフューズ素子とフューズ素子の直列回路を１単位として、そのブロック数をＮとすると、書き込み回数＝２＊Ｎと決定される。このようにフューズ数に応じて書き込み回数は増加されるので、必要な書き込み回数に対応したブロック数を設置すれば良い。
The number of times of writing in the
第２実施例においても、第１実施例のフューズ回路１０への書き込み作業と同様に、個々のフューズ素子、アンチフューズ素子の書き込み状態によって再書き込み作業の内容が異なるため、書き込み作業を行う前に、フューズ素子に書き込むのか、アンチフューズ素子に書き込むのか、それ以上書き込みができないのかを認識する必要がある。その方法としてはいくつかあるが、例えば、以下のような手順で行う。
Also in the second embodiment, since the contents of the rewriting work differ depending on the writing state of each fuse element and antifuse element, as in the writing work to the
測定１：最初に、入力端子ＶとグランドＧＮＤとの間にフューズ素子およびアンチフューズ素子の状態が変化しない程度の電圧を印加して入力端子ＶとグランドＧＮＤとの間の抵抗値を測定する。
測定２：次に、入力端子Ｖとスイッチ端子Ｓ（１Ｓ，２Ｓ，３Ｓ，・・・，ＮＳ）との間にアンチフューズ素子の状態が変化しない程度の電圧を印加して、入力端子Ｖとスイッチ端子Ｓとの間の抵抗値を測定する。これは、入力端子Ｖ−スイッチ端子１Ｓ、入力端子Ｖ−スイッチ端子２Ｓというように、設置されている全てのスイッチ端子Ｓ（１Ｓ，２Ｓ，３Ｓ，・・・，ＮＳ）と入力端子Ｖとの間で測定を行う。
Measurement 1: First, a voltage that does not change the state of the fuse element and the antifuse element is applied between the input terminal V and the ground GND, and the resistance value between the input terminal V and the ground GND is measured.
Measurement 2: Next, a voltage that does not change the state of the antifuse element is applied between the input terminal V and the switch terminal S (1S, 2S, 3S,..., NS). The resistance value between the switch terminal S is measured. This is because all the switch terminals S (1S, 2S, 3S,..., NS) and the input terminal V are installed such as the input terminal V-
上記測定１、２の測定結果による判定方法としては、測定１の測定で非導通状態であると確認された場合は、フューズ回路１０がアンチフューズ素子に対して再書き込みを行う状態であるか、もしくは、全てのフューズ素子に書き込みが行われている状態であると推測されるため、書き込みが可能の場合は、少なくとも、アンチフューズ素子に対して行う必要がある。
As a determination method based on the measurement results of the
次に、アンチフューズ素子の書き込みに関しては、各アンチフューズ素子に対応したスイッチ端子を用いて書き込みを行うため、Ｎ個あるアンチフューズ素子のどれに書き込まなければならないのかを特定する必要がある。そこで、測定２の測定結果から、どのアンチフューズ素子に書き込むべきなのかを判断する。それは、スイッチ端子と入力端子との間は、アンチフューズ素子に書き込みがなされていれば導通状態であり、書き込みがなされていなければ非導通状態であるから、図３に示したスイッチ端子の最上段（スイッチ端子１Ｓ）から番号順に抵抗値を確認し、非導通状態と確認された最初のスイッチ端子が、現在の書き込み状態に対して再書き込みを行う場合の選ぶべきスイッチ端子であると判断できる。そのように判断されれば、選択されたスイッチ端子を用いてステップ１を実行すれば、再書き込みが可能となる。
Next, regarding the writing of the antifuse element, since writing is performed using the switch terminal corresponding to each antifuse element, it is necessary to specify which of the N antifuse elements must be written. Therefore, it is determined from the measurement result of
また、全てのスイッチ端子が全て導通状態であるなら、全てのフューズ素子およびアンチフューズ素子に書き込みが行われていて、それ以上の書き込みができない状態であると判断できる。 If all the switch terminals are all in a conductive state, it can be determined that writing has been performed on all the fuse elements and antifuse elements, and no further writing is possible.
また、測定１の測定で導通状態であると確認された場合、書き込みはフューズ素子に対して行わなければならないと判断できるので、ステップ２を実行すれば、再書き込みが可能となる。
Further, when it is confirmed by the
このように、第３実施例では、最小限の回路構成で、ブロック数の２倍のデータを書き込むことが可能となるので、２Ｎ回のデータの書き換えが可能になる。したがって、最小限の回路規模の増加で、無線通信機器の発信周波数制御や、認証装置の認証データの書き換えに適用することができるという利点がある。 As described above, in the third embodiment, data of twice the number of blocks can be written with a minimum circuit configuration, so that data can be rewritten 2N times. Therefore, there is an advantage that it can be applied to transmission frequency control of a wireless communication device and rewriting of authentication data of an authentication device with a minimum increase in circuit scale.
次に、請求項１４に係る本発明の実施例（第４実施例）を、前記図４のブロック図によって説明する。ここでは、一例として、無線通信機器等に搭載される信号制御型発振回路に適用した一例について説明する。 Next, an embodiment (fourth embodiment) of the present invention according to claim 14 will be described with reference to the block diagram of FIG. Here, as an example, an example applied to a signal control type oscillation circuit mounted on a wireless communication device or the like will be described.
無線通信回路に用いられる局部発振器は、回路仕様の変更に伴う発振周波数の変更や製造工程中のプロセスバラつきによる発振周波数バラつきの補正を行うために、発振周波数をデジタル信号で制御できるようにしている。この発振周波数を制御するデジタル信号は、内蔵した記憶素子に記憶させたトリミングデータを参照することで実行される。この記憶素子に、本発明の半導体装置を適用することで、製造完了後にトリミングデータの変更が可能となる。 A local oscillator used in a wireless communication circuit can control the oscillation frequency with a digital signal in order to correct the oscillation frequency variation due to the variation of the oscillation frequency due to the change of circuit specifications and the process variation during the manufacturing process. . The digital signal for controlling the oscillation frequency is executed by referring to the trimming data stored in the built-in storage element. By applying the semiconductor device of the present invention to this memory element, the trimming data can be changed after the manufacturing is completed.
図４に示すように、信号制御型発振回路にはデータ読み取り回路１３０が備えられている。このデータ読み取り回路１３０は、トリミング可能な半導体装置１１０に予め記憶されたトリミングデータ（デジタルデータ）を読み取り、読み取ったトリミングデータをＤ／Ａコンバータ（図示せず）によって、トリミングデータに対応した発振周波数を出力するための制御信号（例えばアナログ信号）を発振器１４０に送信する。この発振器１４０の動作部は例えばＬＣ共振型となっており、この発振周波数を決める容量素子には例えば電圧制御型容量素子が用いられている。上記データ読み取り回路１３０から発せられる制御信号によって容量値を変化させることで、発振器１４０の発振周波数が制御される。上記半導体装置１１０に記憶されるデータの書き換えは、書き込み制御回路１２０で行われる。すなわち、半導体装置１１０のデータを書き換えることで、発振周波数を変えることができる。
As shown in FIG. 4, the signal control type oscillation circuit is provided with a
上記半導体装置に前記第２実施例で説明したような本発明の半導体装置を適用することによって、記憶データの再書き込みが可能になる。ここでは、一例として、データの記憶および再書き込みを行う１ｂｉｔ当りのトリミング回路について、図５によって説明する。 By applying the semiconductor device of the present invention as described in the second embodiment to the semiconductor device, it becomes possible to rewrite stored data. Here, as an example, a trimming circuit per bit for storing and rewriting data will be described with reference to FIG.
図５に示すように、フューズ回路は、３個のアンチフューズ素子１１，２１，３１と３個のフューズ素子１２，２２，３２との計６個のフューズで構成されている。この構成では、最大で６回の再書き込みが可能となる。
As shown in FIG. 5, the fuse circuit is configured by a total of six fuses including three
フューズ回路は、入力端子ＶとグランドＧＮＤとの間に、アンチフューズ素子１１とフューズ素子１２との直列回路で構成される第１ブロック１Ｂが配置されている。また、第１ブロック１Ｂのアンチフューズ素子１１とフューズ素子１２との間に、グランドＧＮＤと導通させるためのスイッチ端子１Ｓが設けられている。スイッチ端子１Ｓは、開放状態とグランド状態の双方に選択ができるものとし、必要な時以外は開放状態であるものとする。また上記第１ブロック１Ｂのフューズ素子１２と並列に第２ブロック２Ｂが接続されている。この第２ブロック２Ｂも上記第１ブロック１Ｂと同様に、入力端子ＶとグランドＧＮＤとの間に、アンチフューズ素子２１とフューズ素子２２との直列回路で構成されている。また、第２ブロック２Ｂのアンチフューズ素子２１とフューズ素子２２との間に、グランドＧＮＤと導通させるためのスイッチ端子２Ｓが設けられている。スイッチ端子２Ｓは、開放状態とグランド状態の双方に選択ができるものとし、必要な時以外は開放状態であるものとする。さらに、上記第２ブロック２Ｂのフューズ素子２２と並列に第３ブロック３Ｂが接続されている。この第３ブロック３Ｂも上記第１ブロック１Ｂと同様に、入力端子ＶとグランドＧＮＤとの間に、アンチフューズ素子３１とフューズ素子３２との直列回路で構成されている。また、第３ブロック３Ｂのアンチフューズ素子３１とフューズ素子３２との間には、グランドＧＮＤと導通させるためのスイッチ端子３Ｓが設けられている。スイッチ端子３Ｓは、開放状態とグランド状態の双方に選択ができるものとし、必要な時以外は開放状態であるものとする。
In the fuse circuit, a
上記アンチフューズ素子１１，２１，３１には、図６（１）に示すような電気的に書き込みが可能なＰＮ接合破壊型、図６（２）に示すようなＭＯＳＦＥＴを用いた絶縁破壊型を適用することができる。また、フューズ素子１２，２２，３２は、図７（１）に示すような電気的に書き込み可能なポリシリコン溶断型、図７（２）に示すような配線溶断型を適用することができる。
The
具体的には、図６（１）の断面図に示すように、ＰＮ接合破壊型のアンチフューズ素子１は、Ｐ型シリコン基板６１１に形成されたＮ型層６１２と。このＮ型層６１２に形成されたＰ型層６１３とからなる。上記半導体基板６１１上には、酸化膜６２１、層間絶縁膜６２２が積層され、この層間絶縁膜６２２、酸化膜６２１に形成された接続孔６２３を通じて上記Ｐ型層６１３に接続する金属配線６３１と、層間絶縁膜６２２、酸化膜６２１に形成された接続孔６２４を通じて上記Ｎ型層６１２に接続する金属配線６３２とを備えているものである。このＰＮ接合破壊型のアンチフューズ素子１は、金属配線６３１、６３２間に電圧を印加することで、ＰＮ接合を破壊し、非導通状態から導通状態に不可逆的に変化させることができる。
Specifically, as shown in the sectional view of FIG. 6A, the PN junction breakdown type antifuse
また、図６（２）の断面図に示すように、絶縁破壊型のアンチフューズ素子１は、Ｐ型シリコン基板６１１に形成されたＰ型層６４１と、このＰ型層６４１上にゲート絶縁膜６５１を介して形成されたゲート電極６５２とを備え、このゲート電極６５２の両側の上記Ｐ型層６４１にＮ型層６４２、６４３を形成したものからなる。上記半導体基板６１１上には、ゲート電極６５２を被覆する層間絶縁膜６６１が形成され、この層間絶縁膜６６１、ゲート酸化膜６５１に形成された接続孔６６２を通じて上記Ｎ型層６４２に接続する金属配線６７１と、層間絶縁膜６６１、ゲート酸化膜６５１に形成された接続孔６６３を通じて上記Ｎ型層６４３に接続する金属配線６７２とが備えているものである。この絶縁破壊型のアンチフューズ素子１は、金属配線６７１、６７２間に電圧を印加することで、Ｎ型層６４２、６４３間を非導通状態から導通状態に不可逆的に変化させることができる。
As shown in the cross-sectional view of FIG. 6B, the dielectric breakdown type antifuse
さらに、図７（１）のフューズ部の平面図、および断面図に示すように、ポリシリコン溶断型のフューズ素子２は、Ｐ型シリコン基板７１１上に絶縁膜７１２を介して形成された多結晶シリコン層７１３と、この多結晶シリコン層７１３を被覆する層間絶縁膜７１４を備え、この層間絶縁膜７１４に形成された接続孔７１５を通じて上記多結晶シリコン層７１３の一端に接続する金属配線７２１と、層間絶縁膜７１４に形成された接続孔７１６を通じて上記多結晶シリコン層７１３の他端に接続する金属配線７２２とを備えているものである。例えば、金属配線７２１、７２２は、ともに、接続孔７１５、７１６内は金属プラグ７２３、７２４で形成されている。この絶縁破壊型のフューズ素子２は、金属配線７２１、７２２間に電圧を印加することで、多結晶シリコン層７１３を溶断し、金属配線７２１、７２２間を導通状態から非導通状態に不可逆的に変化させることができる。
Further, as shown in the plan view and the cross-sectional view of the fuse portion in FIG. 7A, the polysilicon fusing
さらに、図７（２）のフューズ部の平面図、および断面図に示すように、金属配線溶断型のフューズ素子２は、Ｐ型シリコン基板７１１上に絶縁膜７１２を介して形成された層間絶縁膜７１４を備え、この層間絶縁膜７１４上に端子７３２、７３３を両端に備えた金属配線７３１が形成されているものである。例えば、端子７３２、７３３間に電圧を印加することで、金属配線７３１を溶断することで、端子７３２、７３３間を導通状態から非導通状態に不可逆的に変化させることができる。
Further, as shown in the plan view and the cross-sectional view of the fuse portion in FIG. 7B, the metal wiring blown
上記アンチフューズ素子１（１１，２１，３１）とフューズ素子２（１２，２２，３２）は、その書き込みに必要な電気的エネルギーが、フューズ素子２に対してアンチフューズ素子１が十分大きい特性を有するように最適化されているものとする。
The antifuse element 1 (11, 21, 31) and the fuse element 2 (12, 22, 32) have characteristics that the electrical energy required for writing is sufficiently larger than that of the
また、アンチフューズ素子１（１１，２１，３１）の書き込み前の抵抗値とフューズ素子２（１２，２２，３２）の書き込み後の抵抗値は比較的大きく（例えば、数ＭΩ以上）、これに対し、アンチフューズ素子１（１１，２１，３１）の書き込み後とフューズ素子２（１２，２２，３２）の書き込み前の抵抗が比較的小さい（例えば数ｋΩ以下）特性を有し、それらは一度書き込みを行うと変動しないものとする。 The resistance value before writing of the antifuse element 1 (11, 21, 31) and the resistance value after writing of the fuse element 2 (12, 22, 32) are relatively large (for example, several MΩ or more). On the other hand, the resistance after writing of the antifuse element 1 (11, 21, 31) and before writing of the fuse element 2 (12, 22, 32) has a relatively small characteristic (for example, several kΩ or less). It is assumed that it does not fluctuate when writing.
また、フューズ回路を構成するフューズ素子２（１２，２２，３２）群とアンチフューズ素子１（１１，２１，３１）群は、それぞれプロセスバラツキの範囲内で同様の書き込み特性を有するものとする。 Also, the fuse element 2 (12, 22, 32) group and the antifuse element 1 (11, 21, 31) group constituting the fuse circuit are assumed to have similar write characteristics within the range of process variations.
また、前記図５に示したように、半導体装置に設置された書き込み用の電気信号を印加する入力端子Ｖに対して、ダイオードＤを介して、半導体装置の書き込みデータを読み取るデータ読み取り回路５１が設置されている。このダイオードＤを設置することによって、書き込み用の電気信号がデータ読み取り回路５１側へ進入するのを防ぐことができ、書き込み用の電気信号とデータの読み取り機能に対して、十分なオン／オフ特性が得られる。
Further, as shown in FIG. 5, the
入力端子Ｖとフューズ回路のアンチフューズ素子１１は、スイッチング用のトランジスタＴｒを介して接続されている。このトランジスタＴｒは、入力端子Ｖからフューズ回路への電気信号の伝送を制御するものであり、いわば書き込み有無を制御するものである。このトランジスタＴｒは、ＮＰＮ型バイポーラトランジスタもしくはＮチャネルＭＯＳＦＥＴが適用できる。図５ではＮＰＮ型バイポーラトランジスタを採用した。このトランジスタは、書き込み用の電気信号に対して、十分なオン／オフ特性を有するものとする。
The input terminal V and the
実際の電子機器は、回路に要求されるデータ量に応じたビット（ｂｉｔ）数が必要になるため、複数の記憶素子が書き込みデータ読み取り回路５１に接続される。例えば図８に示すように、記憶素子の全てがトリミング回路〔半導体装置（例えば不揮発性記憶装置）と書き込み制御回路〕Ｔで構成された回路、もしくは、図９に示すように、記憶素子がトリミング可能なトリミング回路Ｔとトリミングが不可な記憶素子ＴＮとで構成された回路になっている。なお、図９において、トリミング回路Ｔは一つに限らず複数設けることも可能である。
Since an actual electronic device requires a number of bits corresponding to the amount of data required for the circuit, a plurality of storage elements are connected to the write
次に、各トリミング回路Ｔとその記憶データの書き換え方法を説明する。各トリミング回路Ｔとその記憶データの書き換え方法は、全てのトリミング回路Ｔで同じであるため、本実施例の説明では、１ビット（ｂｉｔ）単位のデータの記憶とその書き換えを行う場合について、以下に説明する。 Next, each trimming circuit T and a method for rewriting the stored data will be described. Since each trimming circuit T and the method for rewriting the stored data are the same for all the trimming circuits T, in the description of the present embodiment, the case of storing and rewriting data in units of 1 bit (bit) will be described below. Explained.
すなわち、フューズ回路部が、初期状態から最大書き込み回数まで再書き込みされていく過程を、図１０および図１１によって説明する。 That is, the process in which the fuse circuit unit is rewritten from the initial state up to the maximum number of times of writing will be described with reference to FIGS.
図１０（１）に示したステップ０は前記図５によって説明した半導体装置と同様の書き込み状態であって、再書き込みが一回もなされていない初期状態である。 Step 0 shown in FIG. 10A is a writing state similar to that of the semiconductor device described with reference to FIG. 5 and is an initial state in which rewriting is not performed once.
このステップ０から最大書き込み回数（計６回）の再書き込み過程をこれから説明する。 The rewriting process from step 0 to the maximum number of times of writing (6 times in total) will be described.
各再書き込み過程（ステップ１〜６）において、現在のフューズ回路の書き込み状態が認識できていないものとし、その確認方法も説明する。
In each rewriting process (
フューズ回路が非導通状態の場合は、書き込み状態が「０」、導通状態の場合は書き込み状態が「１」であると定義する。これは、データ読み取り回路での認識方法を変えることで、逆の認識も可能である。ここでいう導通状態と非導通状態とは、その区間で検出される電気抵抗の値で判別する。例えば、１ＭΩ以下なら「導通状態」、それ以上なら「非導通状態」と設定できる。その最適値は、フューズ回路で使用されているアンチフューズ素子１とフューズ素子２の特性で決定される。
When the fuse circuit is non-conductive, the write state is defined as “0”, and when the fuse circuit is conductive, the write state is defined as “1”. This can be reversed by changing the recognition method in the data reading circuit. The conduction state and the non-conduction state here are determined by the value of the electrical resistance detected in the section. For example, it can be set as “conducting state” if it is 1 MΩ or less, and “non-conducting state” if it is more than that. The optimum value is determined by the characteristics of the
１回目の再書き込み作業：まず、フューズ回路の書き込み状態を以下の手順で確認する。 First rewrite operation: First, the write state of the fuse circuit is confirmed by the following procedure.
今回および今後の電気抵抗値の読み取りには、フューズ回路の書き込み状態を変化させない程度の微弱な電気信号で行う。
測定１：トランジスタＴｒをＯＮさせた状態で、入力端子ＶとグランドＧＮＤとの間の電気抵抗値を読み取る。
測定２：トランジスタＴｒをＯＮさせた状態で、入力端子Ｖとスイッチ端子Ｓ１との間の電気抵抗値を読み取る。
測定３：トランジスタＴｒをＯＮさせた状態で、入力端子Ｖとスイッチ端子Ｓ２との間の電気抵抗値を読み取る。
測定４：トランジスタＴｒをＯＮさせた状態で、入力端子Ｖとスイッチ端子Ｓ３間の電気抵抗値を読み取る。
Reading of the electric resistance value this time and in the future is performed with a weak electric signal that does not change the writing state of the fuse circuit.
Measurement 1: The electric resistance value between the input terminal V and the ground GND is read with the transistor Tr turned on.
Measurement 2: The electric resistance value between the input terminal V and the switch terminal S1 is read with the transistor Tr turned on.
Measurement 3: The electric resistance value between the input terminal V and the switch terminal S2 is read with the transistor Tr turned on.
Measurement 4: The electric resistance value between the input terminal V and the switch terminal S3 is read with the transistor Tr turned on.
測定１〜４の測定結果は、１は非導通、２は非導通、３は非導通、４は非導通となるため、ステップ０の書き込み状態であると判断でき、この場合に、書き込みを行うべきは、アンチフューズ１であると判定される。
The measurement results of the
測定５：トランジスタＴｒをＯＮさせ、入力端子Ｖとスイッチ端子Ｓ１間に所定の電圧を印加してアンチフューズ１を融解させる。すると、フューズ回路は導通状態となり図１０（２）に示したように、ステップ１の状態となり、「０」から「１」へ再書き込みされる。
Measurement 5: The transistor Tr is turned on, and a predetermined voltage is applied between the input terminal V and the switch terminal S1 to melt the
２回目の再書き込み作業：まず、フューズ回路の書き込み状態を以下の手順で確認する。 Second rewriting operation: First, the writing state of the fuse circuit is confirmed by the following procedure.
測定１：トランジスタＴｒをＯＮさせた状態で、入力端子ＶとグランドＧＮＤとの間の電気抵抗値を読み取る。
測定２：トランジスタＴｒをＯＮさせた状態で、入力端子Ｖとスイッチ端子Ｓ１との間の電気抵抗値を読み取る。
測定３：トランジスタＴｒをＯＮさせた状態で、入力端子Ｖとスイッチ端子Ｓ２との間の電気抵抗値を読み取る。
測定４：トランジスタＴｒをＯＮさせた状態で、入力端子Ｖとスイッチ端子Ｓ３間の電気抵抗値を読み取る。
Measurement 1: The electric resistance value between the input terminal V and the ground GND is read with the transistor Tr turned on.
Measurement 2: The electric resistance value between the input terminal V and the switch terminal S1 is read with the transistor Tr turned on.
Measurement 3: The electric resistance value between the input terminal V and the switch terminal S2 is read with the transistor Tr turned on.
Measurement 4: The electric resistance value between the input terminal V and the switch terminal S3 is read with the transistor Tr turned on.
測定１〜４の測定結果は、１は導通、２は導通、３は非導通、４は非導通となるため、ステップ１の書き込み状態であると判断でき、書き込みを行うべき素子は、フューズ素子１２であると判定される。
The measurement results of
測定５：トランジスタＴｒをＯＮさせ、入力端子ＶとグランドＧＮＤとの間に所定の電圧を印加してフューズ素子１２を溶断させる。すると、フューズ回路は非導通状態となり、すなわち、図１０（３）に示したステップ２の状態となり、「１」から「０」へ再書き込みされる。
Measurement 5: The transistor Tr is turned on, and a predetermined voltage is applied between the input terminal V and the ground GND to blow the
３回目の再書き込み作業：まず、フューズ回路の書き込み状態を以下の手順で確認する。 Third rewrite operation: First, the write state of the fuse circuit is confirmed by the following procedure.
測定１：トランジスタＴｒをＯＮさせた状態で、入力端子ＶとグランドＧＮＤとの間の電気抵抗値を読み取る。
測定２：トランジスタＴｒをＯＮさせた状態で、入力端子Ｖとスイッチ端子Ｓ１との間の電気抵抗値を読み取る。
測定３：トランジスタＴｒをＯＮさせた状態で、入力端子Ｖとスイッチ端子Ｓ２との間の電気抵抗値を読み取る。
測定４：トランジスタＴｒをＯＮさせた状態で、入力端子Ｖとスイッチ端子Ｓ３間の電気抵抗値を読み取る。
Measurement 1: The electric resistance value between the input terminal V and the ground GND is read with the transistor Tr turned on.
Measurement 2: The electric resistance value between the input terminal V and the switch terminal S1 is read with the transistor Tr turned on.
Measurement 3: The electric resistance value between the input terminal V and the switch terminal S2 is read with the transistor Tr turned on.
Measurement 4: The electric resistance value between the input terminal V and the switch terminal S3 is read with the transistor Tr turned on.
１〜４の測定結果は、１は非導通、２は導通、３は非導通、４は非導通となるため、ステップ２の書き込み状態であると判断でき、書き込みを行うべき素子は、アンチフューズ２であると判定される。
The measurement results 1 to 4 indicate that 1 is non-conductive, 2 is conductive, 3 is non-conductive, and 4 is non-conductive. Therefore, it can be determined that the writing state in
測定５：トランジスタＴｒをＯＮさせ、入力端子Ｖとスイッチ端子Ｓ２との間に所定の電圧を印加してアンチフューズ素子２１を融解させる。すると、フューズ回路は導通状態となり、すなわち、図１０（４）に示したステップ３の状態となり、「０」から「１」へ再書き込みされる。
Measurement 5: The transistor Tr is turned on, and a predetermined voltage is applied between the input terminal V and the switch terminal S2 to melt the
４回目の再書き込み作業：まず、フューズ回路の書き込み状態を以下の手順で確認する。 Fourth rewrite operation: First, the write state of the fuse circuit is confirmed by the following procedure.
測定１：トランジスタＴｒをＯＮさせた状態で、入力端子ＶとグランドＧＮＤとの間の電気抵抗値を読み取る。
測定２：トランジスタＴｒをＯＮさせた状態で、入力端子Ｖとスイッチ端子Ｓ１との間の電気抵抗値を読み取る。
測定３：トランジスタＴｒをＯＮさせた状態で、入力端子Ｖとスイッチ端子Ｓ２との間の電気抵抗値を読み取る。
測定４：トランジスタＴｒをＯＮさせた状態で、入力端子Ｖとスイッチ端子Ｓ３間の電気抵抗値を読み取る。
Measurement 1: The electric resistance value between the input terminal V and the ground GND is read with the transistor Tr turned on.
Measurement 2: The electric resistance value between the input terminal V and the switch terminal S1 is read with the transistor Tr turned on.
Measurement 3: The electric resistance value between the input terminal V and the switch terminal S2 is read with the transistor Tr turned on.
Measurement 4: The electric resistance value between the input terminal V and the switch terminal S3 is read with the transistor Tr turned on.
１〜４の測定結果は、１は導通、２は導通、３は導通、４は非導通となるため、ステップ３の書き込み状態であると判断でき、書き込みを行うべき素子は、フューズ２２であると判定される。
測定５：トランジスタＴｒをＯＮさせ、入力端子ＶとグランドＧＮＤとの間に所定の電圧を印加してフューズ素子２２を溶断させる。すると、フューズ回路は導通状態となり、すなわち、図１１（５）に示したステップ４の状態となり、「１」から「０」へ再書き込みされる。
Measurement 5: The transistor Tr is turned on, and a predetermined voltage is applied between the input terminal V and the ground GND to blow the
５回目の再書き込み作業：まず、フューズ回路の書き込み状態を以下の手順で確認する。 Fifth rewrite operation: First, the write state of the fuse circuit is confirmed by the following procedure.
測定１：トランジスタＴｒをＯＮさせた状態で、入力端子ＶとグランドＧＮＤとの間の電気抵抗値を読み取る。
測定２：トランジスタＴｒをＯＮさせた状態で、入力端子Ｖとスイッチ端子Ｓ１との間の電気抵抗値を読み取る。
測定３：トランジスタＴｒをＯＮさせた状態で、入力端子Ｖとスイッチ端子Ｓ２との間の電気抵抗値を読み取る。
測定４：トランジスタＴｒをＯＮさせた状態で、入力端子Ｖとスイッチ端子Ｓ３間の電気抵抗値を読み取る。
Measurement 1: The electric resistance value between the input terminal V and the ground GND is read with the transistor Tr turned on.
Measurement 2: The electric resistance value between the input terminal V and the switch terminal S1 is read with the transistor Tr turned on.
Measurement 3: The electric resistance value between the input terminal V and the switch terminal S2 is read with the transistor Tr turned on.
Measurement 4: The electric resistance value between the input terminal V and the switch terminal S3 is read with the transistor Tr turned on.
１〜４の測定結果は、１は非導通、２は導通、３は導通、４は非導通となるため、ステップ４の書き込み状態であると判断でき、書き込みを行うべき素子は、アンチフューズ３１であると判定される。
The measurement results 1 to 4 indicate that 1 is non-conductive, 2 is conductive, 3 is conductive, and 4 is non-conductive. Therefore, it can be determined that the writing state in
測定５：トランジスタＴｒをＯＮさせ、入力端子ＶとグランドＧＮＤとの間に所定の電圧を印加してアンチフューズ素子３１を融解させる。すると、フューズ回路は導通状態となり、すなわち、図１１（６）に示したステップ５の状態となり、「０」から「１」へ再書き込みされる。
Measurement 5: The transistor Tr is turned on, and a predetermined voltage is applied between the input terminal V and the ground GND to melt the
６回目の再書き込み作業：まず、フューズ回路の書き込み状態を以下の手順で確認する。 Sixth rewrite operation: First, the write state of the fuse circuit is confirmed by the following procedure.
測定１：トランジスタＴｒをＯＮさせた状態で、入力端子ＶとグランドＧＮＤとの間の電気抵抗値を読み取る。
測定２：トランジスタＴｒをＯＮさせた状態で、入力端子Ｖとスイッチ端子Ｓ１との間の電気抵抗値を読み取る。
測定３：トランジスタＴｒをＯＮさせた状態で、入力端子Ｖとスイッチ端子Ｓ２との間の電気抵抗値を読み取る。
測定４：トランジスタＴｒをＯＮさせた状態で、入力端子Ｖとスイッチ端子Ｓ３間の電気抵抗値を読み取る。
Measurement 1: The electric resistance value between the input terminal V and the ground GND is read with the transistor Tr turned on.
Measurement 2: The electric resistance value between the input terminal V and the switch terminal S1 is read with the transistor Tr turned on.
Measurement 3: The electric resistance value between the input terminal V and the switch terminal S2 is read with the transistor Tr turned on.
Measurement 4: The electric resistance value between the input terminal V and the switch terminal S3 is read with the transistor Tr turned on.
１〜４の測定結果は、１は導通、２は導通、３は導通、４は導通となるため、ステップ５の書き込み状態であると判断でき、書き込みを行うべき素子は、フューズ３２であると判定される。
The measurement results 1 to 4 indicate that 1 is conductive, 2 is conductive, 3 is conductive, and 4 is conductive. Therefore, it can be determined that the writing state in
測定５：トランジスタＴｒをＯＮさせ、入力端子ＶとグランドＧＮＤとの間に所定の電圧を印加してフューズ素子３２を融解させる。すると、フューズ回路は非導通状態となり、すなわち、図１１（７）に示したステップ６の状態となり、「１」から「０」へ再書き込みされる。
Measurement 5: The transistor Tr is turned on, and a predetermined voltage is applied between the input terminal V and the ground GND to melt the
そして、１〜４の測定結果が、１→非導通、２→導通、３→導通、４→導通であるならば、フューズ回路は、図１１（７）に示したステップ６の状態であることから、それ以上の再書き込みができないと判断できる。
If the
これまで説明してきた、「各端子間の抵抗値の測定」、「その測定値からのフューズ回路部の書き込み状態の判定」、「フューズ回路への再書き込み作業」によって構成される一連の書き込み作業は、ここ最近の半導体検査機器を用いれば容易に可能である。 A series of writing operations consisting of "measurement of resistance value between each terminal", "determination of writing state of fuse circuit section from the measured value", and "rewriting operation to fuse circuit" described so far Is easily possible by using the latest semiconductor inspection equipment.
また、複数のトリミング回路がある場合は、各トリミング回路について、これまで説明してきた同様の作業を行うことで、記憶データの再書き込みを行うことができる。 Further, when there are a plurality of trimming circuits, the stored data can be rewritten by performing the same operation as described above for each trimming circuit.
次に、請求項１４に係る本発明の実施例（第５実施例）を、前記図１２のブロック図によって説明する。ここでは、一例として、電子セキュリティ認証方式を採用した電子機器に適用した一例について説明する。図１２は、電気的な認証を行う回路のブロック図を示したものである。 Next, an embodiment (fifth embodiment) of the present invention according to claim 14 will be described with reference to the block diagram of FIG. Here, as an example, an example applied to an electronic device adopting an electronic security authentication method will be described. FIG. 12 is a block diagram of a circuit that performs electrical authentication.
図１２に示すように、電気的な認証を行う回路は、比較器２３０が備えられている。この比較器２３０は、トリミング可能な半導体装置２１０に記憶させた電子データ（例えば暗号）と入力された電子データ（例えばセキュリティーコード）とを比較し、一致および不一致に対応したセキュリティ解除可、不可の信号を出力し、最終的に電子機器が起動有無を決定する役目を担っている。上記半導体装置２１０に記憶されるデータの書き換えは、書き込み制御回路２２０で行われる。すなわち、半導体装置２１０のデータ（トリミングデータ）を書き換えることで、記憶させた電子データ（例えば暗号）の変更が可能になる。ここで適用されるトリミング回路の構成は、前記図５によって説明した回路構成と同様のものを用いることができ、トリミングデータの書き換え方法は、前記第５実施例と同様に行うことができる。
As shown in FIG. 12, a circuit that performs electrical authentication includes a
１…アンチフューズ素子、２…フューズ素子、ＧＮＤ…グランド、Ｓ…スイッチ端子、Ｔ…トリミング回路、Ｖ…入力端子
DESCRIPTION OF
Claims (16)
前記フューズ素子と直列に接続された非導通状態から導通状態に電気的に不可逆変化するアンチフューズ素子とで構成され、
前記フューズ素子と前記アンチフューズ素子との間に電気信号を入出力するためのスイッチ端子が接続されている
ことを特徴とするトリミング回路。 A fuse element that electrically changes irreversibly from a conductive state to a non-conductive state;
An antifuse element that is electrically irreversibly changed from a non-conductive state connected in series with the fuse element to a conductive state,
A trimming circuit, wherein a switch terminal for inputting / outputting an electric signal is connected between the fuse element and the antifuse element.
ことを特徴とする請求項１記載のトリミング回路。 The trimming circuit according to claim 1, wherein an input terminal for inputting an electric signal necessary for writing is connected to a side of the antifuse element opposite to a side to which the fuse element is connected.
ことを特徴とする請求項１記載のトリミング回路。 The trimming circuit according to claim 1, wherein a ground is connected to a side of the fuse element opposite to a side to which the antifuse element is connected.
前記各ブロックに備えたトリミング回路は、
導通状態から非導通状態に電気的に不可逆変化するフューズ素子と、
前記フューズ素子と直列に接続された非導通状態から導通状態に電気的に不可逆変化するアンチフューズ素子とで構成され、
前記フューズ素子と前記アンチフューズ素子との間に電気信号を入出力するためのスイッチ端子が接続されている
ことを特徴とする半導体装置。 In a semiconductor device including a fuse circuit configured by connecting a plurality of blocks each including a trimming circuit,
The trimming circuit provided in each block is
A fuse element that electrically changes irreversibly from a conductive state to a non-conductive state;
An antifuse element that is electrically irreversibly changed from a non-conductive state connected in series with the fuse element to a conductive state,
A switch terminal for inputting / outputting an electric signal is connected between the fuse element and the antifuse element.
Ｎ個の前記ブロックを第１段目から第Ｎ段目まで順次電気的に接続されて構成され、
前記ブロックが前段のブロックのフューズ素子と並列接続されている
ことを特徴とする請求項４記載の半導体装置。 The fuse circuit is
The N blocks are sequentially electrically connected from the first stage to the N-th stage,
The semiconductor device according to claim 4, wherein the block is connected in parallel to a fuse element of a preceding block.
ことを特徴とする請求項４記載の半導体装置。 The semiconductor device according to claim 4, wherein the antifuse element is configured by an element having a characteristic that electric energy required for writing is larger than that of the fuse element.
書き込みに必要な電気信号を入力する入力端子を備え、
前記第１段目のアンチフューズ素子の前記フューズ素子が接続されている側とは反対側に前記入力端子が接続されている
ことを特徴とする請求項４記載の半導体装置。 The fuse circuit is
It has an input terminal for inputting electrical signals necessary for writing,
The semiconductor device according to claim 4, wherein the input terminal is connected to a side of the first stage antifuse element opposite to a side where the fuse element is connected.
ことを特徴とする請求項４記載の半導体装置。 The semiconductor device according to claim 4, wherein the fuse element of each block is connected to a common terminal.
前記各ブロックに備えたトリミング回路は、
導通状態から非導通状態に電気的に不可逆変化するフューズ素子と、
前記フューズ素子と直列に接続された非導通状態から導通状態に電気的に不可逆変化するアンチフューズ素子とで構成され、
前記フューズ素子と前記アンチフューズ素子との間に電気信号を入出力するためのスイッチ端子が接続されていて、
前記フューズ回路は、
Ｎ個の前記ブロックを第１段目から第Ｎ段目まで順次電気的に接続されて構成され、
前記ブロックが前段のブロックのフューズ素子と並列接続されている
半導体装置にデータを書き込むデータの書き込み方法であって、
前記第１段目のブロックから前記第Ｎ段目のブロックに向かって順にデータの書き込みがなされ、
各ブロック内ではフューズ素子より先にアンチフューズ素子に書き込みを行う
ことを特徴とするデータ書き込み方法。 A fuse circuit configured by connecting a plurality of blocks each having a trimming circuit is provided.
The trimming circuit provided in each block is
A fuse element that electrically changes irreversibly from a conductive state to a non-conductive state;
An antifuse element that is electrically irreversibly changed from a non-conductive state connected in series with the fuse element to a conductive state,
A switch terminal for inputting and outputting an electric signal is connected between the fuse element and the antifuse element,
The fuse circuit is
The N blocks are sequentially electrically connected from the first stage to the N-th stage,
A data writing method for writing data to a semiconductor device in which the block is connected in parallel with a fuse element of a preceding block,
Data is sequentially written from the first block to the N-th block,
A data writing method characterized in that writing into an antifuse element is performed before a fuse element in each block.
ことを特徴とする請求項９記載のデータ書き込み方法。 Necessary for writing on a switch terminal for inputting / outputting an electric signal connected between the fuse element and the antifuse element, and a side of the antifuse element opposite to the side where the fuse element is connected The data writing method according to claim 9, wherein writing is performed to the antifuse element of each block by applying an electrical signal to an input terminal for inputting a simple electrical signal.
ことを特徴とする請求項９記載のデータ書き込み方法。 An input terminal for inputting an electric signal necessary for writing on the opposite side of the antifuse element to the side to which the fuse element is connected, and a common terminal to which the fuse element of each block is connected The data writing method according to claim 9, wherein writing is performed by applying an electrical signal therebetween.
ことを特徴とする請求項９記載のデータ書き込み方法。 The data write method according to claim 9, wherein the fuse circuit can write data 2N times.
ことを特徴とする請求項９記載のデータ書き込み方法。 The data writing method according to claim 9, wherein writing of the fuse circuit is performed at an arbitrary time after packaging.
前記記憶装置は、
トリミング回路を備えたブロックを複数接続して構成されるフューズ回路を備え、
前記トリミング回路が、
導通状態から非導通状態に電気的に不可逆変化するフューズ素子と、
前記フューズ素子と直列に接続された非導通状態から導通状態に電気的に不可逆変化するアンチフューズ素子とで構成され、
前記フューズ素子と前記アンチフューズ素子との間に電気信号を入出力するためのスイッチ端子が接続されている半導体装置からなる
ことを特徴とする電子機器。 An electronic device including a storage device capable of selecting stored electronic data by trimming,
The storage device
A fuse circuit configured by connecting a plurality of blocks each having a trimming circuit is provided.
The trimming circuit comprises:
A fuse element that electrically changes irreversibly from a conductive state to a non-conductive state;
An antifuse element that is electrically irreversibly changed from a non-conductive state connected in series with the fuse element to a conductive state,
An electronic apparatus comprising a semiconductor device in which a switch terminal for inputting / outputting an electric signal is connected between the fuse element and the antifuse element.
前記記憶装置に前記半導体装置を用いた
ことを特徴とする請求項１４記載の電子機器。 The electronic device is a wireless communication device, and an oscillation frequency of a signal control type oscillation circuit mounted on the wireless communication device by trimming and selecting data stored in a storage device mounted on the wireless communication device Is controlled,
The electronic device according to claim 14, wherein the semiconductor device is used as the storage device.
前記記憶装置に前記半導体装置を用いた
ことを特徴とする請求項１４記載の電子機器。
The electronic device compares electronic data stored in a trimming storage device with input electronic data, outputs an electronic signal corresponding to coincidence and inconsistency, and determines whether the electronic device is activated Then, by rewriting the electronic data stored in the storage device by trimming, the authentication device is capable of changing the electronic signal,
The electronic device according to claim 14, wherein the semiconductor device is used as the storage device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006011911A JP2007194445A (en) | 2006-01-20 | 2006-01-20 | Trimming circuit, semiconductor device, data writing method, and electronic apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006011911A JP2007194445A (en) | 2006-01-20 | 2006-01-20 | Trimming circuit, semiconductor device, data writing method, and electronic apparatus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Family
ID=38449895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006011911A Pending JP2007194445A (en) | 2006-01-20 | 2006-01-20 | Trimming circuit, semiconductor device, data writing method, and electronic apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2007194445A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016054246A (en) * | 2014-09-04 | 2016-04-14 | 国立研究開発法人産業技術総合研究所 | Non-volatile memory and manufacturing method of the same |
| US9780030B2 (en) | 2015-07-21 | 2017-10-03 | Kabushiki Kaisha Toshiba | Integrated circuit |
| US9786382B1 (en) | 2016-09-16 | 2017-10-10 | Kabushiki Kaisha Toshiba | Semiconductor device and memory element |
| CN107924703A (en) * | 2015-09-01 | 2018-04-17 | 美国莱迪思半导体公司 | The Nonvolatile memery unit of multiple programmable |
-
2006
- 2006-01-20 JP JP2006011911A patent/JP2007194445A/en active Pending
Cited By (5)
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|---|---|---|---|---|
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| US9780030B2 (en) | 2015-07-21 | 2017-10-03 | Kabushiki Kaisha Toshiba | Integrated circuit |
| CN107924703A (en) * | 2015-09-01 | 2018-04-17 | 美国莱迪思半导体公司 | The Nonvolatile memery unit of multiple programmable |
| CN107924703B (en) * | 2015-09-01 | 2020-08-11 | 美国莱迪思半导体公司 | Multi-time programmable non-volatile memory cell |
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