JP2007194294A - Semiconductor device - Google Patents

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久夫 川崎
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Abstract

<P>PROBLEM TO BE SOLVED: To obtain a semiconductor device that can improve yields in a machining process when forming a compound with a variety of components in the semiconductor device containing PIN diodes, and has improved quality. <P>SOLUTION: An insulating layer 6, a second n-type semiconductor layer 7, and a second high-resistance semiconductor layer 8 are formed the outer periphery of the PIN diode in a vertical structure formed on a semi-insulating semiconductor substrate 1 that becomes a base. The height of respective layers is aligned to that of the PIN diode, thus eliminating the level difference of the height of the PIN diode and flattening the surface of the substrate. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置に係り、特にＰＩＮダイオードを有するマイクロ波モノリシック集積回路等の半導体装置に関する。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device such as a microwave monolithic integrated circuit having a PIN diode.

マイクロ波帯及びミリ波帯の活用に伴い、これら帯域を利用する通信機器等には、マイクロ波及びミリ波帯用のＰＩＮダイオード等の受動素子及び能動素子等が半絶縁性半導体基板上に集積化された、モノリシックマイクロ波集積回路等の半導体装置が広く使用されている。   With the utilization of microwave and millimeter wave bands, passive devices and active elements such as PIN diodes for microwave and millimeter wave bands are integrated on semi-insulating semiconductor substrates in communication devices that use these bands. Semiconductor devices such as monolithic microwave integrated circuits are widely used.

ＰＩＮダイオードは、Ｐ型半導体層とＮ型半導体層との間に真性半導体で形成される高比抵抗領域であるＩ（Ｉｎｔｒｉｎｓｉｃ）層が配置された３層からなるダイオードである。このダイオードは順バイアス時の直列抵抗が極めて小さく、逆バイアス時の直列抵抗が極めて大きい。また、入出力間容量を非常に小さくできる。このため、マイクロ波・ミリ波帯域において良好なオンオフ特性、低損失性、耐電力性を持つスイッチング素子として、他のマイクロ波能動素子やマイクロ波回路と共通の半絶縁性半導体基板上に形成され、モノリシックマイクロ波集積回路等の半導体装置として活用されている。   The PIN diode is a three-layer diode in which an I (Intrinsic) layer, which is a high resistivity region formed of an intrinsic semiconductor, is disposed between a P-type semiconductor layer and an N-type semiconductor layer. This diode has a very small series resistance at the time of forward bias and a very large series resistance at the time of reverse bias. In addition, the capacity between the input and output can be made very small. Therefore, it is formed on a semi-insulating semiconductor substrate common to other microwave active elements and microwave circuits as a switching element with good on / off characteristics, low loss, and power durability in the microwave and millimeter wave bands. It is used as a semiconductor device such as a monolithic microwave integrated circuit.

ＰＩＮダイオードを含む従来の半導体装置の断面構造の一例を図４に示す。この図４に示した事例では、例えばガリウム砒素（以下、ＧａＡｓと表す）からなる半絶縁性半導体基板４１上にＮ型半導体層４２、高抵抗半導体層４３及びＰ型半導体層４４が積層されている。Ｎ型半導体層４２及びＰ型半導体層４４には、それぞれカソード電極及びアノード電極としてのオーミック電極４５、及び４６が形成され、縦型構造のＰＩＮダイオード４０が構成されている。   An example of a cross-sectional structure of a conventional semiconductor device including a PIN diode is shown in FIG. In the example shown in FIG. 4, an N-type semiconductor layer 42, a high-resistance semiconductor layer 43, and a P-type semiconductor layer 44 are stacked on a semi-insulating semiconductor substrate 41 made of, for example, gallium arsenide (hereinafter referred to as GaAs). Yes. On the N-type semiconductor layer 42 and the P-type semiconductor layer 44, ohmic electrodes 45 and 46 as a cathode electrode and an anode electrode are formed, respectively, and a vertical structure PIN diode 40 is configured.

また、半絶縁性半導体基板４１上には、マイクロ波回路としてのマイクロストリップ線路４７が設けられている。そして、ＰＩＮダイオード４０のアノード電極としてのオーミック電極４６とマイクロストリップ線路４７との間は、エアブリッジ等の空中配線４８で接続されている。   A microstrip line 47 as a microwave circuit is provided on the semi-insulating semiconductor substrate 41. The ohmic electrode 46 serving as the anode electrode of the PIN diode 40 and the microstrip line 47 are connected by an aerial wiring 48 such as an air bridge.

ＰＩＮダイオード４０は、例えば、次のような手順で半絶縁性半導体基板４１上に形成される。すなわち、まず半絶縁性半導体基板４１上にＮ型半導体層４２を成長させ、その上に高抵抗半導体層４３を成長させて積層し、さらにその上にＰ型半導体層４４を成長させて３層に積層する。次に、ＰＩＮダイオード４０の形成対象となる領域のみを残し、それ以外の部位の各層をエッチング等により除去した後、カソード電極及びアノード電極としてのオーミック電極４５、及び４６を形成する。   The PIN diode 40 is formed on the semi-insulating semiconductor substrate 41 by the following procedure, for example. That is, first, an N-type semiconductor layer 42 is grown on a semi-insulating semiconductor substrate 41, a high-resistance semiconductor layer 43 is grown and laminated thereon, and a P-type semiconductor layer 44 is further grown thereon to form three layers. Laminate to. Next, after leaving only the region where the PIN diode 40 is to be formed and removing the other layers by etching or the like, ohmic electrodes 45 and 46 are formed as a cathode electrode and an anode electrode.

ＰＩＮダイオード４０各層の膜厚は、例えば、材料にＧａＡｓを用いた場合、Ｎ型半導体層４２が０．５μｍ、高抵抗半導体層４３が２μｍ、Ｐ型半導体層４４が０．１μｍ程度である。従って、図４に例示した半導体装置は、ＰＩＮダイオード４０の上面、すなわちＰ型半導体層４４の上面とマイクロストリップ線路４７が形成された半絶縁性半導体基板４１の表面との間に、２．６μｍ程度の段差を有している。   The thickness of each layer of the PIN diode 40 is, for example, about 0.5 μm for the N-type semiconductor layer 42, 2 μm for the high-resistance semiconductor layer 43, and about 0.1 μm for the P-type semiconductor layer 44 when GaAs is used as the material. Therefore, the semiconductor device illustrated in FIG. 4 is 2.6 μm between the upper surface of the PIN diode 40, that is, the upper surface of the P-type semiconductor layer 44 and the surface of the semi-insulating semiconductor substrate 41 on which the microstrip line 47 is formed. It has a level difference.

なお、上述のように、半絶縁性半導体基板上にＰＩＮダイオードを含むモノリシックマイクロ波集積回路等の半導体装置の事例は、例えば、下記特許文献１及び特許文献２に開示されている。特許文献１に開示された事例では、ＰＩＮダイオードに加え、ＦＥＴ増幅器を備えている。また、特許文献２に開示された事例では、伝送線路を備えている。
特開平９−２３２２３４号公報（第４ページ、図２） 特開２０００−１６４８９１号公報（第７ページ、図１） As described above, examples of a semiconductor device such as a monolithic microwave integrated circuit including a PIN diode on a semi-insulating semiconductor substrate are disclosed in Patent Document 1 and Patent Document 2 below, for example. In the case disclosed in Patent Document 1, an FET amplifier is provided in addition to a PIN diode. In the case disclosed in Patent Document 2, a transmission line is provided.
JP-A-9-232234 (4th page, FIG. 2) JP 2000-164891 A (page 7, FIG. 1)

ＰＩＮダイオードを含む半導体装置では、ベースとなる半絶縁性半導体基板上にＰＩＮダイオードに加え、例えば、上記特許文献の事例のように能動素子回路や、マイクロストリップ線路を用いた高周波回路等、種々のコンポーネントが形成される。しかしながら、ベースとなる半絶縁性半導体基板上にＰＩＮダイオードによる段差が形成されると、これら種々のコンポーネントと複合化するための加工を進めるにあたって、次のような支障をきたしていた。   In a semiconductor device including a PIN diode, in addition to a PIN diode on a semi-insulating semiconductor substrate serving as a base, various devices such as an active element circuit and a high-frequency circuit using a microstrip line are used as in the case of the above-mentioned patent document. A component is formed. However, if a step due to a PIN diode is formed on a semi-insulating semiconductor substrate that is a base, the following problems have been encountered in processing for compounding with these various components.

すなわち、加工用に塗布されたフォトレジスト等にマスクパターンを投影する際、その焦点深度に対応できず、鮮明なレジストパターンの形成が困難であった。このため、十分な加工精度を得ることができず、加工時の歩留まりが低下していた。   That is, when a mask pattern is projected onto a photoresist or the like applied for processing, the depth of focus cannot be accommodated and it is difficult to form a clear resist pattern. For this reason, sufficient processing accuracy could not be obtained, and the yield during processing was reduced.

また、フォトレジスト等を均一に塗布することが難しく、形成後のレジストパターンの厚みにムラを生じていた。このため、リフトオフ法やエッチング法等により金属パターンを形成した場合、その品質を維持することが困難であった。   In addition, it is difficult to uniformly apply a photoresist or the like, resulting in unevenness in the thickness of the resist pattern after formation. For this reason, when a metal pattern is formed by a lift-off method or an etching method, it is difficult to maintain the quality.

本発明は、上述の事情を考慮してなされたものであり、ＰＩＮダイオードを含む半導体装置において、種々のコンポーネントと複合化する際の加工工程における歩留まりを向上させるとともに、良好な品質を有する半導体装置を提供することを目的とする。   The present invention has been made in consideration of the above-described circumstances, and in a semiconductor device including a PIN diode, a semiconductor device having a good quality while improving the yield in a processing step when compounding with various components. The purpose is to provide.

上記目的を達成するために、本発明の半導体装置は、半絶縁性半導体基板上に第１のＮ型半導体層、ならびにこの半絶縁性半導体基板の基板面に平行な方向の断面寸法が前記第１のＮ型半導体層よりも短い第１の高抵抗半導体層、及びＰ型半導体層が順次積層された縦型構造のＰＩＮダイオードを含む半導体装置であって、前記ＰＩＮダイオードの第１の高抵抗半導体層及びＰ型半導体層の外周を囲み、前記ＰＩＮダイオードと前記半絶縁性半導体基板の基板面からの高さを揃えて前記第１のＮ型半導体層上に形成された絶縁膜と、この絶縁膜の外周を囲み、前記ＰＩＮダイオードと前記半絶縁性半導体基板の基板面からの高さを揃えて前記第１のＮ型半導体層上に形成された第２のＮ型半導体層と、この第２のＮ型半導体層及び前記第１のＮ型半導体層の外周を囲み、前記ＰＩＮダイオードと前記半絶縁性半導体基板の基板面からの高さを揃えて前記半絶縁性半導体基板上に形成された第２の高抵抗半導体層と、この第２の高抵抗半導体層上に形成された高周波回路と、前記Ｐ型半導体層上に形成されたオーミック電極及び前記第２のＮ型半導体層上に形成されたオーミック電極と前記高周波回路とを接続する接続手段とを有することを特徴とする。   In order to achieve the above object, a semiconductor device of the present invention has a first N-type semiconductor layer on a semi-insulating semiconductor substrate and a cross-sectional dimension in a direction parallel to the substrate surface of the semi-insulating semiconductor substrate. A semiconductor device including a first high-resistance semiconductor layer that is shorter than one N-type semiconductor layer and a PIN diode having a vertical structure in which P-type semiconductor layers are sequentially stacked, the first high-resistance of the PIN diode An insulating film formed on the first N-type semiconductor layer so as to surround the outer periphery of the semiconductor layer and the P-type semiconductor layer, and to align the PIN diode and the semi-insulating semiconductor substrate at a height from the substrate surface; A second N-type semiconductor layer which surrounds the outer periphery of the insulating film and is formed on the first N-type semiconductor layer so that the PIN diode and the semi-insulating semiconductor substrate are aligned at a height from the substrate surface; A second N-type semiconductor layer and the first N-type semiconductor layer; A second high-resistance semiconductor layer formed on the semi-insulating semiconductor substrate so as to surround the outer periphery of the type semiconductor layer and align the heights of the PIN diode and the semi-insulating semiconductor substrate from the substrate surface; A high-frequency circuit formed on the second high-resistance semiconductor layer, an ohmic electrode formed on the P-type semiconductor layer, an ohmic electrode formed on the second N-type semiconductor layer, and the high-frequency circuit Connecting means.

本発明によれば、ＰＩＮダイオードを含む半導体装置において、種々のコンポーネントと複合化する際の加工工程における歩留まりを向上できるとともに、良好な品質を有する半導体装置を得ることができる。   According to the present invention, in a semiconductor device including a PIN diode, it is possible to improve a yield in a processing step when combining with various components, and to obtain a semiconductor device having good quality.

以下に、本発明に係る半導体装置を実施するための最良の形態について、図１乃至図３を参照して説明する。   The best mode for carrying out a semiconductor device according to the present invention will be described below with reference to FIGS.

図１は、本発明に係る半導体装置の一実施例を示す断面図である。この図１に示した事例では、ＰＩＮダイオードを含む半導体装置として、ＰＩＮダイオードとこれに接続された高周波回路としてのマイクロストリップ線路を含む場合をモデル化して示している。   FIG. 1 is a cross-sectional view showing an embodiment of a semiconductor device according to the present invention. In the example shown in FIG. 1, a case where a semiconductor device including a PIN diode includes a PIN diode and a microstrip line as a high-frequency circuit connected thereto is modeled.

図1において、半絶縁性半導体基板１上には、第1のＮ型半導体層２、第１の高抵抗半導体層３、及びエッチングストッパ層４を挟んでＰ型半導体層５が順次積層され、縦型構造のＰＩＮダイオードが形成されている。ここで、積層された各層の横方向の断面寸法、すなわち半絶縁性半導体基板１の基板面に平行な方向に対する断面寸法は、第１のＮ型半導体層２が長く、第１の高抵抗半導体層３及びＰ型半導体層５は、第１のＮ型半導体層２よりも短く形成されている。   In FIG. 1, a P-type semiconductor layer 5 is sequentially stacked on a semi-insulating semiconductor substrate 1 with a first N-type semiconductor layer 2, a first high-resistance semiconductor layer 3, and an etching stopper layer 4 interposed therebetween. A vertical structure PIN diode is formed. Here, the cross-sectional dimension in the lateral direction of each of the stacked layers, that is, the cross-sectional dimension with respect to the direction parallel to the substrate surface of the semi-insulating semiconductor substrate 1 is long for the first N-type semiconductor layer 2 and the first high-resistance semiconductor. The layer 3 and the P-type semiconductor layer 5 are formed shorter than the first N-type semiconductor layer 2.

この第１のＮ型半導体層２上には、第１の高抵抗半導体層３及びＰ型半導体層５の外周を囲むように絶縁膜６が形成され、また、この絶縁膜６の外周を囲むように第２のN型半導体層７が形成されている。さらに、これら第１のN型半導体層２及び第２のN型半導体層７の外周を囲むように、半絶縁性半導体基板１上には第２の高抵抗半導体層８が形成されている。   An insulating film 6 is formed on the first N-type semiconductor layer 2 so as to surround the outer periphery of the first high-resistance semiconductor layer 3 and the P-type semiconductor layer 5, and the outer periphery of the insulating film 6 is surrounded. Thus, the second N-type semiconductor layer 7 is formed. Further, a second high-resistance semiconductor layer 8 is formed on the semi-insulating semiconductor substrate 1 so as to surround the outer periphery of the first N-type semiconductor layer 2 and the second N-type semiconductor layer 7.

そして、これら絶縁膜６、第２のＮ型半導体層７、及び第２の高抵抗半導体層８の半絶縁性半導体基板１の基板表面からの高さは、内側にあるＰＩＮダイオードのＰ型半導体層５の高さと揃えて形成されている。すなわち、これら各層が形成された基板の表面は、平坦化されている。   The height of the insulating film 6, the second N-type semiconductor layer 7, and the second high-resistance semiconductor layer 8 from the substrate surface of the semi-insulating semiconductor substrate 1 is the P-type semiconductor of the PIN diode inside. It is formed in alignment with the height of the layer 5. That is, the surface of the substrate on which these layers are formed is flattened.

また、この平坦化された基板の表面には、ＰＩＮダイオードのアノード電極９、及びカソード電極１０、ならびに高周波回路としてのマイクロストリップ線路１１、及び１２が設けられている。アノード電極９は、Ｐ型半導体層５の表面に、一方、カソード電極１０は、内層となる第１のＮ型半導体層２を表面に露出させるように形成された第２のＮ型半導体層７の表面に、それぞれオーミック接触の電極として形成されている。マイクロストリップ線路１１及び１２は、ＰＩＮダイオードの領域外としての第２の高抵抗半導体層８の表面上に形成されている。   Further, on the surface of the flattened substrate, an anode electrode 9 and a cathode electrode 10 of a PIN diode, and microstrip lines 11 and 12 as high frequency circuits are provided. The anode electrode 9 is on the surface of the P-type semiconductor layer 5, while the cathode electrode 10 is the second N-type semiconductor layer 7 formed so as to expose the first N-type semiconductor layer 2 serving as the inner layer on the surface. Each of the electrodes is formed as an ohmic contact electrode. The microstrip lines 11 and 12 are formed on the surface of the second high resistance semiconductor layer 8 outside the area of the PIN diode.

さらに、本実施例においては、アノード電極９とマイクロストリップ線路１１との間にエアブリッジ等の空中配線１３が形成され、アノード電極９は、マイクロストリップ線路１１と接続されている。一方、カソード電極１０は、この電極に接触させて形成されたマイクロストリップ線路１２と接続されている。   Further, in the present embodiment, an air wiring 13 such as an air bridge is formed between the anode electrode 9 and the microstrip line 11, and the anode electrode 9 is connected to the microstrip line 11. On the other hand, the cathode electrode 10 is connected to a microstrip line 12 formed in contact with the electrode.

次に、前述の図１ならびに図２及び図３の断面図を参照して、上述した本発明に係る半導体装置の詳細な構造について、その製造手順とともに説明する。図２及び図３は、図１に示した半導体装置の製造手順の一実施例を工程順に示す断面図である。   Next, the detailed structure of the above-described semiconductor device according to the present invention will be described together with its manufacturing procedure with reference to the cross-sectional views of FIG. 1, FIG. 2 and FIG. 2 and 3 are cross-sectional views showing an embodiment of the manufacturing procedure of the semiconductor device shown in FIG.

まず、図２（ａ）に示すように、ＧａＡｓ等の半絶縁性半導体基板１上に、シリコン（Ｓｉ）等でドープされたＧａＡｓ等の第1のＮ型半導体層２、アンドープの第１の高抵抗半導体層３、アルミニウムガリウム砒素（ＡｌＧａＡｓ）等によるエッチングストッパ層４を挟んで亜鉛（Ｚｎ）等でドープされたＧａＡｓ等のＰ型半導体層５を順次積層する。さらに積層後の表面に、ＰＩＮダイオード形成領域の周囲に開口２２を有するフォトレジスト膜２１を形成する。   First, as shown in FIG. 2A, on a semi-insulating semiconductor substrate 1 such as GaAs, a first N-type semiconductor layer 2 such as GaAs doped with silicon (Si) or the like, an undoped first A P-type semiconductor layer 5 such as GaAs doped with zinc (Zn) or the like is sequentially stacked with a high resistance semiconductor layer 3 and an etching stopper layer 4 made of aluminum gallium arsenide (AlGaAs) or the like interposed therebetween. Further, a photoresist film 21 having an opening 22 around the PIN diode formation region is formed on the surface after lamination.

次に、図２（ｂ）に示すように、フォトレジスト膜２１の開口２２を通して、ＲＩＥ等の異方性エッチングにより高抵抗半導体層３までの各層を除去し、溝２３を形成する。形成後はフォトレジスト膜２１を除去する。   Next, as shown in FIG. 2B, the layers up to the high-resistance semiconductor layer 3 are removed by anisotropic etching such as RIE through the opening 22 of the photoresist film 21 to form a groove 23. After the formation, the photoresist film 21 is removed.

次に、図２（ｃ）に示すように、ＣＶＤ法等により溝２３を含む基板表面全面を覆うように、酸化シリコン（ＳｉＯ２）等の絶縁膜２４を形成する。この後、エッチバック法等を用いて、図２（ｄ）に示すように、基板表面のみの絶縁膜２４を除去してＰ型半導体層５を露出させる。これによって、ＰＩＮダイオード形成領域の高抵抗半導体層及びＰ型半導体層の外周を囲む絶縁膜６が形成されるとともに、露出された基板の表面は、段差のない平坦な面となっている。   Next, as shown in FIG. 2C, an insulating film 24 such as silicon oxide (SiO 2) is formed by CVD or the like so as to cover the entire surface of the substrate including the groove 23. Thereafter, by using an etch back method or the like, as shown in FIG. 2D, the insulating film 24 only on the substrate surface is removed to expose the P-type semiconductor layer 5. As a result, the insulating film 6 surrounding the outer periphery of the high-resistance semiconductor layer and the P-type semiconductor layer in the PIN diode formation region is formed, and the exposed surface of the substrate is a flat surface without a step.

次に、図２（ｅ）に示すように、絶縁膜６の外周を囲む所定の部位に開口２６を有するフォトレジスト膜２５を形成する。そして、イオン注入法を用い、フォトレジスト膜２５の開口２６を通してシリコン等をイオン注入することによって、この開口２６の部位に対応するＰ型半導体層５、及び高抵抗半導体層４をＮ型半導体層に変える。これによって、絶縁膜６の外周を囲むように、第１のＮ型半導体層２に接して第２のＮ型半導体層７が形成される。   Next, as shown in FIG. 2E, a photoresist film 25 having an opening 26 at a predetermined portion surrounding the outer periphery of the insulating film 6 is formed. Then, silicon or the like is ion-implanted through the opening 26 of the photoresist film 25 using an ion implantation method. Change to As a result, the second N-type semiconductor layer 7 is formed in contact with the first N-type semiconductor layer 2 so as to surround the outer periphery of the insulating film 6.

なお、開口２６の表面に露出しているＰ型半導体層５は高イオン濃度を有するため、エッチングストッパ層４を用いてこのＰ型半導体層５をあらかじめエッチング除去しておくことにより、イオン注入をより円滑に進めることができる。第２のＮ型半導体層７の形成後は、フォトレジスト膜２５を除去する。   Since the P-type semiconductor layer 5 exposed on the surface of the opening 26 has a high ion concentration, the ion-implantation is performed by previously removing the P-type semiconductor layer 5 by etching using the etching stopper layer 4. It can proceed more smoothly. After the formation of the second N-type semiconductor layer 7, the photoresist film 25 is removed.

次に、図３（ａ）に示すように、第２のＮ型半導体層７の外周を囲む所定の部位に開口２８を有するフォトレジスト膜２７を形成する。そして、イオン注入法により、フォトレジスト膜２７の開口２８を通して酸素等をイオン注入することによって、この開口２８の部位に対応するＰ型半導体層５、第１の高抵抗半導体層３、及び第１のＮ型半導体層２を高抵抗半導体層に変える。これによって、第１のＮ型半導体層２及び第２のＮ型半導体層７の外周を囲むように、第２の高抵抗半導体層８が形成される。   Next, as shown in FIG. 3A, a photoresist film 27 having an opening 28 at a predetermined portion surrounding the outer periphery of the second N-type semiconductor layer 7 is formed. Then, oxygen or the like is ion-implanted through the opening 28 of the photoresist film 27 by ion implantation, so that the P-type semiconductor layer 5, the first high-resistance semiconductor layer 3, and the first corresponding to the portion of the opening 28 are formed. The N-type semiconductor layer 2 is changed to a high resistance semiconductor layer. As a result, the second high-resistance semiconductor layer 8 is formed so as to surround the outer periphery of the first N-type semiconductor layer 2 and the second N-type semiconductor layer 7.

なお、開口２８の表面に露出しているＰ型半導体層５は高イオン濃度を有するため、エッチングストッパ層４を用いてこのＰ型半導体層５をあらかじめエッチング除去しておくことにより、イオン注入をより円滑に進めることができる。第２の高抵抗半導体層８の形成後は、フォトレジスト膜２７を除去する。   Since the P-type semiconductor layer 5 exposed on the surface of the opening 28 has a high ion concentration, the P-type semiconductor layer 5 is previously removed by etching using the etching stopper layer 4 to perform ion implantation. It can proceed more smoothly. After the formation of the second high resistance semiconductor layer 8, the photoresist film 27 is removed.

前述までの手順により、図３（ｂ）に示すように、ベースとなる半絶縁性基板１上に縦型構造のＰＩＮダイオードが形成される。すなわち、第１のＮ型半導体層２、第１の高抵抗半導体層３、及びエッチングストッパ層４を挟んでＰ型半導体層５が積層され、下層になる第１のＮ型半導体層２を、この層と接する第２のＮ型半導体層７により表面に露出させている。そして、その外周には、形成されたＰＩＮダイオードと高さを揃えて第２の高抵抗半導体層８が形成されており、これら各層を形成後の基板の表面は、ＰＩＮダイオードの高さによる段差を解消して平坦化されている。   By the procedure described above, as shown in FIG. 3B, the vertical structure PIN diode is formed on the semi-insulating substrate 1 serving as the base. That is, the P-type semiconductor layer 5 is stacked with the first N-type semiconductor layer 2, the first high-resistance semiconductor layer 3, and the etching stopper layer 4 interposed therebetween, and the first N-type semiconductor layer 2 as a lower layer is The surface is exposed by the second N-type semiconductor layer 7 in contact with this layer. A second high-resistance semiconductor layer 8 is formed on the outer periphery so as to have the same height as that of the formed PIN diode, and the surface of the substrate after forming each of these layers has a step due to the height of the PIN diode. Has been flattened.

次に、図３（ｃ）に示すように、Ｐ型半導体層５上にアノード電極９を、また、第２のＮ型半導体層７上にカソード電極１０を形成する。アノード電極９は、例えばチタン等により、またカソード電極１０は、例えば金／金ゲルマニウム等により、いずれもオーミック接触の電極として、リフトオフ法等により形成される。   Next, as shown in FIG. 3C, the anode electrode 9 is formed on the P-type semiconductor layer 5, and the cathode electrode 10 is formed on the second N-type semiconductor layer 7. The anode electrode 9 is made of, for example, titanium, and the cathode electrode 10 is made of, for example, gold / gold germanium.

次に、図３（ｄ）に示すように、第２の高抵抗半導体層８の表面上に、高周波回路としてのマイクロストリップ線路１１及び１２を形成する。これらは、リフトオフ法や、エッチング法等を用いて形成される。本実施例では、マイクロストリップ線路１１は、さらにエアブリッジ１３によってアノード電極９に接続されており、また、マイクロストリップ線路１２は、カソード電極１０に接触させて形成され、ＰＩＮダイオードを含む半導体装置が構成されている。   Next, as shown in FIG. 3D, microstrip lines 11 and 12 as high-frequency circuits are formed on the surface of the second high-resistance semiconductor layer 8. These are formed using a lift-off method, an etching method, or the like. In the present embodiment, the microstrip line 11 is further connected to the anode electrode 9 by an air bridge 13, and the microstrip line 12 is formed in contact with the cathode electrode 10, and a semiconductor device including a PIN diode is formed. It is configured.

以上説明したように、本実施例においては、ベースとなる半絶縁性半導体基板１上に形成された縦型構造のＰＩＮダイオードの外周に、絶縁層６、第２のＮ型半導体層７、及び第２の高抵抗半導体層８を形成するとともに、これら各層の高さをこのＰＩＮダイオードの高さと揃えることによってＰＩＮダイオードの高さ分の段差を解消し、基板の表面を平坦化している。これにより、ＰＩＮダイオードを含む半導体装置を構成するにあたり、ＰＩＮダイオードのアノード電極、カソード電極、およびこれらに接続される高周波回路としてのマイクロストリップ線路等をリフトオフ法やエッチング法等により形成する際に、レジストパターンが鮮明に投影され、かつ厚みなどにもムラの少ない良好なレジスト膜を形成しながら、良好な精度で加工を進めることができる。   As described above, in this embodiment, the insulating layer 6, the second N-type semiconductor layer 7, and the outer periphery of the vertical structure PIN diode formed on the semi-insulating semiconductor substrate 1 serving as the base, The second high-resistance semiconductor layer 8 is formed, and the height of each layer is made equal to the height of the PIN diode, so that the step corresponding to the height of the PIN diode is eliminated, and the surface of the substrate is flattened. Thereby, in configuring a semiconductor device including a PIN diode, when forming the anode electrode, the cathode electrode of the PIN diode, and the microstrip line as a high-frequency circuit connected thereto by a lift-off method, an etching method, or the like, Processing can be performed with good accuracy while forming a good resist film with a sharply projected resist pattern and less unevenness in thickness and the like.

従って、ＰＩＮダイオードを含む半導体装置において、種々のコンポーネントと複合化する際の加工工程における歩留まりを向上できるとともに、良好な品質を有する半導体装置を得ることができる。   Therefore, in a semiconductor device including a PIN diode, it is possible to improve a yield in a processing step when combining with various components, and to obtain a semiconductor device having good quality.

また、第１の高抵抗半導体層３とＰ型半導体層５との間にエッチングストッパ層４が挿入されている。そして、イオン注入法により第２のＮ型半導体層７及び第２の高抵抗半導体層８を形成する際に、あらかじめ高イオン濃度を有する最上層のＰ型半導体層５のみをエッチング除去することを可能にしている。これにより、イオン注入を円滑に進めるとともに、イオン注入後に形成されるこれらの層を良質なものとすることができる。   An etching stopper layer 4 is inserted between the first high-resistance semiconductor layer 3 and the P-type semiconductor layer 5. Then, when forming the second N-type semiconductor layer 7 and the second high-resistance semiconductor layer 8 by ion implantation, only the uppermost P-type semiconductor layer 5 having a high ion concentration is removed by etching in advance. It is possible. As a result, the ion implantation can proceed smoothly and these layers formed after the ion implantation can be of good quality.

本発明に係る半導体装置の一実施例を示す断面図。Sectional drawing which shows one Example of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の製造手順の一実施例における第１段階を工程順に示す断面図。Sectional drawing which shows the 1st step in one Example of the manufacture procedure of the semiconductor device which concerns on this invention in process order. 本発明に係る半導体装置の製造手順の一実施例における第２段階を工程順に示す断面図。Sectional drawing which shows the 2nd step in one Example of the manufacture procedure of the semiconductor device which concerns on this invention in process order. 従来のＰＩＮダイオードを含む半導体装置の構造の一例を示す断面図。Sectional drawing which shows an example of the structure of the semiconductor device containing the conventional PIN diode.

符号の説明Explanation of symbols

１ 半絶縁性半導体基板
２ 第１のＮ型半導体層
３ 第１の高抵抗半導体層
４ エッチングストッパ層
５ Ｐ型半導体層
６ 絶縁層
７ 第２のＮ型半導体層
８ 第２の高抵抗半導体層
９ アノード電極
１０ カソード電極
１１、１２ マイクロストリップ線路
１３ エアブリッジ DESCRIPTION OF SYMBOLS 1 Semi-insulating semiconductor substrate 2 1st N type semiconductor layer 3 1st high resistance semiconductor layer 4 Etching stopper layer 5 P type semiconductor layer 6 Insulating layer 7 2nd N type semiconductor layer 8 2nd high resistance semiconductor layer 9 Anode electrode 10 Cathode electrodes 11, 12 Microstrip line 13 Air bridge

Claims (2)

半絶縁性半導体基板上に第１のＮ型半導体層、ならびにこの半絶縁性半導体基板の基板面に平行な方向の断面寸法が前記第１のＮ型半導体層よりも短い第１の高抵抗半導体層、及びＰ型半導体層が順次積層された縦型構造のＰＩＮダイオードを含む半導体装置であって、
前記ＰＩＮダイオードの第１の高抵抗半導体層及びＰ型半導体層の外周を囲み、前記ＰＩＮダイオードと前記半絶縁性半導体基板の基板面からの高さを揃えて前記第１のＮ型半導体層上に形成された絶縁膜と、
この絶縁膜の外周を囲み、前記ＰＩＮダイオードと前記半絶縁性半導体基板の基板面からの高さを揃えて前記第１のＮ型半導体層上に形成された第２のＮ型半導体層と、
この第２のＮ型半導体層及び前記第１のＮ型半導体層の外周を囲み、前記ＰＩＮダイオードと前記半絶縁性半導体基板の基板面からの高さを揃えて前記半絶縁性半導体基板上に形成された第２の高抵抗半導体層と、
この第２の高抵抗半導体層上に形成された高周波回路と、
前記Ｐ型半導体層上に形成されたオーミック電極及び前記第２のＮ型半導体層上に形成されたオーミック電極と前記高周波回路とを接続する接続手段と
を有することを特徴とする半導体装置。 A first N-type semiconductor layer on a semi-insulating semiconductor substrate, and a first high-resistance semiconductor whose cross-sectional dimension in a direction parallel to the substrate surface of the semi-insulating semiconductor substrate is shorter than that of the first N-type semiconductor layer A semiconductor device including a PIN diode having a vertical structure in which a layer and a P-type semiconductor layer are sequentially stacked,
Surrounding the outer periphery of the first high-resistance semiconductor layer and the P-type semiconductor layer of the PIN diode and aligning the PIN diode and the semi-insulating semiconductor substrate from the substrate surface on the first N-type semiconductor layer An insulating film formed on
A second N-type semiconductor layer formed on the first N-type semiconductor layer so as to surround the outer periphery of the insulating film and to align the PIN diode and the semi-insulating semiconductor substrate at a height from the substrate surface;
Surrounding the outer periphery of the second N-type semiconductor layer and the first N-type semiconductor layer, the PIN diode and the semi-insulating semiconductor substrate are arranged on the semi-insulating semiconductor substrate with the height from the substrate surface aligned. A formed second high-resistance semiconductor layer;
A high-frequency circuit formed on the second high-resistance semiconductor layer;
A semiconductor device comprising: an ohmic electrode formed on the P-type semiconductor layer; an ohmic electrode formed on the second N-type semiconductor layer; and connection means for connecting the high-frequency circuit. 前記第１の高抵抗半導体層と前記Ｐ型半導体層との間に、これらの層と組成が異なるエッチングストッパ層が挿入されていることを特徴とする請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein an etching stopper layer having a composition different from that of the first high-resistance semiconductor layer and the P-type semiconductor layer is inserted.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108493254A (en) * 2018-05-07 2018-09-04 南京国博电子有限公司 A kind of PIN diode applied to HF switch monolithic integrated circuit

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