JP2007189243A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に関し、特に銅配線を有する半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a copper wiring.
LSI回路の高速化、低消費電力化のために、素子の微細化、低電圧化と共に配線の低抵抗化が図られている。配線の低抵抗化のためには、従来用いられているAl配線よりも抵抗率の低いCu配線が用いられるようになってきた。Cu膜は微細加工が困難であり、ダマシン構造が多く採用される。素子の高速化、低消費電力化のためには、低電圧においてトランジスタの高速動作を実現することが望まれ、ゲート絶縁膜の実質的薄膜化が進められている。 In order to increase the speed of LSI circuits and reduce power consumption, miniaturization of elements and lowering of voltage as well as lowering of resistance of wiring are attempted. In order to lower the resistance of the wiring, Cu wiring having a lower resistivity than the conventionally used Al wiring has been used. The Cu film is difficult to finely process, and a damascene structure is often used. In order to increase the speed of the element and reduce the power consumption, it is desired to realize a high-speed operation of the transistor at a low voltage, and the gate insulating film has been substantially reduced in thickness.
Cuは、層間絶縁膜である酸化シリコン膜中での拡散速度が非常に早い。Cuが層間絶縁膜中を拡散すると、トランジスタ特性を劣化させる。Cuを配線として用いる場合、Cu配線の周囲に拡散防止膜を用いることが必要である。Cuの拡散は、酸化膜ではほとんど抑制できない。 Cu has a very high diffusion rate in the silicon oxide film which is an interlayer insulating film. When Cu diffuses in the interlayer insulating film, transistor characteristics are deteriorated. When Cu is used as the wiring, it is necessary to use a diffusion prevention film around the Cu wiring. Cu diffusion is hardly suppressed by the oxide film.
下層配線または下層導電層を露出するように酸化シリコン層中に形成されたトレンチ(または/およびビア)内に銅配線を堆積する場合、Cuの拡散防止膜としての機能を有するバリアメタル層と銅層とを積層する。銅層と酸化シリコン層との間にバリアメタル層が介在し、銅の酸化シリコン層中への拡散を防止する。酸化シリコン層上の金属層は化学機械研磨(CMP)等で除去する。この上に酸化シリコン層を形成すると、露出した銅層から上の酸化シリコン層へ銅の拡散が可能となる。Cuの拡散防止膜としての機能を有する絶縁体として窒化シリコン膜がダマシン配線の銅層を覆って形成される。 When copper wiring is deposited in a trench (or / and via) formed in the silicon oxide layer so as to expose the lower wiring or the lower conductive layer, a barrier metal layer and a copper having a function as an anti-diffusion film for Cu Laminate layers. A barrier metal layer is interposed between the copper layer and the silicon oxide layer to prevent diffusion of copper into the silicon oxide layer. The metal layer on the silicon oxide layer is removed by chemical mechanical polishing (CMP) or the like. When a silicon oxide layer is formed thereon, copper can be diffused from the exposed copper layer to the upper silicon oxide layer. A silicon nitride film is formed over the copper layer of the damascene wiring as an insulator having a function as a Cu diffusion preventing film.
ゲート絶縁膜としては、広く酸化シリコン膜が用いられている。ゲート酸化膜を薄膜化すると、ゲート酸化膜を貫通する直接トンネル電流が増加し、ゲートリーク電流が増大する。このゲートリーク電流を抑制するためには、ゲート絶縁膜の物理的膜厚を増加させればよい。 As the gate insulating film, a silicon oxide film is widely used. When the gate oxide film is thinned, the direct tunnel current passing through the gate oxide film increases and the gate leakage current increases. In order to suppress this gate leakage current, the physical thickness of the gate insulating film may be increased.
ゲート絶縁膜の厚さを増加させ、かつゲート酸化膜を薄膜化したのと同様の駆動力を実現するためには、ゲート絶縁膜を高誘電率の絶縁物で形成することが必要となる。ゲート絶縁膜の誘電率を増加させれば物理的膜厚を増加させ、かつ電気的なゲート絶縁膜厚の薄膜化を可能にできる。ゲートリーク電流の抑制とトランジスタ駆動力の向上を同時に達成できる。 In order to increase the thickness of the gate insulating film and realize the same driving force as that of reducing the thickness of the gate oxide film, it is necessary to form the gate insulating film with an insulator having a high dielectric constant. If the dielectric constant of the gate insulating film is increased, the physical film thickness can be increased and the electrical gate insulating film thickness can be reduced. Suppression of gate leakage current and improvement of transistor driving capability can be achieved at the same time.
表面チャネル型pチャネルトランジスタにおいてはゲート電極中のボロン不純物がゲート絶縁膜を拡散し、チャネル領域へ到達すると、トランジスタ特性を劣化させるという問題も生じる。
この問題を抑制するために、ゲート絶縁膜に窒素を添加する技術が用いられている。ゲート絶縁膜中の窒素濃度を濃くし過ぎると、ゲート絶縁膜と半導体基板の界面の窒素濃度も濃くなり、この窒素により基板表面に形成されるチャネルを流れる電子/正孔の動作が阻害される。
In the surface channel type p-channel transistor, when boron impurities in the gate electrode diffuse in the gate insulating film and reach the channel region, there is a problem that the transistor characteristics are deteriorated.
In order to suppress this problem, a technique of adding nitrogen to the gate insulating film is used. If the nitrogen concentration in the gate insulating film is too high, the nitrogen concentration at the interface between the gate insulating film and the semiconductor substrate also increases, and this nitrogen hinders the operation of electrons / holes flowing through the channel formed on the substrate surface. .
トランジスタに流れるドレイン電流を劣化させる現象をネガティブバイアス温度不安定性(negative bias temperatureinstability, NBTI)と呼ぶ。これは、pチャネルMOSトランジスタのゲートに負電圧を印加し、温度を上昇させて加速試験を行なった場合のドレイン電流の低下を示す。アルミニウム配線に比べ銅配線の場合、同一ストレス時間に対するドレイン電流劣化△Idsが大きくなる。 The phenomenon of deteriorating the drain current flowing through the transistor is called negative bias temperature instability (NBTI). This shows a decrease in drain current when a negative voltage is applied to the gate of the p-channel MOS transistor and the temperature is raised to perform an acceleration test. In the case of copper wiring compared to aluminum wiring, drain current deterioration ΔIds for the same stress time becomes larger.
ゲート絶縁膜厚を増加させ、直接トンネル電流を低下させたとしても、NBTI効果が問題となる。ゲート絶縁膜中の窒素濃度を増大させると、NBTI効果が増大してしまう。 Even if the gate insulating film thickness is increased and the tunnel current is directly reduced, the NBTI effect becomes a problem. Increasing the nitrogen concentration in the gate insulating film increases the NBTI effect.
以上説明したように、LSIの動作特性向上のために、ゲート絶縁膜を薄膜化すると、種々の問題が生じる。これらの問題を解決できる新規なトランジスタ構造が求められている。 As described above, various problems arise when the gate insulating film is thinned in order to improve the operating characteristics of the LSI. There is a need for a new transistor structure that can solve these problems.
本発明の目的は、NBTI劣化を抑制することのできるトランジスタ構造を有する半導体装置の製造方法を提供することである。 An object of the present invention is to provide a method of manufacturing a semiconductor device having a transistor structure capable of suppressing NBTI degradation.
本発明の他の目的は、ゲートのリーク電流が少なく、優れたトランジスタ特性を発揮するトランジスタ構造を有する半導体装置の製造方法を提供することである。 Another object of the present invention is to provide a method for manufacturing a semiconductor device having a transistor structure that exhibits low gate leakage current and exhibits excellent transistor characteristics.
本発明のさらに他の目的は、特性の優れた微細化トランジスタを有する半導体装置の製造方法を提供することである。 Still another object of the present invention is to provide a method for manufacturing a semiconductor device having a miniaturized transistor having excellent characteristics.
本発明の一観点によれば、
n型領域を有するシリコン基板の上に、窒素を含む酸化シリコンを用いたゲート絶縁膜と、ホウ素を含むシリコンを用いたゲート電極とを形成する工程と、
前記ゲート電極両側の前記シリコン基板内にp型ソース/ドレイン領域を形成する工程と、
前記ゲート電極の側壁上に酸化シリコンを用いてサイドウォールスペーサを形成する工程と、
前記ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜を形成する工程と、
前記層間絶縁膜の平坦化された表面から内部に向って凹部を形成し,該凹部内に下地のバリア層とその上の銅領域を含む銅配線とを埋め込む工程と、
前記銅配線の上に炭化シリコン層を形成する工程と、
前記炭化シリコン層の上方に絶縁層をCVDで形成する工程と、を含むことを特徴とする半導体装置の製造方法
が提供される。
According to one aspect of the present invention,
forming a gate insulating film using silicon oxide containing nitrogen and a gate electrode using silicon containing boron on a silicon substrate having an n-type region;
Forming p-type source / drain regions in the silicon substrate on both sides of the gate electrode;
Forming a sidewall spacer using silicon oxide on the sidewall of the gate electrode;
Forming an interlayer insulating film having a planarized surface covering the gate electrode and sidewall spacer;
Forming a recess from the planarized surface of the interlayer insulating film toward the inside, and embedding a copper wiring including a base barrier layer and a copper region thereon in the recess;
Forming a silicon carbide layer on the copper wiring;
And a step of forming an insulating layer by CVD above the silicon carbide layer.
NBTI劣化を抑制することができる。 NBTI degradation can be suppressed.
まず、本発明者等が行なった実験とその結果について説明する。 First, experiments conducted by the present inventors and their results will be described.
図1(A)は、本発明の予備実験に用いたサンプルの構成を示す断面図である。シリコン基板11の表面に、ホトレジストによりエッチングマスクを形成し、シリコン基板11を例えば深さ300nmエッチングし、トレンチを形成する。トレンチ内を埋め込むように、例えば厚さ約500nmの酸化シリコン膜を堆積させ、化学機械研磨(CMP)によりシリコン基板11表面上の酸化シリコン膜を除去する。トレンチ内にのみ、酸化シリコン膜12が残り、シャロートレンチアイソレーション(STI)が形成される。
FIG. 1A is a cross-sectional view showing the structure of a sample used in the preliminary experiment of the present invention. An etching mask is formed with a photoresist on the surface of the
ウエル領域を開口するレジストパターンを形成し、シリコン基板11にP+イオンを加速エネルギ600keV、ドーズ量3×1013cm-2でイオン注入し、nウエルを形成する。
A resist pattern having an opening in the well region is formed, and P + ions are implanted into the
シリコン基板11、少なくともその活性領域表面上に、窒素を4%含む酸化シリコンからなるゲート絶縁膜13を形成する。窒素濃度は1at%以上が好ましい。窒素濃度1at%以上の層と1at%未満の層とを積層してもよい。ゲート絶縁膜の上に、多結晶シリコンでゲート電極14を形成する。
A
ゲート電極層14をパターニングした後、その側壁上に窒化シリコン膜15、酸化シリコン膜16の積層からなるサイドウォールスペーサを形成する。例えば、厚さ約20nmの窒化シリコン膜15を熱CVDで堆積し、続いて厚さ約80nmのアンドープシリケートガラス層16をCVDで堆積する。リアクティブイオンエッチング(RIE)により平坦面上の絶縁膜16、15を除去し、ゲート電極14側壁上にのみ酸化シリコン膜16、窒化シリコン膜15を残す。
After patterning the
サイドウォールスペーサの形成前、又はサイドウォールスペーサ形成前後に、p型不純物のイオン注入を行ない、ゲート電極14の両側に、p型不純物を添加したソース/ドレイン領域18を形成する。
Before or after the sidewall spacers are formed, ion implantation of p-type impurities is performed to form source /
その後、シリコン基板11表面上に、化学気相堆積(CVD)により、窒化シリコン膜20を堆積する。この窒化シリコン膜は、その上に形成する酸化シリコン膜のエッチングに対し、エッチストッパとしての機能を有する膜である。エッチストッパ層20の堆積後、例えばフォスフォシリケートガラス(PSG)から形成される層間絶縁膜21をCVDで形成する。
Thereafter, a
層間絶縁膜21の表面は、CMP、リフロ−、エッチバック等により平坦化される。層間絶縁膜21上に、所要個所に開口を有するレジストパターンを形成し、接続孔を形成する。接続孔を埋め込んで、導電性プラグ22が形成される。例えば、Ti/TiN/Wの積層構造を用い、Wプラグ22が形成される。層間絶縁膜21表面上に堆積した導電層は、CMP等により除去される。
The surface of the
層間絶縁膜21の表面上に、例えば厚さ150nmの低誘電率絶縁膜(例えば商標SiLK)層24と、例えば厚さ100nmのアンドープシリケートガラス層25との積層層間絶縁層が形成される。アンドープシリケートガラス層25の表面は、CMP等により平坦化される。
On the surface of the
平坦化された表面から、層間絶縁膜24、25を貫通するトレンチが形成される。このトレンチを埋め込むように、バリアメタル層26、銅層27が堆積され、層間絶縁膜25表面上の不要な導電層がCMP等により除去される。バリアメタル層26は、例えば厚さ25nmのTaN層である。その後、Cuの拡散防止絶縁層29が形成される。拡散防止層29は、例えば厚さ約70nmのSiC層、又はSiN層で形成される。
A trench penetrating the
SiC層は、テトラメチルシラン(Si(CH3)4)と2酸化炭素(CO2)をソースガスとしたプラズマ(P−)CVDで形成する。SiN層は、シラン(SiH4)とアンモニア(NH3)をソースガスとしたP−CVDで形成する。SiN拡散防止層を有するサンプルを以下snで示す。SiC拡散防止層を有するサンプルを以下scで示す。 The SiC layer is formed by plasma (P-) CVD using tetramethylsilane (Si (CH 3 ) 4 ) and carbon dioxide (CO 2 ) as source gases. The SiN layer is formed by P-CVD using silane (SiH 4 ) and ammonia (NH 3 ) as source gases. A sample having a SiN diffusion prevention layer is denoted by sn below. A sample having a SiC diffusion prevention layer is denoted by sc below.
図1(B)は、Al配線の構造例を示す。層間絶縁膜21、層間絶縁膜中を貫通する導電体プラグ22の構成は、図1(A)に示した構造と同様である。層間絶縁膜21の上に、例えば厚さ40nmのTi層31、例えば厚さ30nmのTiN層32、例えば厚さ100nmのAl配線層33、例えば厚さ70nmのTiN層34が積層され、レジストパターンを用いてパターニングされ、配線構造が作成される。この配線構造を埋め込むように、例えばアンドープシリケートガラス層35が形成され、その表面がCMP等により平坦化される。
FIG. 1B shows a structural example of an Al wiring. The structure of the
図1(C)は、図1(A)、(B)に示した構造を用いて測定されたNBTI劣化の測定結果を示すグラフである。図中、横軸はストレスタイムを単位秒で示し、縦軸は飽和ドレイン電流の劣化ΔIds satを単位%で示す。NBTI劣化は、ゲート電極への印加電圧−1.9V、温度125℃、ゲート長L/ゲート幅W=0.24/1μmで測定した。 FIG. 1C is a graph showing measurement results of NBTI degradation measured using the structure shown in FIGS. 1A and 1B. In the figure, the horizontal axis indicates the stress time in units of seconds, and the vertical axis indicates the saturation drain current degradation ΔIds sat in units of%. The NBTI degradation was measured at a voltage applied to the gate electrode of −1.9 V, a temperature of 125 ° C., a gate length L / gate width W = 0.24 / 1 μm.
曲線snは、従来技術に従いCu拡散防止膜としてSiN膜を用いた場合の結果を示す。曲線scは、拡散防止膜としてSiC膜を用いた場合の結果を示す。曲線pは、従来技術に従い、配線層としてAl配線を用いた場合の結果を示す曲線である。 A curve sn shows a result when a SiN film is used as a Cu diffusion preventing film in accordance with the prior art. A curve sc shows a result when an SiC film is used as the diffusion preventing film. A curve p is a curve showing a result when an Al wiring is used as a wiring layer in accordance with the prior art.
図から明らかなように、拡散防止膜としてSiN膜を用いた特性snは、NBTI劣化が大きい。これに対し、拡散防止膜としてSiC膜を用いた場合、NBTI劣化は従来問題とならなかったAl配線を用いた場合の特性pとほぼ同様となり、NBTI劣化の問題を解消することができる。 As is apparent from the figure, the characteristic sn using the SiN film as the diffusion preventing film is greatly deteriorated in NBTI. On the other hand, when the SiC film is used as the diffusion preventing film, the NBTI degradation is almost the same as the characteristic p in the case of using the Al wiring, which has not been a problem, and the NBTI degradation problem can be solved.
すなわち、ゲート絶縁膜として窒素含む酸化シリコン膜を用いた場合、Cu配線層形成後にSiN膜をCu拡散防止膜として用いると、NBTI劣化が問題となるが、Cu拡散防止膜としてSiN膜の代りにSiC膜を用いると、NBTI劣化は許容できる程度となる。 In other words, when a silicon oxide film containing nitrogen is used as the gate insulating film, NBTI degradation becomes a problem when the SiN film is used as the Cu diffusion prevention film after the Cu wiring layer is formed. However, instead of the SiN film as the Cu diffusion prevention film, If a SiC film is used, NBTI degradation is acceptable.
NBTI劣化の原因を確認するため、銅配線形成後、SiN拡散防止層を形成しないサンプルを作成した。 In order to confirm the cause of NBTI degradation, a sample was prepared in which no SiN diffusion prevention layer was formed after the copper wiring was formed.
図2(A)、(B)は、NBTI劣化の原因を確認するための実験を説明するための図である。 2A and 2B are diagrams for explaining an experiment for confirming the cause of NBTI degradation.
図2(A)は、図1(A)に示す構造と比較し、Cu配線形成後、SiN層29を形成しない場合の構造を示す概略断面図である。その他の構成は、図1(A)に示す構成と同様である。
FIG. 2A is a schematic cross-sectional view showing the structure when the
図2(B)は、図2(A)に示す構成のNBTI劣化の測定データを、比較データと共に示す。 FIG. 2B shows measurement data of NBTI degradation with the configuration shown in FIG.
図中、横軸はストレスタイムを単位秒で表わし、縦軸はNBTI劣化を示すΔIds satを単位%で示すグラフである。曲線bbは、図2(A)に示す構造により、Cu配線形成後、SiN拡散防止層を形成しなかった場合の特性を示す。曲線pは、Al配線の場合の特性を示す。曲線snは、Cu拡散防止層としてSiN層を用いた図1(A)の構造の場合の特性を示す。 In the figure, the horizontal axis represents the stress time in unit seconds, and the vertical axis represents ΔIds sat indicating NBTI degradation in unit%. A curve bb shows characteristics when the SiN diffusion prevention layer is not formed after the Cu wiring is formed by the structure shown in FIG. A curve p shows the characteristics in the case of Al wiring. A curve sn shows the characteristics in the case of the structure of FIG. 1A using a SiN layer as a Cu diffusion preventing layer.
図から明らかなように、Cu配線形成後に、Cu拡散防止膜としてSiN膜を形成した場合の特性snは、NBTI劣化ΔIds satが大きい。これに対し、Cu拡散防止膜として機能するSiN膜を形成しなかった図2(A)の構成の場合の特性bbは、Al配線の場合の特性pと同様にNBTI劣化が少なく,許容範囲内である。 As is apparent from the figure, the characteristic sn when the SiN film is formed as the Cu diffusion preventing film after the Cu wiring is formed has a large NBTI degradation ΔIds sat. On the other hand, the characteristic bb in the case of the configuration of FIG. 2A in which the SiN film functioning as the Cu diffusion preventing film is not formed is less in the allowable range because the NBTI deterioration is small like the characteristic p in the case of the Al wiring. It is.
上述の実験においては、銅配線のバリアメタル層として厚さ約25nmのTaN層を用いた。バリアメタルを変更した時に、NBTI劣化がどのように変化するかを調べた。 In the above experiment, a TaN layer having a thickness of about 25 nm was used as a barrier metal layer for copper wiring. It was examined how NBTI degradation changes when the barrier metal is changed.
図3(A)は、サンプルの構成を概略的に示す。この構成は、図1(A)に示す構成と同様であるが、バリアメタル層26として図3(B)に示す3種類を用いた。すなわち、図1(A)に示すサンプルと同様、バリアメタル層26をTaN層で形成したサンプルsn1、バリアメタル層として厚さ25nmのTa純金属を用いたサンプルsn2、バリアメタル層として厚さ約40nmのTi純金属及びその上に厚さ約30nmのTiN層、厚さ約25nmのTaN層の3層の積層構造を用いたサンプルsn3を作成した。銅配線上の拡散防止層は厚さ約70nmのSiN層である。
FIG. 3A schematically shows the structure of the sample. This configuration is the same as the configuration shown in FIG. 1A, but three types of
図3(C)は測定結果を示す。サンプルsn2、sn3のNBTI劣化は許容範囲内に収まるのに対し、サンプルsn1の測定結果は許容できないNBTI劣化を示している。 FIG. 3C shows the measurement results. While the NBTI degradation of the samples sn2 and sn3 falls within the allowable range, the measurement result of the sample sn1 indicates NBTI degradation that is not acceptable.
すなわち、拡散防止層としてSiN層を用いても、バリアメタル層をTa又はTiの純金属を用いて作成すると、NBTI劣化を抑制することが可能である。 That is, even if a SiN layer is used as the diffusion preventing layer, NBTI degradation can be suppressed by forming the barrier metal layer using a pure metal of Ta or Ti.
上述の実験においては、サイドウォールスペーサとして厚さ約20nmのSiN層と厚さ約80nmのアンドープシリケートガラス層の積層を用いた。サイドウォールスペーサを酸化シリコン単層で作成した場合の影響を調べた。 In the above-described experiment, a laminate of an SiN layer having a thickness of about 20 nm and an undoped silicate glass layer having a thickness of about 80 nm was used as the sidewall spacer. The influence when the side wall spacer was made of a silicon oxide single layer was investigated.
図4(A)はサンプルの構成を概略的に示す。サイドウォールスペーサ17は、厚さ約130nmのアンドープシリケートガラスで形成されている。バリアメタル層26は、厚さ約25nmのTa純金属層で形成している。拡散防止層29は、厚さ約70nmのSiN層で形成されている。
FIG. 4A schematically shows the structure of the sample. The
図4(B)にサンプルの種類を示す。図1(A)に示すようにサイドウォールスペーサをSiN層15とアンドープシリケートガラス層16の積層で形成し,バリアメタル層26を厚さ25nmのTa層で形成したサンプルsndと、図4(A)に示すようにサイドウォールスペーサを単層のアンドープシリケートガラス層17で形成し,バリアメタル層26を厚さ25nmのTa層で形成したサンプルsnsを用い、NBTI劣化を測定した。
FIG. 4B shows sample types. As shown in FIG. 1A, a sample snd in which a sidewall spacer is formed by stacking a
図4(C)は測定結果を示す。サイドウォールスペーサをSiN層とアンドープシリケートガラス層の積層で形成したサンプルsndは、NBTI劣化が抑制され、許容範囲内に収まっている。 FIG. 4C shows the measurement result. In the sample snd in which the sidewall spacer is formed by stacking the SiN layer and the undoped silicate glass layer, the NBTI deterioration is suppressed and is within an allowable range.
これに対し、サイドウォールスペーサを単層のアンドープシリケートガラス層17で形成したサンプルsnsはNBTI劣化が増大し、許容範囲を超している。
On the other hand, the sample sns in which the sidewall spacer is formed of the single-layer undoped
バリアメタルにTa純金属層を用いても、サイドウォールスペーサを酸化シリコン単層にすると、NBTI劣化が生じることが分かる。 It can be seen that even if a Ta pure metal layer is used as the barrier metal, NBTI degradation occurs when the sidewall spacer is a single layer of silicon oxide.
上述の実験において、NBTI劣化は、銅配線形成後にSiN拡散防止層を形成した場合に生じている。SiN拡散防止層は、ソースガスとしてシラン(SiH4)とアンモニア(NH3)を用いてプラズマCVD(PCVD)により作成している。SiN層成長条件を変更し、シラン流量を半減してSiN層を形成したサンプルを作成した。このシラン量を半減したSiN層を用いたサンプルをsnhで示す。 In the above experiment, NBTI degradation occurs when the SiN diffusion prevention layer is formed after the copper wiring is formed. The SiN diffusion preventing layer is formed by plasma CVD (PCVD) using silane (SiH 4 ) and ammonia (NH 3 ) as source gases. A sample in which a SiN layer was formed by changing the SiN layer growth conditions and reducing the silane flow rate by half was prepared. A sample using the SiN layer in which the amount of silane is halved is indicated by snh.
図5(A)は、従来のAl配線を用いたサンプルp、銅配線上に従来のSiN層を形成したサンプルsn、シラン流量を半減させた条件でSiN層を形成したサンプルsnh及び拡散防止層としてSiC層を用いたサンプルscの測定結果を示す。 FIG. 5A shows a sample p using a conventional Al wiring, a sample sn having a conventional SiN layer formed on a copper wiring, a sample snh having a SiN layer formed under a condition in which the silane flow rate is halved, and a diffusion preventing layer. The measurement result of the sample sc using a SiC layer is shown.
たとえば、Novellus社Concept Two SequelにおけるSiN膜の成膜におけるSiH4/NH3ガス流量比は、1)(スタンダード)11.1%、2)(3/4)7.7%、3)(1/2)5.9%である。従来はスタンダード条件でSiN膜を成膜していた。上述のシラン流量を半減させた条件は、SiN4/NH3ガス流量比を6%以下とした条件である。 For example, the SiH 4 / NH 3 gas flow ratio in the formation of a SiN film at Novellus Concept Two Sequel is 1) (standard) 11.1%, 2) (3/4) 7.7%, 3) (1/2) 5.9 %. Conventionally, an SiN film was formed under standard conditions. The above-mentioned conditions for halving the silane flow rate are conditions where the SiN 4 / NH 3 gas flow rate ratio is 6% or less.
従来のSiN層を用いたサンプルsnが大きなNBTI劣化を示しているのに対し、他の3つのサンプルは全てNBTI劣化が抑制されていることが分かる。SiN層をシラン流量を減少させた条件で作成すると、NBTI劣化を生じさせる効果が減少することが分かる。 It can be seen that the sample sn using the conventional SiN layer shows a large NBTI degradation, whereas the other three samples all suppress the NBTI degradation. It can be seen that when the SiN layer is formed under the condition where the silane flow rate is reduced, the effect of causing NBTI degradation is reduced.
図5(B)は、サンプルsc、snh、snの拡散防止層のフーリエ分光測定結果を示す。図中,横軸は波数を単位cm-1で示し,縦軸は吸収を正規化した任意単位で示す。Si−Hの吸収を示す波数2200cm-1のピークが、サンプルsnでは明瞭であるのに対し、サンプルsc及びsnhにおいては極めて小さくなっている。 FIG. 5B shows the results of Fourier spectroscopy measurement of the diffusion prevention layers of the samples sc, snh, and sn. In the figure, the horizontal axis represents the wave number in the unit cm -1 and the vertical axis represents the arbitrary unit in which the absorption is normalized. The peak at a wave number of 2200 cm −1 indicating absorption of Si—H is clear in the sample sn, whereas it is extremely small in the samples sc and snh.
なお、N−Hの吸収を示す波数3400cm-1付近のピークは、サンプルsnhで最も顕著であり、サンプルsnでは若干弱い。サンプルscにおいては全く観察されない。これらの結果から推察すると、NBTI劣化はSi−H結合の濃度に影響されている可能性が強い。シラン流量を半減させて成膜したSiN膜は、スタンダード条件で成膜したSiN膜と明らかに異なる特性を示している。 Note that the peak near the wave number of 3400 cm −1 indicating N—H absorption is most prominent in the sample snh and slightly weak in the sample sn. It is not observed at all in sample sc. Inferring from these results, it is highly possible that NBTI degradation is influenced by the concentration of Si—H bonds. The SiN film formed with the silane flow rate reduced by half shows clearly different characteristics from the SiN film formed under standard conditions.
上述の実験において、サイドウォールスペーサをアンドープシリケートガラス層単層で形成すると、NBTI劣化が生じ易いことが分かった。サイドウォールスペーサを単層の酸化シリコン層で形成し、拡散防止層としてSiC層を用いた場合NBTI劣化がどのようになるかを調べた。 In the above-described experiment, it has been found that when the sidewall spacer is formed of a single undoped silicate glass layer, NBTI degradation is likely to occur. When the sidewall spacer is formed of a single silicon oxide layer and the SiC layer is used as the diffusion preventing layer, the NBTI deterioration was examined.
図6(A)はサンプルの構成を概略的に示す。図の構成は、図4(A)に示す構成と同様である。バリアメタル層26としては厚さ約25nmのTa層を用いた。拡散防止層29としては、厚さ約70nmのSiC層を用いた。このサンプルをscで示す。
FIG. 6A schematically shows the structure of the sample. The configuration shown in the figure is the same as the configuration shown in FIG. As the
図6(B)は、測定結果を示す。拡散防止層に厚さ約70nmのSiN層を用いたサンプルsnと、シラン流量を半減してSiN層を形成したサンプルsnhとのデータを併せて示す。サイドウォールスペーサを単層の酸化シリコン層で形成しても、拡散防止絶縁層としてSiCを用いたサンプルscは、NBTI劣化が抑制されている。 FIG. 6B shows the measurement results. Data of a sample sn using a SiN layer having a thickness of about 70 nm as a diffusion prevention layer and a sample snh in which a SiN layer is formed by reducing the silane flow rate are shown together. Even when the sidewall spacer is formed of a single silicon oxide layer, the NBTI degradation is suppressed in the sample sc using SiC as the diffusion preventing insulating layer.
通常のSiN層及びシラン流量を低減して作成したSiN層を用いたサンプルsn、snhは、NBTI劣化が抑制できず、許容範囲を越えている。シラン流量を低減して作成したSiN層は、窒化シリコン層と酸化シリコン層との積層サイドウォールスペーサと組合わせると、NBTI劣化抑制に有効であったが、サイドウォールスペーサを単層の酸化シリコン層とするとNBTI劣化が生じてしまう。 Samples sn and snh using a normal SiN layer and a SiN layer prepared by reducing the flow rate of silane cannot suppress NBTI deterioration and exceed the allowable range. The SiN layer created by reducing the silane flow rate was effective in suppressing NBTI degradation when combined with a laminated sidewall spacer of a silicon nitride layer and a silicon oxide layer, but the sidewall spacer was a single silicon oxide layer. Then, NBTI deterioration will occur.
以上の実験結果を総合すると、拡散防止絶縁層としてSiN層の代りにSiC層を用いれば、NBTI劣化が抑制できることが分かる。 In summary of the above experimental results, it can be seen that NBTI degradation can be suppressed if a SiC layer is used instead of the SiN layer as the diffusion preventing insulating layer.
サイドウォールスペーサを単層の酸化シリコン層ではなく、窒化シリコン層と酸化シリコン層の積層で形成した場合、銅配線のバリアメタル層としてTaやTiの純金属層を用いることにより、NBTI劣化を抑制することができる。 When sidewall spacers are formed by stacking silicon nitride and silicon oxide layers instead of a single silicon oxide layer, NBTI degradation is suppressed by using a pure metal layer of Ta or Ti as a barrier metal layer for copper wiring. can do.
又、サイドウォールスペーサを窒化シリコン層と酸化シリコン層の積層で形成した場合、拡散防止絶縁層としてシラン流量を低減したSiN層で形成することにより、NBTI劣化を抑制することができる。 In addition, when the sidewall spacer is formed of a stacked layer of a silicon nitride layer and a silicon oxide layer, NBTI deterioration can be suppressed by forming the diffusion preventing insulating layer with a SiN layer with a reduced silane flow rate.
図7は、拡散防止層を形成した後の温度(加熱)処理によって、NBTI劣化がどのように変化するかを示すグラフである。破線は、拡散防止絶縁層をSiC層で形成した場合の測定結果を示す。拡散防止層をSiC層で形成すれば、その後の温度処理の温度によらずNBTI劣化は増大しない。拡散防止層をSiN層で形成したサンプルsnは、温度処理の温度が約340℃を超えると、NBTI劣化が増大していることが分かる。SiNで拡散防止絶縁層を形成した後、340℃以上の温度処理を行うと、NBTI劣化が避け難いことが分かる。 FIG. 7 is a graph showing how NBTI degradation changes due to the temperature (heating) treatment after the formation of the diffusion prevention layer. A broken line shows a measurement result when the diffusion prevention insulating layer is formed of a SiC layer. If the diffusion prevention layer is formed of a SiC layer, NBTI degradation does not increase regardless of the temperature of the subsequent temperature treatment. It can be seen that in the sample sn in which the diffusion preventing layer is formed of the SiN layer, the NBTI deterioration increases when the temperature of the temperature treatment exceeds about 340 ° C. It can be seen that NBTI degradation is difficult to avoid if a temperature treatment of 340 ° C. or higher is performed after the diffusion prevention insulating layer is formed of SiN.
後に説明するように、拡散防止層の上には上層の層間絶縁膜を形成し、上層の配線を形成する工程を所望回数繰り返す。層間絶縁膜の形成工程はCVD工程を含む。CVD工程は通常340℃以上の温度処理を伴う。銅の拡散防止膜をSiC層で形成した場合、後のCVD工程によるNBTI劣化を抑制できるであろう。 As will be described later, an upper interlayer insulating film is formed on the diffusion prevention layer, and the process of forming the upper wiring is repeated a desired number of times. The formation process of the interlayer insulating film includes a CVD process. The CVD process usually involves a temperature treatment of 340 ° C. or higher. When the copper diffusion prevention film is formed of a SiC layer, NBTI deterioration due to a later CVD process can be suppressed.
図8は、上述の実験結果を考慮して設計された半導体装置の構成を概略的に示す。シリコン基板11の表面には、素子分離用溝が形成され、酸化膜が埋め込まれてシャロートレンチアイソレーション12が形成されている。
FIG. 8 schematically shows the configuration of a semiconductor device designed in consideration of the experimental results described above. On the surface of the
シャロートレンチアイソレーション12で画定された活性領域内に、窒素を含む酸化膜で形成されたゲート絶縁膜13、シリコンゲート電極14により絶縁ゲート電極が形成されている。ゲート電極の側壁は、単層の酸化シリコン層で形成されたサイドウオールスペーサ17により覆われている。
In the active region defined by the
ゲート電極、サイドウォールスペーサを覆って、SiN層で形成されたエッチストッパ層20が形成されている。エッチストッパ層20を覆うように、ホスホシリケートガラスで形成された層間絶縁膜21が作成される。層間絶縁膜21の表面からトランジスタに達する接続孔を形成し、Ti層、TiN層,W層を積層し,不要部をCMPで除去することによりタングステンプラグ22が形成されている。
An
層間絶縁膜21の上に、低誘電率絶縁(登録商標SiLK)層24、酸化シリコン層25の積層で絶縁層が形成されている。この積層絶縁層25,24を貫通するようにトレンチが形成され、バリアメタル層26、銅配線層27が埋め込まれている。
On the
この銅配線層を覆うように、SiCで形成された拡散防止絶縁層29が形成され、その上に酸化シリコン層40、低誘電率絶縁(登録商標SiLK)層41、酸化シリコン層42の層間絶縁膜が形成されている。低誘電率絶縁(登録商標SiLK)層は、有機塗布絶縁膜である。酸化シリコン層は、CVDで形成される。この層間絶縁膜に、デュアルダマシン構造のトレンチ及びビア孔が形成され、バリアメタル層44、銅配線層45が埋め込まれている。
A diffusion
拡散防止層29としてSiC層を用いたことにより、NBTI劣化が抑制され、ドレイン電流の劣化ΔIdsを抑制できる。
By using the SiC layer as the
なお、図8(B)に示すように、ゲート絶縁膜を第1ゲート絶縁膜13−1、第2ゲート絶縁膜13−2の積層構造としても良い。積層構造を採用する場合、例えば第1ゲート絶縁膜13−1を酸化シリコン層で形成し、第2ゲート絶縁膜13−2を誘電率の高い窒化シリコン層、酸化ハフニウム(HfO2)層等で形成しても良い。又、始めに酸化シリコン層又は窒化酸化シリコン層を形成し、表面をさらに窒化することにより、窒素濃度の高い第2窒化酸化シリコン層13−2と窒素濃度の低い窒化酸化シリコン層又は酸化シリコン層13−1でゲート絶縁膜を構成してもよい。酸化ハフニウムは、窒化シリコンより高い誘電率を有する酸化物である。 Note that as illustrated in FIG. 8B, the gate insulating film may have a stacked structure of a first gate insulating film 13-1 and a second gate insulating film 13-2. When the stacked structure is employed, for example, the first gate insulating film 13-1 is formed of a silicon oxide layer, and the second gate insulating film 13-2 is formed of a silicon nitride layer having a high dielectric constant, a hafnium oxide (HfO 2 ) layer, or the like. It may be formed. In addition, a silicon oxide layer or a silicon nitride oxide layer is formed first, and the surface is further nitrided, whereby the second silicon nitride oxide layer 13-2 with a high nitrogen concentration and the silicon nitride oxide layer or the silicon oxide layer with a low nitrogen concentration are formed. The gate insulating film may be configured by 13-1. Hafnium oxide is an oxide having a higher dielectric constant than silicon nitride.
なお、NBTI劣化は、pチャネルMOSトランジスタで顕著に生じる現象である。CMOS回路を形成する場合、nチャネルMOSトランジスタとpチャネルMOSトランジスタとは、一部のプロセスを共通にして作成される。以下、CMOS回路を製造する工程について説明する。 Note that NBTI degradation is a phenomenon that occurs remarkably in p-channel MOS transistors. When forming a CMOS circuit, an n-channel MOS transistor and a p-channel MOS transistor are formed by sharing some processes. A process for manufacturing a CMOS circuit will be described below.
図9(A)に示すように、シリコン基板11の表面にトレンチを形成し、酸化シリコン層を埋め込んでシャロートレンチアイソレーション12を作成する。なお、素子分離領域としてLOCOS層を用いても良い。イオン注入を行うことにより所望領域にnウエルWn及びpウエルWpを作成する。
As shown in FIG. 9A, a trench is formed on the surface of the
図9(B)に示すように、半導体基板表面上に、第1ゲート絶縁層13−1、第2ゲート絶縁層13−2を形成し、ゲート絶縁層13を作成する。第1ゲート絶縁層13−1が酸化シリコン層の場合、この第1ゲート絶縁層13−1は熱酸化により形成することができる。第2ゲート絶縁層13−2は、例えばCVDにより形成した他の種類の絶縁層である。第2ゲート絶縁層13−2を窒化工程などにより形成することもできる。ゲート絶縁層13の上に、多結晶シリコン層14をCVDにより堆積する。
As shown in FIG. 9B, the first gate insulating layer 13-1 and the second gate insulating layer 13-2 are formed on the surface of the semiconductor substrate, and the
図9(C)に示すように、多結晶シリコン層14の上にホトレジストパターンPRを作成し、多結晶シリコン層14、ゲート絶縁層13をエッチングする。エッチング後ホトレジストパターンPRは除去する。レジストパターンとゲート電極をマスクとし、pウエルWp及びnウエルWnに対しそれぞれ別個のイオン注入を行ない、LDD領域を形成する。
As shown in FIG. 9C, a photoresist pattern PR is formed on the
図10(D)に示すように、酸化シリコン層をCVDで堆積し、異方性エッチングを行うことにより、絶縁ゲート電極の側壁上にサイドウォールスペーサ17を残す。その後、nウエルWn及びpウエルWpに対しそれぞれ別個のイオン注入を行ない、高不純物濃度のソース/ドレイン領域18pおよび18nを作成する。このイオン注入により、多結晶ゲート電極14も不純物を添加され、p型多結晶ゲート電極14p及びn型多結晶ゲート電極14nとなる。
As shown in FIG. 10D, a silicon oxide layer is deposited by CVD and anisotropic etching is performed to leave
図10(E)に示すように、例えばCo層を表面に堆積し、熱処理を行うことによってシリコン層表面にシリサイド層19を形成する。未反応金属層は除去する。その後基板全面にSiN層のエッチストッパ層20をCVDにより作成する。
As shown in FIG. 10E, for example, a Co layer is deposited on the surface, and heat treatment is performed to form a
図10(F)に示すように、エッチストッパ層20を覆うように例えばホスホシリケートガラスの層間絶縁層21を形成し、表面を平坦化する。層間絶縁層21の表面からコンタクト孔を形成し、W層を埋め込んで導電性プラグ22を作成する。層間絶縁層21表面上の金属層を除去し、さらに上層の絶縁層23を形成する。絶縁層23にトレンチを形成し、バリアメタル層26、銅配線層27を堆積し、銅配線を形成する。絶縁層23表面上の金属層を除去した後、SiC層で形成された銅拡散防止絶縁層29を形成する。なお、さらに上層配線層を任意層数形成することができる。
As shown in FIG. 10F, an
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。 Although the present invention has been described with reference to the embodiments, the present invention is not limited thereto. It will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.
以下、本発明の特徴を付記する。 The features of the present invention will be described below.
(付記1)(1) n型領域を有するシリコン基板と、
前記n型領域上に、窒素を含む酸化シリコンを用いて形成されたゲート絶縁膜と、
ホウ素を含むシリコンを用いて、前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極両側の前記シリコン基板内に形成されたp型ソース/ドレイン領域と、
酸化シリコンを用いて、前記ゲート電極の側壁上に形成されたサイドウォールスペーサと、
前記ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜と、
前記層間絶縁膜の平坦化された表面から内部に向って形成された配線用凹部と、
前記凹部を埋める、下地のバリア層とその上の銅領域を含む銅配線と、
前記銅配線を覆って、前記層間絶縁膜上に形成された炭化シリコン層と、
を有する半導体装置。
(Appendix 1) (1) a silicon substrate having an n-type region;
A gate insulating film formed on the n-type region using silicon oxide containing nitrogen;
Using silicon containing boron, a gate electrode formed on the gate insulating film,
P-type source / drain regions formed in the silicon substrate on both sides of the gate electrode;
Using silicon oxide, a sidewall spacer formed on the sidewall of the gate electrode;
An interlayer insulating film covering the gate electrode and sidewall spacer and having a planarized surface;
A wiring recess formed from the planarized surface of the interlayer insulating film toward the inside;
A copper wiring including the underlying barrier layer and the copper region thereon, filling the recess;
Covering the copper wiring, a silicon carbide layer formed on the interlayer insulating film;
A semiconductor device.
(付記2)(2) 前記サイドウォールスペーサが、単層の酸化シリコン層で形成された請求項1記載の半導体装置。
(Appendix 2) (2) The semiconductor device according to
(付記3)(3) 前記サイドウォールスペーサが、窒化シリコン層とその上の酸化シリコン層との積層を含む請求項1記載の半導体装置。
(Appendix 3) (3) The semiconductor device according to
(付記4)(4) 前記ゲート絶縁膜の酸化シリコンが1at%以上の窒素を含む請求項1〜3のいずれか1項記載の半導体装置。
(Appendix 4) (4) The semiconductor device according to any one of
(付記5)(5) 前記層間絶縁膜が、最下層として窒化シリコンで形成されたエッチストッパ層を含む請求項1〜4のいずれか1項記載の半導体装置。
(Appendix 5) (5) The semiconductor device according to any one of
(付記6)(6) 前記ゲート絶縁膜が、酸化シリコン層と窒化シリコン層との積層、表面で窒素濃度を高めた窒素を含む酸化シリコン層、窒素を含む酸化シリコン層と窒化シリコンより誘電率の高い酸化物層との積層、窒化シリコン層と窒化シリコンより誘電率の高い酸化物層との積層のいずれかを含む請求項1〜4のいずれか1項記載の半導体装置。
(Appendix 6) (6) The gate insulating film is formed by stacking a silicon oxide layer and a silicon nitride layer, a silicon oxide layer containing nitrogen whose nitrogen concentration is increased on the surface, a silicon oxide layer containing nitrogen, and a dielectric constant from silicon nitride. 5. The semiconductor device according to
(付記7)(7) n型領域を有するシリコン基板と、
前記n型領域上に、窒素を含む酸化シリコンを用いて形成されたゲート絶縁膜と、
ホウ素を含むシリコンを用いて、前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極両側の前記シリコン基板内に形成されたp型ソース/ドレイン領域と、
酸化シリコン層と窒化シリコン層との積層を用いて、前記ゲート電極の側壁上に形成されたサイドウォールスペーサと、
前記ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜と、
前記層間絶縁膜の平坦化された表面から内部に向って形成された配線用凹部と、
前記凹部を埋める、TaまたはTiで形成された下地バリア層とその上の銅領域を含む銅配線と、
を有する半導体装置。
(Appendix 7) (7) a silicon substrate having an n-type region;
A gate insulating film formed on the n-type region using silicon oxide containing nitrogen;
Using silicon containing boron, a gate electrode formed on the gate insulating film,
P-type source / drain regions formed in the silicon substrate on both sides of the gate electrode;
A side wall spacer formed on the side wall of the gate electrode using a stack of a silicon oxide layer and a silicon nitride layer;
An interlayer insulating film covering the gate electrode and sidewall spacer and having a planarized surface;
A wiring recess formed from the planarized surface of the interlayer insulating film toward the inside;
A copper wiring including a base barrier layer made of Ta or Ti and a copper region thereon filling the concave portion;
A semiconductor device.
(付記8)(8) n型領域を有するシリコン基板の上に、窒素を含む酸化シリコンを用いたゲート絶縁膜と、ホウ素を含むシリコンを用いたゲート電極とを形成する工程と、
前記ゲート電極両側の前記シリコン基板内にp型ソース/ドレイン領域を形成する工程と、
前記ゲート電極の側壁上に酸化シリコンを用いてサイドウォールスペーサを形成する工程と、
前記ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜を形成する工程と、
前記層間絶縁膜の平坦化された表面から内部に向って凹部を形成し,該凹部内に下地のバリア層とその上の銅領域を含む銅配線とを埋め込む工程と、
前記銅配線を覆って、前記層間絶縁膜上に炭化シリコン層を形成する工程と、
前記シリコン基板を340℃以上の温度で熱処理する工程と、
を含む半導体装置の製造方法。
(Appendix 8) (8) forming a gate insulating film using silicon oxide containing nitrogen and a gate electrode using silicon containing boron on a silicon substrate having an n-type region;
Forming p-type source / drain regions in the silicon substrate on both sides of the gate electrode;
Forming a sidewall spacer using silicon oxide on the sidewall of the gate electrode;
Forming an interlayer insulating film having a planarized surface covering the gate electrode and sidewall spacer;
Forming a recess from the planarized surface of the interlayer insulating film toward the inside, and embedding a copper wiring including a base barrier layer and a copper region thereon in the recess;
Covering the copper wiring and forming a silicon carbide layer on the interlayer insulating film;
Heat treating the silicon substrate at a temperature of 340 ° C. or higher;
A method of manufacturing a semiconductor device including:
(付記9)(9) n型領域を有するシリコン基板と、
前記n型領域上に、誘電率の異なる2層以上の積層構造で形成されたゲート絶縁膜と、
ホウ素を含むシリコンを用いて、前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極両側の前記シリコン基板内に形成されたp型ソース/ドレイン領域と、
前記ゲート電極を覆い、平坦化された表面を有する層間絶縁膜と、
前記層間絶縁膜の平坦化された表面から内部に向って形成された配線用凹部と、
前記凹部を埋める銅配線と、
前記銅配線の上または下に形成された窒素を含まない銅の拡散防止絶縁膜と、を有する半導体装置。
(Appendix 9) (9) A silicon substrate having an n-type region;
On the n-type region, a gate insulating film formed in a laminated structure of two or more layers having different dielectric constants;
Using silicon containing boron, a gate electrode formed on the gate insulating film,
P-type source / drain regions formed in the silicon substrate on both sides of the gate electrode;
An interlayer insulating film covering the gate electrode and having a planarized surface;
A wiring recess formed from the planarized surface of the interlayer insulating film toward the inside;
Copper wiring filling the recess;
A semiconductor device comprising: a copper diffusion-preventing insulating film not containing nitrogen formed on or below the copper wiring.
(付記10)(10) 前記ゲート絶縁膜が、窒素含有量が1at%未満の下層絶縁膜と、窒素含有量が1at%以上の上層絶縁膜を含む請求項9記載の半導体装置。 (Appendix 10) (10) The semiconductor device according to claim 9, wherein the gate insulating film includes a lower insulating film having a nitrogen content of less than 1 at% and an upper insulating film having a nitrogen content of 1 at% or more.
(付記11) (a)n型領域を有するシリコン基板の前記n型領域上に窒素を含む酸化シリコンを用いたゲート絶縁膜を、前記ゲート絶縁膜上にホウ素を含むシリコンを用いたゲート電極を、前記ゲート電極両側の前記シリコン基板内にp型ソース/ドレイン領域を、前記ゲート電極の側壁上に酸化シリコンを用いたサイドウォールスペーサを形成し、絶縁ゲート型トランジスタを構成する工程と、
(b)前記絶縁ゲート型トランジスタを覆って、平坦化された第1表面を有する第1層間絶縁膜と平坦化された第2表面を有する第2層間絶縁膜とを形成する工程と、
(c)前記第1表面から前記絶縁ゲート型トランジスタに達する孔部と前記第2表面から前記孔部に達する凹部とを形成する工程と、
(d)前記孔部内に導電性接続部を、前記凹部内に下地のバリア層とその上の銅層とを含む銅配線を形成する工程と、
(e)前記銅配線を覆って、前記第2層間絶縁膜上に炭化シリコン層を形成する工程と、
を含む半導体装置の製造方法。
(Appendix 11) (a) A gate insulating film using silicon oxide containing nitrogen is formed on the n-type region of a silicon substrate having an n-type region, and a gate electrode using silicon containing boron is formed on the gate insulating film. Forming a p-type source / drain region in the silicon substrate on both sides of the gate electrode, and forming a side wall spacer using silicon oxide on the side wall of the gate electrode, and forming an insulated gate transistor;
(B) forming a first interlayer insulating film having a planarized first surface and a second interlayer insulating film having a planarized second surface so as to cover the insulated gate transistor;
(C) forming a hole reaching the insulated gate transistor from the first surface and a recess reaching the hole from the second surface;
(D) forming a conductive interconnect in the hole, and forming a copper wiring including an underlying barrier layer and a copper layer thereon in the recess;
(E) forming a silicon carbide layer on the second interlayer insulating film so as to cover the copper wiring;
A method of manufacturing a semiconductor device including:
(付記12) 前記工程(b)、(c)、(d)が、
(x1)前記第1層間絶縁膜を形成する工程と、
(x2)前記孔部を形成する工程と、
(x3)前記導電性接続部を形成する工程と、
(x4)前記第2層間絶縁膜を形成する工程と、
(x5)前記凹部を形成する工程と、
(x6)前記銅配線を形成する工程と、
を含む付記11記載の半導体装置の製造方法。
(Supplementary Note 12) The steps (b), (c), (d)
(X1) forming the first interlayer insulating film;
(X2) forming the hole;
(X3) forming the conductive connection portion;
(X4) forming the second interlayer insulating film;
(X5) forming the concave portion;
(X6) forming the copper wiring;
The manufacturing method of the semiconductor device of
(付記13)前記工程(d)が、前記孔部と前記凹部とに前記バリア層と前記銅層とを埋め込む工程を含む請求項11記載の半導体装置の製造方法。
(Additional remark 13) The manufacturing method of the semiconductor device of
(付記14)(a)n型領域を有するシリコン基板の前記n型領域上に窒素を含む酸化シリコンを用いたゲート絶縁膜を、前記ゲート絶縁膜上にホウ素を含むシリコンを用いたゲート電極を、前記ゲート電極両側の前記シリコン基板内にp型ソース/ドレイン領域を、前記ゲート電極の側壁上に酸化シリコン層と窒化シリコン層との積層を用いたサイドウォールスペーサを形成し、絶縁ゲート型トランジスタを構成する工程と、
(b)前記絶縁ゲート型トランジスタを覆って、平坦化された第1表面を有する第1層間絶縁膜と平坦化された第2表面を有する第2層間絶縁膜とを形成する工程と、
(c)前記第1表面から前記絶縁ゲート型トランジスタに達する孔部と前記第2表面から前記孔部に達する凹部とを形成する工程と、
(d)前記孔部内に導電性接続部を、前記凹部内にTaまたはTiで形成された下地のバリア層とその上の銅層とを含む銅配線を形成する工程と、
を含む半導体装置の製造方法。
(Supplementary Note 14) (a) A gate insulating film using silicon oxide containing nitrogen is formed on the n-type region of a silicon substrate having an n-type region, and a gate electrode using silicon containing boron is formed on the gate insulating film. Forming a p-type source / drain region in the silicon substrate on both sides of the gate electrode, and forming a sidewall spacer using a stacked layer of a silicon oxide layer and a silicon nitride layer on the side wall of the gate electrode; Comprising the steps of:
(B) forming a first interlayer insulating film having a planarized first surface and a second interlayer insulating film having a planarized second surface so as to cover the insulated gate transistor;
(C) forming a hole reaching the insulated gate transistor from the first surface and a recess reaching the hole from the second surface;
(D) forming a conductive interconnect in the hole, and forming a copper wiring including an underlying barrier layer formed of Ta or Ti in the recess and a copper layer thereon;
A method of manufacturing a semiconductor device including:
(付記15)さらに、
(e)前記銅配線を覆って、前記第2層間絶縁膜上に炭化シリコン層を形成する工程、
を含む付記14記載の半導体装置の製造方法。
(Supplementary note 15)
(E) forming a silicon carbide layer on the second interlayer insulating film so as to cover the copper wiring;
15. A method for manufacturing a semiconductor device according to
(付記16) 前記工程(b)、(c)、(d)が、
(x1)前記第1層間絶縁膜を形成する工程と、
(x2)前記孔部を形成する工程と、
(x3)前記導電性接続部を形成する工程と、
(x4)前記第2層間絶縁膜を形成する工程と、
(x5)前記凹部を形成する工程と、
(x6)前記銅配線を形成する工程と、
を含む付記14または15記載の半導体装置の製造方法。
(Supplementary Note 16) The steps (b), (c), (d)
(X1) forming the first interlayer insulating film;
(X2) forming the hole;
(X3) forming the conductive connection portion;
(X4) forming the second interlayer insulating film;
(X5) forming the concave portion;
(X6) forming the copper wiring;
18. A method for manufacturing a semiconductor device according to
(付記17)前記工程(d)が、前記孔部と前記凹部とに前記バリア層と前記銅層とを埋め込む工程を含む請求項14または15記載の半導体装置の製造方法。 (Supplementary note 17) The method of manufacturing a semiconductor device according to claim 14 or 15, wherein the step (d) includes a step of embedding the barrier layer and the copper layer in the hole and the recess.
(付記18) (a)n型領域を有するシリコン基板の前記n型領域上に窒素を含む酸化シリコンを用いたゲート絶縁膜を、前記ゲート絶縁膜上にホウ素を含むシリコンを用いたゲート電極を、前記ゲート電極両側の前記シリコン基板内にp型ソース/ドレイン領域を、前記ゲート電極の側壁上に酸化シリコンを用いたサイドウォールスペーサを形成し、絶縁ゲート型トランジスタを構成する工程と、
(b)前記絶縁ゲート型トランジスタを覆い、平坦化された第1表面を有する第1層間絶縁膜を形成する工程と、
(c)前記第1表面から前記絶縁ゲート型トランジスタに達する孔部を形成する工程と、
(d)前記孔部内に導電性接続部を形成する工程と、
(e)前記導電性接続部を覆って、平坦化された第2表面を有する第2層間絶縁膜を形成する工程と、
(f)前記第2表面から前記孔部に達する凹部を形成する工程と、
(g)前記凹部内に下地のバリア層とその上の銅領域を含む銅配線とを埋め込む工程と、
(h)前記銅配線を覆って、前記層間絶縁膜上に炭化シリコン層を形成する工程と、
(i)前記シリコン基板を340℃以上の温度で熱処理する工程と、
を含む半導体装置の製造方法。
(Supplementary Note 18) (a) A gate insulating film using silicon oxide containing nitrogen is formed on the n-type region of a silicon substrate having an n-type region, and a gate electrode using silicon containing boron is formed on the gate insulating film. Forming a p-type source / drain region in the silicon substrate on both sides of the gate electrode, and forming a side wall spacer using silicon oxide on the side wall of the gate electrode, and forming an insulated gate transistor;
(B) forming a first interlayer insulating film covering the insulated gate transistor and having a planarized first surface;
(C) forming a hole reaching the insulated gate transistor from the first surface;
(D) forming a conductive connection in the hole;
(E) forming a second interlayer insulating film having a planarized second surface so as to cover the conductive connection portion;
(F) forming a recess reaching the hole from the second surface;
(G) embedding a base barrier layer and a copper wiring including a copper region thereon in the recess;
(H) covering the copper wiring and forming a silicon carbide layer on the interlayer insulating film;
(I) a step of heat-treating the silicon substrate at a temperature of 340 ° C. or higher;
A method of manufacturing a semiconductor device including:
(付記19) (a)n型領域を有するシリコン基板の前記n型領域上に誘電率の異なる2層以上の積層構造で形成されたゲート絶縁膜を、前記ゲート絶縁膜上にホウ素を含むシリコンを用いたゲート電極を、前記ゲート電極両側の前記シリコン基板内にp型ソース/ドレイン領域を形成し、絶縁ゲート型トランジスタを構成する工程と、
(b)前記絶縁ゲート型トランジスタを覆って、平坦化された第1表面を有する第1層間絶縁膜と平坦化された第2表面を有する第2層間絶縁膜を形成する工程と、
(c)前記第1表面から前記絶縁ゲート型トランジスタに達する孔部と前記第2表面から前記孔部に達する凹部を形成する工程と、
(d)前記孔部内に導電性接続部を、前記凹部内に下地のバリア層とその上の銅層とを含む銅配線を形成する工程と、
(e)前記銅配線の上または下に窒素を含まない銅の拡散防止絶縁膜を形成する工程と、
を含む半導体装置の製造方法。
(Supplementary Note 19) (a) A gate insulating film formed in a laminated structure of two or more layers having different dielectric constants on the n-type region of a silicon substrate having an n-type region, and silicon containing boron on the gate insulating film Forming a p-type source / drain region in the silicon substrate on both sides of the gate electrode to form an insulated gate transistor;
(B) forming a first interlayer insulating film having a planarized first surface and a second interlayer insulating film having a planarized second surface so as to cover the insulated gate transistor;
(C) forming a hole reaching the insulated gate transistor from the first surface and a recess reaching the hole from the second surface;
(D) forming a conductive interconnect in the hole, and forming a copper wiring including an underlying barrier layer and a copper layer thereon in the recess;
(E) forming a copper diffusion-preventing insulating film containing no nitrogen above or below the copper wiring;
A method of manufacturing a semiconductor device including:
(付記20) 前記工程(b)、(c)、(d)が、
(x1)前記第1層間絶縁膜を形成する工程と、
(x2)前記孔部を形成する工程と、
(x3)前記導電性接続部を形成する工程と、
(x4)前記第2層間絶縁膜を形成する工程と、
(x5)前記凹部を形成する工程と、
(x6)前記銅配線を形成する工程と、
を含む付記19記載の半導体装置の製造方法。
(Supplementary Note 20) The steps (b), (c), (d)
(X1) forming the first interlayer insulating film;
(X2) forming the hole;
(X3) forming the conductive connection portion;
(X4) forming the second interlayer insulating film;
(X5) forming the concave portion;
(X6) forming the copper wiring;
20. A method for manufacturing a semiconductor device according to
11 シリコン基板
12 シャロートレンチアイソレーション
13 ゲート絶縁層
14 ゲート電極
15 窒化シリコン層(積層サイドウォールスペーサ)
16 酸化シリコン層(積層サイドウォールスペーサ)
17 酸化シリコン層(単層サイドウォールスペーサ)
18 ソース/ドレイン領域
20 窒化シリコン層(エッチストッパ)
21 層間絶縁膜
22 タングステンプラグ
24、25 絶縁層
26 バリアメタル層
27 銅層
29 銅拡散防止絶縁層
11
16 Silicon oxide layer (laminated side wall spacer)
17 Silicon oxide layer (single layer side wall spacer)
18 Source /
21
Claims (1)
前記ゲート電極両側の前記シリコン基板内にp型ソース/ドレイン領域を形成する工程と、
前記ゲート電極の側壁上に酸化シリコンを用いてサイドウォールスペーサを形成する工程と、
前記ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜を形成する工程と、
前記層間絶縁膜の平坦化された表面から内部に向って凹部を形成し,該凹部内に下地のバリア層とその上の銅領域を含む銅配線とを埋め込む工程と、
前記銅配線の上に炭化シリコン層を形成する工程と、
前記炭化シリコン層の上方に絶縁層をCVDで形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 forming a gate insulating film using silicon oxide containing nitrogen and a gate electrode using silicon containing boron on a silicon substrate having an n-type region;
Forming p-type source / drain regions in the silicon substrate on both sides of the gate electrode;
Forming a sidewall spacer using silicon oxide on the sidewall of the gate electrode;
Forming an interlayer insulating film having a planarized surface covering the gate electrode and sidewall spacer;
Forming a recess from the planarized surface of the interlayer insulating film toward the inside, and embedding a copper wiring including a base barrier layer and a copper region thereon in the recess;
Forming a silicon carbide layer on the copper wiring;
Forming an insulating layer by CVD above the silicon carbide layer;
A method for manufacturing a semiconductor device, comprising:
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000150880A (en) * | 1998-11-18 | 2000-05-30 | Toshiba Corp | Manufacture of semiconductor device |
JP2001291861A (en) * | 2000-04-05 | 2001-10-19 | Nec Corp | Mos transistor and method for manufacturing the same |
JP2001319928A (en) * | 2000-05-08 | 2001-11-16 | Hitachi Ltd | Semiconductor integrated circuit device and manufacturing method therefor |
WO2002001627A1 (en) * | 2000-06-26 | 2002-01-03 | Hitachi, Ltd. | Semiconductor device and method manufacturing the same |
JP2002083959A (en) * | 2000-09-08 | 2002-03-22 | Sony Corp | Semiconductor device and its manufacturing method |
-
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000150880A (en) * | 1998-11-18 | 2000-05-30 | Toshiba Corp | Manufacture of semiconductor device |
JP2001291861A (en) * | 2000-04-05 | 2001-10-19 | Nec Corp | Mos transistor and method for manufacturing the same |
JP2001319928A (en) * | 2000-05-08 | 2001-11-16 | Hitachi Ltd | Semiconductor integrated circuit device and manufacturing method therefor |
WO2002001627A1 (en) * | 2000-06-26 | 2002-01-03 | Hitachi, Ltd. | Semiconductor device and method manufacturing the same |
JP2002083959A (en) * | 2000-09-08 | 2002-03-22 | Sony Corp | Semiconductor device and its manufacturing method |
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