JP2007184590A - 高密度集積回路の製造方法 - Google Patents

高密度集積回路の製造方法 Download PDF

Info

Publication number
JP2007184590A
JP2007184590A JP2006346119A JP2006346119A JP2007184590A JP 2007184590 A JP2007184590 A JP 2007184590A JP 2006346119 A JP2006346119 A JP 2006346119A JP 2006346119 A JP2006346119 A JP 2006346119A JP 2007184590 A JP2007184590 A JP 2007184590A
Authority
JP
Japan
Prior art keywords
pattern
layer
elements
transistors
hard mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006346119A
Other languages
English (en)
Other versions
JP5334367B2 (ja
Inventor
Witters Liesbeth
リースベト・ウィッテルス
Nackaerts Axel
アクセル・ナッケルツ
Staf Verhaegen
スタフ・フェルヘーヘン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Interuniversitair Microelektronica Centrum vzw IMEC
Original Assignee
Interuniversitair Microelektronica Centrum vzw IMEC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Interuniversitair Microelektronica Centrum vzw IMEC filed Critical Interuniversitair Microelektronica Centrum vzw IMEC
Publication of JP2007184590A publication Critical patent/JP2007184590A/ja
Application granted granted Critical
Publication of JP5334367B2 publication Critical patent/JP5334367B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】ＦｉｎＦＥＴ素子などを含む高密度集積回路を製造するための方法を提供する。
【解決手段】回路パターン（１００）を半導体基板（３００）のデバイス層（３２０）に形成する方法は、回路パターン（１００）を２つの直交するサブパターン（２００，２１０）に分解することと、第１サブパターンのパターンを、デバイス層（３２０）の上に横たわるハードマスク層（３３０，５００）に転写することと、他方のサブパターンのパターンを、パターン化したハードマスク層（３３０，５００）の上に横たわる感光層（３５０）に転写することと、パターン化したハードマスク層（３３０，５００）およびパターン化した感光層（３５０）をマスクとして用いてデバイス層（３２０）のパターニングを行うことと、パターン化したハードマスク層（３３０，５００）およびパターン化した感光層（３５０）を除去することを含む。
【選択図】図３ｄ

Description

本発明は、半導体素子の製造方法に関し、特に、高密度集積回路、例えば、ＦｉｎＦＥＴ素子などのフィンベースのトランジスタ素子を含む高密度集積回路を、二重リソグラフ露光技術を用いて製造するための方法および手段、ならびにこれらを用いて製作した集積回路および素子に関する。
ＦｉｎＦＥＴ素子は、知られており、ソース領域と、ドレイン領域と、ソース領域とドレイン領域を接続するフィン(fin)形状のチャネル領域と、その上にある、チャネルの導電率を制御するゲート電極とを備える。フィンは、半導体材料で形成され、下にある基板から突出している。プレーナ型またはバルク型のＭＯＳ素子では、ゲート電極の制御下でドレイン領域とソース領域を接続するチャネル幅は、プレーナ型素子が製作される活性領域の幅によって決定されるが、ＦｉｎＦＥＴ素子の幅は、第１の例において、フィンの側壁(sidewall)の高さによって決定される。
ＦｉｎＦＥＴ素子を製造するための先行技術では、種々の方法が知られている。導電チャネルとして、ドライエッチングされたシリコン（Ｓｉ）フィンの側壁を用いて、ダブルゲートトランジスタを製作する方法のアイデアは、１９９８年、文献「D. Hisamoto et al., "A folded-channel MOSFET for deep-sub-tenth Micron Era", IEDM Technical Digest 1998, pp 1032-1034」で既に公開されている。米国出願第６７０９９８２号は、スペーサ技術を用いてＦｉｎＦＥＴを製造するための方法を開示している。この開示によれば、半導体フィンの寸法は、リソグラフプロセスを用いて、半導体材料の上に横たわる感光層で規定されたパターン寸法によっては規定されず、半導体材料の上に横たわるマスキング材料に形成されたスペーサによって規定される。こうしたスペーサで規定されるＦｉｎＦＥＴプロセス技術は、リソグラフプロセスの実施が少ない場合でも、より小型なＦｉｎＦＥＴ素子の製造を可能にする。
増加した回路密度での連続駆動は、かなり小さなピッチサイズを得ることを要求し続け、より小型な素子をより小さい間隔で配置されるように製作しなければならない。これらの厳密な寸法的要求を満たすことは、容易ではない。最新のリソグラフプロセスを用いた場合でも、高密度回路を正確に印刷可能であることは誰も保証できない。従って、レイアウトまたはプロセスが、利用可能なリソグラフ技術に準拠するように、高密度回路のレイアウトまたはプロセスステップを修正する必要がある。
図１ａは、ソース／ドレイン領域（１１０）およびフィン（１２０）を形成した後の先行技術の回路（１００）の概略平面図を示す。図１ｂは、ゲート電極（１３０）を形成した後の同じ回路を示す。典型的には、フィン（１２０）およびソース／ドレイン領域（１１０）は、同じ半導体材料における同じパターニングステップの際に規定される。図示した回路は、中間でソース／ドレイン領域（１１０）を共有する６個のＦｉｎＦＥＴ素子からなり、３個のＦｉｎＦＥＴ素子からなる各グループは、外側のソース／ドレイン領域（１１０）を共有している。
高密度回路は、リソグラフに好都合なレイアウトを用いることによって製造可能である。こうしたリソグラフに好都合なレイアウトの幾つかは、先行技術で知られている。
リソグラフに好都合な１つのレイアウト方式は、フィンおよびゲート電極を単一方向に形成することを含む。半導体フィンは、チャネル領域を構成し、一方向に沿って互いに整列している。同様に、例えば、多結晶シリコンに形成されたゲート電極は、他の方向に沿って互いに整列しており、その方向はフィンの方向に対してほぼ垂直である。そして、軸外照射、例えば、ダイポール照射を含むリソグラフプロセスを適用して、各一方向レイアウトについての最善なリソグラフ性能を、それぞれフィンおよびゲートのレベルで付与するプロセス設定を選択することができる。
この手法は、高密度回路の形成を可能にするが、単一方向に関するリソグラフの最適化が各臨界レベルで得られるだけで、この手法は幾つかの不具合がある。同じリソグラフプロセスが全てのタイプの回路について使用されるため、メモリセルなどの高密度回路についての照射選択が、ロジック回路などの低密度回路の設計に大きな影響を及ぼす。異なる密度を持つ回路を同じ基板上に一緒に集積化する必要があるため、全ての回路は、上述した単一方向の手法でレイアウトを必要とし、これにより電子回路のレイアウトを行う際の設計自由度を制限する。
それぞれフィンおよびゲートレベルでの単一方向レイアウトを有する他の不具合は、選択したフィン方向からオフセットした方向には半導体材料が存在していないため、平行な半導体フィンがフィン自体のレベルで接続できない点である。従って、こうした単一方向レイアウトは、各ＦｉｎＦＥＴ素子にコンタクト領域と、コンタクト領域においてＦｉｎＦＥＴ素子と接続するための追加の金属配線とを提供することを必要とする。図１ａと図１ｂに示す回路について、半導体フィン（１２０）およびポリライン(polyline)（１３０）だけがパターン化され、フィン（１２０）へのアクセスおよび隣接フィン（１２０）間の接触を提供するソース／ドレイン領域（１１０）が存在していない。
単一の最適化したリソグラフプロセスステップにおいてパターン印刷を可能にする単一方向レイアウトを使用する代わりに、多重のリソグラフプロセスステップを実施することができ、各ステップは、同じ感光層で回路の一部を印刷するために最適化される。二重露光技術は、先行技術で知られている。欧州特許出願第ＥＰ１３８５０５２号は、垂直および水平に配向した要素を含むパターンが、垂直成分マスクおよび水平成分マスクを形成することによって、基板上に印刷される方法を開示している。垂直成分マスクは、Ｘ極(pole)照射を用いて印刷され、水平成分マスクは、Ｙ極照射を用いて印刷される。この手法では、２つの直交方向に要素を有する回路が設計される。そして、回路の設計は、２つのサブ設計に分割されており、第１のサブ設計は、第１方向に沿って配向した回路要素を含み、第２のサブ設計は、第１方向に対して垂直な第２方向に沿って配向した回路要素を含む。そして、各サブ設計は、対応した方向に最適化されたリソグラフプロセスを用いて、同じ感光層に印刷される。二重露光用のための１つの可能性ある照射配置は、二重ダイポール照射である。ここで、回路のパターンは分割され、印刷すべき方向に関してダイポールの対応する位置が選択され、例えば、第１露光では水平ラインに高い分解能が得られるようにし、第２露光では垂直ラインに高い分解能が得られるようにしている。
例えば、ポジ型(positive tone)レジストを用いた場合、第１パターン及び／又は第２パターンに開放エリアが存在している場所で、レジストが除去される。そして、組み合せたリソグラフプロセスは、全回路の印刷を生成する。この手法は、回路設計の際、設計者により多くの自由度と、いずれの方向でのリソグラフプロセスについて独立な最適化とを与えるが、図１ａに示すような幾つかの不具合に悩まされる。
水平フィン（１２０）の第１パターンをレジスト層に印刷する場合、フィン（１２０）の外側にある全てのレジストが露光されることになる。例えば、中間ソース／ドレイン領域（１１０）に対応したエリアがこの第１パターンに含まれていない場合、対応したレジストエリアが露光される。垂直なソース／ドレイン領域（１１０）の第２パターンを印刷する場合、中間ソース／ドレイン領域（１１０）の露光エリアは修復できず、図１ａでの回路の外側ソース／ドレイン領域（１１０）だけが印刷できる。中間ソース／ドレイン領域を規定する垂直ラインをフィンの水平ラインと一緒に印刷すべき場合は、角丸め(corner rounding)効果およびライン端の短縮化に起因して、これらの水平ラインの寸法制御を劣化させることになる。
上記先行技術では、回路（１００）のフィン（１２０）は、上述したような不具合を有するリソグラフプロセスによって規定されていた。その代わりに、前述したようなスペーサ規定技術によって、フィン（１２０）を製造できるであろう。しかしながら、スペーサで規定されたフィンは、印刷可能な設計での制限に悩まされることになる。この代替の手法では、半導体フィンは、半導体材料の上部にあるパターンに隣接した形成されるスペーサによって規定される。このパターンは、その反対側に形成されたスペーサを分離するため、これらの対向側にあるスペーサによって規定されるフィンの間では、半導体材料中で接続が得られない。従って、電子回路の構成により必要となる場合、これらのフィンを接触させるために、追加のコンタクト領域および金属配線を設ける必要がある。
米国特許第６７０９９８２号 欧州特許出願第ＥＰ１３８５０５２号 D. Hisamoto et al., "A folded-channel MOSFET for deep-sub-tenth Micron Era", IEDM Technical Digest 1998, pp 1032-1034
本発明の目的は、高密度集積回路、例えば、ＦｉｎＦＥＴ素子などのフィンベースのトランジスタ素子を含む高密度集積回路を製造するための方法を提供することである。本発明の実施形態の利点は、ＦｉｎＦＥＴ素子などを含む高密度集積回路の製造ための半導体プロセスについてのニーズを解決することである。本発明の好ましい実施形態の利点は、これらの集積回路の構成により必要に応じて、コンタクト領域の数及び／又は、ＦｉｎＦＥＴ素子を接続するのに要する金属配線を低減する半導体プロセスを提供することである。
上記目的は、本発明の実施形態に係る方法および素子によって達成される。
本発明は、少なくとも第１方向に沿って配向した要素と、第２方向に沿って配向した要素とを有するパターンを、基板に形成する方法に関し、前記第１方向は、前記第２方向に対して実質的に直交しており、該方法は、ハードマスク層を基板上に形成することと、ハードマスク層に、前記第１方向に沿って配向した要素のパターンを形成することと、第２方向に沿って配向した要素のパターンを用いて、基板にリソグラフプロセスを行うことと、基板のエッチングを行うこととを含む。ハードマスク層は、リソグラフプロセスでの照射ステップに対して感度がない層、即ち、感光性のない層であることが好ましく、そして、基板の材料に対して選択的に除去可能であることが好ましい。
該方法は、さらに、前記ハードマスク層にパターンを形成するのに先だって、前記第１方向に配向したパターンの要素を含む第１マスクを生成することを含む。該方法は、さらに、基板にリソグラフプロセスを行うのに先だって、前記第２方向に配向したパターンの要素を含む第２マスクを生成することを含む。前記第１マスクは、前記第１方向に配向した要素のパターンをハードマスク層に形成するのに適しているものでもよい。前記第２マスクは、第２方向に沿って配向した要素のパターンを用いて基板にリソグラフプロセスを行うのに適していているものでもよい。
ハードマスク層に、前記第１方向に沿って配向した要素のパターンを形成するステップは、中間パターンに従ってハードマスク層をパターン化することと、中間パターンに従ってパターン化したハードマスク層の上に横たわる他のハードマスク層を形成することと、中間パターンに従ってパターン化したハードマスク層に寄せて側壁(sidewall)スペーサを形成することと、中間パターンに従ってパターン化したハードマスク層を除去することを含んでもよい。
代替として、ハードマスク層に、前記第１方向に沿って配向した要素のパターンを形成するステップは、感光層をハードマスク層の上に形成することと、感光層を前記第１方向に沿って配向した要素のパターンで露光することと、ハードマスク層をエッチングすることを含んでもよい。
基板にリソグラフプロセスを行うステップは、感光層を、パターン化したハードマスク層の上に形成することと、感光層を第２方向に沿って配向した要素のパターンで露光することを含んでもよい。
基板にパターンを形成することは、局所相互接続(local interconnect)を集積回路の２つの要素間に形成することを含んだり、それで構成されてもよい。局所相互接続は、回路の２つの要素間の接続でもよく、これにより要素間の接続は、配線機構の金属層部分を介して行われない。換言すると、局所相互接続は、回路の２つの要素間の接続でもよく、これにより要素間の接続は、デバイス層の材料内、即ち、配線機構の金属層部分の外側で行われる。局所相互接続は、要素が製作される同じ材料層、及び／又は要素が製作される隣接する層に存在している回路の２つの要素間の接続でもよい。
局所相互接続は、回路のラインプロセスの初期段階(front-end)で製作される接続でもよい。集積回路の２つの要素は、同じデバイス層からなる２つの要素であってもよく、前記局所相互接続は、前記同じデバイス層の中に製作される。局所相互接続はまた、少なくとも１つの要素が製作されるデバイス層に隣接するデバイス層の中に製作してもよい。前記デバイス層は、半導体層であってもよい。局所相互接続は、要素間の直接接続でもよい。それは、前記デバイス層の１つの中に完全に形成してもよい。
集積回路は、フィンベースのトランジスタ要素を含んでもよく、集積回路は、フィン領域を含み、前記フィン領域は、半導体層中に形成された前記局所相互接続によって接続される。そして、前記局所相互接続は、コンタクトパッド領域として参照することがある。そして、前記局所相互接続は、例えば、２つのフィン領域などのフィン領域を、トランジスタの制御領域、例えば、ゲート領域、またはトランジスタの２つの制御領域、例えば、２つのゲート領域と接続してもよい。
基板は、ＳＯＩ(セミコンダクタ・オン・インシュレータ:semiconductor-on-insulator)基板であってもよく、半導体層は、ＳＯＩ基板の半導体層であってもよい。
本発明はまた、回路パターンを半導体基板のデバイス層に形成する方法に関し、該方法は、回路パターンを２つの直交するサブパターンに分解することと、第１サブパターンのパターンを、デバイス層の上に横たわるハードマスク層に転写(transfer)することと、他方のサブパターンのパターンを、パターン化したハードマスク層の上に横たわる感光層に転写することと、パターン化したハードマスク層およびパターン化した感光層をマスクとして用いてパターニングを行うことと、パターン化したハードマスク層およびパターン化した感光層を除去することとを含む。回路パターンを２つの直交するサブパターンに分解することは、自動化した方法で行ってもよい。２つの直交するサブパターンは、得られるパターンが、デバイス層の中に形成されるべき回路パターンであるようにしてもよい。
さらに本発明は、メモリ回路またはロジック回路に関し、該回路は、少なくとも１つのデバイス層と、回路の異なる要素を配線するための少なくとも１つの金属層とを備え、該回路は、前記少なくとも１つのデバイス層に製作された複数の要素を備え、前記回路は、前記複数の要素のうちの少なくとも２つの要素を接続する局所相互接続をさらに備え、前記局所相互接続は、前記少なくとも１つのデバイス層の１つの中に形成されている。
前記局所相互接続による少なくとも２つの要素の接続は、直接接続であってもよく、これは、前記デバイス層の１つの中に完全に形成される。局所相互接続は、回路の２つの要素間の接続であってもよく、これにより要素間の接続は、配線機構の金属層部分を介して行われない。換言すると、局所相互接続は、回路の２つの要素間の接続でもよく、これにより要素間の接続は、デバイス層の材料内、即ち、配線機構の金属層部分の外側で行われる。局所相互接続は、要素が製作される同じ材料層、及び／又は要素が製作される隣接する層に存在している回路の２つの要素間の接続でもよい。
局所相互接続は、回路のラインプロセスの初期段階(front-end)で製作される接続でもよい。集積回路の２つの要素は、同じデバイス層からなる２つの要素であってもよく、前記局所相互接続は、前記同じデバイス層の中に製作される。局所相互接続はまた、少なくとも１つの要素が製作されるデバイス層に隣接するデバイス層の中に製作してもよい。前記デバイス層は、半導体層であってもよい。
回路は、フィンベースのトランジスタを複数含んでもよく、前記フィンベースのトランジスタは、フィン領域と制御電極を備え、前記局所相互接続によって接続された前記少なくとも２つの要素は、少なくとも２つのフィン領域、フィン領域および制御電極、あるいは少なくとも２つの制御電極のいずれかでもよい。
前記局所相互接続は、接続パッドとしてとして参照することがある。前記フィンベースのトランジスタは、ＦｉｎＦＥＴ素子であってもよく、前記制御電極は、ゲート電極である。
少なくとも２つの要素は、同じデバイス層の中に製作してもよい。局所相互接続は、前記少なくとも２つの要素と同じデバイス層の中に製作してもよい。
メモリ回路またはロジック回路は、メモリ回路でもよい。メモリ回路は、スタティックランダムアクセスメモリセルを備えてもよく、またはそれで構成されてもよい。スタティックランダムアクセスメモリセルは、双安定(bistable)要素を形成し、双安定要素にアクセスするための２つの選択トランジスタＴ２，Ｔ５を形成するように構成された複数のＦｉｎＦＥＴ素子を備え、２つの選択トランジスタＴ２，Ｔ５のゲート電極は、ＳＲＡＭメモリセル上を走行する第１金属接続を用いて、第１金属レベルで接続され、そして、双安定要素Ｔ４〜Ｔ６，Ｔ１〜Ｔ３の個々のフィン間の接続は、前記フィンが形成されたのと同じ材料内に形成される。
スタティックランダムアクセスメモリセルは、トランジスタＴ１，Ｔ３，Ｔ４，Ｔ６を含む２つのインバータＴ４〜Ｔ６，Ｔ１〜Ｔ３と、２つのインバータと接触するための２つのパストランジスタＴ５，Ｔ２とを備えてもよく、これによりトランジスタＴ４，Ｔ５，Ｔ６は共通パッドを共有するとともに、トランジスタＴ４，Ｔ６は共通のゲート電極を有し、トランジスタＴ１，Ｔ２，Ｔ３は共通パッドを共有するとともに、トランジスタＴ１，Ｔ３は共通のゲート電極を有し、トランジスタＴ１，Ｔ３のゲート電極は、トランジスタＴ４，Ｔ５，Ｔ６の共通パッドと接続され、トランジスタＴ４，Ｔ６のゲート電極は、トランジスタＴ１，Ｔ２，Ｔ３の共通パッドと接続され、ｎＭＯＳトランジスタＴ５，Ｔ２の他方のパッドは、ビットラインＢＬに接続され、両方のトランジスタＴ５，Ｔ２のゲート電極は、共通のワードラインＷＬに接続され、ｎＭＯＳトランジスタＴ６，Ｔ３の間で共有されるパッドは、グランドラインＶｓｓに接続され、ｐＭＯＳトランジスタＴ４，Ｔ１の間で共有されるパッドは、電源ラインＶｄｄに接続されており、トランジスタＴ１，Ｔ３のゲート電極とトランジスタＴ４，Ｔ５，Ｔ６の共通パッドとの間の接続、ならびにトランジスタＴ４，Ｔ６のゲート電極とトランジスタＴ１，Ｔ２，Ｔ３の共通パッドとの間の接続がデバイス層の中に形成され、両方のトランジスタＴ５，Ｔ２のゲート電極と共通のワードラインＷＬとの間の接続が、第１金属レベルで形成されることを特徴とする。
本発明はまた、メモリ回路またはロジック回路を製造する方法に関し、該メモリ回路またはロジック回路は、第１方向に配向した複数の要素と、第２方向に配向した要素とを備え、前記第１方向は、前記第２方向に対して実質的に直交しており、前記複数の要素は、少なくとも１つのデバイス層および回路の異なる要素を配線するための少なくとも１つの金属層の中に製作され、
該方法は、ハードマスク層を基板上に形成することと、ハードマスク層に、前記第１方向に配向した要素のパターンを形成することと、第２方向に配向した要素のパターンを用いて、基板にリソグラフプロセスを行うことと、基板のエッチングを行うこととを含み、第１方向に配向した前記要素または第２方向に配向した前記要素の１つは、少なくとも１つのデバイス層内に製作された要素の間の局所相互接続である。
本発明の特に好ましい態様は、添付した独立および従属の請求項に記載されている。従属請求項からの特徴は、独立請求項の特徴、および、請求項に適切かつ明示的に記載されたものだけでない他の従属請求項の特徴と組み合わせてもよい、
本発明の実施形態は、効率的で安定した及び／又は信頼性の高い、高密度集積回路の製造方法を提供することができる。
本発明についての上記および他の特性、特徴および利点は、本発明の原理を例として図示した添付図面と関連した、下記詳細な説明から明らかとなろう。この詳細な説明は、本発明の範囲を制限することなく、例だけの目的に供与される。下記に引用した参考図面は、添付した図面を参照するものである。
本発明を、特定の実施形態に関連して、一定の図面を参照しつつ説明するが、本発明は、これに限定されず、請求項にのみによって限定される。記載した図面は、概略的なものに過ぎず、非限定的である。図面において、要素の幾つかのサイズは強調して、説明目的のために同じ尺度で描いていないことがある。寸法および相対的寸法は、本発明の実際の具体化に対応していない。
さらに、詳細な説明および請求項における用語：第１、第２などは、類似の要素を区別するために用いており、必ずしも連続的または時間順の順番を説明するためでない。そうして用いた用語は、適切な状況下で交換可能であって、ここで説明した本発明の実施形態が、ここで説明し図示したものとは別の順番で動作可能であることと理解すべきである。
請求項で用いた用語「備える、含む(comprising)」は、列挙した手段に限定されるものと解釈すべきでなく、他の要素やステップを排除するものでない。参照したように、記述した特徴、整数、ステップまたは構成要素の存在を特定するものと解釈され、１つ又はそれ以上の他の特徴、整数、ステップまたは構成要素、あるいはこれらのグループの存在や追加を排除するものでない。「ＡとＢとを備えるデバイス」という表現の範囲は、構成要素Ａ，Ｂだけからなるデバイスに限定されるべきでない。本発明に関して、デバイスの関連した構成要素がＡとＢであることを意味する。
詳細な説明を通じて、用語「水平」または「Ｘ方向」および「垂直」または「Ｙ方向」は、パターン内での２つの垂直な方向を識別するために用いている。よって、用語「水平」および「垂直」は、絶対的な方向として解釈すべきでなく、相互に平行であったり、または相対的に直交した向きとなり得るこれらの相対的な位置に従って、パターン要素の区別を可能にする方法として解釈すべきである。
リソグラフパターニングとは、感光材料またはレジストからなる層を成膜するステップと、あるパターンに従って、この層を露光して、このパターンを感光材料に転写するステップと、露光した感光材料を現像するステップとを意味する。正のレジストを使用した場合、現像の際、露光した感光材料が除去される。本発明は、正のレジストの使用に限定されない。例えば、負のレジストが使用可能であり、この場合、現像の際、未露光の感光材料が除去される。あるパターンによる露光は、光学リソグラフプロセスで行われるように、このパターンを含むマスクまたはレチクル(reticle)を通した感光材料の露光、あるいは、例えば、極紫外リソグラフ（ＥＵＶ）で行われるように、このパターンを含むマスクまたはレチクルを通して感光材料に向けて光を反射させることによる露光、あるいは、例えば、電子ビームリソグラフで行われるように、このパターンを感光材料に直接に書き込みことによる露光とすることができる。
「基板」とは、キャリアおよび、設計によるレイアウトを設けるべき層として参照されることに留意する。ある設計を基板の上／中に設けることは、ある設計を、選択した設計によるレイアウトを設けるべき層に設けることに対応する。
本発明は、本発明の幾つかの実施形態の詳細な説明によって説明する。本発明の他の実施形態は、本発明の真の精神または技術的教示から逸脱することなく、当業者の知識に従って構成可能であり、本発明は、添付の請求項の用語によってのみ限定されることは明らかである。
トランジスタを参照する。これらは、ドレインなどの第１主電極、ソースなどの第２主電極および、ゲートなどの、第１主電極と第２主電極の間での電荷の流れを制御するための制御電極を有する三端子デバイスである。
本発明はまた、任意のトランジスタ技術、例えば、これに限定されないが、ＣＭＯＳ、ＢＩＣＭＯＳ、バイポーラおよびＳｉＧｅ ＢＩＣＭＯＳ技術において構成可能な類似のデバイスに適用可能であることは、当業者にとって明らかとなろう。さらに、本発明の成果は、例えば、ＰＭＯＳおよびＮＭＯＳトランジスタを参照して説明しているが、本発明は、その範囲内で相補的デバイスを含み、これによりＰＭＯＳおよびＮＭＯＳトランジスタは、それぞれＮＭＯＳおよびＰＭＯＳトランジスタになる。当業者は、本発明の真の精神から逸脱することなく、こうした変更を行うことができる。
第１の態様において、本発明は、あるパターン、例えば、高密度パターンを、基板に、例えば、基板のデバイス層の中に形成するための方法を開示する。デバイス層は、半導体層、例えば、シリコン、ゲルマニウムまたはシリコンとゲルマニウムの合金からなる層とすることができ、この場合、チャネル領域及び／又はソース／ドレイン領域がパターン化されている。デバイス層は、導電層、例えば、多結晶シリコンまたは金属、例えば、アルミニウム、タンタルや窒化タンタル、チタンや窒化チタンなどからなる層とすることができ、この場合、ゲート電極がパターン化されている。デバイス層は、誘電体層、例えば、多孔性酸化シリコンなどのｌｏｗ−ｋ（低誘電率）誘電体からなる層とすることができ、この場合、溝がダマシン(damascene)処理で形成され、この溝は、金属配線機構を形成するために、金属で充填される。
パターンを基板に形成する方法は、特に、少なくとも第１方向に沿って配向した要素と、第２方向に沿って配向した要素とを有するパターンを形成するのに適しており、第１方向および第２方向は実質的に直交している。該方法は、ハードマスク層を基板上に形成することを含み、ハードマスク層は、感光性のない層、例えば、レジスト層でない層でもよい。該方法は、さらに、ハードマスク層に、第１方向に沿って配向した要素のパターンを形成することと、第２方向に沿って配向した要素のパターンを用いて、基板にリソグラフプロセスを行うこととを含む。該方法は、さらに、基板のエッチングを行うことを含み、基板上にパターンが得られる。
パターンを２つのサブパターンに分解するステップは、各サブパターンは、実質的に同じ方向に配向したパターンの一部を含み、一方のサブパターンは他方のサブパターンに対して直交しており、このステップは該方法の一部でもよく、別個に実施してもよい。いったん分解したパターンが得られると、本発明の方法は、第１のパターニングステップにおいて、２つのサブパターンの一方を、デバイス層の上に横たわるハードマスク層に転写し、第２のパターニングステップにおいて、２つのサブパターンの他方を、パターン化したハードマスク層の上に横たわるレジスト層に転写し、第３のパターニングステップにおいて、パターン化したハードマスク層およびパターン化したレジスト層を用いてデバイス層のエッチングを行うことによって、実施することができ、デバイス層に高密度パターンを生成する。第１の態様の方法は、別々の実施形態を用いて説明しており、本発明はこれに限定されない。
本発明の第１実施形態において、例えば、集積回路用パターンなど、高密度パターンを含む集積回路用のパターンを提供する方法が開示されている。集積回路は、例えば、ＦｉｎＦＥＴ（電界効果トランジスタ）素子などのフィンベースのトランジスタ素子を含むメモリ回路またはロジック回路であってもよい。例として、該方法は、フィンベースのトランジスタを含む集積回路に関して示しており、本発明はこれに限定されない。ＦｉｎＦＥＴ素子のフィンを規定するために、リソグラフプロセスが用いられる。用いた例では、接続領域は、局所相互接続としても知られ、同じ層内に、ＦｉｎＦＥＴ素子のフィンとして形成される。
本発明を教示するために、フィンレベルでの回路レイアウトを図２ａに示している。このレイアウトは、この回路（１００）の一部として、フィン（１２０）および、例えば、ソース／ドレイン領域（１１０）などの第１および第２電極領域（１１０）を得るようにして、半導体層（３２０）に形成されるパターンを示す。例示の回路（１００）のレイアウトは、５個のフィン（１２０）を含み、そのうち４個は、回路（１００）の中央において、ソース／ドレイン領域（１１０）などの第１および第２電極領域（１１０）を共有している。ソース／ドレイン領域（１１０）などの第１および第２電極領域（１１０）は、パッドとしても知られ、これら４個のフィンと接触するために使用できる。図２ａに示したパターンは、最初に２つのサブパターンに分解してもよく、あるいは分解したパターンを入手したり、受け取ってもよい。パターンは、構成要素であってもよい。パターンはまた、得られる像が、形成すべきパターンであるようにしてもよい。
第１サブパターン（２００）は、第１方向、例えば、フィンレベルでの回路（１００）の水平要素（Ｘ方向）に対応したパターンを含む。この例では、第１サブパターン（２００）は、フィン（１２０）を含む。第２サブパターン（２１０）は、第１方向に対して垂直な第２方向、例えば、フィンレベルでの回路（１００）の垂直要素（Ｙ方向）に対応したパターンを含む。この例では、第２サブパターン（２１０）は、共通パッド（１１０）を含む。このレベルにおいて、回路パターン（１００）は、２つのマスク（２００，２１０）を生成するために用いられ、これらの２つのマスク（２００，２１０）の各々は、２つの垂直な方向のうちの１つに沿って配向したパターンのその部分を含む。
図３ａ〜図３ｅは、図２ｂと図２ｃのサブパターンを用いて、図２ａのレイアウトを製造するための方法を示している。図３ａ〜図３ｅは、概略断面図Ａ−Ａ（右側）と、適切な対応した平面図（左側）であり、第１実施形態に係る方法でのプロセスステップを示している。
基板（３００）が用意される。この基板（３００）は、シリコンやゲルマニウムのウエハなどの半導体基板とすることができる。好ましくは、この基板は、例えば、酸化シリコン層などの誘電体層（３１０）の上に形成された半導体層（３２０）を備えたＳＯＩ(セミコンダクタ・オン・インシュレータ:semiconductor-on-insulator)基板である。半導体層は、シリコン、ゲルマニウムまたはシリコンもしくはゲルマニウムの合金とすることができる。この基板は、半導体層（３２０）がシリコン層である、シリコン・オン・インシュレータ(silicon-on-insulator)ウエハとすることができる。この基板は、半導体層（３２０）がゲルマニウム層である、ゲルマニウム・オン・インシュレータ(germanium-on-insulator)ウエハとすることができる。
この半導体層（３２０）には、回路（１００）のフィン（１２０）およびパッド（１１０）がパターン化されることになる。半導体層（３２０）の上には、ハードマスク層（３３０）が形成される。このハードマスク層（３３０）は、半導体層（３２０）および誘電体層（３１０）に対して選択的に除去可能である。このハードマスク層は、窒化シリコン、シリコンカーバイド、またはオキシ窒化シリコンで形成できる。
第１のパターニングステップにおいて、２つのサブパターン（２００，２１０）のうちの１つのパターンが、このハードマスク層（３３０）に転写される。いずれかのサブパターンが選択されるかは、サブパターンに存在する最小寸法に依存するであろう。最も臨界的なサブパターン、即ち、第１のパターニングステップにおいて最小の特徴部サイズを有するサブパターンを使用するように選択できる。
図３ａは、誘電体層（３１０）の上に横たわる半導体層（３２０）を備えた基板（３００）を示す。半導体層（３２０）の上に横たわるのは、ハードマスク層（３３０）である。感光材料からなる層（３４０）が、ハードマスク層（３３０）の上に成膜される。このレジスト層（３４０）は、水平要素を含むサブパターン（２００）を用いてリソグラフでパターン化される。平面図（図３ａの左側）に示すように、レジスト層（３４０）は、パターン化され、回路（１００）の全体レイアウトのフィン（１２０）に対応した３個のレジストストリップを形成する。このサブパターン（２００）では、同じ方向にある要素だけが存在しているため、例えば、軸外(off-axis)照射、またはダイポール照射や四重極(quadruple)照射、開口数、焦点、エネルギー、浸漬リソグラフプロセスが適用されるか否か、などの適切な照射条件を選択することができる。
これらのパラメータを選択することにより、厳しいピッチ、即ち、レジストのストリップ間の距離と、制御された寸法、即ち、レジストストリップ幅とが得られる。よって、高密度回路を形成できる。第１レジスト層（３４０）のリソグラフのパターニング後、下地のハードマスク層（３３０）が、パターン化した第１レジスト層（３４０）をマスキング層として用いてパターン化される。ハードマスク層（３３０）の露光した部分を選択的に除去するために、好ましくは、異方性ドライエッチングプロセスが用いられる。露光した領域でのハードマスク材料の全てまたは一部を除去するように選択できる。図３ｂは、この第１のエッチングステップ後のデバイスを示す。ここでは、ハードマスク層（３３０）は、回路の３個のフィン（１２０）に対応して、ストリップの凹凸形状がこの層に作成されるように、部分的にのみエッチングされる。
第２のパターニングステップにおいて、他方のサブパターン（２００，２１０）のパターンが、パターン化したハードマスク層（３３０）の上に横たわるレジスト層に転写される。この例では、垂直要素（１１０）を含むサブパターン（２１０）が第２のパターニングステップで用いられる。図３ｃに示すように、第２レジスト層（３５０）が成膜され、パターン化したハードマスク層（３３０）の上に横たわる。この第２レジスト層（３５０）は、第２サブパターン（２１０）を含むマスクを用いて、リソグラフでパターン化される。
再び、この第２のパターニングステップのリソグラフプロセスパラメータは、形成すべきパターンの観点から選択できる。このリソグラフパターニングステップは、同じリソグラフツールまたは異なるリソグラフツールで形成できる。この例では、第２パターン（２１０）は、第１パターン（２００）に対して直交しており、同じデバイス層（３２０）中の第１パターン（２００）の要素（１２０）間の接続（１１０）を規定するためだけに用いられている。この第２のパターニングステップに関するリソグラフプロセスへの要求は、第１のパターニングステップと比べて緩和できる。
第１実施形態の方法は、この接続をデバイスレベルで確立させることができるため、完全な集積回路を形成する場合、半導体プロセスフローにおいて後で用意すべき追加のコンタクトや金属配線が無い。換言すると、集積回路の要素間での局所相互接続は、少なくとも１つのデバイス層の中で形成できる。この少なくとも１つのデバイス層は、少なくとも１つの要素が製作されるデバイス層、またはこれに隣接する層であってもよい。接続すべきフィンは、より小さなピッチで位置決め可能であり、これにより回路の全体密度を増加させる。
図３ｃの平面図（左側）に示すように、フィンレベルでの回路の全レイアウトが、図２ａに示すように、パターン化したハードマスク層（３３０）の凹凸形状、あるいはリソグラフでパターン化した第２レジスト層（３５０）の凹凸形状で、基板上に存在している。最初に、一方のサブパターンのパターン情報が、リソグラフプロセスに対して感度が無い層（３４０）に転写されるため、続いて、他方のサブパターンのパターン情報が、最初に転写したサブパターンから独立して、感光層（３５０）に転写することができる。一方のパターン転写は、他方のパターン転写に影響を及ぼさない。
最後に、半導体層（３２０）は、パターン化したハードマスク層（３３０）およびリソグラフでパターン化した第２レジスト層（３５０）のパターンを通じて、パターン化される。露光した半導体材料（３２０）を選択的に除去するために、好ましくは、異方性ドライエッチングが用いられる。このパターニングステップは、図３ｄに示しており、ここでは、平面図（左側）が、フィン（１２０）を構成する水平ストリップと、４個のフィンを底で接続するパッド（１１０）を構成する垂直ストリップを示している。断面において、左側のフィンは、ハードマスク層（３３０）のパターンによって規定されるとともに、パッドは、パターン化したハードマスク層（３３０）の上に横たわるレジスト層（３５０）によって規定される。
ハードマスク層（３３０）の厚さおよび材料は、このパターニングステップの際、第２のリソグラフパターニングステップについてあまり大きな凹凸形状を導入しないように、半導体層（３２０）の選択的除去を可能にするように選択される。半導体デバイス層（３２０）をエッチングした後、パターン化したハードマスク層（３３０）およびパターン化した第２レジスト層（３５０）が、パターン化したデバイス層（３２０）に向けて、もし存在すれば、下地の誘電体材料（３１０）に向けて、選択的に除去される。
図３ｅは、フィンレベルで処理を終えた後のデバイス（１００）を示す。図２ａのレイアウトが、デバイス層（３２０）に転写されている。
回路（１００）の処理は、継続可能である。他の層、例えば、ゲート電極層（１３０）などの制御電極（１３０）、コンタクト層および相互接続層が、パターン化した半導体層（３２０）の上に形成されて、集積回路を形成することになる
この第１実施形態の教示が高密度構造を備えた他の回路にも適用可能であることは、当業者は理解するであろう。回路は、メモリ回路またはロジック回路であってもよい。メモリ回路の場合、回路は、いずれのメモリ回路、例えば、スタティックランダムアクセスメモリ、ダイナミックランダムアクセスメモリ、フラッシュメモリなどでもよい。回路は、トランジスタを備えてもよい。トランジスタは、フィンベースのトランジスタ、例えば、ＦｉｎＦＥＴ素子であってもよい。後者の場合、フィン（１２０）および、ソース／ドレイン領域（１１０）などの第１および第２電極の数および場所は、製造すべき電子回路（１００）に応じて、選択できる。
換言すると、本実施形態では、前記第１方向に配向した要素のパターンをハードマスク層に形成するステップは、感光層（３４０）をハードマスク層（３３０）の上に形成することと、感光層（３４０）を前記第１方向に配向した要素のパターン（２００）で露光することと、ハードマスク層（３３０）をエッチングすることとを含む。
本発明の第２実施形態では、高密度パターン、例えば、ＦｉｎＦＥＴ（電界効果トランジスタ）素子などのフィンベースのトランジスタを含む集積回路用のパターン、を含む集積回路を製造するための方法が開示される。例として、該方法は、フィンベースのトランジスタを含む集積回路に関して示しており、本発明はこれに限定されない。ＦｉｎＦＥＴ素子のフィンは、スペーサ技術を用いて形成される。接続領域が、ＦｉｎＦＥＴ素子のフィンと同じ層に形成される。
本発明を教示するために、フィンレベルでの回路レイアウト（１００）を図４ａに示している。このレイアウトは、この回路（１００）の一部として、フィン（１２０）および、例えば、ＭＯＳＦＥＴ技術が適用される場合にソース／ドレイン領域（１１０）などの第１および第２電極領域（１１０）を得るようにして、半導体層（３２０）に形成されるパターンを示す。例示の回路（１００）のレイアウトは、回路（１００）の中央において、ＭＯＳＦＥＴ技術が適用される場合にソース／ドレイン領域（１１０）などの第１および第２電極領域（１１０）を共有している４個のフィン（１２０）を含む。ソース／ドレイン領域（１１０）などの第１および第２電極領域（１１０）は、パッドとしても知られ、これら４個のフィンと接触するために使用できる。図４ａに示したパターンは、最初に２つのサブパターンに分解される。
第１サブパターン（２００）は、第１方向、例えば、フィンレベルでの回路（１００）の水平要素（Ｘ方向）に対応したパターンを含む。この例では、第１サブパターン（２００）は、点線の四角で示す、４個のフィン（１２０）の位置を規定するストリップ（４００）を含む。第２実施形態では、フィンがスペーサ技術によって規定されるため、第１サブパターン（２００）に関するパターン情報は、中間パターン（４００）の位置を規定しており、これに対してスペーサ（５００）がフィン（１２０）の位置に対応して形成される。
第２サブパターン（２１０）は、第１方向に対して垂直な第２方向、例えば、フィンレベルでの回路（１００）の垂直要素（Ｙ方向）に対応したパターンを含む。この例では、第２サブパターン（２１０）は、共通パッド（１１０）を含む。このレベルにおいて、回路パターン（１００）は、２つのマスク（２００，２１０）を生成するために用いられ、これらの２つのマスク（２００，２１０）の各々は、２つの垂直な方向のうちの１つに沿って配向したパターンのその部分を含む。
図５ａ〜図５ｅは、図４ｂと図４ｃのサブパターンを用いて、図４ａのレイアウトを製造するための方法を示している。図５ａ〜図５ｅは、概略断面図Ａ−Ａ（右側）と、適切な対応した平面図（左側）であり、本実施形態に係る方法でのプロセスステップを示している。
基板（３００）が用意される。この基板（３００）は、シリコンやゲルマニウムのウエハなどの半導体基板とすることができる。好ましくは、この基板は、例えば、酸化シリコン層などの誘電体層（３１０）の上に形成された半導体層（３２０）を備えたＳＯＩ(セミコンダクタ・オン・インシュレータ:semiconductor-on-insulator)基板である。半導体層は、シリコン、ゲルマニウムまたはシリコンもしくはゲルマニウムの合金とすることができる。この基板は、半導体層（３２０）がシリコン層である、シリコン・オン・インシュレータ(silicon-on-insulator)ウエハとすることができる。この基板は、半導体層（３２０）がゲルマニウム層である、ゲルマニウム・オン・インシュレータ(germanium-on-insulator)ウエハとすることができる。
この半導体層（３２０）には、回路（１００）のフィン（１２０）およびパッド（１１０）がパターン化されることになる。半導体層（３２０）の上には、ハードマスク層（３３０）が形成される。このハードマスク層（３３０）は、半導体層（３２０）および誘電体層（３１０）に対して選択的に除去可能である。このハードマスク層は、窒化シリコン、シリコンカーバイド、またはオキシ窒化シリコンで形成できる。
第１のパターニングステップにおいて、サブパターン（２００）のパターンが、このハードマスク層（３３０）に転写される。図５ａは、誘電体層（３１０）の上に横たわる半導体層（３２０）を備えた基板（３００）を示す。半導体層（３２０）の上に横たわるのは、ハードマスク層（３３０）からなる層である。感光材料からなる層（３４０）が、ハードマスク層（３３０）の上に成膜される。このレジスト層（３４０）は、水平要素を含むサブパターン（２００）を用いてリソグラフでパターン化される。
平面図（図５ａの左側）に示すように、レジスト層（３４０）は、パターン化され、中間パターン（４００）の位置に対応した１個のレジストストリップを形成する。このサブパターン（２００）では、同じ方向にある要素だけが存在しているため、例えば、軸外(off-axis)照射、またはダイポール照射や四重極(quadruple)照射、開口数、焦点、エネルギー、浸漬リソグラフプロセスが適用されるか否か、などの適切な照射条件を選択することができる。
これらのパラメータを選択することにより、厳しいピッチ、即ち、レジストのストリップ間の距離と、制御された寸法、即ち、レジストストリップ幅とが得られる。よって、高密度回路を形成できる。第１レジスト層（３４０）のリソグラフのパターニング後、下地のハードマスク層（３３０）が、パターン化した第１レジスト層（３４０）をマスキング層として用いてパターン化されて、中間特徴部（４００）を形成する。ハードマスク層（３３０）の露光した部分を選択的に除去するために、好ましくは、異方性ドライエッチングプロセスが用いられる。露光した領域でのハードマスク材料の全てまたは一部を除去するように選択できる。
中間特徴部（４００）を形成した後、レジスト（３４０）は取り除かれる。他のハードマスク層が、中間特徴部（４００）の上に横たわるように成膜される。この第２のハードマスク層は、異方性エッチングが施され、側壁スペーサ（５００）を中間特徴部（４００）の側壁に寄せて形成する。これらの側壁スペーサ（５００）は、後続のプロセスステップにおいて、フィン（１２０）を半導体層（３２０）に形成するためのマスクとして用いられる。
第２のハードマスク層は、第１のハードマスク層（３３０）および半導体層（３２０）の選択的除去を可能にする材料で形成される。第２のハードマスク層を形成するために、好ましくは、酸化シリコン、窒化シリコン、シリコンカーバイド、またはオキシ窒化シリコンが用いられる。図５ｂは、中間特徴部（４００）の長さに沿って形成された側壁スペーサを示すだけであるが、側壁スペーサは、中間特徴部（４００）の幅に沿っても形成されている。
図５ｂは、この第１のパターニングステップ後のデバイスを示す。ここでは、ハードマスク層（３３０）が完全にエッチングされて、中間特徴部（４００）を形成している。この中間特徴部（４００）は、第２サブパターン（２１０）を印刷する前に選択的に除去される。
第２のパターニングステップにおいて、他のサブパターン（２１０）のパターンが、側壁スペーサ（５００）の上に横たわるレジスト層に転写される。この例では、垂直要素（１１０）を含むサブパターン（２１０）が第２のパターニングステップで用いられる。図５ｃに示すように、第２レジスト層（３５０）が成膜され、側壁スペーサ（５００）の上に横たわる。この第２レジスト層（３５０）は、第２サブパターン（２１０）を含むマスクを用いて、リソグラフでパターン化される。
再び、この第２のパターニングステップのリソグラフプロセスパラメータは、形成すべきパターンの観点から選択できる。この第２のリソグラフパターニングステップは、同じリソグラフツールまたは異なるリソグラフツールで形成できる。この例では、第２パターン（２１０）は、第１パターン（２００）に対して直交しており、同じデバイス層（３２０）中の第１パターン（２００）の要素（１２０）間の接続（１１０）を規定するためだけに用いられている。この第２のパターニングステップに関するリソグラフプロセスへの要求は、第１のパターニングステップと比べて緩和できる。
第２実施形態の方法は、この接続をデバイスレベルで確立させることができるため、完全な集積回路を形成する場合、半導体プロセスフローにおいて後で用意すべき追加のコンタクトや金属配線が無い。
接続すべきフィンは、より小さなピッチで位置決め可能であり、これにより回路の全体密度を増加させる。
図５ｃの平面図（左側）に示すように、フィンレベルでの回路の全レイアウトが、図４ａに示すように、側壁スペーサ（５００）のパターン形状、あるいはリソグラフでパターン化した第２レジスト層（３５０）の凹凸形状で、基板上に存在している。最初に、一方のサブパターンのパターン情報が、リソグラフプロセスに対して感度が無い層（５００）に転写されるため、続いて、他方のサブパターンのパターン情報が、最初に転写したサブパターンから独立して、感光層（３５０）に転写することができる。一方のパターン転写は、他方のパターン転写に影響を及ぼさない。
最後に、半導体層（３２０）は、側壁スペーサ（５００）のパターンおよびリソグラフでパターン化した第２レジスト層（３５０）のパターンを通じて、パターン化される。露光した半導体材料（３２０）を選択的に除去するために、好ましくは、異方性ドライエッチングが用いられる。このパターニングステップは、図５ｄに示しており、ここでは、平面図（左側）が、フィン（１２０）を構成する水平ストリップ（５００）と、４個のフィンを接続するパッド（１１０）を構成する垂直ストリップを示している。
第１のハードマスク層（３３０）および第２のハードマスク層の厚さおよび材料は、このパターニングステップの際、第２のリソグラフパターニングステップについてあまり大きな凹凸形状を導入しないように、半導体層（３２０）の選択的除去を可能にするように選択される。半導体デバイス層（３２０）をエッチングした後、側壁スペーサ（５００）およびパターン化した第２レジスト層（３５０）が、パターン化したデバイス層（３２０）に向けて、もし存在すれば、下地の誘電体材料（３１０）に向けて、選択的に除去される。
図５ｅは、フィンレベルで処理を終えた後のデバイス（１００）を示す。図４ａのレイアウトが、デバイス層（３２０）に転写されている。
回路（１００）の処理は、継続可能である。他の層、例えば、ゲート電極層（１３０）などの制御電極、コンタクト層および相互接続層が、パターン化した半導体層（３２０）の上に形成されて、集積回路を形成することになる
図３ａ〜図３ｅで示したプロセスシーケンスと比べて、図３ａ〜図３ｅで示したプロセスシーケンスは、側壁スペーサを形成するための追加のステップ、即ち、第２のハードマスク層を分解することと、スペーサ（５００）をこの第２のハードマスク層に形成することと、側壁スペーサ（５００）を形成する型板(template)として用いた中間特徴部（４００）を除去することとを含む。
本例において、ハードマスク層（３３０）の中に、前記第１方向に配向した要素のパターンを形成するステップは、感光層（３４０）をハードマスク層（３３０）の上に形成することと、感光層（３４０）を前記第１方向に配向した要素のパターン（２００）で露光することと、ハードマスク層（３３０）をエッチングすることとを含む。
この第２実施形態の教示が高密度構造を備えた他の回路にも適用可能であることは、当業者は理解するであろう。回路は、メモリ回路またはロジック回路であってもよい。メモリ回路の場合、回路は、いずれのメモリ回路、例えば、スタティックランダムアクセスメモリ、ダイナミックランダムアクセスメモリ、フラッシュメモリなどでもよい。回路は、ＦｉｎＦＥＴ素子など、フィンベースのトランジスタを備えてもよい。フィン（１２０）および、ソース／ドレイン領域（１１０）などの第１および第２電極の数および場所は、製造すべき電子回路（１００）に応じて、選択できる。
本発明の第２の態様において、本発明は、メモリ回路またはロジック回路、およびメモリ回路またはロジック回路を製造するための方法に関する。メモリ回路またはロジック回路を製造する方法は、上述した第１および第２実施形態で記載したように、パターンを形成するための方法に基づいている。メモリ回路またはロジック回路は、典型的には、回路の要素が製作される少なくとも１つのデバイス層と、回路の別々の要素を配線するための少なくとも１つの金属層とを備える。
回路は、さらに、前記複数の要素のうちの少なくとも２つの要素を接続する局所相互接続を備え、前記相互接続は、前記少なくとも１つのデバイス層の１つの中に形成される。局所相互接続は、要素間の直接接続を提供してもよい。該接続は、前記デバイス層の１つの中に全て形成してもよい。
回路は、フィンベースのトランジスタを複数含んでもよい。こうしたフィンベースのトランジスタは、フィン領域と、第１および第２電極、例えば、ＭＯＳＦＥＴ技術を使用した場合のソース／ドレイン領域など、を備える。フィンベースのトランジスタは、典型的には、例えば、ＭＯＳＦＥＴ技術を使用した場合のゲート電極など、制御電極をも備える。
本発明によれば、メモリ回路またはロジック回路は、局所相互接続を用いて接続される少なくとも２つの要素を接続してもよく、これにより前記少なくとも２つの要素は、少なくとも２つのフィン領域、フィン領域および制御電極、あるいは少なくとも２つの制御電極のいずれかでもよい。少なくとも２つの要素は、同じデバイス層の中に製作してもよく、局所相互接続は、同じデバイス層の中に、前記少なくとも２つの要素として製作してもよい。局所相互接続は、接続パッドとして機能してもよい。フィンベースのトランジスタは、ＦｉｎＦＥＴ素子であってもよく、前記制御電極はゲート電極となる。
メモリ回路またはロジック回路は、例えば、スタティックランダムアクセスメモリ、ダイナミックランダムアクセスメモリ、フラッシュメモリなどのメモリ素子であってもよい。それは、例えば、ＦｉｎＦＥＴ素子を備えたＳＲＡＭであってもよい。
本発明の第２の態様は、特定の実施形態でさらに説明するが、本発明はこれに限定されない。
本発明の第３実施形態では、第１実施形態または第２実施形態のいずれかで説明したような、パターンを形成する方法を用いて、メモリ回路またはロジック回路を製造するための方法を説明しており、同じ特徴および利点を備える。この第３実施形態は、図６ａ〜図６ｄに示している。例として、ＦｉｎＦＥＴ素子などのフィンベースのトランジスタを備えたＳＲＡＭを製造するための方法を示している。
スタティックランダムアクセスメモリセル（ＳＲＡＭ）は、ロジック回路の状態を変化させることによって、プログラムが入れられる。ロジック回路は、アドレス指定された場合、一方の論理から他方の論理に反転(flip)が可能である双安定ロジック素子である。ＳＲＡＭメモリセルの種々のレイアウトが知られている。
図６ａでは、ＳＲＡＭセルの電気等価回路を示している。本発明の教示のため、６個のトランジスタを含むＳＲＡＭセルを用いている。しかし、本発明はこれに限定されない。６個のトランジスタは、双安定ロジック回路を形成するように相互接続された２つのインバータ、およびロジック回路にアクセスするための２つの選択トランジスタとして構成される。
トランジスタＴ５，Ｔ２は、ＳＲＡＭセルをアドレス指定するために用いられ、２つのインバータは、ＳＲＡＭ内部で接続される。第１インバータは、トランジスタＴ４，Ｔ６で形成され、第２インバータは、トランジスタＴ１，Ｔ３で形成される。トランジスタＴ４，Ｔ５，Ｔ６は、共通パッドを共有するとともに、トランジスタＴ４，Ｔ６は共通の制御電極、例えば、ゲート電極を有する。トランジスタＴ１，Ｔ２，Ｔ３は共通パッドを共有するとともに、トランジスタＴ１，Ｔ３は共通の制御電極、例えば、ゲート電極を有する。
トランジスタＴ１，Ｔ３の制御電極、例えば、ゲート電極は、トランジスタＴ４，Ｔ５，Ｔ６の共通パッドと接続される。トランジスタＴ４，Ｔ６の制御電極、例えば、ゲート電極は、トランジスタＴ１，Ｔ２，Ｔ３の共通パッドと接続される。ｎＭＯＳトランジスタＴ５，Ｔ２の他方のパッドは、個々のビットラインＢＬに接続され、両方のトランジスタＴ５，Ｔ２の制御電極、例えば、ゲート電極は、共通のワードラインＷＬに接続される。
ｎＭＯＳトランジスタなどのトランジスタＴ６，Ｔ３の間で共有されるパッドは、グランドラインＶｓｓに接続され、ｐＭＯＳトランジスタなどのトランジスタＴ４，Ｔ１の間で共有されるパッドは、電源ラインＶｄｄに接続される。
図６ｂは、フィンレベル（１２０、左上から右下へ引いた太線のエリア）、ゲート電極（１３０、点々のエリア）、コンタクト（６１０、黒いエリア）、および第１金属レベル、例えば、金属レベル１（６００、右上から左下へ引いたエリア）を持つ、図６ａのＳＲＡＭセル（１００）のレイアウトの概略平面図を示す。
各デバイスレベル（フィン、ゲート、コンタクト、金属ライン）で、フィン（１２０）を規定する半導体材料（３２０）に関する所定のレイアウト、ゲート電極（１３０）などの制御電極を規定する多結晶シリコンや、フィン（１２０）を接続するコンタクト（６００）、金属ライン（６１０）、および第１金属配線（６１０）を規定する第１金属レベルに関するレイアウトを用いてＳＲＡＭレイアウトを製造する場合、パターンは、単一のパターニングステップで対応する材料層内で規定されることになる。
トランジスタＴ１，Ｔ３の制御電極、例えば、ゲート電極と、トランジスタＴ４，Ｔ５，Ｔ６の共通パッドとの接続を行うために、「ブーメラン(boomerang)」状のコンタクトが形成される。同様に、「ブーメラン」状のコンタクトが、トランジスタＴ４，Ｔ６のゲート電極と、トランジスタＴ１，Ｔ２，Ｔ３の共通パッドとを接続するために形成される。その結果、これらのブーメランコンタクト上を走行する金属配線が、第１金属レベルには無くなって、これらのブーメランコンタクトと第１金属レベルとの間でのコンタクトが不要になる。
従って、アクセストランジスタＴ２，Ｔ５を制御するワードラインＷＬは、より高い金属レベル、例えば、第２金属レベルで形成する必要があり、これは、ブーメランコンタクト上を走行することが可能であるが、中間の誘電体層によってそこから絶縁される。ビットラインＢＬ、電源ラインＶｄｄおよびグランドラインＶｓｓは、より高い金属ライン、例えば、第３金属、例えば、金属３で、金属ライン中を走行する必要がある。この場合、例えば、トランジスタＴ１，Ｔ４の対応したＶｄｄコンタクトは、ＳＲＡＭセルを横断する金属ラインによって接触可能であるが、第２金属、即ち、金属２の中の下地のワードラインおよびブーメランコンタクトから電気絶縁される。
図６ｃは、図６ａのＳＲＡＭセル（１００）のレイアウトの概略平面図を示す。半導体材料（３２０）に対応したデバイスレベルのレイアウトは、２つのサブパターンに分割されている。第１サブパターン（２００）は、水平方向（Ｘ方向）に配向したフィン（１２０、左上から右下へ引いた線の太いエリア）を含む。このサブパターンは、最も臨界的なものであり、その要素が、最小寸法、例えば、トランジスタのチャネルを有するためである。
第２サブパターン（２１０）は、フィン（１２０）を接続するパッド（１１０、左上から右下へ引いた細線のエリア）を含む。これらのパッドは、本質的に垂直方向（Ｙ方向）に配向している。このサブパターンは、局所相互接続、隣接フィン間のコンタクト及び／又は制御電極、例えば、ゲート電極を、金属配線なしで確立するためだけに用いられるため、あまり重大でない。
制御電極、例えば、ゲート電極（１３０、点々のエリア）、コンタクト（６１０、黒いエリア）および、第１金属レベルに形成された金属ライン（６００、右上から左下へ引いたエリア）も示している。
ＳＲＡＭレイアウトを、フィン（１２０）およびパッド（１１０）を規定する半導体材料（３２０）に関するレイアウトで製造する場合、第１または第２実施形態の二重露光のリソグラフステップが用いられる。一方、各デバイスレベル（ゲートなどの制御電極、コンタクト、金属ライン）で、ゲート電極（１３０）などの制御電極を規定する多結晶シリコンや、フィン（１２０）を接続するコンタクト（６００）、金属ライン（６１０）、および第１金属配線（６１０）を規定する第１金属レベルに関するレイアウトについては、パターンは、単一のパターニングステップで対応する材料層内で規定されることになり、例えば、相互接続配線のダマシン処理の場合、多結晶シリコン、誘電体材料、金属ラインまたは誘電体材料で規定される。
トランジスタＴ１，Ｔ３の制御電極、例えば、ゲート電極と、トランジスタＴ４，Ｔ５，Ｔ６の共通パッドとの接続を行うために、パッド（１１０）が形成される。同様に、パッド（１１０）が、トランジスタＴ４，Ｔ６の制御電極、例えば、ゲート電極と、トランジスタＴ１，Ｔ２，Ｔ３の共通パッドとを接続するために形成される。その結果、第１金属レベルでの金属配線（図６ｃでは不図示）が、これらのパッド（１１０）の上を走行でき、アクセストランジスタＴ２，Ｔ５の対応するＷＬコンタクトと接触する。ビットラインＢＬ、電源ラインＶｄｄおよびグランドラインＶｓｓは、次の金属レベル、例えば、第２金属レベルの金属ライン中を走行できる。この場合、例えば、トランジスタＴ１，Ｔ４の対応したＶｄｄコンタクトは、ＳＲＡＭセルを横断するより高い金属レベルの金属ラインによって接触可能であるが、金属１の中の下地のワードラインから電気絶縁される。
図６ｄは、図６ｃに部分的に示した、図６ａのＳＲＡＭセル（１００）のレイアウトの概略平面図である。半導体材料（３２０）に対応したデバイスレベルのレイアウトは、２つのサブパターンに分割されている。第１サブパターン（２００）は、水平方向（Ｘ方向）に配向したフィン（１２０、左上から右下へ引いた線の太いエリア）を含む。このサブパターンは、最も臨界的なものであり、その要素が、最小寸法、例えば、トランジスタのチャネルを有するためである。
第２サブパターン（２１０）は、フィン（１２０）を接続するパッド（１１０、左上から右下へ引いた細線のエリア）を含む。これらのパッドは、本質的に垂直方向（Ｙ方向）に配向している。このサブパターンは、局所相互接続、隣接フィン間のコンタクト及び／又はゲート電極を、金属配線なしで確立するためだけに用いられるため、あまり重大でない。換言すると、回路の２つの要素間の相互接続は、回路の要素を製作するために用いられるデバイスレベルで行われる。
制御電極、例えば、ゲート電極（１３０、点々のエリア）、コンタクト（６１０、黒いエリア）および、第１金属レベルに形成された金属ライン（６００、右上から左下へ引いたエリア）も示している。
ＳＲＡＭレイアウトを、フィン（１２０）およびパッド（１１０）を規定する半導体材料（３２０）に関するレイアウトで製造する場合、第１または第２実施形態の二重露光のリソグラフステップが用いられる。一方、各デバイスレベル（ゲート、コンタクト、金属ライン）で、ゲート電極（１３０）を規定する多結晶シリコンや、フィン（１２０）を接続するコンタクト（６００）、ゲート電極（１３０）などの制御電極、金属ライン（６１０）、および第１金属配線（６１０）を規定する第１金属レベルに関するレイアウトについては、パターンは、単一のパターニングステップで対応する材料層内で規定されることになり、例えば、相互接続配線のダマシン処理の場合、多結晶シリコン、誘電体材料、金属ラインまたは誘電体材料で規定される。
トランジスタＴ１，Ｔ３のゲート電極と、トランジスタＴ４，Ｔ５，Ｔ６の共通パッドとの接続を行うために、パッド（１１０）が形成される。同様に、パッド（１１０）が、トランジスタＴ４，Ｔ６のゲート電極と、トランジスタＴ１，Ｔ２，Ｔ３の共通パッドとを接続するために形成される。その結果、第１金属レベルでの金属配線が、これらのパッド（１１０）の上を走行でき、アクセストランジスタＴ２，Ｔ５の対応するＷＬコンタクトと接触する。
ここで、コンタクトをトランジスタＴ２，Ｔ５のワードラインＷＬと接続する金属ラインは、第１金属レベルで形成でき、ＳＲＡＭセルの中央の上を垂直方向に走行できる。この中央部にはコンタクトが存在しないため、金属１のワードラインＷＬとの接続で望まないものは無い。
ビットラインＢＬ、電源ラインＶｄｄおよびグランドラインＶｓｓは、図６ｂに示したレイアウトの場合のような第３金属レベルの代わりに、第２金属レベルに形成できる。従って、第１または第２実施形態に係るデバイスレベルでの高密度パターンの製造は、必要な金属レベルの数を減少する。
本発明の第４実施形態では、本発明の第２の態様は、典型的には、回路の要素が製作される少なくとも１つのデバイス層と、回路の別々の要素を配線するための少なくとも１つの金属層とを備えたメモリ回路またはロジック回路に関する。回路は、さらに、前記複数のの要素のうちの少なくとも２つの要素を接続する局所相互接続を備え、前記局所相互接続は、前記少なくとも１つのデバイス層のうちの１つの中に形成される。メモリ回路またはロジック回路は、第３実施形態で説明したような方法によって得られる。メモリ回路またはロジック回路は、例えば、スタティックランダムアクセスメモリ、ダイナミックランダムアクセスメモリ、フラッシュメモリなどのメモリ素子であってもよい。それは、例えば、ＦｉｎＦＥＴ素子を備えたＳＲＡＭであってもよい。メモリ回路またはロジック回路は、図３ａ〜図３ｅ、図５ａ〜図５ｅ、図６ａ〜図６ｄに示した製造ステップから得られるような回路であってもよい。
ここでは、本発明に係るデバイスについて好ましい実施形態、特定の構造および構成そして材料を説明したが、本発明の範囲および精神から逸脱することなく、形状および詳細での種々の変化や変更が可能であると理解すべきである。
先行技術のプロセスの不具合を示す、知られた回路の製造時での異なる段階の概略平面図である。 先行技術のプロセスの不具合を示す、知られた回路の製造時での異なる段階の概略平面図である。 本発明の第１実施形態に係る、フィンレベルで回路のレイアウトの２つのサブパターンへの分解を示す。 本発明の第１実施形態に係る、フィンレベルで回路のレイアウトの２つのサブパターンへの分解を示す。 本発明の第１実施形態に係る、フィンレベルで回路のレイアウトの２つのサブパターンへの分解を示す。 図２ａの集積回路の製造方法を示す概略平面図、および対応した断面図（Ａ−Ａ）である。 図２ａの集積回路の製造方法を示す概略平面図、および対応した断面図（Ａ−Ａ）である。 図２ａの集積回路の製造方法を示す概略平面図、および対応した断面図（Ａ−Ａ）である。 図２ａの集積回路の製造方法を示す概略平面図、および対応した断面図（Ａ−Ａ）である。 図２ａの集積回路の製造方法を示す概略平面図、および対応した断面図（Ａ−Ａ）である。 本発明の第２実施形態に係る、フィンレベルで回路のレイアウトの２つのサブパターンへの分解を示す。 本発明の第２実施形態に係る、フィンレベルで回路のレイアウトの２つのサブパターンへの分解を示す。 本発明の第２実施形態に係る、フィンレベルで回路のレイアウトの２つのサブパターンへの分解を示す。 図４ａの集積回路の製造方法を示す概略平面図、および対応した断面図（Ａ−Ａ）である。 図４ａの集積回路の製造方法を示す概略平面図、および対応した断面図（Ａ−Ａ）である。 図４ａの集積回路の製造方法を示す概略平面図、および対応した断面図（Ａ−Ａ）である。 図４ａの集積回路の製造方法を示す概略平面図、および対応した断面図（Ａ−Ａ）である。 図４ａの集積回路の製造方法を示す概略平面図、および対応した断面図（Ａ−Ａ）である。 本発明の第３実施形態を示す電気等価回路を示す。 本発明の第３実施形態を示す概略図である。 本発明の第３実施形態を示す概略図である。 本発明の第３実施形態を示す概略図である。
符号の説明
１００ 回路パターン
１１０ パッド
１２０ フィン
１３０ ゲート電極
２００，２１０ サブパターン
３００ 基板
３１０ 誘電体層
３２０ 半導体層
３４０，３５０ レジスト層
３３０，４００，５００ ハードマスク層

Claims (14)

  1. 少なくとも第１方向に沿って配向した要素と、第２方向に沿って配向した要素とを有するパターン（１００）を、基板（３００）に形成する方法であって、
    前記第１方向は、前記第２方向に対して実質的に直交しており、
    ハードマスク層（３３０，５００）を基板（３００）上に形成するステップと、
    ハードマスク層（３３０，５００）に、前記第１方向に沿って配向した要素のパターンを形成するステップと、
    第２方向に沿って配向した要素のパターンを用いて、基板（３００）にリソグラフプロセスを行うステップと、
    基板（３００）のエッチングを行うステップとを含み、
    パターン（１００）を形成するステップは、集積回路の２つの要素間の局所相互接続を形成することを含むようにした方法。
  2. ハードマスク層にパターンを形成するのに先だって、前記第１方向に配向したパターン（１００）の要素（１２０）を含む第１マスクを生成するステップと、
    基板にリソグラフプロセスを行うのに先だって、前記第２方向に配向したパターン（１００）の要素（１１０）を含む第２マスクを生成するステップとを含む請求項１記載の方法。
  3. ハードマスク層（３３０）に、前記第１方向に沿って配向した要素のパターンを形成するステップは、
    中間パターンに従ってハードマスク層をパターン化するステップと、
    中間パターンに従ってパターン化したハードマスク層（４００）の上に横たわる他のハードマスク層を形成するステップと、
    中間パターンに従ってパターン化したハードマスク層（４００）に寄せて側壁スペーサ（５００）を形成するステップと、
    中間パターンに従ってパターン化したハードマスク層（４００）を除去するステップとを含む請求項１または２記載の方法。
  4. ハードマスク層（３３０）に、前記第１方向に沿って配向した要素のパターンを形成するステップは、
    感光層（３４０）を、ハードマスク層（３３０）の上に形成するステップと、
    感光層（３４０）を、前記第１方向に沿って配向した要素のパターン（２００）で露光するステップと、
    ハードマスク層（３３０）をエッチングするステップとを含む請求項１または２記載の方法。
  5. 基板（３００）にリソグラフプロセスを行うステップは、
    感光層（３５０）を、パターン化したハードマスク層（３３０，５００）の上に形成するステップと、
    感光層（３５０）を、第２方向に沿って配向した要素のパターン（２１０）で露光するステップとを含む請求項１〜４のいずれかに記載の方法。
  6. 集積回路の２つの要素は、同じデバイス層からなる２つの要素であり、前記局所相互接続は、前記同じデバイス層の中に製作されるようにした請求項１〜５のいずれかに記載の方法。
  7. 集積回路は、フィンベースのトランジスタ要素を備え、集積回路は、フィン領域（１２０）を含み、前記フィン領域（１２０）は、半導体層（３２０）中に形成された前記局所相互接続によって接続されるようにした請求項１〜６のいずれかに記載の方法。
  8. 基板（３００）は、ＳＯＩ基板であり、半導体層（３２０）は、ＳＯＩ基板の半導体層である請求項１〜７のいずれかに記載の方法。
  9. 少なくとも１つのデバイス層と、回路の異なる要素を配線するための少なくとも１つの金属層とを備えるメモリまたはロジック回路であって、
    前記少なくとも１つのデバイス層に製作された複数の要素を備え、
    前記複数の要素のうちの少なくとも２つの要素を接続する局所相互接続をさらに備え、
    前記局所相互接続は、前記少なくとも１つのデバイス層の１つの中に形成され、
    該回路は、フィン領域と制御電極を含むフィンベースのトランジスタを複数備え、
    前記局所相互接続によって接続された前記少なくとも２つの要素は、少なくとも２つの制御電極であるようにしたメモリまたはロジック回路。
  10. 前記フィンベースのトランジスタは、ＦｉｎＦＥＴ素子であり、前記制御電極は、ゲート電極である請求項９記載のメモリまたはロジック回路。
  11. 前記少なくとも２つの要素は、同じデバイス層の中に製作され、前記局所相互接続は、前記少なくとも２つの要素と同じデバイス層の中に製作されている請求項９または１０記載のメモリまたはロジック回路。
  12. スタティックランダムアクセスメモリセルからなる請求項９〜１１のいずれかに記載のメモリまたはロジック回路。
  13. スタティックランダムアクセスメモリセルは、
    双安定要素を形成し、該双安定要素にアクセスするための２つの選択トランジスタ（Ｔ２，Ｔ５）を形成するように構成された複数のＦｉｎＦＥＴ素子を備え、
    ２つの選択トランジスタ（Ｔ２，Ｔ５）のゲート電極は、ＳＲＡＭメモリセル上を走行する第１金属接続を用いて、第１金属レベル（６００）で接続され、
    双安定要素（Ｔ４〜Ｔ６，Ｔ１〜Ｔ３）の個々のフィン（１２０）間の接続（１１０）は、前記フィンが形成されたのと同じ材料（３２０）内に形成されるようにした請求項１２記載のメモリまたはロジック回路。
  14. スタティックランダムアクセスメモリセルは、
    トランジスタ（Ｔ１，Ｔ３，Ｔ４，Ｔ６）を含む２つのインバータ（Ｔ４〜Ｔ６，Ｔ１〜Ｔ３）と、
    ２つのインバータと接触するための２つのパストランジスタ（Ｔ５，Ｔ２）とを備え、
    トランジスタ（Ｔ４，Ｔ５，Ｔ６）は共通パッドを共有するとともに、トランジスタ（Ｔ４，Ｔ６）は共通のゲート電極を有し、
    トランジスタ（Ｔ１，Ｔ２，Ｔ３）は共通パッドを共有するとともに、トランジスタ（Ｔ１，Ｔ３）は共通のゲート電極を有し、
    トランジスタ（Ｔ１，Ｔ３）のゲート電極は、トランジスタ（Ｔ４，Ｔ５，Ｔ６）の共通パッドと接続され、トランジスタＴ４，Ｔ６のゲート電極は、トランジスタＴ１，Ｔ２，Ｔ３の共通パッドと接続され、
    ｎＭＯＳトランジスタ（Ｔ５，Ｔ２）の他方のパッドは、ビットライン（ＢＬ）に接続され、
    両方のトランジスタ（Ｔ５，Ｔ２）のゲート電極は、共通のワードライン（ＷＬ）に接続され、
    ｎＭＯＳトランジスタ（Ｔ６，Ｔ３）の間で共有されるパッドは、グランドライン（Ｖｓｓ）に接続され、
    ｐＭＯＳトランジスタ（Ｔ４，Ｔ１）の間で共有されるパッドは、電源ライン（Ｖｄｄ）に接続されており、
    トランジスタ（Ｔ１，Ｔ３）のゲート電極とトランジスタ（Ｔ４，Ｔ５，Ｔ６）の共通パッドとの間の接続、ならびにトランジスタ（Ｔ４，Ｔ６）のゲート電極とトランジスタ（Ｔ１，Ｔ２，Ｔ３）の共通パッドとの間の接続がデバイス層（３２０）の中に形成され、
    両方のトランジスタ（Ｔ５，Ｔ２）のゲート電極と共通のワードライン（ＷＬ）との間の接続が、第１金属レベルで形成されることを特徴とする請求項１２記載のメモリまたはロジック回路。
JP2006346119A 2005-12-29 2006-12-22 高密度集積回路の製造方法 Expired - Fee Related JP5334367B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP05078031A EP1804282A1 (en) 2005-12-29 2005-12-29 Methods for manufacturing dense integrated circuits
EP05078031.1 2005-12-29

Publications (2)

Publication Number Publication Date
JP2007184590A true JP2007184590A (ja) 2007-07-19
JP5334367B2 JP5334367B2 (ja) 2013-11-06

Family

ID=36177767

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006346119A Expired - Fee Related JP5334367B2 (ja) 2005-12-29 2006-12-22 高密度集積回路の製造方法

Country Status (3)

Country Link
US (2) US20070172770A1 (ja)
EP (1) EP1804282A1 (ja)
JP (1) JP5334367B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150123761A (ko) * 2014-02-27 2015-11-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Finfet sram을 위한 구조물 및 방법
JP2015228530A (ja) * 2015-09-17 2015-12-17 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法と半導体装置

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100612419B1 (ko) * 2004-10-19 2006-08-16 삼성전자주식회사 핀 트랜지스터 및 평판 트랜지스터를 갖는 반도체 소자 및그 형성 방법
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
KR101225641B1 (ko) * 2006-12-27 2013-01-24 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7888705B2 (en) 2007-08-02 2011-02-15 Tela Innovations, Inc. Methods for defining dynamic array section with manufacturing assurance halo and apparatus implementing the same
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US7977248B2 (en) * 2007-12-31 2011-07-12 Intel Corporation Double patterning with single hard mask
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
KR101903975B1 (ko) 2008-07-16 2018-10-04 텔라 이노베이션스, 인코포레이티드 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US7981789B2 (en) 2008-11-14 2011-07-19 Infineon Technologies Ag Feature patterning methods and structures thereof
US8737107B2 (en) * 2009-01-15 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuits and routing of conductive layers thereof
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
FR2960657B1 (fr) * 2010-06-01 2013-02-22 Commissariat Energie Atomique Procede de lithographie a dedoublement de pas
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US20120280354A1 (en) * 2011-05-05 2012-11-08 Synopsys, Inc. Methods for fabricating high-density integrated circuit devices
JP5699826B2 (ja) * 2011-06-27 2015-04-15 富士通セミコンダクター株式会社 レイアウト方法及び半導体装置の製造方法
US9142508B2 (en) * 2011-06-27 2015-09-22 Tessera, Inc. Single exposure in multi-damascene process
US8697537B2 (en) * 2012-02-01 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning for a semiconductor device
US11037923B2 (en) * 2012-06-29 2021-06-15 Intel Corporation Through gate fin isolation
US8584060B1 (en) 2012-11-16 2013-11-12 International Business Machines Corporation Block mask decomposition for mitigating corner rounding
US9553088B1 (en) * 2015-09-24 2017-01-24 International Business Machines Corporation Forming semiconductor device with close ground rules
US9576097B1 (en) * 2015-11-03 2017-02-21 Globalfoundries Inc. Methods for circuit pattern layout decomposition
DE102019120765B4 (de) 2018-09-27 2024-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum bilden eines halbleiterbauelements
US10867840B2 (en) * 2018-09-27 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a semiconductor device
US11670588B2 (en) * 2019-01-09 2023-06-06 Intel Corporation Selectable vias for back end of line interconnects

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005116969A (ja) * 2003-10-10 2005-04-28 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05152547A (ja) * 1991-11-26 1993-06-18 Toshiba Corp マスクｒｏｍの製造方法
US5714039A (en) * 1995-10-04 1998-02-03 International Business Machines Corporation Method for making sub-lithographic images by etching the intersection of two spacers
US6190989B1 (en) * 1998-07-15 2001-02-20 Micron Technology, Inc. Method for patterning cavities and enhanced cavity shapes for semiconductor devices
US6204187B1 (en) * 1999-01-06 2001-03-20 Infineon Technologies North America, Corp. Contact and deep trench patterning
US6664173B2 (en) * 2002-01-09 2003-12-16 Intel Corporation Hardmask gate patterning technique for all transistors using spacer gate approach for critical dimension control
KR100570196B1 (ko) 2002-07-26 2006-04-11 에이에스엠엘 마스크툴즈 비.브이. 마스크 생성방법 및 장치, 패턴프린팅 방법, 및 컴퓨터프로그램물
US6709982B1 (en) 2002-11-26 2004-03-23 Advanced Micro Devices, Inc. Double spacer FinFET formation
JP4109539B2 (ja) * 2002-11-28 2008-07-02 株式会社小松製作所 ジョークラッシャおよびこれを備えた自走式破砕機
US20040157457A1 (en) * 2003-02-12 2004-08-12 Songlin Xu Methods of using polymer films to form micro-structures
JP2005142289A (ja) * 2003-11-05 2005-06-02 Toshiba Corp 半導体記憶装置
US7611944B2 (en) * 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
US7323374B2 (en) * 2005-09-19 2008-01-29 International Business Machines Corporation Dense chevron finFET and method of manufacturing same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005116969A (ja) * 2003-10-10 2005-04-28 Toshiba Corp 半導体装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150123761A (ko) * 2014-02-27 2015-11-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Finfet sram을 위한 구조물 및 방법
KR101594743B1 (ko) 2014-02-27 2016-02-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Finfet sram을 위한 구조물
JP2015228530A (ja) * 2015-09-17 2015-12-17 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法と半導体装置

Also Published As

Publication number Publication date
US20070172770A1 (en) 2007-07-26
JP5334367B2 (ja) 2013-11-06
US20110084313A1 (en) 2011-04-14
EP1804282A1 (en) 2007-07-04

Similar Documents

Publication Publication Date Title
JP5334367B2 (ja) 高密度集積回路の製造方法
US9040228B2 (en) Method for forming patterns of semiconductor device by using mixed assist feature system
US11776948B2 (en) Integrated circuit filler and method thereof
KR100702552B1 (ko) 이중 게이트 ＦｉｎＦＥＴ 디자인을 위한 자동화 레이어생성 방법 및 장치
US8034544B2 (en) Method for forming fine contact hole pattern of semiconductor device
US8969199B1 (en) Methods of forming a circuit that includes a cross-coupling gate contact structure wherein the circuit is to be manufactured using a triple patterning process
US11791161B2 (en) Pattern fidelity enhancement
US8663879B2 (en) Gate CD control using local design on both sides of neighboring dummy gate level features
CN102460671B (zh) 自对准局部互连工艺中对于栅极的选择性局部互连
US11302636B2 (en) Semiconductor device and manufacturing method of the same
JP4776813B2 (ja) 半導体装置の製造方法
TWI770425B (zh) 製造半導體元件之方法及用於製造半導體元件之系統
US20080251934A1 (en) Semiconductor Device Structures and Methods of Fabricating Semiconductor Device Structures for Use in SRAM Devices
US8703608B2 (en) Control of local environment for polysilicon conductors in integrated circuits
JPH11283906A (ja) 半導体集積回路装置又は集積回路製造用板状物の製造方法
TW202339125A (zh) 半導體結構及其形成方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091021

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121101

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130201

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130723

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130730

R150 Certificate of patent or registration of utility model

Ref document number: 5334367

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees