JP2007181298A - 出力信号生成装置 - Google Patents

Abstract

【課題】リアルタイムに出力信号を記憶し、その結果をソフトウェア処理できる出力信号生成装置を提供する。
【解決手段】制御信号を生成する制御回路１００と、基準信号を生成する基準信号生成手段１０２と、制御信号と基準信号を比較し、比較結果に応じて出力信号を生成する出力信号生成手段１０４と、出力信号をサンプリング信号に基づき検知する出力信号検知手段１０６と、出力信号検知手段によりサンプリング信号に基づいて検知された出力信号を記憶する出力信号記憶手段１０８とを備え、制御回路は、出力信号記憶手段に記憶された出力信号を読み出す読み出し手段を備える。
【選択図】図１

Description

本発明は、出力信号を情報として蓄積し、また蓄積された情報を読み出す機能を有する出力信号生成装置に関する。

図９は従来の出力信号生成装置の構成を示すものである。この出力信号装置は、例えばモータ用インバータに対する信号装置として適用される。以下、図９を用いて従来の出力信号生成装置の説明を行う。出力信号生成装置は、制御回路１００と、基準信号生成装置１０２と、出力信号生成手段１０４とを有する。制御回路１００と基準信号生成手段１０２は、それぞれ出力信号生成手段１０４に接続されている。制御回路１００は、ソフトウェア指令信号等の制御信号ａを出力し、基準信号生成手段１０２は、基準信号ｂを出力する。出力信号生成手段１０４は、例えばコンパレータ等からなり、制御信号ａと、基準信号ｂとを比較し、その結果に応じた信号を生成した後、出力信号ｃとして出力する。

図１０は図９の各部信号波形及びタイミングを示すものである。制御回路１００に搭載されたソフトウェアで出力信号ｃの状態を把握するには、以下の演算を行う。

出力信号ｃのハイ状態の時間 T_hi＝T1＋T−T2
出力信号ｃのロー状態の時間 T_low＝T2−T1
出力信号ｃの数が増えるとともに、上記の演算処理も増える。そして、出力信号の周波数が増えることに伴い、上記のソフトウェアの演算処理周期が短くなる。

また、出力信号生成装置の関連技術として、例えば、特開平８−１９２６３号公報（特許文献１）が知られている。この特許文献１には、ＰＷＭインバータの電流検出方式として、一つの電流センサにより直流側の電流検出を行い、各相のスイッチング前後の直流側電流の変化分を求めることにより、各相の出力電流を検出する電流検出装置が記載されている。これにより、従来、複数必要であった電流センサが一つの電流センサで出力電流を検出することができる。

また、特開２００２−８４７６０号公報（特許文献２）には、特許文献１記載の発明の構成に加えて、電流検出タイミングにおける直流母線電流値と３相電圧状態とから、相電流ベクトルと相電圧ベクトルの内積が直流母線電流になっていることに基づいて、相電流を演算する相電流演算手段を備えた発明が記載されている。この発明により、１ＰＷＭ周期に必ず存在する２種類の非零電圧ベクトルの出力時に全ての相電流を求めることができるので、直流母線電流の検出回数の低減に寄与することができる。

特許文献１、特許文献２に記載の発明は、いずれもＰＷＭインバータの出力電流検出装置に関するもので、いかに低コスト、低検出回数で３相電流を演算するかに主眼が置かれている。
特開平８−１９２６３号公報 特開２００２−８４７６０号公報

しかしながら、図９に示す従来の出力信号生成装置にあっては、出力信号生成手段１０４から出力される信号を検知する検知手段が設けられていないため、ソフトウェアの演算処理によって実際の出力信号の状態を把握することが必要となる。このため、ソフトウェア処理の負荷が増えるとともに、実際の出力信号の遅延などの影響を把握することが困難である。さらに出力信号の数及び周波数が増えるとともに、出力信号の状態を把握することがますます困難となる。

また特許文献１、特許文献２に記載の発明は、いかに低コスト、低検出回数でＰＷＭインバータの３相電流を演算するかに関するもので、スイッチング素子に流れる直流電流を検出することにより実現している。しかしながら、演算を行う過程において、ソフトウェア処理に負荷がかかり、かつＰＷＭインバータにのみ適用できる技術である。

本発明は、上記従来技術の問題点を解決するもので、リアルタイムに出力信号を記憶し、その結果をソフトウェア処理できる出力信号生成装置を提供することを課題とする。

本発明に係る出力信号生成装置は、上記課題を解決するために、請求項１記載の発明は、制御信号を生成する制御回路と、基準信号を生成する基準信号生成手段と、前記制御信号と前記基準信号を比較し、比較結果に応じて出力信号を生成する出力信号生成手段と、前記出力信号をサンプリング信号に基づき検知する出力信号検知手段と、前記出力信号検知手段によりサンプリング信号に基づいて検知された前記出力信号を記憶する出力信号記憶手段とを備え、前記制御回路は、前記出力信号記憶手段に記憶された前記出力信号を読み出す読み出し手段を備えることを特徴とする。

請求項２記載の発明は、請求項１において、前記制御回路、前記基準信号生成手段、前記出力信号生成手段、前記出力信号検知手段、及び前記出力信号記憶手段は、１チップ化されたマイクロプロセッサであることを特徴とする。

請求項３記載の発明は、請求項１又は請求項２において、前記出力信号記憶手段は、前記出力信号検知手段により検知された前記出力信号を記憶する１次記憶手段と、トリガ信号を生成するトリガ信号生成手段と、前記１次記憶手段に記憶された前記出力信号による情報を受け取り蓄積する２次記憶手段と、前記トリガ信号により前記１次記憶手段から前記２次記憶手段への前記情報の転送のタイミングを制御する転送制御手段とを備えることを特徴とする。

請求項４記載の発明は、請求項１乃至請求項３のいずれか1項において、前記制御回路は、前記制御信号として、ソフトウェアによるＰＷＭ制御信号を生成し、前記基準信号生成手段は、前記基準信号として、三角波信号または鋸波信号またはデルタ変調の基準信号を生成し、前記出力信号生成手段は、前記出力信号として、ＰＷＭ出力信号を生成することを特徴とする。

本発明の請求項１記載の発明によれば、リアルタイムに出力信号を記憶し、その結果をソフトウェア処理できる出力信号生成装置を提供することができる。従って、ソフトウェアの指示でハードウェア回路が生成する出力値をソフトウェアによる演算を用いず、把握することができるようになる。このため、ソフトウェアによる演算で想定困難なハードウェア回路の遅延を含めて実際の出力値が把握できるとともに、ソフトウェア演算時間遅れによる把握タイミングのずれを防止することができる。

本発明の請求項２記載の発明によれば、制御回路、基準信号生成手段、出力信号生成手段、出力信号検知手段、及び出力信号記憶手段を１チップに格納することにより、これらの手段を制御回路の外付け回路とした場合に比較して、ノイズの影響が小さくなるため、データの信頼性を向上することができる。

本発明の請求項３記載の発明によれば、１次記憶手段から２次記憶手段にデータを取り出すタイミングを制御できる方法により、必要なタイミングに合わせて出力信号の状態を把握することができる。また、1次記憶手段と2次記憶手段を備えることにより、データの書き出しと読み出しを同時に行うことによる速度向上やデータの保護にも寄与しうる。

本発明の請求項４記載の発明によれば、従来のソフトウェアでＰＷＭ出力信号を演算して推測する手法と比較して、高速かつソフトウェアの処理負担を増やさず、実際のＰＷＭ出力信号を把握することができる。さらに、ＰＷＭ出力信号の数又は周波数が増えると従来技術では処理負担の制約から実現困難の場合でも、ＰＷＭ出力信号を把握することができる。

以下、本発明の出力信号生成装置の実施の形態を、図面に基づいて詳細に説明する。

以下、本発明の実施例について図面を参照しながら説明する。図１は本発明の実施例１のブロック図、図２は図１の各部の信号波形図である。なお、図１、図２および後述の各実施の形態を示す図において、図９および図１０における構成要素と同一ないし均等のものは、前記と同一符号を以て示し、重複した説明を省略する。

まず、本実施の形態の構成を説明すると、本実施の形態に係る出力信号生成装置は、図９の従来技術の構成に加え、出力信号検知手段１０６及び出力信号記憶手段１０８を有している。出力信号生成手段１０４の出力は出力信号検知手段１０６に接続されている。また、出力信号検知手段１０６は、出力信号記憶手段１０８に接続され、出力信号記憶手段１０８は、制御回路１００に接続されている。

次に、実施例１の形態に係る出力信号生成装置の動作を説明する。図１において、出力信号生成手段１０４が出力信号ｃを生成するところまでは、図９における従来技術の動作と同じである。さらに出力信号検知手段１０６は、基準信号ｂより高い周波数のサンプリング信号ｈにより、出力信号ｃを検出する。出力信号検知手段１０６は、サンプリングした出力信号ｃをソフトウェア処理可能なデータに変換し、出力記憶信号ｄとして出力する。出力信号記憶手段１０８は出力記憶信号ｄを記憶する。また、制御回路１００は記憶された出力記憶信号ｄを出力データｆとしてソフトウェア処理可能な形で読み出すことができる。

図２の各部の信号波形について説明を行う。出力信号ｃは、制御信号ａと基準信号ｂの比較により生成される。制御信号ａと予測された制御信号である基準信号ｂとの差を調べ、制御信号ａの方が大きいと正の一定出力、小さいと負の一定出力を出す。サンプリング信号ｈは出力信号検知手段１０６のサンプリング信号として、出力信号ｃの周波数に比べて周波数が高い。これにより、サンプリング信号ｈは、出力信号を保持し、サンプリングすることができる。出力信号検知手段１０６は、サンプリングした出力信号をソフトウェア処理可能なデータに変換し、出力記憶信号ｄとして出力信号記憶手段１０８に転送する。従って、制御回路１００搭載のソフトウェアは、出力信号検知手段１０６によりリアルタイムに出力信号を把握できる。

図２の基準信号ｂの波形は基準信号ｂがデルタ変調の場合を示している。デルタ変調について補足する。基準信号としては、制御対象からのフィードバック信号（例えば電流値）を利用する。まず、制御信号ａと基準信号ｂとの差を調べ、制御信号ａの方が大きいと正の一定出力、小さいと負の一定出力を出す図示されていない比較器が出力信号生成手段１０４内に設けられている。その出力をクロックに合せて定期的に取り出し、次のクロックが来るまで出力を維持する図示されていない遅延回路(Sample/Hold) がある。さらにその結果を積分し、一定速度で増加あるいは減少するフィードバック信号すなわち基準信号ｂを作り出す積分器がある。これら制御信号ａと基準信号ｂとの差は、クロックごとにしかチェックされないので、基準信号ｂは一つ前のクロックのときの値から±Δしか変化していないこととなり、クロックごとに一定幅の上下移動のみが許された尺取虫のようなものとなる。この移動のみで制御信号ａのアナログ原波形を追いかけることとなる。この際の＋Δ/−Δの移動を＋１/−１に対応させて出力とすると、当然、制御信号ａのアナログ原波形が増加傾向にあると1の出力が増え、逆に減少傾向にあると−1の出力が増える。つまり微分に近い概念であると言える。

上述のとおり、本発明の実施例１の形態に係る出力信号生成装置によれば、リアルタイムに出力信号を記憶し、その結果をソフトウェア処理できる。従って、ソフトウェアの指示でハードウェア回路が生成する出力値をソフトウェアによる演算を用いず、把握することができるようになる。このため、ソフトウェアによる演算で想定困難なハードウェア回路の遅延を含めて実際の出力値が把握できるとともに、ソフトウェア演算時間遅れによる把握タイミングのずれを防止し、精度よく制御することが可能となる。

次に、図３は本発明の実施例２の構成を示すブロック図、図４は図３の各部の信号波形図である。実施例１の構成と異なる点としては、出力信号記憶手段として、1次記憶手段１０８ａ、トリガ信号生成手段１０８ｂ、2次記憶手段１０８ｃを備えている点である。

次に、実施例２の形態に係る出力信号生成装置の動作を説明する。図３において、出力信号検知手段１０６が出力記憶信号ｄを生成するところまでは、実施例１の動作と同じである。1次記憶手段１０８ａは、出力信号検知手段１０６の出力記憶信号ｄを格納する。トリガ信号生成手段１０８ｂは、トリガ信号ｇを生成することにより、上記１次記憶手段１０８ａから２次記憶手段１０８ｃにデータeを転送するタイミングを制御することができる。また、制御回路１００搭載のソフトウェアは、２次記憶手段のデータを読み出し、処理することができる。

図４の各部の信号波形について説明を行う。出力信号検知手段１０６が、サンプリング信号ｈによって出力信号ｃを検知するところまでは実施例１と同様である。出力信号検知手段１０６は、このサンプリング信号ｈにより、出力信号を保持し、サンプリングする。出力信号検知手段１０６は、サンプリングした出力信号をソフトウェア処理可能なデータに変換し、出力記憶信号ｄとして1次記憶手段に転送する。1次記憶手段１０８ａは、転送された出力記憶信号ｄを記憶する。トリガ信号生成手段１０８ｂは、トリガ信号ｇにより、上記１次記憶手段１０８ａから２次記憶手段１０８ｃにデータｅを転送するタイミングを制御する。また、制御回路１００は、2次記憶手段から出力データｆを同じタイミングで読み出すことができる。それと同時に、1次記憶手段１０８ａは、新たなデータを記憶することができる。

上述のとおり、本発明の実施例２の形態に係る出力信号生成装置によれば、実施例１と同様リアルタイムに出力信号を記憶し、その結果をソフトウェア処理できるとともに、１次記憶手段１０８ａから２次記憶手段１０８ｃにデータを取り出すタイミングを制御でき、必要なタイミングに合わせて出力信号ｃの状態を把握することができる。また、1次記憶手段１０８ａと2次記憶手段１０８ｃを備えることにより、データの書き出しと読み出しを同時に行うことによる速度向上や２次記憶手段１０８ｃにデータを移すことによるデータの保護にも寄与しうる。

次に、図５は本発明の実施例３の構成を示すブロック図、図６は図５の各部の信号波形図である。実施例１と異なる点として、制御信号ａがＰＷＭ制御信号a’であり、基準信号ｂがＰＷＭ三角波信号b’であることを特徴とする。それ以外の構成は実施例１と同じので省略する。

次に、図６を参照しながら、本発明の請求項５の出力信号発生装置の動作を説明する。図２の制御信号ａと基準信号ｂは、図６においてＰＷＭ制御信号a’と三角波信号b’となる。ここで、三角波信号b’は、半周期ごとに正負極性を変える一定振幅、一定周波数の三角波である。出力信号生成手段１０４は、三角波信号b’と、制御信号としてのＰＷＭ制御信号a’とを比較することによりＰＷＭ出力信号ｃを生成する。具体的にはＰＷＭ制御信号a’が三角波信号b’よりも大きければオン、小さければオフとする信号をＰＷＭ出力信号ｃとして生成する。出力信号生成手段１０４は、ＰＷＭ出力信号ｃを図示されないインバータに入力し、ＰＷＭ方式によるインバータ制御を行うこともできる。この場合、ＰＷＭ制御信号a’が正弦波であるならば、正弦波の振幅を変えることにより、ＰＷＭ出力信号ｃを制御し、インバータ出力電圧を変えることができる。

上述のとおり、本発明の実施例３の形態に係る出力信号生成装置によれば、実施例１と同様リアルタイムに出力信号ｃを記憶し、その結果をソフトウェア処理できるとともに、従来のソフトウェアでＰＷＭ出力信号を演算して推測する手法と比較して、高速かつソフトウェアの処理負担を増やさず、実際のＰＷＭ出力信号を把握することができる。よって、ＰＷＭ出力信号をモータ用インバータに使用する場合には、インバータに対する出力信号をモニタすることにより、モータを精度良く制御することができる。さらに、ＰＷＭ出力信号の数又は周波数が増えると従来技術では処理負担の制約から実現困難の場合でも、ＰＷＭ出力信号を把握することができる。

次に、図７は本発明の実施例４の構成を示すブロック図、図８は図７の各部の信号波形図である。実施例２と異なる点として、制御信号ａがＰＷＭ制御信号a’であり、基準信号ｂが三角波信号b’であることを特徴とする。それ以外の構成は実施例２と同じので省略する。

次に、図８を参照しながら、本発明の実施例４の形態の出力信号発生装置の動作を説明する。図４の制御信号ａと基準信号ｂは、図８においてＰＷＭ制御信号a’と三角波信号b’となる。それ以外の動作は実施例２及び実施例３を組み合わせたものであるので、省略する。結果的に出力信号検知手段１０６は、リアルタイムにＰＷＭ出力信号を記憶することができ、かつ制御回路１００搭載のソフトウェアは、そのデータを読み出し、処理することができる。更に、トリガ信号生成手段１０８ｂは、トリガ信号ｇにより、１次記憶手段１０８ａから２次記憶手段１０８ｃにデータeを転送するタイミングを制御することができる。

上述のとおり、本発明の実施例４の形態に係る出力信号生成装置によれば、実施例１と同様リアルタイムに出力信号ｃを記憶し、その結果をソフトウェア処理できるとともに、従来のソフトウェアでＰＷＭ出力信号を演算して推測する手法と比較して、高速かつソフトウェアの処理負担を増やさず、実際のＰＷＭ出力信号を把握することができる。また、実施例２と同様、１次記憶手段から２次記憶手段にデータを取り出すタイミングを制御でき、必要なタイミングに合わせて出力信号の状態を把握することができる。また、1次記憶手段と2次記憶手段を備えることにより、データの書き出しと読み出しを同時に行うことによる速度向上や2次記憶手段にデータを移すことによるデータの保護にも寄与しうる。

本発明に係る出力信号生成装置は、ＰＷＭ方式のインバータ制御に利用可能である。

本発明の実施例１の形態の出力信号生成装置のブロック図である。 本発明の実施例１の各部の信号波形を示す信号波形図である。 本発明の実施例２の形態の出力信号生成装置のブロック図である。 本発明の実施例２の各部の信号波形を示す信号波形図である。 本発明の実施例３の形態の出力信号生成装置のブロック図である。 本発明の実施例３の各部の信号波形を示す信号波形図である。 本発明の実施例４の形態の出力信号生成装置のブロック図である。 本発明の実施例４の各部の信号波形を示す信号波形図である。 従来の出力信号生成装置のブロック図である。 従来の出力信号生成装置の各部信号波形及びタイミングを示す図である。

符号の説明

１００ 制御回路
１０２ 基準信号生成手段
１０４ 出力信号生成手段
１０６ 出力信号検知手段
１０８ 出力信号記憶手段
１０８ａ 1次記憶手段
１０８ｂ トリガ信号生成手段
１０８ｃ 2次記憶手段

Claims (4)

1. 制御信号を生成する制御回路と、
   基準信号を生成する基準信号生成手段と、
   前記制御信号と前記基準信号を比較し、比較結果に応じて出力信号を生成する出力信号生成手段と、
   前記出力信号をサンプリング信号に基づき検知する出力信号検知手段と、
   前記出力信号検知手段によりサンプリング信号に基づいて検知された前記出力信号を記憶する出力信号記憶手段とを備え、
   前記制御回路は、
   前記出力信号記憶手段に記憶された前記出力信号を読み出す読み出し手段を備えることを特徴とする出力信号生成装置。
2. 前記制御回路、前記基準信号生成手段、前記出力信号生成手段、前記出力信号検知手段、及び前記出力信号記憶手段は、１チップ化されたマイクロプロセッサであることを特徴とする請求項１記載の出力信号生成装置。
3. 前記出力信号記憶手段は、
   前記出力信号検知手段により検知された前記出力信号を記憶する１次記憶手段と、
   トリガ信号を生成するトリガ信号生成手段と、
   前記１次記憶手段に記憶された前記出力信号による情報を受け取り蓄積し前記読み出し手段により前記出力信号が読み出される２次記憶手段と、
   前記トリガ信号により前記１次記憶手段から前記２次記憶手段への前記情報の転送のタイミングを制御する転送制御手段と、
   を備えることを特徴とする請求項１又は請求項２記載の出力信号生成装置。
4. 前記制御回路は、前記制御信号として、ソフトウェアによるＰＷＭ制御信号を生成し、
   前記基準信号生成手段は、前記基準信号として、三角波信号または鋸波信号またはデルタ変調の基準信号を生成し、
   前記出力信号生成手段は、前記出力信号として、ＰＷＭ出力信号を生成することを特徴とする請求項１乃至請求項３のいずれか１項記載の出力信号生成装置。

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