JP2007181137A - Frame synchronization detecting apparatus, frame synchronization detecting method, program, and record medium - Google Patents
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Abstract
Description
本発明は、デジタル無線通信機等に好適な、フレーム同期検出装置およびフレーム同期検出方法、そのプログラム並びにそれを記録した記録媒体に関するものである。 The present invention relates to a frame synchronization detection apparatus and a frame synchronization detection method suitable for a digital wireless communication device and the like, a program thereof, and a recording medium recording the program.
デジタル無線通信では、伝達すべきデータをフレーム単位で送受信するが、送信機側で各フレームの所定位置、例えば、フレーム先頭に特定の信号配列パターンを有するフレーム同期ワード(フレーム同期ワード:Frame Sync Word、以下「FSワード」)を配置して送信し、受信機側では、検波出力信号中の上記FSワードを検出することにより、フレーム中に配列されているデータの復調を行う。このようにデジタル無線通信では、受信側でのFSワード検出がデータを復調する上で極めて重要不可欠である。
デジタル無線通信機のフレーム同期検出に関係する機能ブロック構成として、例えば、APCO P25の規格に適合する無線機を例に説明する。APCOは4値FSK変調方式(Frequency Shift Keying;FSK)で、一つの周波数偏移(デビエーション:Deviation)の1シンボルで2ビットの組み合わせ“00”、“10”、“01”、“11”の四つのうちのどれか一つを表すように決められている。
In digital wireless communication, data to be transmitted is transmitted and received in frame units, but a frame synchronization word (Frame Sync Word: Frame Sync Word) having a specific signal arrangement pattern at a predetermined position of each frame, for example, the head of the frame, on the transmitter side. , Hereinafter referred to as “FS word”), and the receiver side demodulates the data arranged in the frame by detecting the FS word in the detection output signal. Thus, in digital wireless communication, FS word detection on the receiving side is extremely important for demodulating data.
As a functional block configuration related to frame synchronization detection of a digital wireless communication device, for example, a wireless device conforming to the standard of APCO P25 will be described as an example. APCO is a four-value FSK modulation method (FSK), and a combination of two bits “00”, “10”, “01”, “11” with one symbol of one frequency shift (Devation). It is decided to represent one of the four.
図8はこのようなAPCO P25の規格に適合する無線機のフレーム同期検出に関連する部分のブロック図であり(特開2004−40222公報記載)、この例に示す構成は、アナログ・デジタル変換機(A/D変換器)21、IFフィルタ22、検波器23、I&Dフィルタ24、フレーム同期検出器(FS検出器)25、データ取得器26、デコーダ27、D/A変換器28、スピーカ29、誤り訂正器30、等を含んで構成されている。各部の機能については既によく知られているので説明を省略するが、この中で本発明に関連するFS検出器25は、供給される受信検波された信号に含まれるFSワードを検出すると共に、受信信号中のFSワードが供給されたタイミング(シンボルタイミング)を検出して、その出力をデータ取得器26に供給するものである。
FIG. 8 is a block diagram of a part related to the frame synchronization detection of a wireless device conforming to the APCO P25 standard (described in Japanese Patent Application Laid-Open No. 2004-40222), and the configuration shown in this example is an analog / digital converter. (A / D converter) 21, IF filter 22,
図9は、従来のFS検出器25における処理の一例を示す図である。FS検出器25には、図8に示したように前記検波器23によって送信側で搬送波信号に重畳された(変調された)情報信号を取り出し、更に、その信号に含まれるノイズ成分をI&Dフィルタで除去された検波信号31が供給される。この信号については後述するが、伝送すべきデジタル信号のビット値に振幅値が対応した信号波形である。例えばAPCO P25の規格の4値FSKでは、検波信号31を4値判定器32において、夫々の振幅値が上述した四値のどの値に該当するかを判断して階段状のシンボル値波形33を生成し、この信号を相関器34に供給する。
相関器34は、その通信系においてFSワードと定められた特定の信号配列パターンからなる既知のFSワード(データ)と、受信し検波した信号(A/D変換してデジタル化したデータ、以下同様)と比較し、両者の信号配列パターンが一致したとき、ピーク値が得られるように構成されている。即ち、相関器34にはFSワードメモリ35から既知のFSワードデータが与えられ、このFSワードデータと前記4値判定器32から供給された階段状のシンボル値波形33との相関関係が検出される。両者の相関関係が大きいほど大きなレベルの信号を発生し、両者が一致するとき最大値となる。供給される信号のサンプリング値毎に相関値を検出すると、FSワード近傍の信号波形は、階段状の相関出力信号36となるので、その最大値レベルを予め設定した閾値(しきい値)と比較し、最大値が閾値を越える場合、同期判定器37では、そのときのFSワード候補検出のタイミングが同期タイミングであると判定する。
FIG. 9 is a diagram illustrating an example of processing in the
The
また、同時に、あるいは前記同期判定器37において同期検出信号が出力されたとき、ベクトル誤差演算器38において、前記検波信号31と前記FSワードメモリ35のFSワード信号とのベクトル誤差を求める。ベクトル誤差は前記両信号のデータ値の一致度合いが大きいほど小さい値となり、フレーム同期タイミング近傍では、同図9の符号39に示す最小レベルを含むベクトル誤差値波形のように表示される。この信号レベルの最小値をシンボルタイミング判定器40において予め設定した閾値(しきい値)と比較し、前記最小値が閾値以下の場合、その最小値を検出したタイミングを同期タイミングと判断し、その旨の信号を出力する。FS検出判定器41はこのタイミング信号と、前記同期判定器37の出力信号とに基づいて、同期が成立したことを判断し、その旨の信号を発生する。
このような同期検出処理は、通信機等に電源を投入した際の最初の同期検出によって同期が確保された後にも、所定のタイミングで再同期検出を行うようになっており、従来は、上述した初回の同期検出手段と同様な方法で再同期検出を行っていた。
なお、以上の説明においては、各処理に関してアナログ処理的な説明を行ったが、実際には各信号は所要のサンプリング周波数でデジタル信号に変換された上で、DSP(Digital Signal ProcessorあるいはProcessing;デジタル信号処理装置)等のデジタル処理用集積回路で演算処理するのが一般的であり、以下の説明においても同様である。
Such synchronization detection processing is such that resynchronization detection is performed at a predetermined timing even after synchronization is ensured by initial synchronization detection when power is supplied to a communication device or the like. The resynchronization detection was performed in the same manner as the first synchronization detection means.
In the above description, analog processing has been described for each processing. Actually, each signal is converted into a digital signal at a required sampling frequency, and then a DSP (Digital Signal Processor or Processing) is used. In general, arithmetic processing is performed by a digital processing integrated circuit such as a signal processing device, and the same applies to the following description.
しかしながら、従来のFSワード検出装置や方法では、初回のFSワード検出と、一旦同期が確保された後の再同期検出とが同じ方法であったので、同期検出がなされているのも拘わらず、瞬間的なノイズ混入等によって再同期検出に失敗すれば、当然ながら継続して同期を維持することができないことになる。即ち、初回FSワード検出では、誤った同期検出が行われないように比較的厳密に検出する必要があり、そのため上述したように検波した受信信号からFSワード候補シンボルを抜き出し、既知のFSワードデータとの相関値に基づいて同期ワードの検出を行い、更に、検波信号と既知のFSワードとのベクトル誤差の最小値になる同期タイミングを検出することによって同期検出を行っていた。そして従来は、初回同期検出処理によって一旦同期が成立した後の再同期検出においても、同様の同期検出を行っていたので、再同期においてもノイズ耐性が初回同期と同様に要求されていた。従って、一旦同期検出がなされていて、瞬間的なノイズ混入等によっては同期確保が損なわれない場合であっても、再同期検出処理においてたまたま瞬間的なノイズが混入した結果、同期検出に失敗して、同期継続ができなくなることがあった。 However, in the conventional FS word detection apparatus and method, since the first FS word detection and the resynchronization detection after synchronization is once secured are the same method, the synchronization detection is performed, If resynchronization detection fails due to momentary noise mixing or the like, naturally, synchronization cannot be maintained continuously. That is, in the initial FS word detection, it is necessary to detect relatively strictly so that erroneous synchronization detection is not performed. Therefore, FS word candidate symbols are extracted from the received signal detected as described above, and known FS word data is detected. The synchronization word is detected based on the correlation value between the detection signal and the synchronization signal by detecting the synchronization timing at which the vector error between the detection signal and the known FS word becomes the minimum value. Conventionally, similar resynchronization detection is also performed in resynchronization detection once synchronization is established by the initial synchronization detection processing, and therefore noise resilience is required in resynchronization in the same manner as in initial synchronization. Therefore, even if synchronization is detected once and synchronization is not lost due to momentary noise, etc., synchronization detection fails as a result of accidental noise mixing in the resynchronization detection process. In some cases, synchronization could not be continued.
また、従来の各判定処理における閾値(しきい値)の設定は、一般的に装置の設計によって異なり、装置毎に実測値に基づいて設定されているのが現状であって、装置のメンテナンスが容易ではなかった。
本発明は、従来のフレーム同期検出装置やフレーム同期検出方法の問題点を解決するためになされたものであり、再同期時に不要な同期検出失敗を防止し、簡便な方法や構成によって、合理的な基準に基づく同期検出判断を行うことが可能なフレーム同期検出装置及びフレーム同期検出方法を提供することを目的としている。
In addition, the threshold value (threshold value) setting in each conventional determination process generally differs depending on the design of the device, and is currently set based on the actual measurement value for each device. It was not easy.
The present invention has been made to solve the problems of the conventional frame synchronization detection device and frame synchronization detection method, prevents unnecessary synchronization detection failure at the time of resynchronization, and is rationalized by a simple method and configuration. It is an object of the present invention to provide a frame synchronization detection apparatus and a frame synchronization detection method capable of performing synchronization detection determination based on various criteria.
本発明はかかる課題を解決するために、請求項1記載のフレーム同期検出装置は、各フレームの所定位置に挿入されるフレーム同期ワードを検出するフレーム同期検出装置において、受信検波した信号から所定シンボル数のフレーム同期ワード候補データを取得する取得手段と、該フレーム同期ワード候補データと既知のフレーム同期ワードデータとを比較して両者のエラービット数を検出するエラービットカウント手段と、前記エラービット数と予め設定したエラービット閾値とを比較するエラービット比較手段と、前記受信検波した信号から取り出した所定シンボル数のフレーム同期ワード候補信号と既知のフレーム同期ワード信号とのベクトル誤差を求めるベクトル誤差演算手段と、該ベクトル誤差演算手段によって求めたベクトル誤差と予め設定したベクトル誤差閾値と比較するベクトル誤差比較手段と、前記エラービット比較手段と前記ベクトル誤差比較手段の比較結果に基づいて前記フレーム同期ワード候補がフレーム同期ワードであるか否かを判断する同期判断手段と、を備えたことを特徴とする。 In order to solve such a problem, the present invention provides a frame synchronization detection device according to claim 1, wherein a frame synchronization detection device detects a frame synchronization word inserted at a predetermined position of each frame. Acquisition means for acquiring a number of frame synchronization word candidate data, error bit count means for comparing the frame synchronization word candidate data with known frame synchronization word data and detecting the number of error bits of both, and the number of error bits Error bit comparison means for comparing a predetermined error bit threshold value with a predetermined error bit threshold value, and a vector error calculation for obtaining a vector error between a frame synchronization word candidate signal of a predetermined number of symbols extracted from the received detection signal and a known frame synchronization word signal And a vector error obtained by the vector error calculation means. And a vector error comparing means for comparing with a preset vector error threshold, and determining whether or not the frame synchronization word candidate is a frame synchronization word based on the comparison result of the error bit comparing means and the vector error comparing means Synchronization determination means.
請求項2記載のフレーム同期検出装置は、各フレームの所定位置に挿入されるフレーム同期ワードを検出するフレーム同期検出装置において、受信検波した信号から所定シンボル数のフレーム同期ワード候補データを取得する取得手段と、該フレーム同期ワード候補データと既知のフレーム同期ワードデータとを比較して両者のエラービット数を検出するエラービットカウント手段と、前記エラービット数と予め設定したエラービット閾値とを比較するエラービット比較手段と、前記受信検波した信号から取り出した所定シンボル数のフレーム同期ワード候補信号と既知のフレーム同期ワード信号とのベクトル誤差を求めるベクトル誤差演算手段と、該ベクトル誤差演算手段によって求めたベクトル誤差と予め設定したベクトル誤差閾値と比較するベクトル誤差比較手段と、前記エラービット比較手段と前記ベクトル誤差比較手段の比較結果に基づいて前記フレーム同期ワード候補がフレーム同期ワードであるか否かを判断する同期判断手段と、再同期検出処理において前記エラービット比較手段の出力とクロック信号とに基づいて同期検出を行う同期検出手段と、を備えたことを特徴とする。
The frame synchronization detection device according to
請求項3記載の発明では、請求項1または請求項2記載のフレーム同期検出装置において、前記エラービット閾値が、当該通信システムにおける誤り訂正能力によって誤り訂正可能なビット数に基づき、誤り訂正可能なビット値以下であることを特徴とする。
請求項4記載のフレーム同期検出方法では、フレームの所定位置に挿入されるフレーム同期ワードを検出するフレーム同期検出方法において、受信検波した信号から所定シンボル数のフレーム同期ワード候補データを取得する処理と、該フレーム同期ワード候補データと既知のフレーム同期ワードデータとを比較して両者のエラービット数を検出するエラービットカウント処理と、前記エラービット数と予め設定したエラービット閾値とを比較するエラービット比較処理と、前記受信検波した信号から取り出した所定シンボル数のフレーム同期ワード候補信号と既知のフレーム同期ワード信号とのベクトル誤差を求めるベクトル誤差演算処理と、該ベクトル誤差演算処理によって求めたベクトル誤差と予め設定したベクトル誤差閾値と比較するベクトル誤差比較処理と、前記エラービット比較処理と前記ベクトル誤差比較処理の比較結果に基づいて前記フレーム同期ワード候補がフレーム同期ワードであるか否かを判断する同期判断処理を含むことを特徴とする。
According to a third aspect of the present invention, in the frame synchronization detecting device according to the first or second aspect, the error bit threshold value can be corrected based on the number of bits that can be corrected by the error correction capability in the communication system. It is characterized by being below a bit value.
5. The frame synchronization detection method according to claim 4, wherein in the frame synchronization detection method for detecting a frame synchronization word inserted at a predetermined position of a frame, a process for acquiring frame synchronization word candidate data of a predetermined number of symbols from a received and detected signal; Error bit count processing for comparing the frame synchronization word candidate data with known frame synchronization word data and detecting the number of error bits of both, and an error bit for comparing the number of error bits with a preset error bit threshold Comparison processing, vector error calculation processing for obtaining a vector error between a frame synchronization word candidate signal of a predetermined number of symbols extracted from the received detection signal and a known frame synchronization word signal, and vector error obtained by the vector error calculation processing And a preset vector error threshold And a synchronization determination process for determining whether or not the frame synchronization word candidate is a frame synchronization word based on a comparison result of the error bit comparison process and the vector error comparison process. .
請求項5記載のフレーム同期検出方法では、各フレームの所定位置に挿入されるフレーム同期ワードを検出するフレーム同期検出方法において、受信検波した信号から所定シンボル数のフレーム同期ワード候補データを取得する処理と、該フレーム同期ワード候補データと既知のフレーム同期ワードデータとを比較して両者のエラービット数を検出するエラービットカウント処理と、前記エラービット数と予め設定したエラービット閾値とを比較するエラービット比較処理と、前記受信検波した信号から取り出した所定シンボル数のフレーム同期ワード候補信号と既知のフレーム同期ワード信号とのベクトル誤差を求めるベクトル誤差演算処理と、該ベクトル誤差演算処理によって求めたベクトル誤差と予め設定したベクトル誤差閾値と比較するベクトル誤差比較処理と、前記エラービット比較処理と前記ベクトル誤差比較処理の比較結果に基づいて前記フレーム同期ワード候補がフレーム同期ワードであるか否かを判断する同期判断処理と、再同期検出処理においては前記エラービット比較処理の出力とクロック信号とに基づいて同期検出を行う処理を含むことを特徴とする。
6. The frame synchronization detection method according to
請求項6記載の発明は、請求項4または請求項5記載のフレーム同期検出方法において、前記エラービット閾値が、当該通信システムにおける誤り訂正能力によって誤り訂正可能なビット数に基づいて設定され、誤り訂正可能なビット数以下であることを特徴とする。
請求項7記載の発明は、請求項4乃至6の何れか一項に記載のフレーム同期検出方法をコンピュータが制御可能にプログラミングしたことを特徴とするフレーム同期検出プログラムである。
請求項8記載の発明は、請求項7に記載の同期信号検出プログラムをコンピュータが読み取り可能な形式で記録したことを特徴とする記録媒体である。
According to a sixth aspect of the present invention, in the frame synchronization detection method according to the fourth or fifth aspect, the error bit threshold is set based on the number of bits that can be error-corrected by the error correction capability in the communication system. The number of bits is less than the correctable number.
The invention described in claim 7 is a frame synchronization detection program in which the frame synchronization detection method according to any one of claims 4 to 6 is programmed so as to be controllable by a computer.
The invention according to claim 8 is a recording medium in which the synchronization signal detection program according to claim 7 is recorded in a computer-readable format.
本発明は以上のように構成し、または処理手順を構築したので、夫々以下のような効果が得られる。即ち、請求項1記載の発明では、受検波信した信号から所定シンボル数のフレーム同期ワード候補データを取得し、該フレーム同期ワード候補データと既知のフレーム同期ワードデータとのエラービット数を検出するエラービット検出手段と、前記受信検波した信号から取り出した所定シンボル数のフレーム同期ワード候補信号と既知のフレーム同期ワード信号とのベクトル誤差演算手段とを備え、前記エラービット比較手段と前記ベクトル誤差比較手段の比較結果に基づいて前記フレーム同期ワード候補がフレーム同期ワードであるか否かを判断する同期判断手段とを備えたので、簡単な構成によって同期検出が可能であり、閾値の設定によってノイズに強い同期検出が可能となる。また、相関器や相関処理を使用しないので、装置が簡単になり、処理負荷も軽減される効果もある。 Since the present invention is configured as described above or the processing procedure is constructed, the following effects can be obtained. That is, according to the first aspect of the present invention, frame synchronization word candidate data having a predetermined number of symbols is acquired from the received and received signal, and the number of error bits between the frame synchronization word candidate data and the known frame synchronization word data is detected. Error bit detection means; and vector error calculation means for a frame synchronization word candidate signal having a predetermined number of symbols extracted from the received and detected signal and a known frame synchronization word signal, the error bit comparison means and the vector error comparison. Synchronization determination means for determining whether or not the frame synchronization word candidate is a frame synchronization word based on the comparison result of the means, synchronization detection is possible with a simple configuration, and noise is detected by setting a threshold value. Strong synchronization detection is possible. In addition, since no correlator or correlation processing is used, the apparatus is simplified and the processing load is reduced.
請求項2記載の発明では、受信検波した信号から所定シンボル数のフレーム同期ワード候補データを取得し、該フレーム同期ワード候補データと既知のフレーム同期ワードデータとのエラービット数を検出するエラービット検出手段と、前記受信検波した信号から取り出した所定シンボル数のフレーム同期ワード候補信号と既知のフレーム同期ワード信号とのベクトル誤差演算手段と、前記エラービット比較手段と前記ベクトル誤差比較手段の比較結果に基づいて前記フレーム同期ワード候補がフレーム同期ワードであるか否かを判断する同期判断手段と、再同期検出処理においては前記エラービット比較手段の出力とクロック信号とに基づいて同期検出を行う手段を備えたので、一旦同期が成立した後の再同期処理が簡単になるので、処理負荷が大幅に軽減される他、ノイズの混入によって再同期検出が失敗する割合を大幅に少なくする効果が得られる。 According to the second aspect of the present invention, error bit detection is performed for acquiring frame synchronization word candidate data of a predetermined number of symbols from the received and detected signal and detecting the number of error bits between the frame synchronization word candidate data and known frame synchronization word data. A comparison result of the vector error calculation means between the frame synchronization word candidate signal of a predetermined number of symbols extracted from the received and detected signal and the known frame synchronization word signal, and the comparison result of the error bit comparison means and the vector error comparison means. Synchronization determination means for determining whether or not the frame synchronization word candidate is a frame synchronization word based on, and means for performing synchronization detection based on the output of the error bit comparison means and the clock signal in the resynchronization detection processing Since the resynchronization process once synchronization is established becomes easy Our load is greatly reduced, the effect of significantly reducing the rate of re-synchronization detection to fail mixing of noise can be obtained.
請求項3記載の発明では、請求項1または請求項2記載のフレーム同期検出装置において、前記エラービット閾値が、当該通信システムにおける誤り訂正能力によって誤り訂正可能なビット数以下に設定したので、閾値の設定根拠が明確であり、メンテナンス等において容易に閾値の設定が可能となる。
請求項4乃至請求項6記載のフレーム同期検出方法では、請求項1乃至3記載のフレーム同期検出装置を処理手順として実現できるようにしたので、夫々の処理をプログラム化することができ、ハードウエアのみならずCPU等を備えたコンピュータによって本発明を実施可能となり、本発明のフレーム同期検出装置と同様の効果を得ることができる。
According to a third aspect of the present invention, in the frame synchronization detection device according to the first or second aspect, the error bit threshold value is set to be equal to or less than the number of bits that can be corrected by the error correction capability in the communication system. The basis for setting is clear, and the threshold can be easily set in maintenance or the like.
In the frame synchronization detection method according to any one of claims 4 to 6, since the frame synchronization detection device according to any one of claims 1 to 3 can be realized as a processing procedure, each processing can be programmed, and hardware In addition, the present invention can be implemented by a computer having a CPU or the like, and the same effects as those of the frame synchronization detection apparatus of the present invention can be obtained.
請求項7記載の発明では、請求項4乃至6の何れか一項に記載のフレーム同期検出方法をコンピュータが制御可能にプログラミングし、あるいは、それを持ち運び可能な記録媒体に記録したので、本発明の同期ワード検出方法をコンピュータが制御可能なOSに従ってプログラミングすることにより、そのOSを備えたコンピュータであれば同じ処理方法により制御することができる。また、プログラムをコンピュータが読み取り可能な形式で記録媒体に記録することにより、この記録媒体を持ち運ぶことが可能となり、何処でもプログラムを稼動することができる。 In the invention described in claim 7, the frame synchronization detection method according to any one of claims 4 to 6 is programmed so as to be controllable by a computer or recorded on a portable recording medium. By programming the synchronous word detection method according to the OS that can be controlled by the computer, any computer equipped with the OS can be controlled by the same processing method. Also, by recording the program on a recording medium in a computer-readable format, the recording medium can be carried and the program can be operated anywhere.
以下、本発明を図に示した実施形態を用いて詳細に説明する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。また既に説明したものと同一部分ならびに同一事項には同一符号、番号を付し、重複する説明は省略する。
以下、本発明の実施形態にかかるフレーム同期ワード検出装置(以下FS検出装置)の一例を、上述したAPCO P25規格に準じた無線通信機に適用する例について説明するが、それに先だって本発明の理解を助けるために、APCO P25の変調方式について簡単に説明する。
APCO P25は既に説明したように、4値FSK変調方式を採用し、一つの周波数偏移(デビエーション:Deviation)値の1シンボルで2ビットの組み合わせ“00”、“10”、“01”、“11”の四つのうちのどれか一つを表すように決められている。具体的な周波数偏移値としては、+0.6kHz、+1.8kHz、−1.8kHz、−0.6kHzの四値である。
Hereinafter, the present invention will be described in detail with reference to embodiments shown in the drawings. However, the components, types, combinations, shapes, relative arrangements, and the like described in this embodiment are merely illustrative examples and not intended to limit the scope of the present invention only unless otherwise specified. . In addition, the same parts and the same matters as those already described are denoted by the same reference numerals and numbers, and redundant description is omitted.
Hereinafter, an example in which an example of a frame synchronization word detection device (hereinafter referred to as an FS detection device) according to an embodiment of the present invention is applied to a wireless communication device conforming to the above-described APCO P25 standard will be described. In order to help, the modulation scheme of the APCO P25 will be briefly described.
As described above, the APCO P25 employs a four-value FSK modulation method, and a combination of two bits “00”, “10”, “01”, “01” with one symbol of one frequency deviation (Devation) value. It is determined to represent any one of four of 11 ″. Specific frequency deviation values are four values of +0.6 kHz, +1.8 kHz, −1.8 kHz, and −0.6 kHz.
図1はAPCO規格に準拠したFSワード(以下、APCO規格という)の信号波形、即ち、前記検波器23において理想的にFM検波された場合の信号波形である。APCO規格では、同期検出を容易にするため、4値FSKではあるが、FSワードにおいては1.8kHz、−1.8kHzの二つのみの24個のシンボルから構成されている。送信側ではこのようなFSワードをフレームの先頭に配置し、その後に伝達すべき情報をデータビットとして誤り訂正ビットと共に送信し、受信側ではFSワードを検出することによってフレームの先頭を検出し、後続するデータビット等を判別して復調するものである。
FIG. 1 shows a signal waveform of an FS word (hereinafter referred to as APCO standard) compliant with the APCO standard, that is, a signal waveform when FM detection is ideally performed by the
図2は、受信側でシンボル値を判別する場合の信号振幅値とシンボル値との関係を示したもので、受信検波した信号振幅値から、図中■印により表示した、1.8kHzと−1.8kHzの二つの周波数偏移に該当するポイントを検出し、上述した24個のFSワード配列パターンを検出する。このシンボル検出に際しては、周波数偏移0Hzを基準として、周波数偏移が±1.2kHzのときの振幅値に対応する値を閾値として比較する。即ち、APCOにおいては、シンボルと閾値は600Hzの間隔となっている。
また、APCO規格では、図2右に「シンボル値(bit)」として示すように夫々の四つの周波数偏移の一シンボルが2ビットを示すので、24シンボルのFSワードで48ビットとなる。
図3は、本発明の実施態様例のフレーム同期ワード検出装置(以下FSワード検出装置)の一例を示すブロック図である。このFSワード検出装置100は、上述したAPCO規格に準じた無線通信機に適用する例について説明するが、本発明の実施はこれらの例に限定する必要はない。
FIG. 2 shows the relationship between the signal amplitude value and the symbol value when the symbol value is discriminated on the receiving side. From the received signal amplitude value, 1.8 kHz and − Points corresponding to two frequency shifts of 1.8 kHz are detected, and the 24 FS word arrangement patterns described above are detected. In this symbol detection, a value corresponding to an amplitude value when the frequency deviation is ± 1.2 kHz is compared with a threshold value using a frequency deviation of 0 Hz as a reference. That is, in APCO, the symbol and the threshold value are spaced at 600 Hz.
In addition, in the APCO standard, one symbol of each of the four frequency shifts indicates 2 bits as shown as “symbol value (bit)” on the right side of FIG.
FIG. 3 is a block diagram showing an example of a frame synchronization word detection device (hereinafter referred to as FS word detection device) according to an embodiment of the present invention. Although this FS
図1に示すFSワード検出装置100は、シンボル判定器1と、エラービット数カウンタ2と、エラービット数カウンタ2に48ビットの既知のFSワードデータを供給する既知FSワードメモリ3と、エラービット数比較器4と、該エラービット数比較器4に閾値を供給するエラービット閾値メモリ5と、前記エラービット数比較器5の出力に基づいて検出対象のFSワード候補ビット列が正しいFSワードであるか否かを判断するFSワード判定器6と、最終的な同期判定を行う同期判定器7と、前記I&Dフィルタ24から供給される検波信号のベクトル誤差を求めるベクトル誤差演算器8と、該ベクトル誤差演算器8に供給される検波信号をオン・オフする検波入力スイッチ9と、前記ベクトル誤差演算器8に既知のFSワード信号を供給する既知のFSワードメモリ10と、前記ベクトル誤差演算器8の出力を予め設定した閾値と比較するベクトル誤差比較器11と、このベクトル誤差比較器11に閾値(しきい値)を供給するベクトル誤差閾値メモリ12と、前記ベクトル誤差比較器11の出力に基づいてフレーム同期タイミングを検出するシンボルタイミング判定器13を備えている。更に、初回同期検出処理においては前記同期判定器7に、前記FSワード判定器6からのFSワード検出信号と、前記シンボルタイミング判定器13からのシンボルタイミング信号とが供給され、最終的な同期検出判断が行われ、また、再同期処理時には、前記シンボルタイミング判定器13からのシンボルタイミング信号に代わって、図示を省略したクロック信号発生手段から同期信号に基づいて生成されたクロック信号が供給されるように構成されている。
The FS
なお、正確にはFM検波器の出力はアナログ値であり、それをA/D変換してデジタルデータに復元した上で、既知のフレーム同期ワードデータと比較する等のデジタル処理を行うことになるが、以下、説明を簡略化するために表現上アナログの検波信号と、検波後A/D変換して得たデジタルデータとを明確に区別することなく説明する。また、説明では機能ブロックの組み合わせとして表しているが、実際の実施に際しては後述する処理手順と同様に、DSP等のデジタル処理用装置を使用してソフトウエア処理として実現できることは云うまでもない。 To be precise, the output of the FM detector is an analog value, which is A / D converted and restored to digital data, and then subjected to digital processing such as comparison with known frame synchronization word data. However, in order to simplify the description, an analog detection signal in terms of expression and digital data obtained by A / D conversion after detection will be described without distinction. In the description, it is expressed as a combination of functional blocks, but it goes without saying that in actual implementation, it can be realized as software processing using a digital processing device such as a DSP, as in the processing procedure described later.
図4は、上述した図3の同期検出装置を用いて同期検出を行う場合の手順の例を示した模式図であり、(a)は初回同期検出における処理手順、(b)は再同期検出における処理手順を示している。
先ず、シンボル判定器1にI&Dフィルタ24を介して受信検波信号31が供給されると、24個のFSワード候補シンボル列を検出し、更に、夫々のシンボル値に基づいて48個のFSワード候補のデータを求める。得られた48個のFSワード候補データはエラービット数カウンタ2において既知FSワードビットメモリ3から供給される正しい既知のFSワードと比較され、両者の不一致ビット数がカウントされる。この処理をFSワード候補として一シンボルずつずらしたビット列について実行すると、ビットエラー数が少ないほどエラービット数カウント値は小さくなり、両者が完全一致した場合ゼロとなる。図中14に示す波形は、同期近傍のエラービット数カウンタ出力であり、このエラービット数を予め設定したエラービット閾値(しきい値)と比較し、閾値以上である場合は、FSワード候補データとして一シンボル分、若しくは所要サンプリングデータ分シフトしたデータを新たなFSワード候補データ列として同様の処理を繰り返す。
FIG. 4 is a schematic diagram showing an example of a procedure for performing synchronization detection using the above-described synchronization detection apparatus of FIG. 3, wherein (a) is a processing procedure in initial synchronization detection, and (b) is resynchronization detection. The processing procedure in is shown.
First, when the received detection signal 31 is supplied to the symbol determiner 1 via the I &
また、前記FSワード判定器6における判定において、エラービット数が閾値以下であると判定された場合にはFSワード判定器6から同期信号が同期判定器7に出力され、更に、次のベクトル誤差検出処理を実行する。なお、次のベクトル誤差検出処理は、上述したビットエラー数検出処理と並列に実行する方が同期検出処理の迅速性の観点から好ましいが、例えばDSP等で時系列的に処理する場合は、エラービット数判定の結果FSワード候補が真のFSワードであることが確認された後に、実行する方が処理負荷を軽減する上から好ましいであろう。 In the determination by the FS word determiner 6, when it is determined that the number of error bits is equal to or less than the threshold value, a synchronization signal is output from the FS word determiner 6 to the synchronization determiner 7, and further, the next vector error is determined. Perform detection processing. The next vector error detection process is preferably performed in parallel with the above-described bit error number detection process from the viewpoint of the speed of the synchronization detection process. It is preferable to execute after the FS word candidate is confirmed to be a true FS word as a result of the bit number determination from the viewpoint of reducing the processing load.
ベクトル誤差検出は、前記I&Dフィルタ24を介して供給される受信検波信号31を、前記スイッチ9をオンしてベクトル誤差演算器8に導き、既知FSワードメモリ10から供給される信号に基づきベクトル誤差演算が実行される。ベクトル誤差演算は√[Σ(am−bm)2]≒Σ|am−bm|なる式に基づいて行う。即ち、FSワード候補の24のシンボルam(mは1乃至24)と既知FSワードデータbm(bm;mは1乃至24)について両者の差を求め、全てのシンボルに対する差の絶対値の総和を計算する。この値は、両者の一致度合いに応じたものとなり、両者の一致度合いが大きいほど演算値は小さくなり、両者が完全に一致すると演算結果はゼロになる。実際にはFSワード候補のビット列を一ビットずつ、もしくは所要一サンプリング値ずつずらしながら同様の演算を行うと、同図4(a)15に示すような信号波形が得られる。この演算における最小値は、前記エラービット数カウントにおいて最小値が得られるFSワード候補において得られることになるが、このベクトル誤差演算を、検波信号をオーバーサンプリングしてきめ細かいサンプリングデータに基づいて処理すれば、正確な同期タイミング情報が得られることになる。このようにして得られた同期タイミング情報は、図示を省略したクロック発生装置等にも供給され、正確な同期信号を生成して所要ブロックに供給される。なお、前記検波信号は、アナログ信号として供給される場合も、それをサンプリングしてデジタルデータに変換して供給される場合のいずれの場合であってもよい。
In the vector error detection, the received detection signal 31 supplied via the I &
以上の処理が初回同期検出の際に実行されるが、一旦同期が確保されると、上述したように正確なクロック信号に前記同期タイミングが反映されたものとなるので、本発明では、その後の再同期検出においてクロック信号のタイミング情報を使用し、既に説明した初回同期検出において実行したエラービット数判定処理のみを行う。
この方法によれば、再同期検出においてベクトル誤差検出も相関処理も行わないので、単発的なノイズ等の混入によって同期維持が妨げられることがなく、無用の初回同期処理を繰り返す不都合を回避することが可能となる。しかも、装置としての構成も簡単にあり、処理自体も簡単なものになる。
The above processing is executed at the time of initial synchronization detection. However, once synchronization is ensured, the synchronization timing is reflected in the accurate clock signal as described above. The timing information of the clock signal is used in resynchronization detection, and only the error bit number determination process executed in the initial synchronization detection already described is performed.
According to this method, since neither vector error detection nor correlation processing is performed in resynchronization detection, the maintenance of synchronization is not hindered by a single noise or the like, and the inconvenience of repeating unnecessary initial synchronization processing is avoided. Is possible. In addition, the configuration of the apparatus is simple and the process itself is simple.
図5は、以上説明した本発明の同期検出装置の処理をフローチャートとして示したものであり、図6は前記エラービット数カウント処理の具体例を示す図、図7はベクトル誤差演算処理の具体例を示す図である。以下、これらの図面を参照しながら、本発明の同期検出方法を説明するが、既に説明した部分と重複する説明は省略し、主としてベクトル演算における閾値設定の具体例について説明する。
図5において、フローがスタートすると、受信検波データから24シンボルのFSワード候補データを取り出し(S1)、シンボル判定器1によって4値判定し48ビットのデータ列に変換する(S2)。更に、上述したように48ビットのFSワード候補データ列を既知のFSワードデータと比較してエラービット数をカウントし(S3)、カウント結果を閾値と比較する(S4)。この例では前記エラービット閾値メモリ5(図3)に記憶している値を9とするが、その根拠を説明する。APCO P25では、FSワードの次に配置されているNID(Network Identifier)ワードにおいて約17.5%の誤り訂正能力をもつように訂正ビットが設けられている。従って、FSワード検出においてもこのレートまでエラーを許容しても不都合はないと考えられる。そこで、48ビットの17.5%である9ビットを閾値として設定し、この値以下のエラービット数の場合、FSワード検出と判定し、9より多い場合はFSワードではないものと判断する。このような合理的根拠に基づいた閾値(しきい値)であればメンテナンス等においても容易に設定可能である。
FIG. 5 is a flowchart showing the process of the synchronization detection apparatus of the present invention described above, FIG. 6 is a diagram showing a specific example of the error bit number counting process, and FIG. 7 is a specific example of vector error calculation process. FIG. Hereinafter, the synchronization detection method of the present invention will be described with reference to these drawings, but a description overlapping with the already described portion will be omitted, and a specific example of threshold setting in vector calculation will be mainly described.
In FIG. 5, when the flow starts, 24-symbol FS word candidate data is extracted from the received detection data (S1), and four-value determination is performed by the symbol determiner 1 to convert it into a 48-bit data string (S2). Further, as described above, the 48-bit FS word candidate data string is compared with known FS word data to count the number of error bits (S3), and the count result is compared with a threshold value (S4). In this example, the value stored in the error bit threshold value memory 5 (FIG. 3) is 9, and the basis for this will be described. In APCO P25, a correction bit is provided so that an NID (Network Identifier) word arranged next to the FS word has an error correction capability of about 17.5%. Therefore, it is considered that there is no inconvenience even if the error is allowed up to this rate in the FS word detection. Therefore, 9 bits, which is 17.5% of 48 bits, is set as a threshold value. If the number of error bits is equal to or less than this value, it is determined that FS word is detected. A threshold (threshold value) based on such a rational basis can be easily set in maintenance or the like.
図6はエラービット数カウントの具体例を示すもので、(a)は受信検波信号からFSワード候補として取り出した24シンボルのデータ(■)であり、夫々のシンボルが2ビットを表すので、同図(c)に示す48ビットのFSワードデータが得られる。(b)は理想的なFSワードの検波信号であり、同図(d)に示すような48ビットのデータ列となり、これは既知FSワードデータとして閾値メモリ3に記憶されている。この両者を比較すると同図(a)に○で囲った第6シンボル、第7シンボル、第18シンボル、第19シンボルの四つのシンボルが僅かながら正規の位置からずれたものとなっている。従って、これをビット列に変換した同図(c)の□部分が正規のビット値と異なっている。同図(e)のように、両者を比較すると実際に異なるビット数は4個となり、閾値9より小さいので、このFSワード候補を正規のFSワードと判断する(図5、S4 Yes)。この判定でFSワードが検出されると、次は受信検波データと既知のFSワードデータとのベクトル誤差を求める(S5)。図7は具体的な受信検波信号波形と既知のFSワードのシンボルを示す図であり、両者のシンボルデータa1乃至a24とb1乃至b24の夫々について、√[Σ(am−bm)2](≒Σ|am−bm|)なる演算を行う。なお、ベクトル誤差検出手段は、ベクトル誤差をΣ|am−bm|と近似して求めることもできるので、平方根の演算より処理ステップ数を少なくして処理速度を高めることができる。ベクトル誤差検出については、従来からよく知られているので、詳細な説明は省略するが、ベクトル誤差の値を、シンボル候補をずらしながら演算し、前後の演算結果を比較しながら最小値となるタイミングを検出する(S6)。最小値となるタイミングが検出されると、そのときのベクトル誤差値を閾値と比較し(S7)、閾値より小さい場合は、そのタイミングをFSワード検出タイミングと判断する(S8)。なお、前記S4のエラービット数比較処理、S5のベクトル誤差の最小値判断、S7のベクトル誤差値の閾値(しきい値)との比較処理において、Noと判断された場合は、そのときのFSワード候補は真のFSワードではないと判断して、当該処理フローを終了する(S9)。
FIG. 6 shows a specific example of counting the number of error bits. FIG. 6A shows 24 symbol data (■) extracted as a FS word candidate from the received detection signal, and each symbol represents 2 bits. The 48-bit FS word data shown in FIG. (B) is an ideal FS word detection signal, which is a 48-bit data string as shown in FIG. 4D, and this is stored in the
以上本発明の実施例について説明したが、種々変形が可能である。例えば、ベクトル誤差検出を48ビットのデータに変換した後に実施したが、受信検波信号から検出した24個のシンボル値情報について、それに該当する既知シンボル値情報と比較することも、閾値を半値にすることによって可能であろう。また、再同期検出処理においては、ベクトル誤差検出を行うことなく、エラービット検出とクロック信号とに基づいて同期検出を行ったが、本発明による初回同期処理も、従来の相関値処理に比較して処理負荷が軽減されるので、再同期検出において初回同期検出と同様にエラービット検出とベクトル誤差検出との両方を行っても、従来に比較して十分な効果が得られる。更には、通信状態に応じて、再同期検出処理を初期同期検出と同じようにしてもよい。即ち、SN比が一定レベル以下に低下したときには、再同期検出処理においても初回同期検出処理と同様に、エラービット検出とベクトル誤差検出との両方を行えば、より一層確実に同期検出ができる。 Although the embodiments of the present invention have been described above, various modifications can be made. For example, the vector error detection is performed after converting the data into 48-bit data. However, the 24 symbol value information detected from the received detection signal may be compared with the corresponding known symbol value information to reduce the threshold value to half. It may be possible. In resynchronization detection processing, synchronization detection is performed based on error bit detection and a clock signal without performing vector error detection. However, the initial synchronization processing according to the present invention is also compared with conventional correlation value processing. Therefore, even if both error bit detection and vector error detection are performed in the resynchronization detection in the same manner as the initial synchronization detection, a sufficient effect can be obtained as compared with the conventional case. Furthermore, the resynchronization detection process may be the same as the initial synchronization detection depending on the communication state. That is, when the S / N ratio falls below a certain level, the resynchronization detection process can detect synchronization more reliably by performing both error bit detection and vector error detection as in the initial synchronization detection process.
なお、従来技術として示した特開2004−40222公報にも、ビットエラー検出手段を同期検出に使用することが記載されているが、相関値処理を行う点等において、本発明と異なるものである。
また、本発明の同期信号検出方法をコンピュータが制御可能なOSに従ってプログラミングすることにより、そのOSを備えたコンピュータであれば同じ処理方法により制御することができる。更に、同期信号検出プログラムをコンピュータが読み取り可能な形式で記録媒体に記録することにより、この記録媒体を持ち運ぶことにより何処でもプログラムを稼動することができる。
In addition, Japanese Patent Application Laid-Open No. 2004-40222 shown as the prior art describes that the bit error detection means is used for synchronization detection, but is different from the present invention in that correlation value processing is performed. .
Further, by programming the synchronization signal detection method of the present invention according to an OS that can be controlled by a computer, any computer equipped with the OS can be controlled by the same processing method. Further, by recording the synchronization signal detection program on a recording medium in a computer-readable format, the program can be operated anywhere by carrying the recording medium.
本発明は、上述した実施形態のみに限定されたものではない。上述した実施形態の同期信号検出装置を構成する各機能をそれぞれプログラム化し、あらかじめCD−ROM等の記録媒体に書き込んでおき、コンピュータに搭載したCD−ROMドライブのような媒体駆動装置にこのCD−ROM等を装着して、これらのプログラムをコンピュータのメモリあるいは記憶装置に格納し、それを実行することによって、本発明の目的が達成されることは言うまでもない。
この場合、記録媒体から読み出されたプログラム自体が上述した実施形態の機能を実現することになり、そのプログラムおよびそのプログラムを記録した記録媒体も本発明を構成することになる。
なお、プログラムを格納する記録媒体としては半導体媒体(例えば、ROM、不揮発性メモリカード等)、光媒体(例えば、DVD、MO、MD、CD等)、磁気媒体(例えば、磁気テープ、フレキシブルディスク等)等のいずれであってもよい。
The present invention is not limited only to the above-described embodiments. Each function constituting the synchronization signal detecting device of the above-described embodiment is programmed, written in advance on a recording medium such as a CD-ROM, and the CD-ROM is installed in a medium driving device such as a CD-ROM drive mounted on a computer. It goes without saying that the object of the present invention is achieved by installing a ROM or the like, storing these programs in a memory or storage device of a computer, and executing them.
In this case, the program itself read from the recording medium realizes the functions of the above-described embodiment, and the program and the recording medium recording the program also constitute the present invention.
As a recording medium for storing the program, a semiconductor medium (for example, ROM, nonvolatile memory card, etc.), an optical medium (for example, DVD, MO, MD, CD, etc.), a magnetic medium (for example, magnetic tape, flexible disk, etc.) ) Or the like.
また、ロードしたプログラムを実行することにより上述した実施形態の機能が実現されるだけでなく、そのプログラムの指示に基づき、オペレーティングシステムあるいは他のアプリケーションプログラム等と共同して処理することによって上述した実施形態の機能が実現される場合も含まれる。
市場に流通させる場合には、可搬型の記録媒体にプログラムを格納して流通させ、インターネット等を介して接続されたサーバコンピュータの記憶装置にプログラムを格納しておき、インターネット等を通じて他のコンピュータに転送することもできる。この場合、このサーバコンピュータの記憶装置も本発明の記録媒体に含まれる。
なお、コンピュータでは、可搬型の記録媒体上のプログラム、または転送されてくるプログラムを、コンピュータに接続した記録媒体にインストールし、そのインストールされたプログラムを実行することによって上述した実施形態の機能が実現される。
Further, not only the functions of the above-described embodiment are realized by executing the loaded program, but also the above-described implementation by cooperating with the operating system or other application programs based on the instructions of the program. The case where the function of the form is realized is also included.
When distributing to the market, store and distribute the program on a portable recording medium, store the program in a storage device of a server computer connected via the Internet or the like, and transfer it to other computers via the Internet or the like. It can also be transferred. In this case, the storage device of this server computer is also included in the recording medium of the present invention.
In the computer, the functions of the above-described embodiments are realized by installing a program on a portable recording medium or a transferred program on a recording medium connected to the computer and executing the installed program. Is done.
1 シンボル判定器、2 エラービット数カウンタ、3 既知FSワードメモリ、4 エラービット比較器、5 エラービット閾メモリ、6 FSワード判定器、7 同期判定器、8 ベクトル誤差演算器、9 スイッチ、10 既知FSワードメモリ、11 ベクトル誤差比較器、12 ベクトル誤差閾値メモリ、13 シンボルタイミング判定器、14 エラービットカウンタ出力、15 ベクトル誤差出力、21 A/D変換器、22 IFフィルタ、23 検波器、24 I&Dフィルタ、25 FSワード検出器、26 データ取得器、27 デコーダ、28 D/A変換器、29 スピーカ、30 誤り訂正器、 31 受信検波信号、32 4値判定器、33 シンボル値波形、34 相関器、35 既知FSワードメモリ、36 相関出力、37 同期判定器、38 ベクトル誤差演算器、39 ベクトル誤差信号波形、40 シンボルタイミング判定器、41 FSワード検出判定器、100 フレーム同期検出器。
1 symbol determiner, 2 error bit counter, 3 known FS word memory, 4 error bit comparator, 5 error bit threshold memory, 6 FS word determiner, 7 synchronization determiner, 8 vector error calculator, 9 switch, 10 Known FS word memory, 11 vector error comparator, 12 vector error threshold memory, 13 symbol timing determiner, 14 error bit counter output, 15 vector error output, 21 A / D converter, 22 IF filter, 23 detector, 24 I & D filter, 25 FS word detector, 26 data acquisition unit, 27 decoder, 28 D / A converter, 29 speaker, 30 error correction unit, 31 received detection signal, 32 4-value judgment unit, 33 symbol value waveform, 34
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