JP2007180537A - Ｃｍｏｓイメージセンサ及びその製造方法 - Google Patents

Abstract

【課題】本発明は、均一な特性を有するＣＭＯＳイメージセンサ及びその製造方法を提供する。
【解決手段】本発明に係るＣＭＯＳイメージセンサは、アクティブ領域と素子分離領域が区画された半導体基板と、アクティブ領域に形成されたフォトダイオード領域とトランジスタ領域と、トランジスタ領域に形成された第１の高さと第２の高さを有するゲート電極と、フォトダイオード領域とトランジスタ領域に不純物イオンが注入されて形成された拡散領域と、を含むことを特徴とする。
【選択図】図４Ｅ

Description

本発明は、ＣＭＯＳイメージセンサ及びその製造方法に関する。

一般に、イメージセンサは、光学的映像を電気的信号に変換させる半導体素子であって、電荷結合素子（ＣＣＤ）とＣＭＯＳイメージセンサとに分けることができる。

電荷結合素子（ＣＣＤ）は光の信号を電気的信号に変換する複数個のフォトダイオード（ＰＤ）がマトリックス形態で配列され、そのマトリックス形態で配列された各垂直方向のフォトダイオードの間に形成され、各フォトダイオードから生成された電荷を垂直方向に伝送する複数個の垂直方向電荷伝送領域（ＶＣＣＤ）と、各垂直方向電荷伝送領域により伝送された電荷を水平方向に伝送する水平方向電荷伝送領域（ＨＣＣＤ）と、水平方向に伝送された電荷をセンシングして電気的な信号を出力するセンス増幅器を備えたものである。

しかしながら、このようなＣＣＤは駆動方式が複雑であり、電力消費が大きいだけでなく、多段階のフォト工程が要求されるので、製造工程が複雑であるという短所を有している。

また、電荷結合素子は、制御回路、信号処理回路、アナログ／ディジタル変換回路（Ａ／Ｄ）などを電荷結合素子チップに集積させることが難しくて、製品の小型化が困難であるという短所を有する。

最近、電荷結合素子の短所を克服するための次世代のイメージセンサとしてＣＭＯＳイメージセンサが注目を受けている。

ＣＭＯＳイメージセンサは、制御回路や信号処理回路などを周辺回路として使用する単位画素の数量に該当するＭＯＳトランジスタを、ＣＭＯＳ技術を用いて半導体基板に形成し、ＭＯＳトランジスタにより各単位画素の出力を順次に検出するスイッチング方式を採用した素子である。

すなわち、ＣＭＯＳイメージセンサは、単位画素内にフォトダイオードとＭＯＳトランジスタを形成させることにより、スイッチング方式で各単位画素の電気的信号を順次に検出して映像を具現する。

ＣＭＯＳイメージセンサは、ＣＭＯＳ製造技術を用いるので比較的少ない電力消耗、比較的少ないフォト工程ステップ数に従う単純な製造工程などの長所を有する。

また、ＣＭＯＳイメージセンサは、制御回路、信号処理回路、アナログ／ディジタル変換回路などをＣＭＯＳイメージセンサチップに集積させることができるので、製品の小型化が容易であるという長所をも有している。

したがって、ＣＭＯＳイメージセンサは、現在、ディジタルスティールカメラ、ディジタルビデオカメラなどのような多様な応用部分に広く使われている。

ＣＭＯＳイメージセンサは、トランジスタの個数によって、３Ｔ型、４Ｔ型、５Ｔ型などに区分される。３Ｔ型は１つのフォトダイオードと３つのトランジスタで構成され、４Ｔ型は１つのフォトダイオードと４つのトランジスタで構成される。

ここで、４Ｔ型ＣＭＯＳイメージセンサの単位画素に対するレイアウトを説明すれば次の通りである。

図１は従来の４Ｔ型ＣＭＯＳイメージセンサの等価回路図であり、図２は従来の４Ｔ型ＣＭＯＳイメージセンサの単位画素を示すレイアウトである。

図１に示すように、ＣＭＯＳイメージセンサの単位画素１００は、光電変換部としてのフォトダイオード１０と、４つのトランジスタとを含んでいる。

ここで、４つのトランジスタの各々は、トランスファートランジスタ２０、リセットトランジスタ３０、ドライブトランジスタ４０、セレクトトランジスタ５０である。そして、各単位画素１００の出力端（ＯＵＴ）にはロードトランジスタ６０が電気的に連結される。

ここで、未説明符号ＦＤは、フローティング拡散領域であり、Ｔｘはトランスファートランジスタ２０のゲート電圧であり、Ｒｘはリセットトランジスタ３０のゲート電圧であり、Ｄｘはドライブトランジスタ４０のゲート電圧であり、Ｓｘはセレクトトランジスタ５０のゲート電圧である。

図２に示すように、ＣＭＯＳイメージセンサの単位画素はアクティブ領域が区画され、アクティブ領域を除外した部分に素子分離膜が形成される。アクティブ領域のうち、幅が広い部分にフォトダイオード（ＰＤ）が形成され、残りの部分に各々オーバーラップされる４つのトランジスタのゲート電極２３、３３、４３、５３が形成される。

すなわち、第１ゲート電極２３によりトランスファートランジスタ２０が形成され、第２ゲート電極３３によりリセットトランジスタ３０が形成され、第３ゲート電極４３によりドライブトランジスタ４０が形成され、第４ゲート電極５３によりセレクトトランジスタ５０が形成される。

ここで、各トランジスタのアクティブ領域には各ゲート電極２３、３３、４３、５３の下側部を除外した部分に不純物イオンが注入され、各トランジスタのソース／ドレイン領域（Ｓ／Ｄ）が形成される。

図３Ａ〜図３Ｅは、図２のＩ−Ｉ’線に従うＣＭＯＳイメージセンサの製造方法を示す工程断面図である。

図３Ａに示すように、高濃度Ｐ型半導体基板６１にエピタキシャル工程を行って低濃度Ｐ型エピ層６２を形成する。

次に、半導体基板６１をアクティブ領域と素子分離領域に区画し、ＳＴＩ工程を用いて素子分離領域に素子分離膜６３を形成する。

そして、素子分離膜６３が形成されたエピ層６２の全面にゲート絶縁膜６４と導電層（例えば、高濃度多結晶シリコン層）を順次に堆積させ、選択的に導電層とゲート絶縁膜を除去してゲート電極６５を形成する。

図３Ｂに示すように、半導体基板６１の全面に第１感光膜６６を塗布し、露光及び現像工程により、ブルー、グリーン、レッドの各フォトダイオード領域が露出するようにパターニングする。

そして、パターニングされた第１感光膜６６をマスクとして用いてエピ層６２に低濃度ｎ型不純物イオンを注入して、ブルー、グリーン、レッドのフォトダイオード領域である低濃度ｎ型拡散領域６７を形成する。

次に、第１感光膜を全て除去し、半導体基板６１の全面に絶縁膜を堆積させた後、エッチバック工程を行ってゲート電極６５の両側面にスペーサ６８を形成する。

次に、半導体基板６１の全面に第２感光膜を塗布し、露光及び現像工程によりフォトダイオード領域がカバーされ、各トランジスタのソース／ドレイン領域が露出するようにパッターニングする。

そして、パッターニングされた第２感光膜をマスクとして用いて露出したソース／ドレイン領域に高濃度ｎ型不純物イオンを注入してｎ型拡散領域（フローティング拡散領域）７０を形成する。

図３Ｃに示すように、第２感光膜を除去し、半導体基板６１の全面に第３感光膜を塗布した後、露光及び現像工程により各フォトダイオード領域が露出するようにパッターニングする。次に、パッターニングされた第３感光膜をマスクとして用いてｎ型拡散領域６７が形成されたフォトダイオード領域にｐ型不純物イオンを注入して半導体基板の表面内にｐ型拡散領域７２を形成する。次に、第３感光膜７１を除去し、半導体基板６１に熱処理工程を行って各不純物拡散領域を拡散させる。

低濃度拡散領域６７は、１００〜１５０ＫｅＶ程度のエネルギー及びＩ−ラインの光を用いたイオン注入工程により形成されるが、前記したエネルギーでイオン注入工程を遂行すれば、トランスファートランジスタのゲート電極を通過したイオンが基板の表面に注入されてチャネル領域Ａが形成される。

しかしながら、イオン注入工程時に使われるエネルギーと光が変わるとチャネル領域の幅が変化する。このチャネル領域によってトランスファートランジスタのしきい値電圧が変化するので、その幅が変化すればトランスファートランジスタの特性に対する均一性が低下するという問題点がある。

本発明は、均一な特性を有するＣＭＯＳイメージセンサ及びその製造方法を提供することをその目的とする。

本発明に係るＣＭＯＳイメージセンサは、アクティブ領域と素子分離領域が区画された半導体基板と、アクティブ領域に形成されたフォトダイオード領域とトランジスタ領域と、トランジスタ領域に形成され、第１の高さと第２の高さを有するゲート電極と、フォトダイオード領域とトランジスタ領域に不純物イオンが注入されて形成された拡散領域と、を含むことを特徴とする。

また、本発明に係るＣＭＯＳイメージセンサの製造方法は、半導体基板にアクティブ領域と素子分離領域を区画するステップと、アクティブ領域のトランジスタ領域にゲート絶縁膜とゲート電極を形成するステップと、ゲート電極を一部エッチングして第１の高さと第２の高さを有するように形成するステップと、アクティブ領域のフォトダイオード領域に不純物イオンを注入して第１拡散領域を形成し、ゲート電極に不純物イオンを注入して第１の高さを有するゲート電極の下側にチャネル領域を形成するステップと、を含むことを特徴とする。

また、本発明に係るＣＭＯＳイメージセンサは、アクティブ領域と素子分離領域が区画された半導体基板と、アクティブ領域に形成されたフォトダイオード領域とトランジスタ領域と、トランジスタ領域に形成されるゲート電極と、フォトダイオード領域とトランジスタ領域に不純物イオンが注入されて形成された拡散領域と、ゲート電極の下側の一部分に形成されたチャネル領域と、を含むことを特徴とする。

本発明によれば、２種の高さを有するゲート電極を形成し、それを通してイオン注入工程を行って拡散領域を形成するため、全てのトランスファートランジスタにチャネル領域が同一に形成される。したがって、各トランスファートランジスタのしきい値電圧の変化が防止できることになり、トランスファートランジスタの特性に対する均一性を向上させることができるという効果がある。

以下、添付した図面を参照しつつ本発明の実施形態を詳細に説明する。

図４Ａ〜図４Ｄは、図２のＩ−Ｉ’線に従う本発明によるＣＭＯＳイメージセンサの製造方法を示す概略的な工程断面図である。

図４Ａに示すように、高濃度Ｐ型半導体基板１６１にエピタキシャル工程を行って低濃度Ｐ型エピ層１６２を形成する。

次に、半導体基板１６１をアクティブ領域と素子分離領域に区画し、ＳＴＩ工程を用いて素子分離領域に素子分離膜１６３を形成する。

ここで、図示してはいないが、素子分離膜１６３を形成する方法を説明すれば次の通りである。

まず、 半導体基板の上にパッド酸化膜、パッド窒化膜、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）酸化膜を順次に形成し、ＴＥＯＳ酸化膜の上に感光膜を形成する。次に、アクティブ領域と素子分離領域を区画するマスクを用いて感光膜を露光し現像して感光膜をパターニングする。このとき、素子分離領域の感光膜を除去する。

そして、パターニングされた感光膜をマスクとして用いて素子分離領域のパッド酸化膜、パッド窒化膜、ＴＥＯＳ酸化膜を選択的に除去する。

次に、パッターニングされたパッド酸化膜、パッド窒化膜、ＴＥＯＳ酸化膜をマスクとして用いて素子分離領域の半導体基板を所定の深さでエッチングしてトレンチを形成する。そして、感光膜を除去する。

次に、トレンチ内に絶縁物質を埋め込んでトレンチの内部に素子分離膜１６３を形成する。次に、パッド酸化膜、パッド窒化膜、ＴＥＯＳ酸化膜を除去する。

次に、素子分離膜１６３が形成されたエピ層１６２の全面にゲート絶縁膜用絶縁膜１６４と導電層、例えばシリコン層を順次に堆積させる。

ここで、絶縁膜１６４は熱酸化工程により形成したりＣＶＤ法により形成することができる。

そして、導電層とゲート絶縁膜１６４を選択的に除去してゲート電極１６５ａを形成する。

ゲート電極１６５ａは３３００〜３７００Å程度の厚さに形成される。

図４Ｂに示すように、ゲート電極１６５ａが形成された基板上に感光膜を塗布した後、露光及び現像工程によりゲート電極１６５ａの所定領域が露出するようにパッターニングし、第１感光膜パターン１５０ａを形成する。次に、感光膜パターン１５０ａをマスクとして用いて露出したゲート電極の一部をエッチングしてその部分の厚さを減少させ、第１の高さ（Ｈ１）と第２の高さ（Ｈ２）、すなわち、２種の高さを有するゲート電極１６５ｂを形成する。

ゲート電極１６５ｂの第１の高さは１８００〜２０００Å程度の高さに形成され、第２の高さは３３００〜３７００Å程度の高さに形成される。

図４Ｃに示すように、２種の高さを有するゲート電極１６５ｂが形成された結果物上に形成されている感光膜パターン１５０ａを除去する。

次に、ゲート電極１６５ｂが形成された基板の全面に感光膜を塗布し、露光及び現像工程により各フォトダイオード領域が露出するように感光膜を選択的にパッターニングし、第２感光膜パターン１５０ｂを形成する。そして、パッターニングされた感光膜をマスクとして用いてエピ層１６２に低濃度導電型（ｎ型）の不純物イオンを注入してフォトダイオード領域にｎ型拡散領域１６７を形成する。

この際、拡散領域１６７を形成するためのイオン注入工程は１００〜１５０ＫｅＶ程度のエネルギーとＩ−ラインの光を用いて遂行され、イオン注入工程の際、第１の高さを有するゲート電極を通過したイオンによりチャネル領域１５２が形成される。

従来技術により形成されたチャネル領域（Ａ）は、イオン注入工程の工程条件により変わることがある領域であって、各トランスファートランジスタのしきい値電圧の変化を引き起こしたが、本発明のチャネル領域１５２は、ゲート電極の第１の高さ（Ｈ１）によりイオン注入工程の工程条件が変わっても全てのトランスファートランジスタに同一に形成されるので、トランスファートランジスタのしきい値電圧変化が防止できることになる。

また、チャネル領域のエネルギーレベルまた低くなることになり、トランスファートランジスタのトランスファー特性が改善される。

図４Ｄに示すように、感光膜パターン１５０ｂを除去し、拡散領域１６７を含んだ半導体基板１６１の全面に絶縁膜を形成した後、全面にエッチバック工程を行ってゲート電極１６５ｂの両側面にスペーサ１６８を形成する。

次に、スペーサ１６８を含んだ半導体基板１６１の全面に感光膜を塗布し、露光及び現像工程により各フォトダイオード領域をカバーし、各トランジスタのソース／ドレイン領域（ここで、フローティング拡散領域）が露出するようにパッターニングする。

そして、パターニングされた感光膜をマスクとして用いて露出したソース／ドレイン領域に高濃度の第２導電型（ｎ型）の不純物イオンを注入してｎ型拡散領域（フローティング拡散領域）１７０を形成する。

次に、感光膜を除去し、半導体基板１６１の全面に感光膜を塗布した後、露光及び現像工程により各フォトダイオード領域が露出するようにパターニングする。次に、パターニングされた感光膜をマスクとして用いてｎ型拡散領域１６７が形成されたエピ層１６２に第１導電型（ｐ型）の不純物イオンを注入してエピ層１６２の表面内にｐ型拡散領域１７２を形成する。

感光膜を除去し、半導体基板１６１に熱処理工程を行って各不純物拡散領域を拡散させる。

一方、図４Ｅに示すように、ゲート電極１６５ｂを一部除去してゲート電極１６５ｂの高さを均一にする工程を追加してもよい。

従来の４Ｔ型ＣＭＯＳイメージセンサの等価回路図である。 従来の４Ｔ型ＣＭＯＳイメージセンサの単位画素を示すレイアウトである。 図２のＩ−Ｉ’線に従うＣＭＯＳイメージセンサの製造方法を示す工程断面図である。 図２のＩ−Ｉ’線に従うＣＭＯＳイメージセンサの製造方法を示す工程断面図である。 図２のＩ−Ｉ’線に従うＣＭＯＳイメージセンサの製造方法を示す工程断面図である。 図２のＩ−Ｉ’線に従う本発明によるＣＭＯＳイメージセンサの製造方法を示す概略的な工程断面図である。 図２のＩ−Ｉ’線に従う本発明によるＣＭＯＳイメージセンサの製造方法を示す概略的な工程断面図である。 図２のＩ−Ｉ’線に従う本発明によるＣＭＯＳイメージセンサの製造方法を示す概略的な工程断面図である。 図２のＩ−Ｉ’線に従う本発明によるＣＭＯＳイメージセンサの製造方法を示す概略的な工程断面図である。 図２のＩ−Ｉ’線に従う本発明によるＣＭＯＳイメージセンサの製造方法を示す概略的な工程断面図である。

符号の説明

１０：フォトダイオード、２０：トランスファートランジスタ、３０：リセットトランジスタ、４０：ドライブトランジスタ、５０：セレクトトランジスタ、６０：ロードトランジスタ、６１：半導体基板、６３：素子分離膜、６４：絶縁膜、６５：ゲート電極、１６１：半導体基板、１６３：素子分離膜

Claims (16)

1. アクティブ領域と素子分離領域が区画された半導体基板と、
   前記アクティブ領域に形成されたフォトダイオード領域とトランジスタ領域と、
   前記トランジスタ領域に形成され、第１の高さと第２の高さを有するゲート電極と、
   前記フォトダイオード領域とトランジスタ領域に不純物イオンが注入されて形成された拡散領域と、
   を含むことを特徴とするＣＭＯＳイメージセンサ。
2. 前記第１の高さは１８００〜２０００Åの高さに形成され、第２の高さは３３００〜３７００Åの高さに形成されることを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
3. 前記第１の高さを有するゲート電極の下側にはチャネリング領域が形成され、前記第２の高さを有するゲート電極の下側にはチャネル領域が形成されないことを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
4. 前記ゲート電極の両側にはスペーサが形成されることを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
5. 前記フォトダイオード領域には第２導電型の拡散領域が形成され、前記第２導電型の拡散領域の表面には第１導電型の拡散領域が形成されることを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
6. 前記トランジスタ領域には第２導電型の拡散領域が形成されることを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
7. 半導体基板にアクティブ領域と素子分離領域を区画するステップと、
   前記アクティブ領域のトランジスタ領域にゲート絶縁膜及びゲート電極を形成するステップと、
   前記ゲート電極を一部エッチングして第１の高さと第２の高さを有するように形成するステップと、
   前記アクティブ領域のフォトダイオード領域に不純物イオンを注入して第１拡散領域を形成し、前記ゲート電極に不純物イオンを注入して前記第１の高さを有するゲート電極の下側にチャネル領域を形成するステップと、
   を含むことを特徴とするＣＭＯＳイメージセンサの製造方法。
8. 前記ゲート電極の側壁にスペーサを形成するステップと、前記トランジスタ領域に不純物イオンを注入して第２拡散領域を形成するステップと、前記第１拡散領域に不純物イオンを注入して第３拡散領域を形成するステップとが更に含まれて構成されることを特徴とする請求項７記載のＣＭＯＳイメージセンサの製造方法。
9. 前記第１の高さは１８００〜２０００Å程度の高さに形成され、第２の高さは３３００〜３７００Å程度の高さに形成されることを特徴とする請求項７記載のＣＭＯＳイメージセンサの製造方法。
10. 前記ゲート電極の一部を除去して前記ゲート電極を平坦化するステップが更に含まれて構成されることを特徴とする請求項７記載のＣＭＯＳイメージセンサの製造方法。
11. 前記不純物イオンは１００〜１５０ＫｅＶ程度のエネルギー及びＩ−ラインの光を用いて注入されることを特徴とする請求項７記載のＣＭＯＳイメージセンサの製造方法。
12. アクティブ領域と素子分離領域が区画された半導体基板と、
    前記アクティブ領域に形成されたフォトダイオード領域とトランジスタ領域と、
    前記トランジスタ領域に形成されるゲート電極と、
    前記フォトダイオード領域とトランジスタ領域に不純物イオンが注入されて形成された拡散領域と、
    前記ゲート電極の下側の一部分に形成されたチャネル領域と、
    を含むことを特徴とするＣＭＯＳイメージセンサ。
13. 前記ゲート電極の両側にはスペーサが形成されることを特徴とする請求項１２記載のＣＭＯＳイメージセンサ。
14. 前記ゲート電極の両側に形成されたスペーサは互いに形態が相異することを特徴とする請求項１３記載のＣＭＯＳイメージセンサ。
15. 前記フォトダイオード領域には第２導電型の拡散領域が形成され、前記第２導電型の拡散領域の表面には第１導電型の拡散領域が形成されることを特徴とする請求項１２記載のＣＭＯＳイメージセンサ。
16. 前記トランジスタ領域には第２導電型の拡散領域が形成されることを特徴とする請求項１２記載のＣＭＯＳイメージセンサ。

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