JP2007173527A - Semiconductor device and its method for manufacturing - Google Patents

Semiconductor device and its method for manufacturing Download PDF

Info

Publication number
JP2007173527A
JP2007173527A JP2005369213A JP2005369213A JP2007173527A JP 2007173527 A JP2007173527 A JP 2007173527A JP 2005369213 A JP2005369213 A JP 2005369213A JP 2005369213 A JP2005369213 A JP 2005369213A JP 2007173527 A JP2007173527 A JP 2007173527A
Authority
JP
Japan
Prior art keywords
semiconductor layer
gate electrode
layer
semiconductor
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005369213A
Other languages
Japanese (ja)
Inventor
Nobuhisa Yamagishi
信久 山岸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2005369213A priority Critical patent/JP2007173527A/en
Publication of JP2007173527A publication Critical patent/JP2007173527A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device and its method for manufacturing which has a MOSFET with a high quality and high performance multi gate, wherein the processing accuracy of a support is enhanced to support the lower plane of a semiconductor layer. <P>SOLUTION: An insulative support 11s is formed protrudingly from the surface of a substrate 10, a semiconductor layer 12a is formed on the support 11s of which the shape is rough column or rectangular parallelepiped with its corners being rounded and is wider than the supporting plane of the support 11s, a gate electrode 16a is formed through a gate insulation film 15a covering the periphery of the semiconductor layer so as to compartmentalize the semiconductor region 12a into two regions, and a pair of source-drain region 12b is formed at least in a part of the semiconductor layer 12a in the region compartmentalized into two regions by the gate electrode 16a. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は半導体装置及びその製造方法に関し、特に、電界効果トランジスタを有する半導体装置及びその製造方法に関するものである。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a field effect transistor and a manufacturing method thereof.

半導体装置の基本的な素子であるＭＯＳＦＥＴ（金属―酸化膜―半導体電界効果トランジスタ）は、半導体装置の小型化及び高集積化を進めるにつれてますます微細化されてきている。   MOSFETs (metal-oxide film-semiconductor field effect transistors), which are basic elements of semiconductor devices, have been increasingly miniaturized as semiconductor devices have become smaller and more highly integrated.

特にプレーナー型のＭＯＳＦＥＴは、近年ゲート長の微細化が益々進んでいる。この一方で、ゲート長の微細化が進むにつれて、短チャネル効果、半導体中の不純物のゆらぎ、ＬＥＲ（Line Edge Roughness）、ゲートリーク電流増大などによる素子特性の低下などが顕在化している。   In particular, in the planar type MOSFET, the gate length is increasingly miniaturized in recent years. On the other hand, as the gate length is further miniaturized, the short channel effect, the fluctuation of impurities in the semiconductor, the LER (Line Edge Roughness), the deterioration of device characteristics due to the increase of the gate leakage current, etc. have become apparent.

上記の問題に対応するため、トランジスタの高性能化を目指し、ダブルゲート構造、ＦＩＮＦＥＴ、マルチゲート構造などの立体構造が研究されている。   In order to address the above problems, three-dimensional structures such as a double gate structure, a FINFET, and a multi-gate structure have been studied with the aim of improving the performance of the transistor.

ダブルゲート、ＦＩＮＦＥＴはシリコンボディーを高いアスペクトのＦＩＮ型に形成すること、マルチゲート構造はＦＩＮより低いアスペクトのシリコンボディーを形成することが特徴である。
この中で、マルチゲートはシリコンボディーの形成に、ＲＩＥ（反応性イオンエッチング）を容易に用いることができるので、現在のプロセス技術と整合性が高い。 The double gate and FINFET are characterized in that the silicon body is formed in a high-aspect FIN type, and the multi-gate structure is characterized in that a silicon body having a lower aspect than the FIN is formed.
Among them, the multi-gate can easily use RIE (reactive ion etching) for forming the silicon body, and is therefore highly compatible with the current process technology.

従来例に係る上記のマルチゲート型トランジスタの製造方法について、図１５及び図１６を参照して説明する。
図１５及び図１６はマルチゲート型トランジスタの製造方法の製造工程を示す断面図である。
まず、図１５（ａ）に示すように、基板１００上に酸化シリコンの絶縁膜１０１を形成し、その上層にシリコン層１０２を形成し、ＳＯＩ（Silicon on Insulator）基板を形成する。
次に、ＳＯＩ基板のシリコン層１０２の上層に、ＣＶＤ（化学気相成長）法などにより、ハードマスクとなる窒化シリコン層１０３を形成する。
さらに窒化シリコン層１０３の上層に、フォトレジスト膜１０４を成膜し、電子線を用いたフォトリソグラフィ工程などにより所定の素子パターンに加工する。素子となる領域の線幅は例えば４０ｎｍとする。 A method for manufacturing the multi-gate transistor according to the conventional example will be described with reference to FIGS.
15 and 16 are cross-sectional views showing manufacturing steps of a method for manufacturing a multi-gate transistor.
First, as shown in FIG. 15A, an insulating film 101 of silicon oxide is formed on a substrate 100, a silicon layer 102 is formed thereon, and an SOI (Silicon on Insulator) substrate is formed.
Next, a silicon nitride layer 103 serving as a hard mask is formed on the silicon layer 102 of the SOI substrate by a CVD (chemical vapor deposition) method or the like.
Further, a photoresist film 104 is formed on the silicon nitride layer 103 and processed into a predetermined element pattern by a photolithography process using an electron beam. The line width of the region to be an element is 40 nm, for example.

次に、図１５（ｂ）に示すように、フォトレジスト膜１０４をマスクとしてＲＩＥ（反応性イオンエッチング）により窒化シリコン膜１０３をエッチング加工して所定の素子パターンに加工された窒化シリコンであるハードマスク１０３ａを形成する。
次に、必要に応じてフォトレジスト膜１０４を除去し、シリコン層１０２を直方体に加工するため、ハードマスク１０３ａをマスクとしてドライエッチングを施す。 Next, as shown in FIG. 15B, the silicon nitride film 103 is etched by RIE (reactive ion etching) using the photoresist film 104 as a mask and processed into a predetermined element pattern. A mask 103a is formed.
Next, if necessary, the photoresist film 104 is removed, and dry etching is performed using the hard mask 103a as a mask in order to process the silicon layer 102 into a rectangular parallelepiped.

上記のエッチング条件は、以下のようにする。
ＳｉＮエッチング：（ＣＦ4＝５０ｓｃｃｍ，圧力＝２．０Ｐａ，ソース／バイアスパワー＝１０００／１００Ｗ）
アッシング：（Ｏ2＝８０ｓｃｃｍ，圧力＝６．７Ｐａ，ソース／バイアスパワー＝７００／０Ｗ）
シリコンエッチング（メインエッチング）：（ＨＢｒ／Ｃｌ2＝１５０／８０ｓｃｃｍ，圧力 ＝１．３Ｐａ，８００／９０Ｗ）
シリコンエッチング（オーバーエッチング）：（ＨＢｒ／Ｏ2＝１８０／５ｓｃｃｍ，圧力＝１３．３Ｐａ，８００／１４０Ｗ） The etching conditions are as follows.
SiN etching: (CF 4 = 50 sccm, pressure = 2.0 Pa, source / bias power = 1000/100 W)
Ashing: (O 2 = 80 sccm, pressure = 6.7 Pa, source / bias power = 700/0 W)
Silicon etching (main etching): (HBr / Cl 2 = 150/80 sccm, pressure = 1.3 Pa, 800/90 W)
Silicon etching (over etching): (HBr / O 2 = 180/5 sccm, pressure = 13.3 Pa, 800/140 W)

上記のエッチングにより、図１５（ｂ）に示すように、線幅Ｗ＝４０ｎｍの直方体形状のシリコン層１０２ａが形成される。この後、硫酸過水洗浄を行ない、加工後の有機物などを除去する。   By the above etching, a rectangular parallelepiped silicon layer 102a having a line width W = 40 nm is formed as shown in FIG. Thereafter, washing with sulfuric acid is performed to remove processed organic substances.

次に、図１６（ａ）に示すように、窒化シリコン膜であるハードマスク１０３ａを加熱リン酸処理で除去する。
次に、マルチゲート構造とするために、シリコン立方体の下層の酸化シリコンの絶縁膜１０１をＤＨＦ（希釈フッ酸）溶液でウェットエッチングする。直方体のシリコン層１０２ａ自体がエッチングマスクとなる。
ウェット時間をコントロールして、シリコン層１０２ａの下部における絶縁膜１０１を等方的にエッチングする。線幅Ｗ＝４０ｎｍを持つシリコン層１０２ａの端部からのオーバーハング量（片側値）ａ，ｂは、各々１２ｎｍとなるように設定する。
上記のウェットエッチングにより、図１６（ａ）に示すように、マルチゲート構造のもとになる、シリコン層１０２ａと酸化シリコンの支持部１０１ｓが形成される。 Next, as shown in FIG. 16A, the hard mask 103a, which is a silicon nitride film, is removed by heating phosphoric acid treatment.
Next, in order to obtain a multi-gate structure, the silicon oxide insulating film 101 under the silicon cube is wet-etched with a DHF (diluted hydrofluoric acid) solution. The rectangular parallelepiped silicon layer 102a itself becomes an etching mask.
By controlling the wet time, the insulating film 101 below the silicon layer 102a is isotropically etched. Overhang amounts (one-side values) a and b from the end of the silicon layer 102a having a line width W = 40 nm are set to be 12 nm, respectively.
By the above wet etching, as shown in FIG. 16A, a silicon layer 102a and a support portion 101s of silicon oxide, which are the basis of the multi-gate structure, are formed.

次に、図１６（ｂ）に示すように、ＡＬＤ（Atomic Layer Deposition）法やＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などにより、シリコン層１０２ａの表面全面にゲート絶縁膜１０５を形成し、さらにシリコン層１０２ａを２つの領域に区分するように、シリコン層１０２ａの外周を被覆して、所定のパターンでゲート電極１０６を形成する。
さらに、ゲート電極により２つに区分された領域におけるシリコン層１０２ａ中にソース・ドレイン領域（不図示）を形成して、マルチゲート構造のＭＯＳＦＥＴを形成する。 Next, as shown in FIG. 16B, a gate insulating film 105 is formed on the entire surface of the silicon layer 102a by an ALD (Atomic Layer Deposition) method, a MOCVD (Metal Organic Chemical Vapor Deposition) method, or the like. A gate electrode 106 is formed in a predetermined pattern so as to cover the outer periphery of the silicon layer 102a so as to divide the layer 102a into two regions.
Further, a source / drain region (not shown) is formed in the silicon layer 102a in the region divided into two by the gate electrode to form a multi-gate MOSFET.

ここで、上記のシリコン層１０２ａの下面を支える支持部１０１ｓは、ＤＨＦ溶液でウェットエッチングされているので、寸法制御性が乏しいという欠点を持つ。
ウェットエッチング槽でのＤＨＦ溶液のフッ酸濃度がウェーハ処理数毎に変化するので、ＳｉＯ2のオーバーハング量（片側値）ａ，ｂに１０ｎｍオーダーのばらつきが発生してしまう。 Here, since the support portion 101s supporting the lower surface of the silicon layer 102a is wet-etched with the DHF solution, it has a defect that the dimensional controllability is poor.
Since the hydrofluoric acid concentration of the DHF solution in the wet etching tank varies with the number of wafers processed, variations in the overhang amounts (one-side values) a and b of SiO 2 occur on the order of 10 nm.

ばらつきにより酸化シリコンのオーバーハング量が１６ｎｍを超える場合は、酸化シリコンの支持部１０１ｓの支持寸法が８ｎｍ未満となってしまい、機械的、熱的な強度が著しく低下する。
上記のようなシリコン層１０２ａに対して、上記のようにしてゲート絶縁膜１０５及びゲート電極１０６を形成する場合、シリコン層１０２ａと酸化シリコンの支持部１０１ｓに成膜温度がかかる。この高温処理時に、機械的、熱的な強度が低下して、支持部１０１ｓでシリコン層１０２ａが支持できなくなり、図１６（ｂ）のようにシリコン層１０２ａが傾いてしまう。 When the overhang amount of silicon oxide exceeds 16 nm due to variations, the support dimension of the support portion 101s of silicon oxide is less than 8 nm, and the mechanical and thermal strength is significantly reduced.
When the gate insulating film 105 and the gate electrode 106 are formed on the silicon layer 102a as described above, the film formation temperature is applied to the silicon layer 102a and the silicon oxide support portion 101s. At the time of this high temperature treatment, the mechanical and thermal strength decreases, and the silicon layer 102a cannot be supported by the support portion 101s, and the silicon layer 102a is inclined as shown in FIG.

オーバーハング量のばらつきがある場合、マルチゲート構造のトランジスタになるゲート幅Ｗの全体値が変化してしまい、ソースドレイン電流のばらつきが大きくなり、所望のトランジスタ特性が得られないという結果になる。
更に、シリコン層１０２ａが傾いた場合、ゲート絶縁膜１０５やゲート電極１０６のシリコン層１０２ａへの被覆が悪くなり、部分的にゲート絶縁膜１０５が著しく薄くなり、トランジスタのリークパスとなってしまい、トランジスタ性能が劣化してしまう。
つまり、従来技術のウェットエッチングで酸化シリコンの支持部を形成する場合は、設計通りのトランジスタ性能が得られなくなる不具合が生じる。 When there is a variation in the amount of overhang, the overall value of the gate width W that results in a transistor having a multi-gate structure changes, resulting in a large variation in source / drain current, resulting in failure to obtain desired transistor characteristics.
Further, when the silicon layer 102a is tilted, the gate insulating film 105 and the gate electrode 106 are not properly covered with the silicon layer 102a, and the gate insulating film 105 is partially thinned, resulting in a transistor leakage path. Performance will deteriorate.
That is, when the silicon oxide support is formed by wet etching according to the prior art, there arises a problem that the transistor performance as designed cannot be obtained.

本発明は上記問題を鑑みてなされたものであり、半導体層の下面を支える支持部の加工精度が高められた高品質かつ高性能なマルチゲートを持つＭＯＳＦＥＴを有する半導体装置及びその製造方法を提供することを目的とする。   The present invention has been made in view of the above problems, and provides a semiconductor device having a MOSFET having a high-quality and high-performance multi-gate in which the processing accuracy of the support portion supporting the lower surface of the semiconductor layer is increased, and a method for manufacturing the same. The purpose is to do.

上記の課題を解決するため、本発明の半導体装置は、基板と、前記基板表面から凸状に形成された絶縁性の支持部と、前記支持部上に形成され、前記支持部の支持面よりも幅広の略円柱形状もしくは角部が丸められた直方体形状である半導体層と、前記半導体層を２つの領域に区分するように、前記半導体層の外周を被覆してゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極により２つに区分された領域における前記半導体層の少なくとも一部において形成された一対のソース・ドレイン領域とを有する。   In order to solve the above problems, a semiconductor device according to the present invention includes a substrate, an insulating support portion formed in a convex shape from the surface of the substrate, and formed on the support portion, from a support surface of the support portion. And a semiconductor layer having a substantially cylindrical shape with a wide width or a rectangular parallelepiped shape with rounded corners, and an outer periphery of the semiconductor layer so as to divide the semiconductor layer into two regions. And a pair of source / drain regions formed in at least a part of the semiconductor layer in a region divided into two by the gate electrode.

上記の本発明の半導体装置は、基板の表面から凸状に絶縁性の支持部が形成され、支持部上に、支持部の支持面よりも幅広の略円柱形状もしくは角部が丸められた直方体形状である半導体層が形成され、半導体層を２つの領域に区分するように、半導体層の外周を被覆してゲート絶縁膜を介してゲート電極が形成され、ゲート電極により２つに区分された領域における半導体層の少なくとも一部において一対のソース・ドレイン領域が形成されている。   The semiconductor device according to the present invention has a rectangular parallelepiped shape in which an insulating support portion is formed in a convex shape from the surface of the substrate, and a substantially cylindrical shape or a corner portion wider than the support surface of the support portion is rounded on the support portion. A semiconductor layer having a shape is formed, and a gate electrode is formed through a gate insulating film so as to cover the outer periphery of the semiconductor layer so as to divide the semiconductor layer into two regions, and is divided into two by the gate electrode. A pair of source / drain regions is formed in at least a part of the semiconductor layer in the region.

また、上記の課題を解決するため、本発明の半導体装置の製造方法は、表面に絶縁層が形成された基板に半導体層を形成する工程と、前記半導体層を直方体形状にパターン加工し、前記半導体層の形成領域を除く領域において前記絶縁層を露出させる工程と、露出した前記絶縁層の表面からエッチング処理することにより、前記絶縁層から、前記基板表面に凸状に突起して前記半導体層の幅より狭い支持面で前記半導体層を支持する絶縁性の支持部を形成する工程と、前記半導体層を２つの領域に区分するように、前記半導体層の外周を被覆してゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極により２つに区分された領域における前記半導体層の少なくとも一部において一対のソース・ドレイン領域を形成する工程とを有し、前記エッチング処理が、露出した前記絶縁層の表面をアンモニア及びフッ化水素を含むエッチングガスで処理する第１処理と、前記第１処理で形成された生成物を分解及び蒸発させる第２処理とを含む。   In order to solve the above problems, a method for manufacturing a semiconductor device according to the present invention includes a step of forming a semiconductor layer on a substrate having an insulating layer formed on a surface, patterning the semiconductor layer into a rectangular parallelepiped shape, A step of exposing the insulating layer in a region excluding a region where the semiconductor layer is formed, and an etching treatment from the exposed surface of the insulating layer, so that the semiconductor layer protrudes in a convex shape from the insulating layer to the substrate surface; Forming an insulating support part for supporting the semiconductor layer with a support surface narrower than the width of the semiconductor layer, and covering the outer periphery of the semiconductor layer so as to divide the semiconductor layer into two regions. And forming a pair of source / drain regions in at least a part of the semiconductor layer in a region divided into two by the gate electrode. Then, the etching process includes a first process for treating the exposed surface of the insulating layer with an etching gas containing ammonia and hydrogen fluoride, and a second process for decomposing and evaporating a product formed in the first process. Including.

上記の本発明の半導体装置の製造方法は、表面に絶縁層が形成された基板に半導体層を形成し、半導体層を直方体形状にパターン加工し、半導体層の形成領域を除く領域において絶縁層を露出させる。
次に、露出した絶縁層の表面からエッチング処理することにより、絶縁層から、基板表面に凸状に突起して半導体層の幅より狭い支持面で半導体層を支持する絶縁性の支持部を形成する。
次に、半導体層を２つの領域に区分するように、半導体層の外周を被覆してゲート絶縁膜を介してゲート電極を形成し、ゲート電極により２つに区分された領域における半導体層の少なくとも一部において一対のソース・ドレイン領域を形成する。
ここで、上記のエッチング処理が、露出した絶縁層の表面をアンモニア及びフッ化水素を含むエッチングガスで処理する第１処理と、第１処理で形成された生成物を分解及び蒸発させる第２処理とを含む。 In the method for manufacturing a semiconductor device according to the present invention, a semiconductor layer is formed on a substrate having an insulating layer formed on the surface, the semiconductor layer is patterned into a rectangular parallelepiped shape, and the insulating layer is formed in a region excluding the formation region of the semiconductor layer. Expose.
Next, by etching from the exposed surface of the insulating layer, an insulating support portion is formed to protrude from the insulating layer in a convex shape to the substrate surface and support the semiconductor layer with a support surface narrower than the width of the semiconductor layer. To do.
Next, a gate electrode is formed through a gate insulating film so as to cover the outer periphery of the semiconductor layer so as to divide the semiconductor layer into two regions, and at least the semiconductor layer in the region divided into two by the gate electrode In part, a pair of source / drain regions is formed.
Here, the etching process includes a first process for treating the exposed surface of the insulating layer with an etching gas containing ammonia and hydrogen fluoride, and a second process for decomposing and evaporating a product formed in the first process. Including.

本発明の半導体装置は、半導体層の下面を支える支持部の加工精度が高められた高品質かつ高性能なマルチゲートを持つＭＯＳＦＥＴを有する半導体装置である。   The semiconductor device of the present invention is a semiconductor device having a MOSFET having a high-quality and high-performance multi-gate in which the processing accuracy of the support portion supporting the lower surface of the semiconductor layer is increased.

本発明の半導体装置の製造方法によれば、半導体層の下面を支える支持部の加工精度が高められた高品質かつ高性能なマルチゲートを持つＭＯＳＦＥＴを有する半導体装置を製造できる。   According to the method for manufacturing a semiconductor device of the present invention, it is possible to manufacture a semiconductor device having a MOSFET having a high-quality and high-performance multi-gate in which the processing accuracy of the support portion supporting the lower surface of the semiconductor layer is increased.

以下に、本発明の半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。   Embodiments of a semiconductor device and a manufacturing method thereof according to the present invention will be described below with reference to the drawings.

第１実施形態
図１は、本実施形態に係る半導体装置の模式斜視図であり、図２（ａ）は図１中のＸ−Ｘ’における断面図であり、図２（ｂ）は図１中のＹ−Ｙ’における断面図であり、図２（ｃ）は図１中のＺ−Ｚ’における断面図である。 First Embodiment FIG. 1 is a schematic perspective view of a semiconductor device according to the present embodiment, FIG. 2A is a cross-sectional view taken along the line XX ′ in FIG. 1, and FIG. FIG. 2C is a cross-sectional view taken along the line ZZ ′ in FIG. 1.

例えば、シリコン基板１０上に酸化シリコンの絶縁層１１が形成されており、この一部は基板表面から凸状に形成されて絶縁性の支持部１１ｓとされている。
例えば、上記の支持部１１ｓ上に、支持部１１ｓの支持面よりも幅広の直方体形状であるシリコン半導体層１２ａが形成されている。半導体層１２ａが支持部１１ｓに支持面より幅広であるので、半導体層１２ａが支持部１１ｓの支持面から廂状にはみだして形成されている。 For example, a silicon oxide insulating layer 11 is formed on a silicon substrate 10, and a part of the insulating layer 11 is formed in a convex shape from the substrate surface to form an insulating support portion 11 s.
For example, the silicon semiconductor layer 12a having a rectangular parallelepiped shape wider than the support surface of the support portion 11s is formed on the support portion 11s. Since the semiconductor layer 12a is wider than the support surface on the support portion 11s, the semiconductor layer 12a is formed so as to protrude from the support surface of the support portion 11s in a bowl shape.

また、例えば、半導体層１２ａを２つの領域に区分するように、半導体層１２ａの外周を被覆してゲート絶縁膜１５ａを介してゲート電極１６ａが形成されており、ゲート電極１６ａにより２つに区分された領域における半導体層１２ａの少なくとも一部において一対のソース・ドレイン領域１２ｂが形成されている。   Further, for example, the gate electrode 16a is formed through the gate insulating film 15a so as to cover the outer periphery of the semiconductor layer 12a so as to divide the semiconductor layer 12a into two regions, and is divided into two by the gate electrode 16a. A pair of source / drain regions 12b is formed in at least part of the semiconductor layer 12a in the formed region.

上記の構成においては、ゲート電極１６ａにより被覆された領域における半導体層１２ａがチャネル形成領域となり、ゲート電極１６ａに印加される電圧に応じてチャネル形成領域１２ａにチャネルが形成され、ソース・ドレイン領域１２ｂ及びゲート電極１６ａに印加される電圧に応じてソース・ドレイン領域１２ｂ間にソース・ドレイン電流が流れる。
上記のようにして、マルチゲート型のＭＯＳＦＥＴが構成されている。 In the above configuration, the semiconductor layer 12a in the region covered with the gate electrode 16a becomes a channel formation region, and a channel is formed in the channel formation region 12a in accordance with the voltage applied to the gate electrode 16a, and the source / drain regions 12b A source / drain current flows between the source / drain regions 12b according to the voltage applied to the gate electrode 16a.
As described above, a multi-gate MOSFET is configured.

次に、上記の本実施形態に係る半導体装置の製造方法について説明する。
まず、図３（ａ）に示すように、例えば、基板１０上に酸化シリコンの絶縁膜１１を形成し、その上層にｐ型の導電性不純物を含有するシリコンからなる半導体層１２を形成して、ＳＯＩ（Silicon on Insulator）基板を形成する。
次に、例えば、ＳＯＩ基板の半導体層１２の上層に、ＣＶＤ（化学気相成長）法などにより、窒化シリコンからなり、ハードマスクとなるマスク層１３を形成する。
さらに、例えば、マスク層１３の上層に、フォトレジスト膜１４を成膜し、電子線を用いたフォトリソグラフィ工程などにより所定の素子パターンに加工する。素子となる領域の線幅は例えば４０ｎｍとする。 Next, a method for manufacturing the semiconductor device according to the above-described embodiment will be described.
First, as shown in FIG. 3A, for example, a silicon oxide insulating film 11 is formed on a substrate 10, and a semiconductor layer 12 made of silicon containing p-type conductive impurities is formed thereon. Then, an SOI (Silicon on Insulator) substrate is formed.
Next, for example, a mask layer 13 made of silicon nitride and serving as a hard mask is formed on the semiconductor layer 12 of the SOI substrate by a CVD (chemical vapor deposition) method or the like.
Further, for example, a photoresist film 14 is formed on the mask layer 13 and processed into a predetermined element pattern by a photolithography process using an electron beam. The line width of the region to be an element is 40 nm, for example.

次に、図３（ｂ）に示すように、例えば、フォトレジスト膜１４をマスクとしてＲＩＥ（反応性イオンエッチング）によりマスク膜１３をエッチング加工して所定の素子パターンに加工された窒化シリコンであるハードマスク１３ａを形成する。
次に、例えば、必要に応じてフォトレジスト膜１４を除去し、半導体層１２を直方体に加工するため、ハードマスク１３ａをマスクとしてドライエッチングを施す。 Next, as shown in FIG. 3B, for example, silicon nitride processed into a predetermined element pattern by etching the mask film 13 by RIE (reactive ion etching) using the photoresist film 14 as a mask. A hard mask 13a is formed.
Next, for example, if necessary, the photoresist film 14 is removed, and dry etching is performed using the hard mask 13a as a mask in order to process the semiconductor layer 12 into a rectangular parallelepiped.

上記のエッチング条件は、以下のようにする。
ＳｉＮエッチング：（ＣＦ4＝５０ｓｃｃｍ，圧力＝２．０Ｐａ，ソース／バイアスパワー＝１０００／１００Ｗ）
アッシング：（Ｏ2＝８０ｓｃｃｍ，圧力＝６．７Ｐａ，ソース／バイアスパワー＝７００／０Ｗ）
シリコンエッチング（メインエッチング）：（ＨＢｒ／Ｃｌ2＝１５０／８０ｓｃｃｍ，圧力 ＝１．３Ｐａ，８００／９０Ｗ）
シリコンエッチング（オーバーエッチング）：（ＨＢｒ／Ｏ2＝１８０／５ｓｃｃｍ，圧力＝１３．３Ｐａ，８００／１４０Ｗ）
上記のエッチングにより、図３（ｂ）に示すように、線幅Ｗ＝４０ｎｍの直方体形状の半導体層１２ａにパターン加工し、半導体層１２ａの形成領域を除く領域において絶縁層１１を露出させる。 The etching conditions are as follows.
SiN etching: (CF 4 = 50 sccm, pressure = 2.0 Pa, source / bias power = 1000/100 W)
Ashing: (O 2 = 80 sccm, pressure = 6.7 Pa, source / bias power = 700/0 W)
Silicon etching (main etching): (HBr / Cl 2 = 150/80 sccm, pressure = 1.3 Pa, 800/90 W)
Silicon etching (over etching): (HBr / O 2 = 180/5 sccm, pressure = 13.3 Pa, 800/140 W)
By the above etching, as shown in FIG. 3B, pattern processing is performed on a rectangular parallelepiped semiconductor layer 12a having a line width W = 40 nm, and the insulating layer 11 is exposed in a region excluding the formation region of the semiconductor layer 12a.

次に、図４（ａ）に示すように、例えば、ハードマスク１３ａをマスクとしてドライエッチングを施し、露出している部分の絶縁層１１の表面を後退させて溝状に加工する。
上記のエッチング条件は、以下のようにする。
ＳｉＯ2エッチング：（Ｃ4Ｆ8／ＣＯ／Ａｒ＝８／５０／４００ｓｃｃｍ，圧力＝６．７Ｐａ，ＲＦパワー＝１８００Ｗ Next, as shown in FIG. 4A, for example, dry etching is performed using the hard mask 13a as a mask, and the surface of the exposed insulating layer 11 is made to recede to be processed into a groove shape.
The etching conditions are as follows.
SiO 2 etching: (C 4 F 8 / CO / Ar = 8/50/400 sccm, pressure = 6.7 Pa, RF power = 1800 W

上記の酸化シリコンのエッチング中おいて窒化シリコンのハードマスクの後退は僅かにあるが、シリコンの半導体層１２ａ自体はエッチングされない。
上記のエッチング時間を適切に設定して、絶縁層１１の表面に、例えば３０ｎｍ程度の所望の深さの凹状溝を形成する。
この後、硫酸過水洗浄を行ない、加工後の有機物などを除去する。
次に、ハードマスク１３ａを加熱リン酸処理で除去する。
上記のようにして、線幅Ｗ４０ｎｍの直方体形状のシリコンからなる半導体層１２ａと、その両側における絶縁層１１の表面における凹状溝１１ａが形成される。 While the silicon oxide hard mask is slightly retracted during the silicon oxide etching, the silicon semiconductor layer 12a itself is not etched.
The above etching time is set appropriately, and a concave groove having a desired depth of, for example, about 30 nm is formed on the surface of the insulating layer 11.
Thereafter, washing with sulfuric acid is performed to remove processed organic substances.
Next, the hard mask 13a is removed by heating phosphoric acid treatment.
As described above, the semiconductor layer 12a made of rectangular silicon having a line width W of 40 nm and the concave grooves 11a on the surface of the insulating layer 11 on both sides thereof are formed.

次に、マルチゲート構造とするために、例えば、露出した絶縁層１１の表面からエッチング処理することにより、絶縁層１１から、基板表面に凸状に突起して半導体層１２ａの幅より狭い支持面で半導体層１２ａを支持する絶縁性の支持部を形成する。
上記のエッチング処理は、まず、第１処理として、露出した絶縁層１１の表面をアンモニア及びフッ化水素を含むエッチングガスで処理する。次に、第２処理として、第１処理で形成された生成物を分解及び蒸発させる。 Next, in order to obtain a multi-gate structure, for example, by performing an etching process from the exposed surface of the insulating layer 11, a support surface that protrudes in a convex shape from the insulating layer 11 to the substrate surface and is narrower than the width of the semiconductor layer 12a Thus, an insulating support portion for supporting the semiconductor layer 12a is formed.
In the etching process, first, as a first process, the exposed surface of the insulating layer 11 is processed with an etching gas containing ammonia and hydrogen fluoride. Next, as the second treatment, the product formed in the first treatment is decomposed and evaporated.

上記の第１処理について説明する。
図４（ｂ）に示すように、例えば、半導体層１２ａの下部における絶縁層１１の凹状溝１１ａの側壁及び底面を、ＮＨ3，ＨＦ，Ａｒからなる混合ガス雰囲気でケミカルエッチングする。
具体的には、エッチング装置のケミカルエッチング室にウェーハを搬送し、ウェーハ用ステージにウェーハを載置した後に、以下のガス雰囲気をつくり、絶縁層１１の凹状溝１１ａの側面及び底面にＳｉを含む錯体を形成させる。 The first process will be described.
As shown in FIG. 4B, for example, the side walls and the bottom surface of the concave groove 11a of the insulating layer 11 below the semiconductor layer 12a are chemically etched in a mixed gas atmosphere composed of NH 3 , HF, and Ar.
Specifically, after transporting the wafer to the chemical etching chamber of the etching apparatus and placing the wafer on the wafer stage, the following gas atmosphere is created, and Si is contained on the side surface and the bottom surface of the concave groove 11a of the insulating layer 11 A complex is formed.

上記のガス雰囲気は以下のようにする。
ＮＨ3／ＨＦ／Ａｒ＝５０／５０／８０ｓｃｃｍ，圧力＝６．７Ｐａ，ステージ温度＝３０℃ The gas atmosphere is as follows.
NH 3 / HF / Ar = 50/50/80 sccm, pressure = 6.7 Pa, stage temperature = 30 ° C.

上記の混合ガス雰囲気での化学反応は、以下のように説明される。
ケミカルエッチング室に、気相でＨＦ／ＮＨ3／Ａｒが供給されると、絶縁層１１の凹状溝１１ａの側壁及び底面に露出している酸化シリコンの表面に、ガスがラングミュア吸着される。同時に次のような化学反応が進行する。 The chemical reaction in the above mixed gas atmosphere is explained as follows.
When HF / NH 3 / Ar is supplied in the vapor phase to the chemical etching chamber, the gas is Langmuir adsorbed on the surface of the silicon oxide exposed on the side wall and the bottom surface of the concave groove 11 a of the insulating layer 11. At the same time, the following chemical reaction proceeds.

［化１］
ＳｉＯ2＋４ＨＦ→ＳｉＦ4＋２Ｈ2Ｏ （１）
ＳｉＦ4＋２ＮＨ3＋２ＨＦ→（ＮＨ4）2ＳｉＦ6 （２） [Chemical 1]
SiO 2 + 4HF → SiF 4 + 2H 2 O (1)
SiF 4 + 2NH 3 + 2HF → (NH 4 ) 2 SiF 6 (2)

つまり、ＨＦで一旦、ＳｉＦ4とＨ2Ｏが生成した後に、ＮＨ3とＨＦとＳｉＦ4の化学反応により、酸化シリコンからなる絶縁層１１の表面に、（ＮＨ4）2ＳｉＦ6の錯体の層１１ｃが形成されるものである。
この反応は、ラングミュア吸着による分子数層レベルのガス吸着に支配されており、吸着ガス分子の被覆率が飽和すると自己停止する。したがって、（ＮＨ4）2ＳｉＦ6錯体１１ｃの生成量も飽和する。 That is, once SiF 4 and H 2 O are generated by HF, a complex of (NH 4 ) 2 SiF 6 is formed on the surface of the insulating layer 11 made of silicon oxide by a chemical reaction between NH 3 , HF and SiF 4 . The layer 11c is formed.
This reaction is governed by gas adsorption at the molecular number layer level by Langmuir adsorption, and self-stops when the coverage of adsorbed gas molecules is saturated. Therefore, the production amount of (NH 4 ) 2 SiF 6 complex 11c is also saturated.

次に、第２処理として、（ＮＨ4）2ＳｉＦ6の錯体１１ｃで被覆されたウェーハを加熱室に搬送して、加熱用ステージに載置した後に、ヒーター加熱を開始して、（ＮＨ4）2ＳｉＦ6の錯体をＳｉＦ4などに分解して蒸発させる。 Next, as the second treatment, the wafer coated with the (NH 4 ) 2 SiF 6 complex 11c is transferred to the heating chamber and placed on the heating stage, and then the heater heating is started, and (NH 4 ) 2 SiF 6 complex is decomposed into SiF 4 and evaporated.

上記の加熱条件は以下のようにする。
ステージ温度＝２００℃，圧力＝２６．７Ｐａ
この反応は以下の式で説明される。酸化シリコンの絶縁層１１の表面に被覆した（ＮＨ4）2ＳｉＦ6の錯体は、基板温度が２００℃に加熱されると、ＳｉＦ4、ＮＨ3、ＨＦなどに分解して蒸発し、ガスとしてドライポンプにより排気される。 The heating conditions are as follows.
Stage temperature = 200 ° C., pressure = 26.7 Pa
This reaction is illustrated by the following equation: The (NH 4 ) 2 SiF 6 complex coated on the surface of the insulating layer 11 of silicon oxide decomposes and evaporates into SiF 4 , NH 3 , HF, etc. when the substrate temperature is heated to 200 ° C. It is exhausted by a dry pump.

［化２］
（ＮＨ4）2ＳｉＦ6→ＳｉＦ4＋２ＮＨ3＋ＨＦ [Chemical 2]
(NH 4 ) 2 SiF 6 → SiF 4 + 2NH 3 + HF

上記のケミカルエッチングは表面反応を利用しているので、パターンの疎密差が生じないなどの大きなメリットがある。
例えば、ガスの供給時間を設定することで、酸化シリコンの絶縁層１１の形成された凹状溝１１ａの側面のサイドエッチング量（片側値）ａ，ｂを例えば１４ｎｍなどの所望の値にでき、このようにしてサイドエッチングする。
上記のサイドエッチング量ａ，ｂは、ガスエッチングの特性上、パターン依存なく高精度に制御することができる。ａ，ｂの加工ばらつきは４ｎｍ以下に保持される。したがって、酸化シリコンの絶縁層１１からなる支持部１１ｓとして、寸法誤差が４ｎｍ以下のものが形成される。
例えば、支持部１１ｓの支持寸法は、半導体層１２ａの矩形断面の水平方向の長さの２０％以上１００％未満とする。２０％よりも小さい場合は支持部によるシリコンボディー支持強度が機械的、熱的にも低下して、ボディーが傾いてしまう。１００％では、半導体層１２ａの底面をＭＯＳＦＥＴのゲート部分にできない。 Since the above chemical etching uses a surface reaction, there is a great merit that a pattern density difference does not occur.
For example, by setting the gas supply time, the side etching amounts (one side values) a and b on the side surface of the concave groove 11a where the silicon oxide insulating layer 11 is formed can be set to a desired value such as 14 nm. In this way, side etching is performed.
The above-mentioned side etching amounts a and b can be controlled with high accuracy without depending on the pattern due to the characteristics of gas etching. The processing variation of a and b is kept at 4 nm or less. Accordingly, the support portion 11s made of the silicon oxide insulating layer 11 is formed with a dimensional error of 4 nm or less.
For example, the support dimension of the support part 11s is 20% or more and less than 100% of the horizontal length of the rectangular cross section of the semiconductor layer 12a. If it is smaller than 20%, the support strength of the silicon body by the support portion is lowered mechanically and thermally, and the body tilts. At 100%, the bottom surface of the semiconductor layer 12a cannot be the gate portion of the MOSFET.

図５は、上記の半導体層１２ａが形成された段階における模式斜視図であり、図６（ａ）は図５中のＸ−Ｘ’における断面図であり、図６（ｂ）は図５中のＹ−Ｙ’における断面図である。
上記のようにして、マルチゲート構造のもとになる、シリコンからなる半導体層１２ａと酸化シリコンの絶縁層１１及び支持部１１ｓが形成される。 FIG. 5 is a schematic perspective view at the stage where the semiconductor layer 12a is formed, FIG. 6A is a cross-sectional view taken along the line XX ′ in FIG. 5, and FIG. It is sectional drawing in YY '.
As described above, the semiconductor layer 12a made of silicon, the insulating layer 11 made of silicon oxide, and the support portion 11s are formed as a basis of the multi-gate structure.

次に、図７（ａ）に示すように、例えば、ＡＬＤ（Atomic Layer Deposition）法やＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などにより、半導体層１２ａの表面全面にゲート絶縁膜１５を形成し、さらにゲート絶縁膜１５の表面にゲート電極となる導電層１６を形成する。
例えば、以下の条件のＡＬＤ法及びＭＯＣＶＤ法による処理を行う。
ＡＬＤ：Ｈｆ（ＮＯ3）4＋Ｈ2Ｏを１００サイクル、デポジション温度＝２００℃、
及び、４００℃、Ｎ2アニール
ＭＯＣＶＤ：（Ｎｅｔ2）3Ｔａ＝Ｎ Ｂｕt、圧力＝３．０Ｐａ、デポジション温度＝５００℃ Next, as shown in FIG. 7A, a gate insulating film 15 is formed on the entire surface of the semiconductor layer 12a by, for example, an ALD (Atomic Layer Deposition) method or a MOCVD (Metal Organic Chemical Vapor Deposition) method. Further, a conductive layer 16 to be a gate electrode is formed on the surface of the gate insulating film 15.
For example, the ALD method and the MOCVD method are performed under the following conditions.
ALD: 100 cycles of Hf (NO 3 ) 4 + H 2 O, deposition temperature = 200 ° C.
And, 400 ℃, N 2 annealing MOCVD: (Net 2) 3 Ta = N Bu t, pressure = 3.0 Pa, the deposition temperature = 500 ° C.

上記のプロセスにより、ＨｆＯ2を６ｎｍ形成してゲート絶縁膜１５とし、ＴａＮを２０ｎｍ形成して導電層１６とする。
ゲート絶縁膜１５と導電層１６の堆積は、半導体層１２ａのあらゆる面に対して良好な被覆性を持つ。したがって、きわめて膜厚均一性の良い膜が成膜される。 By the above process, HfO 2 is formed to 6 nm to form the gate insulating film 15, and TaN is formed to 20 nm to form the conductive layer 16.
The deposition of the gate insulating film 15 and the conductive layer 16 has good coverage on all surfaces of the semiconductor layer 12a. Therefore, a film with extremely good film thickness uniformity is formed.

次に、図７（ｂ）に示すように、フォトレジスト１７を当該基板に塗布、ベークして、導電層１６が成膜された半導体層１２ａ間を埋め込む。レジストの膜厚は、導電層１６の上面のみが露出するように調整する。
この導電層１６の上面のみが露出した基板にＳＯＧ（Spin on Glass）を塗布して、ハードマスク用のＳＯＧ膜１８を成膜する。
さらに、フォトレジスト膜１９を塗布して成膜し、電子線リソグラフィーにより、パターン加工してフォトレジスト膜１９をパターン形成する。
上記のようにして、ゲート長３０ｎｍを持つゲート電極用パターンを形成する。 Next, as shown in FIG. 7B, a photoresist 17 is applied to the substrate and baked to fill the space between the semiconductor layers 12a on which the conductive layers 16 are formed. The thickness of the resist is adjusted so that only the upper surface of the conductive layer 16 is exposed.
An SOG film 18 for hard mask is formed by applying SOG (Spin on Glass) to the substrate where only the upper surface of the conductive layer 16 is exposed.
Further, a photoresist film 19 is applied to form a film, and the photoresist film 19 is patterned by electron beam lithography.
As described above, a gate electrode pattern having a gate length of 30 nm is formed.

次に、図８（ａ）に示すように、ゲート電極用パターンのフォトレジスト膜１９をマスクとして導電層１６を加工して、半導体層１２ａを２つの領域に区分するように、シリコン層１２ａの外周を被覆して、所定のパターンでゲート電極１６ａとする。
まず、フォトレジスト膜１９をマスクとしてＳＯＧ膜１８をパターン加工し、ハードマスク１８ａとする。
上記のＳＯＧ膜１８のエッチング条件は、以下のようにする。
ＳＯＧ膜エッチング：ＣＨＦ3＝５０ｓｃｃｍ，圧力＝２．０Ｐａ，ソース／バイアスパワー＝１０００／１００Ｗ Next, as shown in FIG. 8A, the conductive layer 16 is processed using the photoresist film 19 of the gate electrode pattern as a mask, so that the semiconductor layer 12a is divided into two regions. The outer periphery is covered to form a gate electrode 16a in a predetermined pattern.
First, the SOG film 18 is patterned using the photoresist film 19 as a mask to form a hard mask 18a.
The etching conditions for the SOG film 18 are as follows.
SOG film etching: CHF 3 = 50 sccm, pressure = 2.0 Pa, source / bias power = 1000/100 W

次に、例えば、アッシングと後洗浄を行ない、フォトレジスト１９と埋め込まれたレジストを除去する。
次に、ＳＯＧからなるハードマスク１８ａを用いて、導電層１６をエッチング加工する。
上記のゲート電極加工のエッチング条件は、以下のようにする。
ＴａＮエッチング（メインエッチング）：Ｃｌ2／Ａｒ＝１５０／８０ｓｃｃｍ，圧力＝１．３Ｐａ，８００／９０Ｗ
ＴａＮエッチング（オーバーエッチング）：Ｃｌ2／Ｏ2＝１８０／３ｓｃｃｍ，圧力＝１３．３Ｐａ，８００／１４０Ｗ Next, for example, ashing and post-cleaning are performed to remove the photoresist 19 and the embedded resist.
Next, the conductive layer 16 is etched using a hard mask 18a made of SOG.
The etching conditions for the gate electrode processing described above are as follows.
TaN etching (main etching): Cl 2 / Ar = 150/80 sccm, pressure = 1.3 Pa, 800/90 W
TaN etching (overetching): Cl 2 / O 2 = 180/3 sccm, pressure = 13.3 Pa, 800/140 W

例えば、導電層１６のＴａＮの膜厚は２０ｎｍと薄膜であるが、メタルの仕事関数は設計通りの値を持つ。導電層１６は、高い段差を持つ本構造のエッチングにも有利に働く。
高い段差部分をオーバーエッチングしている時に、早く露出したＨｆＯ2ゲート絶縁膜１５の表面は、オーバーエッチングの始めから、極薄い反応生成物で覆われ保護されているのでエッチングされることはない。したがって、シリコン半導体層１２ａが、イオン衝突による物理的ダメージを受けずに、ゲート電極となるＴａＮの導電層１６を高精度に加工することができる。 For example, the TaN film thickness of the conductive layer 16 is as thin as 20 nm, but the work function of the metal has a value as designed. The conductive layer 16 also works advantageously for etching this structure having a high step.
When the high step portion is over-etched, the surface of the HfO 2 gate insulating film 15 exposed early is covered with an extremely thin reaction product from the beginning of over-etching and is not etched. Therefore, the TaN conductive layer 16 serving as the gate electrode can be processed with high accuracy without the silicon semiconductor layer 12a being physically damaged by ion collision.

次に、図８（ｂ）に示すように、例えばイオン注入により、ゲート電極により２つに区分された領域におけるシリコン層１２ａ中にソース・ドレイン領域１２ｂを形成して、マルチゲート構造のＭＯＳＦＥＴを形成することができる。
例えば、ＳＯＧ１８ａをハードマスクとして、既知のイオン注入法でＡｓイオンを注入する。イオン注入は、ウェーハのノッチ位置を角度９０度ずつ回転させて４方向から照射することで、シリコン半導体層１２ａの被イオン注入領域すべてにイオンを打ち込むことができる。 Next, as shown in FIG. 8B, a source / drain region 12b is formed in the silicon layer 12a in the region divided into two by the gate electrode by, for example, ion implantation, and a MOSFET having a multi-gate structure is formed. Can be formed.
For example, As ions are implanted by a known ion implantation method using the SOG 18a as a hard mask. In ion implantation, ions are implanted into all ion-implanted regions of the silicon semiconductor layer 12a by rotating the notch position of the wafer by 90 degrees and irradiating from four directions.

次に、例えば、ＤＨＦ溶液によるウェットエッチングにより、露出している部分のＨｆＯ2ゲート絶縁膜１５を除去してゲートパターンのゲート絶縁膜１５ａとする。ゲート絶縁膜はイオン注入したイオンの貫通を受けているので、膜質が著しく脆弱化しており、容易にウェットエッチングにより除去できる。
さらに、ハードマスク１８ａも同時にウェットエッチングする。
さらに、ラピッドサーマルアニーリング法などより、ソース・ドレイン領域１２ｂの不純物活性化を行ない、ソース・ドレイン領域１２ｂが形成される。 Next, for example, the exposed portion of the HfO 2 gate insulating film 15 is removed by wet etching using a DHF solution to form a gate insulating film 15a having a gate pattern. Since the gate insulating film is penetrated by the ion-implanted ions, the film quality is significantly weakened and can be easily removed by wet etching.
Furthermore, the hard mask 18a is simultaneously wet etched.
Further, the source / drain region 12b is activated by a rapid thermal annealing method or the like to form the source / drain region 12b.

ＳＯＩ基板を準備した段階で、シリコン半導体層はｐ型でドーピングされていたので、ソース・ドレイン領域を形成した段階で、マルチゲート構造を持つ、ｎ型ＭＯＳＦＥＴの基本構造が完成する。
ここからのプロセスは、例えば、層間絶縁膜を形成し、ゲート電極用とソース・ドレイン電極用のコンタクトを形成、ゲート電極とソース・ドレイン用のメタライゼーション、シンターリング、フォーミングアニールなどを経て、図１及び図２に示すようなマルチゲート型のｎ型ＭＯＳＦＥＴを形成することができる。 Since the silicon semiconductor layer was p-type doped when the SOI substrate was prepared, the basic structure of the n-type MOSFET having a multi-gate structure was completed when the source / drain regions were formed.
Processes from here include, for example, forming an interlayer insulating film, forming contacts for gate electrodes and source / drain electrodes, metallization for gate electrodes, source / drain electrodes, sintering, forming annealing, etc. A multi-gate n-type MOSFET as shown in FIGS. 1 and 2 can be formed.

従来方法によるマルチゲート型のＭＯＳＦＥＴと本実施形態のＭＯＳＦＥＴの電気的特性では、本実施形態の方が、ソース・ドレイン電流Ｉｄｓのばらつきが小さかった。 With regard to the electrical characteristics of the multi-gate type MOSFET according to the conventional method and the MOSFET according to the present embodiment, the variation in the source / drain current I ds is smaller in the present embodiment.

本実施形態の半導体装置の製造方法によれば、半導体層の下面を支える支持部の加工精度が高められた高品質かつ高性能なマルチゲートを持つＭＯＳＦＥＴを有する半導体装置を製造できる。   According to the method for manufacturing a semiconductor device of this embodiment, a semiconductor device having a high-quality and high-performance multi-gate MOSFET in which the processing accuracy of the support portion supporting the lower surface of the semiconductor layer is increased can be manufactured.

第２実施形態
図９は、本実施形態に係る半導体装置の模式斜視図であり、図１０（ａ）は図９中のＸ−Ｘ’における断面図であり、図１０（ｂ）は図９中のＹ−Ｙ’における断面図であり、図１０（ｃ）は図９中のＺ−Ｚ’における断面図である。 Second Embodiment FIG. 9 is a schematic perspective view of a semiconductor device according to the present embodiment, FIG. 10A is a cross-sectional view taken along the line XX ′ in FIG. 9, and FIG. FIG. 10C is a cross-sectional view taken along the line ZZ ′ in FIG. 9.

半導体層１２ａが、略円柱形状もしくは角部が丸められた直方体形状であることを除いて、実質的に第１実施形態の半導体装置と同様の構成のマルチゲート型のＭＯＳＦＥＴが構成されている。図面上は略円柱形状の半導体層について示しているが、これに限らず、角部が丸められた直方体形状にも適用できる。   A multi-gate MOSFET having a configuration substantially similar to that of the semiconductor device of the first embodiment is configured except that the semiconductor layer 12a has a substantially cylindrical shape or a rectangular parallelepiped shape with rounded corners. Although a substantially cylindrical semiconductor layer is shown in the drawing, the present invention is not limited to this, and the present invention can be applied to a rectangular parallelepiped shape with rounded corners.

上記の本実施形態の半導体装置は、導体層の下面を支える支持部の加工精度が高められた高品質かつ高性能なマルチゲートを持つＭＯＳＦＥＴを有する半導体装置である。   The semiconductor device of the present embodiment is a semiconductor device having a MOSFET having a high-quality and high-performance multi-gate in which the processing accuracy of the support portion supporting the lower surface of the conductor layer is increased.

次に、上記の本実施形態の半導体装置の製造方法について説明する。
まず、第１実施形態の図５及び図６に示す段階まで、第１実施形態の各工程と同様に行う。
次に、例えば、酸化シリコンの支持部１１ｓ上に半導体層１２ａが形成された状態で、ＤＨＦ処理などで表面を清浄にし、さらに、アニール炉で当該基板を熱処理する。
アニール条件は、以下のようにする。
Ｈ2雰囲気、９００〜１１００℃ Next, a method for manufacturing the semiconductor device of the present embodiment will be described.
First, it carries out similarly to each process of 1st Embodiment until the step shown to FIG.5 and FIG.6 of 1st Embodiment.
Next, for example, with the semiconductor layer 12a formed on the silicon oxide support 11s, the surface is cleaned by DHF treatment or the like, and the substrate is heat-treated in an annealing furnace.
The annealing conditions are as follows.
H 2 atmosphere, 900-1100 ° C

上記の熱処理により、矩形断面を持つ直方体形状の半導体層が、表面からリフローされ、シリコン表面の表面張力の働きで円形断面をもつ略円柱形状になる。
図１１は、上記の略円柱形状の半導体層１２ａが形成された段階における模式斜視図であり、図１２（ａ）は図１１中のＸ−Ｘ’における断面図であり、図１２（ｂ）は図１１中のＹ−Ｙ’における断面図である。 By the heat treatment, a rectangular parallelepiped semiconductor layer having a rectangular cross section is reflowed from the surface, and becomes a substantially cylindrical shape having a circular cross section due to the surface tension of the silicon surface.
FIG. 11 is a schematic perspective view at the stage where the substantially cylindrical semiconductor layer 12a is formed. FIG. 12A is a cross-sectional view taken along the line XX ′ in FIG. 11, and FIG. FIG. 12 is a cross-sectional view taken along YY ′ in FIG. 11.

上記の円柱形状の半導体層１２ａは、下層の酸化シリコンの支持部１１ｓに機械的、熱的に支持しており、傾くことなく安定な構造を維持する。
支持部の支持寸法は、シリコン円柱体断面の直径の２０％以上１００％未満とする。２０％よりも小さい場合は、支持部１１ｓによる半導体層１２ａの支持強度が機械的、熱的にも低下して、半導体層１２ａが傾いてしまう。１００％では、シリコン立方体の底面をＭＯＳＦＥＴのゲート部分に出来ない。 The columnar semiconductor layer 12a is mechanically and thermally supported by the lower silicon oxide support 11s, and maintains a stable structure without tilting.
The support dimension of the support part is 20% or more and less than 100% of the diameter of the cross section of the silicon cylinder. When it is smaller than 20%, the support strength of the semiconductor layer 12a by the support portion 11s is lowered mechanically and thermally, and the semiconductor layer 12a is inclined. If it is 100%, the bottom surface of the silicon cube cannot be the gate portion of the MOSFET.

次に、図１３（ａ）に示すように、例えば、ＡＬＤ（Atomic Layer Deposition）法やＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などにより、半導体層１２ａの表面に全面にゲート絶縁膜１５を形成し、さらにゲート絶縁膜１５の表面にゲート電極となる導電層１６を形成する。
例えば、以下の条件のＡＬＤ法及びＭＯＣＶＤ法による処理を行う。
ＡＬＤ：Ｈｆ（ＮＯ3）4＋Ｈ2Ｏを１００サイクル、デポジション温度＝２００℃、
及び、４００℃、Ｎ2アニール
ＭＯＣＶＤ：（Ｎｅｔ2）3Ｔａ＝Ｎ Ｂｕt、圧力＝３．０Ｐａ、デポジション温度＝５００℃ Next, as shown in FIG. 13A, a gate insulating film 15 is formed on the entire surface of the semiconductor layer 12a by, for example, an ALD (Atomic Layer Deposition) method or a MOCVD (Metal Organic Chemical Vapor Deposition) method. Further, a conductive layer 16 serving as a gate electrode is formed on the surface of the gate insulating film 15.
For example, the ALD method and the MOCVD method are performed under the following conditions.
ALD: 100 cycles of Hf (NO 3 ) 4 + H 2 O, deposition temperature = 200 ° C.
And, 400 ℃, N 2 annealing MOCVD: (Net 2) 3 Ta = N Bu t, pressure = 3.0 Pa, the deposition temperature = 500 ° C.

上記のプロセスにより、ＨｆＯ2を６ｎｍ形成してゲート絶縁膜１５とし、ＴａＮを２０ｎｍ形成して導電層１６とする。
ゲート絶縁膜１５と導電層１６の堆積は、半導体層１２ａのあらゆる面に対して良好な被覆性を持つ。したがって、きわめて膜厚均一性の良い膜が成膜される。 By the above process, HfO 2 is formed to 6 nm to form the gate insulating film 15, and TaN is formed to 20 nm to form the conductive layer 16.
The deposition of the gate insulating film 15 and the conductive layer 16 has good coverage on all surfaces of the semiconductor layer 12a. Therefore, a film with extremely good film thickness uniformity is formed.

次に、図１３（ｂ）に示すように、フォトレジスト１７を当該基板に塗布、ベークして、導電層１６が成膜された半導体層１２ａ間を埋め込む。レジストの膜厚は、半導体層１２aの断面の直径の位置となる高さに調整して、導電層１６の上面を露出させる。
この導電層１６の上面が露出した基板にＳＯＧ（Spin on Glass）を塗布して、ハードマスク用のＳＯＧ膜１８を成膜する。
さらに、フォトレジスト膜１９を塗布して成膜し、電子線リソグラフィーにより、パターン加工してフォトレジスト膜１９をパターン形成する。
上記のようにして、ゲート長３０ｎｍを持つゲート電極用パターンを形成する。 Next, as shown in FIG. 13B, a photoresist 17 is applied to the substrate and baked to fill the space between the semiconductor layers 12a on which the conductive layers 16 are formed. The resist film thickness is adjusted to a height corresponding to the diameter of the cross section of the semiconductor layer 12a to expose the upper surface of the conductive layer 16.
SOG (Spin on Glass) is applied to the substrate with the upper surface of the conductive layer 16 exposed to form a hard mask SOG film 18.
Further, a photoresist film 19 is applied to form a film, and the photoresist film 19 is patterned by electron beam lithography.
As described above, a gate electrode pattern having a gate length of 30 nm is formed.

次に、図１４（ａ）に示すように、ゲート電極用パターンのフォトレジスト膜１９をマスクとして導電層１６を加工して、半導体層１２ａを２つの領域に区分するように、シリコン層１２ａの外周を被覆して、所定のパターンでゲート電極１６ａとする。
まず、フォトレジスト膜１９をマスクとしてＳＯＧ膜１８をパターン加工し、ハードマスク１８ａとする。
上記のＳＯＧ膜１８のエッチング条件は、以下のようにする。
ＳＯＧ膜エッチング：ＣＨＦ3＝５０ｓｃｃｍ，圧力＝２．０Ｐａ，ソース／バイアスパワー＝１０００／１００Ｗ Next, as shown in FIG. 14A, the conductive layer 16 is processed using the photoresist film 19 of the gate electrode pattern as a mask, so that the semiconductor layer 12a is divided into two regions. The outer periphery is covered to form a gate electrode 16a in a predetermined pattern.
First, the SOG film 18 is patterned using the photoresist film 19 as a mask to form a hard mask 18a.
The etching conditions for the SOG film 18 are as follows.
SOG film etching: CHF 3 = 50 sccm, pressure = 2.0 Pa, source / bias power = 1000/100 W

次に、例えば、アッシングと後洗浄を行ない、フォトレジスト１９と埋め込まれたレジストを除去する。
次に、ＳＯＧからなるハードマスク１８ａを用いて、導電層１６をエッチング加工する。
上記のゲート電極加工のエッチング条件は、以下のようにする。
ＴａＮエッチング（メインエッチング）：Ｃｌ2／Ａｒ＝１５０／８０ｓｃｃｍ，圧力＝１．３Ｐａ，８００／９０Ｗ
ＴａＮエッチング（オーバーエッチング）：Ｃｌ2／Ｏ2＝１８０／５ｓｃｃｍ，圧力＝１３．３Ｐａ，８００／１４０Ｗ Next, for example, ashing and post-cleaning are performed to remove the photoresist 19 and the embedded resist.
Next, the conductive layer 16 is etched using a hard mask 18a made of SOG.
The etching conditions for the gate electrode processing described above are as follows.
TaN etching (main etching): Cl 2 / Ar = 150/80 sccm, pressure = 1.3 Pa, 800/90 W
TaN etching (over etching): Cl 2 / O 2 = 180/5 sccm, pressure = 13.3 Pa, 800/140 W

例えば、導電層１６のＴａＮの膜厚は２０ｎｍと薄膜であるが、メタルの仕事関数は設計通りの値を持つ。導電層１６は、高い段差を持つ本構造のエッチングにも有利に働く。
高い段差部分をオーバーエッチングしている時に、早く露出したＨｆＯ2ゲート絶縁膜１５の表面は、オーバーエッチングの始めから、極薄い反応生成物で覆われ保護されているのでエッチングされることはない。したがって、シリコン半導体層１２ａが、イオン衝突による物理的ダメージを受けずに、ゲート電極となるＴａＮの導電層１６を高精度に加工することができる。 For example, the TaN film thickness of the conductive layer 16 is as thin as 20 nm, but the work function of the metal has a value as designed. The conductive layer 16 also works advantageously for etching this structure having a high step.
When the high step portion is over-etched, the surface of the HfO 2 gate insulating film 15 exposed early is covered with an extremely thin reaction product from the beginning of over-etching and is not etched. Therefore, the TaN conductive layer 16 serving as the gate electrode can be processed with high accuracy without the silicon semiconductor layer 12a being physically damaged by ion collision.

次に、図１４（ｂ）に示すように、例えばイオン注入により、ゲート電極により２つに区分された領域におけるシリコン層１２ａ中にソース・ドレイン領域１２ｂを形成して、マルチゲート構造のＭＯＳＦＥＴを形成することができる。
例えば、ＳＯＧ１８ａをハードマスクとして、既知のイオン注入法でＡｓイオンを注入する。イオン注入は、ウェーハのノッチ位置を角度９０度ずつ回転させて４方向から照射することで、シリコン半導体層１２ａの被イオン注入領域すべてにイオンを打ち込むことができる。 Next, as shown in FIG. 14B, a source / drain region 12b is formed in the silicon layer 12a in the region divided into two by the gate electrode by, for example, ion implantation, so that a multi-gate MOSFET is formed. Can be formed.
For example, As ions are implanted by a known ion implantation method using the SOG 18a as a hard mask. In ion implantation, ions are implanted into all ion-implanted regions of the silicon semiconductor layer 12a by rotating the notch position of the wafer by 90 degrees and irradiating from four directions.

次に、例えば、ＤＨＦ溶液によるウェットエッチングにより、露出している部分のＨｆＯ2ゲート絶縁膜１５を除去する。ゲート絶縁膜はイオン注入したイオンの貫通を受けているので、膜質が著しく脆弱化しており、容易にウェットエッチングにより除去できる。
さらに、ハードマスク１８ａも同時にウェットエッチングする。
さらに、ラピッドサーマルアニーリング法などより、ソース・ドレイン領域１２ｂの不純物活性化を行ない、ソース・ドレイン領域１２ｂが形成される。 Next, the exposed portion of the HfO 2 gate insulating film 15 is removed by, for example, wet etching using a DHF solution. Since the gate insulating film is penetrated by the ion-implanted ions, the film quality is significantly weakened and can be easily removed by wet etching.
Furthermore, the hard mask 18a is simultaneously wet etched.
Further, the source / drain region 12b is activated by a rapid thermal annealing method or the like to form the source / drain region 12b.

ＳＯＩ基板を準備した段階で、シリコン半導体層はｐ型でドーピングされていたので、ソース・ドレイン領域を形成した段階で、マルチゲート構造を持つ、ｎ型ＭＯＳＦＥＴの基本構造が完成する。
ここからのプロセスは、例えば、層間絶縁膜を形成し、ゲート電極用とソース・ドレイン電極用のコンタクトを形成、ゲート電極とソース・ドレイン用のメタライゼーション、シンターリング、フォーミングアニールなどを経て、図９及び図１０に示すようなマルチゲート型のｎ型ＭＯＳＦＥＴを形成することができる。 Since the silicon semiconductor layer was p-type doped when the SOI substrate was prepared, the basic structure of the n-type MOSFET having a multi-gate structure was completed when the source / drain regions were formed.
Processes from here include, for example, forming an interlayer insulating film, forming contacts for gate electrodes and source / drain electrodes, metallization for gate electrodes, source / drain electrodes, sintering, forming annealing, etc. 9 and a multi-gate n-type MOSFET as shown in FIG. 10 can be formed.

本実施形態でマルチゲート型のＭＯＳＦＥＴを作成して電気的特性を調べた。従来のプレーナー型のＭＯＳＦＥＴと本実施形態のＳｉチューブ型のマルチゲートＭＯＳＦＥＴを比較すると、同じゲート面積であっても本実施形態の方が伝達コンダクタンスが高いことがわかった。   In this embodiment, a multi-gate type MOSFET was created and the electrical characteristics were examined. Comparing the conventional planar type MOSFET and the Si tube type multi-gate MOSFET of this embodiment, it was found that the transfer conductance of this embodiment was higher even with the same gate area.

本実施形態の半導体装置の製造方法によれば、半導体層の下面を支える支持部の加工精度が高められた高品質かつ高性能なマルチゲートを持つＭＯＳＦＥＴを有する半導体装置を製造できる。   According to the method for manufacturing a semiconductor device of this embodiment, a semiconductor device having a high-quality and high-performance multi-gate MOSFET in which the processing accuracy of the support portion supporting the lower surface of the semiconductor layer is increased can be manufactured.

上記の第１実施形態によれば、マルチゲートを持つＭＯＳ型トランジスタの構造において、直方体形状の半導体層の下面を支える、ＳｉＯ2絶縁膜からなる支持部の支持寸法の加工精度を４ｎｍ以下にして、かつ、機械的、熱的な安定性を維持できる寸法範囲とすることを特徴とする半導体装置を提供するものである。 According to the first embodiment, in the structure of the MOS transistor having a multi-gate, the processing accuracy of the support dimension of the support portion made of the SiO 2 insulating film that supports the lower surface of the rectangular semiconductor layer is set to 4 nm or less. In addition, the present invention provides a semiconductor device characterized by having a size range in which mechanical and thermal stability can be maintained.

また、上記の第２実施形態によれば、Ｓｉチューブ構造を持つＭＯＳ型トランジスタの構造において、略円柱形状の半導体層の下面を支える、ＳｉＯ2絶縁膜からなる支持部の支持寸法の加工精度を４ｎｍ以下にして、かつ、機械的、熱的な安定性を維持できる寸法範囲とすることを特徴とする半導体装置を提供するものである。
高品質で高性能なマルチゲート又はＳｉチューブ構造を持つＭＯＳ型トランジスタを得ることができる。 Further, according to the second embodiment, in the structure of the MOS transistor having the Si tube structure, the processing accuracy of the support dimension of the support portion made of the SiO 2 insulating film that supports the lower surface of the substantially cylindrical semiconductor layer is increased. The present invention provides a semiconductor device characterized in that it has a size range of 4 nm or less and can maintain mechanical and thermal stability.
A MOS transistor having a high quality and high performance multi-gate or Si tube structure can be obtained.

本発明は上記の説明に限定されない。
例えば、上記の実施形態では、ゲート電極、絶縁膜にＴａＮ、ＨｆＯ2を用いていたが、メタル／ゲート絶縁膜もしくはポリシリコン／ゲート絶縁膜構造に応用できる材料であれば良い。
また、上記の実施形態では、メタルゲートエッチングのガスにＣｌ2系を用いたが、ＳＦ6，ＨＢｒ，ＢＣｌ3系などのエッチングできるガスを用いることができる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。 The present invention is not limited to the above description.
For example, in the above embodiment, TaN and HfO 2 are used for the gate electrode and the insulating film, but any material that can be applied to the metal / gate insulating film or polysilicon / gate insulating film structure may be used.
In the above embodiment, a Cl 2 -based gas is used as a metal gate etching gas. However, a gas that can be etched such as SF 6 , HBr, BCl 3 -based can be used.
In addition, various modifications can be made without departing from the scope of the present invention.

本発明の半導体装置は、ＭＯＳＦＥＴを有する半導体装置に適用できる。
また、本発明の半導体装置の製造方法は、ＭＯＳＦＥＴを有する半導体装置を製造する方法に適用できる。 The semiconductor device of the present invention can be applied to a semiconductor device having a MOSFET.
The semiconductor device manufacturing method of the present invention can be applied to a method of manufacturing a semiconductor device having a MOSFET.

図１は、本発明の第１実施形態に係る半導体装置の模式斜視図である。FIG. 1 is a schematic perspective view of the semiconductor device according to the first embodiment of the present invention. 図２（ａ）は図１中のＸ−Ｘ’における断面図であり、図２（ｂ）は図１中のＹ−Ｙ’における断面図であり、図２（ｃ）は図１中のＺ−Ｚ’における断面図である。2A is a cross-sectional view taken along the line XX ′ in FIG. 1, FIG. 2B is a cross-sectional view taken along the line YY ′ in FIG. 1, and FIG. It is sectional drawing in ZZ '. 図３（ａ）及び図３（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。FIG. 3A and FIG. 3B are cross-sectional views illustrating manufacturing steps of the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 図４（ａ）及び図４（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。FIG. 4A and FIG. 4B are cross-sectional views illustrating manufacturing steps of the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 図５は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す模式斜視図である。FIG. 5 is a schematic perspective view showing the manufacturing process of the semiconductor device manufacturing method according to the first embodiment of the present invention. 図６（ａ）は図５中のＸ−Ｘ’における断面図であり、図６（ｂ）は図５中のＹ−Ｙ’における断面図である。6A is a cross-sectional view taken along line X-X ′ in FIG. 5, and FIG. 6B is a cross-sectional view taken along line Y-Y ′ in FIG. 5. 図７（ａ）及び図７（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。FIG. 7A and FIG. 7B are cross-sectional views illustrating manufacturing steps of the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 図８（ａ）及び図８（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。FIG. 8A and FIG. 8B are cross-sectional views illustrating manufacturing steps of the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 図９は、本発明の第２実施形態に係る半導体装置の模式斜視図である。FIG. 9 is a schematic perspective view of a semiconductor device according to the second embodiment of the present invention. 図１０（ａ）は図９中のＸ−Ｘ’における断面図であり、図１０（ｂ）は図９中のＹ−Ｙ’における断面図であり、図１０（ｃ）は図９中のＺ−Ｚ’における断面図である。10A is a cross-sectional view taken along the line XX ′ in FIG. 9, FIG. 10B is a cross-sectional view taken along the line YY ′ in FIG. 9, and FIG. It is sectional drawing in ZZ '. 図１１は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す模式斜視図である。FIG. 11 is a schematic perspective view showing the manufacturing process of the manufacturing method of the semiconductor device according to the second embodiment of the present invention. 図１２（ａ）は図１１中のＸ−Ｘ’における断面図であり、図１２（ｂ）は図１１中のＹ−Ｙ’における断面図である。12A is a cross-sectional view taken along line X-X ′ in FIG. 11, and FIG. 12B is a cross-sectional view taken along line Y-Y ′ in FIG. 11. 図１３（ａ）及び図１３（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。FIG. 13A and FIG. 13B are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the second embodiment of the present invention. 図１４（ａ）及び図１４（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。FIG. 14A and FIG. 14B are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the second embodiment of the present invention. 図１５（ａ）及び図１５（ｂ）は従来例に係る半導体装置の製造方法の製造工程を示す断面図である。FIG. 15A and FIG. 15B are cross-sectional views showing manufacturing steps of a conventional method for manufacturing a semiconductor device. 図１６（ａ）及び図１６（ｂ）は従来例に係る半導体装置の製造方法の製造工程を示す断面図である。16 (a) and 16 (b) are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to a conventional example.

符号の説明Explanation of symbols

１０…基板、１１…絶縁層、１１ａ…凹状溝、１１ｃ…錯体、１１ｓ…支持部、１２，１２ａ…半導体層、１２ｂ…ソース・ドレイン領域、１３…マスク層、１３ａ…ハードマスク、１４…フォトレジスト膜、１５，１５ａ…ゲート絶縁膜、１６…導電層、１６ａ…ゲート電極、１７…レジスト膜、１８…ＳＯＧ膜、１８ａ…ハードマスク、１９…フォトレジスト膜   DESCRIPTION OF SYMBOLS 10 ... Board | substrate, 11 ... Insulating layer, 11a ... Concave groove, 11c ... Complex, 11s ... Support part, 12, 12a ... Semiconductor layer, 12b ... Source-drain region, 13 ... Mask layer, 13a ... Hard mask, 14 ... Photo Resist film, 15, 15a ... gate insulating film, 16 ... conductive layer, 16a ... gate electrode, 17 ... resist film, 18 ... SOG film, 18a ... hard mask, 19 ... photoresist film

Claims (9)

基板と、
前記基板表面から凸状に形成された絶縁性の支持部と、
前記支持部上に形成され、前記支持部の支持面よりも幅広の略円柱形状もしくは角部が丸められた直方体形状である半導体層と、
前記半導体層を２つの領域に区分するように、前記半導体層の外周を被覆してゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極により２つに区分された領域における前記半導体層の少なくとも一部において形成された一対のソース・ドレイン領域と
を有する半導体装置。 A substrate,
An insulating support formed in a convex shape from the substrate surface;
A semiconductor layer formed on the support portion and having a substantially cylindrical shape having a width wider than the support surface of the support portion or a rectangular parallelepiped shape with rounded corners;
A gate electrode formed on a gate insulating film so as to cover the outer periphery of the semiconductor layer so as to divide the semiconductor layer into two regions;
And a pair of source / drain regions formed in at least a part of the semiconductor layer in a region divided into two by the gate electrode. 前記ゲート電極により被覆された領域における前記半導体層がチャネル形成領域となり、前記ゲート電極に印加される電圧に応じて前記チャネル形成領域にチャネルが形成され、前記ソース・ドレイン領域及び前記ゲート電極に印加される電圧に応じて前記ソース・ドレイン領域間にソース・ドレイン電流が流れる
請求項１に記載の半導体装置。 The semiconductor layer in the region covered with the gate electrode becomes a channel formation region, and a channel is formed in the channel formation region in accordance with a voltage applied to the gate electrode, and is applied to the source / drain region and the gate electrode. The semiconductor device according to claim 1, wherein a source / drain current flows between the source / drain regions in accordance with an applied voltage. 前記半導体層が複数個隣接して前記基板に形成されており、
前記複数個の半導体層の外周を被覆してゲート絶縁膜を介して共通の前記ゲート電極が形成されている
請求項１に記載の半導体装置。 A plurality of the semiconductor layers are formed adjacent to the substrate;
The semiconductor device according to claim 1, wherein an outer periphery of the plurality of semiconductor layers is covered and the common gate electrode is formed via a gate insulating film. 表面に絶縁層が形成された基板に半導体層を形成する工程と、
前記半導体層を直方体形状にパターン加工し、前記半導体層の形成領域を除く領域において前記絶縁層を露出させる工程と、
露出した前記絶縁層の表面からエッチング処理することにより、前記絶縁層から、前記基板表面に凸状に突起して前記半導体層の幅より狭い支持面で前記半導体層を支持する絶縁性の支持部を形成する工程と、
前記半導体層を２つの領域に区分するように、前記半導体層の外周を被覆してゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極により２つに区分された領域における前記半導体層の少なくとも一部において一対のソース・ドレイン領域を形成する工程と
を有し、
前記エッチング処理が、露出した前記絶縁層の表面をアンモニア及びフッ化水素を含むエッチングガスで処理する第１処理と、前記第１処理で形成された生成物を分解及び蒸発させる第２処理とを含む
半導体装置の製造方法。 Forming a semiconductor layer on a substrate having an insulating layer formed on the surface;
Patterning the semiconductor layer into a rectangular parallelepiped shape, exposing the insulating layer in a region excluding the formation region of the semiconductor layer;
An insulating support portion that protrudes in a convex shape from the insulating layer to the substrate surface and supports the semiconductor layer with a support surface narrower than the width of the semiconductor layer by etching from the exposed surface of the insulating layer. Forming a step;
Forming a gate electrode through a gate insulating film covering an outer periphery of the semiconductor layer so as to divide the semiconductor layer into two regions;
Forming a pair of source / drain regions in at least a part of the semiconductor layer in a region divided into two by the gate electrode,
The etching process includes a first process for treating the exposed surface of the insulating layer with an etching gas containing ammonia and hydrogen fluoride, and a second process for decomposing and evaporating a product formed in the first process. A method for manufacturing a semiconductor device. 前記エッチング処理において前記第１処理で形成され、前記第２処理で分解及び蒸発される前記生成物が、（ＮＨ４）２ＳｉＦ６錯体である
請求項４に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 4 , wherein the product formed in the first process in the etching process and decomposed and evaporated in the second process is a (NH 4 ) 2 SiF 6 complex. 前記エッチング処理において、前記生成物の被覆率が飽和した時点で前記第１処理が自己停止する
請求項４に記載の半導体装置の製造方法。 5. The method of manufacturing a semiconductor device according to claim 4, wherein, in the etching process, the first process self-stops when the coverage of the product is saturated. 前記絶縁層の表面からエッチング処理する工程と、前記ゲート電極を形成する工程の間に、熱処理を施して前記半導体層を略円柱形状もしくは角部が丸められた直方体形状に加工する工程をさらに有する
請求項４に記載の半導体装置の製造方法。 Between the step of etching from the surface of the insulating layer and the step of forming the gate electrode, the method further includes a step of performing a heat treatment to process the semiconductor layer into a substantially cylindrical shape or a rectangular parallelepiped shape with rounded corners. A method for manufacturing a semiconductor device according to claim 4. 前記熱処理が９００〜１１００℃の温度を印加する熱処理である
請求項７に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 7, wherein the heat treatment is a heat treatment in which a temperature of 900 to 1100 ° C. is applied. 前記半導体層をパターン加工する工程において、直方体形状の前記半導体層が複数個隣接するように形成し、
前記ゲート電極を形成する工程において、前記複数個の半導体層の外周を被覆してゲート絶縁膜を介して共通のゲート電極を形成する
請求項４に記載の半導体装置の製造方法。 In the step of patterning the semiconductor layer, a plurality of the rectangular parallelepiped semiconductor layers are formed adjacent to each other,
5. The method of manufacturing a semiconductor device according to claim 4, wherein in the step of forming the gate electrode, a common gate electrode is formed through a gate insulating film so as to cover an outer periphery of the plurality of semiconductor layers.
JP2005369213A 2005-12-22 2005-12-22 Semiconductor device and its method for manufacturing Pending JP2007173527A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005369213A JP2007173527A (en) 2005-12-22 2005-12-22 Semiconductor device and its method for manufacturing

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005369213A JP2007173527A (en) 2005-12-22 2005-12-22 Semiconductor device and its method for manufacturing

Publications (1)

Publication Number Publication Date
JP2007173527A true JP2007173527A (en) 2007-07-05

Family

ID=38299671

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005369213A Pending JP2007173527A (en) 2005-12-22 2005-12-22 Semiconductor device and its method for manufacturing

Country Status (1)

Country Link
JP (1) JP2007173527A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015035590A (en) * 2013-07-12 2015-02-19 株式会社半導体エネルギー研究所 Semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06224153A (en) * 1992-11-09 1994-08-12 Internatl Business Mach Corp <Ibm> Method and equipment for etching
WO2005036651A1 (en) * 2003-10-09 2005-04-21 Nec Corporation Semiconductor device and production method therefor
JP2005142549A (en) * 2003-10-15 2005-06-02 Fuji Electric Holdings Co Ltd Manufacturing method for semiconductor device
JP2007520879A (en) * 2004-01-14 2007-07-26 東京エレクトロン株式会社 Method for trimming gate electrode

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06224153A (en) * 1992-11-09 1994-08-12 Internatl Business Mach Corp <Ibm> Method and equipment for etching
WO2005036651A1 (en) * 2003-10-09 2005-04-21 Nec Corporation Semiconductor device and production method therefor
JP2005142549A (en) * 2003-10-15 2005-06-02 Fuji Electric Holdings Co Ltd Manufacturing method for semiconductor device
JP2007520879A (en) * 2004-01-14 2007-07-26 東京エレクトロン株式会社 Method for trimming gate electrode

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015035590A (en) * 2013-07-12 2015-02-19 株式会社半導体エネルギー研究所 Semiconductor device
US9419145B2 (en) 2013-07-12 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9691904B2 (en) 2013-07-12 2017-06-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Similar Documents

Publication Publication Date Title
TWI485853B (en) Finfet device and method for forming the same
JP5282419B2 (en) Semiconductor device and manufacturing method thereof
CN100481514C (en) Nonplanar device with thinned lower body portion and method of fabrication
US9257325B2 (en) Semiconductor structures and methods for forming isolation between Fin structures of FinFET devices
JP5714831B2 (en) Manufacturing method of semiconductor device
JP2006310749A (en) Manufacturing method for transistor used for semiconductor element
JP2005303305A (en) Paa system etching liquid, etching method utilizing it, and structure of resultant material
KR102222909B1 (en) method for manufacturing semiconductor devices
US9209193B2 (en) Method of manufacturing device
TW200428658A (en) Method for fabricating a gate structure of a field effect transistor
TW200406024A (en) Manufacture method of semiconductor device with gate insulating films of different thickness
CN108321090B (en) Semiconductor device and method of forming the same
JP2010287739A (en) Semiconductor device and method of manufacturing semiconductor device
JP5457045B2 (en) Semiconductor device and manufacturing method thereof
TW201913751A (en) Semiconductor device and method of forming the same
TWI661565B (en) Fin field effect transistor and method of forming the same
JP2006066726A (en) Manufacturing method of semiconductor device and semiconductor substrate
US6709976B1 (en) Method for improving reliability in trench structures
KR100681286B1 (en) Method of manufacturing semiconductor device having a recessed channel
US9748111B2 (en) Method of fabricating semiconductor structure using planarization process and cleaning process
US20030045113A1 (en) Fabrication method of semiconductor integrated circuit device
JP2007173527A (en) Semiconductor device and its method for manufacturing
JP4283017B2 (en) Manufacturing method of semiconductor device
TWI382494B (en) Method of manufacturing semiconductor device and semiconductor device
JP2000315768A (en) Fabrication of semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Effective date: 20081105

Free format text: JAPANESE INTERMEDIATE CODE: A621

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120213

A131 Notification of reasons for refusal

Effective date: 20120306

Free format text: JAPANESE INTERMEDIATE CODE: A131

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121204