JP2007172062A - 情報処理装置およびアクセス制御方法 - Google Patents

Abstract

【課題】情報処理装置を起動する機能とユーザ認証を実行するセキュリティ機能とを保護することが可能な情報処理装置およびアクセス制御方法を実現する。
【解決手段】ＢＩＯＳは、本コンピュータを起動するブートブロックと、本コンピュータへのユーザ認証機能を有するセキュリティルーチンと、本コンピュータのＩ／Ｏデバイスを制御するドライバルーチンとから構成されている。ブートブロックおよびセキュリティルーチンは、フラッシュＢＩＯＳ−ＲＯＭ１０５に格納されている。ドライバルーチンは、ＨＤＤ１０６に格納されている。本コンピュータが起動された後、ＢＩＯＳアクセス禁止部１０１Ａ，１０４Ａ，１０７Ａは、フラッシュＢＩＯＳ−ＲＯＭ１０５へのアクセスを禁止する処理を実行する。
【選択図】図２

Description

本発明は、基本入出力プログラムのアクセスを禁止する機能を有する情報処理装置および同装置に適用されるアクセス制御方法に関する。

一般に、パーソナルコンピュータのような情報処理装置においては、基本入出力プログラム（ＢＩＯＳ：Basic Input Output System）が用いられている。この基本入出力プログラムは、コンピュータの電源オンに応じてコンピュータを起動するための起動機能、ユーザ認証を実行するセキュリティ機能、各種Ｉ／Ｏデバイスを制御するためのデバイス制御機能等を有している。

特許文献１には、更新すべきＢＩＯＳの内容を、ハードディスク内に設けた専用領域に予め格納しておく技術が開示されている。この技術によって、ＢＩＯＳが格納されたフラッシュＲＯＭの交換等の作業を行うことなく、ＢＩＯＳの更新を容易に実行することが出来る。
特開平９−３１９５８３号公報

ところで、基本入出力プログラムの起動機能およびセキュリティ機能が常に信頼できる機能である為には、この起動機能およびセキュリティ機能が容易に改竄されない仕組みが必要である。しかし単純に基本入出力プログラム全体に保護機能を設けても、基本入出力プログラムを改竄から確実に保護することは困難である。なぜなら、基本入出力プログラムのデバイス制御機能がアクセスされる度に、基本入出力プログラム全体に設けた保護機能を解除する必要があるためである。この場合、基本入出力プログラムの認証機能および起動機能が不正にアクセスされる可能性がある。

本発明は上述の事情を考慮してなされたものであり、情報処理装置を起動する機能とユーザ認証を実行するセキュリティ機能とを保護することが可能な情報処理装置およびアクセス制御方法を提供することを目的とする。

上述の課題を解決するため、本発明は、情報処理装置を起動するための起動ルーチンと、登録パスワードと入力パスワードとの一致の有無に応じてユーザ認証を行うセキュリティルーチンと、各種Ｉ／Ｏデバイスを制御するためのドライバルーチンとを含む基本入出力プログラムを実行する情報処理装置において、プロセッサと、前記起動ルーチンと前記セキュリティルーチンとを格納する不揮発性メモリと、前記ドライバルーチンを格納するディスク記憶装置と、ロック状態及びアンロック状態の一方に設定され、前記ロック状態に設定された場合には前記プロセッサによる前記不揮発性メモリへのアクセスを禁止し、前記アンロック状態に設定された場合には前記プロセッサによる前記不揮発性メモリへのアクセスを許可するアクセス禁止部とを具備することを特徴とする。

本発明によれば、情報処理装置を起動する機能とユーザ認証を実行するセキュリティ機能とを保護することができる。

以下、図面を参照して本発明の実施形態を説明する。

図１には、本発明の一実施形態に係る情報処理装置の構成が示されている。この情報処理装置は、例えば、ノートブック型の携帯型パーソナルコンピュータ１０として実現されている。

本コンピュータ１０は、本体１１とディスプレイユニット１２とから構成されている。本体１１の上面には、キーボード１３、本コンピュータ１０を電源オンするためのパワーボタンスイッチ１４およびタッチパッド１５などが設けられている。本体１１の例えば背面には、ＵＳＢ（Universal Serial Bus）規格に対応するＵＳＢデバイスを接続するためのＵＳＢポートおよびＰＣカード等のカードデバイスを挿入するためのＰＣカードスロットが設けられている。

ディスプレイユニット１２の内面にはＬＣＤ（Liquid Crystal Display）１７から構成される表示装置が組み込まれており、そのＬＣＤ１７の表示画面は、ディスプレイユニット１２のほぼ中央に位置されている。ディスプレイユニット１２は、本体１１に支持され、その本体１１に対して本体１１の上面が露出される開放位置と本体１１の上面を覆う閉塞位置との間を回動自在に取り付けられている。

図２には、本コンピュータ１０のシステム構成の例が示されている。

本コンピュータ１０は、図２に示されているように、ＣＰＵ（Central Processing Unit）１００、ノースブリッジ（ＮＢ）１０１、主メモリ１０２、ＶＧＡ（Video Graphics Array）コントローラ１０３、サウスブリッジ（ＳＢ）１０４、フラッシュＢＩＯＳ−ＲＯＭ１０５、ハードディスクドライブ（ＨＤＤ）１０６、エンベデッドコントローラ／キーボードコントローラＩＣ（ＥＣ／ＫＢＣ）１０７、電源コントローラ１０８、およびデバイスコントローラ１０９，１１１等から構成されている。

さらに、ノースブリッジ（ＮＢ）１０１、サウスブリッジ（ＳＢ）１０４、およびエンベデッドコントローラ／キーボードコントローラＩＣ（ＥＣ／ＫＢＣ）１０７には、ＢＩＯＳアクセス禁止部１０１Ａ，１０４Ａ，１０７Ａがそれぞれ設けられている。

ＣＰＵ１００は、本コンピュータ１０の各コンポーネントの動作を制御するプロセッサであり、ハードディスクドライブ（ＨＤＤ）１０６から主メモリ１０２にロードされる、オペレーティングシステム（ＯＳ）、および各種アプリケーションプログラムを実行する。ＣＰＵ１００は、バス１を介してノースブリッジ１０１に接続されている。このＣＰＵ１００は、フラッシュＢＩＯＳ−ＲＯＭ１０５に格納された基本入出力プログラム（ＢＩＯＳ：Basic Input Output System）も実行する。ＢＩＯＳはハードウェア制御のためのプログラムである。フラッシュＢＩＯＳ−ＲＯＭ１２０は電気的に書き換え可能な不揮発性メモリである。

ＢＩＯＳは、通常、図３に示す一般的なＢＩＯＳエリアの例のように、ブートブロック（Boot Block）２００、セキュリティルーチン２０１、およびドライバルーチン２０２で構成されている。ブートブロック２００は、本コンピュータ１０の電源オンに応じて、本コンピュータ１０を起動するため起動ルーチンであり、本コンピュータ１０を起動するための最小限のコンポーネント（ＣＰＵ１００，主メモリ１０２，ＶＧＡコントローラ１０３，およびデバイスコントローラ１０９，１１１等）の初期化および制御を実行するために使用される。セキュリティルーチン２０１は、本コンピュータ１０の電源オンに応じて、ユーザにパスワードの入力を促す画面をＬＣＤ１７に表示する。このセキュリティルーチン２０１は、本コンピュータ１０に登録されたパスワード情報と画面上で入力されたパスワードとが一致するか否かに応じて、ユーザ認証を行う。パスワードが一致することが判別された場合、セキュリティルーチン２０１は、本コンピュータ１０の使用を許可し、例えばＨＤＤ１０６に格納されたオペレーティングシステムを起動する。パスワードが一致しないことが判別された場合、セキュリティルーチン２０１は、本コンピュータ１０の使用を禁止する。この場合、オペレーティングシステムは起動されない。ドライバルーチン２０２は、本コンピュータ１０が電源オンされた後、本コンピュータ１０の各コンポーネントおよび各種Ｉ／Ｏデバイスを制御する。このドライバルーチン２０２は、オペレーティングシステムが起動された後、本コンピュータ１０の制御をオペレーティングシステムに引き渡し、オペレーティングシステムと共同して本コンピュータ１０の各コンポーネントおよび本コンピュータ１０に設けられた各種Ｉ／Ｏデバイスを制御する処理も実行する。

通常、ブートブロック２００およびセキュリティルーチン２０１は、本コンピュータ１０が電源オンされたときにのみアクセス（リードアクセス）される。ドライバルーチン２０２は、本コンピュータ１０が起動された後、つまりオペレーティングシステムが動作している状態でＣＰＵ１００からアクセス（リードアクセス）される。即ち、本コンピュータ１０が起動された後、つまりオペレーティングシステムが起動された後は、通常は、ブートブロック２００およびセキュリティルーチン２０１がＣＰＵ１００からアクセスされる可能性は極めて低い。図３に示す一般的なＢＩＯＳエリアの例においては、ブートブロック２００，セキュリティルーチン２０１，およびドライバルーチン２０２の全てがフラッシュＢＩＯＳ−ＲＯＭに格納されている。このように、一箇所すべてにＢＩＯＳの全ての機能が格納されている場合、たとえフラッシュＢＩＯＳ−ＲＯＭに対するアクセスを禁止する機能を設けても、ＣＰＵ１００からドライバルーチン２０２へのアクセス要求がある度にアクセス禁止機能を解除しなければならないため、ブートブロック２００およびセキュリティルーチン２０１が不正にアクセスされる可能性がある。

本実施形態においては、図３に示すＢＩＯＳエリアの例のように、ブートブロック２００およびセキュリティルーチン２０１は、フラッシュＢＩＯＳ−ＲＯＭ１０５に格納されており、ドライバルーチン２０２は、フラッシュＢＩＯＳ−ＲＯＭ１０５とは別のディスク記憶装置（例えばＨＤＤ１０６）に格納されている。このため、本コンピュータ１０の起動後においては、ＢＩＯＳ更新を行う時等以外は、フラッシュＢＩＯＳ−ＲＯＭ１０５へのアクセスは通常は発生しない。

ＢＩＯＳアクセス禁止部１０１Ａ，１０４Ａ，１０７Ａの各々は、ＣＰＵ１００によるフラッシュＢＩＯＳ−ＲＯＭ１０５へのアクセス（リードアクセス、およびライトアクセス）を禁止するための回路である。具体的には、ＢＩＯＳアクセス禁止部１０１Ａ，１０４Ａ，１０７Ａの各々はロック状態とアンロック状態とを有しており、ＢＩＯＳによってロック状態に設定された場合には、ＢＩＯＳアクセス禁止機能が有効となり、ＣＰＵ１００によるフラッシュＢＩＯＳ−ＲＯＭ１０５へのアクセスを禁止する。また、アンロック状態に設定されている場合には、ＢＩＯＳアクセス禁止部１０１Ａ，１０４Ａ，１０７Ａの各々は、ＣＰＵ１００によるフラッシュＢＩＯＳ−ＲＯＭ１０５へのアクセスを許可する。

ロック／アンロックの設定は、ＢＩＯＳアクセス禁止部１０１Ａ，１０４Ａ，１０７Ａそれぞれに設けられたレジスタにフラグをセットすることによって実行される。レジスタにフラグがセットされている場合、ＢＩＯＳアクセス禁止部１０１Ａ，１０４Ａ，１０７Ａは、ＢＩＯＳアクセス禁止部を実行するロック状態となる。一方、レジスタにフラグがセットされていない場合、ＢＩＯＳアクセス禁止部１０１Ａ，１０４Ａ，１０７ＡはＢＩＯＳアクセス禁止処理を実行しないアンロック状態となる。例えば、オペレーティングシステム上で実行される、ＢＩＯＳを更新するための正当な書き換えソフトウェアは、レジスタのフラグをリセットするという手順を実行した後に、フラッシュＢＩＯＳ−ＲＯＭ１０５へのアクセスを実行する。これにより、ＢＩＯＳアクセス禁止部１０１Ａ，１０４Ａ，１０７Ａがロック状態に設定されていても、正当な書き換えソフトウェアは、フラッシュＢＩＯＳ−ＲＯＭ１０５の更新を正常に実行することができる。レジスタのフラグがリセットされない限り、フラッシュＢＩＯＳ−ＲＯＭ１０５をアクセスすることはできない。このため、不正なソフトウェアからフラッシュＢＩＯＳ−ＲＯＭ１０５を保護することができる。

また、ドライバルーチン２０２のエリアは、コンピュータに搭載された制御デバイスをサポートするためのルーチンの他に、本コンピュータ１０の各コンポーネントを制御するための一般処理ルーチンも多数含まれている。このため、ドライバルーチン２０２のエリアのサイズは、ブートブロック２００およびセキュリティルーチン２０１のエリアのサイズより遥かに大きい。本実施形態においては、フラッシュＢＩＯＳ−ＲＯＭ１０５にドライバルーチン２０２が格納されないため、フラッシュＢＩＯＳ−ＲＯＭ１０５を小容量のフラッシュメモリで実現でき、コストを削減することができる。

ノースブリッジ１０１は、ＣＰＵ１００とサウスブリッジ１０４との間を接続するブリッジデバイスである。ノースブリッジ１０１は、メモリバス（Memory Bus）２を介して主メモリ１０２に接続されており、主メモリ１０２を制御するためのメモリコントローラを有している。ノースブリッジ１０１は、ＶＧＡバス（VGA Bus）３を介してＶＧＡコントローラ１０３と通信を実行する機能も有している。ノースブリッジ１０１は、ハブリンク（Hub Link）バス４を介して、サウスブリッジ１０４に接続されている。ノースブリッジ１０１は上述のＢＩＯＳアクセス禁止部１０１Ａを備えている。このＢＩＯＳアクセス禁止部１０１Ａは、ロック状態においては、ＣＰＵ１００から発行される、フラッシュＢＩＯＳ−ＲＯＭ１０５へのアクセス要求に含まれるアドレスを、例えば主メモリ１０２をアクセスするアドレスに変換する。即ち、ＣＰＵ１００から送信されるフラッシュＢＩＯＳ−ＲＯＭ１０５へのアクセスは、全て主メモリ１０２に対するアクセスとなる。これによって、フラッシュＢＩＯＳ−ＲＯＭ１０５へのアクセスを禁止することが出来る。ＢＩＯＳアクセス禁止部１０１Ａは、ＢＩＯＳアクセス禁止部１０１Ａ内に設けられたレジスタにフラグがセットされている場合、つまり、ＢＩＯＳアクセス禁止部１０１Ａがロック状態である場合、上述のアドレス変換によるＢＩＯＳアクセス禁止処理を実行する。一方、ＢＩＯＳアクセス禁止部１０１Ａ内のレジスタにフラグがセットされていない場合、つまり、ＢＩＯＳアクセス禁止部１０１Ａがアンロック状態である場合、ＢＩＯＳアクセス禁止部１０１Ａは、上述のアドレス変換を実行しない。この場合、ＣＰＵ１００から送信されるフラッシュＢＩＯＳ−ＲＯＭ１０５へのアクセス要求は、通常通り、サウスブリッジ（ＳＢ）１０４へ伝達される。

ＶＧＡコントローラ１０３は、本コンピュータ１０のディスプレイモニタとして使用されるＬＣＤ１７を制御する。このＶＧＡコントローラ１０３は、ビデオメモリ（ＶＲＡＭ）を搭載しており、このビデオメモリに書き込まれた映像データからＬＣＤ１７に送出すべき表示信号を生成する。

サウスブリッジ１０４には、ＬＰＣバス（Low Pin Count）５およびＰＣＩバス（Peripheral Component Interconnect Bus）８が接続されている。サウスブリッジ１０４には、バス６を介してフラッシュＢＩＯＳ−ＲＯＭ１０５、およびバス７を介してハードディスクドライブ（ＨＤＤ）１０６が接続されている。サウスブリッジ１０４は、ＬＰＣバス５、バス６，７、およびＰＣＩバス８に接続されているコンポーネントを制御する。サウスブリッジ１０４には上述のＢＩＯＳアクセス禁止部１０４Ａが設けられている。このＢＩＯＳアクセス禁止部１０４Ａは、ＢＩＯＳアクセス禁止部１０４Ａ内に設けられたレジスタにセットされるフラグの有無に従って、サウスブリッジ１０４とフラッシュＢＩＯＳ−ＲＯＭ１０５との間のバス６を有効（イネーブル）／無効（ディスエーブル）のいずれか一方のステートに設定する。具体的には、ＢＩＯＳアクセス禁止部１０４Ａは、ＢＩＯＳアクセス禁止部１０４Ａ内のレジスタにフラグがセットされている場合、つまり、ＢＩＯＳアクセス禁止部１０１Ａがロック状態である場合、バス６の使用を禁止して、ＢＩＯＳアクセス禁止処理を実行する。これによって、ＣＰＵ１００からフラッシュＢＩＯＳ−ＲＯＭ１０５へのアクセスは、全て失敗（アクセスエラー）となり、フラッシュＢＩＯＳ−ＲＯＭ１０５へのアクセスが禁止される。ＢＩＯＳアクセス禁止部１０４Ａ内のレジスタにフラグがセットされていない場合、つまり、ＢＩＯＳアクセス禁止部１０４Ａがアンロック状態である場合、ＢＩＯＳアクセス禁止部１０４Ａは、バス６を有効（イネーブル）にする。これによって、ＣＰＵ１００からフラッシュＢＩＯＳ−ＲＯＭ１０５へのアクセス要求は、フラッシュＢＩＯＳ−ＲＯＭ１２０に伝達される。

ＬＰＣバス５上には、エンベデッドコントローラ／キーボードコントローラＩＣ（ＥＣ／ＫＢＣ）１０７が接続されている。ＥＣ／ＫＢＣ１０７は、電力管理のためのエンベデッドコントローラと、キーボード（ＫＢ）１３およびタッチパッド１５を制御するためのキーボードコントローラとが集積化された１チップマイクロコンピュータである。このＥＣ／ＫＢＣ１０７は、ＢＩＯＳアクセス禁止部１０７Ａおよびレジスタ１０７Ｂを備えている。

本コンピュータ１０が電源オンされた場合、ＥＣ／ＫＢＣ１０７は、電源コントローラ１０８内に設けられた電源回路と共同して本コンピュータ１０を電源オンする。ＢＩＯＳアクセス禁止部１０７Ａは、レジスタ１０７Ｂにフラグがセットされた場合、フラッシュＢＩＯＳ−ＲＯＭ１０５にリセット信号を送信する。これによって、フラッシュＢＩＯＳ−ＲＯＭ１０５はアクセス要求（リード／ライトコマンド）を受け付けないリセット状態となり、フラッシュＢＩＯＳ−ＲＯＭ１０５へのアクセスが禁止される。

このＥＣ／ＫＢＣ１０７は、Ｉ２Ｃ（Inter-Integrated Circuit）バス９を介して電源コントローラ１０８に接続されている。電源コントローラ１０８には電源回路が搭載されており、ＥＣ／ＫＢＣ１７０は、電源回路と共同して動作することにより、ユーザによるパワーボタンスイッチ１４の操作に応じて本コンピュータ１０を電源オン／電源オフするための機能を有している。

ＰＣＩバス８上には、デバイスコントローラ１０９，１１１等が接続されている。デバイスコントローラ１０９は、例えばＵＳＢデバイス１１０等のＩ／Ｏデバイスを接続するための接続ポート３０が接続されており、接続ポート３０に接続されたＵＳＢデバイス１１０を制御するカードコントローラとして機能する。デバイスコントローラ１１１は、例えばＰＣカードデバイスのようなＩ／Ｏデバイス１１２が接続されるカードスロットを備えており、カードスロットに挿入されたＰＣカードデバイスを制御するカードコントローラとして機能する。

また、ＢＩＯＳアクセス禁止部１０１Ａ，１０４Ａ，１０７Ａそれぞれは、上述したように、本コンピュータ１０に搭載された既存の制御デバイス（ノースブリッジ１０１，サウスブリッジ１０４，およびＥＣ／ＫＢＣ１０７等）に設けられている。したがって、ＢＩＯＳアクセスを禁止するための専用ＩＣを新たに本コンピュータ１０に設ける必要がないので、コストの増加を低減することができる。ＢＩＯＳアクセス禁止部を既存の制御デバイスに設けるだけで、フラッシュＢＩＯＳ−ＲＯＭ１０５へのアクセスを、未然に防止することが出来る。

また、例えば、悪意のあるユーザおよびプログラムによってたとえＢＩＯＳアクセス禁止部１０１Ａによって実行されるＢＩＯＳアクセス禁止処理が解除されても、フラッシュＢＩＯＳ−ＲＯＭ１０５へのアクセスは、ＢＩＯＳアクセス禁止部１０４Ａによって禁止される。つまり、本実施形態には、３つのＢＩＯＳアクセス禁止部が設けられた例を説明したが、ＢＩＯＳアクセス禁止部をコンピュータに多く設けることによって、フラッシュＢＩＯＳ−ＲＯＭ１０５をより確実に保護することが出来る。

次に、図４のフローチャートを参照して、本コンピュータ１０の電源オンシーケンスの手順の例を説明する。本コンピュータ１０が電源オンされたことに応じて、ＢＩＯＳのブートブロック２００は、本コンピュータ１０を起動するために、本コンピュータ１０の各コンポーネントを初期化する初期化処理を実行する（ステップＳ１０１）。もしフラッシュＢＩＯＳ−ＲＯＭ１０５のセキュリティルーチン２０１のエリアにユーザパスワードが登録されているならば、ステップＳ１０１において、セキュリティルーチン２０１によるユーザ認証処理も実行される。

ブートブロック２００の実行後、つまり本コンピュータ１０の起動後に、ＢＩＯＳ（ブートブロック２００、セキュリティルーチン２０１、またはドライバルーチン２０２）は、ＢＩＯＳアクセス禁止部内のレジスタにフラグをセットし、ＢＩＯＳアクセス禁止部１０１Ａ，１０４Ａ，１０７Ａそれぞれをロック状態に設定する（ステップＳ１０２）。この後、ＢＩＯＳは、オペレーティングシステムを起動する（ステップＳ１０３）。

次に、図５のフローチャートを参照して、ＢＩＯＳアクセス禁止処理の手順の例を説明する。

ノースブリッジ１０１のＢＩＯＳアクセス禁止部１０１Ａは、ＢＩＯＳアクセス禁止処理がオン状態であるか否か、つまり、ＢＩＯＳアクセス禁止部１０１Ａ内のレジスタにフラグがセットされているロック状態であるか否かを判別する（ステップＳ２０１）。オン状態であることが判別された場合（ステップＳ２０１のＹＥＳ）、ＢＩＯＳアクセス禁止部１０１Ａは、フラッシュＢＩＯＳ−ＲＯＭ１０５へのアクセスを禁止する処理、つまり、フラッシュＢＩＯＳ−ＲＯＭ１０５へアクセス要求に含まれるアドレスを主メモリ１０２のアドレスに変換する（ステップＳ２０２）。一方、ＢＩＯＳアクセス禁止処理がオン状態でないことが判別された場合（ステップＳ２０１のＮＯ）、ＢＩＯＳアクセス禁止部１０１Ａによって実行されるＢＩＯＳアクセス禁止処理は、解除される。

サウスブリッジ１０４のＢＩＯＳアクセス禁止部１０４Ａは、ＢＩＯＳアクセス禁止処理がオン状態であるか否か、つまり、ＢＩＯＳアクセス禁止部１０４Ａ内のレジスタにフラグがセットされているロック状態であるか否かを判別する（ステップＳ２０３）。オン状態であることが判別された場合（ステップＳ２０３のＹＥＳ）、ＢＩＯＳアクセス禁止部１０４Ａは、フラッシュＢＩＯＳ−ＲＯＭ１０５へのアクセスを禁止する処理、つまり、バス６を無効にする処理を実行する（ステップＳ２０４）。一方、ＢＩＯＳアクセス禁止部１０４Ａがオン状態でないことが判別された場合（ステップＳ２０３のＮＯ）、ＢＩＯＳアクセス禁止部１０４Ａによって実行されるＢＩＯＳアクセス禁止処理は、解除される。即ち、バス６が有効に設定される。

ＥＣ／ＫＢＣ１０７のＢＩＯＳアクセス禁止部１０７Ａは、ＢＩＯＳアクセス禁止処理がオン状態であるか、つまり、ＢＩＯＳアクセス禁止部１０７Ａ内のレジスタ１０７Ｂにフラグがセットされているロック状態であるか否かを判別する（ステップＳ２０５）。オン状態であることが判別された場合（ステップＳ２０５のＹＥＳ）、ＢＩＯＳアクセス禁止部１０７Ａは、フラッシュＢＩＯＳ−ＲＯＭ１０５へのアクセスを禁止する処理、つまり、フラッシュＢＩＯＳ−ＲＯＭ１０５にリセット信号を供給する処理を実行する（ステップＳ２０６）。一方、ＢＩＯＳアクセス禁止部１０７Ａがオン状態でないことが判別された場合（ステップＳ２０５のＮＯ）、ＢＩＯＳアクセス禁止部１０７Ａによって実行されるＢＩＯＳアクセス禁止処理は、解除される。

このＢＩＯＳアクセス禁止処理の手順の例においては、フラッシュＢＩＯＳ−ＲＯＭ１０５を保護するために、３つのＢＩＯＳアクセス禁止部１０１Ａ，１０４Ａ，１０７Ａを用いたが、例えばＥＣ／ＫＢＣ１０７のＢＩＯＳアクセス禁止部１０７ＡのみによってフラッシュＢＩＯＳ−ＲＯＭ１０５を保護するようにしてもよい。

このように、本実施形態の第１の例においては、ＢＩＯＳをブートブロック２００およびセキュリティルーチン２０１とドライバルーチン２０２とに分離して、ブートブロック２００およびセキュリティルーチン２０１のみをフラッシュＢＩＯＳ−ＲＯＭ１０５に格納し、且つフラッシュＢＩＯＳ−ＲＯＭ１０５への不正アクセスを禁止する機能を既存のデバイス内に設けているので、ブートブロック２００およびセキュリティルーチン２０１の改竄を防止する機能を低コストで実現することが可能となる。

次に、図６および図７を参照して本実施形態の第２の例を説明する。図６には、本コンピュータ１０のシステム構成の他の例が示されている。図６において、図２と同様の構成部については同一の符号が付されている。

ＥＣ／ＫＢＣ１０７と電源コントローラ１０８との間を接続するＩ２Ｃバス９には、不揮発性メモリ１１３が接続されている。この不揮発性メモリ１１３にはＢＩＯＳのセキュリティルーチン２０１のみが格納されている。本実施形態の第２の例におけるＢＩＯＳは、図７に示すように、不揮発性メモリ１１３にセキュリティルーチン２０１が格納されており、フラッシュＢＩＯＳ−ＲＯＭ１０５にはブートブロック２００が格納されており、ＨＤＤ１０６にはドライバルーチン２０２が格納されている。

ＥＣ／ＫＢＣ１０７のＢＩＯＳアクセス禁止部１０７Ａは、レジスタ１０７Ｂにフラグがセットされている場合、フラッシュＢＩＯＳ−ＲＯＭ１０５にリセット信号を送信する機能に加え、Ｉ２Ｃバス９を無効にする機能を実行する。即ち、ブートブロック２００が格納されたシステムＢＩＯＳ−ＲＯＭ１０５へのアクセスとセキュリティルーチン２０１が格納された不揮発性メモリ１１３へのアクセスの双方が禁止される。このため本実施形態の第２の例においても、ブートブロック２００およびセキュリティルーチン２０１を保護することができる。

なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階では、その要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に異なる実施形態に構成要素を適宜組み合わせてもよい。

本発明の一実施形態に係る情報処理装置の外観を示す斜視図。 図１の情報処理装置のシステム構成の第１の例を示すブロック図。 図１の情報処理装置によって実行されるＢＩＯＳの構成の第１の例を説明するための図。 図１の情報処理装置によって実行される情報処理装置が起動されるまでの手順の第１の例を説明するためのフローチャート。 図１の情報処理装置によって実行されるＢＩＯＳアクセス禁止処理の手順の例を説明するためのフローチャート。 図１の情報処理装置のシステム構成の第２の例を示すブロック図。 図１の情報処理装置によって実行されるＢＩＯＳの構成の第２の例を説明するための図。

符号の説明

１０…パーソナルコンピュータ、１００…ＣＰＵ、１０１…ノースブリッジ、１０１Ａ，１０４Ａ，１０７Ａ…ＢＩＯＳアクセス禁止部、１０２…主メモリ、１０３…ＶＧＡコントローラ、１０４…サウスブリッジ、１０５…フラッシュＢＩＯＳ−ＲＯＭ、１０６…ハードディスクドライブ、１０７…エンベデッドコントローラ／キーボードコントローラ。

Claims (7)

1. 情報処理装置を起動するための起動ルーチンと、登録パスワードと入力パスワードとの一致の有無に応じてユーザ認証を行うセキュリティルーチンと、各種Ｉ／Ｏデバイスを制御するためのドライバルーチンとを含む基本入出力プログラムを実行する情報処理装置において、
   プロセッサと、
   前記起動ルーチンと前記セキュリティルーチンとを格納する不揮発性メモリと、
   前記ドライバルーチンを格納するディスク記憶装置と、
   ロック状態及びアンロック状態の一方に設定され、前記ロック状態に設定された場合には前記プロセッサによる前記不揮発性メモリへのアクセスを禁止し、前記アンロック状態に設定された場合には前記プロセッサによる前記不揮発性メモリへのアクセスを許可するアクセス禁止部とを具備することを特徴とする情報処理装置。
2. 前記アクセス禁止部は、前記プロセッサに接続されたブリッジデバイス内に設けられており、前記ロック状態に設定された場合、前記プロセッサから発行される前記不揮発性メモリへのアクセス要求に含まれるアドレスを前記情報処理装置内の記憶装置にアクセスするアドレスに変換する手段を含むことを特徴とする請求項１記載の情報処理装置。
3. 前記アクセス禁止部は、前記プロセッサに接続されたブリッジデバイス内に設けられており、前記ロック状態に設定された場合、前記不揮発性メモリと前記ブリッジデバイスとの間を接続するバスの使用を禁止する手段を含むことを特徴とする請求項１記載の情報処理装置。
4. 前記アクセス禁止部は、前記情報処理装置の電源オンおよび電源オフを制御するコントローラ内に設けられており、前記ロック状態に設定された場合、前記不揮発性メモリにリセット信号を送信する手段を含むことを特徴とする請求項１記載の情報処理装置。
5. 情報処理装置を起動するための起動ルーチンと、登録パスワードと入力パスワードとの一致の有無に応じてユーザ認証を行うセキュリティルーチンと、各種Ｉ／Ｏデバイスを制御するためのドライバルーチンとを含む基本入出力プログラムを実行する情報処理装置において、
   プロセッサと、
   前記起動ルーチンと前記セキュリティルーチンとを格納する不揮発性メモリと、
   前記ドライバルーチンを格納するディスク記憶装置と、
   前記プロセッサによる前記不揮発性メモリへのアクセスをそれぞれ禁止する複数のアクセス禁止部とを具備し、
   前記複数のアクセス禁止部の各々は、ロック状態及びアンロック状態の一方に設定され、前記ロック状態に設定された場合には前記プロセッサによる前記不揮発性メモリへのアクセスを禁止し、前記アンロック状態に設定された場合には前記プロセッサによる前記不揮発性メモリへのアクセスを許可するように構成されていることを特徴とする情報処理装置。
6. 情報処理装置を起動するための起動ルーチンと、登録パスワードと入力パスワードとの一致の有無に応じてユーザ認証を行うセキュリティルーチンと、各種Ｉ／Ｏデバイスを制御するためのドライバルーチンとを含む基本入出力プログラムを実行する情報処理装置に適用されるアクセス制御方法であって、
   前記情報処理装置は、プロセッサと、前記起動ルーチンと前記セキュリティルーチンとを格納する不揮発性メモリと、前記ドライバルーチンを格納するディスク記憶装置と、ロック状態及びアンロック状態の一方に設定され、前記ロック状態に設定された場合には前記プロセッサによる前記不揮発性メモリへのアクセスを禁止し、前記アンロック状態に設定された場合には前記プロセッサによる前記不揮発性メモリへのアクセスを許可するアクセス禁止部とを含み、
   前記情報処理装置の起動後に、前記アクセス禁止部を前記ロック状態に設定するステップと、
   前記アクセス禁止部が前記ロック状態に設定されている状態で前記プロセッサによって所定の手続が実行された場合、前記アクセス禁止部を前記アンロック状態に設定するステップとを具備することを特徴とするアクセス制御方法。
7. 前記アクセス禁止部は、前記情報処理装置の電源オンおよび電源オフを制御するコントローラ内に設けられており、前記ロック状態に設定された場合、前記不揮発性メモリにリセット信号を送信するように構成されていることを特徴とする請求項６記載のアクセス制御方法。

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