JP2007165720A - I/o array structure of semiconductor chip - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an I/O array structure of a semiconductor chip with which an I/O array can efficiently be constituted and which makes it easy to confirm whether an I/O (input/output circuit) is electrostatically broken after packaging. <P>SOLUTION: The I/O array structure of the semiconductor chip has a unit cell area 32 having a rail-shaped input/output circuit arrangement area 32B where input/output circuits (input circuit and output circuit) are arranged by connection pads for connections with the outside, a rail-shaped logic circuit arrangement area 32C where a logic circuit is arranged, and an electrostatic breakage preventing circuit arrangement area 32A where an electrostatic breakage preventing circuit is arranged between pads of the connection pad group and input/output circuits. The unit cell areas 32 are disposed in an array together with the pads of the connection pad group and input/output circuits in adjacent unit cell areas are electrically connected. <P>COPYRIGHT: (C)2007,JPO&amp;INPIT

Description

本発明は、入出力回路をアレイ状に配列した半導体チップのＩ／Ｏアレイ構造に関する。   The present invention relates to an I / O array structure of a semiconductor chip in which input / output circuits are arranged in an array.

近年、ＬＳＩの大規模化、プロセスの複雑化に伴い、異種の半導体チップを１つのパッケージに収納することで、ＳＩＰ（システム・イン・パッケージ）という手法が広まりつつある。この手法により、他社の半導体チップとの混載や、光・機械等の異種の半導体チップとの混載等の多機能化を進める事も可能となる。   In recent years, with the increasing scale of LSI and the complexity of processes, a method called SIP (system in package) is spreading by storing different types of semiconductor chips in one package. By this method, it becomes possible to promote multi-functionality such as mixed mounting with semiconductor chips of other companies and mixed mounting with different types of semiconductor chips such as optical and mechanical devices.

このような従来のＳＩＰの技術が、例えば、特許文献１又は特許文献２に開示されている。この従来のＳＩＰは、例えば、２つの異なる半導体チップを重ねてリードフレーム上にスタック配置している。すなわち、ＳＩＰは、半導体チップがリードフレームにマウントされ、半導体チップがチップにマウントされる。そして、このＳＩＰは、チップのボンディング・パッドから、リードフレームへワイヤーでボンディングされている。また、ＳＩＰは、チップのボンディング・パッドから、リードフレームへワイヤーでボンディングされている。これにより高密度な半導体集積回路チップの実装を可能としている。   Such conventional SIP technology is disclosed in, for example, Patent Document 1 or Patent Document 2. In this conventional SIP, for example, two different semiconductor chips are stacked and arranged on a lead frame. That is, in the SIP, the semiconductor chip is mounted on the lead frame, and the semiconductor chip is mounted on the chip. The SIP is bonded from the bonding pad of the chip to the lead frame with a wire. The SIP is bonded to the lead frame from the bonding pad of the chip with a wire. As a result, high-density semiconductor integrated circuit chips can be mounted.

とろこで、これらのパッケージング手法における半導体チップ間の電気的な接続については、例えば、非特許文献に示すように、半導体チップの周囲に配列された接続パッド同士を、マイクロバンプを介して行うことが開示されている。   With regard to the electrical connection between the semiconductor chips in these packaging methods, for example, as shown in non-patent literature, connection pads arranged around the semiconductor chip are performed via micro bumps. It is disclosed.

特開２００４−１３４７１５号公報JP 2004-134715 A 特開２００３−００７９６０号公報JP 2003-007960 A ２００４ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＣＣ ２００４／ＳＥＳＳＩＯＮ ７／ＴＤ：ＳＣＡＬＩＮＦ ＴＲＥＮＤＳ／７．５）「Ａ １６０Ｇｂ／ｓ Ｉｎｔｅｒｆａｃｅ Ｄｅｓｉｇｎ ｆｏｒ Ｍｕｌｔｉｃｈｉｐ ＬＳＩ」 ｐ．１４０〜１４１2004 IEEE International Solid-State Circuits Conference (ISCC 2004 / SESSION 7 / TD: SCALINF TRENDS / 7.5) “A 160 Gb / s Interface Design for Multichip LSI”. 140-141

上記非特許文献３も含め、上記パッケージングにおける半導体チップ間では、バス間の転送レートのさらなる向上を図り、クロストークなどのノイズの問題を避けるために多ビット化することが望まれる。チップ間の入出力回路（Ｉ／Ｏ）を多ビット化した場合、その信号数は数百から数千ピンにもおよぶため、Ｉ／Ｏアレイを構成するには多大な期間と労力を必要とする。また、Ｉ／Ｏアレイはさまざまな半導体メーカーのプロセスに対応するために、半導体メーカー毎に再開発する必要があり、膨大な期間と労力を必要とする。さらに、これらのＩ／Ｏはパッケージング後には、半導体装置内部の接続としてしか認識できず、半導体製造過程での静電破壊による故障を検出することが困難であるという問題がある。   Including the above-mentioned Non-Patent Document 3, it is desired to increase the transfer rate between the buses between the semiconductor chips in the packaging, and to increase the number of bits in order to avoid noise problems such as crosstalk. When the input / output circuit (I / O) between chips is multi-bit, the number of signals ranges from several hundred to several thousand pins, and thus it takes a lot of time and labor to construct an I / O array. To do. Moreover, in order to cope with the processes of various semiconductor manufacturers, the I / O array needs to be redeveloped for each semiconductor manufacturer, which requires a huge amount of time and labor. Furthermore, these I / Os can only be recognized as connections within the semiconductor device after packaging, and it is difficult to detect failures due to electrostatic breakdown in the semiconductor manufacturing process.

従って、本発明の目的は、Ｉ／Ｏアレイを効率よく構成することができ、パッケージ後にＩ／Ｏ（入出力回路）の静電破壊有無の確認が容易な半導体チップのＩ／Ｏアレイ構造を提供することである。   Therefore, an object of the present invention is to provide an I / O array structure of a semiconductor chip that can efficiently configure an I / O array and can easily check for the presence or absence of electrostatic breakdown of the I / O (input / output circuit) after packaging. Is to provide.

上記課題は、以下の手段により解決される。
即ち、本発明の半導体チップのＩ／Ｏアレイ構造は、
アレイ状に配列された接続パッド群のパッド毎に当該パッドと電気的に接続した入力回路を配置したレール状の入力回路配置領域と、
少なくとも前記入力回路の動作を決定するロジック回路を配置したレール状のロジック回路配置領域と
前記接続パッド群のパッドと前記入出力回路との間に配設される静電破壊防止回路を配置した静電破壊防止回路配置領域と、
を持つ単位セル領域を有し、
当該単位セル領域を前記接続パッド群のパッドと共にアレイ状に配列し、隣合う前記単位セル領域の前記入力回路同士を電気的に接続し、且つ前記入出力回路と前記ロジック回路との電源を分離したことを特徴としている。 The above problem is solved by the following means.
That is, the I / O array structure of the semiconductor chip of the present invention is
A rail-like input circuit arrangement region in which an input circuit electrically connected to the pad is arranged for each pad of the connection pad group arranged in an array,
At least a rail-like logic circuit arrangement region in which a logic circuit for determining the operation of the input circuit is arranged, and an electrostatic breakdown prevention circuit arranged between the pads of the connection pad group and the input / output circuit are arranged. Electrostatic breakdown prevention circuit placement area,
Has a unit cell area with
The unit cell regions are arranged in an array together with the pads of the connection pad group, the input circuits in the adjacent unit cell regions are electrically connected to each other, and the input / output circuit and the logic circuit are separated from each other. It is characterized by that.

本発明の半導体チップのＩ／Ｏアレイ構造では、入出力回路を配置して入力回路配置領域をレール状に敷設すると共に、ロジック回路を配置してロジック回路配置領域もレール状に敷設し、且つ前記接続パッド群のパッドと前記入出力回路との間に配設される静電破壊防止回路を配置して静電破壊防止回路配置領域も敷設し、これら領域で構成される単位セル領域を例えば直列に配列したり、回転或いは反転させることで、容易にアレイ状に配列することができ、レイアウト効率に優れる。   In the I / O array structure of the semiconductor chip of the present invention, the input / output circuit is arranged and the input circuit arrangement area is laid in a rail shape, the logic circuit is arranged and the logic circuit arrangement area is also laid in the rail shape, and An electrostatic breakdown prevention circuit disposed between the pads of the connection pad group and the input / output circuit is disposed to lay an electrostatic breakdown prevention circuit arrangement region. By arranging them in series, rotating or inverting them, they can be easily arranged in an array, and the layout efficiency is excellent.

また、このような構成をとることで、例えば、ロジック回路を形成しない状態、つまり、静電防止回路及び入出力回路（入力回路、出力回路）をライブラリー化しておき、単位セル領域３２の配置方向と、ロジック回路の配置・配線を行うための回路接続情報をもとに市販の配置配線ツールによって自動で行うことが可能となり、効率的にＩ／Ｏアレイを構成することができる。   Further, by adopting such a configuration, for example, a state where a logic circuit is not formed, that is, an antistatic circuit and an input / output circuit (input circuit, output circuit) are made into a library, and the arrangement of the unit cell regions 32 is made. Based on the direction and circuit connection information for arranging and wiring the logic circuit, it can be automatically performed by a commercially available placement and routing tool, and an I / O array can be efficiently configured.

なお、所望の入出力回路を構成するには、例えば、単位セル領域をもとに入出力回路配置領域とロジック配置領域に所望の回路を構成するための素子を配置し、配線することで実現可能である。   The desired input / output circuit can be configured by, for example, arranging and wiring elements for configuring a desired circuit in the input / output circuit arrangement area and the logic arrangement area based on the unit cell area. Is possible.

ここで、「入出力回路」とは、信号の入力及び出力の双方の機能を有する回路のみならず、入力単独の機能を有する回路、出力単独の機能を有する回路をも含む。つまり、入力回路を配設する接続パッドは入力専用の接続パッドであり、出力回路を配設する接続パッドは出力専用の接続パッドであり、入力・出力を機能別に設け、接続パッド群全体で出入力を行わせる構成であってもよいことを意味する。   Here, the “input / output circuit” includes not only a circuit having functions of both input and output of signals, but also a circuit having a function of only an input and a circuit having a function of an output alone. In other words, the connection pads on which the input circuit is provided are input-only connection pads, and the connection pads on which the output circuit is provided are output-only connection pads. This means that it may be configured to allow input.

一方、半導体チップを例えば配線チップなどのインターポーザにダイボンディングなどにより実装する際、静電破壊が生じる可能性があるが、入出力回路を個々に独立して作製した場合、外部に信号として取り出せないため、不良品を判別するのが困難である。そこで、アレイ状に配列された隣合う単位セル領域の入出力回路同士を電気的に接続し、且つ前記入出力回路と前記ロジック回路との電源を分離することで、静電破壊が生じた際、リーク電流として検知することが可能となり、不良品判別が容易となる。   On the other hand, when a semiconductor chip is mounted on an interposer such as a wiring chip by die bonding or the like, electrostatic breakdown may occur. However, when the input / output circuits are individually manufactured, they cannot be taken out as signals. Therefore, it is difficult to determine defective products. Therefore, when electrostatic breakdown occurs by electrically connecting input / output circuits of adjacent unit cell regions arranged in an array and separating the power supply of the input / output circuit and the logic circuit. Therefore, it can be detected as a leakage current, and defective products can be easily identified.

本発明の半導体チップのＩ／Ｏアレイ構造において、前記単体セル領域間の前記ロジック回路同士をロジック回路用電源線・接地線により互いに接続させ、前記単体セル領域間の前記入出力回路同士を入出力回路用電源線・接地線により互いに接続させ、それらの電源線・接地線を当該回路と独立して布線することができる。この構成により、入出力回路とロジック回路の電源を容易に分離することが可能となる。   In the I / O array structure of the semiconductor chip of the present invention, the logic circuits between the single cell regions are connected to each other by a power line / ground line for logic circuits, and the input / output circuits between the single cell regions are inserted. The output circuit power supply line and the ground line can be connected to each other, and the power supply line and the ground line can be wired independently of the circuit. With this configuration, the power supply for the input / output circuit and the logic circuit can be easily separated.

本発明の半導体チップのＩ／Ｏアレイ構造において、前記単位セル領域の静電破壊防止回路配置領域の周囲にガードリングを敷設する場合、隣り合う単位セル領域のガードリングと共有化することがよい。この構成により、ガードリングの内部領域が増えることとなり、実質的に各種素子（例えば静電防止回路を構成する素子）の配置領域を増やすことが可能となる。特に出力回路の場合はトランジスタのサイズを大きくすることができるため駆動能力を低減させることなく回路を構成できる利点がある。   In the I / O array structure of the semiconductor chip according to the present invention, when a guard ring is laid around the electrostatic breakdown preventing circuit arrangement region in the unit cell region, it is preferably shared with the guard ring in the adjacent unit cell region. . With this configuration, the inner area of the guard ring is increased, and it is possible to substantially increase the arrangement area of various elements (for example, elements constituting the antistatic circuit). In particular, in the case of an output circuit, since the size of the transistor can be increased, there is an advantage that the circuit can be configured without reducing the driving capability.

上記のように隣り合う単位セルのガードリングを共有化する場合であっても、単位セル領域を例えば直列に配列したり、回転或いは反転させることで、アレイ状に配列することになんら支障を生じない。   Even when the guard rings of adjacent unit cells are shared as described above, the unit cell regions are arranged in series, for example, causing troubles in arranging them in an array. Absent.

本発明によれば、Ｉ／Ｏアレイを効率よく構成することができ、パッケージ後にＩ／Ｏ（入出力回路）の静電破壊有無の確認が容易な半導体チップのＩ／Ｏアレイ構造を提供することができる。   According to the present invention, there is provided an I / O array structure of a semiconductor chip in which an I / O array can be efficiently configured and the presence or absence of electrostatic breakdown of an I / O (input / output circuit) can be easily confirmed after packaging. be able to.

次に、本発明の適用可能な実施形態を説明する。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。なお、各図において同一の符号を付されたものは同一の構成要素を示しており、適宜、説明を省略する。   Next, embodiments to which the present invention can be applied will be described. The following description is to describe the embodiment of the present invention, and the present invention is not limited to the following embodiment. For clarity of explanation, the following description and drawings are omitted and simplified as appropriate. Moreover, those skilled in the art can easily change, add, and convert each element of the following embodiments within the scope of the present invention. In addition, what attached | subjected the same code | symbol in each figure has shown the same component, and abbreviate | omits description suitably.

図１は、実施形態に係る半導体装置を示す平面図である。図２は、図１のＡ−Ａ断面図である。図３は、実施形態に係る半導体チップを示す平面図である。図４は、実施形態に係る半導体装置の半導体チップ間の接続を説明するための概念図である。図５は、実施形態に係る半導体チップの入出力領域（Ｉ／Ｏアレイ）を構成する単位セル領域のレイアウト構造を示す概念図である。   FIG. 1 is a plan view illustrating the semiconductor device according to the embodiment. FIG. 2 is a cross-sectional view taken along the line AA of FIG. FIG. 3 is a plan view showing the semiconductor chip according to the embodiment. FIG. 4 is a conceptual diagram for explaining the connection between the semiconductor chips of the semiconductor device according to the embodiment. FIG. 5 is a conceptual diagram showing a layout structure of a unit cell region constituting an input / output region (I / O array) of the semiconductor chip according to the embodiment.

本実施形態に係る半導体装置１００は、図１及び図２に示すように、配線チップ１０の同一主表面上に、第１の半導体チップ２０と、第２の半導体チップ３０とがフィリップチップ実装されている。なお、以下、第１の半導体チップ２０と第２の半導体チップ３０との対向する一辺に沿った方向をＹ方向、このＹ方向に対する直交方向をＸ方向として説明する。   As shown in FIGS. 1 and 2, in the semiconductor device 100 according to the present embodiment, the first semiconductor chip 20 and the second semiconductor chip 30 are mounted on the same main surface of the wiring chip 10 as a Philip chip. ing. In the following description, the direction along one opposing side of the first semiconductor chip 20 and the second semiconductor chip 30 is defined as the Y direction, and the direction orthogonal to the Y direction is defined as the X direction.

配線チップ１０は、シリコン基板に不図示の複数の金属配線（例えばアルミ線や銅線など）が配されて形成されている。そして、各々の金属配線の一端側及び他端側に、第１の半導体チップ２０実装用の接続パッド１１Ａと、第２の半導体チップ３０実装用の接続パッド１１Ｂと、が各々接続され群を成している。   The wiring chip 10 is formed by arranging a plurality of metal wirings (not shown) such as aluminum wires and copper wires on a silicon substrate. A connection pad 11A for mounting the first semiconductor chip 20 and a connection pad 11B for mounting the second semiconductor chip 30 are respectively connected to one end side and the other end side of each metal wiring to form a group. is doing.

配線チップ１０の接続パッド１１Ａ，１１Ｂは、実装する第１の半導体チップ２０及び第２の半導体チップ３０の接続パッドに対応して、それぞれ格子状に配列されている。これら配線チップ１０の接続パッド１１Ａ，１１Ｂの配線ピッチは、実装するチップに応じて、適宜設定される。また、配線チップ１０の接続パッド１１Ａ，１１Ｂの数も、実装するチップに応じて、適宜設定される。   The connection pads 11A and 11B of the wiring chip 10 are arranged in a lattice shape corresponding to the connection pads of the first semiconductor chip 20 and the second semiconductor chip 30 to be mounted. The wiring pitch of the connection pads 11A and 11B of these wiring chips 10 is appropriately set according to the chip to be mounted. The number of connection pads 11A and 11B of the wiring chip 10 is also set as appropriate according to the chip to be mounted.

第１の半導体チップ２０は、図２に示すように、その接続パッド２１が配線チップ１０の接続パッド１１Ａ（パッド開口部）と向き合うように配置されている。   As shown in FIG. 2, the first semiconductor chip 20 is disposed so that the connection pad 21 faces the connection pad 11 </ b> A (pad opening) of the wiring chip 10.

第１の半導体チップ２０の接続パッド２１は、図３に示すように、配線チップ１０の接続パッド１１Ａと同様に格子状に配列されて群を成している。そして、その直下（チップ厚み方向直下）に接続パッド２１と電気的に接続された入出力回路を含む単位セル領域２２が配設されている。このため、単位セル領域２２も接続パッド２１と共に格子状に配列されている。この単位セル領域をアレイ状に配列することで、入出力領域２３（Ｉ／Ｏアレイ）を構成している。単位セル領域２２及び接続パッド２１の配列は格子状に限られず、アレイ状に配列されていれば特に制限はなく、例えば、千鳥状に配列していてもよい。この単位セル領域をアレイ状に配列することで、入出力領域２３（Ｉ／Ｏアレイ）を構成している。   As shown in FIG. 3, the connection pads 21 of the first semiconductor chip 20 are arranged in a lattice pattern in the same manner as the connection pads 11 </ b> A of the wiring chip 10 to form a group. A unit cell region 22 including an input / output circuit electrically connected to the connection pad 21 is disposed immediately below (directly below the chip thickness direction). For this reason, the unit cell regions 22 are also arranged in a grid with the connection pads 21. By arranging the unit cell regions in an array, an input / output region 23 (I / O array) is configured. The arrangement of the unit cell regions 22 and the connection pads 21 is not limited to a lattice shape, and is not particularly limited as long as the unit cell regions 22 and the connection pads 21 are arranged in an array. For example, they may be arranged in a staggered manner. By arranging the unit cell regions in an array, an input / output region 23 (I / O array) is configured.

第１の半導体チップ２０は、配線チップ１０とパッド（パッド開口部）同士が向き合うように配置され、パッド間がバンプ４０で物理的に接続され、かつ、電気的に接続されて、配線チップ１０上にフィリップチップ実装されている。   The first semiconductor chip 20 is arranged so that the wiring chip 10 and the pads (pad openings) face each other, and the pads are physically connected by the bumps 40 and electrically connected. Philip chip mounted on top.

第２の半導体チップ３０は、図２に示すように、その接続パッド３１が配線チップ１０の接続パッド１１Ｂ（パッド開口部）と向き合うように配置されている。   As shown in FIG. 2, the second semiconductor chip 30 is arranged so that the connection pad 31 faces the connection pad 11 </ b> B (pad opening) of the wiring chip 10.

第２の半導体チップ３０の接続パッド３１は、図３に示すように、配線チップ１０の接続パッド１１Ｂと同様に格子状に配列されて群を成している。そして、その直下（チップ厚み方向直下）に接続パッド３１と電気的に接続された入出力回路を含む単位セル領域３２が配設されている。このため、単位セル領域３２も接続パッド３１と共に格子状に配列されている。単位セル領域３２及び接続パッド３１の配列は格子状に限られず、アレイ状に配列されていれば特に制限はなく、例えば、千鳥状に配列していてもよい。この単位セル領域をアレイ状に配列することで、入出力領域３３（Ｉ／Ｏアレイ）を構成している。   As shown in FIG. 3, the connection pads 31 of the second semiconductor chip 30 are arranged in a lattice pattern similarly to the connection pads 11 </ b> B of the wiring chip 10 to form a group. A unit cell region 32 including an input / output circuit electrically connected to the connection pad 31 is disposed immediately below (directly below the chip thickness direction). For this reason, the unit cell regions 32 are also arranged in a lattice pattern together with the connection pads 31. The arrangement of the unit cell regions 32 and the connection pads 31 is not limited to a lattice shape, and is not particularly limited as long as the unit cell regions 32 and the connection pads 31 are arranged in an array. For example, they may be arranged in a staggered manner. By arranging the unit cell areas in an array, an input / output area 33 (I / O array) is configured.

第２の半導体チップ３０は、配線チップ１０とパッド（パッド開口部）同士が向き合うように配置され、パッド間がバンプ４０で物理的に接続され、かつ、電気的に接続されて、配線チップ１０上にフィリップチップ実装されている。   The second semiconductor chip 30 is arranged so that the wiring chip 10 and the pads (pad openings) face each other, and the pads are physically connected by the bumps 40 and electrically connected. Philip chip mounted on top.

第１の半導体チップ２０と第２の半導体チップ３０とは、各接続パッド及び配線チップ１０の金属配線を介して電気的且つ物理的に接続されている。   The first semiconductor chip 20 and the second semiconductor chip 30 are electrically and physically connected via each connection pad and the metal wiring of the wiring chip 10.

ここで、第１の半導体チップ２０と第２の半導体チップ３０とは、図４に示すように電気的な接続が図られている。即ち、第１の半導体チップ２０の単位セル領域２２に設けられた出力回路２４としてのインターフェイスバッファ回路（例えばインバータ回路）と、第２の半導体チップ３０の単位セル領域３２に設けられた入力回路３５としてのインターフェイスバッファ回路（例えばクロックドインバータ回路）とが、電気的に接続するように第１の半導体チップ２０の接続パッド２１及び第２の半導体チップ３０の接続パッド３１を介して接続している。   Here, the first semiconductor chip 20 and the second semiconductor chip 30 are electrically connected as shown in FIG. That is, an interface buffer circuit (for example, an inverter circuit) as an output circuit 24 provided in the unit cell region 22 of the first semiconductor chip 20 and an input circuit 35 provided in the unit cell region 32 of the second semiconductor chip 30. The interface buffer circuit (for example, a clocked inverter circuit) is connected via the connection pad 21 of the first semiconductor chip 20 and the connection pad 31 of the second semiconductor chip 30 so as to be electrically connected. .

一方、第１の半導体チップ２０の単位セル領域２２に設けられた入力回路２５としてのインターフェイスバッファ回路（例えばクロックドインバータ回路）と、第２の半導体チップ３０の単位セル領域３２に設けられた出力回路３４としてのインターフェイスバッファ回路（例えばインバータ回路）と、電気的に接続するように第１の半導体チップ２０の接続パッド２１及び第２の半導体チップ３０の接続パッド３１を介して接続している。   On the other hand, an interface buffer circuit (for example, a clocked inverter circuit) as the input circuit 25 provided in the unit cell region 22 of the first semiconductor chip 20 and an output provided in the unit cell region 32 of the second semiconductor chip 30. An interface buffer circuit (for example, an inverter circuit) as the circuit 34 is connected via the connection pad 21 of the first semiconductor chip 20 and the connection pad 31 of the second semiconductor chip 30 so as to be electrically connected.

各入出力回路（入力回路、出力回路）と各接続パッドとの間には静電破壊防止回路２６，３６（例えば静電保護ダイオード、静電保護トランジスタ）が配設されている。第１の半導体チップ２０の入出力回路（入力回路２５、出力回路２４）は、入出力回路（入力回路２５、出力回路２４）の動作を決定するためのロジック回路２７（所謂、コントロール回路）と電気的に接続され、当該ロジック回路２７を介して第１の半導体チップの内部回路（不図示）へ電気的に接続されている。そして、第２の半導体チップ３０の入出力回路（入力回路３５、出力回路３４）は、入出力回路（入力回路３５、出力回路３４）の動作を決定するためのロジック回路３７（所謂、コントロール回路）と電気的に接続され、当該ロジック回路３７を介して第２の半導体チップの内部回路（不図示）へ電気的に接続されている。   Electrostatic breakdown prevention circuits 26 and 36 (for example, electrostatic protection diodes and electrostatic protection transistors) are disposed between the input / output circuits (input circuit and output circuit) and the connection pads. The input / output circuit (input circuit 25, output circuit 24) of the first semiconductor chip 20 is a logic circuit 27 (so-called control circuit) for determining the operation of the input / output circuit (input circuit 25, output circuit 24). It is electrically connected and electrically connected to the internal circuit (not shown) of the first semiconductor chip via the logic circuit 27. An input / output circuit (input circuit 35, output circuit 34) of the second semiconductor chip 30 is a logic circuit 37 (so-called control circuit) for determining the operation of the input / output circuit (input circuit 35, output circuit 34). ) And is electrically connected to an internal circuit (not shown) of the second semiconductor chip via the logic circuit 37.

このようにして、第１の半導体チップ２０の接続パッド２１と第２の半導体チップ３０の接続パッド３１とを接続することで、上記バス・ライン接続が図られる。   Thus, the bus line connection is achieved by connecting the connection pads 21 of the first semiconductor chip 20 and the connection pads 31 of the second semiconductor chip 30.

また、第１の半導体チップ２０の入出力回路（入力回路２５、出力回路２４）は、その一端及び他端（そのソース及びドレインに位置する端）がそれぞれ電源線２８及び接地線２９により互いに電気的に接続している。また、同様に、第２の半導体チップ３０の入出力回路（入力回路３５、出力回路３４）は、その一端及び他端（そのソース及びドレインに位置する端）がそれぞれ電源線３８及び接地線３９により互いに電気的に接続されている。そして、図示しないが、このように電源線及び接地線により、互いに隣合う入出力回路が電気的に接続するようにした単位セル領域３２の配列方向（図５Ｙ方向）と直交方向（図５Ｘ方向）に配列した単位セル領域３２の入出力回路同士は、その一端及び他端（そのソース及びドレインに位置する端）でそれぞれ直接電気的に接続されている。なお、静電破壊防止回路も、電源線及び接地線に電気的に接続されている。   The input / output circuit (input circuit 25, output circuit 24) of the first semiconductor chip 20 has one end and the other end (ends positioned at the source and drain) electrically connected to each other by the power line 28 and the ground line 29, respectively. Connected. Similarly, the input / output circuit (input circuit 35, output circuit 34) of the second semiconductor chip 30 has one end and the other end (ends located at the source and drain) of the power supply line 38 and the ground line 39, respectively. Are electrically connected to each other. Although not shown, the unit cell regions 32 arranged in such a manner that the input / output circuits adjacent to each other are electrically connected to each other by the power supply line and the ground line as described above (the Y direction in FIG. 5) and the orthogonal direction (the X direction in FIG. 5). The input / output circuits of the unit cell regions 32 arranged in (1) are directly electrically connected at one end and the other end (ends located at the source and drain thereof). The electrostatic breakdown preventing circuit is also electrically connected to the power supply line and the ground line.

このようにして、アレイ状に配列した隣り合う入出力回路（入力回路、出力回路）は、互いに電気的に接続された構成となっている。   In this way, adjacent input / output circuits (input circuit, output circuit) arranged in an array are electrically connected to each other.

なお、図示しないが、アレイ状に配列した隣り合うロジック回路も、入出力回路（入力回路、出力回路）と同様に互いに電気的に接続された構成となっている。   Although not shown, adjacent logic circuits arranged in an array are also electrically connected to each other like the input / output circuits (input circuit, output circuit).

ここで、第２の半導体チップ３０のＩ／Ｏアレイ構造を構成する単位セル領域３２は、図５に示すように、静電破壊防止回路配置領域３２Ａと、入出力回路配置領域３２Ｂと、ロジック回路配置領域３２Ｃと、入出力回路用電源線配置領域３２Ｄと、入出力回路用接地線配置領域３２Ｅと、ロジック回路用電源線配置領域３２Ｆと、ロジック回路用接地線配置領域３２Ｇと、で構成している。なお、図５中、単位セル領域３２は、見やすいように間隙を持って配列させて描いているが、実際には単位セル領域３２は隣接するように配列されている。   Here, as shown in FIG. 5, the unit cell region 32 constituting the I / O array structure of the second semiconductor chip 30 includes an electrostatic breakdown preventing circuit arrangement region 32A, an input / output circuit arrangement region 32B, a logic A circuit arrangement area 32C, an input / output circuit power line arrangement area 32D, an input / output circuit ground line arrangement area 32E, a logic circuit power supply line arrangement area 32F, and a logic circuit ground line arrangement area 32G. is doing. In FIG. 5, the unit cell regions 32 are drawn with a gap for easy viewing, but the unit cell regions 32 are actually arranged adjacent to each other.

入出力回路配置領域３２Ｂは、Ｘ方向に沿って配列された単位セル領域３２の入出力回路（入力回路３５、出力回路３４）同士を電気的に接続させて、レール状（帯状）に配設されている。   The input / output circuit arrangement region 32B is arranged in a rail shape (band shape) by electrically connecting the input / output circuits (input circuit 35, output circuit 34) of the unit cell regions 32 arranged along the X direction. Has been.

入出力回路用電源線配置領域３２Ｄ及び入出力回路用接地線配置領域３２Ｅは、Ｘ方向に沿ってレール状（帯状）に配設された入出力回路配置領域３２Ｂと直交するように、Ｙ方向に沿って静電破壊防止回路配置領域３２Ａの一辺側に配設されている。入出力回路用電源線配置領域３２Ｄ及び入出力回路用接地線配置領域３２Ｅに配設される電源線及び接地線は、単位セル領域３２に配設される入出力回路（入力回路３５、出力回路３４）と電気的に接続している。   The input / output circuit power supply line arrangement region 32D and the input / output circuit ground line arrangement region 32E are arranged in the Y direction so as to be orthogonal to the input / output circuit arrangement region 32B arranged in a rail shape (band shape) along the X direction. Is arranged on one side of the electrostatic breakdown preventing circuit arrangement region 32A. The power supply lines and ground lines arranged in the input / output circuit power supply line arrangement area 32D and the input / output circuit ground line arrangement area 32E are connected to the input / output circuits (input circuit 35, output circuit) arranged in the unit cell area 32. 34).

そして、入出力回路用電源線配置領域３２Ｄ及び入出力回路用接地線配置領域３２Ｅは、Ｙ方向に沿って配列された単位セル領域３２と共通化するようにレール状（帯状）配設しており、電源線及び接地線は、Ｙ方向に沿って配列された単位セル領域３２の入出力回路（入力回路３５、出力回路３４）同士を電気的に接続させている。このようにして、隣り合う単位セル領域３２の入出力回路（入力回路３５、出力回路３４）を電気的に接続している。   The input / output circuit power supply line arrangement region 32D and the input / output circuit ground line arrangement region 32E are arranged in a rail shape (band shape) so as to be shared with the unit cell regions 32 arranged along the Y direction. The power supply line and the ground line electrically connect the input / output circuits (input circuit 35 and output circuit 34) of the unit cell region 32 arranged along the Y direction. In this way, the input / output circuits (input circuit 35 and output circuit 34) of the adjacent unit cell regions 32 are electrically connected.

即ち、一方向（Ｘ方向）に配列された単位セル領域３２の隣合う入出力回路（入力回路３５、出力回路３４）同士を電気的に接続させ、当該一方向（Ｘ方向）と直交する方向に配列された単位セル領域３２の隣合う入出力回路（入力回路３５、出力回路３４）を電源線及び接地線により電気的に接続させて、アレイ状に配列した単位セル領域３２の入出力回路（入力回路３５、出力回路３４）を全て電気的に接続している。   That is, the adjacent input / output circuits (input circuit 35, output circuit 34) of the unit cell regions 32 arranged in one direction (X direction) are electrically connected to each other, and the direction orthogonal to the one direction (X direction). The input / output circuits (input circuit 35, output circuit 34) adjacent to the unit cell region 32 arranged in the array are electrically connected by the power supply line and the ground line, and the input / output circuit of the unit cell region 32 arranged in an array form. (Input circuit 35 and output circuit 34) are all electrically connected.

一方、ロジック回路配置領域３２Ｃは、Ｘ方向に沿って配列された単位セル領域３２のロジック回路３７同士を電気的に接続させて、レール状（帯状）に配設されている。ロジック回路配置領域３２Ｃに配置されるロジック回路のセルとしては、例えば、入出力回路の動作を決定する回路、所謂コントロール回路の他、ＬＳＩのテストで用いられるバウンダリースキャンなどと同様なシフトレジスターなどが挙げられる。   On the other hand, the logic circuit arrangement region 32C is arranged in a rail shape (band shape) by electrically connecting the logic circuits 37 of the unit cell regions 32 arranged along the X direction. Examples of the logic circuit cell arranged in the logic circuit arrangement area 32C include a circuit that determines the operation of the input / output circuit, a so-called control circuit, and a shift register similar to the boundary scan used in the LSI test. Is mentioned.

ロジック回路用電源線配置領域３２Ｆ及びロジック回路用接地線配置領域３２Ｇは、Ｘ方向に沿ってレール状（帯状）に配設されたロジック回路配置領域３２Ｃと直交するように、Ｙ方向に沿って静電破壊防止回路配置領域３２Ａの他辺側に配設されている。ロジック回路用電源線配置領域３２Ｆ及びロジック回路用接地線配置領域３２Ｇに配設される電源線及び接地線は、単位セル領域３２に配設されるロジック回路３７と電気的に接続している。   The logic circuit power supply line arrangement region 32F and the logic circuit ground line arrangement region 32G are arranged along the Y direction so as to be orthogonal to the logic circuit arrangement region 32C arranged in a rail shape (band shape) along the X direction. It is disposed on the other side of the electrostatic breakdown preventing circuit arrangement region 32A. The power supply lines and the ground lines arranged in the logic circuit power supply line arrangement region 32F and the logic circuit ground line arrangement region 32G are electrically connected to the logic circuit 37 arranged in the unit cell region 32.

そして、ロジック回路用電源線配置領域３２Ｆ及びロジック回路用接地線配置領域３２Ｇは、Ｙ方向に沿って配列された単位セル領域３２と共通化するようにレール状（帯状）配設しており、電源線及び接地線は、Ｙ方向に沿って配列された単位セル領域３２のロジック回路３７同士を電気的に接続させている。このようにして、隣り合う単位セル領域３２のロジック回路３７を電気的に接続している。   The logic circuit power supply line arrangement area 32F and the logic circuit ground line arrangement area 32G are arranged in a rail shape (band) so as to be shared with the unit cell areas 32 arranged along the Y direction. The power supply line and the ground line electrically connect the logic circuits 37 in the unit cell region 32 arranged along the Y direction. In this way, the logic circuits 37 in the adjacent unit cell regions 32 are electrically connected.

即ち、一方向（Ｘ方向）に配列された単位セル領域３２の隣合うロジック回路３７同士を電気的に接続させ、当該一方向（Ｘ方向）と直交する方向に配列された単位セル領域３２の隣合うロジック回路３７を電源線及び接地線により電気的に接続させて、アレイ状に配列した単位セル領域３２のロジック回路３７を全て電気的に接続している。   That is, the adjacent logic circuits 37 of the unit cell regions 32 arranged in one direction (X direction) are electrically connected to each other, and the unit cell regions 32 arranged in a direction orthogonal to the one direction (X direction) are connected. Adjacent logic circuits 37 are electrically connected by a power supply line and a ground line, and all the logic circuits 37 in the unit cell regions 32 arranged in an array are electrically connected.

但し、これら電源線配置領域及び接地線配置領域に配設される電源線及び接地線は、図示しないが入出力回路、ロジック回路及び静電破壊防止回路と例えば層間絶縁膜を介して別層、即ち独立して布線され、入出力回路配置領域及びロジック回路配置領域と交差する領域又は並行する一部の領域の層間絶縁膜にビア（開口）を設けることで各々の電気的な接続を図っている。   However, the power supply line and the ground line arranged in the power supply line arrangement region and the ground line arrangement region are not illustrated, but are separated from the input / output circuit, the logic circuit, and the electrostatic breakdown prevention circuit, for example, through an interlayer insulating film, In other words, wiring is made independently, and vias (openings) are provided in the interlayer insulating film in a region intersecting with the input / output circuit arrangement region and the logic circuit arrangement region or in a part of the parallel region, thereby achieving electrical connection. ing.

このようにして、入出力回路とロジック回路との電源を分離している。   In this way, the power supply for the input / output circuit and the logic circuit is separated.

なお、本実施形態では、一方向（Ｘ方向）に配列された隣合う単位セル領域３２の入出力回路及びロジック回路はそれぞれ互いに電気的に直接接続し、他方（Ｙ方向）に配列された隣合う単位セル領域３２の入出力回路及びロジック回路は、それぞれ互いに電源線・設置線により電気的に接続した形態を説明したがこれに限られない。   In the present embodiment, the input / output circuits and logic circuits of adjacent unit cell regions 32 arranged in one direction (X direction) are electrically connected directly to each other, and adjacent to each other (Y direction). Although the input / output circuit and the logic circuit of the matching unit cell region 32 have been described as being electrically connected to each other through the power supply line and the installation line, they are not limited thereto.

具体的には、例えば、第１の金属配線層によって電源・接地線をＸ方向に沿ってレール状（帯状）に布線し、第２層の金属配線層によって第１の金属配線層と直交するように布線する。第１の配線層と第２の金属配線層が交差した領域の層間絶縁膜にビア（開口）を設けることで各々の電気的な接続を図る。第３層以上の金属配線層についても同様に下層の金属配線層と直行するように布線を行い、各配線層が交差した領域の層間絶縁膜にビア（開口）を設けることで各々の電気的な接続を図る。そして、これらの電源・接地線により、Ｘ方向及びＹ方向に配列した隣合う単位セル領域３２の入出力回路同士を電気的に接続することができる。   Specifically, for example, the first metal wiring layer is used to lay out power / ground lines in the rail shape (strip shape) along the X direction, and the second metal wiring layer is orthogonal to the first metal wiring layer. Arrange as you do. By providing vias (openings) in the interlayer insulating film in the region where the first wiring layer and the second metal wiring layer intersect, each electrical connection is achieved. Similarly, the wirings of the third and higher metal wiring layers are arranged so as to be orthogonal to the lower metal wiring layer, and vias (openings) are provided in the interlayer insulating films in the regions where the wiring layers intersect with each other. A realistic connection. Then, the input / output circuits of the adjacent unit cell regions 32 arranged in the X direction and the Y direction can be electrically connected by these power supply / ground lines.

同様に、これらの電源・接地線により、Ｘ方向及びＹ方向に配列した隣合う単位セル領域３２のロジック回路同士も電気的に接続することができる。   Similarly, the logic circuits in the adjacent unit cell regions 32 arranged in the X direction and the Y direction can be electrically connected by these power supply / ground lines.

ここで、入出力回路の電源・接地配線とロジック回路の電源・接地配線は、それぞれ独立して布線する。   Here, the power supply / ground wiring of the input / output circuit and the power supply / ground wiring of the logic circuit are wired independently.

また、図６に示すように、単位セル領域３２の静電破壊防止回路配置領域３２Ａの周囲には、単位セル領域３２からはみ出るようにＮ型ガードリング３２Ｈを設けることができる。このようにＮ型ガードリング３２Ｈを設けて、図７に示すように単位セル領域３２を直列に配列したり、回転或いは反転させてアレイ状に配列することで、一部の隣合う単位セル領域３２のＮ型ガードリング３２Ｈ同士が隣接して配置され、即ち隣合う単位セル領域３２のガードリングが共有化され、ガードリングの内部領域が増えることとなり、実質的に各種素子の配置領域が増える。結果、特に出力回路のトランジスタのサイズを大きくすることができるため駆動能力を低減させることなく回路を構成できる利点がある。図６及び図７は、静電破壊防止回路配置領域以外は省略している。   Further, as shown in FIG. 6, an N-type guard ring 32 </ b> H can be provided around the electrostatic breakdown preventing circuit arrangement region 32 </ b> A in the unit cell region 32 so as to protrude from the unit cell region 32. Thus, by providing the N-type guard ring 32H and arranging the unit cell regions 32 in series as shown in FIG. 7, or by rotating or inverting them and arranging them in an array, some adjacent unit cell regions The 32 N-type guard rings 32H are arranged adjacent to each other, that is, the guard rings of the adjacent unit cell regions 32 are shared, and the inner area of the guard ring is increased, and the arrangement area of various elements is substantially increased. . As a result, since the size of the transistor of the output circuit can be increased, there is an advantage that the circuit can be configured without reducing the driving capability. 6 and 7 are omitted except for the electrostatic breakdown preventing circuit arrangement region.

同様に、図８に示すように、単位セル領域３２の静電破壊防止回路配置領域３２Ａの周囲には、単位セル領域３２からはみ出るように、Ｎ型ガードリング３２Ｈ及びＰ型ガードリング３２Ｉも設けることができる。この場合でも、図９に示すように、はみ出る単位セル領域３２を直列に配列したり、回転或いは反転させてアレイ状に配列すると、一部の隣合う単位セル領域３２のＮ型ガードリング３２Ｈ及びＰ型ガードリング３２Ｉ同士がそれぞれ隣接して配置され、即ち隣合う単位セル領域３２のガードリングが共有化され、ガードリング領域が増えることとなり、実質的に各種素子の配置領域が増える。結果、特に出力回路のトランジスタのサイズを大きくすることができるため駆動能力を低減させることなく回路を構成できる利点がある。図８及び図９は、静電破壊防止回路配置領域以外は省略している。   Similarly, as shown in FIG. 8, an N-type guard ring 32 </ b> H and a P-type guard ring 32 </ b> I are provided around the electrostatic breakdown preventing circuit arrangement region 32 </ b> A in the unit cell region 32 so as to protrude from the unit cell region 32. be able to. Even in this case, as shown in FIG. 9, when the protruding unit cell regions 32 are arranged in series, or rotated or inverted and arranged in an array, the N-type guard ring 32H of some adjacent unit cell regions 32 and The P-type guard rings 32I are arranged adjacent to each other, that is, the guard rings of the adjacent unit cell regions 32 are shared, and the guard ring regions are increased, so that the arrangement regions of various elements are substantially increased. As a result, since the size of the transistor of the output circuit can be increased, there is an advantage that the circuit can be configured without reducing the driving capability. 8 and 9 are omitted except for the electrostatic breakdown prevention circuit arrangement region.

上記レイアウト構造の単位セル領域３２をもとにＩ／Ｏアレイを構成するには、例えば、ロジック回路（セル）を形成しない状態、つまり、静電防止回路及び入出力回路（入力回路、出力回路）をライブラリー化しておき、単位セル領域３２の配置方向と、ロジック回路の配置・配線を行うための回路接続情報をもとに市販の配置配線ツールによって自動で行うことが可能となり、効率的にＩ／Ｏアレイを構成することができる。   In order to configure an I / O array based on the unit cell region 32 having the above layout structure, for example, a state where a logic circuit (cell) is not formed, that is, an antistatic circuit and an input / output circuit (input circuit, output circuit) ) In a library and can be automatically performed by a commercially available place and route tool based on the placement direction of the unit cell region 32 and the circuit connection information for placing and wiring the logic circuit. An I / O array can be configured.

なお、第１半導体チップ２０も、第２半導体チップ３０と同様の構成とすることができる。   The first semiconductor chip 20 can also have the same configuration as the second semiconductor chip 30.

以上説明した本実施形態では、第１の半導体チップ２０及び第２の半導体チップ３０における外部（互いのチップ）との接続を図るための接続パッド２１，３１毎に入出力回路（入力回路２５，３５、出力回路２４，３４）を配設し、これらをアレイ状（に配列している。即ち、入出力回路（入力回路２５，３５、出力回路２４，３４）を含む単位セル領域２２，３２をアレイ状に配列して、Ｉ／Ｏアレイ（入出力領域２３，３３）を構成している。このため、チップに多ビットのＩ／Ｏアレイ（アレイ状に配列された単位セル領域で構成される入出力領域２３，３３）を実現でき、例えば、２５６〜４０９６ビットのビット幅を持つ第１の半導体チップ２０及び第２の半導体チップ３０となっている。従って、周波数を上昇させる必要がなく、クロストークによるノイズなどが発生することなく、バス間の転送レートを飛躍的に改善することができる。即ち、互いのチップ間の転送レートが高い半導体装置となる。   In the present embodiment described above, an input / output circuit (input circuit 25, input circuit 25, input / output circuit 25) is provided for each connection pad 21, 31 for connection to the outside (mutual chip) in the first semiconductor chip 20 and the second semiconductor chip 30. 35, output circuits 24, 34) are arranged and arranged in an array (ie, unit cell regions 22, 32 including input / output circuits (input circuits 25, 35, output circuits 24, 34)). Are arranged in an array to constitute an I / O array (input / output areas 23 and 33.) Therefore, a multi-bit I / O array (consisting of unit cell areas arranged in an array) is arranged on a chip. For example, the first semiconductor chip 20 and the second semiconductor chip 30 having a bit width of 256 to 4096 bits, and it is necessary to increase the frequency. Na Without such noise due to crosstalk occurs, the transfer rate between the buses can be dramatically improved. That is, the transfer rate is high semiconductor device between each other of the chip.

また、本実施形態では、各チップの接続パッド２１，３１と入出力回路（入力回路２５，３５、出力回路２４，３４）との間に静電破壊防止回路２６，３６をそれぞれ配設し、当該パッド（及び入出力回路）と共に静電破壊防止回路２６，３６をアレイ状に配列して各単位セル領域２２，３２を構成している。この構成により、アレイ状に配列した接続パッド２１，３１毎に入出力回路（入力回路２５，３５、出力回路２４，３４）を配設した半導体チップの静電破壊が防止できる。   In the present embodiment, electrostatic breakdown prevention circuits 26 and 36 are disposed between the connection pads 21 and 31 of each chip and the input / output circuits (input circuits 25 and 35, output circuits 24 and 34), respectively. The unit cell regions 22 and 32 are configured by arranging the electrostatic breakdown prevention circuits 26 and 36 together with the pads (and input / output circuits) in an array. With this configuration, it is possible to prevent electrostatic breakdown of a semiconductor chip in which input / output circuits (input circuits 25 and 35, output circuits 24 and 34) are provided for each connection pad 21 and 31 arranged in an array.

そして、例えば、第２の半導体チップ３０における入出力回路を配置して入力回路配置領域３２Ｂをレール状に敷設すると共に、ロジック回路を配置してロジック回路配置領域３２Ｃもレール状に敷設し、且つ接続パッドと入出力回路との間に配設される静電破壊防止回路を配置して静電破壊防止回路配置領域３２Ａも敷設し、これら領域で構成される単位セル領域３２をアレイ状に配列するように、単位セル領域３２をレイアウト構成とすることで、当該単位セル領域３２を直列に配列したり、回転或いは反転させて、容易に格子状、即ちアレイ状に配列させることができる。即ち、Ｉ／Ｏアレイ構造のレイアウト効率に優れる。なお、本実施形態では、Ｘ方向に沿って配列した単位セル領域３２の群をＹ方向に繰り返し反転させるように配列している。   For example, the input / output circuit in the second semiconductor chip 30 is arranged to lay the input circuit arrangement region 32B in a rail shape, the logic circuit is arranged to arrange the logic circuit arrangement region 32C in a rail shape, and An electrostatic breakdown prevention circuit disposed between the connection pad and the input / output circuit is arranged, and an electrostatic breakdown prevention circuit arrangement area 32A is also laid, and unit cell areas 32 constituted by these areas are arranged in an array. As described above, the unit cell region 32 has a layout configuration, so that the unit cell regions 32 can be easily arranged in a lattice, that is, in an array, by being arranged in series, or rotated or inverted. That is, the layout efficiency of the I / O array structure is excellent. In the present embodiment, the group of unit cell regions 32 arranged along the X direction is arranged so as to be repeatedly inverted in the Y direction.

通常、半導体チップを例えば配線チップなどのインターポーザにダイボンディングなどにより実装する際、静電破壊が生じる可能性があるが、入出力回路を個々に独立して作製した場合、外部に信号として取り出せないため、不良品を判別するのが困難である。そこで、隣合う単位セル領域２２，３２の入出力回路（入力回路２５，３５、出力回路２４，３４）同士を電気的に接続し、且つ入出力回路（入力回路２５，３５、出力回路２４，３４）とロジック回路２７、３７との電源を分離することで、静電破壊が生じた際、例えば、一つの単位セル領域２２，３２における入出力回路（入力回路２５，３５、出力回路２４，３４）をモニターすることで、半導体チップを配線チップに実装して静電破壊が生じた際、リーク電流として検知することが可能となり、不良品判別が容易となる。   Normally, when a semiconductor chip is mounted on an interposer such as a wiring chip by die bonding or the like, there is a possibility that electrostatic breakdown may occur. However, when the input / output circuit is individually manufactured, it cannot be taken out as a signal to the outside. Therefore, it is difficult to determine defective products. Therefore, the input / output circuits (input circuits 25 and 35, output circuits 24 and 34) of the adjacent unit cell regions 22 and 32 are electrically connected to each other, and the input / output circuits (input circuits 25 and 35, output circuit 24,. 34) and the logic circuits 27 and 37 are separated from each other, and when electrostatic breakdown occurs, for example, input / output circuits (input circuits 25 and 35, output circuits 24, By monitoring (34), it is possible to detect a leakage current when an electrostatic breakdown occurs when the semiconductor chip is mounted on the wiring chip, and it becomes easy to identify defective products.

加えて、単体セル領域２２，３２間のロジック回路同士をロジック回路用電源線・接地線により互いに接続させ、単体セル領域２２，３２間の前記入出力回路同士を入出力回路用電源線・接地線により互いに接続させ、それらの電源線・接地線を当該回路と独立して布線することで、入出力回路とロジック回路の電源を容易に分離することが可能となる。   In addition, the logic circuits between the single cell regions 22 and 32 are connected to each other by a logic circuit power line / ground line, and the input / output circuits between the single cell areas 22 and 32 are connected to each other. By connecting the power lines and the ground lines independently from each other by connecting them with lines, it is possible to easily separate the power supplies of the input / output circuit and the logic circuit.

なお、本実施形態に係る半導体双対及び半導体装置は、例えば、携帯電話・ＰＤＡ・スチールカメラ・ディジタルビデオカメラ・腕時計型携帯機器等、小容積化並びに少消費電力を志向するシステムの半導体装置に有効である。さらに、高速な内部バスを構成できる事よりグラフィックチップ関連、パーソナルコンピュータ等のシステムの小型化・高性能化に有効である。   The semiconductor dual and the semiconductor device according to the present embodiment are effective for a semiconductor device of a system that aims at a reduction in volume and power consumption, such as a mobile phone, a PDA, a still camera, a digital video camera, and a wristwatch type portable device. It is. Furthermore, since a high-speed internal bus can be configured, it is effective for downsizing and high performance of graphics chip related systems, personal computers and the like.

実施形態に係る半導体装置を示す平面図である。It is a top view showing a semiconductor device concerning an embodiment. 図１のＡ−Ａ断面図である。It is AA sectional drawing of FIG. 実施形態に係る半導体チップを示す平面図である。It is a top view which shows the semiconductor chip which concerns on embodiment. 実施形態に係る半導体装置の半導体チップ間の接続を説明するための概念図である。It is a conceptual diagram for demonstrating the connection between the semiconductor chips of the semiconductor device which concerns on embodiment. 実施形態に係る半導体チップの入出力領域（Ｉ／Ｏアレイ）を構成する単位セル領域のレイアウト構造を示す概念図である。It is a conceptual diagram which shows the layout structure of the unit cell area | region which comprises the input / output area | region (I / O array) of the semiconductor chip which concerns on embodiment. 静電破壊防止回路配置領域の周囲にＮ型ガードリングを設けた単位セル領域の一例を示す平面図である。It is a top view which shows an example of the unit cell area | region which provided the N type guard ring around the electrostatic breakdown prevention circuit arrangement | positioning area | region. Ｎ型ガードリングを設けた単位セル領域をアレイ状に配列する一例を示す平面図である。It is a top view which shows an example which arranges the unit cell area | region which provided the N type guard ring in the array form. 静電破壊防止回路配置領域の周囲にＮ型ガードリング及びＰ型ガードリングを設けた単位セル領域の一例を示す平面図である。It is a top view which shows an example of the unit cell area | region which provided the N type guard ring and the P type guard ring around the electrostatic breakdown prevention circuit arrangement area. Ｎ型ガードリング及びＰ型ガードリングを設けた単位セル領域をアレイ状に配列する一例を示す平面図である。It is a top view which shows an example which arranges the unit cell area | region which provided the N type guard ring and the P type guard ring in the shape of an array.

符号の説明Explanation of symbols

１０ 配線チップ
１１Ａ，１１Ｂ 接続パッド
２０ 第１の半導体チップ
２１ 接続パッド
２２ 単位セル領域
２３ 入出力領域
２４ 出力回路
２５ 入力回路
２６ 静電破壊防止回路
２７ ロジック回路
２８ 電源線
２９ 接地線
３０ 第２の半導体チップ
３１ 接続パッド
３２ 単位セル領域
３２Ａ 静電破壊防止回路配置領域
３２Ｂ 入出力回路配置領域
３２Ｃ ロジック回路配置領域
３２Ｄ 入出力回路用電源線配置領域
３２Ｅ 入出力回路用接地線配置領域
３２Ｆ ロジック回路用電源線配置領域
３２Ｇ ロジック回路用接地線配置領域
３２Ｈ Ｎ型ガードリング
３２Ｉ Ｐ型ガードリング
３３ 入出力領域
３４ 出力回路
３５ 入力回路
３６ 静電破壊防止回路
３７ ロジック回路
３８ 電源線
３９ 接地線
４０ バンプ
１００ 半導体装置 DESCRIPTION OF SYMBOLS 10 Wiring chip 11A, 11B Connection pad 20 1st semiconductor chip 21 Connection pad 22 Unit cell area 23 Input / output area 24 Output circuit 25 Input circuit 26 Electrostatic destruction prevention circuit 27 Logic circuit 28 Power supply line 29 Ground line 30 2nd Semiconductor chip 31 Connection pad 32 Unit cell area 32A Electrostatic breakdown prevention circuit arrangement area 32B I / O circuit arrangement area 32C Logic circuit arrangement area 32D I / O circuit power line arrangement area 32E I / O circuit ground line arrangement area 32F For logic circuit Power line layout area 32G Logic circuit ground line layout area 32H N-type guard ring 32I P-type guard ring 33 I / O area 34 Output circuit 35 Input circuit 36 Electrostatic breakdown prevention circuit 37 Logic circuit 38 Power line 39 Ground line 40 Bump 100 Semiconductor device

Claims (3)

アレイ状に配列された接続パッド群のパッド毎に当該パッドと電気的に接続した入力回路を配置したレール状の入力回路配置領域と、
少なくとも前記入力回路の動作を決定するロジック回路を配置したレール状のロジック回路配置領域と
前記接続パッド群のパッドと前記入出力回路との間に配設される静電破壊防止回路を配置した静電破壊防止回路配置領域と、
を持つ単位セル領域を有し、
当該単位セル領域を前記接続パッド群のパッドと共にアレイ状に配列し、隣合う前記単位セル領域の前記入力回路同士を電気的に接続し、且つ前記入出力回路と前記ロジック回路との電源を分離したことを特徴とする半導体チップのＩ／Ｏアレイ構造。 A rail-like input circuit arrangement region in which an input circuit electrically connected to the pad is arranged for each pad of the connection pad group arranged in an array,
At least a rail-like logic circuit arrangement region in which a logic circuit for determining the operation of the input circuit is arranged, and an electrostatic breakdown prevention circuit arranged between the pads of the connection pad group and the input / output circuit are arranged. Electrostatic breakdown prevention circuit placement area,
Has a unit cell area with
The unit cell regions are arranged in an array together with the pads of the connection pad group, the input circuits in the adjacent unit cell regions are electrically connected to each other, and the input / output circuit and the logic circuit are separated from each other. An I / O array structure of a semiconductor chip. 前記単体セル領域間の前記ロジック回路同士をロジック回路用電源線・接地線により互いに接続させ、前記単体セル領域間の前記入出力回路同士を入出力回路用電源線・接地線により互いに接続させ、それらの電源線・接地線を当該回路と独立して布線することを特徴とする請求項１に記載の半導体チップのＩ／Ｏアレイ構造。   The logic circuits between the single cell regions are connected to each other by a logic circuit power line / ground line, and the input / output circuits between the single cell regions are connected to each other by an input / output circuit power line / ground line, 2. The semiconductor chip I / O array structure according to claim 1, wherein the power supply line and the ground line are wired independently of the circuit. 前記単位セル領域の静電破壊防止回路配置領域の周囲にガードリングが配設され、隣合う単位セル領域のガードリングと共有化したことを特徴とする請求項１に記載の半導体チップのＩ／Ｏアレイ構造。   2. The I / O of the semiconductor chip according to claim 1, wherein a guard ring is disposed around an electrostatic breakdown preventing circuit arrangement region in the unit cell region and shared with a guard ring in an adjacent unit cell region. O array structure.
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