JP2007158257A - Semiconductor device and manufacturing method therefor - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To appropriately detect the displacements in two different directions of a mask using a single TEG, to reduce the area of TEG, and to miniaturize a semiconductor device. <P>SOLUTION: The semiconductor device includes a circuit pattern (4) located on a semiconductor substrate, a pair of contact holes (1) positioned in the surrounding of the circuit pattern, and a reference wiring pattern (2) located on an upper layer of an insulating film, on which the pair of contact holes is provided so as to be connected with the pair of holes. The reference wiring pattern has a first portion (2a), extending in a first direction and a second portion (2b), which is connected with the first portion and extends, in a second direction that is different from the first direction. Since the dislocation of two different directions of the mask can be detected properly by a single TEG, having a pair of contact holes and one reference wiring pattern, the area of TEG can be reduced, and as a result, the semiconductor device can be micronized. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置及びその製造方法に関し、特に、半導体製造工程におけるマスクの位置ずれの検出に用いて好適な半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a semiconductor device suitable for use in detection of a mask misalignment in a semiconductor manufacturing process and a method for manufacturing the same.

半導体装置の微細化に伴って、各層ごとのマスクの位置合わせは高い精度が要求されてきており、マスクの位置ずれを正確に測定することは、半導体装置の製造にとって重要な技術である。   With the miniaturization of semiconductor devices, high accuracy is required for mask alignment for each layer, and accurate measurement of mask misalignment is an important technique for manufacturing semiconductor devices.

そこで、マスクの位置ずれを検出する方法としてＴＥＧ（ｔｅｓｔ ｅｌｅｍｅｎｔ ｇｒｏｕｐ）を用いた電気的検査が行なわれている。   Therefore, an electrical inspection using a TEG (test element group) is performed as a method for detecting the displacement of the mask.

この方法の一例について、図３を参照して説明する。この方法は、半導体基板上に堆積した絶縁膜に一対のコンタクトホール１０１を形成し、その上層に一対のコンタクトホール１０１が完全に覆われるように基準配線パターン１０２を形成し、このコンタクトホール１０１に接続されるＴＥＧの電気的特性を検出することによって、位置ずれがあるか否かを判別するものである。   An example of this method will be described with reference to FIG. In this method, a pair of contact holes 101 is formed in an insulating film deposited on a semiconductor substrate, and a reference wiring pattern 102 is formed on the upper layer so that the pair of contact holes 101 are completely covered. By detecting the electrical characteristics of the connected TEG, it is determined whether or not there is a displacement.

しかし、上述の方法では、基準配線パターンがコンタクトホールを完全に覆う状態で形成されるために、基準配線パターンの位置ずれが微小な場合には、コンタクトホールと基準配線パターンとの接続状態が変化せず、ＴＥＧの電気的特性の変化を検出できなかった。   However, in the above method, since the reference wiring pattern is formed so as to completely cover the contact hole, when the positional deviation of the reference wiring pattern is very small, the connection state between the contact hole and the reference wiring pattern changes. No change in the electrical characteristics of the TEG could be detected.

上述の方法には、基準配線パターンの位置ずれが微小な場合であっても、位置ずれをＴＥＧの電気的特性の変化として検出可能なように改良が加えられた。特許文献１はこの改良された方法を開示している。   The above-described method has been improved so that the positional deviation can be detected as a change in the electrical characteristics of the TEG even when the positional deviation of the reference wiring pattern is very small. Patent Document 1 discloses this improved method.

この改良された方法について図４を用いて説明する。この方法においては、所定の回路パターン１０４の周囲に、マスクの位置ずれを測定するための複数の対のコンタクトホール１０１ａ〜１０１ｈを開口する。そして、各対のコンタクトホール１０１ａ〜１０１ｈの上部に、コンタクトホール１０１ａ〜１０１ｈの径よりも小さい幅の基準配線パターン１０２ａ〜１０２ｈを、コンタクトホール１０１ａ〜１０１ｈの中心に対して回路パターン１０４側にずらして配設する。その後、予め記憶されたコンタクトホール１０１ａ〜１０１ｈと基準配線パターン１０２ａ〜１０２ｈとの位置ずれに対応したコンタクトホール１０１ａ〜１０１ｈに接続されるＴＥＧの電気的的特性と、ＴＥＧの実際の電気的特性とを比較し、比較結果を参照してコンタクトホール１０１ａ〜１０１ｈと基準配線パターン１０２ａ〜１０２ｈとの実際の位置ずれを検出する。   This improved method will be described with reference to FIG. In this method, a plurality of pairs of contact holes 101a to 101h for measuring the displacement of the mask are opened around a predetermined circuit pattern 104. Then, the reference wiring patterns 102a to 102h having a width smaller than the diameter of the contact holes 101a to 101h are shifted to the circuit pattern 104 side with respect to the centers of the contact holes 101a to 101h above the pairs of contact holes 101a to 101h. Arrange. Thereafter, the electrical characteristics of the TEG connected to the contact holes 101a to 101h corresponding to the positional deviation between the contact holes 101a to 101h stored in advance and the reference wiring patterns 102a to 102h, and the actual electrical characteristics of the TEG And referring to the comparison result, the actual positional deviation between the contact holes 101a to 101h and the reference wiring patterns 102a to 102h is detected.

この方法においては、基準配線パターンの幅がコンタクトホールの径よりも小さく、基準配線パターンの長さ方向の中心線がコンタクトホールの中心に対してずれるように基準配線パターンが配設されるため、位置ずれが微小な場合であっても基準配線パターンとコンタクトホールとが断線状態となる。したがって、微小な位置ずれに対してもＴＥＧの電気的導通からマスクの位置ずれを検出することが可能となる。
特開２００１−１７６７８２号公報 In this method, the width of the reference wiring pattern is smaller than the diameter of the contact hole, and the reference wiring pattern is disposed so that the center line in the length direction of the reference wiring pattern is shifted from the center of the contact hole. Even if the positional deviation is minute, the reference wiring pattern and the contact hole are disconnected. Therefore, it is possible to detect the displacement of the mask from the electrical conduction of the TEG even for a slight displacement.
JP 2001-176882 A

しかしながら、特許文献１に開示された方法では、異なる２方向の位置ずれを検出するために、一対のコンタクトホール及び一つの基準配線パターンを備えるＴＥＧが二つ設けられていた。したがって、回路パターンに対するＴＥＧの面積が大きく、この大きなＴＥＧの面積が半導体装置を微細化する上で妨げとなっていた。   However, in the method disclosed in Patent Document 1, two TEGs including a pair of contact holes and one reference wiring pattern are provided in order to detect misalignment in two different directions. Therefore, the area of the TEG with respect to the circuit pattern is large, and this large TEG area hinders miniaturization of the semiconductor device.

以下に、（発明を実施するための最良の形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための最良の形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。   Hereinafter, means for solving the problem will be described using the numbers used in (Best Mode for Carrying Out the Invention). These numbers are added to clarify the correspondence between the description of (Claims) and (Best Mode for Carrying Out the Invention). However, these numbers should not be used to interpret the technical scope of the invention described in (Claims).

本発明による半導体装置は、半導体基板上に設けられた回路パターン（４）と、前記回路パターンの周囲に配置されたコンタクトホール対（１）と、前記コンタクトホール対が設けられた絶縁膜の上層に前記コンタクトホール対と接続するように設けられた基準配線パターン（２）とを具備している。ここで、前記基準配線パターンは、第１方向に延びる第１部分（２ａ）と、前記第１部分に接続し、前記第１方向と異なる第２方向に延びる第２部分（２ｂ）とを備えている。   A semiconductor device according to the present invention includes a circuit pattern (4) provided on a semiconductor substrate, a contact hole pair (1) disposed around the circuit pattern, and an upper layer of an insulating film provided with the contact hole pair. And a reference wiring pattern (2) provided so as to be connected to the contact hole pair. The reference wiring pattern includes a first portion (2a) extending in a first direction and a second portion (2b) connected to the first portion and extending in a second direction different from the first direction. ing.

基準配線パターンが、第１方向に延びる第１部分と、第１部分に接続し、第１方向と異なる第２方向に延びる第２部分とを備えているため、一対のコンタクトホール及び一つの基準配線パターンを備える単一のＴＥＧによりマスクの異なる２方向の位置ずれを適切に検出することが可能となる。   Since the reference wiring pattern includes a first portion extending in the first direction and a second portion connected to the first portion and extending in a second direction different from the first direction, a pair of contact holes and one reference A single TEG provided with a wiring pattern can appropriately detect misalignment in two directions of different masks.

本発明による半導体装置及びその製造方法においては、単一のＴＥＧによりマスクの異なる２方向の位置ずれが適切に検出されるため、ＴＥＧの面積が縮小され、その結果、半導体装置が微細化される。   In the semiconductor device and the method of manufacturing the same according to the present invention, since the positional deviation in two different directions of the mask is appropriately detected by a single TEG, the area of the TEG is reduced, and as a result, the semiconductor device is miniaturized. .

添付図面を参照して、本発明による半導体装置及びその製造方法を実施するための最良の形態を以下に説明する。   The best mode for carrying out a semiconductor device and a manufacturing method thereof according to the present invention will be described below with reference to the accompanying drawings.

図１及び図２は、本発明の実施形態に係る半導体装置を模式的に示す平面図である。図１はコンタクトホール対１と基準配線パターン２とに位置ずれがない場合を示し、図２はコンタクトホール対１と基準配線パターン２とに位置ずれがある場合を示す。   1 and 2 are plan views schematically showing a semiconductor device according to an embodiment of the present invention. FIG. 1 shows a case where there is no displacement between the contact hole pair 1 and the reference wiring pattern 2, and FIG. 2 shows a case where there is a displacement between the contact hole pair 1 and the reference wiring pattern 2.

チップ５は、回路パターン４と、複数のチェックトランジスタ３とを備えている。回路パターン４は、チップ５の中央部分に配置され、チェックトランジスタ３は、回路パターン４の周囲に配置されている。   The chip 5 includes a circuit pattern 4 and a plurality of check transistors 3. The circuit pattern 4 is disposed in the center portion of the chip 5, and the check transistor 3 is disposed around the circuit pattern 4.

チップ外周枠の第１辺５ａに垂直なＹ方向と、チップ外周枠の第１辺５ａと隣り合うチップ外周枠の第２辺５ｂに垂直なＸ方向とが定義される。   A Y direction perpendicular to the first side 5a of the chip outer peripheral frame and an X direction perpendicular to the second side 5b of the chip outer peripheral frame adjacent to the first side 5a of the chip outer peripheral frame are defined.

ここで、チェックトランジスタ３を矩形形状のチップ５の四隅に配置することは、マスクの位置ずれを検出するために好適である。   Here, it is preferable to dispose the check transistors 3 at the four corners of the rectangular chip 5 in order to detect the displacement of the mask.

チェックトランジスタ３は、マスクの位置ずれを検出するためのＴＥＧ（ｔｅｓｔ ｅｌｅｍｅｎｎｔ ｇｒｏｕｐ）１１〜１４を備えている。   The check transistor 3 includes TEGs (test element groups) 11 to 14 for detecting the displacement of the mask.

ＴＥＧ１１〜１４は、第１コンタクトホール１ａと第２コンタクトホール１ｂとを有するコンタクトホール対１と、コンタクトホール対１の上部に設けられたＬ字形状の基準配線パターン２とを備えている。   The TEGs 11 to 14 include a contact hole pair 1 having a first contact hole 1 a and a second contact hole 1 b, and an L-shaped reference wiring pattern 2 provided on the contact hole pair 1.

典型的には、コンタクトホール対１が半導体基板上の絶縁膜に形成され、その上層にコンタクトホール対１と接続するように基準配線パターン２が形成される。   Typically, the contact hole pair 1 is formed in the insulating film on the semiconductor substrate, and the reference wiring pattern 2 is formed on the upper layer so as to be connected to the contact hole pair 1.

基準配線パターン２は、第１方向に延びる第１部分２ａと、第１部分２ａに接続し、第１方向と異なる第２方向に延びる第２部分２ｂとを備えている。第１部分２ａは第１コンタクトホール１ａに対応して配設され、第２部分２ｂは第２コンタクトホール１ｂに対応して配設されている。   The reference wiring pattern 2 includes a first portion 2a extending in the first direction and a second portion 2b connected to the first portion 2a and extending in a second direction different from the first direction. The first portion 2a is disposed corresponding to the first contact hole 1a, and the second portion 2b is disposed corresponding to the second contact hole 1b.

第１方向及び第２方向が互いに垂直であれば、ＴＥＧ１１〜１４により多用な方向の位置ずれを効率良く検出することができる。   If the first direction and the second direction are perpendicular to each other, misalignment in various directions can be efficiently detected by the TEGs 11 to 14.

本実施形態においては、第１方向とＹ方向が垂直であり、第２方向とＸ方向が垂直である。また、基準配線パターン２は、第１部分中心線２ｃが第１コンタクトホールの中心１ｃに対してＹ方向に沿って回路パターン４側にずれるように、第２部分中心線２ｄが第２コンタクトホールの中心１ｄに対してＸ方向に沿って回路パターン４側にずれるように配置されている。このような配置は、マスクのＸ方向及びＹ方向の位置ずれを検出するために好適である。   In the present embodiment, the first direction and the Y direction are perpendicular, and the second direction and the X direction are perpendicular. In addition, the reference wiring pattern 2 has the second partial center line 2d at the second contact hole so that the first partial center line 2c is shifted toward the circuit pattern 4 along the Y direction with respect to the center 1c of the first contact hole. It is arranged so as to be shifted toward the circuit pattern 4 along the X direction with respect to the center 1d. Such an arrangement is suitable for detecting misalignment of the mask in the X and Y directions.

さらに、第１部分２ａの幅Ｗ１が第１コンタクトホール１ａの直径Ｄ１より小さく、第２部分２ｂの幅Ｗ２が第２コンタクトホール１ｂの直径Ｄ２より小さいことは、微小な位置ずれを検出することを容易にする。特に、幅Ｗ１を直径Ｄ１の半分とし、幅Ｗ２を直径Ｄ２の半分とし、第１コンタクトホール１ａの半分が第１部分２ａと重なるようにし、第２コンタクトホール１ｂの半分が第２部分２ｂと重なるようにすることは重要である。   Furthermore, the fact that the width W1 of the first portion 2a is smaller than the diameter D1 of the first contact hole 1a and the width W2 of the second portion 2b is smaller than the diameter D2 of the second contact hole 1b is to detect a minute displacement. To make it easier. In particular, the width W1 is half of the diameter D1, the width W2 is half of the diameter D2, half of the first contact hole 1a overlaps the first portion 2a, and half of the second contact hole 1b is the second portion 2b. It is important that they overlap.

なお、コンタクトホール対１の中心に対する基準配線パターン２の中心線のずれ量と、コンタクトホール対１の直径と基準配線パターン２の幅との比率は、検出しようとするマスクの位置ずれ量に応じて任意に設定することができる。   Note that the amount of deviation of the center line of the reference wiring pattern 2 from the center of the contact hole pair 1 and the ratio between the diameter of the contact hole pair 1 and the width of the reference wiring pattern 2 depends on the amount of positional deviation of the mask to be detected. Can be set arbitrarily.

本実施形態に係る半導体装置の位置ずれ検出方法について以下に説明する。   A method for detecting misalignment of a semiconductor device according to this embodiment will be described below.

リソグラフィー工程におけるコンタクトホール対１に対する基準配線パターン２のずれが、Ｘ、Ｙ方向へ０、Ｘ方向へ０、±０．０１μｍ、±０．０２μｍ…、Ｙ方向へ０、±０．０１μｍ、±０．０２μｍ…の場合の、ＴＥＧ１１〜１４の電気的特性を理論値で計算するか、又は、測定によって予め求める。   The deviation of the reference wiring pattern 2 with respect to the contact hole pair 1 in the lithography process is 0 in the X and Y directions, 0 in the X direction, ± 0.01 μm, ± 0.02 μm, and 0 in the Y direction, ± 0.01 μm, ± In the case of 0.02 μm, the electrical characteristics of the TEGs 11 to 14 are calculated with theoretical values or are obtained in advance by measurement.

そして、コンタクトホール対１及び基準配線パターン２を備えるＴＥＧ１１〜１４を形成した後、ＴＥＧ１１〜１４の電気的特性を測定して得られる実測値と、予め求めておいた値とを比較することにより、マスクの位置ずれ量を検出する。   Then, after forming the TEGs 11 to 14 including the contact hole pair 1 and the reference wiring pattern 2, the actual values obtained by measuring the electrical characteristics of the TEGs 11 to 14 are compared with the values obtained in advance. The amount of displacement of the mask is detected.

例えば、図２に示すようにコンタクトホール対１と基準配線パターン２のマスクがＹ方向にずれた場合には、ＴＥＧ１１及びＴＥＧ１４においては、第２コンタクトホール１ｂと基準配線パターン２とは接続状態にあるが、第１コンタクトホール１ａと基準配線パターン２とが断線状態になる。このとき、ＴＥＧ１１及びＴＥＧ１４の電気的特性が変化し、したがって、コンタクトホール対１と基準配線パターン２のマスクの位置ずれを検出することができる。   For example, as shown in FIG. 2, when the masks of the contact hole pair 1 and the reference wiring pattern 2 are shifted in the Y direction, the second contact hole 1b and the reference wiring pattern 2 are in a connected state in the TEG 11 and TEG 14. However, the first contact hole 1a and the reference wiring pattern 2 are disconnected. At this time, the electrical characteristics of the TEG 11 and the TEG 14 change, so that it is possible to detect the positional deviation between the masks of the contact hole pair 1 and the reference wiring pattern 2.

本実施形態に係る半導体装置及びその製造方法は、Ｘ、Ｙ方向の位置ずれのみならず、回転θによるずれや、ショットの伸縮、ウェハの伸縮に対しても適用することができる。この場合も、位置ずれに対するＴＥＧの電気的特性を理論値で計算するか、又は、測定によって求め、求めた値と実デバイス上での電気的特性の値とを比較することによってＰＲ工程における位置ずれ量を検出することができる。   The semiconductor device and the manufacturing method thereof according to the present embodiment can be applied not only to misalignment in the X and Y directions, but also to misalignment due to rotation θ, shot expansion / contraction, and wafer expansion / contraction. Also in this case, the electrical characteristics of the TEG with respect to the positional deviation are calculated by theoretical values, or obtained by measurement, and the position in the PR process is compared by comparing the obtained value with the value of the electrical characteristics on the actual device. The amount of deviation can be detected.

図１は、本発明の実施形態に係る半導体装置を模式的に示す平面図であり、位置ずれが無い場合を示す図である。FIG. 1 is a plan view schematically showing a semiconductor device according to an embodiment of the present invention, and shows a case where there is no displacement. 図２は、本発明の実施形態に係る半導体装置を模式的に示す平面図であり、位置ずれがある場合を示す図である。FIG. 2 is a plan view schematically showing the semiconductor device according to the embodiment of the present invention, and shows a case where there is a positional deviation. 図３は、従来のＴＥＧを模式的に示す平面図である。FIG. 3 is a plan view schematically showing a conventional TEG. 図４は、従来の半導体装置を模式的に示す平面図である。FIG. 4 is a plan view schematically showing a conventional semiconductor device.

符号の説明Explanation of symbols

１…コンタクトホール対
１ａ…第１コンタクトホール
１ｂ…第２コンタクトホール
１ｃ…第１コンタクトホールの中心
１ｄ…第２コンタクトホールの中心
２…基準配線パターン
２ａ…第１部分
２ｂ…第２部分
２ｃ…第１部分中心線
２ｄ…第２部分中心線
３…チェックトランジスタ
４…回路パターン
５…チップ
５ａ…チップ外周枠の第１辺
５ｂ…チップ外周枠の第２辺
１１〜１４…ＴＥＧ
１０１、１０１ａ〜１０１ｈ…コンタクトホール
１０２、１０２ａ〜１０２ｈ…基準配線パターン
１０４…回路パターン
Ｘ…Ｘ方向を示す矢印
Ｙ…Ｙ方向を示す矢印 DESCRIPTION OF SYMBOLS 1 ... Contact hole pair 1a ... 1st contact hole 1b ... 2nd contact hole 1c ... Center 1d of 1st contact hole ... Center 2 of 2nd contact hole ... Reference wiring pattern 2a ... 1st part 2b ... 2nd part 2c ... 1st partial center line 2d ... 2nd partial center line 3 ... check transistor 4 ... circuit pattern 5 ... chip 5a ... first side 5b of chip outer peripheral frame ... second side 11-14 of chip outer peripheral frame ... TEG
101, 101a to 101h ... contact holes 102, 102a to 102h ... reference wiring pattern 104 ... circuit pattern X ... arrow indicating X direction Y ... arrow indicating Y direction

Claims (5)

半導体基板上に設けられた回路パターンと、
前記回路パターンの周囲に配置され、第１コンタクトホールと第２コンタクトホールとを有するコンタクトホール対と、
前記コンタクトホール対が設けられた絶縁膜の上層に前記コンタクトホール対と接続するように設けられた基準配線パターンと
を具備し、
前記基準配線パターンは、第１方向に延びる第１部分と、前記第１部分に接続し、前記第１方向と異なる第２方向に延びる第２部分とを備える
半導体装置。 A circuit pattern provided on a semiconductor substrate;
A contact hole pair disposed around the circuit pattern and having a first contact hole and a second contact hole;
A reference wiring pattern provided on the upper layer of the insulating film provided with the contact hole pair so as to be connected to the contact hole pair;
The reference wiring pattern includes a first portion extending in a first direction and a second portion connected to the first portion and extending in a second direction different from the first direction. 前記第１方向は、前記回路パターンを備える矩形状チップの外周枠の第１辺に平行であり、
前記第２方向は、前記第１辺と隣り合う前記外周枠の第２辺に平行であり、
前記基準配線パターンは、前記第１部分の前記第１方向に延びる中心線が前記第１コンタクトホールの中心に対して前記第１方向に垂直な方向に沿って前記回路パターン側にずれるように、且つ、前記第２部分の前記第２方向に延びる中心線が前記第２コンタクトホールの中心に対して前記第２方向に垂直な方向に沿って前記回路パターン側にずれるように配置される
請求項１の半導体装置。 The first direction is parallel to the first side of the outer peripheral frame of the rectangular chip having the circuit pattern,
The second direction is parallel to a second side of the outer peripheral frame adjacent to the first side,
The reference wiring pattern has a center line extending in the first direction of the first portion shifted toward the circuit pattern along a direction perpendicular to the first direction with respect to the center of the first contact hole. The center line extending in the second direction of the second portion is disposed so as to be shifted to the circuit pattern side along a direction perpendicular to the second direction with respect to the center of the second contact hole. 1. A semiconductor device. 前記第１部分の第１幅は前記第１コンタクトホールの第１直径より小さく、
前記第２部分の第２幅は前記第２コンタクトホールの第２直径より小さい
請求項１又は２の半導体装置。 A first width of the first portion is smaller than a first diameter of the first contact hole;
The semiconductor device according to claim 1, wherein a second width of the second portion is smaller than a second diameter of the second contact hole. 前記第１部分及び前記第２部分はＬ字形状をなすように配置され、
前記第１幅は前記第１直径の半分であり、
前記第２幅は前記第２直径の半分である
請求項３の半導体装置。 The first part and the second part are arranged to form an L shape,
The first width is half of the first diameter;
The semiconductor device according to claim 3, wherein the second width is half of the second diameter. 第１コンタクトホールと第２コンタクトホールとを有するコンタクトホール対を、前記コンタクトホール対が所定の回路パターンの周囲に配置されるように開口するコンタクトホール開口ステップと、
第１方向に延びる第１部分と、前記第１部分に接続し、前記第１方向と異なる第２方向に延びる第２部分とを備える基準配線パターンを、前記コンタクトホール対の上に設ける基準配線パターン配設ステップと、
前記コンタクトホール対と、前記基準配線パターンとを備えるＴＥＧ（ｔｅｓｔ ｅｌｅｍｅｎｔ ｇｒｏｕｐ）の電気的特性を測定する測定ステップと、
前記コンタクトホール対と前記基準配線パターンとの位置ずれと、前記電気的特性とを対応づけるデータを参照し、前記測定ステップにおいて測定した前記電気的特性に対応する前記位置ずれを検出する位置ずれ検出ステップと
を含む
半導体装置の製造方法。 A contact hole opening step of opening a contact hole pair having a first contact hole and a second contact hole so that the contact hole pair is arranged around a predetermined circuit pattern;
A reference wiring provided on the contact hole pair with a reference wiring pattern including a first part extending in a first direction and a second part connected to the first part and extending in a second direction different from the first direction A pattern placement step;
A measurement step of measuring electrical characteristics of a TEG (test element group) comprising the contact hole pair and the reference wiring pattern;
Position shift detection for detecting the position shift corresponding to the electrical characteristics measured in the measurement step with reference to data associating the position shift between the contact hole pair and the reference wiring pattern and the electrical characteristics. A method of manufacturing a semiconductor device.
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