JP2007157813A - 半導体製造装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体装置の特性ばらつきを抑えることが可能な半導体装置の製造方法及び半導体製造装置を提供する。
【解決手段】半導体ウェハ上にトランジスタ電極を形成する工程と、前記トランジスタ電極の加工形状を測定する工程と、測定された前記加工形状に基づき、不純物導入領域を予測する工程と、前記予測された不純物導入領域に対して、設計基準特性を得るための不純物導入条件を算出する工程と、前記算出された不純物導入条件で、前記半導体ウェハに不純物を導入する工程を備える。
【選択図】図２

Description

本発明は、半導体装置の製造工程における不純物拡散層の形成に関する。

一般に、半導体装置における不純物拡散層の形成方法として、イオンビームを半導体基板の所望の領域に照射することにより不純物を導入するイオン注入が用いられている。

近年、半導体装置の高集積化に伴い、回路の微細化が要求されている。例えばＭＯＳ集積回路においては、ゲート電極の微細化に伴い、チャネル領域も狭くなっているが、わずかなソース・ドレイン領域におけるオーバーラップ（ゲート下への不純物の潜り込み）により、閾値電圧の変動や、ＯＮ電流の低下などのトランジスタ特性の劇的な変動や、それに伴う半導体装置（チップ）性能のばらつきを引き起こすという問題が生じている。

これに対して、ゲート絶縁膜の厚さを測定し、膜厚のばらつきによる素子の閾値電圧のズレを、イオン注入条件を深さ方向に制御して補償する手法が提案されている（例えば特許文献１参照）。しかしながら、深さ方向の制御のみでは、例えば、ＭＰＵのような集積演算回路における動作速度のばらつき、といった半導体装置性能のばらつきを抑えることは困難であった。
特開２００４−３６３３４８号公報

本発明は、半導体装置の特性ばらつきを抑えることが可能な半導体装置の製造方法及び半導体製造装置を提供することを目的とするものである。

本発明の一態様によれば、半導体ウェハ上にトランジスタ電極を形成する工程と、前記トランジスタ電極の加工形状を測定する工程と、測定された前記加工形状に基づき、不純物導入領域を予測する工程と、前記予測された不純物導入領域に対して、設計基準特性を得るための不純物導入条件を算出する工程と、前記算出された不純物導入条件で、前記半導体ウェハに不純物を導入する工程を備えることを特徴とする半導体装置の製造方法が提供される。

また、本発明の一態様によれば、半導体ウェハ上に形成されるトランジスタ電極の加工形状を測定する手段と、測定された前記加工形状に基づき、不純物導入領域を予測する手段と、前記予測された不純物導入領域に対して、設計基準特性を得るための不純物導入条件を算出する手段と、前記算出された不純物導入条件で、前記半導体ウェハに不純物を導入する手段を備えることを特徴とする半導体製造装置が提供される。

本発明の一実施態様によれば、半導体装置の特性ばらつきを抑えることが可能となる。

以下本発明の実施形態について、図を参照して説明する。

（実施形態１）
図１に本実施形態の半導体製造装置の構成を示す。図に示すように、半導体ウェハ上に形成されるトランジスタ電極（ゲート電極）の加工形状を測定する反射型電子顕微鏡１ａ及び膜厚測定機１ｂなどの測定装置１と、測定された加工形状データに基づき、不純物導入領域を予測するデータ処理装置２と、予測された不純物導入領域に対して、設計基準特性を得るための不純物導入条件を算出する演算装置３と、算出された不純物導入条件で、半導体ウェハに不純物を導入するイオン注入装置４から構成されている。

このような構成の半導体製造装置を用いた半導体装置の製造工程を、図２に示すフローチャートを用いて説明する。

先ず、予め形状確認（モニタ）用テストウェハを導入した処理ロットにおいて、半導体ウェハ上にゲート酸化膜を形成し、ポリシリコンを成膜した後、Ｐ＋をイオン注入して、順次アニール、パターニング、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）、レジスト剥離、後酸化を行い、ゲート電極を形成する（ステップ１）。

そして、ｈａｌｏ（Ｐｏｃｋｅｔ）イオン注入（ステップ２）を行った後、同一工程で流品された形状確認（モニタ）用のテストウェハを抜き取り（ステップ３）、テストウェハにおいて加工されたゲート電極の断面形状を反射型電子顕微鏡１ａなどにより観察、測定するとともに、実際にイオン注入する領域に存在している酸化膜の残膜厚を、膜厚測定機にて測定する（ステップ４）。次いで、観察・測定結果より、ゲート電極高さと、ゲート電極下部の幅、及び電極上部から下部までのテーパー角度、実際にイオン注入する領域の酸化膜の残膜厚を算出し、断面形状を数値化する（ステップ５）。

図３に、形成されたゲート電極の断面形状、図４に、これを数値化した結果を示す。図に示すように、ゲート幅の設計値６５ｎｍに対して、ゲート電極下部（基板側）が７１ｎｍ、ゲート電極上部が６２ｎｍとなっており、このときのゲート電極のテーパー角度は、設計値９０°に対して８７．５°となっている。そして、イオン注入する領域の酸化膜の残膜厚は、１．２ｎｍとなっている。

次いで、データ処理装置２において、加工された断面形状において、所望の素子動作特性（以下設計基準特性と記す）に基づいて決められたプロセスの固定パラメータ（以下設計基準条件と記す）で、ｈａｌｏ及びソース・ドレインイオン注入するときの、不純物プロファイルをシミュレートする（ステップ６）。

ここで、設計基準条件を、
ｈａｌｏイオン注入条件
イオン種：ＢＦ_２
加速電圧：４０ｋｅＶ
注入量：３．４０ｅ１３ｃｍ^−２
チルト角：３０°
ツイスト角：０〜９０°間隔で４方向
ソース・ドレインイオン注入条件
イオン種：砒素
加速電圧：１．５ｋｅＶ
注入量：８．００ｅ１４ｃｍ^−２
チルト角：０°
ツイスト角：０°
とし、一般的な計算手法であるモンテカルロ法を用いて、不純物注入プロファイルをシミュレートする。さらに、求められた不純物注入プロファイルから、設計基準条件（ここでは１１００℃で５秒）で熱処理したときの不純物拡散長と、ゲート端からの入り込み量を求め、不純物濃度プロファイルをシミュレートする。このとき、ゲート電極加工前のチャネル領域形成時の実注入パラメータ（イオンビーム電気量、注入時間）より、２．２％と算出された注入誤差量を反映させる。

図５に、このような条件でシミュレートされた不純物プロファイルを示す。図に示すように、ゲート電極１１の下にも、ソース１２、ドレイン１３側より夫々オーバーラップした不純物プロファイルとなっている。

次いで、シミュレートされた不純物プロファイルより、演算処理装置３において、トランジスタ素子の動作電圧（閾値電圧）を０．３１Ｖと予測する（ステップ７）。このとき、例えば、製品を流品するにあたり、経験的に得られた様々な条件パラメータから抽出されたデータを反映させて予測することができる。尚、ゲート電極幅の設計基準が６５ｎｍの場合、閾値電圧（設計基準）は０．２８Ｖとなる。

さらに、ここで予測された閾値電圧の値から、ＯＮ電流の値を予測する。図６に示す閾値電圧に対するＯＮ電流の関係より、予測されたように閾値電圧０．３１Ｖのとき、ＯＮ電流は約１２５０μＡとなる。尚、閾値電圧が設計基準の０．２８Ｖのとき、ＯＮ電流（設計基準）は約１４００μＡとなる。

そして、設計基準特性との誤差量を算出する（ステップ８）。閾値電圧の誤差量は３０ｍＡ、ＯＮ電流の誤差量は１５０μＡとなるため、その誤差量を打ち消すためのイオン注入条件（イオンビームの加速電圧、注入量、注入角度の組合せ）を再度シミュレーションすることにより、最適の条件を求め、設計基準への補正量を算出する（ステップ９）。ここでは、図５に示す不純物プロファイルより、設計基準に最も近い特性を得るための条件を、注入位置をゲート端から約５ｎｍオーバーラップするように補正するということを算出する。

そして、算出された補正量を用いて、イオン注入条件（イオンビームの加速電圧、注入量、注入角度の組合せ）を決定する（ステップ１０）。ここでは５ｎｍのオーバーラップを実現するために、前出のモンテカルロ法を用いて、イオン注入のチルト角度を２．１°と算出する。このとき、単純にチルト角度２．１°でイオン注入を行なっても、両方のゲート端に同じ角度（１．５°）で入り込まないため、注入量を４分割して、ツイスト角度を０°、９０°、１８０°、２７０°と、ゲート電極の配置方向に対して直行する向きとなるように、４方向からイオン注入する。また、イオン注入する領域において、酸化膜の残膜厚が１．２ｎｍであることから、不純物プロファイルを設計基準に最も近くするために、イオンビームの加速電圧を、設計基準１．５ｋｅＶから１．８ｋｅＶとする。

そして、このようにして決定された条件を、実際の製造レシピに反映させて、イオン注入装置４などにおいて、実処理（イオン注入処理、熱処理）を行なう（ステップ１１）。

このように実処理を行なった製品においては、閾値電圧：０．２８５Ｖ、ＯＮ電流：１３８８μＡと、設計基準特性に近い特性が得られている。一方、同じバッチの製品において、条件を変動させることなく、設計基準条件（固定パラメータ）により実処理を行なった製品においては、閾値電圧：０．３２２Ｖ、ＯＮ電流：１２２４μＡとなり、設計基準特性より大きく変動していることがわかる。

図７に、本実施形態の手法を用いて、中量製品評価（Ｎ数３０）を行ったときの閾値電圧の測定結果を示す。比較例として、従来の固定パラメータにより処理したものについて、同様に評価を行った結果を示す。尚、ここでは、設計基準値である閾値電圧０．２８Ｖに対しての変動量±５％を管理値としている。

図に示すように、比較例においては、閾値電圧０．２８Ｖに対し５％を超えてシフトしている製品が３０Ｌｏｔ中１４Ｌｏｔ発生している。一方、本実施形態の手法を用いた場合、３０Ｌｏｔ全て閾値電圧０．２８Ｖに対して±５％の範囲で推移しており、製品不良の発生率が劇的に改善されることがわかる。

このようにして、これまでゲート電極の加工形状のばらつきにより変動する素子特性は、製品が完成した後に行なわれる特性検査で初めて顕在化するため、ばらつき、不変要素として受け入れざるを得なかったが、誤差量を製品流品途中で予測し、不純物注入工程におけるパラメータ（条件）を、インラインで補正して実処理を行うことができる。その結果、半導体装置の製品スペックを安定して満たすことができ、製品の歩留り（収率）を向上させることが可能となる。

尚、本実施形態において、ゲート電極の加工形状及び残膜厚を、形状確認用のテストウェハを用いて測定したが、この限りでは無く、将来的に製品本体で非破壊・非接触で高精度に測定できる技術が確立された場合など、測定手法を限定するものではない。また本実施例では、ゲート電極形成時の加工形状及び酸化膜の残膜厚について測定、シミュレートしているが、ゲート電極形成後の側壁形成後においても、同様に適用することが可能であり、イオン注入の各パラメータ（条件）を補正することで、トランジスタ特性の改善が得られる状況であれば、測定手法・注入工程を限定するものではない。

尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。

本発明の一態様における半導体製造装置の構成を示す図。 本発明の一態様における半導体装置の製造工程を示すフローチャート。 本発明の一態様において形成されたゲート電極の断面を示す図。 本発明の一態様において形成されたゲート電極の断面を示す図。 本発明の一態様における不純物プロファイルを示す図。 本発明の一態様における閾値電圧に対するＯＮ電流の関係を示す。 本発明の一態様における閾値電圧の測定結果を示す図。

符号の説明

１ 測定装置
２ データ処理装置
３ 演算装置
４ イオン注入装置
１１ ゲート電極
１２ ソース
１３ ドレイン

Claims (5)

1. 半導体ウェハ上にトランジスタ電極を形成する工程と、
   前記トランジスタ電極の加工形状を測定する工程と、
   測定された前記加工形状に基づき、不純物導入領域を予測する工程と、
   前記予測された不純物導入領域に対して、設計基準特性を得るための不純物導入条件を算出する工程と、
   前記算出された不純物導入条件で、前記半導体ウェハに不純物を導入する工程を備えることを特徴とする半導体装置の製造方法。
2. 前記不純物導入条件を算出する工程は、
   前記測定された不純物導入領域に対して、設計基準条件で不純物を導入したときの、電気的特性を予測する工程と、
   前記予測された電気的特性と、前記設計基準特性との誤差量を算出する工程と、
   前記算出された誤差量に基づき、不純物導入条件の補正量を算出する工程を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記トランジスタ電極の加工形状を測定する工程において、同一工程で流品された形状確認用のテストウェハにより測定することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記半導体ウェハに不純物を導入する工程毎に、前記不純物導入条件を算出する工程が実行されることを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
5. 半導体ウェハ上に形成されるトランジスタ電極の加工形状を測定する手段と、
   測定された前記加工形状に基づき、不純物導入領域を予測する手段と、
   前記予測された不純物導入領域に対して、設計基準特性を得るための不純物導入条件を算出する手段と、
   前記算出された不純物導入条件で、前記半導体ウェハに不純物を導入する手段を備えることを特徴とする半導体製造装置。